JP4352557B2 - 同期回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期装置に係り、特に、外部から供給されたコードと内部コードとの同期をとる同期回路に関する。
【０００２】
【従来の技術】
図３は、従来のＧＰＳ受信装置の一例のブロック構成図を示す。
【０００３】
従来のＧＰＳ受信装置１は、受信アンテナ３、受信ユニット４、情報処理装置５、表示装置６から構成される。
【０００４】
受信アンテナ２は、ＧＰＳ衛星２−１〜２−ｎからのＧＰＳ信号を受信する。ＧＰＳ信号は、１５７５．４２ＭHzの信号である。受信アンテナ２で受信されたＧＰＳ信号は、受信ユニット４に供給される。
【０００５】
受信ユニット４は、ＧＰＳ信号をＧＰＳからＣ／Ａコードを抽出し、異なるＣ／Ａコードの時間差に応じたデータを出力する。受信ユニット４の出力データは、情報処理装置５に供給される。
【０００６】
情報処理装置５は、受信ユニット４の出力データに応じて緯度、経度、高度、時間などの情報を求める。情報処理装置５は、求められた情報に応じて表示装置６を駆動する。表示装置６は、情報処理装置５で求められた緯度、経度、高度、時間などの情報を表示する。
【０００７】
次に、受信ユニット４について説明する。
【０００８】
図４は従来の一例の受信ユニットのブロック構成図を示す。
【０００９】
受信ユニット４は、高周波回路１１、受信回路１２、ＣＰＵ１３、ＲＡＭ１４から構成される。
【００１０】
高周波回路１１には、アンテナ３から受信信号が供給される。高周波回路１１は、アンテナ３からの受信信号を所定の周波数帯域となるように周波数変換する。
【００１１】
図５は従来の一例の高周波回路のブロック構成図を示す。
【００１２】
高周波回路１１は、周波数変換部２１、２２、発振回路２３から構成される。発振回路２３には、受信回路１２から１８．４１４ＭHzの発振信号が供給される。発振回路２３は、ＰＬＬ（Phase Locked Loop）回路から構成され、１８．４１４MHzの発振信号から１５５５．９８３ＭHzの発振信号を生成し、周波数変換部２１に供給する。
【００１３】
周波数変換部２１には、アンテナ３から搬送周波数１５７５．４２ＭHzの受信信号が供給されるとともに、発振回路２３から１５５５．９８３MHzの発振信号が供給される。周波数変換部２１は、受信信号と１５５５．９８３ＭHzの発振信号とを乗算して、受信信号の搬送周波数を１９．４３７ＭHzに変換する。
【００１４】
周波数変換部２１で周波数変換された受信信号は、周波数変換部２２に供給される。周波数変換部２２には、受信回路１２から１８．４１４ＭHzの発振信号が供給される。周波数変換部２２は、周波数変換部２１からの受信信号と受信回路１２からの発振信号とを乗算して、受信信号を搬送周波数１．０２３ＭHzの信号に変換する。周波数変換部２２で変換された信号は、受信回路１２に供給される。
【００１５】
受信回路１２は、高周波回路１１からの信号に応じて衛星コードを抽出する。
【００１６】
図６は従来の一例の受信回路のブロック構成図を示す。
【００１７】
受信回路１２は、C／Aコード発生部３１、乗算器３２〜３７、発振回路３８、第１の検出回路３９、第２の検出回路４０、第３の検出回路４１、第４の検出回路４２から構成される。
【００１８】
高周波回路１１からの信号は、乗算器３２、３３に供給される。乗算器３２、３３は、発振回路３８に接続される。発振回路３８は、Ｉ信号の搬送周波数に応じた発振信号を乗算器３２に供給し、Ｑ信号の搬送周波数に応じた発振信号を乗算器３３に供給する。発振回路３８は、ＣＰＵ１３からの制御信号に応じて位相が制御される。
【００１９】
Ｃ／Ａコード発生部３１は、ＣＰＵ１３からの制御信号に応じたタイミングで３種類のＣ／Ａコードを発生する。Ｃ／Ａコード発生部３１から出力されるＣ／Ａコードは、遅延のない０チップ遅延Ｃ／Ａコード、０チップ遅延Ｃ／Ａコードに対して−1／2チップ遅延した−１／２チップ遅延Ｃ／Ａコード、０チップ遅延Ｃ／Ａコードに対して＋1／2チップ遅延した＋１／２チップ遅延Ｃ／Ａコードの３種類である。
【００２０】
乗算器３２は、高周波回路１１からの信号と発振回路３８からの発振信号とを乗算し、Ｉ信号を抽出する。乗算器３３は、高周波回路１１からの信号と発振回路３８からの発振信号とを乗算し、Ｑ信号を抽出する。
【００２１】
乗算器３２で抽出されたＩ信号は、乗算器３４〜３６に供給される。乗算器３４には、乗算器３２からＩ信号が供給されるとともに、Ｃ／Ａコード発生部３１から−１／２チップ遅延Ｃ／Ａコードが供給される。乗算器３４は、Ｉ信号と−１／２チップ遅延Ｃ／Ａコードとを乗算する。
【００２２】
乗算器３５には、乗算器３２からＩ信号が供給されるとともに、Ｃ／Ａコード発生部３１から０チップ遅延Ｃ／Ａコードが供給される。乗算器３５は、Ｉ信号と０チップ遅延Ｃ／Ａコードとを乗算する。
【００２３】
乗算器３６には、乗算器３２からＩ信号が供給されるとともに、Ｃ／Ａコード発生部３１から＋１／２チップ遅延C／Aコードが供給される。乗算器３６は、I信号と＋１／２チップ遅延C／Aコードとを乗算する。
【００２４】
乗算器３７には、乗算器３３からQ信号が供給されるとともに、C／Aコード発生部３１から０チップ遅延C／Aコードが供給される。乗算器３７は、Q信号と０チップ遅延C／Aコードとを乗算する。
【００２５】
乗算器３４の乗算結果は、第１の検出回路３９に供給される。乗算器３５の乗算結果は、第２の検出回路４０に供給される。乗算器３６の乗算結果は、第３の検出回路４１に供給される。乗算器３７の乗算結果は、第４の検出回路４２に供給される。
【００２６】
第１の検出回路３９は、乗算器３４からの乗算結果から−１／２チップ遅延C／AコードとI信号との不一致チップ数をカウントし、そのカウント値C１を出力する。第２の検出回路４０は、乗算器３５からの乗算結果から０チップ遅延C／AコードとI信号との不一致チップ数をカウントし、そのカウント値C２を出力する。
【００２７】
第３の検出回路４１は、乗算器３６からの乗算結果から＋１／２チップ遅延C／AコードとＩ信号との不一致チップ数をカウントし、そのカウント値C３を出力する。第４の検出回路４２は、乗算器３７からの乗算結果から０チップ遅延C／AコードとQ信号との不一致チップ数をカウントし、そのカウント値C４を出力する。
【００２８】
第１〜第４の検出回路３９〜４２の出力カウント値C１、C２、C３、C４は、CＰＵ１３に供給される。
【００２９】
CＰＵ１３は、カウント値Ｃ１〜Ｃ４から相関値ｂ１〜ｂ４を求める。相関値ｂ１は、Ｉ信号と−１／２チップ遅延Ｃ／Ａコードとの相関値である。相関値ｂ２は、Ｉ信号と０チップ遅延Ｃ／Ａコードとの相関値である。相関値ｂ３は、Ｉ信号と＋１／２チップ遅延Ｃ／Ａコードとの相関値である。
【００３０】
相関値ｂ１〜ｂ４は、相関がないときのカウント値をａとすると、
ｂ１＝Ｃ１−ａ ・・・（１）
ｂ２＝Ｃ２−ａ ・・・（２）
ｂ３＝Ｃ３−ａ ・・・（３）
ｂ４＝Ｃ４−ａ ・・・（４）
で求められる。
【００３１】
ＣＰＵ１３は、下記の式（５）により相関値ｂ２と相関値ｂ４からＩ信号とＱ信号との相関ｄ０を求める。
【００３２】
相関ｄ０は、
ｄ０＝（ｂ２２＋ｂ４２） ・・・（５）
で求められる。
【００３３】
ＣＰＵ１３は、相関ｄ０を所定の閾値と比較する。相関ｄ０が閾値より小さく、かつ、位相シフト量が１０２３チップであれば、発振回路３８に周波数制御信号を供給する。発振回路３８は、ＣＰＵ１３からの周波数制御信号に応じて乗算器３２、３３に供給する発振信号の周波数を制御する。ＣＰＵ１３は、相関ｄ０が閾値より大きくなるまで、上記動作を繰り返す。
【００３４】
ＣＰＵ１３は、相関ｄ０が閾値より大きくなると、ロック動作を行なう。ロック動作は、相関ｄ０により発振回路３８を制御し、Ｉ信号とＱ信号との相関を監視する。Ｉ信号とＱ信号との相関ｄ０は、情報処理装置５に供給される。
【００３５】
情報処理装置５は、ＣＰＵ１３からのＩ信号とＱ信号との相関ｄ０から衛星からの信号と同期し、情報を得て、位置情報を抽出する。情報処理装置５は、抽出した位置情報に応じて表示装置６を制御する。表示装置６には、地図が表示され、表示された地図上に抽出した位置情報に応じた位置を表示する。また、ＣＰＵ１３は、相関値ｂ１及び相関値ｂ３によりロック動作を行なう。
【００３６】
【発明が解決しようとする課題】
しかるに、従来のサーチ方式では、Ｉ信号の０チップ遅延とＱ信号の０チップ遅延との１組の相関しか使用していなかったため、Ｃ／Ａコードは１チップずつしかシフトできなかった。
【００３７】
このため、サーチに時間かかるなどの問題点があった。
【００３８】
本発明は上記の点に鑑みてなされたもので、簡単な構成で、高速に同期させることができる同期回路を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明は、所定のコードを位相の異なる第１及び第２のコードに同調させる同期回路において、制御信号のタイミングに対して遅延のない０チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して−１／２チップ遅延する−１／２チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して＋１／２チップ遅延する＋１／２チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して−１チップ遅延する−１チップ遅延Ｃ／Ａコードを出力するコード発生手段と、前記コード発生手段から、前記−１／２チップ遅延Ｃ／Ａコード及び前記−１チップ遅延Ｃ／Ａコードが供給され、ロック時には前記−１／２チップ遅延Ｃ／Ａコードを選択して出力し、サーチ時には前記−１チップ遅延Ｃ／Ａコードを選択して出力する第１のスイッチと、前記第１のコード及び前記第２のコードが供給され、前記ロック時には前記第１のコードを選択して出力し、前記サーチ時には、前記第２のコードを選択して出力する第２のスイッチと、前記コード発生部から、前記＋１／２チップ遅延Ｃ／Ａコード及び前記−１チップ遅延Ｃ／Ａコードが供給され、前記ロック時には、前記＋１／２チップ遅延Ｃ／Ａコードが選択され出力し、前記サーチ時には、前記−１チップ遅延Ｃ／Ａコードのいずれかを選択して出力する第３のスイッチと、前記第１のスイッチの出力が供給され、前記第１のコードと、前記０チップ遅延Ｃ／Ａコード、又は、前記−１／２チップ遅延Ｃ／Ａコード、又は、前記−１チップ遅延Ｃ／Ａコードとの相関を検出する第１の相関検出回路と、前記第２のスイッチの出力及び前記第３のスイッチの出力が供給され、前記第２のコードと、前記０チップ遅延Ｃ／Ａコード、又は、前記＋１／２チップ遅延Ｃ／Ａコード、又は、前記−１チップ遅延Ｃ／Ａコードとの相関を検出する第２の相関検出回路と、前記制御信号のタイミングを制御することにより、前記第１及び第２の相関検出手段の検出結果に基づいて前記コード発生手段で発生される前記０チップ遅延Ｃ／Ａコード、前記−１／２チップ遅延Ｃ／Ａコード、前記＋１／２チップ遅延Ｃ／Ａコード、前記−１チップ遅延Ｃ／Ａコードを所定チップ数シフトするコードシフト手段とを有することを特徴とする。
【００４０】
本発明によれば、位相の異なる第１及び第２のコードの両方で相関を検出することにより、コードシフト回数を減少させることができる。
【００４１】
【発明の実施の形態】
次に、本発明の一実施例を図面とともに説明する。
【００４２】
図１は本発明の一実施例の受信部のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【００４３】
本実施例の受信部１００は、Ｃ／Ａコード発生部３１の出力Ｃ／Ａコードを３種類から４種類に変更するとともに、３つのスイッチ１０１、１０２、１０３を設けてなる。
【００４４】
Ｃ／Ａコード発生部３１は、−１／２チップ遅延Ｃ／Ａコード、０チップ遅延Ｃ／Ａコード、＋１／２チップ遅延Ｃ／Ａコードに加えて、−１チップ遅延Ｃ／Ａコードを発生する。
【００４５】
スイッチ１０１は、Ｃ／Ａコード発生部３１から−１／２チップ遅延Ｃ／Ａコード及び−１チップ遅延Ｃ／Ａコードが供給され、ＣＰＵ１３からの切換制御信号に応じて−１／２チップ遅延Ｃ／Ａコード又は−１チップ遅延Ｃ／Ａコードのいずれかを選択して乗算器３４に供給する。
【００４６】
スイッチ１０２は、Ｃ／Ａコード発生部３１から乗算器３２の乗算結果及び乗算器３３の乗算結果が供給され、ＣＰＵ１３からの切換制御信号に応じて乗算器３２の乗算結果又は乗算器３３の乗算結果のいずれかを選択して乗算器３６に供給する。
【００４７】
スイッチ１０３は、Ｃ／Ａコード発生部３１から＋１／２チップ遅延Ｃ／Ａコード及び−１チップ遅延Ｃ／Ａコードが供給され、ＣＰＵ１３からの切換制御信号に応じて＋１／２チップ遅延Ｃ／Ａコード又は−１チップ遅延Ｃ／Ａコードのいずれかを選択して乗算器３６に供給する。
【００４８】
次に、本実施例の動作について説明する。
【００４９】
図２は本発明の一実施例のＣＰＵの動作説明図を示す。
【００５０】
ＣＰＵ１３は、ステップＳ１〜Ｓ８を実行する。
【００５１】
ステップＳ１は、スイッチ１０１〜１０３をサーチ動作時の状態に切り換える。サーチ動作時には、スイッチ１０１は、Ｃ／Ａコード発生部３１からの−１チップ遅延Ｃ／Ａコードが乗算器３４に供給されるように切り換えられる。また、スイッチ１０２は、サーチ動作時には、乗算器３３からのＱ信号が乗算器３６に供給されるように切り換えられる。スイッチ１０３は、Ｃ／Ａコード発生部３１からの−１チップ遅延Ｃ／Ａコードが乗算器３６に供給されるように切り換えられる。
【００５２】
次に、ステップＳ２が実行される。ステップＳ２は、第１〜第３の検出回路３９〜４２からカウント値Ｃ１〜Ｃ４を入力する。
【００５３】
ＣＰＵ１３は、ステップＳ２で入力されたカウント値Ｃ１〜Ｃ４から相関ｄ０及び相関ｄ１０を求める。
【００５４】
相関ｄ１０は、第１の検出回路３９からのカウント値Ｃ１と第３の検出回路４１のカウント値Ｃ３とから求められる。
【００５５】
まず、カウント値Ｃ１、Ｃ３から式（１）及び（３）により相関値ｂ１、ｂ３を求める。次に、相関値ｂ１、ｂ３から下記の式（６）により相関ｄ１０が求められる。
【００５６】
ｄ１０＝（ｂ１２＋ｂ３２） ・・・（６）
相関ｄ０は、第２の検出回路４０からのカウント値Ｃ２と第４の検出回路４２からのカウント値Ｃ４とから求められる。
【００５７】
まず、カウント値Ｃ２、Ｃ４から相関値ｂ２、ｂ４を求める。次に、相関値ｂ２、ｂ４から上記式（５）により相関ｄ０が求められる。
【００５８】
相関ｄ０は、Ｉ信号の−１チップ遅延Ｃ／ＡコードとＱ信号の−１チップ遅延Ｃ／Ａコードとの相関に相当する。相関ｄ０は、Ｉ信号の０チップ遅延Ｃ／ＡコードとＱ信号の０チップ遅延Ｃ／Ａコードとの相関に相当する。
【００５９】
ＣＰＵ１３は、ステップＳ２で、相関ｄ０、ｄ１０を求めると次に、ステップＳ３を行なう。ステップＳ３は、相関ｄ０、ｄ１０が閾値より大きいか否かを判定する。ステップＳ３で、相関ｄ０、ｄ１０が閾値より小さいときには、次にステップＳ４が実行される。
【００６０】
ステップＳ４は、Ｃ／Ａコード発生部３１から出力されるＣ／Ａコードの位相シフト量がＣ／Ａコードの全チップ分の１０２３チップシフトしたか否かを判定する。ステップＳ４で、Ｃ／Ａコードは１０２３チップであるため、１０２３チップシフトを行なったと判定された場合には、乗算器３２、３３での乗算結果に誤りがあると判断できるので、次に発振回路３８に周波数制御信号を供給し、発振回路３８から乗算器３２、３３に供給する発振信号の周波数を制御する。ステップＳ４で周波数を変更した後、再びステップＳ１に戻ってサーチ処理を行なう。
【００６１】
また、ステップＳ４で、Ｃ／Ａコード発生部３１でのＣ／Ａコードのシフト量が１０２３チップに達していない場合には、次にステップＳ６を実行する。ステップＳ６は、Ｃ／Ａコード発生部３１にシフト制御信号を供給し、Ｃ／Ａコード発生部３１から出力されるＣ／Ａコードを２チップ分シフトさせる。ステップＳ６で、Ｃ／Ａコードをシフトすると、ステップＳ２に戻って処理が続けられる。
【００６２】
また、ステップＳ３で、相関ｄ０、ｄ１０が閾値より大きければ、ロック動作可能であると判断できるので、次にステップＳ７が実行される。
【００６３】
ステップＳ７は、スイッチ１０１〜１０３をロック動作時の状態に切り換える。
【００６４】
スイッチ１０１は、Ｃ／Ａコード発生部３１からの−１／２チップ遅延Ｃ／Ａコードが乗算器３４に供給されるように切り換えられる。スイッチ１０２は、乗算器３２からの乗算結果が乗算器３６に供給されるように切り換えられる。
【００６５】
スイッチ１０３は、Ｃ／Ａコード発生部３１からの１／２チップ遅延Ｃ／Ａコードが乗算器３６に供給されるように切り換えられる。これにより、第１の検出回路３９の出力カウント値Ｃ１は、Ｉ信号と−１／２チップ遅延Ｃ／Ａコードとの相関値となる。第２の検出回路４０の出力カウント値Ｃ２は、Ｉ信号と０チップ遅延Ｃ／Ａコードとの相関値となる。第３の検出回路４１の出力カウント値Ｃ３は、Ｉ信号と＋１／２チップ遅延Ｃ／Ａコードとの相関値となる。第４の検出回路４２の出力カウント値Ｃ４は、Ｑ信号と０チップ遅延Ｃ／Ａコードとの相関値となる。
【００６６】
ステップＳ７でスイッチ１０１〜１０３がロック動作状態に切り換えられると、ステップＳ８により、ロック動作が行なわれる。
【００６７】
ロック動作では、ＣＰＵ１３は、第２の検出回路４０からのカウント値Ｃ２と第４の検出回路４２のカウント値Ｃ４とから式（２）、（４）から相関値ｂ２、ｂ４を求め、式（５）により相関ｄ０を求めて、相関ｄ０が閾値以下となるように発振回路３８を制御し、周波数をロックする。このとき、相関値ｂ４が小さくなるように制御される。
【００６８】
また、ＣＰＵ１３は、第１の検出回路３９からのカウント値Ｃ１と第３の検出回路４１のカウント値Ｃ３とから式（１）、（３）から相関値ｂ１、ｂ３を求め、相関値ｂ１、ｂ３から相関ｄ１０を求めて、相関ｄ１０が閾値以下となるようにＣ／Ａコード発生部３１を制御し、位相をロックする。このとき、相関値ｂ１と相関値ｂ３との差が小さくなるように制御される。
【００６９】
本実施例によれば、Ｉ信号の−１チップ遅延Ｃ／ＡコードとＱ信号の−１チップ遅延Ｃ／Ａコード及びＩ信号の０チップ遅延Ｃ／ＡコードとＱ信号の０チップ遅延Ｃ／Ａコードとの相関を求めることにより、１度に２チップ分のサーチを実行できる。このため、従来の２倍の速度でサーチをかけることができ、サーチを高速で行なえる。
【００７０】
このとき、Ｃ／Ａコード発生部３１の構成は、従来に比べて−１チップ遅延Ｃ／Ａコードを出力可能とればよいので、回路規模の増加は少なくて済む。また、スイッチ１０１〜１０３を追加することにより従来と同様のロック動作に対応できる。
【００７１】
なお、スイッチ１０１〜１０３は、Ｃ／Ａコード発生部３１内に一体に内蔵してもよい。
【００７２】
【発明の効果】
上述の如く、本発明によれば、位相の異なる第１及び第２のコードの両方で相関を検出することにより、コードシフト回数を減少させることができ、よって、所定のコードと第１及び第２のコードに高速で同期させることができるなどの特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の受信部のブロック構成図である。
【図２】本発明の一実施例の制御部の処理フローチャートである。
【図３】従来のＧＰＳ受信装置の一例のブロック構成図である。
【図４】従来の一例の受信ユニットのブロック構成図である。
【図５】従来の一例の高周波回路のブロック構成図である。
【図６】従来の一例の受信回路のブロック構成図である。
【符号の説明】
１ ＧＰＳ受信装置
２ 衛星
３ アンテナ
４ 受信ユニット
５ 情報処理装置
６ 表示装置
１１ 高周波回路
１２ 受信回路
１３ ＣＰＵ
１４ ＲＡＭ
３１ Ｃ／Ａコード発生部
３２〜３７ 乗算器
３８ 発振回路
３９ 第１の検出回路
４０ 第２の検出回路
４１ 第３の検出回路
４２ 第４の検出回路
１００ 受信部
１０１〜１０３ スイッチ
【発明の属する技術分野】
本発明は、同期装置に係り、特に、外部から供給されたコードと内部コードとの同期をとる同期回路に関する。
【０００２】
【従来の技術】
図３は、従来のＧＰＳ受信装置の一例のブロック構成図を示す。
【０００３】
従来のＧＰＳ受信装置１は、受信アンテナ３、受信ユニット４、情報処理装置５、表示装置６から構成される。
【０００４】
受信アンテナ２は、ＧＰＳ衛星２−１〜２−ｎからのＧＰＳ信号を受信する。ＧＰＳ信号は、１５７５．４２ＭHzの信号である。受信アンテナ２で受信されたＧＰＳ信号は、受信ユニット４に供給される。
【０００５】
受信ユニット４は、ＧＰＳ信号をＧＰＳからＣ／Ａコードを抽出し、異なるＣ／Ａコードの時間差に応じたデータを出力する。受信ユニット４の出力データは、情報処理装置５に供給される。
【０００６】
情報処理装置５は、受信ユニット４の出力データに応じて緯度、経度、高度、時間などの情報を求める。情報処理装置５は、求められた情報に応じて表示装置６を駆動する。表示装置６は、情報処理装置５で求められた緯度、経度、高度、時間などの情報を表示する。
【０００７】
次に、受信ユニット４について説明する。
【０００８】
図４は従来の一例の受信ユニットのブロック構成図を示す。
【０００９】
受信ユニット４は、高周波回路１１、受信回路１２、ＣＰＵ１３、ＲＡＭ１４から構成される。
【００１０】
高周波回路１１には、アンテナ３から受信信号が供給される。高周波回路１１は、アンテナ３からの受信信号を所定の周波数帯域となるように周波数変換する。
【００１１】
図５は従来の一例の高周波回路のブロック構成図を示す。
【００１２】
高周波回路１１は、周波数変換部２１、２２、発振回路２３から構成される。発振回路２３には、受信回路１２から１８．４１４ＭHzの発振信号が供給される。発振回路２３は、ＰＬＬ（Phase Locked Loop）回路から構成され、１８．４１４MHzの発振信号から１５５５．９８３ＭHzの発振信号を生成し、周波数変換部２１に供給する。
【００１３】
周波数変換部２１には、アンテナ３から搬送周波数１５７５．４２ＭHzの受信信号が供給されるとともに、発振回路２３から１５５５．９８３MHzの発振信号が供給される。周波数変換部２１は、受信信号と１５５５．９８３ＭHzの発振信号とを乗算して、受信信号の搬送周波数を１９．４３７ＭHzに変換する。
【００１４】
周波数変換部２１で周波数変換された受信信号は、周波数変換部２２に供給される。周波数変換部２２には、受信回路１２から１８．４１４ＭHzの発振信号が供給される。周波数変換部２２は、周波数変換部２１からの受信信号と受信回路１２からの発振信号とを乗算して、受信信号を搬送周波数１．０２３ＭHzの信号に変換する。周波数変換部２２で変換された信号は、受信回路１２に供給される。
【００１５】
受信回路１２は、高周波回路１１からの信号に応じて衛星コードを抽出する。
【００１６】
図６は従来の一例の受信回路のブロック構成図を示す。
【００１７】
受信回路１２は、C／Aコード発生部３１、乗算器３２〜３７、発振回路３８、第１の検出回路３９、第２の検出回路４０、第３の検出回路４１、第４の検出回路４２から構成される。
【００１８】
高周波回路１１からの信号は、乗算器３２、３３に供給される。乗算器３２、３３は、発振回路３８に接続される。発振回路３８は、Ｉ信号の搬送周波数に応じた発振信号を乗算器３２に供給し、Ｑ信号の搬送周波数に応じた発振信号を乗算器３３に供給する。発振回路３８は、ＣＰＵ１３からの制御信号に応じて位相が制御される。
【００１９】
Ｃ／Ａコード発生部３１は、ＣＰＵ１３からの制御信号に応じたタイミングで３種類のＣ／Ａコードを発生する。Ｃ／Ａコード発生部３１から出力されるＣ／Ａコードは、遅延のない０チップ遅延Ｃ／Ａコード、０チップ遅延Ｃ／Ａコードに対して−1／2チップ遅延した−１／２チップ遅延Ｃ／Ａコード、０チップ遅延Ｃ／Ａコードに対して＋1／2チップ遅延した＋１／２チップ遅延Ｃ／Ａコードの３種類である。
【００２０】
乗算器３２は、高周波回路１１からの信号と発振回路３８からの発振信号とを乗算し、Ｉ信号を抽出する。乗算器３３は、高周波回路１１からの信号と発振回路３８からの発振信号とを乗算し、Ｑ信号を抽出する。
【００２１】
乗算器３２で抽出されたＩ信号は、乗算器３４〜３６に供給される。乗算器３４には、乗算器３２からＩ信号が供給されるとともに、Ｃ／Ａコード発生部３１から−１／２チップ遅延Ｃ／Ａコードが供給される。乗算器３４は、Ｉ信号と−１／２チップ遅延Ｃ／Ａコードとを乗算する。
【００２２】
乗算器３５には、乗算器３２からＩ信号が供給されるとともに、Ｃ／Ａコード発生部３１から０チップ遅延Ｃ／Ａコードが供給される。乗算器３５は、Ｉ信号と０チップ遅延Ｃ／Ａコードとを乗算する。
【００２３】
乗算器３６には、乗算器３２からＩ信号が供給されるとともに、Ｃ／Ａコード発生部３１から＋１／２チップ遅延C／Aコードが供給される。乗算器３６は、I信号と＋１／２チップ遅延C／Aコードとを乗算する。
【００２４】
乗算器３７には、乗算器３３からQ信号が供給されるとともに、C／Aコード発生部３１から０チップ遅延C／Aコードが供給される。乗算器３７は、Q信号と０チップ遅延C／Aコードとを乗算する。
【００２５】
乗算器３４の乗算結果は、第１の検出回路３９に供給される。乗算器３５の乗算結果は、第２の検出回路４０に供給される。乗算器３６の乗算結果は、第３の検出回路４１に供給される。乗算器３７の乗算結果は、第４の検出回路４２に供給される。
【００２６】
第１の検出回路３９は、乗算器３４からの乗算結果から−１／２チップ遅延C／AコードとI信号との不一致チップ数をカウントし、そのカウント値C１を出力する。第２の検出回路４０は、乗算器３５からの乗算結果から０チップ遅延C／AコードとI信号との不一致チップ数をカウントし、そのカウント値C２を出力する。
【００２７】
第３の検出回路４１は、乗算器３６からの乗算結果から＋１／２チップ遅延C／AコードとＩ信号との不一致チップ数をカウントし、そのカウント値C３を出力する。第４の検出回路４２は、乗算器３７からの乗算結果から０チップ遅延C／AコードとQ信号との不一致チップ数をカウントし、そのカウント値C４を出力する。
【００２８】
第１〜第４の検出回路３９〜４２の出力カウント値C１、C２、C３、C４は、CＰＵ１３に供給される。
【００２９】
CＰＵ１３は、カウント値Ｃ１〜Ｃ４から相関値ｂ１〜ｂ４を求める。相関値ｂ１は、Ｉ信号と−１／２チップ遅延Ｃ／Ａコードとの相関値である。相関値ｂ２は、Ｉ信号と０チップ遅延Ｃ／Ａコードとの相関値である。相関値ｂ３は、Ｉ信号と＋１／２チップ遅延Ｃ／Ａコードとの相関値である。
【００３０】
相関値ｂ１〜ｂ４は、相関がないときのカウント値をａとすると、
ｂ１＝Ｃ１−ａ ・・・（１）
ｂ２＝Ｃ２−ａ ・・・（２）
ｂ３＝Ｃ３−ａ ・・・（３）
ｂ４＝Ｃ４−ａ ・・・（４）
で求められる。
【００３１】
ＣＰＵ１３は、下記の式（５）により相関値ｂ２と相関値ｂ４からＩ信号とＱ信号との相関ｄ０を求める。
【００３２】
相関ｄ０は、
ｄ０＝（ｂ２２＋ｂ４２） ・・・（５）
で求められる。
【００３３】
ＣＰＵ１３は、相関ｄ０を所定の閾値と比較する。相関ｄ０が閾値より小さく、かつ、位相シフト量が１０２３チップであれば、発振回路３８に周波数制御信号を供給する。発振回路３８は、ＣＰＵ１３からの周波数制御信号に応じて乗算器３２、３３に供給する発振信号の周波数を制御する。ＣＰＵ１３は、相関ｄ０が閾値より大きくなるまで、上記動作を繰り返す。
【００３４】
ＣＰＵ１３は、相関ｄ０が閾値より大きくなると、ロック動作を行なう。ロック動作は、相関ｄ０により発振回路３８を制御し、Ｉ信号とＱ信号との相関を監視する。Ｉ信号とＱ信号との相関ｄ０は、情報処理装置５に供給される。
【００３５】
情報処理装置５は、ＣＰＵ１３からのＩ信号とＱ信号との相関ｄ０から衛星からの信号と同期し、情報を得て、位置情報を抽出する。情報処理装置５は、抽出した位置情報に応じて表示装置６を制御する。表示装置６には、地図が表示され、表示された地図上に抽出した位置情報に応じた位置を表示する。また、ＣＰＵ１３は、相関値ｂ１及び相関値ｂ３によりロック動作を行なう。
【００３６】
【発明が解決しようとする課題】
しかるに、従来のサーチ方式では、Ｉ信号の０チップ遅延とＱ信号の０チップ遅延との１組の相関しか使用していなかったため、Ｃ／Ａコードは１チップずつしかシフトできなかった。
【００３７】
このため、サーチに時間かかるなどの問題点があった。
【００３８】
本発明は上記の点に鑑みてなされたもので、簡単な構成で、高速に同期させることができる同期回路を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明は、所定のコードを位相の異なる第１及び第２のコードに同調させる同期回路において、制御信号のタイミングに対して遅延のない０チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して−１／２チップ遅延する−１／２チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して＋１／２チップ遅延する＋１／２チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して−１チップ遅延する−１チップ遅延Ｃ／Ａコードを出力するコード発生手段と、前記コード発生手段から、前記−１／２チップ遅延Ｃ／Ａコード及び前記−１チップ遅延Ｃ／Ａコードが供給され、ロック時には前記−１／２チップ遅延Ｃ／Ａコードを選択して出力し、サーチ時には前記−１チップ遅延Ｃ／Ａコードを選択して出力する第１のスイッチと、前記第１のコード及び前記第２のコードが供給され、前記ロック時には前記第１のコードを選択して出力し、前記サーチ時には、前記第２のコードを選択して出力する第２のスイッチと、前記コード発生部から、前記＋１／２チップ遅延Ｃ／Ａコード及び前記−１チップ遅延Ｃ／Ａコードが供給され、前記ロック時には、前記＋１／２チップ遅延Ｃ／Ａコードが選択され出力し、前記サーチ時には、前記−１チップ遅延Ｃ／Ａコードのいずれかを選択して出力する第３のスイッチと、前記第１のスイッチの出力が供給され、前記第１のコードと、前記０チップ遅延Ｃ／Ａコード、又は、前記−１／２チップ遅延Ｃ／Ａコード、又は、前記−１チップ遅延Ｃ／Ａコードとの相関を検出する第１の相関検出回路と、前記第２のスイッチの出力及び前記第３のスイッチの出力が供給され、前記第２のコードと、前記０チップ遅延Ｃ／Ａコード、又は、前記＋１／２チップ遅延Ｃ／Ａコード、又は、前記−１チップ遅延Ｃ／Ａコードとの相関を検出する第２の相関検出回路と、前記制御信号のタイミングを制御することにより、前記第１及び第２の相関検出手段の検出結果に基づいて前記コード発生手段で発生される前記０チップ遅延Ｃ／Ａコード、前記−１／２チップ遅延Ｃ／Ａコード、前記＋１／２チップ遅延Ｃ／Ａコード、前記−１チップ遅延Ｃ／Ａコードを所定チップ数シフトするコードシフト手段とを有することを特徴とする。
【００４０】
本発明によれば、位相の異なる第１及び第２のコードの両方で相関を検出することにより、コードシフト回数を減少させることができる。
【００４１】
【発明の実施の形態】
次に、本発明の一実施例を図面とともに説明する。
【００４２】
図１は本発明の一実施例の受信部のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【００４３】
本実施例の受信部１００は、Ｃ／Ａコード発生部３１の出力Ｃ／Ａコードを３種類から４種類に変更するとともに、３つのスイッチ１０１、１０２、１０３を設けてなる。
【００４４】
Ｃ／Ａコード発生部３１は、−１／２チップ遅延Ｃ／Ａコード、０チップ遅延Ｃ／Ａコード、＋１／２チップ遅延Ｃ／Ａコードに加えて、−１チップ遅延Ｃ／Ａコードを発生する。
【００４５】
スイッチ１０１は、Ｃ／Ａコード発生部３１から−１／２チップ遅延Ｃ／Ａコード及び−１チップ遅延Ｃ／Ａコードが供給され、ＣＰＵ１３からの切換制御信号に応じて−１／２チップ遅延Ｃ／Ａコード又は−１チップ遅延Ｃ／Ａコードのいずれかを選択して乗算器３４に供給する。
【００４６】
スイッチ１０２は、Ｃ／Ａコード発生部３１から乗算器３２の乗算結果及び乗算器３３の乗算結果が供給され、ＣＰＵ１３からの切換制御信号に応じて乗算器３２の乗算結果又は乗算器３３の乗算結果のいずれかを選択して乗算器３６に供給する。
【００４７】
スイッチ１０３は、Ｃ／Ａコード発生部３１から＋１／２チップ遅延Ｃ／Ａコード及び−１チップ遅延Ｃ／Ａコードが供給され、ＣＰＵ１３からの切換制御信号に応じて＋１／２チップ遅延Ｃ／Ａコード又は−１チップ遅延Ｃ／Ａコードのいずれかを選択して乗算器３６に供給する。
【００４８】
次に、本実施例の動作について説明する。
【００４９】
図２は本発明の一実施例のＣＰＵの動作説明図を示す。
【００５０】
ＣＰＵ１３は、ステップＳ１〜Ｓ８を実行する。
【００５１】
ステップＳ１は、スイッチ１０１〜１０３をサーチ動作時の状態に切り換える。サーチ動作時には、スイッチ１０１は、Ｃ／Ａコード発生部３１からの−１チップ遅延Ｃ／Ａコードが乗算器３４に供給されるように切り換えられる。また、スイッチ１０２は、サーチ動作時には、乗算器３３からのＱ信号が乗算器３６に供給されるように切り換えられる。スイッチ１０３は、Ｃ／Ａコード発生部３１からの−１チップ遅延Ｃ／Ａコードが乗算器３６に供給されるように切り換えられる。
【００５２】
次に、ステップＳ２が実行される。ステップＳ２は、第１〜第３の検出回路３９〜４２からカウント値Ｃ１〜Ｃ４を入力する。
【００５３】
ＣＰＵ１３は、ステップＳ２で入力されたカウント値Ｃ１〜Ｃ４から相関ｄ０及び相関ｄ１０を求める。
【００５４】
相関ｄ１０は、第１の検出回路３９からのカウント値Ｃ１と第３の検出回路４１のカウント値Ｃ３とから求められる。
【００５５】
まず、カウント値Ｃ１、Ｃ３から式（１）及び（３）により相関値ｂ１、ｂ３を求める。次に、相関値ｂ１、ｂ３から下記の式（６）により相関ｄ１０が求められる。
【００５６】
ｄ１０＝（ｂ１２＋ｂ３２） ・・・（６）
相関ｄ０は、第２の検出回路４０からのカウント値Ｃ２と第４の検出回路４２からのカウント値Ｃ４とから求められる。
【００５７】
まず、カウント値Ｃ２、Ｃ４から相関値ｂ２、ｂ４を求める。次に、相関値ｂ２、ｂ４から上記式（５）により相関ｄ０が求められる。
【００５８】
相関ｄ０は、Ｉ信号の−１チップ遅延Ｃ／ＡコードとＱ信号の−１チップ遅延Ｃ／Ａコードとの相関に相当する。相関ｄ０は、Ｉ信号の０チップ遅延Ｃ／ＡコードとＱ信号の０チップ遅延Ｃ／Ａコードとの相関に相当する。
【００５９】
ＣＰＵ１３は、ステップＳ２で、相関ｄ０、ｄ１０を求めると次に、ステップＳ３を行なう。ステップＳ３は、相関ｄ０、ｄ１０が閾値より大きいか否かを判定する。ステップＳ３で、相関ｄ０、ｄ１０が閾値より小さいときには、次にステップＳ４が実行される。
【００６０】
ステップＳ４は、Ｃ／Ａコード発生部３１から出力されるＣ／Ａコードの位相シフト量がＣ／Ａコードの全チップ分の１０２３チップシフトしたか否かを判定する。ステップＳ４で、Ｃ／Ａコードは１０２３チップであるため、１０２３チップシフトを行なったと判定された場合には、乗算器３２、３３での乗算結果に誤りがあると判断できるので、次に発振回路３８に周波数制御信号を供給し、発振回路３８から乗算器３２、３３に供給する発振信号の周波数を制御する。ステップＳ４で周波数を変更した後、再びステップＳ１に戻ってサーチ処理を行なう。
【００６１】
また、ステップＳ４で、Ｃ／Ａコード発生部３１でのＣ／Ａコードのシフト量が１０２３チップに達していない場合には、次にステップＳ６を実行する。ステップＳ６は、Ｃ／Ａコード発生部３１にシフト制御信号を供給し、Ｃ／Ａコード発生部３１から出力されるＣ／Ａコードを２チップ分シフトさせる。ステップＳ６で、Ｃ／Ａコードをシフトすると、ステップＳ２に戻って処理が続けられる。
【００６２】
また、ステップＳ３で、相関ｄ０、ｄ１０が閾値より大きければ、ロック動作可能であると判断できるので、次にステップＳ７が実行される。
【００６３】
ステップＳ７は、スイッチ１０１〜１０３をロック動作時の状態に切り換える。
【００６４】
スイッチ１０１は、Ｃ／Ａコード発生部３１からの−１／２チップ遅延Ｃ／Ａコードが乗算器３４に供給されるように切り換えられる。スイッチ１０２は、乗算器３２からの乗算結果が乗算器３６に供給されるように切り換えられる。
【００６５】
スイッチ１０３は、Ｃ／Ａコード発生部３１からの１／２チップ遅延Ｃ／Ａコードが乗算器３６に供給されるように切り換えられる。これにより、第１の検出回路３９の出力カウント値Ｃ１は、Ｉ信号と−１／２チップ遅延Ｃ／Ａコードとの相関値となる。第２の検出回路４０の出力カウント値Ｃ２は、Ｉ信号と０チップ遅延Ｃ／Ａコードとの相関値となる。第３の検出回路４１の出力カウント値Ｃ３は、Ｉ信号と＋１／２チップ遅延Ｃ／Ａコードとの相関値となる。第４の検出回路４２の出力カウント値Ｃ４は、Ｑ信号と０チップ遅延Ｃ／Ａコードとの相関値となる。
【００６６】
ステップＳ７でスイッチ１０１〜１０３がロック動作状態に切り換えられると、ステップＳ８により、ロック動作が行なわれる。
【００６７】
ロック動作では、ＣＰＵ１３は、第２の検出回路４０からのカウント値Ｃ２と第４の検出回路４２のカウント値Ｃ４とから式（２）、（４）から相関値ｂ２、ｂ４を求め、式（５）により相関ｄ０を求めて、相関ｄ０が閾値以下となるように発振回路３８を制御し、周波数をロックする。このとき、相関値ｂ４が小さくなるように制御される。
【００６８】
また、ＣＰＵ１３は、第１の検出回路３９からのカウント値Ｃ１と第３の検出回路４１のカウント値Ｃ３とから式（１）、（３）から相関値ｂ１、ｂ３を求め、相関値ｂ１、ｂ３から相関ｄ１０を求めて、相関ｄ１０が閾値以下となるようにＣ／Ａコード発生部３１を制御し、位相をロックする。このとき、相関値ｂ１と相関値ｂ３との差が小さくなるように制御される。
【００６９】
本実施例によれば、Ｉ信号の−１チップ遅延Ｃ／ＡコードとＱ信号の−１チップ遅延Ｃ／Ａコード及びＩ信号の０チップ遅延Ｃ／ＡコードとＱ信号の０チップ遅延Ｃ／Ａコードとの相関を求めることにより、１度に２チップ分のサーチを実行できる。このため、従来の２倍の速度でサーチをかけることができ、サーチを高速で行なえる。
【００７０】
このとき、Ｃ／Ａコード発生部３１の構成は、従来に比べて−１チップ遅延Ｃ／Ａコードを出力可能とればよいので、回路規模の増加は少なくて済む。また、スイッチ１０１〜１０３を追加することにより従来と同様のロック動作に対応できる。
【００７１】
なお、スイッチ１０１〜１０３は、Ｃ／Ａコード発生部３１内に一体に内蔵してもよい。
【００７２】
【発明の効果】
上述の如く、本発明によれば、位相の異なる第１及び第２のコードの両方で相関を検出することにより、コードシフト回数を減少させることができ、よって、所定のコードと第１及び第２のコードに高速で同期させることができるなどの特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の受信部のブロック構成図である。
【図２】本発明の一実施例の制御部の処理フローチャートである。
【図３】従来のＧＰＳ受信装置の一例のブロック構成図である。
【図４】従来の一例の受信ユニットのブロック構成図である。
【図５】従来の一例の高周波回路のブロック構成図である。
【図６】従来の一例の受信回路のブロック構成図である。
【符号の説明】
１ ＧＰＳ受信装置
２ 衛星
３ アンテナ
４ 受信ユニット
５ 情報処理装置
６ 表示装置
１１ 高周波回路
１２ 受信回路
１３ ＣＰＵ
１４ ＲＡＭ
３１ Ｃ／Ａコード発生部
３２〜３７ 乗算器
３８ 発振回路
３９ 第１の検出回路
４０ 第２の検出回路
４１ 第３の検出回路
４２ 第４の検出回路
１００ 受信部
１０１〜１０３ スイッチ
Claims (2)
- 所定のコードを位相の異なる第１及び第２のコードに同調させる同期回路において、
制御信号のタイミングに対して遅延のない０チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して−１／２チップ遅延する−１／２チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して＋１／２チップ遅延する＋１／２チップ遅延Ｃ／Ａコード、該制御信号のタイミングに対して−１チップ遅延する−１チップ遅延Ｃ／Ａコードを出力するコード発生手段と、
前記コード発生手段から、前記−１／２チップ遅延Ｃ／Ａコード及び前記−１チップ遅延Ｃ／Ａコードが供給され、ロック時には前記−１／２チップ遅延Ｃ／Ａコードを選択して出力し、サーチ時には前記−１チップ遅延Ｃ／Ａコードを選択して出力する第１のスイッチと、
前記第１のコード及び前記第２のコードが供給され、前記ロック時には前記第１のコードを選択して出力し、前記サーチ時には、前記第２のコードを選択して出力する第２のスイッチと、
前記コード発生部から、前記＋１／２チップ遅延Ｃ／Ａコード及び前記−１チップ遅延Ｃ／Ａコードが供給され、前記ロック時には、前記＋１／２チップ遅延Ｃ／Ａコードが選択され出力し、前記サーチ時には、前記−１チップ遅延Ｃ／Ａコードのいずれかを選択して出力する第３のスイッチと、
前記第１のスイッチの出力が供給され、前記第１のコードと、前記０チップ遅延Ｃ／Ａコード、又は、前記−１／２チップ遅延Ｃ／Ａコード、又は、前記−１チップ遅延Ｃ／Ａコードとの相関を検出する第１の相関検出回路と、
前記第２のスイッチの出力及び前記第３のスイッチの出力が供給され、前記第２のコードと、前記０チップ遅延Ｃ／Ａコード、又は、前記＋１／２チップ遅延Ｃ／Ａコード、又は、前記−１チップ遅延Ｃ／Ａコードとの相関を検出する第２の相関検出回路と、
前記制御信号のタイミングを制御することにより、前記第１及び第２の相関検出手段の検出結果に基づいて前記コード発生手段で発生される前記０チップ遅延Ｃ／Ａコード、前記−１／２チップ遅延Ｃ／Ａコード、前記＋１／２チップ遅延Ｃ／Ａコード、前記−１チップ遅延Ｃ／Ａコードを所定チップ数シフトするコードシフト手段とを有することを特徴とする同期回路。 - 前記第１のコードと前記第２のコードとは１／２チップ位相が相違することを特徴とする請求項１記載の同期回路。
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