JP2000151426A - インターリーブ・デインターリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来より少ないメモリー容量で、最大でも２
ブロック分に満たない遅延時間で復元を開始できるよう
にする。 【解決手段】 書き込みアドレスレジスタ１６と加算器
１７を組み合わせ、書き込みアドレスが３２＋１づつ増
加する方法をとる。書き込みアドレスレジスタ１６に初
期値を入力し、データを書き込んだ後にアドレスレジス
タ１６の値を加算器１７にフィードバックし、加算値を
加算した後のアドレスを再びレジスタ１６にストアす
る。加算値３３とすれば、３２×３２×３２６４のデー
タ量に対応できる。読み出しアドレスカウンタ１４は、
上位３２６４（１２ビット）と下位３２×３２（１０ビ
ット）の２つのカウンタに分け、先に上位１２ビットの
カウンタをインクリメントし、上位カウンタがフルカウ
ント（３２６４）になった時に下位カウンタがカウント
アップを開始するようにして実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばディジタル
モバイル放送に使用する長時間のブロックインターリー
ブを実現するインターリーブ・デインターリーブ回路に
関する。

【０００２】

【従来の技術】従来のディジタル放送等で使用するイン
ターリーブ・デインターリーブ回路では、インターリー
ブブロックのデータ量に相当する２つのメモリを用い、
一方が書き込み用、他方が読み出し用となるように、交
互に切り替えて使用している。すなわち、一つのブロッ
クのメモリ書き込みが終了した時点で書き込みと読み出
しのメモリを切り替えるようにしている。

【０００３】従来のインターリーブ回路の一例として、
ビットインターリーブの場合を図８に示す。図８におい
て、１１は書き込み、読み出しが可能なメモリーであ
り、アドレスバス１２を介して書き込みアドレスカウン
タ１３及び読み出しアドレスカウンタ１４と接続され、
書き込み、読み出しのデータはデータバス１５を介して
やりとりされる。

【０００４】従来方式では、例えば１ブロックのデータ
量が３２×３２×１６３２の場合、書き込みは書き込み
アドレスカウンタ１３にて書き込みアドレスをリニアに
１づつインクリメントし、読み出しはカウンタ１４を上
位３２×３２６４（１７ビット）のカウンタと下位３２
（５ビット）のカウンタに分け、先に上位１１ビットの
カウンタをインクリメントし、上位カウンタがフルカウ
ント（３２×３２６４）になったときに下位５ビットの
カウンタがカウントアップするようにして実現してい
る。

【０００５】しかしながら、上記の手法では、一つのブ
ロックの大きさを仮に３秒分とすると、データを受け始
めてから最低で３秒、最大で６秒の遅延後でなければ復
元が開始できない。この遅延時間はできるだけ短いこと
が望ましい。また、インターリーブ用のメモリも、書き
込み中に他のメモリから読み出すため、インターリーブ
ブロックのデータ量の２倍の容量が必要である。このこ
とは、デインターリーブ回路でも同様である。

【０００６】

【発明が解決しようとする課題】以上説明したように従
来のインターリーブ・デインターリーブ回路では、最大
で２ブロック分の遅延時間を経てから復元することにな
り、この遅延時間の短縮が望まれている。また、メモリ
ー容量もインターリーブブロックのデータ量の２倍必要
であり、その削減が要望されている。

【０００７】本発明は上記の事情に鑑みてなされたもの
で、最大でも２ブロック分に満たない遅延時間で復元を
開始することができ、しかも必要なメモリ容量を低減す
ることのできるインターリーブ・デインターリーブ回路
を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明に係るインターリーブ・デインターリーブ回
路は、インターリーブ時間をｎ分割したものを一つのサ
ブブロックとして扱い、１／ｎの時間単位毎に書き込み
及び読み出しの切り替えを行うようにする。先の例で
は、受信側でのデータの復元は最低で３秒、最大で３×
（１＋１／ｎ）秒となり、ｎの値をある程度大きくとる
ことで、常に約３秒の遅延時間経過の値に復元を開始す
ることができるようになる。このとき、インターリーブ
用のメモリ容量は、インターリーブ時間分のデータ量×
（１＋１／ｎ）で済み、従来の方式に比して、半分近く
まで削減することができる。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。

【００１０】図１は本発明に係るインターリーブ回路の
実施形態として、ビットインターリーブの場合の構成を
示すものである。但し、図１において、図８と同一部分
には同一符号を付して示し、ここでは異なる部分につい
て説明する。

【００１１】この実施形態の構成では、書き込みアドレ
スカウンタの代わりに書き込みアドレスレジスタ１６と
加算器１７を組み合わせて用い、書き込みアドレスが３
２＋１づつ増加する方法をとる。その動作としては、書
き込みアドレスレジスタ１６に初期値を入力し、データ
を書き込んだ後にアドレスレジスタ１６の値を加算器１
７にフィードバックし、加算値を加算した後のアドレス
を再びアドレスレジスタ１６にストアする。ここで加算
値を３３とすれば、３２×３２×３２６４のデータ量に
対応できる。

【００１２】読み出しアドレスカウンタ１４の動作は、
従来方式と同様であるが、読み出しアドレスを上位３２
６４（１２ビット）のカウンタと下位３２×３２（１０
ビット）のカウンタに分け、先に上位１２ビットのカウ
ンタをインクリメントし、上位のカウンタがフルカウン
ト（３２６４）になった時に下位１０ビットのカウンタ
がカウントアップを開始するようにして実現する。

【００１３】尚、上記にインターリーブ回路の構成を説
明したが、デインターリーブ回路は、インターリーブ回
路の読み出しアドレスを書き込みアドレスとして用い、
インターリーブ回路の書き込みアドレスを読み出しアド
レスとして用いれば実現できることは明らかである。

【００１４】具体的に、インターリーブブロックのデー
タ数を６４としたときのメモリー１１内のデータ配列例
を図２に示す。図２において、（ａ）が従来方式の場
合、（ｂ）が本発明による方式の場合を示している。す
なわち、従来方式では、４×１６で横方向に書き込み、
縦方向に読み出す。メモリー容量は書き込み、読み出し
のダブルバッファとなるため、ブロックサイズの２倍
（６４×２＝１２８）だけ必要となる。これに対し、本
発明の方式では、従来方式の１ブロックの１／４のサブ
ブロック毎にデータを書き込む。ここで、図中ｂはこの
ブロック以前のデータ、ａは以降のデータが入ることを
示している。メモリー容量は１６×４＋１６＝８０だけ
必要となり、従来方式の６４×２に比して６４×（１＋
１／４）であり、約２／３で済むことがわかる。

【００１５】図３は、上記の例の各サブブロックと書き
込み、読み出しとのタイミング関係を示すものである。
図では、メモリーアドレスを左から右に時系列に並べて
示しているが、実際には２０のアドレスは０のアドレス
を使用することができる。

【００１６】次に、上記の例において、シャドーイング
によるエラーが分散される様子を図４、図５に示す。す
なわち、図４において、左から４ブロック目にシャドー
イングが生じた場合を例に説明する。また、同じ時間の
シャドーイングの例を図５（ａ）に示す。

【００１７】デインターリーブ後のデータ列は、図５
（ａ）、（ｂ）でそれぞれ番号順になるが、（ａ）では
４ビットに１回エラーが入り、（ｂ）では４ビットに１
回エラーが入る部分と３ビットに１回エラーが入る部分
があるが、これは列の数を大きくすると有意な差ではな
くなる。

【００１８】次に、チャンネル切換時の再生状態につい
て説明する。前提条件として、無線回線の状態は良好で
あり、デインターリーブ後のデータ誤りが１／３までは
エラー訂正がかのうであるものと仮定する。

【００１９】まず、従来方式において、図６（ａ）〜
（ｄ）に示す。図６（ａ）は書き込みブロックの境界で
チャンネル切換タイミングｔ０が生じた場合、図６
（ｂ）は書き込みブロックの開始直後にチャンネル切換
タイミングｔ１が生じた場合、図６（ｃ）は書き込みブ
ロックのほぼ中間でチャンネル切換タイミングｔ２が生
じた場合、図６（ｄ）は書き込みブロックの終了直前で
チャンネル切換タイミングｔ３が生じた場合を示してい
る。

【００２０】これらの図から明らかなように、従来方式
では再生が切り換わるまでの遅延時間が２〜５秒程度の
範囲でばらつくことになる。また、ブロックの真ん中あ
たりで切換が入った場合、１ブロック分（３秒）のミュ
ートがかかることになる。

【００２１】これに対し、本発明による方式では、書き
込みと読み出しは３秒の１／３２のブロック単位で行わ
れる。したがって、書き込みと読み出しの時間差は０．
１秒程度である。また、この方式では、チャンネル切換
を行ったとき、インターリーブ用のメモリー１１から読
み出すデータは、元のデータと次のデータの比率が徐々
に変わっていき、３秒後に完全に切り換わることにな
る。その様子を図６（ｅ）に示す。

【００２２】したがって、上記構成によるデインターリ
ーブ回路は、最大でも２ブロック分に満たない遅延時間
で復元を開始することができ、しかも必要なメモリー容
量を低減することができる。

【００２３】応用例として、畳み込みインターリーブ回
路にも本発明を適用することができる。この場合の一例
を図７（ａ）に示す。ここでは、先の実施形態と同様
に、インターリーブブロックのデータ数を６４とし、畳
み込みインターリーブの規則がリードソロモンとの組み
合わせにおいて使用されるバイトインターリーブになら
ったものとする。

【００２４】図７（ａ）では、書き込み順序が番号順、
読み出し順序が縦に左の列から開始される。メモリー容
量は１６×４＝６４だけ必要である。但し、この場合に
は、書き込みと読み出しはビット単位で交互に行う必要
がある。図では、メモリーアドレスを左から右に時系列
的に並べて示しているが、実際には４のアドレスは０の
アドレスを使用できる。図７（ｂ）は４９で始まる縦の
１列に１／４ブロック時間のシャドーイングが発生した
場合に、その影響を受ける範囲を示している。図７
（ｃ）は、比較のため、従来のブロックインターリーブ
の場合のシャドーイングの影響を示している。

【００２５】図７の例から、シャドーイングのような比
較的長時間のバースト誤りの影響は、ブロックインター
リーブと似た特性を示す。さらに短時間のバースト誤り
については、データが分散している分、畳み込みインタ
ーリーブが有利であると考えられる。

【００２６】その他、本発明は他のインターリーブ回路
にも同様に実施可能である。

【００２７】

【発明の効果】以上のように本発明によれば、最大でも
２ブロック分に満たない遅延時間で復元を開始すること
ができ、しかも必要なメモリー容量を低減することので
きるインターリーブ回路を提供することができる。

【図面の簡単な説明】

【図１】 本発明に係るインターリーブ回路の実施形態
として、ビットインターリーブの場合の構成を示すブロ
ック図。

【図２】 同実施形態において、インターリーブブロッ
クのデータ数を６４としたときのメモリー内のデータ配
列例を従来方式の場合と比較して示す図。

【図３】 図２の例の各サブブロックと書き込み、読み
出しとのタイミング関係を示す図。

【図４】 同実施形態において、時間シャドーイングが
生じた一例を示す図。

【図５】 図４の時間シャドーイングが生じた場合にエ
ラーが波及する様子を従来方式の場合と比較して示す
図。

【図６】 ブロックインターリーブでチャンネル切換を
行った場合に、ブロックの境界とチャンネル切換のタイ
ミングを何点か選んで再生状態がどのようになるかを従
来方式と比較して示すタイミング図。

【図７】 本発明の応用例として、畳み込みインターリ
ーブ回路の場合の配列例と、シャドーイングによる影響
を従来方式との比較において示す図。

【図８】 従来方式によるインターリーブ回路の例とし
てビットインだーリー部の場合の構成を示すブロック
図。

【符号の説明】

１１…メモリー １２…アドレスバス １３…書き込みアドレスカウンタ １４…読み出しアドレスカウンタ １５…データバス １６…書き込みアドレスレジスタ １７…加算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 インターリーブ時間をｎ（ｎは２以上の
   自然数）分割したものを一つのサブブロックとして扱
   い、１／ｎの時間単位毎に書き込み及び読み出しの切り
   替えを行うことを特徴とするインターリーブ・デインタ
   ーリーブ回路。
2. 【請求項２】 伝送データを書き込み読み出し出力する
   メモリーと、このメモリーに対する書き込みアドレスを
   発生する書き込みアドレス発生手段と、前記メモリーに
   対する読み出しアドレスを発生する読み出しアドレス発
   生手段とを備えるとき、 前記書き込みアドレス発生手段は、レジスタと加算器を
   組み合わせて構成し、初期値をレジスタに入力し、デー
   タ書き込み後、レジスタの値を加算器にフィードバック
   し、加算値を加算した後のアドレスを前記レジスタにス
   トアすることを特徴とする請求項１記載のインターリー
   ブ・デインターリーブ回路。
3. 【請求項３】 さらに、前記読み出しアドレス発生手段
   は、レジスタと加算器を組み合わせて構成し、初期値を
   レジスタに入力し、データ書き込み後、レジスタの値を
   加算器にフィードバックし、加算値を加算した後のアド
   レスを前記レジスタにストアすることを特徴とする請求
   項２記載のインターリーブ・デインターリーブ回路。