JP3239872B2 - インタリーバ、インタリーブ方法、デインタリーバ、デインタリーブ方法、発信装置及び受信装置 - Google Patents

インタリーバ、インタリーブ方法、デインタリーバ、デインタリーブ方法、発信装置及び受信装置

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JP3239872B2 JP00754099A JP754099A JP3239872B2 JP 3239872 B2 JP3239872 B2 JP 3239872B2 JP 00754099 A JP00754099 A JP 00754099A JP 754099 A JP754099 A JP 754099A JP 3239872 B2 JP3239872 B2 JP 3239872B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、携帯電話等の移動
通信装置等に使用されるインタリーバ、それを使用した
インタリーブ方法、それを有する発信装置、デインタリ
ーバ、それを使用したデインタリーブ方法及びそれを有
する受信装置に関し、特に、アドレスを記憶する記憶装
置のメモリバッファの縮小が可能なインタリーバ、それ
を使用したインタリーブ方法、それを有する発信装置、
デインタリーバ、それを使用したデインタリーブ方法及
びそれを使用した受信装置に関する。
【０００２】
【従来の技術】携帯電話等の移動通信には、バースト誤
りを分散化させるために、入力されたデータの配列を分
散するインタリービングが必要とされている。そして、
データの配列の分散を効果的に行う多重インタリービン
グ法が提案されている（社団法人電子情報通信学会の信
学技法１９９８年２月「多重インタ−リービング法のＷ
−ＣＤＭＡへの適用効果」）。
【０００３】図９は従来の多重インタリーバを示すブロ
ック図である。従来の多重インタリーバには、入力され
たデータビット群を入力順に昇順のアドレスへ一旦蓄積
する入力バッファ１０２、データビット群の１フレーム
目が入力されたことを検知しインタリーブの開始を指示
するフレームコントローラ１０３、インリーブが開始さ
れるとカウントを行うカウンタ１０４、カウンタ１０４
からの出力に基づき配列替え先のアドレスをインタリー
ブコントローラ１０７に出力する書込アドレスコントロ
ーラ１０５、配列替え後のデータビットの順がテーブル
として記憶されたアドレステーブルメモリ１０１、この
アドレステーブルメモリ１０１から出力されたアドレス
に基づいてデータの配列替えのアドレスを入力バッファ
１０１に出力する読出アドレスコントローラ１０６、デ
ータビット群の配列替えを行うインタリーブコントロー
ラ１０７、インタリーブコントローラ１０７から出力さ
れた信号を一旦蓄積する出力バッファ１０８が設けられ
ている。
【０００４】なお、アドレステーブルメモリには、例え
ば入力された２４ビットのデータビット群に対して、
０、１２、６、１８、２、１４、８、２０、４、１６、
１０、２２、１、１３、７、１９、３、１５、９、２
１、５、１７、１１、２３の順に配列替えするためのテ
ーブルが記憶されている。
【０００５】ここで、２４ビットデータに対する（４
［２×２］×６［３×２］）のインタリービング方法に
ついて説明する。先ず、データ列を下記表１に示す（４
×６）の仮想空間に横方向に書き込む。なお、表１中の
値は、データビット群の入力順であると共に、入力バッ
ファ１０１へ蓄積したデータビット群のアドレスを示し
ている。
【０００６】
【表１】
【０００７】次に、上記アドレス表１の第１行目を下記
アドレス表２に示す（３×２）の仮想空間に横方向に書
き込む。
【０００８】
【表２】
【０００９】その後、上記表２に基づいて上記アドレス
表１のアドレスデータを下記アドレス表３のように並び
替える。
【００１０】
【表３】
【００１１】更に、上記アドレス表３の第１列目を下記
表４に示す（２×２）の仮想空間に横方向に書き込む。
【００１２】
【表４】
【００１３】その後、上記表４に基づいて上記アドレス
表３のアドレスデータを下記アドレス表５のように並び
替える。
【００１４】
【表５】
【００１５】そして、上記アドレス表５のアドレスデー
タを縦方向に読み出すことにより、前述の配列替えが行
われる。このため、前記アドレステーブルメモリにテー
ブルとして、例えばアドレス表５が記憶されている。
【００１６】このように構成された従来の多重インタリ
ーバにおいては、インタリーブが開始されると、ビット
数がカウントされ、その度にそれに対応するアドレス情
報がアドレステーブルメモリに記憶された表５に示すテ
ーブルに基づいて出力される。この結果、アドレス０、
１２、６、１８、２、１４、８、２０、４、１６、１
０、２２、１、１３、７、１９、３、１５、９、２１、
５、１７、１１、２３が順次出力される。
【００１７】そして、インタリーバコントローラ１０７
において、入力バッファ１０２に蓄積されていたデータ
ビットが、上述の順に並び替えられ、出力バッファ１０
８に蓄積された後、多重インタリーバから出力される。
【００１８】これにより、バースト誤りは効果的に分散
されるので、誤り訂正が容易に行われる。
【００１９】なお、上述の多重インタリーバは送信装置
に取り付けられるものであるが、これに整合するよう
に、受信装置には、多重デインタリーバが取り付けられ
る。
【００２０】送信装置のインタリーバ内のアドレステー
ブルが下記表６に示すようなものである場合のデインタ
リーバについて説明する。
【００２１】
【表６】
【００２２】アドレステーブルが表６に示すようなもの
である場合、送信装置からは、アドレス０、６、１２、
１８、１、７、１３、１９、２、８、１４、２０、３、
９、１５、２１、４、１０、１６、２２、５、１１、１
７、２３の順にデータが送信される。これに対し、デイ
ンタリーバでは、（６×４）のインタリーブが行われ
る。即ち、受信したデータを下記表７に示すように、
（６×４）の仮想空間に第１行から順に横方向に格納す
る。
【００２３】
【表７】
【００２４】そして、格納されたデータを第１列から順
に縦方向に読み出す。これにより、０、１、２、・・・
２３の順にデータが配列替えされ、元に戻る。
【００２５】また、複数のチャネルに適応可能なインタ
リーバも存在する。図１０は複数チャネルに適応可能な
従来のインタリーバを示すブロック図である。
【００２６】アドレステーブルメモリ１０１ａには、通
信チャネルによって異なるテーブルを用いる場合に対応
するように適応可能なチャネル数分のテーブルが記憶さ
れている。また、アドレステーブルメモリ１０１ａ内の
テーブルをチャネルに合わせて制御するマイクロコンピ
ュータ１１１が設けられている。
【００２７】
【発明が解決しようとする課題】しかしながら、従来の
インタリーバにおいては、適応可能なチャネル数に拘わ
らず、取り扱われるデータビット群のビット数と同数の
アドレスを記憶するメモリバッファがアドレステーブル
メモリに必要とされ、大きなメモリが必要とされるとい
う問題点がある。
【００２８】本発明はかかる問題点に鑑みてなされたも
のであって、記憶装置内のメモリバッファ数を低減する
ことができるインタリーバ、それを使用したインタリー
ブ方法、それを有する発信装置、デインタリーバ、それ
を使用したデインタリーブ方法及びそれを有する受信装
置を提供することを目的とする。
【００２９】
【課題を解決するための手段】本発明に係るインタリー
バは、仮想的な記憶手段上のアドレスと関連付けられた
データビット群の配列替えを配列表を用いて行うインタ
リーバにおいて、配列替え後の配列の第１行目に入る行
データビット群及び第１列目に入る列データビット群の
前記仮想的な記憶手段上のアドレスを記憶するアドレス
記憶手段と、前記アドレス記憶手段に記憶した前記仮想
的な記憶手段における配列替え後の配列の第１行目及び
第１列目の各データビット群のアドレスを用いて配列替
え後の配列のその他のデータビットのアドレスを算出す
る演算装置と、を有することを特徴とする。
【００３０】仮想的な第２の記憶手段上のアドレスと関
連付けられた第２のデータビット群を第２の配列表を用
いて第２の配列替えを行うことにより前記配列替え後の
列データビット群を得る場合に、第２の配列替え後の配
列の第１行目に入る第２の行データビット群及び第１列
目に入る第２の列データビット群の前記第２の仮想的な
記憶手段上のアドレスを記憶する第２のアドレス記憶手
段と、前記第２のアドレス記憶手段に記憶した前記第２
の仮想的な記憶手段における第２の配列替え後の配列の
第１行目及び第１列目の各第２のデータビット群のアド
レスを用いて第２の配列替え後の配列のその他のデータ
ビットのアドレスを算出する第２の演算装置と、を有す
ることができる。
【００３１】また、仮想的な第２の記憶手段上のアドレ
スと関連付けられた第２のデータビット群を第２の配列
表を用いて第２の配列替えを行うことにより前記配列替
え後の行データビット群を得る場合に、第２の配列替え
後の配列の第１行目に入る第２の行データビット群及び
第１列目に入る第２の列データビット群の前記第２の仮
想的な記憶手段上のアドレスを記憶する第２のアドレス
記憶手段と、前記第２のアドレス記憶手段に記憶した前
記第２の仮想的な記憶手段における第２の配列替え後の
配列の第１行目及び第１列目の各第２のデータビット群
のアドレスを用いて第２の配列替え後の配列のその他の
データビットのアドレスを算出する第２の演算装置と、
を有してもよい。
【００３２】本発明に係るデインタリーバは、仮想的な
記憶手段上のアドレスと関連付けられたデータビット群
の配列替えを配列表を用いて行うデインタリーバにおい
て、配列替え後の配列の第１行目に入る行データビット
群及び第１列目に入る列データビット群の前記仮想的な
記憶手段上のアドレスを記憶するアドレス記憶手段と、
前記アドレス記憶手段に記憶した前記仮想的な記憶手段
における配列替え後の配列の第１行目及び第１列目の各
データビット群のアドレスを用いて配列替え後の配列の
その他のデータビットのアドレスを算出する演算装置
と、を有することを特徴とする。
【００３３】仮想的な第２の記憶手段上のアドレスと関
連付けられた第２のデータビット群を第２の配列表を用
いて第２の配列替えを行うことにより前記配列替え後の
列データビット群を得る場合に、第２の配列替え後の配
列の第１行目に入る第２の行データビット群及び第１列
目に入る第２の列データビット群の前記第２の仮想的な
記憶手段上のアドレスを記憶する第２のアドレス記憶手
段と、前記第２のアドレス記憶手段に記憶した前記第２
の仮想的な記憶手段における第２の配列替え後の配列の
第１行目及び第１列目の各第２のデータビット群のアド
レスを用いて第２の配列替え後の配列のその他のデータ
ビットのアドレスを算出する第２の演算装置と、を有す
ることができる。
【００３４】また、仮想的な第２の記憶手段上のアドレ
スと関連付けられた第２のデータビット群を第２の配列
表を用いて第２の配列替えを行うことにより前記配列替
え後の行データビット群を得る場合に、第２の配列替え
後の配列の第１行目に入る第２の行データビット群及び
第１列目に入る第２の列データビット群の前記第２の仮
想的な記憶手段上のアドレスを記憶する第２のアドレス
記憶手段と、前記第２のアドレス記憶手段に記憶した前
記第２の仮想的な記憶手段における第２の配列替え後の
配列の第１行目及び第１列目の各第２のデータビット群
のアドレスを用いて第２の配列替え後の配列のその他の
データビットのアドレスを算出する演算装置と、を有し
てもよい。
【００３５】本発明においては、配列替え後の配列の第
１行目に入る行データビット群及び第１列目に入る列デ
ータビット群のアドレスがアドレス記憶手段に記憶され
ていれば、演算装置により配列替え後のデータビット群
が算出されるので、アドレス記憶手段内のメモリバッフ
ァ数が著しく低減される。
【００３６】なお、本発明に係る発信装置は、上述のい
ずれかのインタリーバを有することを特徴とし、本発明
に係る受信装置は、上述のいずれかのデインタリーバを
有することを特徴とする。
【００３７】本発明に係る第１のインタリーブ方法は、
仮想的な記憶手段上のアドレスと関連付けられたデータ
ビット群の配列替えを配列表を用いて行うインタリーブ
方法において、配列替え後の配列の第１行目に入る行デ
ータビット群及び第１列目に入る列データビット群の前
記仮想的な記憶手段上のアドレスをアドレス記憶手段に
記憶させる工程と、前記アドレス記憶手段が記憶した前
記仮想的な記憶手段における配列替え後の配列の第１行
目及び第１列目の各データビット群のアドレスを用いて
配列替え後の配列のその他のデータビットのアドレスを
算出する工程と、を有することを特徴とする。
【００３８】仮想的な第２の記憶手段上のアドレスと関
連付けられた第２のデータビット群を第２の配列表を用
いて第２の配列替えを行うことにより前記配列替え後の
列データビット群を得る場合に、第２の配列替え後の配
列の第１行目に入る第２の行データビット群及び第１列
目に入る第２の列データビット群の前記第２の仮想的な
記憶手段上のアドレスを第２のアドレス記憶手段に記憶
させる工程と、前記第２のアドレス記憶手段が記憶した
前記第２の仮想的な記憶手段における第２の配列替え後
の配列の第１行目及び第１列目の各第２のデータビット
群のアドレスを用いて第２の配列替え後の配列のその他
のデータビットのアドレスを算出する工程と、を有する
ことができる。
【００３９】また、仮想的な第２の記憶手段上のアドレ
スと関連付けられた第２のデータビット群を第２の配列
表を用いて第２の配列替えを行うことにより前記配列替
え後の行データビット群を得る場合に、第２の配列替え
後の配列の第１行目に入る第２の行データビット群及び
第１列目に入る第２の列データビット群の前記第２の仮
想的な記憶手段上のアドレスを第２のアドレス記憶手段
に記憶させる工程と、前記第２のアドレス記憶手段が記
憶した前記第２の仮想的な記憶手段における第２の配列
替え後の配列の第１行目及び第１列目の各第２のデータ
ビット群のアドレスを用いて第２の配列替え後の配列の
その他のデータビットのアドレスを算出する工程と、を
有してもよい。
【００４０】本発明に係る第２のインタリーブ方法は、
仮想的な記憶手段上のアドレスと関連付けられビット数
が（Ｎ×Ｍ）ビットであるデータビット群の配列替えを
Ｎ行Ｍ列の配列表を用いて行うインタリーブ方法におい
て、前記仮想的な記憶手段上で配列後の配列の第１行目
に入る行データビット群をＡ（ｉ）、第１列目に入る列
データビット群をＢ（ｊ）とし、前記仮想的な記憶手段
上のアドレスが整数ｋであるデータビットに対しｋ／Ｎ
の商をｉ、ｋ／Ｎの余りをｊとし、アドレス記憶手段に
記憶されているＡ（ｉ）とＢ（ｊ）との和を前記データ
ビットの配列替え後のアドレスとして算出する工程を有
することを特徴とする。
【００４１】前記Ｎは（Ｑ×Ｐ）で表され、仮想的な第
２の記憶手段上のアドレスと関連付けられビット数が
（Ｑ×Ｐ）ビットである第２のデータビット群をＱ行Ｐ
列の第２の配列表を用いて第２の配列替えを行うことに
より、前記配列替え後の列データビット群を得る場合
に、前記第２の仮想的な記憶手段上で第２の配列後の配
列の第１行目に入る第２の行データビット群をＤ
（ｎ）、第１列目に入る第２の列データビット群をＣ
（ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
が整数ｊであるデータビットに対しｊ／Ｑの商をｎ、ｊ
／Ｑの余りをｍとし、アドレス記憶手段に記憶されてい
るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｊである
前記データビットの第２の配列替え後のアドレスとして
算出する工程を有することができる。
【００４２】また、前記Ｍは（Ｑ×Ｐ）で表され、仮想
的な第２の記憶手段上のアドレスと関連付けられビット
数が（Ｑ×Ｐ）ビットである第２のデータビット群をＱ
行Ｐ列の第２の配列表を用いて第２の配列替えを行うこ
とにより、前記配列替え後の行データビット群を得る場
合に、前記第２の仮想的な記憶手段上で第２の配列後の
配列の第１行目に入る第２の行データビット群をＤ
（ｎ）、第１列目に入る第２の列データビット群をＣ
（ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
が整数ｉであるデータビットに対しｉ／Ｑの商をｎ、ｉ
／Ｑの余りをｍとし、アドレス記憶手段に記憶されてい
るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｉである
前記データビットの第２の配列替え後のアドレスとして
算出する工程を有してもよい。
【００４３】本発明に係る第１のデインタリーブ方法
は、仮想的な記憶手段上のアドレスと関連付けられたデ
ータビット群の配列替えを配列表を用いて行うデインタ
リーブ方法において、配列替え後の配列の第１行目に入
る行データビット群及び第１列目に入る列データビット
群の前記仮想的な記憶手段上のアドレスをアドレス記憶
手段に記憶させる工程と、前記アドレス記憶手段が記憶
した前記仮想的な記憶手段における配列替え後の配列の
第１行目及び第１列目の各データビット群のアドレスを
用いて配列替え後の配列のその他のデータビットのアド
レスを算出する工程と、を有することを特徴とする。
【００４４】仮想的な第２の記憶手段上のアドレスと関
連付けられた第２のデータビット群を第２の配列表を用
いて第２の配列替えを行うことにより前記配列替え後の
列データビット群を得る場合に、第２の配列替え後の配
列の第１行目に入る第２の行データビット群及び第１列
目に入る第２の列データビット群の前記第２の仮想的な
記憶手段上のアドレスを第２のアドレス記憶手段に記憶
させる工程と、前記第２のアドレス記憶手段が記憶した
前記第２の仮想的な記憶手段における第２の配列替え後
の配列の第１行目及び第１列目の各第２のデータビット
群のアドレスを用いて第２の配列替え後の配列のその他
のデータビットのアドレスを算出する工程と、を有する
ことができる。
【００４５】また、仮想的な第２の記憶手段上のアドレ
スと関連付けられた第２のデータビット群を第２の配列
表を用いて第２の配列替えを行うことにより前記配列替
え後の行データビット群を得る場合に、第２の配列替え
後の配列の第１行目に入る第２の行データビット群及び
第１列目に入る第２の列データビット群の前記第２の仮
想的な記憶手段上のアドレスを第２のアドレス記憶手段
に記憶させる工程と、前記第２のアドレス記憶手段が記
憶した前記第２の仮想的な記憶手段における第２の配列
替え後の配列の第１行目及び第１列目の各第２のデータ
ビット群のアドレスを用いて第２の配列替え後の配列の
その他のデータビットのアドレスを算出する工程と、を
有してもよい。
【００４６】本発明に係る第２のデインタリーブ方法
は、仮想的な記憶手段上のアドレスと関連付けられビッ
ト数が（Ｍ×Ｎ）ビットであるデータビット群の配列替
えをＭ行Ｎ列の配列表を用いて行うデインタリーブ方法
において、前記仮想的な記憶手段上で配列後の配列の第
１行目に入る行データビット群をＡ（ｉ）、第１列目に
入る列データビット群をＢ（ｊ）とし、前記仮想的な記
憶手段上のアドレスが整数ｋであるデータビットに対し
ｋ／Ｍの商をｉ、ｋ／Ｍの余りをｊとし、アドレス記憶
手段に記憶されているＡ（ｉ）とＢ（ｊ）との和を前記
データビットの配列替え後のアドレスとして算出する工
程を有することを特徴とする。
【００４７】前記Ｍは（Ｐ×Ｑ）で表され、仮想的な第
２の記憶手段上のアドレスと関連付けられビット数が
（Ｐ×Ｑ）ビットである第２のデータビット群をＰ行Ｑ
列の第２の配列表を用いて第２の配列替えを行うことに
より、前記配列替え後の列データビット群を得る場合
に、前記第２の仮想的な記憶手段上で第２の配列後の配
列の第１行目に入る第２の行データビット群をＤ
（ｎ）、第１列目に入る第２の列データビット群をＣ
（ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
が整数ｊであるデータビットに対しｊ／Ｐの商をｎ、ｊ
／Ｐの余りをｍとし、アドレス記憶手段に記憶されてい
るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｊである
前記データビットの第２の配列替え後のアドレスとして
算出する工程を有することができる。
【００４８】また、前記Ｎは（Ｐ×Ｑ）で表され、仮想
的な第２の記憶手段上のアドレスと関連付けられビット
数が（Ｐ×Ｑ）ビットである第２のデータビット群をＰ
行Ｑ列の第２の配列表を用いて第２の配列替えを行うこ
とにより、前記配列替え後の行データビット群を得る場
合に、前記第２の仮想的な記憶手段上で第２の配列後の
配列の第１行目に入る第２の行データビット群をＤ
（ｎ）、第１列目に入る第２の列データビット群をＣ
（ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
が整数ｉであるデータビットに対しｉ／Ｐの商をｎ、ｉ
／Ｐの余りをｍとし、アドレス記憶手段に記憶されてい
るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｉである
前記データビットの第２の配列替え後のアドレスとして
算出する工程を有してもよい。
【００４９】本発明においては、配列替え後の配列の第
１行目に入る行データビット群及び第１列目に入る列デ
ータビット群の仮想的な記憶手段上でのアドレスに対応
するアドレス記憶手段におけるアドレスを使用してイン
タリーブ又はデインタリーブを行うので、アドレス記憶
手段にビット数と同数のアドレスを記憶するメモリバッ
ファは不要である。従って、メモリバッファ数の低減が
可能である。
【００５０】
【発明の実施の形態】以下、本発明の実施例に係るイン
タリーバについて、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係るインタリーバ
を示すブロック図である。
【００５１】第１の実施例は、２４ビットのデータビッ
ト群用であり、（４［２×２］×６［３×２］（Ｎ＝
４、Ｍ＝６））のインタリーブを行うインタリーバであ
る。第１の実施例においては、入力されたデータビット
群を一旦蓄積する入力バッファ２が設けられている。ま
た、データビット群の１フレーム目が入力されたことを
検知し、インタリーブの開始を指示するフレームコント
ローラ３が設けられている。また、インタリーブが開始
されると、０、１、２・・・、２３の順にカウントを行
うカウンタ４が設けられている。更に、カウンタ４から
の出力に基づき配列替え先のアドレスをインタリーブコ
ントローラ７に出力する書込アドレスコントローラ５が
設けられている。
【００５２】また、インタリーブが開始されるとデータ
ビットの配列替えの順番を算出しこれを出力するアドレ
ステーブル生成部１が設けられている。図２はアドレス
テーブル生成部を示すブロック図である。
【００５３】アドレステーブル生成部１には、下記数式
１で示される行データビット群Ａ（ｉ）及び列データビ
ット群Ｂ（ｊ）が記憶されたアドレスパターンメモリ１
４が設けられている。Ａ（ｉ）は表５の第１行目を示し
ており、Ｂ（ｉ）は第１列目を列数６で除したものであ
る。
【００５４】
【数１】Ａ（ｉ）＝０、２、４、１、３、５ Ｂ（ｊ）＝０、２、１、３
【００５５】なお、整数ｉは表５に示されているアドレ
スｋのビットに対するｋ／Ｎ（＝ｋ／４）の商であり、
整数ｊはｋ／Ｎ（＝ｋ／４）の余りである。また、Ｂ
（ｊ）の替わりに、Ｂ（ｊ）×Ｍが列データビット群と
して、記憶されていてもよい。
【００５６】更に、アドレステーブル生成部１には、２
個のカウンタ１１−１及び１１−２が設けられている。
２ビットカウンタ１１−１により、０から３までの整数
が１クロック毎にカウントされ、３ビットカウンタ１１
−２により、０から５までの整数が４クロック毎にカウ
ントされる。これらにより、０乃至２３の整数がカウン
トされる。
【００５７】更にまた、アドレステーブル生成部１に
は、マルチプレクサ１２が設けられている。マルチプレ
クサ１２により、アドレスｋのデータビットに対応する
整数ｉ及び整数ｊが求められる。また、マルチプレクサ
１２から出力された整数ｉ及びｊに該当するアドレスパ
ターンメモリ１４内のアドレスを制御するメモリコント
ローラ１３が設けられている。更に、アドレスパターン
メモリ１４から出力されたＡ（ｉ）とＢ（ｊ）×Ｍとを
加算してアドレス情報Ｒ（ｋ）を求める加算器１５が設
けられている。
【００５８】２個のカウンタ１１−１及び１１−２、マ
ルチプレクサ１２、メモリコントローラ１３並びに加算
器１５から論理回路１６が構成されている。
【００５９】また、本実施例には、アドレステーブル生
成部１から出力されたアドレスＲ（ｋ）に基づいて配列
替えのアドレスを入力バッファ２に出力する読出アドレ
スコントローラ６が設けられている。そして、インタリ
ーブコントローラ７を介して入力バッファ２から出力さ
れたデータビット群を一旦蓄積する出力バッファ８が設
けられている。
【００６０】このように構成された第１の実施例に係る
インタリーバにおいては、フレームコントローラ３から
アドレステーブル生成部１に信号が入力されるとインタ
リーブが開始される。図３はアドレステーブル生成部１
の動作を示すフローチャートである。
【００６１】インタリーブが開始されると、先ず、カウ
ンタ値が入力ビット数より小さいか否かが判断される
（ステップＳ１）。カウンタ値が入力ビット数より小さ
い場合、アドレステーブル生成部１において、ｋがカウ
ントされ（ステップＳ２）、その度にそれに対応する整
数ｉ及びｊが求められる（ステップＳ３）。そして、行
データビット群Ａ（ｉ）及び列データビット群Ｂ（ｊ）
×Ｍがアドレスパターンメモリ１４から出力される（ス
テップＳ４）。その後、これらの和が算出され、順次ア
ドレス情報Ｒ（ｋ）が出力される（ステップＳ５）。な
お、ステップＳ１は、比較器を別途設けて行ってもよい
し、プログラムで処理することによって行ってもよい。
【００６２】例えば、ｋ＝０のときは、（ｉ、ｊ）＝
（０、０）よりＲ（０）＝Ａ（０）＋Ｂ（０）×６＝０
となる。
【００６３】ｋ＝１のときは、（ｉ、ｊ）＝（０、１）
よりＲ（１）＝Ａ（０）＋Ｂ（１）×６＝１２となる。
【００６４】ｋ＝２のときは、（ｉ、ｊ）＝（０、２）
よりＲ（２）＝Ａ（０）＋Ｂ（２）×６＝６となる。
【００６５】ｋ＝３のときは、（ｉ、ｊ）＝（０、３）
よりＲ（３）＝Ａ（０）＋Ｂ（３）×６＝１８となる。
【００６６】ｋ＝１２のときは、（ｉ、ｊ）＝（３、
０）よりＲ（１２）＝Ａ（３）＋Ｂ（０）×６＝１とな
る。
【００６７】ｋ＝２３のときは、（ｉ、ｊ）＝（５、
３）よりＲ（２３）＝Ａ（５）＋Ｂ（３）×６＝２３と
なる。
【００６８】そして、これらの結果、アドレス情報Ｒ
（ｋ）＝０、１２、６、１８、２、１４、８、２０、
４、１６、１０、２２、１、１３、７、１９、３、１
５、９、２１、５、１７、１１、２３が求められる。こ
れは、従来のインタリーブ法によるアドレス情報と一致
している。
【００６９】このように、本実施例によれば、アドレス
パターンメモリ１４に、行データビット群Ａ（ｉ）及び
列データビット群Ｂ（ｊ）用に総計１０個のメモリバッ
ファを設ければ、正確なインタリーブを行うことが可能
である。
【００７０】なお、行データビット群Ａ（ｉ）を同様の
インタリーブにより求める工程とすることもできる。図
４は本発明の第２の実施例に係るインタリーバを示すブ
ロック図である。なお、図４に示す第２の実施例におい
て、図１に示す第１の実施例と同一の構成要素には、同
一の符号を付してその詳細な説明は省略する。
【００７１】第２の実施例においては、６個のデータか
らなる行データビット群Ａ（ｉ）の（３×２）でのイン
タリーブが行われる。第２の実施例には、インタリーブ
が開始されるとデータの配列替えの順番を算出しこれを
出力するアドレステーブル生成部２１が設けられてい
る。アドレステーブル生成部２１には、下記数式２で示
される列データビット群Ｃ（ｍ）及び行データビット群
Ｄ（ｎ）が記憶されたアドレスパターンメモリ１４ａが
設けられている。
【００７２】
【数２】Ｂ（ｊ）＝０、２、１、３ Ｃ（ｍ）＝０、１、２ Ｄ（ｎ）＝０、１
【００７３】なお、整数ｎは整数ｉに対するｉ／３の商
であり、整数ｍはｉ／３の余りである。列データビット
群Ｃ（ｍ）の替わりに、列データビット群Ｃ（ｍ）×２
が記憶されていてもよい。
【００７４】また、第２の実施例においては、第１の実
施例におけるメモリコントローラ１３の後方に、更に３
個の２ビットカウンタ、マルチプレクサ及びメモリコン
トローラが設けられ、アドレスパターンメモリ１４ａの
後方に更に加算器が設けられている。この後方に設けら
れたメモリコントローラにより整数ｉに該当するアドレ
スが制御され、前方に設けられたメモリコントローラに
より整数ｊに該当するアドレスが制御される。これらの
２ビットカウンタ、マルチプレクサ、メモりコントロー
ラ及び加算器から論理回路１６ａが構成されている。
【００７５】このように構成された第２の実施例に係る
インタリーバにおいては、インタリーブが開始される
と、アドレステーブル生成部２１において、ｋがカウン
トされる毎に、それに対応する整数ｉ及びｊが求められ
る。このとき、整数ｉに対応する整数ｍ及びｎも求めら
れる。そして、行データビット群Ｄ（ｎ）と列データビ
ット群Ｃ（ｍ）×２との和が算出され、順次行データビ
ット群Ａ（ｉ）が求められる。
【００７６】例えば、ｉ＝０のときは、（ｎ、ｍ）＝
（０、０）よりＡ（０）＝Ｄ（０）＋Ｃ（０）×２＝０
となる。
【００７７】ｉ＝１のときは、（ｎ、ｍ）＝（０、１）
よりＡ（１）＝Ｄ（０）＋Ｃ（１）×２＝２となる。
【００７８】ｉ＝２のときは、（ｎ、ｍ）＝（０、２）
よりＡ（２）＝Ｄ（０）＋Ｃ（２）×２＝４となる。
【００７９】ｉ＝３のときは、（ｎ、ｍ）＝（１、０）
よりＡ（３）＝Ｄ（１）＋Ｃ（０）×２＝１となる。
【００８０】ｉ＝４のときは、（ｎ、ｍ）＝（１、１）
よりＡ（４）＝Ｄ（１）＋Ｃ（１）×２＝３となる。
【００８１】ｉ＝５のときは、（ｎ、ｍ）＝（１、２）
よりＡ（５）＝Ｄ（１）＋Ｃ（２）×２＝５となる。
【００８２】そして、これらの結果、行データビット群
Ａ（ｉ）＝０、２、４、１、３、５が求められる。これ
は、第１の実施例におけるものと一致している。
【００８３】その後、この行データビット群Ａ（ｉ）及
び列データビット群Ｂ（ｊ）×６に基づいて、第１の実
施例と同様にして、入力された２４ビットのデータビッ
ト群のインタリーブが行われる。
【００８４】このように、本実施例によれば、アドレス
パターンメモリに、列データビット群Ｂ（ｊ）、列デー
タビット群Ｃ（ｍ）及び行データビット群Ｄ（ｎ）用に
総計９個のメモリバッファを設ければ、正確なインタリ
ーブを行うことが可能である。
【００８５】同様に、列データビット群Ｂ（ｊ）のみの
インタリーブを行うように構成してもよいし、双方のイ
ンタリーブを行うように構成してもよい。
【００８６】これらの第１及び第２の実施例の対象のデ
ータは２４ビットであるが、バッファの低減効果は対象
であるデータビット群のビット数が増加する程大きくな
る。例えば、３８４ビットのデータビット群を（２４
［４［２×２］×６［３×２］］×１６［４［２×２］
×４［２×２］］）とし、第１の実施例と同様のインタ
リーバによりインタリーブする際には、従来３８４個必
要であったメモリバッファは、（２４＋１６）より４０
個で済むことになる。更に、多段（３段）にインタリー
ブする際には、メモリバッファ数は、（２＋２＋３＋２
＋２＋２＋２＋２）より１７個で済む。
【００８７】同様に、２７６４８ビットのデータビット
群を（２１６［１２［４［２×２］×３］×１８［３×
６［２×３］］］×１２８［１６［４［２×２］×４
［２×２］］×８［４［２×２］×２］］）とし、第１
の実施例と同様のインタリーバによりインタリーブする
際には、従来２７６４８個必要であったメモリバッファ
は、（２１６＋１２８）より３０８個で済むことにな
る。更に、多段（４段）にインタリーブする際には、メ
モリバッファ数は、（２＋２＋３＋３＋２＋３＋２＋２
＋２＋２＋２＋２＋２）より２９個で済む。
【００８８】なお、これらの実施例は、１種のチャネル
に対応する１種類のビット数のデータビット群が入力さ
れるものであるが、複数種のチャネルに対応する複数種
類のビット数のデータが入力されるものとしてもよい。
図５は本発明の第３の実施例に係るインタリーバを示す
ブロック図である。また、図６は第３の実施例における
アドレステーブル生成部を示すブロック図である。な
お、図５及び６に示す第３の実施例において、図１及び
２に示す第１の実施例と同一の構成要素には、同一の符
号を付してその詳細な説明は省略する。
【００８９】第３の実施例には、インタリーバに入力さ
れるデータが入力されるマイクロコンピュータ３１が設
けられており、このマイクロコンピュータ３１により、
アドレステーブル生成部１内のマルチプレクサ１２ａ及
びアドレスパターンメモリ１４ａの動作選択が行われ
る。
【００９０】また、第３の実施例におけるアドレステー
ブル生成部１には、インタリーブされるデータのうち最
もビット数が多いものに応じてビット数が決定されたｎ
ビットカウンタ１１−３が設けられている。最も多いビ
ット数に対応するデータビット群を（Ｐ×Ｑ）でインタ
リーブする場合、下記数式３を満たすｐとｑとの和がｎ
ビットカウンタのビット数ｎとなる。
【００９１】
【数３】２p-1＜Ｐ≦２p ２q-1＜Ｑ≦２q
【００９２】例えば、（４×６）のインタリーブを行う
場合には、ｐ＝２、ｑ＝３となるので、５ビットカウン
タが必要となる。また、（２１６×１２８）のインタリ
ーブを行う場合には、ｐ＝８、ｑ＝７となるので、１５
ビットカウンタが必要となる。
【００９３】また、アドレスパターンメモリには、各チ
ャネルに対応するアドレス情報を求めるための行データ
ビット群及び列データビット群が夫々行情報及び列情報
として記憶されている。
【００９４】このように構成された第３の実施例におい
ては、チャネルの種類に応じてマルチプレクサ１２の動
作及びアドレスパターンメモリ１４のデータが外部コン
トローラとしてのマイクロコンピュータ３１により切替
えられる。
【００９５】なお、第３の実施例においても、第２の実
施例と同様に、列データビット群又は行データビット群
の少なくとも一方を、インタリーブにより求めるように
アドレスパターンメモリに記憶されている情報を設定し
てもよい。図７は本発明の第４の実施例に係るインタリ
ーバを示すブロック図である。図７に示す第４の実施例
において、図４及び５に示す第２又は第３の実施例と同
一の構成要素には、同一符号を付してその詳細な説明は
省略する。
【００９６】第４の実施例は、第２の実施例に第３の実
施例におけるマイクロコンピュータ３１が付加された構
成となっている。
【００９７】なお、これらのインタリーバは、受信装置
に設けられるデインタリーバとしても使用することがで
きる。図８は１組の発信装置及び受信装置を示す模式図
である。
【００９８】送信装置には、送信される２４ビットのデ
ータを符号化するエンコーダ５１及びこのエンコーダ５
１により符合化されたデータを（４×６）でインタリー
ブするインタリーバ５２が設けられている。更に、イン
タリーバ５２には送信用のアンテナ５３ａが接続されて
いる。
【００９９】一方、受信装置には、受信用のアンテナ５
３ｂ及びこのアンテナ５３ｂにより受信されたデータを
（６×４）でデインタリーブするデインタリーバ５４が
設けられている。更に、デインタリーバ５４によりデイ
ンタリーブされたデータの復号化を行うデコーダ５５が
設けられている。
【０１００】なお、インタリーバ５２のアドレスパター
ンメモリには、行データビット群Ａ（ｉ）＝０、１、
２、３、４、５のデータ及び列データビット群Ｂ（ｊ）
＝０、１、２、３のデータが記憶されている。一方、デ
インタリーバ５４のアドレスパターンメモリには、行デ
ータビット群Ａ’（ｉ’）＝０、１、２、３のデータ及
び列データビット群Ｂ’（ｊ’）＝０、１、２、３、
４、５のデータが記憶されている。但し、整数ｉ’はｋ
／６の商であり、整数ｊ’はｋ／６の余りである。
【０１０１】従って、送信装置からは、０、６、１２、
１８、１、７、１３、１９、２、８、１４、２０、３、
９、１５、２１、４、１０、１６、２２、５、１１、１
７、２３の順にインタリーバされたデータが送信され、
このデータは受信装置により受信され、０、１、２、
３、４、５、６、７、８、９、１０、１１、１２、１
３、１４、１５、１６、１７、１８、１９、２０、２
１、２２、２３の順にデインタリーバされる。
【０１０２】なお、デインタリーバにおいても、インタ
リーバと同様に、行データビット群若しくは列データビ
ット群又はその双方を多段でデインタリーブするような
構成としてもよい。
【０１０３】また、上述の発信装置に使用されるインタ
リーバ５２には、第１乃至第４の実施例のいずれも使用
可能であり、受信装置に使用されるデインタリーバ５４
は、受信装置に使用されているインタリーバ５２に対応
するものであれば、第１乃至第４の実施例と同様のもの
を使用することができる。
【０１０４】
【発明の効果】以上詳述したように、本発明によれば、
仮想的な記憶手段上での配列替え後の配列の第１行目に
入る行データビット群及び第１列目に入る列データビッ
ト群のアドレスが記憶されていれば、演算装置により配
列替え後のデータビット群のアドレスを得ることができ
るので、記憶手段内のメモリバッファ数を著しく低減さ
せることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るインタリーバを示
すブロック図である。
【図２】アドレステーブル生成部を示すブロック図であ
る。
【図３】アドレステーブル生成部１の動作を示すフロー
チャートである。
【図４】本発明の第２の実施例に係るインタリーバを示
すブロック図である。
【図５】本発明の第３の実施例に係るインタリーバを示
すブロック図である。
【図６】第３の実施例におけるアドレステーブル生成部
を示すブロック図である。
【図７】本発明の第４の実施例に係るインタリーバを示
すブロック図である。
【図８】１組の発信装置及び受信装置を示す模式図であ
る。
【図９】従来の多重インタリーバを示すブロック図であ
る。
【図１０】複数チャネルに適応可能な従来のインタリー
バを示すブロック図である。
【符号の説明】
１、２１；アドレステーブル生成部 ２、１０２；入力バッファ ３、１０３；フレームコントローラ ４、１１−１、１１−２、１１−３、１０４；カウンタ ５、１０５；書込アドレスコントローラ ６、１０６；読出アドレスコントローラ ７、１０７；インタリーブコントローラ ８、１０８；出力バッファ １２、１２ａ；マルチプレクサ １３；メモリコントローラ １４、１４ａ；アドレスパターンメモリ １５；加算器 １６、１６ａ；論理回路 ３１、１１１；マイクロコンピュータ ５１；エンコーダ ５２；インタリーバ ５３ａ、５３ｂ；アンテナ ５４；デインタリーバ ５５；デコーダ １０１；アドレステーブルメモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 仮想的な記憶手段上のアドレスと関連付
    けられたデータビット群の配列替えを配列表を用いて行
    うインタリーバにおいて、配列替え後の配列の第１行目
    に入る行データビット群及び第１列目に入る列データビ
    ット群の前記仮想的な記憶手段上のアドレスを記憶する
    アドレス記憶手段と、前記アドレス記憶手段に記憶した
    前記仮想的な記憶手段における配列替え後の配列の第１
    行目及び第１列目の各データビット群のアドレスを用い
    て配列替え後の配列のその他のデータビットのアドレス
    を算出する演算装置と、を有することを特徴とするイン
    タリーバ。
  2. 【請求項２】 仮想的な第２の記憶手段上のアドレスと
    関連付けられた第２のデータビット群を第２の配列表を
    用いて第２の配列替えを行うことにより前記配列替え後
    の列データビット群を得る場合に、第２の配列替え後の
    配列の第１行目に入る第２の行データビット群及び第１
    列目に入る第２の列データビット群の前記第２の仮想的
    な記憶手段上のアドレスを記憶する第２のアドレス記憶
    手段と、前記第２のアドレス記憶手段に記憶した前記第
    ２の仮想的な記憶手段における第２の配列替え後の配列
    の第１行目及び第１列目の各第２のデータビット群のア
    ドレスを用いて第２の配列替え後の配列のその他のデー
    タビットのアドレスを算出する第２の演算装置と、を有
    することを特徴とする請求項１に記載のインタリーバ。
  3. 【請求項３】 仮想的な第２の記憶手段上のアドレスと
    関連付けられた第２のデータビット群を第２の配列表を
    用いて第２の配列替えを行うことにより前記配列替え後
    の行データビット群を得る場合に、第２の配列替え後の
    配列の第１行目に入る第２の行データビット群及び第１
    列目に入る第２の列データビット群の前記第２の仮想的
    な記憶手段上のアドレスを記憶する第２のアドレス記憶
    手段と、前記第２のアドレス記憶手段に記憶した前記第
    ２の仮想的な記憶手段における第２の配列替え後の配列
    の第１行目及び第１列目の各第２のデータビット群のア
    ドレスを用いて第２の配列替え後の配列のその他のデー
    タビットのアドレスを算出する第２の演算装置と、を有
    することを特徴とする請求項１に記載のインタリーバ。
  4. 【請求項４】 仮想的な記憶手段上のアドレスと関連付
    けられたデータビット群の配列替えを配列表を用いて行
    うデインタリーバにおいて、配列替え後の配列の第１行
    目に入る行データビット群及び第１列目に入る列データ
    ビット群の前記仮想的な記憶手段上のアドレスを記憶す
    るアドレス記憶手段と、前記アドレス記憶手段に記憶し
    た前記仮想的な記憶手段における配列替え後の配列の第
    １行目及び第１列目の各データビット群のアドレスを用
    いて配列替え後の配列のその他のデータビットのアドレ
    スを算出する演算装置と、を有することを特徴とするデ
    インタリーバ。
  5. 【請求項５】 仮想的な第２の記憶手段上のアドレスと
    関連付けられた第２のデータビット群を第２の配列表を
    用いて第２の配列替えを行うことにより前記配列替え後
    の列データビット群を得る場合に、第２の配列替え後の
    配列の第１行目に入る第２の行データビット群及び第１
    列目に入る第２の列データビット群の前記第２の仮想的
    な記憶手段上のアドレスを記憶する第２のアドレス記憶
    手段と、前記第２のアドレス記憶手段に記憶した前記第
    ２の仮想的な記憶手段における第２の配列替え後の配列
    の第１行目及び第１列目の各第２のデータビット群のア
    ドレスを用いて第２の配列替え後の配列のその他のデー
    タビットのアドレスを算出する第２の演算装置と、を有
    することを特徴とする請求項４に記載のデインタリー
    バ。
  6. 【請求項６】 仮想的な第２の記憶手段上のアドレスと
    関連付けられた第２のデータビット群を第２の配列表を
    用いて第２の配列替えを行うことにより前記配列替え後
    の行データビット群を得る場合に、第２の配列替え後の
    配列の第１行目に入る第２の行データビット群及び第１
    列目に入る第２の列データビット群の前記第２の仮想的
    な記憶手段上のアドレスを記憶する第２のアドレス記憶
    手段と、前記第２のアドレス記憶手段に記憶した前記第
    ２の仮想的な記憶手段における第２の配列替え後の配列
    の第１行目及び第１列目の各第２のデータビット群のア
    ドレスを用いて第２の配列替え後の配列のその他のデー
    タビットのアドレスを算出する演算装置と、を有するこ
    とを特徴とする請求項４に記載のデインタリーバ。
  7. 【請求項７】 仮想的な記憶手段上のアドレスと関連付
    けられたデータビット群の配列替えを配列表を用いて行
    うインタリーブ方法において、配列替え後の配列の第１
    行目に入る行データビット群及び第１列目に入る列デー
    タビット群の前記仮想的な記憶手段上のアドレスをアド
    レス記憶手段に記憶させる工程と、前記アドレス記憶手
    段が記憶した前記仮想的な記憶手段における配列替え後
    の配列の第１行目及び第１列目の各データビット群のア
    ドレスを用いて配列替え後の配列のその他のデータビッ
    トのアドレスを算出する工程と、を有することを特徴と
    するインタリーブ方法。
  8. 【請求項８】 仮想的な第２の記憶手段上のアドレスと
    関連付けられた第２のデータビット群を第２の配列表を
    用いて第２の配列替えを行うことにより前記配列替え後
    の列データビット群を得る場合に、第２の配列替え後の
    配列の第１行目に入る第２の行データビット群及び第１
    列目に入る第２の列データビット群の前記第２の仮想的
    な記憶手段上のアドレスを第２のアドレス記憶手段に記
    憶させる工程と、前記第２のアドレス記憶手段が記憶し
    た前記第２の仮想的な記憶手段における第２の配列替え
    後の配列の第１行目及び第１列目の各第２のデータビッ
    ト群のアドレスを用いて第２の配列替え後の配列のその
    他のデータビットのアドレスを算出する工程と、を有す
    ることを特徴とする請求項７に記載のインタリーブ方
    法。
  9. 【請求項９】 仮想的な第２の記憶手段上のアドレスと
    関連付けられた第２のデータビット群を第２の配列表を
    用いて第２の配列替えを行うことにより前記配列替え後
    の行データビット群を得る場合に、第２の配列替え後の
    配列の第１行目に入る第２の行データビット群及び第１
    列目に入る第２の列データビット群の前記第２の仮想的
    な記憶手段上のアドレスを第２のアドレス記憶手段に記
    憶させる工程と、前記第２のアドレス記憶手段が記憶し
    た前記第２の仮想的な記憶手段における第２の配列替え
    後の配列の第１行目及び第１列目の各第２のデータビッ
    ト群のアドレスを用いて第２の配列替え後の配列のその
    他のデータビットのアドレスを算出する工程と、を有す
    ることを特徴とする請求項７に記載のインタリーブ方
    法。
  10. 【請求項１０】 仮想的な記憶手段上のアドレスと関連
    付けられビット数が（Ｎ×Ｍ）ビットであるデータビッ
    ト群の配列替えをＮ行Ｍ列の配列表を用いて行うインタ
    リーブ方法において、前記仮想的な記憶手段上で配列後
    の配列の第１行目に入る行データビット群をＡ（ｉ）、
    第１列目に入る列データビット群をＢ（ｊ）とし、前記
    仮想的な記憶手段上のアドレスが整数ｋであるデータビ
    ットに対しｋ／Ｎの商をｉ、ｋ／Ｎの余りをｊとし、ア
    ドレス記憶手段に記憶されているＡ（ｉ）とＢ（ｊ）と
    の和を前記データビットの配列替え後のアドレスとして
    算出する工程を有することを特徴とするインタリーブ方
    法。
  11. 【請求項１１】 前記Ｎは（Ｑ×Ｐ）で表され、仮想的
    な第２の記憶手段上のアドレスと関連付けられビット数
    が（Ｑ×Ｐ）ビットである第２のデータビット群をＱ行
    Ｐ列の第２の配列表を用いて第２の配列替えを行うこと
    により、前記配列替え後の列データビット群を得る場合
    に、前記第２の仮想的な記憶手段上で第２の配列後の配
    列の第１行目に入る第２の行データビット群をＤ
    （ｎ）、第１列目に入る第２の列データビット群をＣ
    （ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
    が整数ｊであるデータビットに対しｊ／Ｑの商をｎ、ｊ
    ／Ｑの余りをｍとし、アドレス記憶手段に記憶されてい
    るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｊである
    前記データビットの第２の配列替え後のアドレスとして
    算出する工程を有することを特徴とする請求項１０に記
    載のインタリーブ方法。
  12. 【請求項１２】 前記Ｍは（Ｑ×Ｐ）で表され、仮想的
    な第２の記憶手段上のアドレスと関連付けられビット数
    が（Ｑ×Ｐ）ビットである第２のデータビット群をＱ行
    Ｐ列の第２の配列表を用いて第２の配列替えを行うこと
    により、前記配列替え後の行データビット群を得る場合
    に、前記第２の仮想的な記憶手段上で第２の配列後の配
    列の第１行目に入る第２の行データビット群をＤ
    （ｎ）、第１列目に入る第２の列データビット群をＣ
    （ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
    が整数ｉであるデータビットに対しｉ／Ｑの商をｎ、ｉ
    ／Ｑの余りをｍとし、アドレス記憶手段に記憶されてい
    るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｉである
    前記データビットの第２の配列替え後のアドレスとして
    算出する工程を有することを特徴とする請求項１０に記
    載のインタリーブ方法。
  13. 【請求項１３】 仮想的な記憶手段上のアドレスと関連
    付けられたデータビット群の配列替えを配列表を用いて
    行うデインタリーブ方法において、配列替え後の配列の
    第１行目に入る行データビット群及び第１列目に入る列
    データビット群の前記仮想的な記憶手段上のアドレスを
    アドレス記憶手段に記憶させる工程と、前記アドレス記
    憶手段が記憶した前記仮想的な記憶手段における配列替
    え後の配列の第１行目及び第１列目の各データビット群
    のアドレスを用いて配列替え後の配列のその他のデータ
    ビットのアドレスを算出する工程と、を有することを特
    徴とするデインタリーブ方法。
  14. 【請求項１４】 仮想的な第２の記憶手段上のアドレス
    と関連付けられた第２のデータビット群を第２の配列表
    を用いて第２の配列替えを行うことにより前記配列替え
    後の列データビット群を得る場合に、第２の配列替え後
    の配列の第１行目に入る第２の行データビット群及び第
    １列目に入る第２の列データビット群の前記第２の仮想
    的な記憶手段上のアドレスを第２のアドレス記憶手段に
    記憶させる工程と、前記第２のアドレス記憶手段が記憶
    した前記第２の仮想的な記憶手段における第２の配列替
    え後の配列の第１行目及び第１列目の各第２のデータビ
    ット群のアドレスを用いて第２の配列替え後の配列のそ
    の他のデータビットのアドレスを算出する工程と、を有
    することを特徴とする請求項１３に記載のデインタリー
    ブ方法。
  15. 【請求項１５】 仮想的な第２の記憶手段上のアドレス
    と関連付けられた第２のデータビット群を第２の配列表
    を用いて第２の配列替えを行うことにより前記配列替え
    後の行データビット群を得る場合に、第２の配列替え後
    の配列の第１行目に入る第２の行データビット群及び第
    １列目に入る第２の列データビット群の前記第２の仮想
    的な記憶手段上のアドレスを第２のアドレス記憶手段に
    記憶させる工程と、前記第２のアドレス記憶手段が記憶
    した前記第２の仮想的な記憶手段における第２の配列替
    え後の配列の第１行目及び第１列目の各第２のデータビ
    ット群のアドレスを用いて第２の配列替え後の配列のそ
    の他のデータビットのアドレスを算出する工程と、を有
    することを特徴とする請求項１３に記載のデインタリー
    ブ方法。
  16. 【請求項１６】 仮想的な記憶手段上のアドレスと関連
    付けられビット数が（Ｍ×Ｎ）ビットであるデータビッ
    ト群の配列替えをＭ行Ｎ列の配列表を用いて行うデイン
    タリーブ方法において、前記仮想的な記憶手段上で配列
    後の配列の第１行目に入る行データビット群をＡ
    （ｉ）、第１列目に入る列データビット群をＢ（ｊ）と
    し、前記仮想的な記憶手段上のアドレスが整数ｋである
    データビットに対しｋ／Ｍの商をｉ、ｋ／Ｍの余りをｊ
    とし、アドレス記憶手段に記憶されているＡ（ｉ）とＢ
    （ｊ）との和を前記データビットの配列替え後のアドレ
    スとして算出する工程を有することを特徴とするデイン
    タリーブ方法。
  17. 【請求項１７】 前記Ｍは（Ｐ×Ｑ）で表され、仮想的
    な第２の記憶手段上のアドレスと関連付けられビット数
    が（Ｐ×Ｑ）ビットである第２のデータビット群をＰ行
    Ｑ列の第２の配列表を用いて第２の配列替えを行うこと
    により、前記配列替え後の列データビット群を得る場合
    に、前記第２の仮想的な記憶手段上で第２の配列後の配
    列の第１行目に入る第２の行データビット群をＤ
    （ｎ）、第１列目に入る第２の列データビット群をＣ
    （ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
    が整数ｊであるデータビットに対しｊ／Ｐの商をｎ、ｊ
    ／Ｐの余りをｍとし、アドレス記憶手段に記憶されてい
    るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｊである
    前記データビットの第２の配列替え後のアドレスとして
    算出する工程を有することを特徴とする請求項１６に記
    載のデインタリーブ方法。
  18. 【請求項１８】 前記Ｎは（Ｐ×Ｑ）で表され、仮想的
    な第２の記憶手段上のアドレスと関連付けられビット数
    が（Ｐ×Ｑ）ビットである第２のデータビット群をＰ行
    Ｑ列の第２の配列表を用いて第２の配列替えを行うこと
    により、前記配列替え後の行データビット群を得る場合
    に、前記第２の仮想的な記憶手段上で第２の配列後の配
    列の第１行目に入る第２の行データビット群をＤ
    （ｎ）、第１列目に入る第２の列データビット群をＣ
    （ｍ）とし、前記第２の仮想的な記憶手段上のアドレス
    が整数ｉであるデータビットに対しｉ／Ｐの商をｎ、ｉ
    ／Ｐの余りをｍとし、アドレス記憶手段に記憶されてい
    るＤ（ｎ）とＣ（ｍ）との和をアドレスが整数ｉである
    前記データビットの第２の配列替え後のアドレスとして
    算出する工程を有することを特徴とする請求項１６に記
    載のデインタリーブ方法。
  19. 【請求項１９】 請求項１乃至３のいずれか１項に記載
    のインタリーバを有することを特徴とする発信装置。
  20. 【請求項２０】 請求項４乃至６のいずれか１項に記載
    のデインタリーバを有することを特徴とする受信装置。
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