KR100925429B1

KR100925429B1 - 터보 코더

Info

Publication number: KR100925429B1
Application number: KR1020020085742A
Authority: KR
Inventors: 김대식
Original assignee: 엘지전자 주식회사
Priority date: 2002-12-28
Filing date: 2002-12-28
Publication date: 2009-11-06
Also published as: KR20040059163A

Abstract

본 발명은 터보 코더에 관한 것으로, 데이터를 입력받아 패턴에 따른 시퀀스로 억세스하여 상이한 패턴의 데이터를 출력하는 듀얼 포트 메모리와, 상기 듀얼 포트 메모리의 데이터 억세스 동작을 제어하기 위한 시퀀스 어드레스를 생성하는 어드레스 컨트롤러와, 상기 듀얼포트 메모리의 출력신호를 인코딩하는 인코딩부로 구성됨을 특징으로 한다.

따라서, 데이터 인터리빙 과정에 따른 타임 딜레이를 제거하여 인코더부의 서로 다른 경로들의 출력 데이터간에 타임 디퍼런스(Time Difference)를 줄일 수 있으므로 타임 디퍼런스로 인한 대기 시간이 줄어들어 터보 코더의 성능이 향상된다.

채널 코딩, 터보 코더

Description

터보 코더{Turbo coder}

도 1은 종래 기술에 따른 터보 코더 구성도이고,

도 2는 종래 기술에 따른 터보 코더의 입력단 플로우를 나타낸 도면이고,

도 3은 본 발명에 따른 터보 코더 구성도이고,

도 4는 본 발명에 따른 듀얼 포트 메모리 구조를 나타낸 도면이고,

도 5는 본 발명에 따른 터보 코더의 입력단 플로우를 나타낸 도면이고,

도 6은 본 발명에 따른 듀얼 포트 메모리의 어드레싱 및 데이터 출력의 예를 나타낸 도면이다.

**도면의 주요 부분에 대한 부호 설명**

500 : 터보 코더 400 : 듀얼 포트 메모리

410 : 바이패스 경로 420 : 제 1 인코더부

430 : 제 2 인코더부 440 : 어드레스 컨트롤부

본 발명은 채널 코딩(Channel Coding)에 관한 것으로 특히, 터보 코더내의 채널 코딩 경로들간에 프로세싱 타임(Processing Time) 차이를 줄이기에 적합한 터 보 코더에 관한 것이다.

CDMA(Code Division Multiplex Access) 기술을 사용하는 비동기 시스템에서는 데이터 전송시 전송 데이터가 채널 에러(Channel Error)에 강인한 성질을 갖도록 하기 위하여 채널 코딩(Channel Coding)을 실시한다.

다음 표 1은 전송 채널(TrCH) 타입별 채널 코딩 구조(Coding Scheme) 및 코딩율(Coding Rate)을 나타낸 테이블(Table)이다.

Type of TrCH	Coding Scheme	Coding Rate
BCH	Convolutional Coding	1/2
PCH
RACH
CPCH, DCH, DSCH, FACH		1/3,1/2
	Turbo Coding	1/3
	NO Coding

상기 표 1에 보인 바와 같이, 채널 코딩 구조는 전송 채널(TrCH) 타입에 따라서 컨벌루셔널 코딩(Convolutional Coding), 터보 코딩(Turbo Coding), 노 코딩(NO Coding)이 있다.

여기서는 상기터보 코딩(Turbo coding) 구조에 대해 논의할 것이다.

도 1은 종래 기술에 따른 터보 코더 구성도이고, 도 2는 종래 기술에 따른 터보 코더의 입력단 플로우를 나타낸 도면이다.

도 1에 도시된 바와 같이, 터보 코더(100)에 입력되는 데이터(χ_k)는 3가지 경로(Path)를 통해 출력된다.

입력 데이터(χ_k)를 바이패스(Bypass)하여 바로 출력하는 제 1 경로(110)와, 입력 데이터(χ_k)를 제 1 인코더부(120)를 통해 인코딩하여 출력하는 제 2 경로와, 입력 데이터(χ_k)를 입력단(200)의 내부 인터리빙부(210)를 통해 정해진 순서에 따라서 데이터 교환(Permute)하는 인터리빙 동작을 수행하고 난 후에 제 2 인코더부(130)를 통해 인코딩하여 출력하는 제 3 경로가 있다.

상기 제 1 경로(110)를 통해 출력되는 데이터(χ_k)는 코딩율 1/3의 인코딩된 출력 데이터 시퀀스(Encoded Output data Sequence)의 첫 번째 데이터로, 입력 데이터(χ_k)가 인코딩 동작 없이 바로 출력된다.

그리고, 상기 제 2 경로를 통해 출력되는 데이터(Z_k)는 코딩율 1/3의 인코딩된 출력 데이터 시퀀스(Encoded Output data Sequence)의 두 번째 데이터로, 입력 데이터(χ_k)가 쉬프트 레지스터(Shift Register)로 구성된 제 1 인코더부(120)를 통해 인코딩되어 출력된다.

이때, 상기 제 2 경로를 통해 출력되는 데이터(Z_k)는 상기 제 1 경로(110)를 통해 출력되는 데이터(χ_k)보다 최소한 4 클록 사이클(Clock Cycle)만큼의 프로세싱 타임 딜레이(Processing Time Delay)를 가진다.

그리고, 상기 제 3 경로를 통해 출력되는 데이터(Z'_k)는 코딩율 1/3의 인코딩된 출력 데이터 시퀀스(Encoded Output data Sequence)의 세 번째 데이터로, 일차적으로 입력 데이터(χ_k)를 내부 인터리빙부(210)의 메모리 버퍼(Memory Buffer) 에 라이트한 후 미리 정해진 내부 로우 교환 패턴(Inter-Row Permutation Pattern)에 따라서 데이터를 교환하는 인터리빙(Interleaving)을 수행하고, 인터리빙된 데이터를 제 2 인코더부(130)를 통해 인코딩하여 출력한 데이터이다.

상기 세 번째 경로를 통해 출력되는 데이터(Z'_k)는 인코딩 과정 외에도 인터리빙 과정을 거침에 따라 상기 많은 프로세싱 타임 딜레이(Processing Time Delay)를 가진다.

다음 표 2는 상기 내부 인터리빙부(210)의 내부 로우 교환 패턴(Inter-Row Permutation Pattern)의 일 예를 나타낸다.

Number of Input bits(K)	Number of Row(R)	Inter-Row Permutation Patterns <T(0), T(1), …, T(R-1)>
40≤K≤159	5	<4,3,2,1,0>
(160≤K≤240) or (481≤K≤530)	10	<9,8,7,6,5,4,3,2,1,0>
(2281≤K≤2480) or (3161≤K≤3210)	20	<19,9,14,4,0,2,5,7,12,18,16,13,17,15,3,1,6,11,8,10>
k=any other value	20	<19,9,14,4,0,2,5,7,12,18,10,8,13,17,3,1,16,6,15,11>

상술한 바와 같이, 상기 3개의 경로를 통해 출력되는 데이터 χ_k, Z_k, Z'_k는 서로 상이한 프로세싱 타임 딜레이(Processing Time Delay)를 가지면서, 도 1에 도시된 바와 같이 χ₁, Z₁, Z'₁, χ₂, Z₂, Z'₂, …, χ_k, Z_k, Z'_k의 시퀀스로 출력된다.

도 2는 종래 기술에 따른 터보 코더의 입력단(200) 플로우를 나타낸 도면으로, 입력 데이터(Input)(χ_k)는 코딩 데이터 메모리(310)에 저장되는데, 상기 코딩 데이터 메모리(310)에 저장된 데이터를 모두 인터리버 메모리(320)에 라이트한 다음에 χ_k, χ'_k를 출력하도록 제어하는 방법을 나타내고 있다.

즉, 코딩 데이터 메모리(310)에 저장된 데이터가 인터리버 메모리(320)로 라이트 완료되면 제 1, 제 2 디코더(330)(340)가 인에이블되도록 하여 χ_k와 χ'_k를 출력하도록 제어하는 것이다.

종래 기술에서는 상기 3 가지 경로가 각기 상이한 프로세싱 타임 딜레이를 가지고 동작한다. 즉, 제 1 경로인 바이패스(Bypass) 경로(110)는 데이터 입력 즉시 채널 코딩이 완료되고, 제 2 경로는 인코딩을 수행해야 함에 따라 상기 바이패스 경로(110)보다 많은 인코딩 타임이 소요되고, 제 3 경로는 인코딩 수행에 따른 시간 이외에 인터리빙에 소요되는 만큼의 프로세싱 타임이 추가적으로 소요된다.

이처럼 상이한 프로세싱 타임으로 인하여 최종 채널 코딩 데이터 출력을 위한 데이터간 대기 시간(Wait Time)이 증가되므로 터보 코더의 시스템 성능이 저하되는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위하여 안출한 것으로, 채널 코딩 경로간 프로세싱 타임 차이를 줄이여 시스템의 성능을 향상시키기 위한 터보 코더를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 터보 코더는 데이터를 입력받아 패턴에 따른 시퀀스로 억세스하여 상이한 패턴의 데이터를 출력하는 듀얼 포트 메모리와, 상기 듀얼 포트 메모리의 데이터 억세스 동작을 제어하기 위한 시퀀스 어드레스를 생성하는 어드레스 컨트롤러와, 상기 듀얼포트 메모리의 출력신호를 인코딩하는 인코딩부로 구성됨을 특징으로 한다.

보다 구체적으로, 상기 어드레스 컨트롤러는 상기 듀얼 포트 메모리가 자신이 저장하고 있는 데이터를 상기 입력 데이터의 시퀀스로 억세스하여 출력하도록 해당 시퀀스 어드레스를 듀얼 포트 메모리로 출력하는 제 1 어드레스 생성부와, 상기 듀얼 포트 메모리가 자신이 저장하고 있는 데이터를 상기 인터리빙 패턴에 따른 시퀀스로 억세스하여 출력하도록 해당 시퀀스 어드레스를 듀얼 포트 메모리로 출력하는 제 2 어드레스 생성부로 구성됨을 특징으로 한다.

보다 구체적으로, 상기 어드레스 컨트롤러는 상기 듀얼 포트 메모리에 외부 입력 데이터가 모두 저장된 후에 시퀀스 어드레스를 출력하도록 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.

도 3은 본 발명에 따른 터보 코더 구성도이고, 도 4는 본 발명에 따른 듀얼 포트 메모리 구조를 나타낸 도면이고, 도 5는 본 발명에 따른 터보 코더의 입력 플로우를 나타낸 도면이고, 도 6은 본 발명에 따른 듀얼 포트 메모리의 어드레싱 및 데이터 출력의 예를 나타낸 도면이다.

본 발명에 따른 터보 코더(500)는 도 3에 도시된 바와 같이, 입력 데이터(χ_k)를 수신하여 저장하며 상기 입력 데이터(χ_k)의 시퀀스와 동일하게 상기 저장된 데이터를 억세스하여 제 1 포트(Port_A)로 출력하고 동시에 미리 정해진 인터리빙 패턴에 따라 상기 저장된 데이터를 억세스하여 제 2 포트(Port_B)로 출력하는 듀얼 포트 메모리(400)와, 상기 듀얼 포트 메모리(400)의 데이터 억세스 동작을 제어하기 위한 어드레스 시퀀스를 출력하는 어드레스 컨트롤부(440), 상기 제 1포트(Port_A)를 통해 출력되는 데이터(χ_k)를 바이패스(Bypass)하여 출력하는 제 1 경로(410)와, 상기 제 1 포트(Port_A)를 통해 출력되는 데이터(χ_k)를 제 1 인코더부(420)를 통해 인코딩하여 출력하는 제 2 경로와, 상기 제 2 포트(Port_B)를 통해 출력되는 데이터(χ'_k)를 제 2 인코더부(430)를 통해 인코딩하여 출력하는 제 3 경로로 구성된다.

상기 어드레스 컨트롤러(440)는 도 5에 도시된 바와 같이 상기 제 1 포트(Port_A)를 통해 출력되는 데이터를 억세스(Access)하기 위한 어드레스 시퀀스를 생성하는 제 1 어드레스 생성부(440a)와, 상기 제 2 포트(Port_B)를 통해 출력되는 데이터를 억세스하기 위한 어드레스 시퀀스를 생성하는 제 2 어드레스 생성부(440b)로 구성된다.

상기 듀얼 포트 메모리(400)는 2개의 출력포트와 어드레스 경로가 별도로 구성되며 데이터 라이트/리드시 포트들간의 독립적인 동작이 가능한 메모리로, 예를 들어 도 4에 도시된 것과 같은 듀얼 포트 메모리를 이용한다.

다음에 도 5 및 도 6을 참조하여 상기 듀얼 포트 메모리(400)와 어드레스 컨 트롤부(440)를 보다 상세히 살펴보자.

채널 코딩을 위한 입력 데이터(Input)(χ_k)는 듀얼 포트 메모리(400)에 라이트(Write)되는데 입력 데이터(χ_k)가 모두 듀얼 포트 메모리(400)에 라이트되면, 상기 제 1 어드레스 생성부(440a)와 제 2 어드레스 생성부(440b)는 각각 제 1 포트(Port_A)와 제 2 포트(Port_B)를 통해 출력되는 데이터를 억세스하기 위한 어드레스 시퀀스를 생성한다.

예를 들어, 도 6에 도시된 바와 같이, 듀얼 포트 메모리(400)에 1,2,,…,7,8,9,10,…, 15,16, 17, 18,…38, 39, 40순으로 데이터 라이트가 완료되면, 상기 제 1 어드레스 생성부(440a)는 듀얼 포트 메모리(400)에 라이트한 순서와 동일하게 어드레스 시퀀스를 생성하고 제 2 어드레스 생성부(440b)는 내부 로우 교환 패턴에 따른 어드레스 시퀀스를 생성한다.

따라서, 제 1 포트(Port_A)를 통해서는 1,2,,…,7,8,9,10,…, 15,16, 17, 18,…38, 39, 40이 출력되고, 상기 제 2 포트(Port_B)를 통해서는 33, 34,…, 39, 40, 25, 26, …,31, 32, 17, 18, …, 23,24, 9, 20, …, 15, 16, 1, 2,…, 7, 8이 출력되게 된다.

그리고, 포트 A(Port_A)와 포트 B(Port_B)의 출력은 각각 제 1, 제 2 디코더(450a)(450b)를 통해 χ_k, χ'_k로 출력된다.

이때, 상기 χ_k와 χ'_k는 듀얼 포트 메모리(400)에 저장된 데이터를 제 1, 2 어드레스 생성부(440a)(440b)의 어드레스 시퀀스에 따라서 억세스하여 출력되는 데 이터이므로 타임 디퍼런스(Time Difference)를 갖지 않는다.

상기 χ_k는 상기 제 1 경로를 통해 바이패스 되어 출력되며 제 2 경로를 통해 인코딩되어 출력되다. 그리고, 상기 χ'_k는 제 3 경로를 통해 인코딩되어 출력된다.

이때, 상기 χ_k와 χ'_k가 타임 디퍼런스를 갖지 않으므로 상기 제 2 경로와 제 3 경로를 통해 출력되는 데이터간에 타임 디퍼런스를 갖지 않는다.

따라서, 본 발명에 따른 터보 코더(400)의 출력 데이터χ₁, Z₁, Z'₁, χ ₂, Z₂, Z'₂, …, χ_k, Z_k, Z'_k의 타임 딜레이가 줄어들게 된다.

상기와 같은 본 발명의 터보 코더는 다음과 같은 효과가 있다.

첫째, 듀얼 포트 메모리를 사용하여 별도의 채널 코딩 메모리를 구성하지 않아도 되므로 데이터 저장 수단을 줄일 수 있으며 데이터 억세스 방법을 간소화시킬 수 있다.

둘째, 듀얼 포트 메모리를 사용하여 입력 데이터의 인터리빙 과정에 따른 타임 딜레이를 제거하여 그 만큼 프로세싱 타임이 개선된 데이터 인코딩을 이룰 수 있으므로 전체 인코딩 타임이 개선된다.

셋째, 데이터 인터리빙 과정에 따른 타임 딜레이를 제거하여 제 1 인코더에 입력되는 데이터와 제 2 인코더에 입력되는 데이터간에 타임 디퍼런스(Time Difference)를 제거할 수 있다. 따라서, 상기 두 인코더간에 대기 시간이 없이 데이터 인코딩이 가능하므로 터보 코더의 성능이 향상된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims

무선접속 시스템에서 사용되는 터보 코더에 있어서,

데이터를 입력받아 저장하고, 저장된 데이터를 입력된 상기 데이터의 시퀀스와 동일하게 억세스하여 제 1 포트로 출력하고, 상기 저장된 데이터를 소정의 인터리빙 패턴에 따른 시퀀스로 억세스하여 제 2 포트로 출력하되, 억세스된 상이한 패턴의 데이터를 각각 상기 제 1 포트 및 상기 제 2 포트로 동시에 출력하는 듀얼 포트 메모리;

상기 듀얼 포트 메모리의 데이터 억세스 동작을 제어하기 위한 하나 이상의 시퀀스 어드레스를 생성하는 어드레스 컨트롤러; 및

상기 듀얼 포트 메모리의 출력신호를 인코딩하는 인코딩부를 포함하고,

상기 듀얼 포트 메모리는 상기 제 1 포트, 상기 제 2 포트 및 상기 어드레스 컨트롤러의 어드레스 경로가 별도로 구성되며, 상기 제 1 포트 및 상기 제 2 포트는 서로 독립적으로 동작하는 것을 특징으로 하는 터보 코더.
제 1항에 있어서,

상기 어드레스 컨트롤러는

상기 듀얼 포트 메모리가 자신이 저장하고 있는 상기 저장된 데이터를 상기 입력된 데이터의 시퀀스와 동일한 시퀀스로 억세스하여 출력하도록 제 1 시퀀스 어드레스를 상기 듀얼 포트 메모리로 출력하는 제 1 어드레스 생성부; 및

상기 듀얼 포트 메모리가 자신이 저장하고 있는 상기 저장된 데이터를 상기 소정의 인터리빙 패턴에 따른 시퀀스로 억세스하여 출력하도록 제 2 시퀀스 어드레스를 상기 듀얼 포트 메모리로 출력하는 제 2 어드레스 생성부를 포함하되,

상기 제 2 시퀀스 어드레스는 내부 로우 교환 패턴에 따라 생성되는 것을 특징으로 하는 터보 코더.
제 2항에 있어서,

상기 어드레스 컨트롤러는,

상기 듀얼 포트 메모리에 입력된 상기 데이터가 모두 저장된 후에 상기 제 1 시퀀스 어드레스 및 상기 제 2 시퀀스 어드레스를 상기 듀얼 포트 메모리로 출력하도록 구성됨을 특징으로 하는 터보 코더.