WO2026028344A1 - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

Info

Publication number
WO2026028344A1
WO2026028344A1 PCT/JP2024/027388 JP2024027388W WO2026028344A1 WO 2026028344 A1 WO2026028344 A1 WO 2026028344A1 JP 2024027388 W JP2024027388 W JP 2024027388W WO 2026028344 A1 WO2026028344 A1 WO 2026028344A1
Authority
WO
WIPO (PCT)
Prior art keywords
underfill
semiconductor chip
chip component
package substrate
intermediate resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/027388
Other languages
English (en)
French (fr)
Inventor
恵子 上野
東哲 姜
志津 福住
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Corp
Original Assignee
Resonac Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Resonac Corp filed Critical Resonac Corp
Priority to PCT/JP2024/027388 priority Critical patent/WO2026028344A1/ja
Publication of WO2026028344A1 publication Critical patent/WO2026028344A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Definitions

  • This disclosure relates to a semiconductor package and a method for manufacturing the same.
  • underfill material used to form the underfill In order to adequately fill the narrow gaps between electrodes such as bumps between semiconductor chip components and package substrates with underfill, it is desirable for the underfill material used to form the underfill to have high fluidity. However, if underfill formed from an underfill material with high fluidity protrudes from between the semiconductor chip component and package substrate and forms a fillet, cracks can easily occur around the fillet.
  • the present disclosure includes the following: [1] a package substrate having a main surface including a plurality of first electrodes; a semiconductor chip component having a circuit surface including a plurality of second electrodes and an outer peripheral surface surrounding the circuit surface; Underfill and a sealing layer; and An intermediate resin portion; Equipped with the semiconductor chip component is mounted on the package substrate with the circuit surface facing the main surface of the package substrate, and the first electrode and the second electrode are electrically connected; the underfill has a portion interposed between the package substrate and the semiconductor chip component, the sealing layer has a portion surrounding the semiconductor chip component on the package substrate, the intermediate resin portion is interposed between the underfill and the sealing layer and is provided so as to be in contact with the outer peripheral surface of the semiconductor chip component; Semiconductor package.
  • FIG. 1 is a plan view illustrating an example of a semiconductor package.
  • FIG. 1 is a partial cross-sectional view showing an example of a semiconductor package.
  • FIG. 1 is a partial cross-sectional view showing an example of a semiconductor package.
  • FIG. 1 is a partial cross-sectional view showing an example of a semiconductor package.
  • FIG. 1 is a partial cross-sectional view showing an example of a semiconductor package.
  • 1A to 1C are process diagrams illustrating an example of a method for manufacturing a semiconductor package.
  • 1A to 1C are process diagrams illustrating an example of a method for manufacturing a semiconductor package.
  • the present invention is not limited to the following examples.
  • FIG. 1 is a plan view showing an example of a semiconductor package.
  • FIG. 2 is a partial cross-sectional view taken along dashed line II in FIG. 1.
  • the semiconductor package 101 shown in FIGS. 1 and 2 includes a package substrate 1 having a rectangular main surface S1A including a plurality of first electrodes 21, a semiconductor chip component 3 having a circuit surface S3A including a plurality of second electrodes 22 and an outer peripheral surface S3C surrounding the circuit surface S3A, an underfill 5, a sealing layer 7, and an intermediate resin portion 10.
  • the semiconductor chip component 3 is mounted on the package substrate 1 with the circuit surface S3A facing the main surface S1A of the package substrate 1.
  • the semiconductor package 101 also includes a bump portion 25 interposed between the first electrode 21 and the second electrode 22 and electrically connecting them, thereby electrically connecting the first electrode 21 and the second electrode 22.
  • the bump portion 25 can be, for example, a solder bump provided on the first electrode 21, a solder bump provided on the second electrode 22, or a conductive portion derived from both.
  • semiconductor chip components 3 and a semiconductor chip component 2 different from the semiconductor chip components 3 are mounted on a package substrate 1.
  • the type, number, and arrangement of the semiconductor chip components in a single semiconductor package are not limited to the example of Figure 1 and can be changed as desired.
  • the package substrate 1 is a plate-shaped member (wiring board) having two rectangular main surfaces S1A and S1B, and includes wiring connected to the semiconductor chip components 2 and 3.
  • One main surface S1A of the package substrate 1 includes the surface of the main body of the package substrate 1 and the surface of the first electrode 21.
  • the package substrate 1 may be a wiring board having, for example, a plate-shaped core material including a fiber base material and an insulating resin, and build-up layers including wiring provided on both sides of the core material.
  • the first electrode 21 may be a connection pad connected to the wiring in the build-up layer.
  • the package substrate 1 may have a solder resist provided around the first electrode 21.
  • a conductive through-hole may be provided that penetrates the core material. Electrodes (connection pads) for connection to a motherboard or the like may be provided in the main surface S1B on the back side of the main surface S1A of the package substrate 1.
  • the thickness of the package substrate 1 may be, for example, 0.3 mm or more and 20 mm or less.
  • the lengths of at least two of the four sides that make up the rectangular main surfaces S1A, S1B of the package substrate 1 may be, for example, 30 mm or more and 100 mm or less.
  • the semiconductor chip component 3 includes one or more semiconductor chips.
  • the semiconductor chip component 3 may include multiple semiconductor chips, which are stacked with adhesive layers interposed between them.
  • the circuit surface S3A is the main surface of the semiconductor chip component 3, and includes the surface of the main body of the semiconductor chip component 3 and the surface of the second electrode 22.
  • the semiconductor chip component 3 may further include a sealing layer that seals the semiconductor chips, an interposer on which multiple semiconductor chips are mounted, etc.
  • the thickness of the semiconductor chip component 3 may be, for example, 0.2 mm or more and 1.5 mm or less.
  • the maximum width of one semiconductor chip component 3 may be, for example, 5 mm or more and 50 mm or less.
  • the underfill 5 has a portion interposed between the package substrate 1 and the semiconductor chip component 3.
  • the underfill 5 fills the spaces between the multiple first electrodes 21 and second electrodes 22 between the package substrate 1 and the semiconductor chip component 3, thereby sealing the connection portion including these electrodes.
  • the underfill 5 can be a cured product of a thermosetting underfill material.
  • the thickness of the underfill 5 can be, for example, 5 ⁇ m or more and 400 ⁇ m or less.
  • the underfill 5 does not protrude from between the package substrate 1 and the semiconductor chip component 3 when viewed in the thickness direction D of the package substrate 1. In other words, the underfill 5 does not have a fillet portion that protrudes from between the package substrate 1 and the semiconductor chip component 3.
  • the encapsulating layer 7 has a portion that surrounds the semiconductor chip component 3 on the main surface S1A of the package substrate 1, thereby encapsulating the semiconductor chip component 3.
  • the encapsulating layer 7 may be in contact with the outer peripheral surface S3C of the semiconductor chip component 3.
  • the thickness of the encapsulating layer 7 may be substantially the same as the height H0 of the semiconductor chip component 3 from the main surface S1A of the package substrate 1.
  • the encapsulating layer 7 and the back surface S3B of the semiconductor chip component (the surface behind the circuit surface S3A) may form a flat surface.
  • the encapsulating layer 7 may be a cured product of a typical thermosetting encapsulant.
  • the intermediate resin part 10 is interposed between the underfill 5 and the sealing layer 7 and is provided so as to contact the outer peripheral surface S3C of the semiconductor chip component 3.
  • the intermediate resin part 10 contacts the underfill 5 and the sealing layer 7.
  • cracks may easily occur near the fillet portion and the outer peripheral surface S3C of the semiconductor chip component 3.
  • One cause of crack occurrence is thought to be the significant difference in properties such as the linear expansion coefficient and elastic modulus between the fillet portion formed by the underfill 5 and the sealing layer 7.
  • the intermediate resin part 10 By providing the intermediate resin part 10 in contact with the outer peripheral surface S3C of the semiconductor chip component 3, the occurrence of cracks can be suppressed, particularly near the outer peripheral surface S3C of the semiconductor chip component 3, compared to when the fillet portion formed by the underfill 5 is in direct contact with the sealing layer 7.
  • the intermediate resin part 10 can be formed from a material selected to suppress the occurrence of cracks, without the need to consider filling properties.
  • the intermediate resin part 10, which does not require filling can easily have high rigidity.
  • a highly rigid intermediate resin part 10 can contribute to suppressing warpage of the semiconductor package.
  • the intermediate resin part 10 is provided so as to contact the main surface S1A of the package substrate 1.
  • the intermediate resin part 10 is continuously interposed between the underfill 5 and the sealing layer 7, from the main surface S1A of the package substrate 1 to the outer peripheral surface S3C of the semiconductor chip component 3. If the intermediate resin part 10 is also in contact with the main surface S1A of the package substrate 1, the occurrence of cracks near the main surface S1A can also be suppressed.
  • H2/H0 may be 0.6 or greater and less than 1.0. H2/H0 may also be 0.7 or greater, or 0.8 or greater.
  • FIG. 3 is a partial cross-sectional view showing another example of a semiconductor package.
  • the semiconductor package 102 shown in FIG. 3 differs from the semiconductor package 101 of FIG. 2 in that the underfill 5 has a fillet portion 5a that protrudes from between the package substrate 1 and the semiconductor chip component 3. Even when the fillet portion 5a is formed by the underfill 5, the occurrence of cracks due to the fillet portion 5a can be suppressed by providing an intermediate resin portion 10 interposed between the fillet portion 5a and the sealing layer 7.
  • the fillet portion 5a may be in contact with the outer peripheral surface S3C of the semiconductor chip component 3.
  • H1/H0 may be less than 0.6.
  • Figure 4 is also a partial cross-sectional view showing another example of a semiconductor package.
  • the semiconductor package 103 shown in Figure 4 differs from the semiconductor package 102 of Figure 3 in that the intermediate resin part 10 does not contact the main surface S1A of the package substrate 1. In this case, too, the occurrence of cracks near the outer peripheral surface S3C of the semiconductor chip component 3 can be suppressed.
  • Figure 5 is also a partial cross-sectional view showing another example of a semiconductor package.
  • the semiconductor package 104 shown in Figure 5 differs from the semiconductor package 101 of Figure 1 in that the underfill 5 is provided inside the outer peripheral surface S3C of the semiconductor chip component 3 when viewed in the thickness direction D of the package substrate 1.
  • the intermediate resin part 10 contacts the underfill 5 between the package substrate 1 and the semiconductor chip component 3, inside the outer peripheral surface S3C. In this case, too, the occurrence of cracks near the outer peripheral surface S3C and near the main surface S1A can be suppressed.
  • FIGS. 6 and 7 are process diagrams showing an example of a method for manufacturing the semiconductor package 101 of FIG. 1.
  • the method shown in FIGS. 6 and 7 includes preparing a connector 50 (FIG. 6(a)) having a package substrate 1 with a main surface S1A including a plurality of first electrodes 21 and a semiconductor chip component 3 with a circuit surface S3A including a plurality of second electrodes 22 and an outer peripheral surface S3C surrounding the circuit surface S3A; filling the gap between the package substrate 1 and the semiconductor chip component 3 with a liquid underfill material and subsequently thermally curing the underfill material to form an underfill 5 (FIG. 6(b)) having a portion interposed between the package substrate 1 and the semiconductor chip component 3; providing an intermediate resin portion 10 (FIG.
  • encapsulating layer 7 (FIG. 7(b)) including a portion surrounding the semiconductor chip component 3 on the package substrate 1, such that the intermediate resin portion 10 is interposed between the underfill 5 and the encapsulating layer 7.
  • a portion of the sealing layer 7 may be removed from the side opposite the package substrate 1 to form a flat surface that includes the semiconductor chip component 3 and the sealing layer 7.
  • the connector 50 in which the first electrode 21 and the second electrode 22 are electrically connected, can be prepared by conventional methods such as alignment and reflow.
  • a liquid thermosetting underfill material is injected between the package substrate 1 and the semiconductor chip component 3.
  • the main surface S1A of the package substrate 1 may be treated with plasma in advance. Heated underfill material may also be injected.
  • An underfill 5 that does not have a fillet or has a small fillet can be formed, for example, by weakening the intensity of the plasma treatment of the main surface S1A, lowering the temperature of the injected underfill material, or a combination of these.
  • the fillet formed by the underfill 5 may also be removed.
  • the underfill material can be, for example, a thermosetting resin composition containing a thermosetting component.
  • the underfill material and the underfill 5 formed therefrom may contain an inorganic filler.
  • the underfill material and the underfill 5 formed therefrom may be substantially free of an inorganic filler.
  • a low inorganic filler content provides high filling properties for the underfill material, thereby suppressing, for example, the occurrence of voids.
  • the inorganic filler content X1 in the underfill material and underfill 5 may be 0% by mass or more and 63% by mass or less, based on the mass of the underfill material or underfill 5.
  • X1 may be 60% by mass or less, or 55% by mass or less.
  • the underfill material and underfill 5 contain an inorganic filler
  • the particle size of the inorganic filler is small, the underfill 5 can more easily fill the spaces between multiple electrodes arranged at a narrow pitch.
  • the average particle size of the inorganic filler contained in the underfill material or underfill 5 may be 0 ⁇ m or more and 20 ⁇ m or less, 5 ⁇ m or less, or 1 ⁇ m or less.
  • the average particle size of the inorganic filler can be the cumulative 50% diameter on a volume basis, determined from the particle size distribution measured by laser diffraction.
  • thermosetting components contained in the underfill material may include, for example, epoxy resin and its curing agent.
  • underfill 5 By thermally curing the underfill material filled between the package substrate 1 and the semiconductor chip component 3, the hardened underfill material, called underfill 5, is formed.
  • the intermediate resin part 10 can be formed, for example, by a method that includes supplying a resin material selected in consideration of the linear expansion coefficient, mechanical properties, etc., onto the package substrate 1.
  • the resin material used to form the intermediate resin part 10 may be thermosetting or photocurable.
  • the resin material and the intermediate resin part 10 formed therefrom may contain an inorganic filler.
  • a resin material and intermediate resin part 10 containing a large amount of inorganic filler tend to have a lower linear expansion coefficient and a higher elastic modulus than the underfill 5.
  • the content X2 of the inorganic filler in the resin material and intermediate resin part 10 may be 50 mass% or more and 80 mass% or less, based on the mass of the resin material or intermediate resin part 10.
  • X2 may be 55 mass% or more, or 60 mass% or more, or 75 mass% or less, or 70 mass% or less.
  • the average particle size of the inorganic filler contained in the underfill material or underfill 5 may be smaller than the average particle size of the inorganic filler contained in the resin material or intermediate resin part 10.
  • thermosetting resin material used to form the intermediate resin portion 10 may include a thermosetting component.
  • the thermosetting component may include, for example, an epoxy resin and its curing agent.
  • the encapsulating layer 7 can be formed by a conventional molding method, such as compression molding, using a thermosetting encapsulating material used to encapsulate electronic components such as semiconductor components.
  • the encapsulating material may be, for example, a thermosetting resin composition containing a thermosetting component and an inorganic filler.
  • the thermosetting component may include, for example, an epoxy resin and its curing agent.
  • the content X3 of the inorganic filler in the encapsulating material and encapsulating layer 7 may be 63% by mass or more and 90% by mass or less, based on the mass of the encapsulating material or encapsulating layer 7.
  • X3 may be 65% by mass or more, or 70% by mass or more, or 88% by mass or less, or 85% by mass or less.
  • the average particle size of the inorganic filler contained in the underfill material or underfill 5 may be smaller than the average particle size of the inorganic filler contained in the encapsulating material or encapsulating layer 7.
  • the inorganic filler contained in the underfill 5, intermediate resin part 10, sealing layer 7, or the materials used to form them may be, for example, silica particles.
  • the underfill material, the resin material for forming the intermediate resin portion, and the encapsulant may further contain other components as needed.
  • other components include surfactants, coupling agents, curing accelerators, and ion trapping agents.
  • the linear expansion coefficient ⁇ 1 of the underfill 5 and the linear expansion coefficient ⁇ 2 of the intermediate resin part 10 may satisfy the relational expression: ⁇ 1 > ⁇ 2 .
  • the linear expansion coefficient of the sealing layer may be ⁇ 3 , and ⁇ 1 , ⁇ 2 , and ⁇ 3 may satisfy the relational expression: ⁇ 1 > ⁇ 2 > ⁇ 3 .
  • Having the linear expansion coefficient ⁇ 2 of the intermediate resin part 10 greater than the linear expansion coefficient ⁇ 1 of the underfill 5 can contribute to achieving both good filling properties of the underfill 5 and crack suppression. Furthermore, when the linear expansion coefficient ⁇ 2 of the intermediate resin part 10 is between the linear expansion coefficient ⁇ 1 of the underfill 5 and the linear expansion coefficient ⁇ 3 of the sealing layer 7, cracks caused by the large difference between ⁇ 1 and ⁇ 3 can be particularly effectively suppressed.
  • the linear expansion coefficient can be the slope of the tangent to the thermal expansion curve showing the relationship between the dimensions of a test piece and the temperature, measured by thermomechanical analysis, in a temperature range lower than the glass transition region, or the slope of the line joining two points on the curve in a temperature range lower than the glass transition temperature.
  • the glass transition region is usually observed as the part where the slope of the thermal expansion curve changes significantly.
  • the magnitude relationship of the linear expansion coefficients can be adjusted, for example, by the content of the inorganic filler, the chemical structure of the thermosetting component, etc.
  • the content X of the inorganic filler in the underfill material or underfill 5 may be 1 mass %
  • the content X of the inorganic filler in the resin material or intermediate resin part 10 may be 2 mass %
  • the content X of the inorganic filler in the sealing material or sealing layer 7 may be 3 mass %, so that the relationship: X 1 ⁇ X 2 ⁇ X 3 may be satisfied.

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

第一電極を含む主面を有するパッケージ基板と、第二電極を含む回路面と外周面とを有する、半導体チップ部品と、アンダーフィルと、封止層と、中間樹脂部とを備える、半導体パッケージ。アンダーフィルが、パッケージ基板と半導体チップ部品との間に介在する部分を含む。封止層が、パッケージ基板上で半導体チップ部品を囲む部分を含む。中間樹脂部が、アンダーフィルと封止層との間に介在し、且つ、半導体チップ部品の外周面に接するように設けられている。

Description

半導体パッケージ及びその製造方法
　本開示は、半導体パッケージ及びその製造方法に関する。
　近年、AI/HPCなどに代表される電子機器の急激な高機能化に伴い、半導体パッケージの大型化及び高密度化が急激に進んでいる。半導体パッケージの構造に関して、面実装の高密度化にとどまらず、無機（シリコン）インターポーザ、又は有機インターポーザ(Bridge die/RDL)の技術、及びそれを用いた２.ｘＤ実装及びＴＳＶを適用した３Ｄ実装技術(HBM/Chiplet)等にともなって、実装プロセスの複雑化及び多様化が進んでいる。例えば、株式会社レゾナックは「パッケージングソリューションセンター」を主な拠点として、実装プロセス及び材料を組み合わせた、顧客（半導体メーカ）目線での次世代半導体パッケージングプロセスの技術開発を行っている。
　半導体チップ部品がパッケージ基板に搭載された半導体パッケージにおいて、半導体チップ部品とパッケージ基板との間を充填するアンダーフィルが設けられることがある（特許文献１）。
特開２０１７－００５１７５号公報
　半導体チップ部品とパッケージ基板との間でバンプ等の電極同士の狭い間隙をアンダーフィルによって十分に充填するために、アンダーフィルを形成するためのアンダーフィル材が高い流動性を有することが望ましい。しかし、高い流動性を有するアンダーフィル材から形成されたアンダーフィルが、半導体チップ部品とパッケージ基板との間からはみ出してフィレット部を形成すると、フィレット部の周囲でクラックが発生し易いことがある。
　本開示は、半導体チップ部品とパッケージ基板との間に介在するアンダーフィルを有する半導体パッケージに関して、アンダーフィルによる十分な充填性を確保するとともに、クラックの発生を抑制することに関する。
　本開示は以下を含む。
［１］
　複数の第一電極を含む主面を有するパッケージ基板と、
　複数の第二電極を含む回路面と前記回路面を囲む外周面とを有する、半導体チップ部品と、
　アンダーフィルと、
　封止層と、
　中間樹脂部と、
を備え、
　前記半導体チップ部品が、前記回路面が前記パッケージ基板の前記主面と対向する向きで前記パッケージ基板に搭載され、前記第一電極と前記第二電極とが電気的に接続されており、
　前記アンダーフィルが、前記パッケージ基板と前記半導体チップ部品との間に介在する部分を有し、
　前記封止層が、前記パッケージ基板上で前記半導体チップ部品を囲む部分を有し、
　前記中間樹脂部が、前記アンダーフィルと前記封止層との間に介在し、且つ、前記半導体チップ部品の前記外周面に接するように設けられている、
半導体パッケージ。
［２］
　前記中間樹脂部が、前記半導体チップ部品の前記外周面、及び前記パッケージ基板の前記主面に接するように設けられている、［１］に記載の半導体パッケージ。
［３］
　前記半導体チップ部品の前記パッケージ基板の前記主面からの高さが最大でＨ０で、前記中間樹脂部の前記パッケージ基板の前記主面からの高さが最大でＨ２であるとき、Ｈ２／Ｈ０が０．６以上１．０未満である、［１］又は［２］に記載の半導体パッケージ。
［４］
　前記アンダーフィルが、前記パッケージ基板と前記半導体チップ部品との間からはみ出しているフィレット部を含まない、［１］～［３］のいずれかに記載の半導体パッケージ。
［５］
　前記アンダーフィルが、前記パッケージ基板と前記半導体チップ部品との間からはみ出しているフィレット部を更に含み、前記フィレット部と前記封止層との間に前記中間樹脂部が介在している、［１］～［４］のいずれかに記載の半導体パッケージ。
［６］
　前記アンダーフィルの線膨張係数がα１で、前記中間樹脂部の線膨張係数がα２であり、α１及びα２が関係式：α１＞α２を満たす、［１］～［５］のいずれかに記載の半導体パッケージ。
［７］
　前記封止層の線膨張係数がα３であり、α１、α２及びα３が関係式：α１＞α２＞α３を満たす、［６］に記載の半導体パッケージ。
［８］
　前記アンダーフィルが無機フィラーを含んでもよく、前記中間樹脂部が無機フィラーを含み、前記アンダーフィルにおける前記無機フィラーの含有量が前記アンダーフィルの質量を基準としてＸ１質量％で、前記中間樹脂部における前記無機フィラーの含有量が前記中間樹脂部の質量を基準としてＸ２質量％であり、Ｘ１及びＸ２が関係式：Ｘ１＜Ｘ２を満たす、［１］～［７］のいずれかに記載の半導体パッケージ。
［９］
　前記封止層が無機フィラーを含み、前記封止層における前記無機フィラーの含有量が前記封止層の質量を基準としてＸ３質量％であり、Ｘ１、Ｘ２及びＸ３が関係式：Ｘ１＜Ｘ２＜Ｘ３を満たす、［８］に記載の半導体パッケージ。
［１０］
　前記アンダーフィル、前記中間樹脂部、及び前記封止層が無機フィラーを含み、
　前記アンダーフィルに含まれる前記無機フィラーの平均粒径が、前記中間樹脂部に含まれる前記無機フィラーの平均粒径、及び前記封止層に含まれる前記無機フィラーの平均粒径よりも小さい、［１］～［９］のいずれかに記載の半導体パッケージ。
［１１］
　複数の第一電極を含む主面を有するパッケージ基板、及び、複数の第二電極を含む回路面と前記回路面を囲む外周面とを有する半導体チップ部品を有する、接続体であって、前記半導体チップ部品が、前記回路面が前記パッケージ基板の前記主面と対向する向きで前記パッケージ基板に搭載され、前記第一電極と前記第二電極とが電気的に接続されている、接続体を準備することと、
　前記パッケージ基板と前記半導体チップ部品との間に液状のアンダーフィル材を充填し、続いて前記アンダーフィル材を熱硬化することにより、前記パッケージ基板と前記半導体チップ部品との間に介在する部分を含むアンダーフィルを形成することと、
　前記半導体チップ部品の前記外周面に接する中間樹脂部を設けることと、
　前記パッケージ基板上で前記半導体チップ部品を囲む部分を含む封止層を、前記中間樹脂部が前記アンダーフィルと前記封止層との間に介在するように設けることと、
を含む、半導体パッケージを製造する方法。
　半導体チップ部品とパッケージ基板との間に介在するアンダーフィルを有する半導体パッケージに関して、アンダーフィルによる十分な充填性を確保するとともに、クラックの発生を抑制することができる。半導体パッケージの反りも抑制され得る。
半導体パッケージの例を示す平面図である。 半導体パッケージの例を示す部分断面図である。 半導体パッケージの例を示す部分断面図である。 半導体パッケージの例を示す部分断面図である。 半導体パッケージの例を示す部分断面図である。 半導体パッケージを製造する方法の例を示す工程図である。 半導体パッケージを製造する方法の例を示す工程図である。
　本発明は以下の例に限定されない。
　図１は、半導体パッケージの例を示す平面図である。図２は、図１の破線ＩＩに沿う部分断面図である。図１及び図２に示される半導体パッケージ１０１は、複数の第一電極２１を含む矩形の主面Ｓ１Ａを有するパッケージ基板１と、複数の第二電極２２を含む回路面Ｓ３Ａと回路面Ｓ３Ａを囲む外周面Ｓ３Ｃとを有する、半導体チップ部品３と、アンダーフィル５と、封止層７と、中間樹脂部１０とを有する。半導体チップ部品３は、回路面Ｓ３Ａがパッケージ基板１の主面Ｓ１Ａと対向する向きでパッケージ基板１に搭載されている。半導体パッケージ１０１は、第一電極２１と第二電極２２との間に介在し、これらを電気的に接続するバンプ部２５も有し、これにより第一電極２１と第二電極２２とが電気的に接続されている。バンプ部２５は、例えば、第一電極２１上に設けられていたはんだバンプ、第二電極２２上に設けられていたはんだバンプ、又はこれらの両方に由来する導電性の部分であることができる。
　図１の例の場合、パッケージ基板１上に、４個の半導体チップ部品３と、半導体チップ部品３とは異なる半導体チップ部品２とが搭載されている。１つの半導体パッケージが有する半導体チップ部品の種類、数及び配置は、図１の例に限らず任意に変更することができる。
　パッケージ基板１は、２つの矩形の主面Ｓ１Ａ，Ｓ１Ｂを有する板状の部材（配線基板）であり、半導体チップ部品２，３に接続される配線を含む。パッケージ基板１の一方の主面Ｓ１Ａは、パッケージ基板１の本体部の表面、及び第一電極２１の表面を含む。パッケージ基板１は、例えば、繊維基材及び絶縁樹脂を含む板状のコア材と、コア材の両面側に設けられた、配線を含むビルドアップ層とを有する配線基板であってもよい。第一電極２１が、ビルドアップ層内の配線に接続された接続パッドであってもよい。パッケージ基板１が、第一電極２１の周囲に設けられたソルダーレジストを有していてもよい。コア材を貫通する導電性のスルーホールが設けられてもよい。パッケージ基板１の主面Ｓ１Ａの裏側の主面Ｓ１Ｂ内に、マザーボード等との接続ための電極（接続パッド）が設けられていてもよい。
　パッケージ基板１の厚さが、例えば０．３ｍｍ以上２０ｍｍ以下であってもよい。パッケージ基板１の矩形の主面Ｓ１Ａ，Ｓ１Ｂを構成する４辺のうち少なくとも２辺の長さが、例えば３０ｍｍ以上１００ｍｍ以下であってもよい。
　半導体チップ部品３は、１個又は複数の半導体チップを含む。半導体チップ部品３が複数の半導体チップを含み、それらが接着層を介しながら積層されていてもよい。回路面Ｓ３Ａは、半導体チップ部品３の主面であり、半導体チップ部品３の本体部の表面、及び第二電極２２の表面を含む。半導体チップ部品３が、半導体チップを封止する封止層、及び複数の半導体チップを搭載するインターポーザ等を更に含んでもよい。
　半導体チップ部品３の厚さが、例えば０．２ｍｍ以上１．５ｍｍ以下であってもよい。１つの半導体チップ部品３の幅が、最大で例えば５ｍｍ以上５０ｍｍ以下であってもよい。
　アンダーフィル５は、パッケージ基板１と半導体チップ部品３との間に介在する部分を有する。アンダーフィル５は、パッケージ基板１と半導体チップ部品３との間で、複数の第一電極２１及び第二電極２２の間を充填し、それによりこれらの電極を含む接続部を封止している。アンダーフィル５は、熱硬化性のアンダーフィル材の硬化物であることができる。アンダーフィル５の厚さは、例えば５μｍ以上４００μｍ以下であってもよい。
　図２の例の場合、アンダーフィル５は、パッケージ基板１の厚さ方向Ｄから見たときに、パッケージ基板１と半導体チップ部品３との間からはみ出していない。言い換えると、アンダーフィル５は、パッケージ基板１と半導体チップ部品３との間からはみ出しているフィレット部を有しない。
　封止層７は、パッケージ基板１の主面Ｓ１Ａ上で半導体チップ部品３を囲む部分を有し、それにより半導体チップ部品３を封止している。封止層７は、半導体チップ部品３の外周面Ｓ３Ｃに接していてもよい。封止層７の厚さが、半導体チップ部品３のパッケージ基板１の主面Ｓ１Ａからの高さＨ０と実質的に同じであってもよい。言い換えると、封止層７と半導体チップ部品の裏面Ｓ３Ｂ（回路面Ｓ３Ａの裏側の面）とで、平坦面が形成されていてもよい。封止層７は、通常の熱硬化性の封止材の硬化物であることができる。
　中間樹脂部１０は、アンダーフィル５と封止層７との間に介在し、且つ、半導体チップ部品３の外周面Ｓ３Ｃに接するように設けられている。中間樹脂部１０は、アンダーフィル５及び封止層７と接している。アンダーフィル５がフィレット部を形成し、フィレット部が封止層７に接している場合、そのフィレット部と半導体チップ部品３の外周面Ｓ３Ｃの近傍においてクラックが発生し易いことがある。クラック発生の一因は、アンダーフィル５によって形成されたフィレット部と封止層７とで、線膨張係数及び弾性率等の特性が大きく異なることにあると考えられる。半導体チップ部品３の外周面Ｓ３Ｃに接する中間樹脂部１０が設けられることにより、アンダーフィル５によって形成されたフィレット部が封止層７と直接接している場合と比較して、特に半導体チップ部品３の外周面Ｓ３Ｃの近傍におけるクラックの発生が抑制され得る。中間樹脂部１０は、充填性を考慮する必要なく、クラックの発生が抑制されるように選択された材料によって形成することができる。充填性を必要としない中間樹脂部１０は、容易に高い剛性を有することができる。高い剛性を有する中間樹脂部１０は、半導体パッケージの反りの抑制に寄与し得る。
　図２の例の場合、中間樹脂部１０は、パッケージ基板１の主面Ｓ１Ａに接するように設けられている。言い換えると、中間樹脂部１０が、パッケージ基板１の主面Ｓ１Ａから半導体チップ部品３の外周面Ｓ３Ｃまで、連続的にアンダーフィル５と封止層７との間に介在している。中間樹脂部１０がパッケージ基板１の主面Ｓ１Ａにも接していると、主面Ｓ１Ａ近傍におけるクラックの発生も抑制され得る。
　半導体チップ部品３の外周面Ｓ３Ｃのうち、中間樹脂部１０と接する部分の割合が大きいと、クラック抑制がより効果的に抑制され得る。そのため、半導体チップ部品３のパッケージ基板１の主面Ｓ１Ａからの高さが最大でＨ０で、中間樹脂部１０のパッケージ基板１の主面Ｓ１Ａからの高さが最大でＨ２であるとき、Ｈ２／Ｈ０が０．６以上１．０未満であってもよい。Ｈ２／Ｈ０が０．７以上、又は０．８以上であってもよい。
　図３は、半導体パッケージの別の例を示す部分断面図である。図３に示される半導体パッケージ１０２は、アンダーフィル５がパッケージ基板１と半導体チップ部品３との間からはみ出しているフィレット部５ａを有する点で、図２の半導体パッケージ１０１と異なる。アンダーフィル５によってフィレット部５ａが形成されている場合でも、フィレット部５ａと封止層７との間に介在する中間樹脂部１０が設けられていることにより、フィレット部５ａに起因するクラックの発生が抑制され得る。フィレット部５ａが、半導体チップ部品３の外周面Ｓ３Ｃに接していてもよい。フィレット部５ａのパッケージ基板１の主面Ｓ１Ａからの高さが最大でＨ１であるとき、Ｈ１／Ｈ０が０．６未満であってもよい。
　図４も、半導体パッケージの別の例を示す部分断面図である。図４に示される半導体パッケージ１０３は、中間樹脂部１０がパッケージ基板１の主面Ｓ１Ａと接していない点で、図３の半導体パッケージ１０２と異なる。この場合も、半導体チップ部品３の外周面Ｓ３Ｃ近傍におけるクラックの発生が抑制され得る。
　図５も、半導体パッケージの別の例を示す部分断面図である。図５に示される半導体パッケージ１０４は、アンダーフィル５が、パッケージ基板１の厚さ方向Ｄから見たときに半導体チップ部品３の外周面Ｓ３Ｃよりも内側に設けられている点で、図１の半導体パッケージ１０１と異なる。中間樹脂部１０が、外周面Ｓ３Ｃよりも内側のパッケージ基板１と半導体チップ部品３との間において、アンダーフィル５と接している。この場合も、外周面Ｓ３Ｃの近傍、及び主面Ｓ１Ａの近傍におけるクラックの発生が抑制され得る。
　図６及び図７は、図１の半導体パッケージ１０１を製造する方法の例を示す工程図である。図６及び図７に示される方法は、複数の第一電極２１を含む主面Ｓ１Ａを有するパッケージ基板１、及び、複数の第二電極２２を含む回路面Ｓ３Ａと回路面Ｓ３Ａを囲む外周面Ｓ３Ｃとを有する半導体チップ部品３を有する、接続体５０（図６の（ａ））を準備することと、パッケージ基板１と半導体チップ部品３との間に液状のアンダーフィル材を充填し、続いてアンダーフィル材を熱硬化することにより、パッケージ基板１と半導体チップ部品３との間に介在する部分を有するアンダーフィル５（図６の（ｂ））を形成することと、半導体チップ部品３の外周面Ｓ３Ｃに接する中間樹脂部１０（図７の（ａ））を設けることと、パッケージ基板１上で半導体チップ部品３を囲む部分を含む封止層７（図７の（ｂ））を、中間樹脂部１０がアンダーフィル５と封止層７との間に介在するように設けることとを含む。半導体チップ部品３の全体を埋める封止層７を形成した後、封止層７の一部をパッケージ基板１とは反対側から除去して、半導体チップ部品３及び封止層７を含む平坦面を形成してもよい。
　第一電極２１と第二電極２２とが電気的に接続された接続体５０は、位置合わせ、及びリフロー等の通常の方法により準備することができる。アンダーフィル５を形成するために、液状の熱硬化性のアンダーフィル材が、パッケージ基板１と半導体チップ部品３との間に注入される。パッケージ基板１の主面Ｓ１Ａが、予めプラズマによって処理されていてもよい。加熱されたアンダーフィル材を注入してもよい。フィレット部を有しない、又は小さいサイズのフィレット部を有するアンダーフィル５は、例えば、主面Ｓ１Ａのプラズマによる主面Ｓ１Ａの処理の強度を弱くすること、注入されるアンダーフィル材の温度を低くすること、又はこれらの組み合わせにより、形成され得る。アンダーフィル５によって形成されたフィレット部を除去してもよい。
　アンダーフィル材は、例えば、熱硬化性成分を含む熱硬化性樹脂組成物であることができる。アンダーフィル材、及びこれから形成されるアンダーフィル５が、無機フィラーを含んでもよい。アンダーフィル材、及びこれから形成されるアンダーフィル５が、無機フィラーを実質的に含まなくてもよい。無機フィラーの含有量が少ないと、アンダーフィル材が高い充填性を有し、それにより例えばボイドの発生が抑制され得る。これらの観点から、アンダーフィル材及びアンダーフィル５における無機フィラーの含有量Ｘ１が、アンダーフィル材又はアンダーフィル５の質量を基準として、０質量％以上６３質量％以下であってもよい。Ｘ１が、６０質量％以下、又は５５質量％以下であってもよい。
　アンダーフィル材及びアンダーフィル５が無機フィラーを含む場合、無機フィラーの粒径が小さいと、狭いピッチで設けられた複数の電極の間をより容易にアンダーフィル５で充填することができる。係る観点から、アンダーフィル材又はアンダーフィル５に含まれる無機フィラーの平均粒径が、０μｍ以上２０μｍ以下であってもよく、５μｍ以下、又は１μｍ以下であってもよい。
　本開示において、無機フィラーの平均粒径は、レーザー回析法によって測定される粒度分布から求められる、体積基準の累積５０％径であることができる。
　アンダーフィル材に含まれる熱硬化性成分が、例えば、エポキシ樹脂、及びその硬化剤を含んでもよい。
　パッケージ基板１と半導体チップ部品３との間に充填されたアンダーフィル材を熱硬化することにより、アンダーフィル材の硬化物であるアンダーフィル５が形成される。
　中間樹脂部１０は、例えば、線膨張係数及び機械特性等を考慮して選択された樹脂材料をパッケージ基板１上に供給することを含む方法によって形成することができる。中間樹脂部１０を形成するための樹脂材料は、熱硬化性又は光硬化性であってもよい。
　樹脂材料、及びこれから形成される中間樹脂部１０が、無機フィラーを含んでもよい。無機フィラーを多く含む樹脂材料及び中間樹脂部１０は、アンダーフィル５と比較して、より低い線膨張係数、及びより大きな弾性率を有し易い。例えば、樹脂材料及び中間樹脂部１０における無機フィラーの含有量Ｘ２が、樹脂材料又は中間樹脂部１０の質量を基準として、５０質量％以上８０質量％以下であってもよい。Ｘ２が、５５質量％以上、又は６０質量％以上であってもよく、７５質量％以下、又は７０質量％以下であってもよい。アンダーフィル材又はアンダーフィル５に含まれる無機フィラーの平均粒径が、樹脂材料又は中間樹脂部１０に含まれる無機フィラーの平均粒径よりも小さくてもよい。
　中間樹脂部１０を形成するための熱硬化性の樹脂材料は、熱硬化性成分を含んでもよい。熱硬化性成分が、例えば、エポキシ樹脂、及びその硬化剤を含んでもよい。
　封止層７は、半導体部品等の電子部品を封止するために用いられる熱硬化性の封止材を用いて、コンプレッションモールディング等の通常の成形方法によって形成することができる。封止材は、例えば、熱硬化性成分及び無機フィラーを含む熱硬化性樹脂組成物であってもよい。熱硬化性成分が、例えば、エポキシ樹脂、及びその硬化剤を含んでもよい。封止材及び封止層７における無機フィラーの含有量Ｘ３が、封止材又は封止層７の質量を基準として、６３質量％以上９０質量％以下であってもよい。Ｘ３が、６５質量％以上、又は７０質量％以上であってもよく、８８質量％以下、又は８５質量％以下であってもよい。アンダーフィル材又はアンダーフィル５に含まれる無機フィラーの平均粒径が、封止材又は封止層７に含まれる無機フィラーの平均粒径よりも小さくてもよい。
　アンダーフィル５、中間樹脂部１０、封止層７又はこれらを形成するための材料に含まれる無機フィラーは、例えばシリカ粒子であってもよい。
　アンダーフィル材、中間樹脂部を形成するための樹脂材料、及び封止材は、必要により、その他の成分を更に含んでもよい。その他の成分の例は、界面活性剤、カップリング剤、硬化促進剤、及びイオントラップ剤を含む。
　アンダーフィル５、中間樹脂部１０、及び封止層７の熱特性及び機械特性等を適切に調整することにより、アンダーフィル５の良好な充填性を維持しながら、クラックの抑制、及び反りの抑制等を図ることができる。例えば、アンダーフィル５の線膨張係数α１、及び中間樹脂部１０の線膨張係数α２が、関係式：α１＞α２を満たしてもよい。この場合に更に、封止層の線膨張係数がα３であり、α１、α２及びα３が関係式：α１＞α２＞α３を満たしてもよい。中間樹脂部１０の線膨張係数α２がアンダーフィル５の線膨張係数α１よりも大きいことは、アンダーフィル５の良好な充填性とクラック抑制の両立に寄与し得る。更に、中間樹脂部１０の線膨張係数α２がアンダーフィル５の線膨張係数α１と封止層７の線膨張係数がα３との間の大きさであると、α１とα３との大きな差に起因するクラックが特に効果的に抑制され得る。
　本明細書において、線膨張係数は、熱機械分析によって測定される、試験片の寸法と温度との関係を示す熱膨張曲線において、ガラス転移領域よりも低い温度域における曲線の接線の傾き、又は、ガラス転移温度よりも低い温度域における曲線上の２点を結ぶ直線の傾きであることができる。ガラス転移領域は、通常、熱膨張曲線の傾きが大きく変化する部分として観測される。
　線膨張係数の大小関係は、例えば、無機フィラーの含有量、及び熱硬化性成分の化学構造等により、調整することができる。例えば、アンダーフィル材又はアンダーフィル５における無機フィラーの含有量Ｘ１質量％、樹脂材料又は中間樹脂部１０における無機フィラーの含有量Ｘ２質量％、並びに、封止材又は封止層７における無機フィラーの含有量Ｘ３質量％が、関係式：Ｘ１＜Ｘ２＜Ｘ３を満たしてもよい。
　１…パッケージ基板、２，３…半導体チップ部品、Ｓ３Ｃ…外周面、５…アンダーフィル、５ａ…フィレット部、７…封止層、１０…中間樹脂部、２１…第一電極、２２…第二電極、５０…接続体、１０１，１０２，１０３，１０４…半導体パッケージ、Ｓ１Ａ，Ｓ１Ｂ…パッケージ基板の主面、Ｓ３Ａ…半導体チップ部品の回路面、Ｓ３Ｃ…半導体チップ部品の外周面。

Claims (11)

  1. 　複数の第一電極を含む主面を有するパッケージ基板と、
    　複数の第二電極を含む回路面と前記回路面を囲む外周面とを有する、半導体チップ部品と、
    　アンダーフィルと、
    　封止層と、
    　中間樹脂部と、
    を備え、
    　前記半導体チップ部品が、前記回路面が前記パッケージ基板の前記主面と対向する向きで前記パッケージ基板に搭載され、前記第一電極と前記第二電極とが電気的に接続されており、
    　前記アンダーフィルが、前記パッケージ基板と前記半導体チップ部品との間に介在する部分を有し、
    　前記封止層が、前記パッケージ基板上で前記半導体チップ部品を囲む部分を有し、
    　前記中間樹脂部が、前記アンダーフィルと前記封止層との間に介在し、且つ、前記半導体チップ部品の前記外周面に接するように設けられている、
    半導体パッケージ。
  2. 　前記中間樹脂部が、前記半導体チップ部品の前記外周面、及び前記パッケージ基板の前記主面に接するように設けられている、請求項１に記載の半導体パッケージ。
  3. 　前記半導体チップ部品の前記パッケージ基板の前記主面からの高さが最大でＨ０で、前記中間樹脂部の前記パッケージ基板の前記主面からの高さが最大でＨ２であるとき、Ｈ２／Ｈ０が０．６以上１．０未満である、請求項１に記載の半導体パッケージ。
  4. 　前記アンダーフィルが、前記パッケージ基板と前記半導体チップ部品との間からはみ出しているフィレット部を有しない、請求項１に記載の半導体パッケージ。
  5. 　前記アンダーフィルが、前記パッケージ基板と前記半導体チップ部品との間からはみ出しているフィレット部を更に有し、前記フィレット部と前記封止層との間に前記中間樹脂部が介在している、請求項１に記載の半導体パッケージ。
  6. 　前記アンダーフィルの線膨張係数がα１で、前記中間樹脂部の線膨張係数がα２であり、α１及びα２が関係式：α１＞α２を満たす、請求項１に記載の半導体パッケージ。
  7. 　前記封止層の線膨張係数がα３であり、α１、α２及びα３が関係式：α１＞α２＞α３を満たす、請求項６に記載の半導体パッケージ。
  8. 　前記アンダーフィルが無機フィラーを含んでもよく、前記中間樹脂部が無機フィラーを含み、前記アンダーフィルにおける前記無機フィラーの含有量が前記アンダーフィルの質量を基準としてＸ１質量％で、前記中間樹脂部における前記無機フィラーの含有量が前記中間樹脂部の質量を基準としてＸ２質量％であり、Ｘ１及びＸ２が関係式：Ｘ１＜Ｘ２を満たす、請求項１に記載の半導体パッケージ。
  9. 　前記封止層が無機フィラーを含み、前記封止層における前記無機フィラーの含有量が前記封止層の質量を基準としてＸ３質量％であり、Ｘ１、Ｘ２及びＸ３が関係式：Ｘ１＜Ｘ２＜Ｘ３を満たす、請求項８に記載の半導体パッケージ。
  10. 　前記アンダーフィル、前記中間樹脂部、及び前記封止層が無機フィラーを含み、
    　前記アンダーフィルに含まれる前記無機フィラーの平均粒径が、前記中間樹脂部に含まれる前記無機フィラーの平均粒径、及び前記封止層に含まれる前記無機フィラーの平均粒径よりも小さい、請求項１に記載の半導体パッケージ。
  11. 　複数の第一電極を含む主面を有するパッケージ基板、及び、複数の第二電極を含む回路面と前記回路面を囲む外周面とを有する半導体チップ部品を有する、接続体であって、前記半導体チップ部品が、前記回路面が前記パッケージ基板の前記主面と対向する向きで前記パッケージ基板に搭載され、前記第一電極と前記第二電極とが電気的に接続されている、接続体を準備することと、
    　前記パッケージ基板と前記半導体チップ部品との間に液状のアンダーフィル材を充填し、続いて前記アンダーフィル材を熱硬化することにより、前記パッケージ基板と前記半導体チップ部品との間に介在する部分を含むアンダーフィルを形成することと、
    　前記半導体チップ部品の前記外周面に接する中間樹脂部を設けることと、
    　前記パッケージ基板上で前記半導体チップ部品を囲む部分を含む封止層を、前記中間樹脂部が前記アンダーフィルと前記封止層との間に介在するように設けることと、
    を含む、半導体パッケージを製造する方法。
PCT/JP2024/027388 2024-07-31 2024-07-31 半導体パッケージ及びその製造方法 Pending WO2026028344A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2024/027388 WO2026028344A1 (ja) 2024-07-31 2024-07-31 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2024/027388 WO2026028344A1 (ja) 2024-07-31 2024-07-31 半導体パッケージ及びその製造方法

Publications (1)

Publication Number Publication Date
WO2026028344A1 true WO2026028344A1 (ja) 2026-02-05

Family

ID=98655408

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/027388 Pending WO2026028344A1 (ja) 2024-07-31 2024-07-31 半導体パッケージ及びその製造方法

Country Status (1)

Country Link
WO (1) WO2026028344A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195414A (ja) * 1995-01-12 1996-07-30 Toshiba Corp 半導体装置
JP2007067047A (ja) * 2005-08-30 2007-03-15 Renesas Technology Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08195414A (ja) * 1995-01-12 1996-07-30 Toshiba Corp 半導体装置
JP2007067047A (ja) * 2005-08-30 2007-03-15 Renesas Technology Corp 半導体装置及びその製造方法

Similar Documents

Publication Publication Date Title
TWI484601B (zh) Semiconductor device and method for manufacturing semiconductor device
KR101476883B1 (ko) 3차원 패키징을 위한 응력 보상층
US8941248B2 (en) Semiconductor device package and method
US6756685B2 (en) Semiconductor device
US10490515B2 (en) Semiconductor substrate having stress-absorbing surface layer
US7109588B2 (en) Method and apparatus for attaching microelectronic substrates and support members
JP6134795B2 (ja) 薄型基板のＰｏＰ構造
US10796930B2 (en) Semiconductor device with decreased warpage and method of fabricating the same
KR20120024409A (ko) 전자 장치
TWI614848B (zh) 電子封裝結構及其製法
KR19990037125A (ko) 반도체 패키지 및 그 제조방법
KR100826988B1 (ko) 인쇄회로기판 및 이를 이용한 플립 칩 패키지
KR102698698B1 (ko) 반도체 패키지 장치
KR101640078B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
KR100743272B1 (ko) 전극 기밀 밀봉을 이용한 고신뢰성 반도체 장치
CN110875278A (zh) 半导体封装件
JP2007511101A (ja) Ｌｏｗ−ｋ誘電体含有半導体デバイスと共に使用される電子パッケージング材料
US20070018310A1 (en) Semiconductor device and manufacturing method thereof
JP4836847B2 (ja) 半導体装置および半導体装置の製造方法
TWI734651B (zh) 電子封裝件及其製法
TWI872635B (zh) 半導體封裝體及其形成方法
CN1950939B (zh) 半导体装置
US20070275504A1 (en) Electronic Component Mounting Structure
JP2013175492A (ja) 半導体装置およびその製造方法
KR20220032261A (ko) 반도체 패키지 및 그의 제조 방법