WO2026023402A1 - 半導体装置 - Google Patents

半導体装置

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WO2026023402A1
WO2026023402A1 PCT/JP2025/024472 JP2025024472W WO2026023402A1 WO 2026023402 A1 WO2026023402 A1 WO 2026023402A1 JP 2025024472 W JP2025024472 W JP 2025024472W WO 2026023402 A1 WO2026023402 A1 WO 2026023402A1
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WO
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semiconductor substrate
junction
protection element
well region
diffusion layer
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PCT/JP2025/024472
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French (fr)
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憩 松本
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]

Definitions

  • This disclosure relates to a semiconductor device, and in particular to a semiconductor device that can more effectively improve the PID protection capability of a protection element.
  • Patent Document 1 discloses a semiconductor device in which wiring layout restrictions are imposed so that plasma light is more easily irradiated onto the surface of the active region of the antenna protection element.
  • Patent Document 1 The wiring layout innovations disclosed in Patent Document 1 were unable to improve the PID protection capability of the protection element in the process of forming through-holes from the backside of the semiconductor substrate.
  • a semiconductor device comprises a protected element formed on the front surface of a semiconductor substrate, a protecting element formed in the semiconductor substrate and electrically connected to the protected element, and a through-hole penetrating the semiconductor substrate from its rear surface to its front surface, wherein the protecting element and the protected element each have a PN junction, and in a cross-sectional view of the semiconductor substrate, the distance between the PN junction interface of the PN junction of the protecting element and the rear surface of the semiconductor substrate is smaller than the distance between the PN junction interface of the PN junction of the protected element and the rear surface of the semiconductor substrate.
  • a semiconductor device comprises a protected element formed on the front surface of a semiconductor substrate, a protection element formed in the semiconductor substrate and electrically connected to the protected element, and a through-hole penetrating the semiconductor substrate from the back surface to the front surface, wherein the protection element is composed of a diffusion layer formed on the front surface of the semiconductor substrate and one or more well regions formed in the semiconductor substrate at a position deeper than the diffusion layer, and at least a portion of the PN junction interface of a PN junction formed between the semiconductor substrate and the well region is formed in close proximity to the back surface of the semiconductor substrate.
  • the protecting element and the protected element each have a PN junction, and in a cross-sectional view of the semiconductor substrate, the distance between the PN junction interface of the PN junction of the protecting element and the back surface of the semiconductor substrate is smaller than the distance between the PN junction interface of the PN junction of the protected element and the back surface of the semiconductor substrate.
  • the protection element is composed of a diffusion layer formed on the front surface side of the semiconductor substrate and one or more well regions formed in the semiconductor substrate at a position deeper than the diffusion layer, and at least a portion of the PN junction interface of a PN junction formed between the semiconductor substrate and the well region is formed in proximity to the back surface of the semiconductor substrate.
  • 1 is a cross-sectional view showing a configuration example of a semiconductor device to which the technology according to the present disclosure is applied.
  • 1A to 1C are diagrams illustrating a manufacturing process of a semiconductor device.
  • 1A to 1C are diagrams illustrating a manufacturing process of a semiconductor device.
  • 1A to 1C are diagrams illustrating a manufacturing process of a semiconductor device.
  • 1 is a diagram comparing a conventional protection element with a protection element according to the present disclosure.
  • FIG. 10 is a cross-sectional view showing another configuration example of a semiconductor device.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the semiconductor device.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the semiconductor device.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the semiconductor device.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the semiconductor device.
  • FIG. 10 is a plan view showing still another configuration example of the semiconductor device.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the semiconductor device.
  • Patent Document 1 Japanese Patent Laid-Open Publication No. 2007-299898 discloses a semiconductor device in which wiring layout restrictions are imposed so that plasma light is more likely to irradiate the surface of the active region of the antenna protection element.
  • the protective element is formed on the front side of the semiconductor substrate using FEOL (Front-End-Of-Line), so activation of the protective element by plasma light cannot be expected compared to when plasma processing is performed from the front side of the semiconductor substrate.
  • FEOL Front-End-Of-Line
  • Patent Document 1 the wiring layout innovations disclosed in Patent Document 1 were unable to improve the PID protection capability of the protection element in the process of forming through-holes from the backside of the semiconductor substrate.
  • the PN junction where plasma charge leakage occurs in the protective element, is formed in a position close to the back side of the semiconductor substrate so that plasma light from the back side of the semiconductor substrate improves the PID protection capability of the protective element. This allows plasma light to reach the PN junction of the protective element, increasing the amount of PID charge that can flow through the PN junction, making it possible to suppress damage to the protected element caused by plasma processing from the back side of the semiconductor substrate.
  • the cross-sectional configuration shown in FIG. 1 may be part of a semiconductor device 1 having a three-layer stacked structure, or part of a semiconductor device 1 having a WLCSP (Wafer Level Chip Size Package) structure.
  • the semiconductor device 1 can be applied to various types of devices in which protected elements are formed on a semiconductor substrate. Specifically, the semiconductor device 1 can be applied to semiconductor chips such as photodetectors such as CMOS (Complementary Metal-Oxide-Semiconductor) image sensors and ToF (Time of Flight) sensors, and CPUs (Central Processing Units).
  • CMOS Complementary Metal-Oxide-Semiconductor
  • ToF Time of Flight
  • CPUs Central Processing Units
  • the semiconductor device 1 is configured to include a P-type semiconductor substrate (Psub) 10 made of Si, a wiring layer 20 formed on the front surface side (upper side in the figure) of the P-type semiconductor substrate 10, and a dielectric layer 30 formed on the back surface side (lower side in the figure) of the P-type semiconductor substrate 10.
  • Psub P-type semiconductor substrate
  • wiring layer 20 formed on the front surface side (upper side in the figure) of the P-type semiconductor substrate 10
  • a dielectric layer 30 formed on the back surface side (lower side in the figure) of the P-type semiconductor substrate 10.
  • a protected element 11 and a protecting element 12 are formed on the front surface of the P-type semiconductor substrate 10.
  • the protected element 11 is configured as an N-type MOS transistor. That is, the protected element 11 is composed of a source layer and a drain layer made of an N-type diffusion layer (N+), a channel layer formed between the source layer and the drain layer, and a gate electrode formed on the channel layer. A PN junction is formed between the N-type diffusion layer (source layer and drain layer) of the protected element 11 and the P-type semiconductor substrate 10.
  • the protective element 12 is composed of an N-type diffusion layer (N+) formed on the front surface side of the P-type semiconductor substrate 10, and an N-type well region (NW) formed in the P-type semiconductor substrate 10 at a position deeper than the N-type diffusion layer.
  • N+ N-type diffusion layer
  • NW N-type well region
  • a PN junction is formed between the N-type well region of the protective element 12 and the P-type semiconductor substrate 10.
  • the protective element 12 forms a PN junction diode consisting of the N-type diffusion layer, N-type well region, and P-type semiconductor substrate 10.
  • the distance between the PN junction interface of the PN junction portion of the protection element 12 and the back surface of the P-type semiconductor substrate 10 is formed to be smaller than the distance between the PN junction interface of the PN junction portion of the protected element 11 and the back surface of the P-type semiconductor substrate 10.
  • the protection element 12 in the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the type well region of the protection element 12 is formed so as to be close to the back surface of the P-type semiconductor substrate 10. More specifically, when the P-type semiconductor substrate 10 is formed so that its film thickness h is approximately 3 ⁇ m, the protection element 12 is formed so that the distance t between the PN junction interface of its PN junction and the back surface of the P-type semiconductor substrate 10 is less than 0.5 ⁇ m.
  • wiring 21 is formed across multiple layers (three layers in the example of Figure 1).
  • the wiring 21 and the protected element 11, and the wiring 21 and the protecting element 12 are electrically connected by contacts 22, respectively.
  • the protected element 11 and the protecting element 12 are electrically connected to each other.
  • the dielectric layer 30 is formed from a material such as SiO or SiN.
  • a through-hole 40 is formed that penetrates from the back surface of the P-type semiconductor substrate 10 to the front surface, along with the dielectric layer 30. Furthermore, in the P-type semiconductor substrate 10, a through-electrode 50 is formed by filling the through-hole 40 with a metal material such as Cu. By forming the through-hole 40 so that it reaches a portion of the wiring 21 of the wiring layer 20 from the front surface of the P-type semiconductor substrate 10, the through-electrode 50 and the wiring 21 are electrically connected to each other. In other words, the protected element 11 and the protecting element 12 are electrically connected to the through-electrode 50.
  • a TEOS (Tetra Eth Oxy Silane) film 120 is formed as an interlayer insulating film on the dielectric layer 30 and within the through-hole 40 by CVD (Chemical Vapor Deposition).
  • a through-hole 40 is formed by plasma etch-back so as to extend from the front surface of the P-type semiconductor substrate 10 to a portion of the wiring 21 of the wiring layer 20.
  • the plasma charge (PID current) generated by the plasma processing flows through the wiring 21 exposed from the through-hole 40 into the protected element 11 and protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the N-type diffusion layer (N+) and N-type well region (NW) via the wiring 21 and contact 22.
  • the PN junction of the protective element is formed in a position close to the back surface of the semiconductor substrate, thereby improving the PID protection capability of the protective element during the process of forming a through-hole from the back surface of the semiconductor substrate. This in turn makes it possible to suppress damage to the protected element that occurs during plasma processing from the back surface of the semiconductor substrate.
  • a protection element incorporating the technology disclosed herein can reduce the PID current flowing into the protected element to approximately one-thirtieth of that of conventional protection elements.
  • the PID protection capability of the protection element during processing depends on the light intensity of the plasma light that penetrates the PN junction, and this effect can be more pronounced by reducing the distance between the back surface of the P-type semiconductor substrate 10 and the PN junction interface of the PN junction of the protection element 12 to less than 0.5 ⁇ m.
  • Figure 6 is a diagram comparing a conventional protective element with the protective element disclosed herein, both of which have equivalent PID protection capabilities.
  • Figure 6A shows a conventional protective element 12a (N-type diffusion layer) viewed from the top of the wiring layer 20.
  • the protective element 12a is formed with a square of 10 ⁇ m, and is connected to a through electrode (not shown) and the protected element via multiple wiring 21 and contacts 22.
  • conventional protective elements required a large-area diffusion layer to allow plasma charge to escape.
  • Figure 6B shows the protective element 12 (N-type diffusion layer) of the present disclosure as seen from the top surface of the wiring layer 20.
  • the protective element 12 is formed with a square of 1 ⁇ m, and is connected to a through electrode (not shown) and the protected element via only one wiring 21 and contact 22.
  • the protective element of the present disclosure can increase the amount of plasma charge leakage at the PN junction in the semiconductor substrate, making it possible to reduce its area to about 1/100 of that of conventional protective elements. As a result, the footprint on the semiconductor substrate can be reduced, making it possible to shrink the circuit area.
  • FIG. 7 is a cross-sectional view showing another example of the configuration of the semiconductor device 1.
  • FIG. 7 is a cross-sectional view showing another example of the configuration of the semiconductor device 1.
  • the polarity of the protective element 12 in the semiconductor device 1 in Figure 7 is different from that in the semiconductor device 1 in Figure 1.
  • the protection element 12 in Figure 7 is composed of a P-type diffusion layer (P+) formed on the front surface side of the P-type semiconductor substrate 10, and an N-type well region (NW) formed in the P-type semiconductor substrate 10 at a position deeper than the P-type diffusion layer.
  • a PN junction is formed between the N-type well region of the protection element 12 and the P-type semiconductor substrate 10.
  • the protection element 12 forms a PN junction diode consisting of the P-type diffusion layer, N-type well region, and P-type semiconductor substrate 10.
  • the protection element 12 In the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the type well region of the protection element 12 is formed close to the back surface of the P-type semiconductor substrate 10.
  • This structure allows the plasma charge (PID current) generated by plasma processing to flow through the wiring 21 exposed from the through-hole 40 into the protected element 11 and protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the P-type diffusion layer (P+) and N-type well region (NW) via the wiring 21 and contact 22.
  • the protected element 11 is configured as a P-type MOS transistor and includes an N-type well region (NW) formed deeper than the P-type diffusion layer (P+).
  • FIG. 8 and 9 are cross-sectional views showing still other configuration examples of the semiconductor device 1.
  • FIG. 8 and 9 are cross-sectional views showing still other configuration examples of the semiconductor device 1.
  • the semiconductor device 1 in Figures 8 and 9 differs from the semiconductor device 1 in Figure 1 in that the protective element 12 is composed of a diffusion layer formed on the front surface side of the semiconductor substrate, a first well region formed in the semiconductor substrate at a position deeper than the diffusion layer, and a second well region formed at a position deeper than the first well region.
  • the protection element 12 in Figure 8 is composed of a P-type diffusion layer (P+) formed on the front surface side of the P-type semiconductor substrate 10, a P-type well region (PW) formed in the P-type semiconductor substrate 10 at a position deeper than the P-type diffusion layer, and an N-type deep well region (DNW) formed at a position deeper than the P-type well region.
  • P+ P-type diffusion layer
  • PW P-type well region
  • DNS N-type deep well region
  • a PN junction is formed between the N-type deep well region of the protection element 12 and the P-type semiconductor substrate 10.
  • the protection element 12 forms a PN junction diode consisting of the P-type diffusion layer, P-type well region, N-type deep well region, and P-type semiconductor substrate 10.
  • the protection element 12 In the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the N-type deep well region of the protection element 12 is formed close to the back surface of the P-type semiconductor substrate 10.
  • This structure allows the plasma charge (PID current) generated by plasma processing to flow through the wiring 21 exposed from the through-hole 40 into the protected element 11 and protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the P-type diffusion layer (P+), N-type well region (NW), and N-type deep well region (DNW) via the wiring 21 and contact 22.
  • the gate electrode of the protected element 11 (N-type MOS transistor) is electrically connected to the N-type deep well region (DNW), thereby electrically connecting the protected element 11 and the protecting element 12.
  • the protective element 12 in Figure 9 is composed of an N-type diffusion layer (N+) formed on the front surface side of a P-type semiconductor substrate 10, an N-type well region (NW) formed in the P-type semiconductor substrate 10 at a position deeper than the P-type diffusion layer, and an N-type deep well region (DNW) formed at a position deeper than the N-type well region.
  • N+ N-type diffusion layer
  • NW N-type well region
  • DNS N-type deep well region
  • the protection element 12 In the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the N-type deep well region of the protection element 12 is formed close to the back surface of the P-type semiconductor substrate 10.
  • This structure allows the plasma charge (PID current) generated by plasma processing to flow through the wiring 21 exposed from the through-hole 40 into the protected element 11 and protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the N-type diffusion layer (N+), N-type well region (NW), and N-type deep well region (DNW) via the wiring 21 and contact 22.
  • the gate electrode of the protected element 11 (N-type MOS transistor) is also electrically connected to the N-type deep well region (DNW), thereby electrically connecting the protected element 11 and the protecting element 12.
  • FIG. 10 is a cross-sectional view showing yet another example of the configuration of the semiconductor device 1.
  • FIG. 10 is a cross-sectional view showing yet another example of the configuration of the semiconductor device 1.
  • the semiconductor device 1 in FIG. 10 differs from the semiconductor device 1 in FIG. 1 in that the protective element 12 is composed of an impurity region formed in a semiconductor substrate at a position closer to the back surface side of the semiconductor substrate than to the front surface side.
  • the protective element 12 in Figure 10 is composed of an N-type impurity region formed in a P-type semiconductor substrate 10 at a position closer to the back side than the front side of the P-type semiconductor substrate 10. This N-type impurity region is formed by ion implantation into a deep region within the P-type semiconductor substrate 10. Furthermore, in the protective element 12 in Figure 10, a contact 22 is formed down to the deep region within the P-type semiconductor substrate 10. A PN junction is formed between the N-type impurity region of the protective element 12 and the P-type semiconductor substrate 10. In other words, the protective element 12 forms a PN junction diode consisting of the N-type impurity region and the P-type semiconductor substrate 10.
  • the protection element 12 In the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the N-type impurity region of the protection element 12 is formed close to the back surface of the P-type semiconductor substrate 10.
  • This structure allows the plasma charge (PID current) generated by plasma processing to flow through the wiring 21 exposed from the through-hole 40 into the protected element 11 and protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the N-type impurity region via the wiring 21 and contact 22.
  • ions are not implanted into the surface of the P-type semiconductor substrate 10, thereby reducing the footprint of the protective element 12.
  • FIG. 11 is a cross-sectional view showing yet another example of the configuration of the semiconductor device 1.
  • FIG. 11 is a cross-sectional view showing yet another example of the configuration of the semiconductor device 1.
  • the semiconductor device 1 in FIG. 11 differs from the semiconductor device 1 in FIG. 1 in that the protective element 12 is composed of a diffusion layer formed on the front surface side of the semiconductor substrate and a mold well region formed in the semiconductor substrate at a position deeper than the diffusion layer and adjacent to the through-hole.
  • the protective element 12 in FIG. 11 is composed of an N-type diffusion layer (N+) formed on the front surface side of the P-type semiconductor substrate 10, and an N-type well region (NW) formed in the P-type semiconductor substrate 10 at a position deeper than the N-type diffusion layer and close to the through-hole 40.
  • a PN junction is formed between the N-type well region of the protective element 12 and the P-type semiconductor substrate 10.
  • the protective element 12 forms a PN junction diode consisting of the N-type diffusion layer, N-type well region, and P-type semiconductor substrate 10.
  • the protection element 12 In the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the N-type well region of the protection element 12 is formed so as to be close to the back surface of the P-type semiconductor substrate 10 and the through-hole 40. More specifically, as shown in FIG. 12, the protection element 12 is formed so that the distance d between the PN junction interface of the PN junction and the through-hole 40 is less than 0.5 ⁇ m in a plan view of the P-type semiconductor substrate 10.
  • This structure allows the plasma charge (PID current) generated by plasma processing to flow through the wiring 21 exposed from the through-hole 40 into the protected element 11 and protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the N-type diffusion layer (N+) and N-type well region (NW) via the wiring 21 and contact 22.
  • the Si film thickness between the back surface of the P-type semiconductor substrate 10 and the PN junction interface of the PN junction of the protection element 12, and between the through-hole 40 and the PN junction interface of the PN junction of the protection element 12, is thin, plasma light PL penetrates the PN junction of the protection element 12. This further increases the leakage of plasma charge generated at the PN junction, further improving the PID protection capability of the protection element 12.
  • FIG. 13 is a cross-sectional view showing yet another example of the configuration of the semiconductor device 1.
  • FIG. 13 is a cross-sectional view showing yet another example of the configuration of the semiconductor device 1.
  • the semiconductor device 1 in Figure 13 differs from the semiconductor device 1 in Figure 1 in that the protective element 12 is composed of a diffusion layer formed on the front surface side of the semiconductor substrate at a position where a hole opening from the back surface side of the semiconductor substrate is provided.
  • the protective element 12 in FIG. 13 is composed of an N-type diffusion layer (N+) formed on the front surface side of the P-type semiconductor substrate 10, at a position where a hole 10H opening from the back surface side of the P-type semiconductor substrate 10 is provided.
  • the hole 10H is filled with a dielectric layer 30.
  • a PN junction is formed between the N-type diffusion layer of the protective element 12 and the P-type semiconductor substrate 10.
  • the protective element 12 forms a PN junction diode consisting of the N-type diffusion layer and the P-type semiconductor substrate 10.
  • the protective element 12 in FIG. 13 may also be composed of an N-type diffusion layer and an N-type well region.
  • the protection element 12 In the PN junction diode formed by the protection element 12, at least a portion of the PN junction interface of the PN junction formed between the P-type semiconductor substrate 10 and the N-type diffusion layer of the protection element 12 is formed so as to be close to the back surface (hole 10H) of the P-type semiconductor substrate 10. More specifically, the protection element 12 is formed so that the distance t between its PN junction and the back surface (hole 10H) of the P-type semiconductor substrate 10 is less than 0.5 ⁇ m.
  • This structure allows the plasma charge (PID current) generated by plasma processing to flow through the wiring 21 exposed from the through-hole 40 into the protected element 11 and the protective element 12, which are electrically connected to the wiring 21.
  • the plasma charge flows into the P-type diffusion layer (P+) via the wiring 21 and contact 22.
  • the protected element is not limited to a MOS transistor, and may be other elements.
  • the protected element may be an MIM (Metal-Insulator-Metal) capacitance element formed three-dimensionally between the wiring layers 21 of the wiring layer 20.
  • the present disclosure can be configured as follows. (1) a protected element formed on the front surface side of a semiconductor substrate; a protection element formed on the semiconductor substrate and electrically connected to the protected element; a through hole penetrating from the back surface to the front surface of the semiconductor substrate, the protecting element and the protected element each have a PN junction, In a cross-sectional view of the semiconductor substrate, a distance between a PN junction interface of the PN junction portion of the protection element and a rear surface of the semiconductor substrate is smaller than a distance between a PN junction interface of the PN junction portion of the protected element and a rear surface of the semiconductor substrate.
  • a through electrode is formed in the through hole,
  • the protection element is composed of a diffusion layer formed on the front surface side of the semiconductor substrate and a well region formed in the semiconductor substrate at a position deeper than the diffusion layer, The semiconductor device according to (1) or (2), wherein the PN junction of the protection element is formed between the semiconductor substrate and the well region.
  • the protection element is composed of the diffusion layer of a conductivity type opposite to that of the semiconductor substrate and the well region of a conductivity type opposite to that of the semiconductor substrate.
  • the protection element is composed of the diffusion layer of the same conductivity type as the semiconductor substrate and the well region of the opposite conductivity type to the semiconductor substrate.
  • the protection element is composed of a diffusion layer formed on the front surface side of the semiconductor substrate, a first well region formed in the semiconductor substrate at a position deeper than the diffusion layer, and a second well region formed at a position deeper than the first well region;
  • the protection element is composed of the diffusion layer of the same conductivity type as the semiconductor substrate, the first well region of the same conductivity type as the semiconductor substrate, and the second well region of the opposite conductivity type to the semiconductor substrate.
  • the protection element is composed of the diffusion layer of an opposite conductivity type to the semiconductor substrate, the first well region of an opposite conductivity type to the semiconductor substrate, and the second well region of an opposite conductivity type to the semiconductor substrate.
  • the protection element is composed of an impurity region formed in the semiconductor substrate at a position closer to a back surface side of the semiconductor substrate than to a front surface side of the semiconductor substrate, The semiconductor device according to (1) or (2), wherein the PN junction of the protection element is formed between the semiconductor substrate and the impurity region.
  • the protection element is composed of a diffusion layer formed on the front surface side of the semiconductor substrate and a well region formed in the semiconductor substrate at a position deeper than the diffusion layer and in the vicinity of the through hole; The semiconductor device according to (1) or (2), wherein the PN junction of the protection element is formed between the semiconductor substrate and the well region.
  • the protection element is composed of a diffusion layer formed on the front surface side of the semiconductor substrate at a position where a hole opening from the back surface side of the semiconductor substrate is provided, The semiconductor device according to (1) or (2), wherein the PN junction of the protection element is formed between the semiconductor substrate and the diffusion layer.
  • the protected element is a MOS (Metal-Oxide-Semiconductor) transistor.
  • a protected element formed on the front surface side of a semiconductor substrate; a protection element formed on the semiconductor substrate and electrically connected to the protected element; a through hole penetrating from the back surface to the front surface of the semiconductor substrate, the protection element is composed of a diffusion layer formed on the front surface side of the semiconductor substrate and one or more well regions formed in the semiconductor substrate at a position deeper than the diffusion layer, a PN junction formed between the semiconductor substrate and the well region, wherein at least a portion of a PN junction interface is formed adjacent to a rear surface of the semiconductor substrate.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本開示は、より好適に保護素子のＰＩＤ保護能力を向上させることができるようにする半導体装置に関する。 本開示の半導体装置は、半導体基板のおもて面側に形成された被保護素子と、半導体基板に形成され、被保護素子と電気的に接続された保護素子と、半導体基板の裏面からおもて面に貫通した貫通孔とを備える。保護素子と被保護素子は、それぞれＰＮ接合部を有し、前記半導体基板の断面視において、保護素子のＰＮ接合部のＰＮ接合界面と半導体基板の裏面との距離は、被保護素子のＰＮ接合部のＰＮ接合界面と半導体基板の裏面との距離より小さい。本開示は、例えばＣＭＯＳイメージセンサに適用することができる。

Description

半導体装置
　本開示は、半導体装置に関し、特に、より好適に保護素子のＰＩＤ保護能力を向上させることができるようにする半導体装置に関する。
　従来、半導体基板のプロセス中のプラズマ光（特に紫外線）によって、プラズマ電荷を逃がす保護素子を活性化させる技術がある。プラズマ加工中のみ保護素子におけるリーク電流を増加させることで、被保護素子へのＰＩＤ（Plasma Induced Damage）を抑える技術である。例えば、特許文献１には、プラズマ光がアンテナ保護素子の活性領域表面に照射されやすくなるよう、配線レイアウトの制約を設けた半導体装置が開示されている。
特開２００７－２９９８９８号公報
　特許文献１に開示されているような配線レイアウトの工夫では、半導体基板の裏面側から貫通孔を形成するプロセスにおいて、保護素子のＰＩＤ保護能力を向上させることはできなかった。
　本開示は、このような状況に鑑みてなされたものであり、より好適に保護素子のＰＩＤ保護能力を向上させることができるようにするものである。
　本開示の第１の側面の半導体装置は、半導体基板のおもて面側に形成された被保護素子と、前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、前記半導体基板の裏面からおもて面に貫通した貫通孔とを備え、前記保護素子と前記被保護素子は、それぞれＰＮ接合部を有し、前記半導体基板の断面視において、前記保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離は、前記被保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離より小さい半導体装置である。
　本開示の第２の側面の半導体装置は、半導体基板のおもて面側に形成された被保護素子と、前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、前記半導体基板の裏面からおもて面に貫通した貫通孔とを備え、前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置に形成された１層以上のウェル領域から構成され、前記半導体基板と前記ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、前記半導体基板の裏面に近接するように形成される半導体装置である。
　本開示の第１の側面においては、半導体基板のおもて面側に形成された被保護素子と、前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、前記半導体基板の裏面からおもて面に貫通した貫通孔とを備える半導体装置において、前記保護素子と前記被保護素子が、それぞれＰＮ接合部を有し、前記半導体基板の断面視において、前記保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離は、前記被保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離より小さい。
　本開示の第２の側面においては、半導体基板のおもて面側に形成された被保護素子と、前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、前記半導体基板の裏面からおもて面に貫通した貫通孔とを備える半導体装置において、前記保護素子が、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置に形成された１層以上のウェル領域から構成され、前記半導体基板と前記ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部が、前記半導体基板の裏面に近接するように形成される。
本開示に係る技術を適用した半導体装置の構成例を示す断面図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 半導体装置の製造プロセスについて説明する図である。 従来の保護素子と本開示の保護素子を比較する図である。 半導体装置の他の構成例を示す断面図である。 半導体装置のさらに他の構成例を示す断面図である。 半導体装置のさらに他の構成例を示す断面図である。 半導体装置のさらに他の構成例を示す断面図である。 半導体装置のさらに他の構成例を示す断面図である。 半導体装置のさらに他の構成例を示す平面図である。 半導体装置のさらに他の構成例を示す断面図である。
　以下、本開示を実施するための形態（以下、実施形態とする）について説明する。なお、説明は以下の順序で行う。
　１．従来技術とその問題点
　２．半導体装置の構成例
　３．半導体装置の製造プロセス
　４．その他の実施形態
　５．変形例
＜１．従来技術とその問題点＞
　従来、半導体基板のプロセス中のプラズマ光（特に紫外線）によって、プラズマ電荷を逃がす保護素子を活性化させる技術がある。プラズマ加工中のみ保護素子におけるリーク電流を増加させることで、被保護素子へのＰＩＤを抑える技術である。例えば、特許文献１（特開２００７－２９９８９８号公報）には、プラズマ光がアンテナ保護素子の活性領域表面に照射されやすくなるよう、配線レイアウトの制約を設けた半導体装置が開示されている。
　半導体基板の裏面側から半導体基板を貫く貫通孔を形成するプラズマ加工を行う場合、貫通孔の面積やアスペクト比が大きくなり、被保護素子へのＰＩＤの影響が大きくなる。この場合、既存の保護素子ではＰＩＤ保護能力が十分でなく、被保護素子へのダメージが大きくなってしまう。
　さらに、半導体基板の裏面側からプラズマ加工を行う場合、保護素子は半導体基板のおもて面側にＦＥＯＬ（Front-End-Of-Line）で形成されるため、半導体基板のおもて面側からプラズマ加工を行う場合と比べてプラズマ光による保護素子の活性化は期待できない。加えて、従来と比べてＰＩＤ保護能力が低下してしまうことが想定される。
　このように、特許文献１に開示されているような配線レイアウトの工夫では、半導体基板の裏面側から貫通孔を形成するプロセスにおいて、保護素子のＰＩＤ保護能力を向上させることはできなかった。
　これに対して、本開示の半導体装置においては、半導体基板の裏面側からのプラズマ光が保護素子のＰＩＤ保護能力を向上させるよう、保護素子においてプラズマ電荷のリークが発生する箇所であるＰＮ接合部を、半導体基板の裏面側に近い位置に形成する。これにより、プラズマ光が保護素子のＰＮ接合部に届くことで、ＰＮ接合部に流れることのできるＰＩＤ電荷量が増加し、半導体基板の裏面側からのプラズマ加工で発生する被保護素子へのダメージの抑制が可能となる。
＜２．半導体装置の構成例＞
　図１は、本開示に係る技術を適用した半導体装置１の構成例を示す断面図である。
　図１に示される断面構成は、３層積層構造を有する半導体装置１を構成する一部であってもよいし、ＷＬＣＳＰ（Wafer Level Chip Size Package）構造を有する半導体装置１を構成する一部であってもよい。半導体装置１は、半導体基板上に被保護素子が形成される様々な種類のデバイスに適用することができる。具体的には、半導体装置１は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサやＴｏＦ（Time of Flight）センサなどの光検出装置、ＣＰＵ（Central Processing Unit）など半導体チップに適用することができる。
　半導体装置１は、ＳｉからなるＰ型半導体基板（Ｐｓｕｂ）１０、Ｐ型半導体基板１０のおもて面側（図中上側）に形成された配線層２０、および、Ｐ型半導体基板１０の裏面側（図中下側）に形成された誘電体層３０を含むように構成される。
　Ｐ型半導体基板１０のおもて面側には、被保護素子１１と保護素子１２が形成される。
　被保護素子１１は、Ｎ型のＭＯＳトランジスタとして構成される。すなわち、被保護素子１１は、Ｎ型拡散層（Ｎ＋）からなるソース層とドレイン層、ソース層とドレイン層の間に形成されたチャネル層、および、チャネル層上に形成されたゲート電極から構成される。被保護素子１１のＮ型拡散層（ソース層とドレイン層）とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。
　保護素子１２は、Ｐ型半導体基板１０のおもて面側に形成されたＮ型拡散層（Ｎ＋）と、Ｐ型半導体基板１０においてＮ型拡散層より深い位置に形成されたＮ型ウェル領域（ＮＷ）から構成される。保護素子１２のＮ型ウェル領域とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｎ型拡散層、Ｎ型ウェル領域、およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。
　ここで、Ｐ型半導体基板１０の断面視において、保護素子１２のＰＮ接合部のＰＮ接合界面とＰ型半導体基板１０の裏面との距離は、被保護素子１１のＰＮ接合部のＰＮ接合界面とＰ型半導体基板１０の裏面との距離より小さくなるように形成される。
　すなわち、保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２の型ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面に近接するように形成されている。より詳細には、Ｐ型半導体基板１０が、その膜厚ｈが３μｍ程度となるように形成される場合において、保護素子１２は、そのＰＮ接合部のＰＮ接合界面とＰ型半導体基板１０の裏面との距離ｔが０．５μｍより小さくなるように形成される。
　配線層２０においては、複数層（図１の例では３層）に渡って配線２１が形成される。配線２１と被保護素子１１、配線２１と保護素子１２は、それぞれコンタクト２２により電気的に接続されている。すなわち、被保護素子１１と保護素子１２とは、互いに電気的に接続されている。また、誘電体層３０は、ＳｉＯやＳｉＮなどの材料で形成される。
　Ｐ型半導体基板１０においては、誘電体層３０とともにＰ型半導体基板１０の裏面からおもて面に貫通した貫通孔４０が形成される。さらに、Ｐ型半導体基板１０においては、貫通孔４０がＣｕなどの金属材料で埋め込まれることにより貫通電極５０が形成される。貫通孔４０が、Ｐ型半導体基板１０のおもて面から配線層２０の配線２１の一部に到達するように形成されることで、貫通電極５０と配線２１とは、互いに電気的に接続されるようになる。すなわち、被保護素子１１と保護素子１２とは、貫通電極５０と電気的に接続されている。
＜３．半導体装置の製造プロセス＞
　図２～図５を参照して、Ｐ型半導体基板１０のおもて面側に配線層２０が形成され、Ｐ型半導体基板１０の裏面側に誘電体層３０が形成された後の半導体装置１の製造プロセスについて説明する。
　まず、図２に示される工程Ｐ１において、誘電体層３０上（図中下側）にフォトレジスト１１０を塗布した後、貫通孔４０を形成する領域に図示せぬフォトマスクを形成した状態で、プラズマを用いたドライエッチングが行われる。これにより、Ｐ型半導体基板１０を貫通する貫通孔４０が形成される。
　次に、図３に示される工程Ｐ２において、ＣＶＤ（Chemical Vapor Deposition）により、誘電体層３０上および貫通孔４０内に、層間絶縁膜としてのＴＥＯＳ（Tetra Eth Oxy Silane）膜１２０が成膜される。
　次いで、図４に示される工程Ｐ３において、プラズマを用いたエッチバックにより、貫通孔４０が、Ｐ型半導体基板１０のおもて面から配線層２０の配線２１の一部に到達するように形成される。
　このとき、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｎ型拡散層（Ｎ＋）、Ｎ型ウェル領域（ＮＷ）へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、保護素子１２のＰＮ接合部において発生するプラズマ電荷のリークが増加し、保護素子１２のＰＩＤ保護能力を向上させることができる。
　その後、図５に示される工程Ｐ４において、貫通孔４０がＣｕ材料１３０で埋め込まれることにより貫通電極５０が形成される。
　以上の製造プロセスによれば、本開示に係る技術を適用した半導体装置１において、保護素子のＰＮ接合部を半導体基板の裏面側に近い位置に形成することで、半導体基板の裏面側から貫通孔を形成するプロセス中の保護素子のＰＩＤ保護能力を向上させることができる。ひいては、半導体基板の裏面側からのプラズマ加工で発生する被保護素子へのダメージの抑制が可能となる。
　具体的には、本開示に係る技術を適用した保護素子によれば、従来の保護素子と比較して、被保護素子に流れ込むＰＩＤ電流を３０分の１程度に削減することができる。特に、プロセス中の保護素子のＰＩＤ保護能力は、ＰＮ接合部に侵入するプラズマ光の光強度に依存し、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面との距離を０．５μｍより小さくすることで、より顕著にその効果を奏することができる。
　また、本開示に係る技術を適用した保護素子によれば、従来の保護素子と比較して、その面積を小さくすることができる。
　図６は、同等のＰＩＤ保護能力を有する従来の保護素子と本開示の保護素子を比較する図である。
　図６のＡ図には、配線層２０の上面からみた従来の保護素子１２ａ（Ｎ型拡散層）が示されている。保護素子１２ａは、１０μｍ四方で形成され、複数の配線２１とコンタクト２２を介して、図示せぬ貫通電極および被保護素子と接続される。このように、従来の保護素子では、プラズマ電荷を逃がすために大面積の拡散層が必要であった。
　図６のＢ図には、配線層２０の上面からみた本開示の保護素子１２（Ｎ型拡散層）が示されている。保護素子１２は、１μｍ四方で形成され、１のみの配線２１とコンタクト２２を介して、図示せぬ貫通電極および被保護素子と接続される。このように、本開示の保護素子によれば、半導体基板中のＰＮ接合部においてプラズマ電荷のリーク量を増大させることができるため、その面積を従来の保護素子と比べて１００分１程度に縮小することができる。結果として、半導体基板におけるフットプリントを削減することができ、回路面積をシュリンクすることが可能となる。
＜４．その他の実施形態＞
　本開示に係る技術を適用した半導体装置１は、上述した実施形態に限らず、他の実施形態を採ることができる。以下においては、図４に示される工程Ｐ３と同様、プラズマを用いたエッチバックにより貫通孔４０が形成される際の断面構成を参照して説明する。
（保護素子の極性の他の例）
　図７は、半導体装置１の他の構成例を示す断面図である。
　図７の半導体装置１は、保護素子１２の極性が、図１の半導体装置１とは異なる。
　図７の保護素子１２は、Ｐ型半導体基板１０のおもて面側に形成されたＰ型拡散層（Ｐ＋）と、Ｐ型半導体基板１０においてＰ型拡散層より深い位置に形成されたＮ型ウェル領域（ＮＷ）から構成される。保護素子１２のＮ型ウェル領域とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｐ型拡散層、Ｎ型ウェル領域、およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。
　保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２の型ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面に近接するように形成される。
　このような構造により、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｐ型拡散層（Ｐ＋）、Ｎ型ウェル領域（ＮＷ）へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、保護素子１２のＰＮ接合部において発生するプラズマ電荷のリークが増加し、保護素子１２のＰＩＤ保護能力を向上させることができる。
　なお、図７の半導体装置１において、被保護素子１１は、Ｐ型のＭＯＳトランジスタとして構成され、Ｐ型拡散層（Ｐ＋）より深い位置に形成されたＮ型ウェル領域（ＮＷ）を含むようにして構成される。
（ディープウェル領域を有する保護素子）
　図８および図９は、半導体装置１のさらに他の構成例を示す断面図である。
　図８および図９の半導体装置１は、保護素子１２が、半導体基板のおもて面側に形成された拡散層、半導体基板において拡散層より深い位置に形成された第１のウェル領域、および、第１のウェル領域より深い位置に形成された第２のウェル領域から構成される点で、図１の半導体装置１とは異なる。
　図８の保護素子１２は、Ｐ型半導体基板１０のおもて面側に形成されたＰ型拡散層（Ｐ＋）、Ｐ型半導体基板１０においてＰ型拡散層より深い位置に形成されたＰ型ウェル領域（ＰＷ）、および、Ｐ型ウェル領域より深い位置に形成されたＮ型ディープウェル領域（ＤＮＷ）から構成される。保護素子１２のＮ型ディープウェル領域とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｐ型拡散層、Ｐ型ウェル領域、Ｎ型ディープウェル領域、およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。
　保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２のＮ型ディープウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面に近接するように形成される。
　このような構造により、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｐ型拡散層（Ｐ＋）、Ｎ型ウェル領域（ＮＷ）、Ｎ型ディープウェル領域（ＤＮＷ）へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、保護素子１２のＰＮ接合部において発生するプラズマ電荷のリークが増加し、保護素子１２のＰＩＤ保護能力を向上させることができる。
　なお、図８の半導体装置１においては、被保護素子１１（Ｎ型のＭＯＳトランジスタ）のゲート電極がＮ型ディープウェル領域（ＤＮＷ）と電気的に接続されることで、被保護素子１１と保護素子１２が電気的に接続されている。
　図９の保護素子１２は、Ｐ型半導体基板１０のおもて面側に形成されたＮ型拡散層（Ｎ＋）、Ｐ型半導体基板１０においてＰ型拡散層より深い位置に形成されたＮ型ウェル領域（ＮＷ）、および、Ｎ型ウェル領域より深い位置に形成されたＮ型ディープウェル領域（ＤＮＷ）から構成される。保護素子１２のＮ型ディープウェル領域とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｎ型拡散層、Ｎ型ウェル領域、Ｎ型ディープウェル領域、およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。
　保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２のＮ型ディープウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面に近接するように形成される。
　このような構造により、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｎ型拡散層（Ｎ＋）、Ｎ型ウェル領域（ＮＷ）、Ｎ型ディープウェル領域（ＤＮＷ）へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、保護素子１２のＰＮ接合部において発生するプラズマ電荷のリークが増加し、保護素子１２のＰＩＤ保護能力を向上させることができる。
　なお、図９の半導体装置１においても、被保護素子１１（Ｎ型のＭＯＳトランジスタ）のゲート電極がＮ型ディープウェル領域（ＤＮＷ）と電気的に接続されることで、被保護素子１１と保護素子１２が電気的に接続されている。
（半導体基板の深い領域に形成された保護素子）
　図１０は、半導体装置１のさらに他の構成例を示す断面図である。
　図１０の半導体装置１は、保護素子１２が、半導体基板において、半導体基板のおもて面側より裏面側に近接した位置に形成された不純物領域から構成される点で、図１の半導体装置１とは異なる。
　図１０の保護素子１２は、Ｐ型半導体基板１０において、Ｐ型半導体基板１０のおもて面側より裏面側に近接した位置に形成されたＮ型不純物領域から構成される。このＮ型不純物領域は、Ｐ型半導体基板１０内の深い領域にイオン注入することで形成される。さらに、図１０の保護素子１２においては、Ｐ型半導体基板１０内の深い領域までコンタクト２２が形成されている。保護素子１２のＮ型不純物領域とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｎ型不純物領域およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。
　保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２のＮ型不純物領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面に近接するように形成される。
　このような構造により、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｎ型不純物領域へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、保護素子１２のＰＮ接合部において発生するプラズマ電荷のリークが増加し、保護素子１２のＰＩＤ保護能力を向上させることができる。
　さらに、保護素子１２のＮ型不純物領域の形成の際、Ｐ型半導体基板１０表面にイオン注入されないことにより、保護素子１２のフットプリントを削減することができる。
（貫通孔に近接した位置に形成された保護素子）
　図１１は、半導体装置１のさらに他の構成例を示す断面図である。
　図１１の半導体装置１は、保護素子１２が、半導体基板のおもて面側に形成された拡散層と、半導体基板において拡散層より深い位置かつ貫通孔に近接した位置に形成された型ウェル領域から構成される点で、図１の半導体装置１とは異なる。
　図１１の保護素子１２は、Ｐ型半導体基板１０のおもて面側に形成されたＮ型拡散層（Ｎ＋）と、Ｐ型半導体基板１０においてＮ型拡散層より深い位置かつ貫通孔４０に近接した位置に形成されたＮ型ウェル領域（ＮＷ）から構成される。保護素子１２のＮ型ウェル領域と、Ｐ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｎ型拡散層、Ｎ型ウェル領域、およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。
　保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２のＮ型ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面および貫通孔４０に近接するように形成される。より詳細には、図１２に示されるように、保護素子１２は、Ｐ型半導体基板１０の平面視で、そのＰＮ接合部のＰＮ接合界面と貫通孔４０との距離ｄが０．５μｍより小さくなるように形成される。
　このような構造により、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｎ型拡散層（Ｎ＋）、Ｎ型ウェル領域（ＮＷ）へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面と保護素子１２のＰＮ接合部のＰＮ接合界面の間、および、貫通孔４０と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、ＰＮ接合部において発生するプラズマ電荷のリークがより増加し、保護素子１２のＰＩＤ保護能力をさらに向上させることができる。
（半導体基板の裏面側から開口された孔部）
　図１３は、半導体装置１のさらに他の構成例を示す断面図である。
　図１３の半導体装置１は、保護素子１２が、半導体基板のおもて面側で、かつ、半導体基板の裏面側から開口された孔部が設けられた位置に形成された拡散層から構成される点で、図１の半導体装置１とは異なる。
　図１３の保護素子１２は、Ｐ型半導体基板１０のおもて面側で、かつ、Ｐ型半導体基板１０の裏面側から開口された孔部１０Ｈが設けられた位置に形成されたＮ型拡散層（Ｎ＋）から構成される。孔部１０Ｈは、誘電体層３０により埋め込まれている。保護素子１２のＮ型拡散層とＰ型半導体基板１０との間には、ＰＮ接合部が形成される。すなわち、保護素子１２は、Ｎ型拡散層およびＰ型半導体基板１０からなるＰＮ接合ダイオードを形成する。なお、図１３の保護素子１２は、Ｎ型拡散層とＮ型ウェル領域から構成されてもよい。
　保護素子１２により形成されるＰＮ接合ダイオードにおいて、Ｐ型半導体基板１０と保護素子１２のＮ型拡散層との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、Ｐ型半導体基板１０の裏面（孔部１０Ｈ）に近接するように形成される。より詳細には、保護素子１２は、そのＰＮ接合部とＰ型半導体基板１０の裏面（孔部１０Ｈ）との距離ｔが０．５μｍより小さくなるように形成される。
　このような構造により、プラズマ加工により発生したプラズマ電荷（ＰＩＤ電流）が、貫通孔４０から露出した配線２１を介して、配線２１と電気的に接続されている被保護素子１１や保護素子１２に入り込む。特に、保護素子１２においては、配線２１とコンタクト２２を介して、Ｐ型拡散層（Ｐ＋）へとプラズマ電荷が流入する。
　一方で、Ｐ型半導体基板１０の裏面（孔部１０Ｈ）と保護素子１２のＰＮ接合部のＰＮ接合界面の間のＳｉの膜厚が薄いことにより、プラズマ光ＰＬが保護素子１２のＰＮ接合部に侵入する。これにより、Ｐ型半導体基板１０の膜厚が比較的厚い場合であっても、保護素子１２のＰＮ接合部において発生するプラズマ電荷のリークが増加し、保護素子１２のＰＩＤ保護能力を向上させることができる。
＜５．変形例＞
　以上において説明した実施形態は、適宜組み合わせることが可能である。また、上述した実施形態において、Ｐ型およびＮ型の導電型は全て逆であってもよい。
　さらに、本開示に係る技術を適用した半導体装置１において、被保護素子は、ＭＯＳトランジスタに限らず、他の素子であってもよい。例えば、被保護素子は、配線層２０の配線２１の層間において３次元的に形成されたＭＩＭ（Metal-Insulator-Metal）容量素子であってもよい。
　本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、本開示に係る技術を適用した実施形態は、上述した実施形態に限定されるものではなく、本開示に係る技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本開示は以下のような構成をとることができる。
（１）
　半導体基板のおもて面側に形成された被保護素子と、
　前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、
　前記半導体基板の裏面からおもて面に貫通した貫通孔と
　を備え、
　前記保護素子と前記被保護素子は、それぞれＰＮ接合部を有し、
　前記半導体基板の断面視において、前記保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離は、前記被保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離より小さい
　半導体装置。
（２）
　前記貫通孔に形成された貫通電極をさらに備え、
　前記保護素子と前記被保護素子は、前記貫通電極と電気的に接続されている
　（１）に記載の半導体装置。
（３）
　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置に形成されたウェル領域から構成され、
　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記ウェル領域との間に形成される
　（１）または（２）に記載の半導体装置。
（４）
　前記保護素子は、前記半導体基板と逆導電型の前記拡散層と、前記半導体基板と逆導電型の前記ウェル領域から構成される
　（３）に記載の半導体装置。
（５）
　前記保護素子は、前記半導体基板と同一導電型の前記拡散層と、前記半導体基板と逆導電型の前記ウェル領域から構成される
　（３）に記載の半導体装置。
（６）
　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層、前記半導体基板において前記拡散層より深い位置に形成された第１のウェル領域、および、前記第１のウェル領域より深い位置に形成された第２のウェル領域から構成され、
　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記第２のウェル領域との間に形成される
　（１）または（２）に記載の半導体装置。
（７）
　前記保護素子は、前記半導体基板と同一導電型の前記拡散層、前記半導体基板と同一導電型の前記第１のウェル領域、および、前記半導体基板と逆導電型の前記第２のウェル領域から構成される
　（６）に記載の半導体装置。
（８）
　前記保護素子は、前記半導体基板と逆導電型の前記拡散層、前記半導体基板と逆導電型の前記第１のウェル領域、および、前記半導体基板と逆導電型の前記第２のウェル領域から構成される
　（６）に記載の半導体装置。
（９）
　前記保護素子は、前記半導体基板において、前記半導体基板のおもて面側より裏面側に近接した位置に形成された不純物領域から構成され、
　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記不純物領域との間に形成される
　（１）または（２）に記載の半導体装置。
（１０）
　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置かつ前記貫通孔に近接した位置に形成されたウェル領域から構成され、
　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記ウェル領域との間に形成される
　（１）または（２）に記載の半導体装置。
（１１）
　前記保護素子は、前記半導体基板のおもて面側で、かつ、前記半導体基板の裏面側から開口された孔部が設けられた位置に形成された拡散層から構成され、
　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記拡散層との間に形成される
　（１）または（２）に記載の半導体装置。
（１２）
　前記保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離は、０．５μｍより小さい
　（１）から（１１）のいずれかに記載の半導体装置。
（１３）
　前記被保護素子は、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである
　（１）から（１２）のいずれかに記載の半導体装置。
（１４）
　半導体基板のおもて面側に形成された被保護素子と、
　前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、
　前記半導体基板の裏面からおもて面に貫通した貫通孔と
　を備え、
　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置に形成された１層以上のウェル領域から構成され、
　前記半導体基板と前記ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、前記半導体基板の裏面に近接するように形成される
　半導体装置。
　１　半導体装置，　１０　Ｐ型半導体基板，　１１　被保護素子，　１２　保護素子，　２０　配線層，　２１　配線，　２２　コンタクト，　３０　誘電体層，　４０　貫通孔，　５０　貫通電極

Claims (14)

  1. 　半導体基板のおもて面側に形成された被保護素子と、
    　前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、
    　前記半導体基板の裏面からおもて面に貫通した貫通孔と
    　を備え、
    　前記保護素子と前記被保護素子は、それぞれＰＮ接合部を有し、
    　前記半導体基板の断面視において、前記保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離は、前記被保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離より小さい
    　半導体装置。
  2. 　前記貫通孔に形成された貫通電極をさらに備え、
    　前記保護素子と前記被保護素子は、前記貫通電極と電気的に接続されている
    　請求項１に記載の半導体装置。
  3. 　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置に形成されたウェル領域から構成され、
    　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記ウェル領域との間に形成される
    　請求項２に記載の半導体装置。
  4. 　前記保護素子は、前記半導体基板と逆導電型の前記拡散層と、前記半導体基板と逆導電型の前記ウェル領域から構成される
    　請求項３に記載の半導体装置。
  5. 　前記保護素子は、前記半導体基板と同一導電型の前記拡散層と、前記半導体基板と逆導電型の前記ウェル領域から構成される
    　請求項３に記載の半導体装置。
  6. 　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層、前記半導体基板において前記拡散層より深い位置に形成された第１のウェル領域、および、前記第１のウェル領域より深い位置に形成された第２のウェル領域から構成され、
    　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記第２のウェル領域との間に形成される
    　請求項２に記載の半導体装置。
  7. 　前記保護素子は、前記半導体基板と同一導電型の前記拡散層、前記半導体基板と同一導電型の前記第１のウェル領域、および、前記半導体基板と逆導電型の前記第２のウェル領域から構成される
    　請求項６に記載の半導体装置。
  8. 　前記保護素子は、前記半導体基板と逆導電型の前記拡散層、前記半導体基板と逆導電型の前記第１のウェル領域、および、前記半導体基板と逆導電型の前記第２のウェル領域から構成される
    　請求項６に記載の半導体装置。
  9. 　前記保護素子は、前記半導体基板において、前記半導体基板のおもて面側より裏面側に近接した位置に形成された不純物領域から構成され、
    　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記不純物領域との間に形成される
    　請求項２に記載の半導体装置。
  10. 　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置かつ前記貫通孔に近接した位置に形成されたウェル領域から構成され、
    　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記ウェル領域との間に形成される
    　請求項２に記載の半導体装置。
  11. 　前記保護素子は、前記半導体基板のおもて面側で、かつ、前記半導体基板の裏面側から開口された孔部が設けられた位置に形成された拡散層から構成され、
    　前記保護素子の前記ＰＮ接合部は、前記半導体基板と前記拡散層との間に形成される
    　請求項２に記載の半導体装置。
  12. 　前記保護素子の前記ＰＮ接合部のＰＮ接合界面と前記半導体基板の裏面との距離は、０．５μｍより小さい
    　請求項１に記載の半導体装置。
  13. 　前記被保護素子は、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである
    　請求項１に記載の半導体装置。
  14. 　半導体基板のおもて面側に形成された被保護素子と、
    　前記半導体基板に形成され、前記被保護素子と電気的に接続された保護素子と、
    　前記半導体基板の裏面からおもて面に貫通した貫通孔と
    　を備え、
    　前記保護素子は、前記半導体基板のおもて面側に形成された拡散層と、前記半導体基板において前記拡散層より深い位置に形成された１層以上のウェル領域から構成され、
    　前記半導体基板と前記ウェル領域との間に形成されたＰＮ接合部のＰＮ接合界面の少なくとも一部は、前記半導体基板の裏面に近接するように形成される
    　半導体装置。
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