WO2025239247A1 - 検査システム、および検査方法 - Google Patents

検査システム、および検査方法

Info

Publication number
WO2025239247A1
WO2025239247A1 PCT/JP2025/016664 JP2025016664W WO2025239247A1 WO 2025239247 A1 WO2025239247 A1 WO 2025239247A1 JP 2025016664 W JP2025016664 W JP 2025016664W WO 2025239247 A1 WO2025239247 A1 WO 2025239247A1
Authority
WO
WIPO (PCT)
Prior art keywords
inspection
test
cells
inspection system
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/016664
Other languages
English (en)
French (fr)
Inventor
剛 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of WO2025239247A1 publication Critical patent/WO2025239247A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices

Definitions

  • This disclosure relates to an inspection system and an inspection method.
  • Patent Document 1 discloses an inspection system (substrate inspection system) equipped with multiple inspection cells (cells) for inspecting substrates.
  • This type of inspection system equips all inspection cells with multiple types of test resources used for inspecting substrates, making it possible to inspect substrates in approximately parallel fashion in each inspection cell.
  • substrate inspection is viewed in units of multiple test resources, there are test resources with low utilization rates.
  • This disclosure provides technology that can reduce inspection costs in an inspection system that inspects multiple substrates.
  • an inspection system having a plurality of inspection cells for inspecting substrates, the inspection including a plurality of types of test resources, and some of the plurality of inspection cells and other inspection cells having mutually different types of test resources from the plurality of types of test resources.
  • inspection costs can be reduced in an inspection system that inspects multiple substrates.
  • FIG. 1 is a diagram illustrating an overall configuration of an inspection system according to an embodiment of the present disclosure.
  • 2 is a schematic cross-sectional view of the inspection system of FIG. 1 taken along a horizontal direction;
  • FIG. 2 is a schematic enlarged vertical cross-sectional view showing an inspection cell.
  • FIG. 1 illustrates test resources for wafer inspection.
  • FIG. 10 is a diagram showing each test cell in one cell row in a test system according to a reference example.
  • FIG. 2 is a diagram showing each inspection cell in one cell row in the inspection system according to the first embodiment.
  • FIG. 2 is a perspective view showing an example of the arrangement of test resources in the inspection system according to the first embodiment.
  • FIG. 10 is a diagram showing a test sequence and each test cell in a cell row according to a first modified example.
  • FIG. 10 is a diagram showing a test sequence and each test cell in a cell row according to a second modified example. 4 is a flowchart showing an inspection method of the inspection system according to the first embodiment.
  • FIG. 10 is a diagram showing an inspection state of an inspection cell of an inspection system according to another reference example.
  • FIG. 10 is a diagram showing an inspection state of an inspection cell of an inspection system according to a second embodiment.
  • FIG. 1 is a diagram illustrating an example of an inspection sequence of a burn-in test.
  • FIG. 10 is a diagram showing an example of movement of a test head in a burn-in test. 10 is a timing chart showing each test cell in a burn-in test.
  • FIG. 11 is a schematic cross-sectional view taken along the horizontal direction of an inspection system according to a third embodiment.
  • FIG. 1 is a diagram showing the overall configuration of an inspection system 100 according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view of the inspection system 100 of FIG. 1 taken along the horizontal direction.
  • the inspection system 100 is configured as a multi-inspection system capable of simultaneously inspecting multiple substrates using multiple inspection cells 10.
  • An example of a substrate inspected by the inspection system 100 is a wafer W having multiple semiconductor devices, such as LSIs and semiconductor memories, which are devices to be inspected.
  • the substrate is not limited to a wafer W, and may be a carrier on which semiconductor devices are arranged, a glass substrate, a single chip, an electronic circuit board, etc.
  • the inspection system 100 has a cell row in which six inspection cells 10 are lined up along the horizontal direction (X-axis direction), and four of these cell rows are stacked along the vertical direction (Z-axis direction), resulting in a total of 24 inspection cells 10 arranged in a matrix. It goes without saying that there are no particular limitations on the number and arrangement of the inspection cells 10.
  • the inspection system 100 may have a configuration in which multiple inspection cells 10 are lined up horizontally rather than stacked.
  • the inspection system 100 may have the expandability to allow the number of inspection cells 10 to be increased or decreased after the system is installed.
  • the inspection system 100 includes a housing 11 that houses each of the matrix-shaped inspection cells 10, forming a cell tower.
  • the inspection system 100 also includes a control device 90 inside the housing 11 that controls the operation of the inspection system 100.
  • the control device 90 may also be provided outside the housing 11.
  • the housing 11 of the inspection system 100 is divided into a loading/unloading area 12 where wafers W are loaded and unloaded, a transfer area 13 where wafers W are transferred, and an inspection area 14 which has multiple inspection cells 10 and where wafers W are actually inspected.
  • the loading/unloading area 12 is provided with a load port 15, an aligner 16, etc.
  • a container C such as a FOUP (Front Opening Unified Pod) that can accommodate multiple wafers W, is set in the load port 15.
  • the aligner 16 adjusts the attitude of the wafer W (aligning the center position, circumferential position, etc.) before transferring the wafer W to the inspection cell 10.
  • the loading/unloading area 12 or the transfer area 13 may also be provided with a loader device (not shown) that transfers the wafer W to and from the container C.
  • the transfer area 13 has one or more transfer devices 18 capable of transferring wafers W.
  • the transfer devices 18 are equipped with a movement mechanism (not shown) that is movable in three dimensions (X-axis, Y-axis, and Z-axis directions), for example, and move between the transfer area 12 and the inspection area 14 within the housing 11 under the control of the control device 90.
  • the transfer device 18 holds the mounting table 18a at its standby position (not shown), and, under the operation of the loader device, places a wafer W from a container C on the load port 15 onto the mounting table 18a, and transfers the wafer W to the target inspection cell 10 in the inspection area 14.
  • the transfer device 18 also transfers the wafer W placed on the mounting table 18a from one inspection cell 10 to another inspection cell 10. Furthermore, the transfer device 18 transfers the wafer W after inspection from the inspection area 14 to the load/unload area 12 and stores it in the container C.
  • the transfer device 18 may also transfer the probe card 22 between the load/unload area 12 and the inspection area 14 when replacing the probe card 22 in the inspection cell 10, as described below.
  • the inspection area 14 includes multiple inspection cells 10 and imaging devices 19 that capture images of wafers W being transported to the inspection cells 10.
  • an imaging device 19 is provided for each of multiple cell rows and is configured to be movable horizontally. Based on the control of the control device 90, the imaging device 19 captures an image of the wafer W being transported to the target inspection cell 10. The control device 90 uses the imaging information from the imaging device 19 to adjust the position of the wafer W relative to the inspection cell 10.
  • FIG 3 is a schematic vertical cross-sectional view showing an enlarged view of an inspection cell 10.
  • each inspection cell 10 is constructed by stacking a tester 20, an interface 21, and a probe card 22.
  • the tester 20 is supported via the base 21a of the interface 21, which is connected to a frame within the housing 11.
  • the probe card 22 is removably attached to the underside of the interface 21.
  • the inspection cell 10 inspects the wafer W by electrically connecting the tester 20 and the wafer W via the interface 21 and the probe card 22.
  • the probe card 22 has a disk-shaped main body 221, a number of electrodes 222 arranged on the upper surface of the main body 221, and a plurality of contact probes 223 connected to each electrode 222 and protruding downward from the underside of the main body 221.
  • Each contact probe 223 electrically contacts the electrode pads and solder bumps of each semiconductor device on the wafer W transported by the transport device 18.
  • Each contact probe 223 can, for example, contact all of the semiconductor devices on the wafer W at once, thereby enabling each semiconductor device to be tested simultaneously.
  • the interface 21 has a base 21a and a pogo frame 21b supported by the base 21a and having multiple through-holes 21h near the center.
  • a pogo block 211 consisting of multiple pogo pins is inserted into each through-hole 21h.
  • the top surface of the pogo block 211 is electrically connected to the tester 20, while the bottom surface is in electrical contact with multiple electrodes 222 on the probe card 22.
  • the interface 21 also has a vacuum mechanism 25 that creates a vacuum between it and the mounting table 18a that has the wafer W.
  • the vacuum mechanism 25 includes a flange 25a that engages with the interface 21 so as to be able to move up and down, a bellows 25b that surrounds the space between the interface 21 and the flange 25a, and seal members 25c and 25d that surround the spaces between the interface 21, the base 21a, and the probe card 22.
  • a contact member 25e that can airtightly contact the mounting table 18a on which the wafer W is placed is provided on the lower end surface of the flange 25a.
  • the vacuum mechanism 25 secures the base 21a and the interface 21 and integrates the mounting table 18a, the probe card 22, and the interface 21 by evacuating the space surrounded by the bellows 25b and the seal members 25c and 25d using a vacuum pump (not shown).
  • a vacuum pump not shown.
  • the interface 21 is not limited to a configuration in which the interface 21, probe card 22, and wafer W are integrated together using a vacuum mechanism 25; for example, the interface 21, probe card 22, and wafer W may be integrated together using a mechanical mechanism.
  • Each tester 20 is provided with a control circuit 29 inside the case of the tester 20 that operates each component.
  • the control circuit 29 is an electronic circuit for a computer that has one or more processors 29a, memory 29b, and input/output interfaces and communication interfaces (not shown).
  • the one or more processors 29a are a combination of one or more of the following: a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), an ASIC (Application Specific Integrated Circuit), an FPGA (Field-Programmable Gate Array), a circuit made up of multiple discrete semiconductors, etc.
  • the memory 29b includes a main memory device and an auxiliary memory device, and stores programs that operate each tester 20, as well as temporarily holding information required while the processor 29a is executing the program.
  • Each tester 20 also includes a main board 201, such as a motherboard (computer control board), and a test head 202 mounted on this main board 201.
  • the main board 201 includes the control circuit 29 described above, and is connected to each pogo block 211 of the interface 21.
  • the test head 202 has equipment, electronic components, circuit boards, etc. for inspecting the wafer W, and is fixed to the main board 201 to actually control the inspection of the wafer W.
  • test head 202 of the tester 20 is one that includes one or more test boards 203 having test resources used to inspect the wafer W.
  • the inspection of the wafer W confirms the state of the wafer W by executing multiple types of test resources.
  • Each test resource is executed by the operation of a dedicated circuit (electronic circuit) formed on the test board 203.
  • a test board 203 is installed in the tester 20 (for example, by inserting the card of the test board 203 into a slot on the main board 201), the tester 20 inspects the wafer W based on the test resources of that test board 203. Therefore, by selectively installing a test board 203, the tester 20 can set the test resources for the inspection to be performed on the wafer W. Test resources for inspecting the wafer W will be described in detail later.
  • control circuit 29 of the tester 20 and the control device 90 of the inspection system 100 are connected so that they can communicate with each other.
  • the control circuit 29 receives a control command from the control device 90, it controls each component of the tester 20 to perform an inspection on the wafer W in accordance with the test resources, and sends the inspection results to the control device 90.
  • the control device 90 aggregates the inspection results of each inspection cell 10, for example, by consolidating them into inspection data for the same wafer W, and determines whether the wafer W is normal or abnormal.
  • the control device 90 of the inspection system 100 is a computer that controls the entire inspection system 100 and has a processor 91, memory 92, input/output interface 93, and communication interface 94.
  • the processor 91 is a combination of one or more of the following: a CPU, GPU, ASIC, FPGA, and a circuit made up of multiple discrete semiconductors.
  • the memory 92 includes a main memory device and an auxiliary memory device, and forms the storage section of the control device 90.
  • the control device 90 is connected to each inspection cell 10, load port 15, aligner 16, transport device 18, imaging device 19, etc. via an input/output interface 93.
  • the control device 90 is also connected to a user interface (not shown) provided on the housing 11 of the inspection system 100, etc., via the input/output interface 93.
  • the user interface can be, for example, a monitor, speaker, keyboard, mouse, or touch panel.
  • the control device 90 acquires information entered by the user via the user interface, and based on this information, outputs control commands to each component of the inspection system 100 to inspect the wafer W. Furthermore, when the control device 90 receives inspection results for the wafer W from each inspection cell 10, it notifies the user of the inspection results via the user interface.
  • the control device 90 of the inspection system 100 controls the transport device 18 to transport the wafer W and position it below the probe card 22 of the target inspection cell 10.
  • the control device 90 controls the vacuum mechanism 25 of the tester 20 to evacuate the space sealed by the bellows 25b, sealing members 25c and 25d, contact members 25e, etc., thereby holding the wafer W and mounting table 18a against the interface 21. As a result of this holding, each semiconductor device on the wafer W (each electrode pad and each solder bump) comes into contact with each contact probe 223 on the probe card 22.
  • the tester 20 of each inspection cell 10 outputs power and signals from the control circuit 29 to each semiconductor device on the wafer W, and also acquires signals returned from the wafer W in the tester 20 to perform electrical testing of the wafer W.
  • the inspection cell 10 may be configured to inspect all of the devices to be inspected by repeatedly bringing one wafer W into contact with each contact probe 223 multiple times, for example, when the number of inspection units (such as IC chips) capable of inspecting the number of devices to be inspected on the wafer W is small.
  • the inspection system 100 is provided with a stage that can move the wafer W for each inspection cell 10. For example, the inspection system 100 may bring each contact probe 223 into contact with one wafer W to perform a test, then release the contact, move the wafer W using the stage to shift the contact position, and then make contact with each contact probe 223 again to perform the test.
  • FIG. 4A is a diagram illustrating test resources for inspecting a wafer W.
  • FIG. 4B is a diagram illustrating each inspection cell in one cell row in an inspection system 100' according to a reference example.
  • an inspection sequence having multiple types of test resources is set for inspecting a wafer W.
  • the inspection sequence is configured by arranging multiple types of test resources in series along the time axis.
  • each test resource corresponds to a specific inspection process (test) divided during the inspection of each semiconductor device on a wafer W.
  • each test resource is executed by a circuit on a dedicated test board 203 mounted on the main board 201 as described above.
  • Figure 4A illustrates an example of an inspection sequence having inspection process A (test resource A), inspection process B (test resource B), inspection process C (test resource C), and inspection process D (test resource D).
  • inspection processes include, for example, a test to check whether each semiconductor device on the wafer W is operating normally, a burn-in test that applies a continuous load such as power or clock, a logic test that checks the logic signals of the semiconductor device, and an analog test that checks the analog electrical characteristics of the semiconductor device (presence or absence of leakage, etc.).
  • Inspection system 100 completes the inspection of a single wafer W by performing all of inspection processes A through D on that wafer W.
  • the division into inspection processes A through D is for convenience of explanation; for example, one inspection process may have the function of performing multiple types of tests.
  • inspection processes A through D generally perform different types of tests on the wafer W, they may partially perform the same processing (for example, processing such as supplying a clock).
  • the inspection system 100' is configured to have the same four test resources A to D in all of the multiple inspection cells 10.
  • the inspection system 100' has a tester 20 with four test boards 203 (see Figure 3) installed on a main board 201 in each of the inspection cells 10.
  • the inspection system 100' configured in this manner is able to perform similar inspections on wafers W in all of the inspection cells 10.
  • test resource A and test resource D are only a few percent of the total inspection period for a wafer W. Providing test resources with short operating periods in all inspection cells 10 can have a cost impact on the system.
  • the inspection system 100 according to the first embodiment is configured so that some of the multiple inspection cells 10 have different types of test resources from the other inspection cells 10.
  • the configuration of this inspection system 100 will be described below with reference to FIGS. 5A and 5B.
  • FIG. 5A is a diagram showing each inspection cell in one cell row in the inspection system 100 according to the first embodiment.
  • FIG. 5B is a perspective view showing an example of the arrangement of test resources in the inspection system 100 according to the first embodiment.
  • the topmost cell row in the inspection system 100 has six inspection cells 10 arranged horizontally.
  • the inspection cells 10 in this cell row will be referred to as inspection cell 1, inspection cell 2, inspection cell 3, inspection cell 4, inspection cell 5, and inspection cell 6, in that order from left to right.
  • Inspection cell 1 has test resource A, but does not have the other test resources B to D.
  • Inspection cells 2 to 5 have test resources B and C, but do not have the other test resources A and D.
  • Inspection cell 5 has test resource D, but does not have the other test resources A to C.
  • the inspection cells 10 lined up in the horizontal direction each have test resources A to D required for inspecting a wafer W separately arranged, and one inspection cell 10 does not have four test resources A to D.
  • this inspection system 100 transports the wafer W to inspection cell 1 and performs inspection process A, then transports the wafer W to one of inspection cells 2-5 and performs inspection processes B and C, and finally transports the wafer W to inspection cell 6 and performs inspection process D.
  • this inspection system 100 can significantly reduce the number of test resources A-D across multiple inspection cells 10 as a whole.
  • the inspection system 100 can allocate test resource A, test resources B, C, and test resource D to each inspection cell 10 in each vertically stacked cell row. This allows the inspection system 100 to efficiently inspect the wafer W by transporting the wafer W horizontally for each cell row using the transport device 18 and performing inspection processes A to D (test resources A to D) respectively.
  • inspection system 100 increases the number of inspection cells 10 with test resources B and C, which have long operating periods, among test resources A to D, while reducing the number of inspection cells 10 with test resources A and D, which have short operating periods (see also Figure 4A).
  • This allows inspection cell 1 to inspect wafers W in a short period of time and send them out to inspection cells 2 to 5.
  • inspection cells 2 to 5 can inspect wafers W over a long period of time by transporting them in a dispersed manner.
  • inspection cell 6 can sequentially inspect wafers W inspected in inspection cells 2 to 5 in a short period of time.
  • test resources A to D in each inspection cell 10 should be optimized based on the operating period of each test resource A. For example, as in the first modified example shown in FIG. 6A, if the operating period of test resources A and D is shorter than that of test resources B and C, test resources A and D may be provided in inspection cell 1, and test resources B and C may be provided in the other inspection cells 2 to 6. In this case, when inspecting a wafer W, the inspection system 100 performs test resource A in inspection cell 1, performs test resource C in one of inspection cells 2 to 6, and then returns to inspection cell 1 to perform test resource D.
  • test cells 2 to 4 may be set to perform only test resource B. Then, test resources A, C, and D are allocated to the remaining test cell 10, for example by combining test resource C, which has the next longest operating period, with test resource D.
  • Figure 6B shows an example in which test resource A is allocated to test cell 1, and test resources C and D are allocated to test cells 5 and 6.
  • the inspection system 100 according to the first embodiment is basically configured as described above, and its operation (inspection method) will be explained below with reference to Figure 7.
  • Figure 7 is a flowchart showing the inspection method of the inspection system 100 according to the first embodiment.
  • the control device 90 of the inspection system 100 manages the inspection sequence for each wafer W, the operating status of each inspection cell 10, the operating status of the transport device 18, and the like during the inspection of the wafers W. For example, the control device 90 monitors which test resource in the inspection sequence has been executed for each wafer W, or which test resource is currently being executed, and controls the transport of the wafer W to the inspection cell 10 of the test resource to be executed next, the operation of the inspection cell 10, and the like. For example, the control device 90 performs the processing flow of steps S101 to S108 shown in Figure 7.
  • the control device 90 controls the transfer device 18 to remove the wafer W from the container C in the loading/unloading area 12 and transfer the wafer W to the first of the inspection cells 10, the inspection cell 1 having the test resource A (step S101). Before transferring the wafer W, the control device 90 determines whether the destination inspection cell 10 and cell row are available, and transfers the wafer W to an available inspection cell 10 and cell row. The same applies when transferring the wafer W between subsequent inspection cells 10.
  • control device 90 operates the inspection cell 1 to perform test resource A on the wafer W and receives the inspection results (step S102).
  • the control device 90 then receives the wafer W that has been inspected by test resource A using the transfer device 18, and transfers the wafer W to one of the inspection cells 2-5, which have test resources B and C, among the inspection cells 10 (step S103).
  • the next wafer W is transferred to the inspection cell 1 from which the wafer W was transferred, under the control of the control device 90.
  • control device 90 operates the inspection cell 10 (one of inspection cells 2-5) to which the wafer W that underwent test resource A was transferred, executes test resources B and C, and receives the inspection results (step S104).
  • test resources B and C have long operating periods, but the inspection system 100 can reduce the amount of empty space in each inspection cell 10 by distributing the wafer W across multiple inspection cells 2-5.
  • the control device 90 then receives the wafer W that underwent test resource B and C using the transfer device 18, and transfers the wafer W to inspection cell 6, which has test resource D, among the inspection cells 10 (step S105).
  • the control device 90 operates the transported inspection cell 6 to execute test resource D and receives the inspection results (step S106). Finally, the control device 90 receives the wafer W that has undergone the inspection of test resource D, in other words, all inspections, using the transport device 18, and transports the wafer W into a container C in the load/unload area 12 that contains inspected wafers W (step S107).
  • control device 90 creates inspection data by integrating the inspection results of the wafers W inspected in each inspection cell 10, determines the state of the wafers W (normal, abnormal) throughout the entire inspection sequence, and stores the data in memory 92 (step S108).
  • the inspection system 100 can continuously inspect multiple wafers W by sequentially transferring uninspected wafers W to available inspection cells 10 and repeating the above processing flow.
  • the inspection system 100 and inspection method disclosed herein are not limited to the above-described embodiment and may take various forms.
  • the inspection system 100 and inspection method have been described with reference to an example in which a wafer W is transported to each inspection cell 10 in the same cell row.
  • the inspection system 100 may transport the wafer W vertically between each inspection cell 10 using the transport device 18.
  • the wafer W may be transported to available inspection cells 2-5 in another cell row.
  • the inspection system 100 may stop the subsequent inspection of the wafer W in other inspection cells 10 (e.g., inspection cells 2-6).
  • the inspection system 100 is configured to transport the wafer W to an available inspection cell 10 among the multiple inspection cells 10 in accordance with the order of test resources A to D in the inspection sequence, and perform the inspection in that inspection cell 10.
  • the order of test resources A to D may be changed depending on the availability of the inspection cell 10.
  • the control device 90 can transport the wafer W to the optimal inspection cell 10 among the multiple inspection cells 10 that will perform each test resource, based on the multiple types of test resources A to D in the inspection sequence.
  • inspection system 100 may first transport the wafer W to inspection cell 6 to perform test resource D. Then, after performing test resource D, inspection system 100 can take measures such as transporting the wafer W to one of inspection cells 2-5 to perform test resources B and C.
  • FIG. 8A is a diagram showing the inspection state of an inspection cell 10A' of an inspection system 100A' according to another reference example.
  • FIG. 8B is a diagram showing the inspection state of an inspection cell 10A of an inspection system 100A according to the second embodiment.
  • FIG. 8C is a diagram illustrating an inspection sequence of a burn-in test.
  • FIG. 9A is a diagram showing an example of movement of a test head 202.
  • FIG. 9B is a timing chart of each of inspection cells 1 to 3 in a burn-in test.
  • the same components as those in the first embodiment will be assigned the same reference numerals, and detailed description thereof will be omitted.
  • test cell 10A' of the test system 100A' has a tester 20 integrated with a main board 201' and a test head 202'.
  • the test head 202' is fixed immovably to the main board 201'.
  • the interface 21 and probe card 22 of the inspection cell 10 described above are provided below the main board 201'.
  • the wafer W transferred to the transfer device 18 comes into electrical contact with each contact probe 223 of the probe card 22 based on the operation of the vacuum mechanism 25 (see Figure 3) and the like.
  • the test head 202' internally includes functional units such as a device power supply 205, a clock 206, an analog measurement system 207, a logic measurement system 208, and other measurement systems 209.
  • a device power supply 205 a clock 206
  • an analog measurement system 207 a logic measurement system 208
  • other measurement systems 209 some or all of the device power supply 205, the clock 206, the analog measurement system 207, the logic measurement system 208, and other measurement systems 209 may be provided on the test board 203 (see Figure 3) described above.
  • the device power supply 205 is connected to a power supply (not shown) and supplies power to the wafer W during inspection of the wafer W.
  • the clock 206 generates a clock pulse signal used during inspection of the wafer W and outputs the clock to the wafer W under the control of the test head 202'.
  • the analog measurement system 207 measures, for example, the electrical characteristics (voltage changes, current changes, etc.) of the semiconductor device during inspection of the wafer W.
  • the logic measurement system 208 measures, for example, signals collected based on the output of clocks, commands, logic signals, etc. during inspection of the wafer W.
  • the other measurement system 209 measures, for example, the presence or absence of leakage in the semiconductor device during inspection of the wafer W.
  • the inspection cell 10A' inspects the wafer W by operating a tester 20 that integrates a main board 201' and a test head 202'. In this case, the inspection system 100A' installs similar test heads 202' in all of the multiple inspection cells 10A'.
  • test resource B a burn-in test
  • Figure 8 (C) a load is continuously applied to the semiconductor devices on the wafer W to check their tolerance.
  • a burn-in test only power and clocks are continuously supplied from the tester 20 to the wafer W for several tens of hours, and analog and logic signals are collected at appropriate times (e.g., every hour). Therefore, the analog measurement system 207, logic measurement system 208, other measurement systems 209, etc. have short operating periods compared to the total period of the burn-in test, and are only needed at appropriate times.
  • the inspection system 100A has a configuration in which the number of test heads 202 is less than the number of main boards 201 of the tester 20, and one test head 202 is shared by multiple inspection cells 10.
  • the main board 201 is equipped with basic functions for inspecting the wafer W (device power supply 205, clock 206). Note that the basic functions may be pre-implemented on the main board 201, or may be integrated by attaching the test board 203. On the other hand, the main board 201 is configured not to have the function of receiving and processing signals from the semiconductor devices on the wafer W (analog measurement system 207, logic measurement system 208, other measurement system 209).
  • test head 202 is detachable from and relatively movable with respect to the main board 201, and while it does not have the basic function of inspecting wafers W, it does have the function of receiving and processing signals from semiconductor devices.
  • the test head 202 has the functions of an analog measurement system 207, a logic measurement system 208, and other measurement systems 209 (including the test board 203).
  • the test head 202 is also provided with a moving mechanism 204.
  • the moving mechanism 204 moves within the housing 11 under the control of the control device 90, and transports the test head 202 between multiple inspection cells 10A.
  • the tester 20 also has a connection structure (not shown) that automatically connects the main board 201 and the test head 202 when the test head 202 moves to the main board 201.
  • some of the multiple inspection cells 10A (e.g., inspection cell 1) have test heads 202, while the other inspection cells (e.g., inspection cell 2) do not.
  • each inspection cell 10A has a different type of test resource.
  • the test head 202 is carried out by the movement mechanism 204 and carried into the next inspection cell 10A, where it can perform processing there.
  • the processing content of the test head 202 can be set according to the progress of the inspection sequence in each inspection cell 10A.
  • the inspection system 100A can also reduce the number of test heads 202 (analog measurement system 207, logic measurement system 208, other measurement system 209), thereby enabling cost reduction.
  • the inspection system 100A is basically configured as described above, and its operation will be described below with reference to Figures 9A and 9B.
  • the test head 202 is configured to be able to move between each inspection cell 10A in one cell row using a movement mechanism 204.
  • Figure 9A illustrates an example in which the first test head 202a moves between inspection cells 1 to 3 and connects to the appropriate main board 201, and the second test head 202b moves between inspection cells 4 to 6 and connects to the appropriate main board 201.
  • inspection cells 1-6 When performing a burn-in test on a wafer W as shown in FIG. 8B, inspection cells 1-6 perform test resource Bs, which collects semiconductor device signals at the appropriate timing of the burn-in test (test resource B), requiring the function of the test head 202. Therefore, as shown in FIG. 9B, the control device 90 slightly staggers the timing of the inspection in inspection cells 1-3, thereby staggering the timing of connecting the test head 202 to the main board 201 overall in inspection cells 1-3. In other words, even in the inspection method of inspection system 100A, the process of inspection by inspection cell 1, the process of inspection by inspection cell 2, and the process of inspection by inspection cell 3 can be said to be different types of test resources at the same time. This inspection method allows inspection system 100A to smoothly continue inspecting wafers W without overlapping the timing of using the test head 202 in inspection cells 1-3 (and inspection cells 4-6).
  • Figures 9A and 9B show an example in which the test head 202 moves between three inspection cells 1-3 and 4-6, this number is not limited, and for example, a configuration in which one test head 202 moves for inspection cells 1-6 is also possible.
  • the inspection system 100A is not limited to a configuration in which the test head 202 moves in the cell row, but may also be configured to move the test head 202 in the vertical direction (up and down). Inspections by the inspection system 100A that moves the test head 202 are not limited to burn-in tests, and a similar configuration can be used when the operating periods of test resources are different in length.
  • the inspection system 100 is not limited to a configuration in which the test head 202 side of the inspection cell 10A is moved.
  • the inspection system 100A may be equipped with a prober device that moves the main board 201, interface 21, probe card 22, and wafer W (including the mounting table 18a) while the test head 202 side is fixed.
  • FIG. 10 is a schematic cross-sectional view of an inspection system 100B according to the third embodiment, taken along the horizontal direction.
  • the inspection system 100B may include a buffer 17 for storing multiple test heads 202 in the transport area 13 or the like.
  • the control device 90 of this inspection system 100B can select a test head 202 based on the test resources of the inspection cell 10A and move the selected test head 202 to the inspection cell 10A using a movement mechanism 204 at an appropriate timing. This allows the inspection system 100B to stock test heads 202 capable of performing multiple types of tests and provide the test heads 202 to the inspection cell 10A as needed.
  • the inspection system 100B can separately store the test heads 202 for the analog measurement system 207, the test heads 202 for the logic measurement system 208, and the test heads 202 for the other measurement systems 209. In this case, it is preferable that the inspection system 100B adjust the number of stored test heads 202 based on the operating period of each test.
  • a first aspect of the present disclosure is an inspection system 100, 100A, 100B comprising multiple inspection cells 10, 10A for inspecting substrates (wafers W), the inspection including multiple types of test resources, and some of the multiple inspection cells 10, 10A (e.g., inspection cell 1) and other inspection cells (inspection cell 2) have different types of test resources from the multiple types of test resources.
  • test systems 100, 100A, and 100B some test cells 1 and other test cells 2 have different types of test resources, thereby reducing the overall test resources and lowering the cost of testing.
  • the test systems 100, 100A, and 100B can suppress costs and promote miniaturization and a smaller footprint.
  • the test systems 100, 100A, and 100B can also improve the operating rate of the test cells 10 and 10A for the entire test.
  • the system also includes a transport device 18 capable of transporting substrates (wafers W) to multiple inspection cells 10, and a control device 90 that controls the multiple inspection cells 10 and the transport device 18.
  • the control device 90 sequentially transports substrates to multiple inspection cells 10 each having different types of test resources, and runs all of the multiple types of test resources in inspecting the substrate. This allows the inspection system 100 to run multiple types of test resources on all substrates to be inspected, enabling reliable and stable inspection of substrates.
  • the multiple test cells 10 are allocated in numbers optimized based on the operating periods of each of the multiple types of test resources. This allows the test system 100 to prevent the occurrence of idle test cells 10, further improving the operating rate of the entire test.
  • the number of test cells 10 with test resources having long operating periods is greater than the number of test cells 10 with test resources having short operating periods. This allows the testing system 100 to appropriately allocate the test cells 10, further increasing the operating rate.
  • the control device 90 also controls the transport device 18 based on the inspection sequence along the inspection timeline, and transports the substrate (wafer W) to the most suitable inspection cell 10 among the multiple inspection cells 10. This allows the inspection system 100 to reduce the number of waiting inspection cells 10 as much as possible and inspect multiple substrates in parallel.
  • control device 90 transports the substrate (wafer W) to an available inspection cell 10 among the multiple inspection cells 10 in accordance with the order of the multiple types of test resources set in the inspection sequence. This enables the inspection system 100 to properly inspect the substrate in accordance with the inspection sequence.
  • the control device 90 also changes the order of the multiple types of test resources set in the inspection sequence and transports the substrate (wafer W) to an available inspection cell 10 among the multiple inspection cells 10. This allows the inspection system 100 to further increase the utilization rate of available inspection cells 10, enabling efficient inspection of multiple substrates.
  • the multiple inspection cells 10A have a main board 201 electrically connected to the substrate (wafer W), and the inspection systems 100A and 100B are equipped with a test head 202 that is detachably connected to the main board 201, and the main board 201 and test head 202 are movable relative to each other.
  • the inspection systems 100A and 100B can connect the test head 202 to the main board 201 at the appropriate time to perform an inspection.
  • the main board 201 has the function of supplying at least power and a clock to the substrate (wafer W), and the test head 202 has the function of processing at least signals received from the substrate while connected to the main board 201.
  • the inspection systems 100A and 100B have on the main board 201 the functions that should be common to substrate inspection, allowing for continuous substrate inspection.
  • the multiple inspection cells 10A continuously supply power and clocks to the substrate (wafer W) to perform a burn-in test to check the resistance of the substrate, and the test head 202 is connected to the test head 202 at the timing when the substrate signals are processed during the burn-in test. This allows the inspection systems 100A and 100B to successfully perform burn-in tests while reducing the number of test heads 202.
  • the inspection systems 100A and 100B include a movement mechanism 204 that moves the test head 202 relative to the main board 201, and a control device 90 that controls the operation of the movement mechanism 204. This enables the inspection systems 100A and 100B to stably inspect the substrate (wafer W) by moving the test head 202 using the movement mechanism 204.
  • test heads 202 are stored in the buffer 17 of the inspection system 100B, and the control device 90 selects a test head 202 according to the test resource and moves that test head 202 to the inspection cell 10. This allows the inspection system 100B to change the proportion of test heads 202 for each test resource, further reducing costs.
  • the multiple inspection cells 10 include a tester 20 that outputs signals to the substrate (wafer W) based on test resources, and a probe card 22 that is connected to the tester 20 and has multiple contact probes 223 that come into contact with the substrate. This allows the inspection systems 100, 100A, and 100B to inspect substrates more stably.
  • the multiple inspection cells 10 are arranged in a matrix, with multiple cells lined up horizontally and multiple cells lined up vertically. This allows the inspection systems 100, 100A, and 100B to have a small footprint and shorten the time it takes to transport substrates (wafers W) to each inspection cell 10 and 10A.
  • a second aspect of the present disclosure is an inspection method for an inspection system 100, 100A, 100B equipped with multiple inspection cells 10, 10A for inspecting substrates (wafers W), the inspection including multiple types of test resources, including (A) a step of performing inspection using test resources possessed by some inspection cells 1 of the multiple inspection cells 10, 10A, and (B) a step of performing inspection using test resources of a different type from some inspection cells 1 possessed by other inspection cells 2 of the multiple inspection cells 10, 10A. Even in this case, the inspection method can reduce inspection costs when inspecting multiple substrates.
  • inspection systems 100, 100A, 100B and inspection methods according to the embodiments disclosed herein are illustrative in all respects and not restrictive.
  • the embodiments may be modified and improved in various ways without departing from the spirit and scope of the appended claims.
  • the matters described in the above embodiments may be configured in other ways as long as they are not inconsistent, and may be combined as long as they are not inconsistent.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)

Abstract

複数の基板を検査する検査システムにおいて、検査のコストを低減できる技術を提供する。検査システムは、基板の検査を行う複数の検査セルを備える。前記検査は、複数種類のテストリソースを含む。前記複数の検査セルのうち一部の検査セルおよび他部の検査セルは、前記複数種類のテストリソースのうち相互に異なる種類のテストリソースを有する。これにより、検査システムは、複数の基板を検査するテストリソースを少なくすることが可能となり、検査のコストを低減できる。

Description

検査システム、および検査方法
　本開示は、検査システム、および検査方法に関する。
　特許文献１には、基板の検査を行う複数の検査セル（セル）を備えた検査システム（基板検査システム）が開示されている。この種の検査システムは、基板の検査に使用する複数種類のテストリソースを全部の検査セルに備えており、各検査セルにおいて基板を略並列に検査することが可能となっている。ただし、基板の検査を複数のテストリソース単位で見た場合には、稼働率が低いテストリソースが存在する。
特開２０１７－１１２３８７号公報
　本開示は、複数の基板を検査する検査システムにおいて、検査のコストを低減できる技術を提供する。
　本開示の一態様によれば、基板の検査を行う複数の検査セルを備える検査システムであって、前記検査は、複数種類のテストリソースを含み、前記複数の検査セルのうち一部の検査セルおよび他部の検査セルは、前記複数種類のテストリソースのうち相互に異なる種類のテストリソースを有する、検査システムが提供される。
　一態様によれば、複数の基板を検査する検査システムにおいて、検査のコストを低減できる。
本開示の実施形態に係る検査システムの全体構成を示す図である。 図１の検査システムの水平方向に沿った概略断面図である。 検査セルを拡大して示す概略縦断面図である。 ウエハの検査のテストリソースを例示する図である。 参考例に係る検査システムにおいて１つのセル列の各検査セルを示す図である。 第１実施形態に係る検査システムにおいて１つのセル列の各検査セルを示す図である。 第１実施形態に係る検査システムの各テストリソースの配置例を示す斜視図である。 第１変形例に係る検査シーケンスおよびセル列の各検査セルを示す図である。 第２変形例に係る検査シーケンスおよびセル列の各検査セルを示す図である。 第１実施形態に係る検査システムの検査方法を示すフローチャートである。 別の参考例に係る検査システムの検査セルの検査状態を示す図である。 第２実施形態に係る検査システムの検査セルの検査状態を示す図である。 バーンイン試験の検査シーケンスを例示する図である。 バーンイン試験のテストヘッドの移動例を示す図である。 バーンイン試験の各検査セルを示すタイミングチャートである。 第３実施形態に係る検査システムの水平方向に沿った概略断面図である。
　以下、図面を参照して本開示を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
　図１は、本開示の実施形態に係る検査システム１００の全体構成を示す図である。図２は、図１の検査システム１００の水平方向に沿った概略断面図である。図１および図２に示すように、検査システム１００は、複数の検査セル１０を使用して複数の基板を同時に検査可能なマルチ検査システムに構成される。検査システム１００が検査する基板の一例としては、検査対象デバイスであるＬＳＩ、半導体メモリ等の半導体デバイスを複数有するウエハＷがあげられる。なお、基板は、ウエハＷに限定されず、半導体デバイスが配置されたキャリア、ガラス基板、チップ単体、電子回路基板等でもよい。
　例えば、検査システム１００は、水平方向（Ｘ軸方向）に沿って検査セル１０を６つ並べたセル列を有すると共に、このセル列を鉛直方向（Ｚ軸方向）に沿って４つ積層することで、合計２４個の検査セル１０をマトリックス状に配置している。なお、検査セル１０の数および配置形態について、特に限定されないことは勿論である。例えば、検査システム１００は、検査セル１０を積層せずに水平方向に複数並べた形態でもよい。また、検査システム１００は、システムの設置後に、検査セル１０の数を増減可能な拡張性を有してもよい。
　検査システム１００は、マトリックス状の各検査セル１０を一体に収容する筐体１１を備え、セルタワーを形成している。また、検査システム１００は、当該検査システム１００の動作を制御する制御装置９０を筐体１１の内部に備える。なお、制御装置９０は、筐体１１の外部に設けられてもよい。
　検査システム１００の筐体１１内は、ウエハＷを搬入出する搬入出領域１２と、ウエハＷを搬送する搬送領域１３と、複数の検査セル１０を有しウエハＷを実際に検査する検査領域１４と、に区画される。
　搬入出領域１２には、ロードポート１５、アライナ１６等が設けられる。ロードポート１５には、複数のウエハＷを収容可能なＦＯＵＰ（Front Opening Unified Pod）等の容器Ｃがセットされる。一方、アライナ１６は、検査セル１０にウエハＷを搬送する前にウエハＷの姿勢調整（中心位置や周方向位置の位置合わせ等）を行う。なお、搬入出領域１２または搬送領域１３には、容器Ｃとの間でウエハＷを搬入出する図示しないローダ装置等が設けられてもよい。
　搬送領域１３は、ウエハＷを搬送可能な１以上の搬送装置１８を有する。搬送装置１８は、例えば、３次元方向（Ｘ軸方向、Ｙ軸方向、Ｚ軸方向）に移動可能な図示しない移動機構を備え、制御装置９０の制御に基づいて筐体１１内の搬入出領域１２および検査領域１４の間を移動する。
　搬送装置１８は、図示しない載置台１８ａの待機位置において載置台１８ａを保持し、ローダ装置の動作下でロードポート１５の容器Ｃから載置台１８ａにウエハＷを載置し、検査領域１４の目標の検査セル１０にウエハＷを搬送する。また、搬送装置１８は、載置台１８ａに載置したウエハＷを、一の検査セル１０から他の検査セル１０に搬送する。さらに、搬送装置１８は、検査が終了したウエハＷを検査領域１４から搬入出領域１２へ搬送して容器Ｃに収容する。なお、搬送装置１８は、後述する検査セル１０のプローブカード２２を交換する場合に、搬入出領域１２と検査領域１４との間でプローブカード２２の搬送を行ってもよい。
　検査領域１４は、上記したように複数の検査セル１０と、検査セル１０に搬送するウエハＷを撮像する撮像装置１９と、を備える。例えば、撮像装置１９は、複数のセル列毎に設けられ、水平方向に移動可能に構成される。撮像装置１９は、制御装置９０の制御に基づいて、目標の検査セル１０に搬送するウエハＷを撮像する。制御装置９０は、撮像装置１９の撮像情報を利用して、検査セル１０に対するウエハＷの位置を調整する。
　図３は、検査セル１０を拡大して示す概略縦断面図である。図３に示すように、各検査セル１０は、テスタ２０と、インタフェース２１と、プローブカード２２と、を積層して構成される。テスタ２０は、筐体１１内のフレームに連結されたインタフェース２１のベース２１ａを介して支持される。また、プローブカード２２は、インタフェース２１の下面に離脱可能に装着される。検査セル１０は、インタフェース２１およびプローブカード２２を介してテスタ２０とウエハＷとが電気的に接続されることで、ウエハＷの検査を行う。
　プローブカード２２は、円板形状の本体２２１と、本体２２１の上面に配置される多数の電極２２２と、各電極２２２に接続され本体２２１の下面から下方へ向かって突出する複数のコンタクトプローブ２２３と、を有する。各コンタクトプローブ２２３は、搬送装置１８により搬送されたウエハＷの各半導体デバイスの電極パッドや半田バンプに電気的に接触する。各コンタクトプローブ２２３は、例えば、ウエハＷの各半導体デバイス全体に一括して接触することにより、各半導体デバイスを同時に検査可能とする。
　インタフェース２１は、ベース２１ａと、このベース２１ａに支持されて中央部近辺に複数の貫通孔２１ｈを有するポゴフレーム２１ｂと、を有する。各貫通孔２１ｈには、多数のポゴピンからなるポゴブロック２１１が挿入されている。ポゴブロック２１１は、その上面側がテスタ２０に電気的に接続される一方で、その下面側がプローブカード２２の多数の電極２２２に対して電気的に接触する。
　また、インタフェース２１は、ウエハＷを有する載置台１８ａとの間で真空を形成する真空機構２５を有する。真空機構２５は、上下動可能にインタフェース２１と係合するフランジ２５ａ、インタフェース２１とフランジ２５ａの間を囲うベローズ２５ｂ、およびインタフェース２１とベース２１ａとプローブカード２２の各間を囲うシール部材２５ｃ、２５ｄ等を含む。さらに、フランジ２５ａの下端面には、ウエハＷを載置している載置台１８ａに気密に接触可能な接触部材２５ｅが設けられている。真空機構２５は、図示しない真空ポンプによりベローズ２５ｂ、シール部材２５ｃ、２５ｄで囲った空間を真空引きすることで、ベース２１ａとインタフェース２１とを固定し、かつ載置台１８ａ、プローブカード２２およびインタフェース２１とを一体化する。なお、インタフェース２１は、真空機構２５によりインタフェース２１、プローブカード２２およびウエハＷを一体化する構成に限らず、例えば、メカニカル機構によりインタフェース２１、プローブカード２２およびウエハＷを一体化する構成でもよい。
　各テスタ２０は、各構成を動作させる制御回路２９をテスタ２０のケース内に備える。制御回路２９は、１以上のプロセッサ２９ａ、メモリ２９ｂ、図示しない入出力インタフェースおよび通信インタフェース等を有するコンピュータ用の電子回路である。１以上のプロセッサ２９ａは、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、複数のディスクリート半導体からなる回路等のうち１つまたは複数を組み合わせたものである。メモリ２９ｂは、主記憶装置および補助記憶装置を含み、各テスタ２０を動作させるプログラム等を記憶していると共に、プロセッサ２９ａによるプログラムの実行中に必要な情報を一時的に保持する。
　また、各テスタ２０は、マザーボード（コンピュータ制御ボード）等のメインボード２０１と、このメインボード２０１に搭載されるテストヘッド２０２と、を備える。メインボード２０１は、上記の制御回路２９を含み、インタフェース２１の各ポゴブロック２１１に接続される。テストヘッド２０２は、ウエハＷの検査のための機器、電子部品、基板等を有しており、メインボード２０１に固定されることで、ウエハＷの検査を実際に制御する。
　テスタ２０のテストヘッド２０２の一例としては、ウエハＷの検査に使用するテストリソースを有するテストボード２０３を１以上備えることがあげられる。ウエハＷの検査は、複数種類のテストリソースを実行することで、ウエハＷの状態を確認する。各テストリソースは、テストボード２０３に形成された専用の回路（電子回路）が動作することにより実行される。テストボード２０３が装着（例えば、メインボード２０１のスロットにテストボード２０３のカードが挿入）されたテスタ２０は、そのテストボード２０３が有するテストリソースに基づいてウエハＷを検査する。したがって、テスタ２０は、テストボード２０３を選択的に搭載することで、ウエハＷに行う検査のテストリソースを設定できる。ウエハＷの検査のテストリソースについては後に詳述する。
　また、テスタ２０の制御回路２９と検査システム１００の制御装置９０とは、相互に通信可能に接続される。制御回路２９は、制御装置９０から制御指令を受信すると、テスタ２０の各構成を制御してテストリソースに沿った検査をウエハＷに実行し、その検査結果を制御装置９０に送信する。制御装置９０は、各検査セル１０の検査結果を集約して、例えば、同じウエハＷ単位の検査データにまとめると共に、そのウエハＷの正常、異常等を判定する。
　検査システム１００の制御装置９０は、プロセッサ９１、メモリ９２、入出力インタフェース９３および通信インタフェース９４を有する検査システム１００全体の制御用コンピュータである。プロセッサ９１は、ＣＰＵ、ＧＰＵ、ＡＳＩＣ、ＦＰＧＡ、複数のディスクリート半導体からなる回路等のうち１つまたは複数を組み合わせたものである。メモリ９２は、主記憶装置および補助記憶装置を含み、制御装置９０の記憶部を形成している。
　制御装置９０は、入出力インタフェース９３を介して、各検査セル１０、ロードポート１５、アライナ１６、搬送装置１８、撮像装置１９等に接続されている。また、制御装置９０は、入出力インタフェース９３を介して、検査システム１００の筐体１１等に設けられた図示しないユーザインタフェースに接続されている。ユーザインタフェースは、例えば、モニタ、スピーカ、キーボード、マウスまたはタッチパネル等を適用できる。制御装置９０は、ユーザインタフェースを介してユーザが入力した内容を取得し、この内容に基づき検査システム１００の各構成に制御指令を出力し、ウエハＷの検査を行う。また、制御装置９０は、各検査セル１０からウエハＷの検査結果を受信した場合に、ユーザインタフェースを介してユーザに検査結果を報知する。
　検査システム１００の制御装置９０は、例えば、搬送装置１８を制御してウエハＷを搬送して、目標の検査セル１０のプローブカード２２の下方にウエハＷを配置する。制御装置９０は、テスタ２０の真空機構２５を制御して、ベローズ２５ｂ、シール部材２５ｃ、２５ｄ、接触部材２５ｅ等によって封止された空間を真空引きすることで、インタフェース２１に対してウエハＷおよび載置台１８ａを保持する。この保持に伴って、ウエハＷの各半導体デバイス（各電極パッドや各半田バンプ）と、プローブカード２２の各コンタクトプローブ２２３とが接触する。これにより、各検査セル１０のテスタ２０は、制御回路２９からウエハＷの各半導体デバイスに電力および信号を出力し、またウエハＷから戻る信号をテスタ２０において取得してウエハＷの電気的検査を行う。なお、検査セル１０は、ウエハＷの検査対象デバイスの数を検査可能な検査ユニット（ＩＣチップ等）の数が少ない場合等において、１枚のウエハＷと各コンタクトプローブ２２３との接触を複数回繰り返して、全ての検査対象デバイスを検査する構成でもよい。この場合、検査システム１００は、検査セル１０毎にウエハＷを移動可能なステージを備える。例えば、検査システム１００は、各コンタクトプローブ２２３を１枚のウエハＷに接触して試験を行った後に接触を開放し、ステージによりウエハＷを移動させてコンタクト位置をずらし、各コンタクトプローブ２２３を再び接触して試験を行う。
　図４Ａは、ウエハＷの検査のテストリソースを例示する図である。図４Ｂは、参考例に係る検査システム１００’において１つのセル列の各検査セルを示す図である。図４Ａに示すように、ウエハＷの検査では、複数種類のテストリソースを有する検査シーケンスが設定される。検査シーケンスは、複数種類のテストリソースが時間軸に沿って直列に並ぶことで構成される。言い換えれば、各テストリソースは、ウエハＷの各半導体デバイスの検査において分割された特定の検査工程（試験）に相当する。例えば、各テストリソースは、上記したようにメインボード２０１に装着される専用のテストボード２０３の回路によって実行されるものである。
　図４Ａでは、検査工程Ａ（テストリソースＡ）、検査工程Ｂ（テストリソースＢ）、検査工程Ｃ（テストリソースＣ）および検査工程Ｄ（テストリソースＤ）を有する検査シーケンスを例示している。この検査工程としては、例えば、ウエハＷの各半導体デバイスが正常に動作するか否かを確認する試験、電力やクロック等の負荷を与え続けるバーンイン試験、半導体デバイスのロジック信号を確認するロジック試験、半導体デバイスのアナログ上の電気的特性（リークの有無等）を確認するアナログ試験等があげられる。
　検査システム１００は、１枚のウエハＷに対して検査工程Ａ～検査工程Ｄの全てを行うことで、そのウエハＷの検査を完了する。なお、検査工程Ａ～Ｄ（テストリソースＡ～Ｄ）の区分は、説明の便宜上のものであり、例えば、１つの検査工程に複数種類の試験を行う機能を持たせてよい。また、検査工程Ａ～Ｄ（テストリソースＡ～Ｄ）は、全体的には相互に異なる種類の試験をウエハＷに対して行うものであるが、一部分では同じ処理内容（例えば、クロックを供給する等の処理）を実行してよい。
　図４Ｂに示すように、参考例に係る検査システム１００’は、複数の検査セル１０の全てにおいて、同じ４つのテストリソースＡ～Ｄを持つように構成されている。例えば、検査システム１００’は、メインボード２０１に４つのテストボード２０３（図３参照）を設置したテスタ２０を、全部の検査セル１０に有している。このように構成された検査システム１００’は、全部の検査セル１０でウエハＷに対して同様の検査を行うことが可能となる。
　ただし、参考例に係る検査システム１００’は、各検査セル１０で各テストリソースＡ～Ｄを有するために、システム全体として大規模なテストリソースを保有していることになる。これにより、検査システム１００’は、検査のコスト、フットプリント、検査全体のスループット等が増加することになる。特にウエハＷの検査全体のトータル期間に対し、テストリソースＡの稼働期間（稼働率）やテストリソースＤの稼働期間は、数パーセント等に過ぎない。稼働期間が短いテストリソースを全ての検査セル１０に備えることは、システムのコストインパクトとなり得る。
　＜第１実施形態＞
　そこで、第１実施形態に係る検査システム１００は、複数の検査セル１０のうち一部の検査セル１０と他部の検査セル１０とで相互に異なる種類のテストリソースを有する構成としている。以下、この検査システム１００の構成について図５Ａおよび図５Ｂを参照しながら説明する。図５Ａは、第１実施形態に係る検査システム１００において１つのセル列の各検査セルを示す図である。図５Ｂは、第１実施形態に係る検査システム１００のテストリソースの配置例を示す斜視図である。
　例えば、検査システム１００において最上段のセル列は、水平方向に沿って６つの検査セル１０を有する。以下では、このセル列の各検査セル１０について、左から右に向かって順に、検査セル１、検査セル２、検査セル３、検査セル４、検査セル５、検査セル６とも言う。
　そして、検査セル１は、テストリソースＡを備える一方で、他のテストリソースＢ～Ｄを備えない。また、検査セル２～５は、テストリソースＢ、Ｃを備える一方で、他のテストリソースＡ、Ｄを備えない。さらに、検査セル５は、テストリソースＤを備える一方で、他のテストリソースＡ～Ｃを備えない。つまり、水平方向に並ぶ検査セル１０は、ウエハＷの検査に必要なテストリソースＡ～Ｄをそれぞれ分割して配置しており、１つの検査セル１０に４つのテストリソースＡ～Ｄを備えない構成としている。
　この検査システム１００は、ウエハＷの検査において、検査セル１にウエハＷを搬送して検査工程Ａを実行し、その後に検査セル２～５のいずれかにウエハＷを搬送して検査工程Ｂ、Ｃを実行し、最後に検査セル６にウエハＷを搬送して検査工程Ｄを実行する。すなわち、検査システム１００は、検査シーケンスに応じてウエハＷを移動させて別々の検査セル１０で検査を行うことでも、４つの検査工程Ａ～Ｄを全て実行でき、参考例に係る検査システム１００と同じ検査結果を得ることができる。そして、検査システム１００は、複数の検査セル１０全体として、各テストリソースＡ～Ｄの数を大幅に減らすことができる。
　例えば、検査システム１００は、図５Ｂに示すように、鉛直方向に積層されたセル列毎の各検査セル１０に、テストリソースＡ、テストリソースＢ、Ｃ、テストリソースＤをそれぞれ配分することができる。これにより、検査システム１００は、搬送装置１８によりセル列毎にウエハＷを水平方向に搬送して、検査工程Ａ～Ｄ（テストリソースＡ～Ｄ）をそれぞれ行うことで、ウエハＷの検査を効率的に行うことができる。
　特に、検査システム１００は、テストリソースＡ～Ｄにおいて稼働期間が長いテストリソースＢ、Ｃを有する検査セル１０の数を多くする一方で、稼働期間が短いテストリソースＡ、Ｄを有する検査セル１０の数を少なくする（図４Ａも参照）。これにより、検査セル１は、短い期間でウエハＷを検査して、検査セル２～５にウエハＷを送り出すことができる。一方、検査セル２～５は、ウエハＷが分散して搬送されることで、それぞれのセルで長い期間をかけて検査することができる。そして、検査セル６は、検査セル２～５で検査されたウエハＷを順次短い期間で検査することができる。
　なお、各検査セル１０に対する各テストリソースＡ～Ｄの配置は、各テストリソースＡの稼働期間に基づいて最適化された配分にするとよい。例えば、図６Ａに示す第１変形例のように、テストリソースＡ、Ｄの稼働期間がテストリソースＢ、Ｃよりも短い場合に、検査セル１にテストリソースＡ、Ｄを備え、他の検査セル２～６にテストリソースＢ、Ｃを備えてもよい。この場合、検査システム１００は、ウエハＷの検査において、検査セル１でテストリソースＡを行い、検査セル２～６のいずれかでテストリソースＣを行った後、検査セル１に再び戻してテストリソースＤを行うようにすればよい。
　また例えば、図６Ｂに示す第２変形例のように、テストリソースＢの稼働期間が長い、または他のテストリソースＡ、Ｃ、Ｄに比べてテストリソースＢのサイズが大きい場合には、テストリソースＢのみを行う検査セル２～４を設定してよい。そして、テストリソースＡ、Ｃ、Ｄについては、例えば次に稼働期間が長いテストリソースＣをテストリソースＤに組み合わせる等して、残りの検査セル１０に配分する。一例として、図６Ｂでは、テストリソースＡを検査セル１に配分すると共に、テストリソースＣ、Ｄを検査セル５、６に配分した例を示している。
　第１実施形態に係る検査システム１００は、基本的には以上のように構成され、以下その動作（検査方法）について図７を参照しながら説明する。図７は、第１実施形態に係る検査システム１００の検査方法を示すフローチャートである。
　検査システム１００の制御装置９０は、ウエハＷの検査において、ウエハＷ毎の検査シーケンス、各検査セル１０の稼働状況、搬送装置１８の稼働状況等を管理する。例えば、制御装置９０は、個々のウエハＷについて検査シーケンスのどのテストリソースを実行したか、または実行中のテストリソース等を監視して、次に実行するテストリソースの検査セル１０へのウエハＷの搬送、検査セル１０の動作等を制御する。例えば、制御装置９０は、図７に示すステップＳ１０１～Ｓ１０８の処理フローを行う。
　制御装置９０は、搬送装置１８を制御して、搬入出領域１２の容器ＣのウエハＷを取り出し、各検査セル１０のうちまずテストリソースＡを有する検査セル１にウエハＷを搬送する（ステップＳ１０１）。なお、制御装置９０は、ウエハＷの搬送前に、搬送先の検査セル１０およびセル列に空きがあるか否かを判定しておき、空いている検査セル１０およびセル列にウエハＷを搬送する。以降の検査セル１０間にわたってウエハＷを搬送する場合についても同様である。
　次に、制御装置９０は、検査セル１を動作させてウエハＷに対してテストリソースＡを実行し、その検査結果を受信する（ステップＳ１０２）。その後、制御装置９０は、テストリソースＡの検査を行ったウエハＷを搬送装置１８により受け取り、各検査セル１０のうちテストリソースＢ、Ｃを有する検査セル２～５のいずれかにウエハＷを搬送する（ステップＳ１０３）。なお、ウエハＷが搬出された検査セル１には、制御装置９０の制御下に次のウエハＷが搬送される。
　そして、制御装置９０は、テストリソースＡを行ったウエハＷが搬送された検査セル１０（検査セル２～５のいずれか）を動作させて、テストリソースＢ、Ｃを実行し、その検査結果を受信する（ステップＳ１０４）。なお、上記したようにテストリソースＢ、Ｃは稼働期間が長いが、検査システム１００は、複数の検査セル２～５にウエハＷを分散させることで、各検査セル１０の空きを少なくできる。その後、制御装置９０は、テストリソースＢ、Ｃの検査を行ったウエハＷを搬送装置１８により受け取り、各検査セル１０のうちテストリソースＤを有する検査セル６にウエハＷを搬送する（ステップＳ１０５）。
　制御装置９０は、搬送した検査セル６を動作させて、テストリソースＤを実行し、その検査結果を受信する（ステップＳ１０６）。最後に、制御装置９０は、テストリソースＤの検査、言い換えれば全ての検査を行ったウエハＷを搬送装置１８により受け取り、搬入出領域１２の検査済みのウエハＷを収容する容器ＣにウエハＷを搬入する（ステップＳ１０７）。
　さらに、制御装置９０は、各検査セル１０で検査したウエハＷの検査結果を統合して検査データを作成し、検査シーケンス全体におけるウエハＷの状態（正常、異常）の判定等を行い、またメモリ９２に記憶する（ステップＳ１０８）。検査システム１００は、空いている検査セル１０に未検査のウエハＷを順次搬送して上記の処理フローを繰り返すことで、複数のウエハＷを連続的に検査することができる。
　なお、本開示の検査システム１００および検査方法は、上記の実施形態に限定されず、種々の変形例をとり得る。例えば、検査システム１００および検査方法では、同じセル列の各検査セル１０にウエハＷを搬送する例を説明した。しかしながら、検査システム１００は、搬送装置１８による各検査セル１０間の搬送においてウエハＷを鉛直方向に搬送してもよい。一例として、例えば、検査セル１でテストリソースＡが終わった後、同じセル列の検査セル２～５が空いてない場合に、他のセル列で空いている検査セル２～５にウエハＷを搬送してよい。また、検査システム１００は、先に検査を行うテストリソース（例えば、検査セル１）においてウエハＷの異常を判定した場合に、その後の他の検査セル１０（例えば、検査セル２～６）におけるウエハＷの検査を中止してもよい。
　また例えば、上記の実施形態では、検査シーケンスにおいて各テストリソースＡ～Ｄをこの順に実行するパターンを説明した。すなわち、検査システム１００は、検査シーケンスの各テストリソースＡ～Ｄの順番に沿って、複数の検査セル１０のうち空いている検査セル１０にウエハＷを搬送して、当該検査セル１０にて検査を行う構成とした。しかしながら、ウエハＷの検査に支障が生じない場合には、検査セル１０の空き状態に応じて各テストリソースＡ～Ｄの順番を変えてもよい。言い換えれば、制御装置９０は、検査シーケンスの複数種類のテストリソースＡ～Ｄに基づいて、それぞれのテストリソースを行う複数の検査セル１０のうち最適な検査セル１０にウエハＷを搬送することができる。
　この一例として、検査システム１００は、検査セル１でテストリソースＡを行った後、検査セル２～５に空きがない場合、先に検査セル６にウエハＷを搬送してテストリソースＤを行ってもよい。そして、検査システム１００は、テストリソースＤを行った後に、検査セル２～５のいずれかにウエハＷを搬送してテストリソースＢ、Ｃを行う等の対応を図ることができる。
　＜第２実施形態＞
　次に、第２実施形態に係る検査システム１００Ａについて、図８Ａ～図９Ｂを参照しながら説明する。図８Ａは、別の参考例に係る検査システム１００Ａ’の検査セル１０Ａ’の検査状態を示す図である。図８Ｂは、第２実施形態に係る検査システム１００Ａの検査セル１０Ａの検査状態を示す図である。図８Ｃは、バーンイン試験の検査シーケンスを例示する図である。図９Ａは、テストヘッド２０２の移動例を示す図である。図９Ｂは、バーンイン試験の各検査セル１～３のタイミングチャートである。なお、以降の説明において第１実施形態と同じ構成には同一の符号を付し、その詳細な説明については省略する。
　第２実施形態に係る検査システム１００Ａの理解の容易化のために、先に、別の参考例に係る検査システム１００Ａ’の検査セル１０Ａ’について説明する。別の参考例に係る検査セル１０Ａ’は、メインボード２０１’とテストヘッド２０２’と一体化したテスタ２０を有している。言い換えれば、テストヘッド２０２’は、メインボード２０１’に移動不能に固定されている。
　メインボード２０１’の下部には、上記した検査セル１０のインタフェース２１およびプローブカード２２が設けられる。搬送装置１８（図２参照）に搬送されたウエハＷは、真空機構２５（図３参照）等の動作に基づいて、プローブカード２２の各コンタクトプローブ２２３に対して電気的に接触する。
　一方、テストヘッド２０２’は、デバイス電源２０５、クロック２０６、アナログ計測系２０７、ロジック計測系２０８、その他の計測系２０９等の機能部を内部に備える。例えば、デバイス電源２０５、クロック２０６、アナログ計測系２０７、ロジック計測系２０８、その他の計測系２０９のうち一部または全部は、上記したテストボード２０３（図３参照）に設けられてよい。
　デバイス電源２０５は、図示しない電源に接続され、ウエハＷの検査において、ウエハＷに電力を供給する。クロック２０６は、ウエハＷの検査に用いるクロックのパルス信号を生成し、テストヘッド２０２’の制御に基づいてウエハＷにクロックを出力する。アナログ計測系２０７は、ウエハＷの検査において、例えば、半導体デバイスの電気的特性（電圧変化、電流変化等）を計測する。ロジック計測系２０８は、ウエハＷの検査において、例えば、クロック、コマンド、ロジック信号等の出力に基づいて回収される信号を計測する。その他の計測系２０９は、ウエハＷの検査において、例えば、半導体デバイスのリークの有無等を計測する。
　以上の別の参考例に係る検査セル１０Ａ’は、メインボード２０１’とテストヘッド２０２’とを一体化したテスタ２０が動作することで、ウエハＷの検査を行う。この場合、検査システム１００Ａ’は、複数の検査セル１０Ａ’全てに同様のテストヘッド２０２’を設置することになる。
　しかしながら、ウエハＷの検査の種類によっては、トータル期間の大部分においてテストヘッド２０２の一部の機能のみを使用して検査を行い、他部の機能を殆ど使用しない場合がある。この一例としては、図８（Ｃ）に示すように、ウエハＷの半導体デバイスに負荷を与え続けてその耐性を確認するバーンイン試験（テストリソースＢ）があげられる。バーンイン試験では、数十時間にわたって電力およびクロックのみをテスタ２０からウエハＷに供給し続けて、適宜のタイミングで（例えば、１時間毎に）アナログやロジックの信号を回収する処理を行う。したがって、アナログ計測系２０７、ロジック計測系２０８、その他の計測系２０９等は、バーンイン試験のトータル期間に対して稼働期間が短く、適宜のタイミングにのみに必要になると言える。
　このため図８Ｂに示すように、第２実施形態に係る検査システム１００Ａは、テスタ２０のメインボード２０１の数よりもテストヘッド２０２の数を減らして、１つのテストヘッド２０２を複数の検査セル１０で共用する構成としている。
　具体的には、メインボード２０１は、制御回路２９（図３参照）に加えて、ウエハＷの検査における基本的な機能（デバイス電源２０５、クロック２０６）を搭載している。なお、基本的な機能は、メインボード２０１に予め実装されてもよく、テストボード２０３を装着することで一体化されてもよい。その一方で、メインボード２０１は、ウエハＷの半導体デバイスの信号を受信して処理する機能（アナログ計測系２０７、ロジック計測系２０８、その他の計測系２０９）を持たない構成としている。
　逆に、テストヘッド２０２は、メインボード２０１に対して着脱自在かつ相対移動可能であり、ウエハＷの検査における基本的な機能を持たない一方で、半導体デバイスの信号を受信して処理する機能を有する。つまり、テストヘッド２０２は、アナログ計測系２０７、ロジック計測系２０８、その他の計測系２０９の機能（テストボード２０３を含む）を有している。
　また、テストヘッド２０２には、移動機構２０４が設けられている。移動機構２０４は、制御装置９０の制御に基づいて筐体１１内を移動すると共に、複数の検査セル１０Ａ間においてテストヘッド２０２を搬送する。また、テスタ２０は、テストヘッド２０２がメインボード２０１に移動した場合に、メインボード２０１とテストヘッド２０２とを自動的に接続する接続構造（不図示）を有している。
　以上のように構成される検査システム１００Ａは、複数の検査セル１０Ａのうち一部の検査セル（例えば、検査セル１）がテストヘッド２０２を有し、他部の検査セル（例えば、検査セル２）がテストヘッド２０２を有さない状態となる。つまり、同じタイミングで各検査セル１０Ａの状態を見た場合は、各検査セル１０は、相互に異なる種類のテストリソースを有すると言える。テストヘッド２０２は、移動した先の検査セル１０Ａにおいて処理を行った後、移動機構２０４により搬出されて次の検査セル１０Ａに搬入されることで、次の検査セル１０Ａにおいて処理を行うことができる。テストヘッド２０２の処理内容は、各検査セル１０Ａでの検査シーケンスの進捗に応じて設定されるとよい。この場合も検査システム１００Ａは、テストヘッド２０２（アナログ計測系２０７、ロジック計測系２０８、その他の計測系２０９）の数を減らすことができるので、コストを低廉化することが可能となる。
　第２実施形態に係る検査システム１００Ａは、基本的には以上のように構成され、以下、図９Ａおよび図９Ｂを参照してその動作について説明する。テストヘッド２０２は、移動機構２０４により１つのセル列の各検査セル１０Ａを移動可能に構成される。なお、図９Ａでは、第１のテストヘッド２０２ａが検査セル１～３間を移動して適宜のメインボード２０１に接続され、第２のテストヘッド２０２ｂが検査セル４～６間を移動して適宜のメインボード２０１に接続される形態を例示している。
　図８Ｂに示すウエハＷのバーンイン試験を行う場合、検査セル１～６は、バーンイン試験（テストリソースＢ）の適宜のタイミングで、半導体デバイスの信号を回収するテストリソースＢｓを行うため、テストヘッド２０２の機能が必要となる。このため、制御装置９０は、図９Ｂに示すように、検査セル１～３において検査のタイミングを若干ずらすことで、テストヘッド２０２をメインボード２０１に連結するタイミングを検査セル１～３において全体的にずらす。つまり、検査システム１００Ａの検査方法も同じ時刻においては、検査セル１により検査を行う工程、検査セル２により検査を行う工程、検査セル３により検査を行う工程と、が相互に異なる種類のテストリソースであると言える。このような検査方法によって、検査システム１００Ａは、検査セル１～３（および検査セル４～６）においてテストヘッド２０２を使用するタイミングが重ならずに、ウエハＷの検査を良好に継続することができる。
　なお、図９Ａおよび図９Ｂでは、３つの検査セル１～３、４～６の間でテストヘッド２０２を移動させる例を示したが、この数は限定されず、例えば、検査セル１～６に対して１つのテストヘッド２０２が移動する構成でもよい。また、検査システム１００Ａは、セル列においてテストヘッド２０２を移動させる構成に限らず、鉛直方向（上下方向）にテストヘッド２０２を移動させる構成であってもよい。テストヘッド２０２を移動させる検査システム１００Ａの検査は、バーンイン試験に限らず、テストリソースの稼働期間の長さが異なる場合に同様の構成をとることができる。
　さらに、検査システム１００は、検査セル１０Ａのテストヘッド２０２側を移動させる構成に限らない。例えば、検査システム１００Ａは、テストヘッド２０２側を固定とする一方で、メインボード２０１、インタフェース２１、プローブカード２２およびウエハＷ（載置台１８ａを含む）を移動させるプローバ装置を備えてもよい。
　＜第３実施形態＞
　図１０は、第３実施形態に係る検査システム１００Ｂの水平方向に沿った概略断面図である。図１０に示すように、検査システム１００Ｂは、複数のテストヘッド２０２を保管するバッファ１７を搬送領域１３等に有してもよい。この検査システム１００Ｂの制御装置９０は、検査セル１０Ａのテストリソースに応じてテストヘッド２０２を選択して、移動機構２０４により当該テストヘッド２０２を検査セル１０Ａに適宜のタイミングで移動させることができる。これにより例えば、検査システム１００Ｂは、複数種類の検査を実行可能なテストヘッド２０２をそれぞれストックしておき、必要に応じて検査セル１０Ａにテストヘッド２０２を提供できる。例えば、検査システム１００Ｂは、アナログ計測系２０７のテストヘッド２０２、ロジック計測系２０８のテストヘッド２０２、その他の計測系２０９のテストヘッド２０２を個別に保管することができる。この際、検査システム１００Ｂは、各検査の稼働期間に応じて保管するテストヘッド２０２の個数を調整することが好ましい。
　以上の実施形態で説明した本開示の技術的思想および効果について以下に記載する。
　本開示の第１の態様は、基板（ウエハＷ）の検査を行う複数の検査セル１０、１０Ａを備える検査システム１００、１００Ａ、１００Ｂであって、検査は、複数種類のテストリソースを含み、複数の検査セル１０、１０Ａのうち一部の検査セル（例えば、検査セル１）および他部の検査セル（検査セル２）は、複数種類のテストリソースのうち相互に異なる種類のテストリソースを有する。
　上記によれば、検査システム１００、１００Ａ、１００Ｂは、一部の検査セル１および他部の検査セル２が相互に異なる種類のテストリソースを有することで、全体としてのテストリソースを少なくでき、検査のコストを低減できる。例えば、検査システム１００、１００Ａ、１００Ｂは、稼働期間が短いテストリソースのハードウェア（テストボード２０３、テストヘッド２０２の機能部）の数を少なくすることで、コストを抑制でき、また小型化や省フットプリント化を促すことが可能となる。さらに、検査システム１００、１００Ａ、１００Ｂは、検査全体としての検査セル１０、１０Ａの稼働率を改善することも可能となる。
　また、複数の検査セル１０に対して基板（ウエハＷ）を搬送可能な搬送装置１８と、複数の検査セル１０および搬送装置１８を制御する制御装置９０と、を備え、制御装置９０は、相互に異なる種類のテストリソースを有する複数の検査セル１０に基板を順に搬送して、基板の検査における複数種類のテストリソースを全て実行する。これにより、検査システム１００は、検査する全ての基板に対して複数種類のテストリソースを実行でき、基板を確実かつ安定的に検査できる。
　また、複数の検査セル１０は、複数種類のテストリソース毎の稼働期間に基づいて最適化された数に配分されている。これにより、検査システム１００は、稼働していない検査セル１０が発生するのを抑制して、検査全体として稼働率をより改善することが可能となる。
　また、稼働期間が短いテストリソースを有する検査セル１０の数よりも、稼働期間が長いテストリソースの検査セル１０の数のほうが多い。これにより、検査システム１００は、検査セル１０を適切に配分でき、稼働率をより一層高めることができる。
　また、制御装置９０は、検査の時間軸に沿った検査シーケンスに基づいて搬送装置１８を制御し、複数の検査セル１０のうち最適な検査セル１０に基板（ウエハＷ）を搬送する。これにより、検査システム１００は、待機している検査セル１０の数を可及的に減らして、複数の基板を並行的に検査できる。
　また、制御装置９０は、検査シーケンスに設定された複数種類のテストリソースの順番に沿って、複数の検査セル１０のうち空いている検査セル１０に基板（ウエハＷ）を搬送する。これにより、検査システム１００は、検査シーケンスに沿って基板を良好に検査することが可能となる。
　また、制御装置９０は、検査シーケンスに設定された複数種類のテストリソースの順番を変えて、複数の検査セル１０のうち空いている検査セル１０に基板（ウエハＷ）を搬送する。これにより、検査システム１００は、空いている検査セル１０の稼働率を一層高めることが可能となり、複数の基板の検査を効率的に行うことができる。
　また、複数の検査セル１０Ａは、基板（ウエハＷ）に電気的に接続されるメインボード２０１を有し、検査システム１００Ａ、１００Ｂは、メインボード２０１に着脱自在に接続されるテストヘッド２０２を備え、メインボード２０１とテストヘッド２０２とが相対移動可能である。メインボード２０１とテストヘッド２０２とを相対移動可能とすることで、検査システム１００Ａ、１００Ｂは、適宜のタイミングでテストヘッド２０２をメインボード２０１に接続して検査を行うことができる。
　また、メインボード２０１は、少なくとも基板（ウエハＷ）に電力およびクロックを供給する機能を有し、テストヘッド２０２は、メインボード２０１に接続された状態で少なくとも基板から受信する信号を処理する機能を有する。これにより、検査システム１００Ａ、１００Ｂは、基板の検査に共通で持つべき機能をメインボード２０１に搭載することになり、基板の検査を継続的に実行できる。
　また、複数の検査セル１０Ａは、基板（ウエハＷ）に電力およびクロックを供給し続けて、基板の耐性を確認するバーンイン試験を実行し、テストヘッド２０２は、バーンイン試験において基板の信号を処理するタイミングでテストヘッド２０２に接続される。これにより、検査システム１００Ａ、１００Ｂは、テストヘッド２０２の数を減らしながら、バーンイン試験を良好に実行することができる。
　また、検査システム１００Ａ、１００Ｂは、メインボード２０１に対してテストヘッド２０２を相対移動させる移動機構２０４と、移動機構２０４の動作を制御する制御装置９０と、を含む。これにより、検査システム１００Ａ、１００Ｂは、移動機構２０４によりテストヘッド２０２を移動させて、基板（ウエハＷ）を安定して検査することが可能となる。
　また、テストヘッド２０２は、検査システム１００Ｂのバッファ１７に保管され、制御装置９０は、テストリソースに応じてテストヘッド２０２を選択して、当該テストヘッド２０２を検査セル１０に移動させる。これにより、検査システム１００Ｂは、テストリソース毎にテストヘッド２０２の割合を変更でき、コストをより一層低減することが可能となる。
　また、複数の検査セル１０は、テストリソースに基づいて基板（ウエハＷ）に信号を出力するテスタ２０と、テスタ２０に接続され、基板に接触する複数のコンタクトプローブ２２３を有するプローブカード２２と、を含む。これにより、検査システム１００、１００Ａ、１００Ｂは、基板の検査をより安定して行うことができる。
　また、複数の検査セル１０は、水平方向に沿って複数並ぶと共に、鉛直方向に沿って複数並ぶマトリックス状に配置されている。これにより、検査システム１００、１００Ａ、１００Ｂは、フットプリントを小さくすると共に、各検査セル１０、１０Ａに対する基板（ウエハＷ）の搬送時間を短縮できる。
　また、本開示の第２の態様は、基板（ウエハＷ）の検査を行う複数の検査セル１０、１０Ａを備える検査システム１００、１００Ａ、１００Ｂの検査方法であって、検査は、複数種類のテストリソースを含み、（Ａ）複数の検査セル１０、１０Ａのうち一部の検査セル１が有するテストリソースにより検査を行う工程と、（Ｂ）複数の検査セル１０、１０Ａのうち他部の検査セル２が有する一部の検査セル１とは異なる種類のテストリソースにより検査を行う工程と、を有する。この場合でも、検査方法は、複数の基板を検査する際に検査のコストを低減できる。
　今回開示された実施形態に係る検査システム１００、１００Ａ、１００Ｂおよび検査方法は、すべての点において例示であって制限的なものではない。実施形態は、添付の請求の範囲およびその主旨を逸脱することなく、様々な形態で変形および改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で他の構成も取り得ることができ、また、矛盾しない範囲で組み合わせることができる。
　本願は、日本特許庁に２０２４年５月１５日に出願された基礎出願である特願２０２４－０７９２３８号の優先権を主張するものであり、その全内容を参照によりここに援用する。
１～６、１０、１０Ａ　　　　検査セル
１８　　　　　　　　　　　　搬送装置
９０　　　　　　　　　　　　制御装置
１００、１００Ａ、１００Ｂ　検査システム
Ｗ　　　　　　　　　　　　　ウエハ

Claims (15)

  1. 　基板の検査を行う複数の検査セルを備える検査システムであって、
    　前記検査は、複数種類のテストリソースを含み、
    　前記複数の検査セルのうち一部の検査セルおよび他部の検査セルは、前記複数種類のテストリソースのうち相互に異なる種類のテストリソースを有する、
    　検査システム。
  2. 　前記複数の検査セルに対して前記基板を搬送可能な搬送装置と、
    　前記複数の検査セルおよび前記搬送装置を制御する制御装置と、を備え、
    　前記制御装置は、前記相互に異なる種類のテストリソースを有する前記複数の検査セルに前記基板を順に搬送して、前記基板の前記検査における前記複数種類のテストリソースを全て実行する、
    　請求項１に記載の検査システム。
  3. 　前記複数の検査セルは、前記複数種類のテストリソース毎の稼働期間に基づいて最適化された数に配分されている、
    　請求項２に記載の検査システム。
  4. 　前記稼働期間が短い前記テストリソースを有する前記検査セルの数よりも、前記稼働期間が長い前記テストリソースの前記検査セルの数のほうが多い、
    　請求項３に記載の検査システム。
  5. 　前記制御装置は、前記検査の時間軸に沿った検査シーケンスに基づいて前記搬送装置を制御し、前記複数の検査セルのうち最適な検査セルに前記基板を搬送する、
    　請求項２に記載の検査システム。
  6. 　前記制御装置は、前記検査シーケンスに設定された前記複数種類のテストリソースの順番に沿って、前記複数の検査セルのうち空いている検査セルに前記基板を搬送する、
    　請求項５に記載の検査システム。
  7. 　前記制御装置は、前記検査シーケンスに設定された前記複数種類のテストリソースの順番を変えて、前記複数の検査セルのうち空いている検査セルに前記基板を搬送する、
    　請求項５に記載の検査システム。
  8. 　前記複数の検査セルは、前記基板に電気的に接続されるメインボードを有し、
    　前記検査システムは、前記メインボードに着脱自在に接続されるテストヘッドを備え、
    　前記メインボードと前記テストヘッドとが相対移動可能である、
    　請求項１に記載の検査システム。
  9. 　前記メインボードは、少なくとも前記基板に電力およびクロックを供給する機能を有し、
    　前記テストヘッドは、前記メインボードに接続された状態で少なくとも前記基板から受信する信号を処理する機能を有する、
    　請求項８に記載の検査システム。
  10. 　前記複数の検査セルは、前記基板に電力およびクロックを供給し続けて、前記基板の耐性を確認するバーンイン試験を実行し、
    　前記テストヘッドは、前記バーンイン試験において前記基板の信号を処理するタイミングで前記テストヘッドに接続される、
    　請求項９に記載の検査システム。
  11. 　前記メインボードに対して前記テストヘッドを相対移動させる移動機構と、
    　前記移動機構の動作を制御する制御装置と、を含む、
    　請求項８に記載の検査システム。
  12. 　前記テストヘッドは、前記検査システムのバッファに保管され、
    　前記制御装置は、前記テストリソースに応じて前記テストヘッドを選択して、当該テストヘッドを前記検査セルに移動させる、
    　請求項１１に記載の検査システム。
  13. 　前記複数の検査セルは、前記テストリソースに基づいて前記基板に信号を出力するテスタと、
    　前記テスタに接続され、前記基板に接触する複数のコンタクトプローブを有するプローブカードと、を含む、
    　請求項１乃至１２のいずれか１項に記載の検査システム。
  14. 　前記複数の検査セルは、水平方向に沿って複数並ぶと共に、鉛直方向に沿って複数並ぶマトリックス状に配置されている、
    　請求項１乃至１２のいずれか１項に記載の検査システム。
  15. 　基板の検査を行う複数の検査セルを備える検査システムの検査方法であって、
    　前記検査は、複数種類のテストリソースを含み、
    　（Ａ）前記複数の検査セルのうち一部の検査セルが有する前記テストリソースにより前記検査を行う工程と、
    　（Ｂ）前記複数の検査セルのうち他部の検査セルが有する前記一部の検査セルとは異なる種類の前記テストリソースにより前記検査を行う工程と、を有する、
    　検査方法。
PCT/JP2025/016664 2024-05-15 2025-05-02 検査システム、および検査方法 Pending WO2025239247A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024079238A JP2025173621A (ja) 2024-05-15 2024-05-15 検査システム、および検査方法
JP2024-079238 2024-05-15

Publications (1)

Publication Number Publication Date
WO2025239247A1 true WO2025239247A1 (ja) 2025-11-20

Family

ID=97720151

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/016664 Pending WO2025239247A1 (ja) 2024-05-15 2025-05-02 検査システム、および検査方法

Country Status (3)

Country Link
JP (1) JP2025173621A (ja)
TW (1) TW202605386A (ja)
WO (1) WO2025239247A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10332777A (ja) * 1997-05-30 1998-12-18 Ando Electric Co Ltd Ｉｃテスタ
JP2002006001A (ja) * 2000-04-14 2002-01-09 Advantest Corp 半導体テストシステム
JP2002286811A (ja) * 2001-03-28 2002-10-03 Hitachi Ltd 個別環境試験装置、個別環境試験方法および光伝送用モジュール試験装置
JP2005321242A (ja) * 2004-05-07 2005-11-17 Fujitsu Ltd Ｉｃの自動試験方法及びプログラム
JP2008045879A (ja) * 2006-08-10 2008-02-28 Advantest Corp コンパレータのスキュー測定方法
WO2010001468A1 (ja) * 2008-07-02 2010-01-07 株式会社アドバンテスト 試験装置、プログラム、および、記録媒体
JP2012013425A (ja) * 2010-06-29 2012-01-19 Espec Corp 環境試験装置
JP2017112387A (ja) * 2017-01-30 2017-06-22 東京エレクトロン株式会社 基板検査システム

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10332777A (ja) * 1997-05-30 1998-12-18 Ando Electric Co Ltd Ｉｃテスタ
JP2002006001A (ja) * 2000-04-14 2002-01-09 Advantest Corp 半導体テストシステム
JP2002286811A (ja) * 2001-03-28 2002-10-03 Hitachi Ltd 個別環境試験装置、個別環境試験方法および光伝送用モジュール試験装置
JP2005321242A (ja) * 2004-05-07 2005-11-17 Fujitsu Ltd Ｉｃの自動試験方法及びプログラム
JP2008045879A (ja) * 2006-08-10 2008-02-28 Advantest Corp コンパレータのスキュー測定方法
WO2010001468A1 (ja) * 2008-07-02 2010-01-07 株式会社アドバンテスト 試験装置、プログラム、および、記録媒体
JP2012013425A (ja) * 2010-06-29 2012-01-19 Espec Corp 環境試験装置
JP2017112387A (ja) * 2017-01-30 2017-06-22 東京エレクトロン株式会社 基板検査システム

Also Published As

Publication number Publication date
JP2025173621A (ja) 2025-11-28
TW202605386A (zh) 2026-02-01

Similar Documents

Publication Publication Date Title
US12320852B2 (en) Passive carrier-based device delivery for slot-based high-volume semiconductor test system
US12374420B2 (en) Carrier based high volume system level testing of devices with pop structures
US12203958B2 (en) Shielded socket and carrier for high-volume test of semiconductor devices
US7595631B2 (en) Wafer level assemble chip multi-site testing solution
US8513969B2 (en) Apparatus and method of testing singulated dies
US6897670B2 (en) Parallel integrated circuit test apparatus and test method
KR102553267B1 (ko) 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
US20030117162A1 (en) Parallel integrated circuit test apparatus and test method
KR20200053587A (ko) 검사 시스템 및 검사 방법
JP2025173621A (ja) 検査システム、および検査方法
KR20070045971A (ko) Ｓｏｃ 테스터 시스템, ｓｏｃ 테스터 ｄｕｔ 로드 보드 및이를 사용하는 디바이스 테스트 방법
JP2004333499A (ja) 半導体素子の検査方法
US10871516B2 (en) Inspection system
KR20120107379A (ko) 멀티칩 패키지 테스트 시스템
WO2025249199A1 (ja) 検査システム、および検査システムの組立方法
JP7666868B2 (ja) 検査システムの検査方法、および検査システム
KR100633451B1 (ko) 실장 테스트를 위한 테스트 픽스쳐 및 이를 포함하는반도체 소자 실장 테스터
JP3783074B2 (ja) ウエハ検査装置
US6448796B1 (en) Selective netlist to test fine pitch multi-chip semiconductor
JP2010073827A (ja) プローブ装置
JP2021028993A (ja) 検査システム
JP2026031072A (ja) 検査装置、及び検査方法
JP2000147056A (ja) テストハンドラシステムおよびその制御方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25803496

Country of ref document: EP

Kind code of ref document: A1