WO2025220148A1 - 電力半導体装置およびその製造方法 - Google Patents

電力半導体装置およびその製造方法

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WO2025220148A1
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bonding material
bonding
plate material
semiconductor element
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兼士 田上
佑樹 矢野
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting

Definitions

  • This disclosure relates to a power semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses a power semiconductor device in which a semiconductor element mounted on a wiring board is joined to one end of a metal lead electrode using high-temperature solder, and an electrode formed on the wiring board is joined to the other end of the metal lead electrode using low-temperature solder.
  • Patent Document 2 In general power semiconductor devices, electrical connection between semiconductor elements and the outside world, or between semiconductor elements themselves, is often achieved by electrical connection using wire wiring. In addition to wire wiring, one such method for power semiconductor devices is to use metal lead electrodes for electrical connection (Patent Document 2).
  • the semiconductor element is formed with one electrode to which the wire wiring is joined, and another electrode to which the metal lead electrode is joined.
  • a plating layer is formed on the surface of each of the first electrode and the surface of the other electrode by plating.
  • the metal lead electrode is joined to the other electrode, on which the plating layer is formed, using a joining material. In the process of joining the metal lead electrode to the other electrode, the joining material is melted.
  • the wire wiring is bonded to the first electrode.
  • the wire wiring is bonded to the surface of the first electrode to which a portion of the bonding material has adhered or been bonded. This may reduce the bonding strength of the wire wiring to the first electrode, which is thought to be one of the factors that impair the reliability of the power semiconductor device.
  • the present disclosure has been made to solve these anticipated problems, with one objective being to provide a power semiconductor device that prevents a decrease in the bonding strength of the wire wiring, and another objective being to provide a method for manufacturing such a power semiconductor device.
  • the power semiconductor device comprises a substrate, a semiconductor element, wire wiring, a lead electrode, and a bonding material.
  • a circuit pattern is formed on the substrate.
  • the semiconductor element is bonded to the circuit pattern, and a first electrode and a second electrode spaced apart are arranged on the side opposite the circuit pattern.
  • the wire wiring is electrically connected to the first electrode.
  • the lead electrode is electrically connected to the second electrode.
  • the bonding material includes a first bonding material that bonds the second electrode and the lead electrode.
  • the first electrode is formed with a bonding material adhesion bonding prevention portion that prevents the first bonding material that bonds the lead electrode to the second electrode from adhering to and bonding the first electrode.
  • the wire wiring is bonded to the bonding material adhesion bonding prevention portion.
  • the method for manufacturing a power semiconductor device comprises the following steps: forming a semiconductor element arranged so that the first electrode and second electrode, which are spaced apart from each other, are exposed; preparing a substrate on which a circuit pattern is formed; placing the semiconductor element on the circuit pattern so that the side of the semiconductor element opposite the side on which the first electrode and second electrode are arranged faces the circuit pattern; forming a bonding material, including the step of forming a first bonding material on the second electrode; forming a bonding material adhesion and bonding prevention portion on the first electrode that prevents the first bonding material from adhering and bonding; placing a lead electrode on the first bonding material; performing a heat treatment, including the step of melting the first bonding material to bond the lead electrode to the second electrode; bonding a wire wiring to the bonding material adhesion and bonding prevention portion.
  • the first electrode is formed with a bonding material adhesion and bonding prevention portion that prevents the first bonding material, which bonds the lead electrode to the second electrode, from adhering to and bonding the first electrode, and the wire wiring is bonded to the bonding material adhesion and bonding prevention portion. This prevents a decrease in the bonding strength of the wire wiring to the first electrode.
  • the first electrode to which the wire wiring is electrically connected is formed with a bonding material adhesion bonding-blocking portion that prevents the first bonding material bonding the lead electrode to the second electrode from adhering to the first electrode and bonding the lead electrode to the second electrode, and the first bonding material is melted in this state.
  • the wire wiring is bonded to the bonding material adhesion bonding-blocking portion. As a result, it is possible to prevent a decrease in the bonding strength of the wire wiring to the bonding material adhesion bonding-blocking portion.
  • FIG. 1 is a cross-sectional view of a power semiconductor device according to a first embodiment
  • 10 is a cross-sectional view showing a step of a method for manufacturing a power semiconductor device according to a second embodiment
  • 3 is a cross-sectional view showing a step performed after the step shown in FIG. 2 in the embodiment.
  • FIG. 4 is a cross-sectional view showing a step performed after the step shown in FIG. 3 in the embodiment.
  • FIG. 5 is a cross-sectional view showing a step performed after the step shown in FIG. 4 in the embodiment.
  • FIG. 6 is a cross-sectional view showing a step performed after the step shown in FIG. 5 in the embodiment.
  • FIG. 7 is a cross-sectional view showing a step performed after the step shown in FIG. 6 in the embodiment.
  • FIG. FIG. 10 is a cross-sectional view for explaining a problem of the power semiconductor device according to the comparative example.
  • FIG. 2 is a cross-sectional view for explaining the function and effect of the power semiconductor device in the embodiment.
  • FIG. 11 is a cross-sectional view of a power semiconductor device according to a third embodiment.
  • FIG. 2 is a cross-sectional view for explaining the function and effect of the power semiconductor device in the embodiment.
  • FIG. 10 is a cross-sectional view of a power semiconductor device according to a fourth embodiment.
  • FIG. 2 is a cross-sectional view for explaining the function and effect of the power semiconductor device in the embodiment.
  • FIG. 11 is a cross-sectional view of a power semiconductor device according to a fifth embodiment. 4 is a cross-sectional view showing one step of a method for manufacturing a power semiconductor device in the embodiment.
  • FIG. FIG. 2 is a cross-sectional view for explaining the function and effect of the power semiconductor device in the embodiment.
  • Embodiment 1 An example of a power semiconductor device according to a first embodiment will be described.
  • a semiconductor element 13 is mounted on an insulating substrate 3.
  • Wire wiring pads 15 formed on the semiconductor element 13 are electrically connected to external electrodes 37 by wire wiring 33.
  • Top electrodes 17 formed on the semiconductor element 13 are electrically connected to lead electrodes 35.
  • the semiconductor element 13 and other components are sealed in a sealing resin 39 such that the external electrodes 37 and lead electrodes 35 protrude.
  • the insulating substrate 3 which serves as a substrate, includes an insulating layer 5, a circuit pattern 7, and a circuit pattern 9.
  • a ceramic with excellent thermal conductivity such as aluminum nitride or silicon nitride, is used as the insulating layer 5.
  • the insulating layer 5 may also be made of resin. However, the insulating layer 5 is not limited to these materials.
  • Circuit pattern 7 and circuit pattern 9 are each formed from, for example, copper or an aluminum alloy. Circuit pattern 7 is formed on one main surface of insulating layer 5. Circuit pattern 9 is formed on the other main surface of insulating layer 5. Circuit pattern 9 may be joined to another heat dissipating base plate (not shown) with solder or the like, or may be mounted on a cooling fin or the like with thermal grease or the like.
  • the semiconductor element 13 is bonded to the circuit pattern 7 by a bonding material 11.
  • a bonding material 11 for example, a solder alloy material containing tin (Sn) as the main component with various metal elements added is used as the bonding material 11.
  • a sintered bonding material made from a paste of highly conductive silver or copper may also be used as the bonding material 11.
  • the semiconductor element 13 is a power semiconductor element, such as an IGBT (Insulated Gate Bipolar Transistor), a diode, or a reverse conducting IGBT formed on a silicon substrate.
  • the semiconductor element 13 may also be a silicon carbide (SiC)-based power semiconductor element or a gallium nitride (GaN)-based power semiconductor element.
  • the semiconductor element 13 may also be a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or a Schottky diode.
  • the semiconductor element 13 is formed with a wire wiring pad 15 as a first electrode and a top surface electrode 17 as a second electrode.
  • the wire wiring pad 15 and top surface electrode 17 are formed on the semiconductor element 13 on the side opposite to the side facing the bonding material 11.
  • the wire wiring pad 15 and top surface electrode 17 are formed so as to be spaced apart from each other.
  • a signal circuit that controls the semiconductor element 13 is electrically connected to the wire wiring pad 15 via wire wiring 33.
  • a lead electrode 35 is joined to the upper surface electrode 17 using bonding material 21a (bonding material 19) as a first bonding material with a high melting point.
  • the lead electrode 35 is made of a highly conductive material such as copper.
  • a wire wiring connection portion 23 is formed on the wire wiring pad 15 as a bonding material adhesion and bonding prevention portion.
  • a plate material 25 is formed as the wire wiring connection portion 23.
  • the plate material 25 is bonded to the wire wiring pad 15 by bonding material 21b (bonding material 19) as a second bonding material.
  • a solder alloy material containing Sn (tin) as the main component with various metal elements added is used as the bonding material 19 (bonding material 21a, bonding material 21b).
  • the bonding material 19 is not limited to a solder alloy material, as long as it is a material that can be bonded by melting.
  • the plate material 25 has a first surface 25a and a second surface 25b.
  • the first surface 25a is positioned facing and bonded to the bonding material 21b (bonding material 19).
  • the first surface 25a has high wettability with the molten bonding material 21b (bonding material 19). In other words, the first surface 25a has a small contact angle (e.g., less than 90°) with the molten bonding material 21b (bonding material 19).
  • the first surface 25a also has high wettability with the molten bonding material 21a (bonding material 19).
  • the second surface 25b has low wettability with respect to the molten bonding material 21a (bonding material 19).
  • the second surface 25b has a large contact angle (e.g., 90° or more) with the molten bonding material 21a (bonding material 19).
  • the second surface 25b also has low wettability with respect to the molten bonding material 21b (bonding material 19).
  • the plate material 25 may be, for example, a plate-shaped aluminum material with one surface plated with Sn. In this case, the Sn-plated surface becomes the first surface 25a, and the aluminum surface becomes the second surface 25b. It is also possible to use a clad material made of aluminum and copper. Furthermore, a multilayer board such as a PCB (Printed Circuit Board) board may also be used.
  • PCB printed Circuit Board
  • the wire wiring 33 is made of a wiring material that can be joined by ultrasonic bonding, such as aluminum, copper, silver, or gold, which has excellent thermal and electrical conductivity.
  • the sealing resin 39 that seals the semiconductor element 13 and the like seals in a manner that leaves the circuit pattern 9 mounted on the cooling fin (not shown) or the like exposed.
  • Epoxy resin or silicone gel can be used as the sealing resin 39, but it is not limited to these.
  • a material that meets the desired physical properties such as elastic modulus, heat resistance, adhesiveness, or linear expansion coefficient can be used.
  • the sealing resin 39 is formed by pressure molding molten resin injected into a mold, but it may also be formed by, for example, placing an insulating substrate 3 on which a semiconductor element 13 is mounted inside a pre-formed resin case, and then pouring molten resin into the resin case.
  • the power semiconductor device 1 according to embodiment 1 is configured as described above.
  • the wire wiring 33 is bonded to the second surface 25b of the plate material 25, which has low wettability with the bonding material 21a (bonding material 19), thereby preventing a decrease in the bonding strength of the wire wiring 33 to the plate material 25. This will be explained in the manufacturing method according to the following embodiment.
  • Embodiment 2 An example of a method for manufacturing the power semiconductor device 1 according to the second embodiment will be described. First, an insulating substrate 3 including an insulating layer 5, a circuit pattern 7, and a circuit pattern 9 is prepared (see FIG. 2). Also, a semiconductor element 13 is prepared (see FIG. 3).
  • bonding material 11 is formed on the circuit pattern 7 on the insulating substrate 3 by, for example, screen printing using a metal mask.
  • bonding material 11 can also be formed by, for example, dispensing a paste-like bonding material. It is also possible to place a solid bonding material such as a solder plate on the circuit pattern 7.
  • bonding material 21b (bonding material 19) is formed on the wire wiring pad 15. Bonding material 21a (bonding material 19) is formed on the upper electrode 17. The thickness of bonding material 21a (bonding material 19) is thicker than the thickness of bonding material 21b (bonding material 19). A solder alloy material is used as bonding material 19 (bonding material 21a, bonding material 21b).
  • the thickness can be changed by adjusting the number of solder sheets supplied. Also, if a paste-like bonding material is used, the thickness can be changed by adjusting the amount applied.
  • the lead electrode 35 is placed on the bonding material 21a.
  • the plate material 25 is placed on the bonding material 21b.
  • the plate material 25 is placed on the bonding material 21b so that the first surface 25a of the plate material 25, on which a Sn plating layer that has high wettability to the bonding material 19 is formed, comes into contact with the bonding material 21b.
  • the second surface 25b which has low wettability to the bonding material 19, is exposed on the upper surface of the plate material 25.
  • heat treatment is performed to melt the bonding material 19 (bonding material 21a, bonding material 21b), thereby bonding the lead electrode 35 to the upper electrode 17.
  • the plate material 25 is also bonded to the wire wiring pad 15.
  • solder is used as the bonding material 19
  • reflow heating is performed at a temperature above the melting point of the solder. For example, if a solder with a typical composition (such as SAC305 solder) is used, heating is performed to 240°C or higher. To prevent the solder from re-oxidizing during heating, the heat treatment is performed in a nitrogen atmosphere.
  • the heat treatment is performed with the second surface 25b of the plate material 25 exposed as the upper surface.
  • the second surface 25b has low wettability with respect to the bonding material 21a (bonding material 19).
  • this heat treatment also melts the bonding material 11, thereby bonding the semiconductor element 13 to the circuit pattern 7.
  • the insulating substrate 3 on which the semiconductor element 13 or the like is mounted is placed, for example, in a mold 41.
  • the mold 41 includes an upper mold 41a and a lower mold 41b.
  • the insulating substrate 3 on which the semiconductor element 13 or the like is mounted is placed in the cavity 43 with the lead electrode 35 and external electrode 37 sandwiched between the upper mold 41a and the lower mold 41b.
  • sealing resin is injected into cavity 43 to seal semiconductor element 3 and other components. After sealing resin 39 hardens, it is removed from mold 41, completing the power semiconductor device 1 sealed with sealing resin 39, as shown in Figure 1.
  • the wire wiring pad 15 is heat-treated with the second surface 25b of the plate material 25 exposed, which prevents the scattered bonding material 21a from adhering to and bonding to the second surface 25b. This will be explained in comparison with the power semiconductor device 101 (see Figure 8) according to the comparative example.
  • a bonding material 111 is formed on the circuit pattern 107 of an insulating substrate 103 having an insulating layer 105, a circuit pattern 107, and a circuit pattern 109, and then a semiconductor element 113 is placed on the bonding material 111 (see Figure 8).
  • bonding material 121a is formed on the upper electrode 117 of the semiconductor element 113 (see Figure 8).
  • the lead electrode 135 is placed on the bonding material 121a.
  • heat treatment is performed to melt the bonding material 121a, thereby bonding the lead electrode 135 to the upper electrode 117.
  • bonding material 21b is formed on the wire wiring pad 15, and a plate material 25 is placed on the bonding material 21b.
  • the plate material 25 is placed on the bonding material 21b so that the first surface 25a of the plate material 25, on which a Sn plating layer that has high wettability with respect to the bonding material 19 is formed, contacts the bonding material 21b.
  • the second surface 25b which has low wettability with respect to the bonding material 21a (bonding material 19), is exposed on the upper surface of the plate material 25.
  • the heat treatment is performed with the second surface 25b, which has low wettability with respect to the bonding material 21a (bonding material 19), exposed.
  • the second surface 25b which has low wettability with respect to the bonding material 21a (bonding material 19), exposed.
  • Embodiment 3 An example of a power semiconductor device according to a third embodiment will be described.
  • a wire wiring connection portion 23 is formed on the wire wiring pad 15 as a bonding material adhesion bonding prevention portion.
  • a plate material block 27 is formed as the wire wiring connection portion 23 as a first plate material block.
  • the plate material block 27 is formed from a material that can be bonded with a bonding material 21c as a third bonding material.
  • the plate material block 27 is formed from a single material such as copper.
  • the plate material block 27 is bonded to the wire wiring pad 15 by the bonding material 21c (bonding material 19).
  • the height of the top of the plate block 27 from the semiconductor element 13 is higher than the height (dotted line position) of the upper ends of the lead electrodes 35 from the semiconductor element 13. Wire wiring 33 is joined to the top of the plate block 27. Note that the rest of the configuration is the same as that of the power semiconductor device 1 shown in Figure 1, so the same components are given the same reference numerals and their descriptions will not be repeated unless necessary.
  • the top of the plate block 27 to which the wire wiring 33 is joined is located higher than the upper end of the lead electrode 35, which prevents a decrease in the joining strength of the wire wiring 33 to the plate block 27. This will be explained below.
  • the lead electrode 35 is placed on the bonding material 21a.
  • the plate block 27 is placed on the bonding material 21c.
  • heat treatment is performed to melt the bonding material 19 (bonding material 21a, bonding material 21c), thereby bonding the lead electrode 35 to the upper electrode 17.
  • the plate block 27 is also bonded to the wire wiring pad 15.
  • a plate block 27 formed from a single material such as copper there is no need to perform additional processing such as Sn (tin) plating so that the plate block 27 is joined by the joining material 21c. This can also contribute to improving the productivity of the power semiconductor device 1.
  • Embodiment 4 An example of a power semiconductor device according to a fourth embodiment will be described.
  • a wire wiring pad 15 is formed with a wire wiring connection portion 23 as a bonding material adhesion blocking portion.
  • an L-shaped plate material block 29 is formed as a second plate material block as the wire wiring connection portion 23.
  • the L-shaped plate material block 29 includes a first portion 29a and a second portion 29b.
  • the second portion 29b is connected to the first portion 29a.
  • the first portion 29a is bonded to the wire wiring pad 15 by bonding material 21d, which serves as a fourth bonding material.
  • the second portion 29b is located between the first portion 29a and bonding material 21a, which bonds the lead electrode 35 to the upper surface electrode 17.
  • the height of the upper end of the second portion 29b from the semiconductor element 13 is higher than the height of the upper end of the lead electrode 35 (see dotted line) from the semiconductor element 13.
  • the upper end of the second portion 29b is located higher than the upper end of the lead electrode 35.
  • the first portion 29a (top surface) is located lower than the upper end of the lead electrode 35.
  • the wire wiring 33 is joined to the first portion 29a.
  • the second portion 29b is located between the first portion 29a and the bonding material 21a of the L-shaped plate block 29 to which the wire wiring 33 is bonded, and the upper end of the second portion 29b is located higher than the upper end of the lead electrode 35, thereby preventing a decrease in the bonding strength of the wire wiring 33 to the L-shaped plate block 29. This will be explained below.
  • the lead electrode 35 is placed on the bonding material 21a.
  • An L-shaped plate block 29 is placed on the bonding material 21d.
  • heat treatment is performed to melt the bonding material 19 (bonding material 21a, bonding material 21d), thereby bonding the lead electrode 35 to the upper electrode 17.
  • the L-shaped plate block 29 is also bonded to the wire wiring pad 15.
  • the heat treatment is performed with the upper end of the second portion 29b of the L-shaped plate block 29, which is located between the first portion 29a and the bonding material 21a, at a position higher than the upper end of the lead electrode 35.
  • the second portion 29b of the L-shaped plate block 29 can prevent the flying bonding material 21a from flying to the first portion 29a and adhering thereto.
  • the second portion 29b functions as a shield that prevents the bonding material 21a from scattering toward the first portion 29a. As a result, it is possible to prevent a decrease in the bonding strength of the wire wiring 33 bonded to the wire wiring pad 15.
  • first portion 29a (top surface) of the L-shaped plate block 29 is located lower than the upper end of the lead electrode 35. This lowers the position (first portion 29a) where the wire wiring 33 is joined, which helps prevent the power semiconductor device 1 from becoming larger.
  • the L-shaped plate block 29 can be joined by the joining material 21d. This can also contribute to improving the productivity of the power semiconductor device 1.
  • Embodiment 5 An example of a power semiconductor device according to a fifth embodiment will be described. As shown in Fig. 14, a wire wiring pad 15 is formed with a wire wiring connection portion 23 as a bonding material adhesion blocking portion. Here, a non-plated surface 31a on which no plating layer is formed is formed on the surface of the wire wiring pad 15 as the wire wiring connection portion 23.
  • the semiconductor element 13 is a type in which an IGBT or the like is formed on a silicon substrate, silicon (Si) will be exposed on the surface of the wire wiring pad 15.
  • the wire wiring 33 is bonded to the non-plated surface 31a, which does not have a plating layer formed thereon.
  • the top electrode 17 of the semiconductor element 13 has a plated surface 31b on which a plating layer is formed.
  • the lead electrode 35 is joined to the top electrode 17 by a joining material 21a.
  • the wire wiring pad 15 has an unplated surface 31a on the surface where no plating layer is formed, which prevents a decrease in the bonding strength of the wire wiring 33 to the wire wiring pad 15. This will be explained below.
  • the semiconductor element 13 is manufactured in the form of a wafer (silicon substrate 51).
  • a plating process is performed when forming the top surface electrodes 17 and wire wiring pads 15.
  • a mask material (not shown) is formed so as to cover the wire wiring pads 15 but not the top surface electrodes 17.
  • a plating process is performed. After plating, the mask material is removed. This plating process forms a plating layer on the surface of the upper electrode 17 that is not covered by the mask material, exposing the plated surface 31b. On the other hand, no plating layer is formed on the surface of the wire wiring pad 15 that is covered by the mask material, exposing the non-plated surface 31a. Thereafter, the silicon substrate 51 or the like is diced or the like to form the semiconductor element 13 as a chip.
  • the lead electrode 35 is placed on the bonding material 21a, as shown in Figure 16.
  • heat treatment is performed to melt the bonding material 19 (bonding material 21a), thereby bonding the lead electrode 35 to the upper electrode 17.
  • heat treatment is performed with the non-plated surface 31a exposed on the surface of the wire wiring pad 15.
  • the position (height) of the non-plated surface 31a exposed on the surface of the wire wiring pad 15 is lower than the upper end of the lead electrode 35. This allows the position (non-plated surface 31a) where the wire wiring 33 is joined to be the lowest, which contributes to preventing the power semiconductor device 1 from becoming larger.
  • This disclosure can be effectively used in power semiconductor devices equipped with wire wiring pads.

Landscapes

  • Wire Bonding (AREA)

Abstract

電力半導体装置(1)では、絶縁基板(3)に搭載された半導体素子(13)に、ワイヤ配線用パッド(15)と上面電極(17)とが形成されている。ワイヤ配線用パッド(15)には、第1面(25a)と第2面(25b)とを備えた板材(25)が形成されている。第1面(25a)は、溶融した接合材(21b、19)に対する濡れ性が高い。第2面(25b)は、溶融した接合材(21a、19)に対する濡れ性が低い。第2面(25b)に、ワイヤ配線(33)の一端が接合されている。上面電極(17)には、接合材(21a)によってリード電極(35)が接合されている。

Description

電力半導体装置およびその製造方法
 本開示は、電力半導体装置およびその製造方法に関する。
 特許文献1には、配線基板に実装された半導体素子と金属リード電極の一端とが高温はんだによって接合され、配線基板に形成された電極と金属リード電極の他端とが低温はんだによって接合されたパワー半導体装置が開示されている。
 一般的な電力半導体装置では、半導体素子と外部との電気的な接続を行う手法として、または、半導体素子間の電気的な接続を行う手法として、ワイヤ配線によって電気的に接続する手法が多い。電力半導体装置では、このような手法として、ワイヤ配線に加えて、金属リード電極によって電気的に接続する手法がある(特許文献2)。
特開2001-110957号公報 特開2008-182074号公報
 ワイヤ配線と金属リード電極との双方によって半導体素子等との電気的な接続を行う電力半導体装置では、半導体素子に、ワイヤ配線が接合される一の電極と、金属リード電極が接合される他の電極とが形成されている。一の電極の表面および他の電極の表面のそれぞれには、めっき処理を施すことによってめっき層が形成されている。金属リード電極は、めっき層が形成された他の電極に接合材によって接合されることになる。金属リード電極を他の電極に接合する工程では、接合材が溶融される。
 このとき、溶融した接合材の一部が飛散し、その飛散した接合材の一部が一の電極の表面に付着することが想定される。また、めっき層が形成された一の電極の表面に、飛散した接合材の一部が付着すると、付着した接合材の一部が、一の電極の表面に接合されるおそれがある。
 金属リード電極が他の電極に接合された後、ワイヤ配線が一の電極に接合される。このとき、接合材の一部が付着または接合した一の電極の表面に、ワイヤ配線が接合されることになる。このため、ワイヤ配線の一の電極に対する接合強度が低下するおそれがあり、電力半導体装置としての信頼性を損なう要因の一つになることが想定される。
 本開示は、このような想定される問題点を解決するためになされたものであり、一つの目的は、ワイヤ配線の接合強度が低下するのを防止する電力半導体装置を提供することであり、他の目的は、そのような電力半導体装置の製造方法を提供することである。
 本開示に係る電力半導体装置は、基板と半導体素子とワイヤ配線とリード電極と接合材とを備えている。基板には、回路パターンが形成されている。半導体素子は、回路パターンに接合され、回路パターンが位置する側とは反対側に、互いに離間した第1電極および第2電極が配置されている。ワイヤ配線は、第1電極に電気的に接続されている。リード電極は、第2電極に電気的に接続されている。接合材は、第2電極とリード電極とを接合する第1接合材を含む。第1電極には、リード電極を第2電極に接合する第1接合材が、第1電極に付着して接合するのを阻止する接合材付着接合阻止部が形成されている。ワイヤ配線は、接合材付着接合阻止部に接合されている。
 本開示に係る電力半導体装置の製造方法は、以下の工程を備えている。互いに離間した第1電極および第2電極を露出する態様で配置された半導体素子を形成する。回路パターンが形成された基板を用意する。半導体素子における、第1電極および第2電極が配置されている側とは反対側が回路パターンと対向する態様で、半導体素子を回路パターンに載置する。第2電極に第1接合材を形成する工程を含む、接合材を形成する。第1電極に、第1接合材が付着して接合するのを阻止する接合材付着接合阻止部を形成する。第1接合材にリード電極を載置する。第1接合材を溶融することにより、リード電極を第2電極に接合する工程を含む、熱処理を施す。接合材付着接合阻止部にワイヤ配線を接合する。
 本開示に係る電力半導体装置によれば、第1電極には、リード電極を第2電極に接合する第1接合材が、第1電極に付着して接合するのを阻止する接合材付着接合阻止部が形成され、ワイヤ配線は、接合材付着接合阻止部に接合されている。これにより、ワイヤ配線の第1電極への接合強度が低下するのを防止することができる。
 本開示に係る電力半導体装置の製造方法によれば、ワイヤ配線が電気的に接続される第1電極には、リード電極を第2電極に接合する第1接合材が付着して接合するのを阻止する接合材付着接合阻止部が形成された状態で、第1接合材が溶融される。これにより、溶融した第1接合材が第1電極に付着して接合するのを阻止することができる。ワイヤ配線はその接合材付着接合阻止部に接合される。その結果、ワイヤ配線の接合材付着接合阻止部への接合強度が低下するのを防止することができる。
実施の形態1に係る電力半導体装置の一断面図である。 実施の形態2に係る電力半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図2に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図3に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図4に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図5に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図6に示す工程の後に行われる工程を示す断面図である。 比較例に係る電力半導体装置の課題を説明するための一断面図である。 同実施の形態において、電力半導体装置の作用効果を説明するための一断面図である。 実施の形態3に係る電力半導体装置の一断面図である。 同実施の形態において、電力半導体装置の作用効果を説明するための一断面図である。 実施の形態4に係る電力半導体装置の一断面図である。 同実施の形態において、電力半導体装置の作用効果を説明するための一断面図である。 実施の形態5に係る電力半導体装置の一断面図である。 同実施の形態において、電力半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、電力半導体装置の作用効果を説明するための一断面図である。
 実施の形態1.
 実施の形態1に係る電力半導体装置の一例について説明する。図1に示すように、電力半導体装置1では、絶縁基板3に半導体素子13が搭載されている。半導体素子13に形成されたワイヤ配線用パッド15と外部電極37とが、ワイヤ配線33によって電気的に接続されている。半導体素子13に形成された上面電極17とリード電極35とが電気的に接続されている。外部電極37およびリード電極35を突出させる態様で、半導体素子13等が封止樹脂39に封止されている。
 電力半導体装置1の構造について、より詳しく説明する。基板としての絶縁基板3は、絶縁層5、回路パターン7および回路パターン9を備えている。絶縁層5として、たとえば、窒化アルミニウムまたは窒化珪素等の熱伝導に優れたセラミックが適用されている。また、絶縁層5は、樹脂から形成されていてもよい。なお、絶縁層5としては、これらの材料に限られるものではない。
 回路パターン7および回路パターン9のそれぞれは、たとえば、銅またはアルミニウム合金等から形成されている。回路パターン7は、絶縁層5における一方の主面に形成されている。回路パターン9は、絶縁層5における他方の主面に形成されている。回路パターン9は、他の放熱ベース板(図示せず)に、はんだ等によって接合されていてもよいし、冷却フィン等に放熱グリス等によって搭載されていてもよい。
 回路パターン7に接合材11によって半導体素子13が接合されている。接合材11として、たとえば、スズ(Sn)を主体とし、各種の金属元素が添加されたはんだ合金材が適用されている。また、接合材11として、導電性に優れた銀または銅等をペースト状にした焼結接合材を適用してもよい。
 半導体素子13は、電力用の半導体素子であり、たとえば、シリコン基板に形成されたIGBT(Insulated Gate Bipolar Transistor)、ダイオード、逆導通型IGBTがある。また、半導体素子13として、シリコンカーバイト(SiC)系の電力用半導体素子、または、窒化ガリウム(GaN)系の電力用半導体素子でもよい。さらに、半導体素子13としては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはショットキーダイオードでもよい。
 半導体素子13には、第1電極としてのワイヤ配線用パッド15と、第2電極としての上面電極17が形成されている。ワイヤ配線用パッド15と上面電極17とは、半導体素子13において、接合材11と対向する側とは反対側に形成されている。ワイヤ配線用パッド15と上面電極17とは、互いに離間するように形成されている。
 ワイヤ配線用パッド15には、ワイヤ配線33によって、半導体素子13を制御する信号回路が電気的に接続される。上面電極17には、高融点を有する第1接合材としての接合材21a(接合材19)によって、リード電極35が接合されている。リード電極35は、導電性に優れた銅材等によって形成されている。
 ワイヤ配線用パッド15には、接合材付着接合阻止部としてのワイヤ配線接続部23が形成されている。ここでは、ワイヤ配線接続部23として、板材25が形成されている。板材25は、第2接合材としての接合材21b(接合材19)によってワイヤ配線用パッド15に接合されている。接合材19(接合材21a、接合材21b)として、Sn(スズ)を主体として各種金属元素が添加されたはんだ合金材が適用されている。なお、接合材19としては、溶融することによって接合することができる材料であれば、はんだ合金材に限られない。
 板材25は、第1面25aと第2面25bとを備えている。第1面25aが接合材21b(接合材19)に対向するように配置されて接合されている。第1面25aは、溶融した接合材21b(接合材19)に対する濡れ性が高い。すなわち、第1面25aは、溶融した接合材21b(接合材19)の接触角(たとえば、90°未満)が小さい。なお、第1面25aは、溶融した接合材21a(接合材19)に対する濡れ性も高い。
 一方、第2面25bは、溶融した接合材21a(接合材19)に対する濡れ性が低い。すなわち、第2面25bは、溶融した接合材21a(接合材19)の接触角(たとえば、90°以上)が大きい。なお、第2面25bは、溶融した接合材21b(接合材19)に対する濡れ性も低い。
 板材25としては、たとえば、板状のアルミニウム材の一方の表面にSnめっき処理を施した部材を用いることができる。この場合には、Snめっき処理を施した表面が第1面25aとなり、アルミニウムの表面が第2面25bとなる。また、アルミニウムと銅とのクラッド材を用いてもよい。さらに、PCB基板(Printed Circuit Board)のような多層基板を用いてもよい。
 第2面25bに、ワイヤ配線33の一端が接合されている。ワイヤ配線33の他端は、外部電極37に接合されている。ワイヤ配線33は、超音波接合によって接合される配線材料が用いられ、たとえば、熱伝導性および導電性に優れたアルミニウム、銅、銀、または、金等の材料が用いられる。
 半導体素子13等を封止する封止樹脂39は、冷却フィン(図示せず)等に搭載される回路パターン9を露出する態様で封止している。封止樹脂39として、エポキシ樹脂またはシリコーンゲルを用いることができるが、これらの限られるものではない。たとえば、所望の弾性率、耐熱性、接着性または線膨張係数等の物性を満たしている部材を適用することができる。
 また、封止樹脂39は、金型内に注入した溶解樹脂を加圧成形することによって形成されたものであるが、たとえば、半導体素子13が実装された絶縁基板3等を、あらかじめ成形された樹脂ケース内に配置し、その樹脂ケース内に溶解させた樹脂を流し込んで成形した態様のものでもよい。実施の形態1に係る電力半導体装置1は、上記のように構成される。
 上述した実施の形態1に係る電力半導体装置1では、ワイヤ配線33が、板材25における、接合材21a(接合材19)に対する濡れ性が低い第2面25bに接合されることで、ワイヤ配線33の板材25に対する接合強度が低下するのを防止することができる。これについて、以下の実施の形態に係る製造方法において説明する。
 実施の形態2.
 実施の形態2に係る電力半導体装置1の製造方法の一例について説明する。まず、絶縁層5、回路パターン7および回路パターン9を備えた絶縁基板3を用意する(図2参照)。また、半導体素子13を用意する(図3参照)。
 次に、図2に示すように、絶縁基板3における回路パターン7に、たとえば、メタルマスクを使用したスクリーン印刷によって接合材11を形成する。接合材11を形成する方法としては、スクリーン印刷の他に、たとえば、ペースト状の接合材をディスペンス塗布してもよい。また、たとえば、板はんだ等の固形接合材を載置してもよい。
 次に、図3に示すように、半導体素子13を接合材11の上に載置する。次に、図4に示すように、ワイヤ配線用パッド15に、接合材21b(接合材19)を形成する。上面電極17に、接合材21a(接合材19)を形成する。接合材21a(接合材19)の厚さは、接合材21b(接合材19)の厚さよりも厚い。接合材19(接合材21a、接合材21b)として、はんだ合金材が適用されている。
 接合材19として、たとえば、板はんだ等の固形接合材を用いる場合には、供給する板はんだの枚数を調整することによって厚さを変えることができる。また、ペースト状の接合材を使用する場合には、塗布量を調整することによって厚さを変えることができる。
 次に、図5に示すように、リード電極35を接合材21aに載置する。板材25を接合材21bに載置する。このとき、板材25における、接合材19に対する濡れ性の高いSnめっき層が形成された第1面25aが接合材21bに接触するように、板材25が接合材21bに載置される。濡れ性の高い第1面25aが接合材21bに接触するように載置されることで、板材25の上面には、接合材19に対する濡れ性の低い第2面25bが露出した状態になる。
 次に、熱処理を施し、接合材19(接合材21a、接合材21b)を溶融することによって、リード電極35を上面電極17に接合する。また、板材25を、ワイヤ配線用パッド15に接合する。接合材19として、はんだを使用する場合には、はんだの融点以上の温度のもとでリフロー加熱する。たとえば、一般的な組成を有するはんだ(SAC305はんだ等)を使用する場合には、240℃以上に加熱する。加熱中に、はんだが再酸化するのを抑制するために、熱処理は、窒素雰囲気中で行われる。
 このとき、板材25における第2面25bが上面として露出した状態で、熱処理が施される。第2面25bは、接合材21a(接合材19)に対する濡れ性が低い。これにより、溶融した接合材21a(接合材19)の一部が、たとえ、板材25に向かって飛散すような場合があったとしても、飛散した接合材21aが、第2面25bに付着して接合するのを阻止することができる。これについては、後述する。なお、この熱処理では、接合材11も溶融することで、半導体素子13が回路パターン7に接合される。
 次に、図6に示すように、ワイヤ配線33の一端を板材25における第2面25bに接合(ボンディング)し、ワイヤ配線33の他端を外部電極37に接合する。次に、図7に示すように、半導体素子13等を実装した絶縁基板3を、たとえば、金型41内に配置する。金型41は、上金型41aと下金型41bとを含む。上金型41aと下金型41bとによって、リード電極35と外部電極37を挟み込む態様で、半導体素子13等を実装した絶縁基板3等がキャビティ43内に収容される。
 その後、キャビティ43内に封止樹脂を注入することで、半導体素子3等が封止されることになる。封止樹脂39が硬化した後、金型41から取り出すことで、図1に示される、封止樹脂39によって封止された電力半導体装置1が完成する。
 上述した電力半導体装置1の製造方法では、リード電極35を上面電極17に接合する際に、ワイヤ配線用パッド15では、板材25における第2面25bが露出した状態で、熱処理が施されることで、飛散した接合材21aが、第2面25bに付着して接合するのを阻止することができる。これについて、比較例に係る電力半導体装置101(図8参照)と比べて説明する。
 比較例に係る電力半導体装置101では、絶縁層105、回路パターン107および回路パターン109を備えた絶縁基板103における回路パターン107に接合材111が形成された後、半導体素子113が接合材111の上に載置される(図8参照)。
 次に、半導体素子113における上面電極117に、接合材121aを形成する(図8参照)。次に、図8に示すように、リード電極135を接合材121aに載置する。次に、熱処理を施し、接合材121aを溶融することによって、リード電極135を上面電極117に接合する。
 このとき、矢印YYに示すように、溶融した接合材121aの一部が飛散する場合が想定され、さらに、その飛散した接合材121aの一部が、半導体素子113におけるワイヤ配線用パッド115の表面に付着し接合する場合が想定される。このため、ワイヤ配線用パッド115の表面に飛散した接合材121aが付着等した状態でワイヤ配線133が接合されると、ワイヤ配線133のワイヤ配線用パッド115に対する接合強度が低下するおそれがある。
 比較例に係る電力半導体装置101に対して、上述した電力半導体装置1では、図9に示すように、ワイヤ配線用パッド15に接合材21bが形成されて、その接合材21bに板材25が載置される。このとき、板材25における、接合材19に対する濡れ性の高いSnめっき層が形成された第1面25aが接合材21bに接触するように、板材25が接合材21bに載置される。濡れ性の高い第1面25aが接合材21bに接触するように載置されることで、板材25の上面には、接合材21a(接合材19)に対する濡れ性の低い第2面25bが露出した状態になる。
 このため、熱処理は、接合材21a(接合材19)に対する濡れ性の低い第2面25bが露出した状態で施される。これにより、矢印Yに示すように、溶融した接合材21a(接合材19)の一部が、たとえ、板材25に向かって飛散すような場合を想定したとしても、飛散した接合材21aの一部が、第2面25bに付着して接合するのを阻止することができる。その結果、ワイヤ配線33の板材25(第2面25b)に対する接合強度が低下するのを阻止することができる。
 実施の形態3.
 実施の形態3に係る電力半導体装置の一例について説明する。図10に示すように、電力半導体装置1では、ワイヤ配線用パッド15には、接合材付着接合阻止部としてのワイヤ配線接続部23が形成されている。ここでは、ワイヤ配線接続部23として、第1板材ブロックとしての板材ブロック27が形成されている。板材ブロック27は、第3接合材としての接合材21cによって接合可能な材質から形成されている。板材ブロック27は、たとえば、銅等の単一の材質からから形成されている。板材ブロック27が、接合材21c(接合材19)によってワイヤ配線用パッド15に接合されている。
 板材ブロック27の頂部の半導体素子13からの高さは、リード電極35の上端の半導体素子13からの高さ(点線位置)よりも高い。ワイヤ配線33は、板材ブロック27の頂部に接合されている。なお、これ以外の構成については、図1に示す電力半導体装置1の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
 上述した電力半導体装置1では、ワイヤ配線33が接合される板材ブロック27の頂部が、リード電極35の上端よりも高い位置にあることで、ワイヤ配線33の板材ブロック27に対する接合強度が低下するのを防止することができる。これについて説明する。
 まず、図2~図4に示す工程と同様の工程を経た後、図11に示すように、リード電極35を接合材21aに載置する。板材ブロック27を接合材21cに載置する。次に、熱処理を施し、接合材19(接合材21a、接合材21c)を溶融することによって、リード電極35を上面電極17に接合する。また、板材ブロック27を、ワイヤ配線用パッド15に接合する。
 このとき、ワイヤ配線33が接合される板材ブロック27の頂部が、リード電極35の上端(点線参照)よりも高い位置にある状態で、熱処理が施される。これにより、矢印Yに示すように、溶融した接合材21a(接合材19)の一部が、たとえ、板材ブロック27に向かって飛散するような場合があったとしても、飛散した接合材21aが、板材ブロック27の頂部に付着して接合するのを阻止することができる。その結果、ワイヤ配線用パッド15に接合されるワイヤ配線33の接合強度が低下するのを阻止することができる。
 また、板材ブロック27として、たとえば、銅等の単一の素材から形成された板材ブロック27を使用することで、板材ブロック27が接合材21cによって接合されるように、たとえば、Sn(スズ)めっき等の付加的な処理を施す必要がなくなる。これにより、電力半導体装置1の生産性の向上に寄与することもできる。
 実施の形態4.
 実施の形態4に係る電力半導体装置の一例について説明する。図12に示すように、ワイヤ配線用パッド15には、接合材付着接合阻止部としてのワイヤ配線接続部23が形成されている。ここでは、ワイヤ配線接続部23として、第2板材ブロックとしてのL字型板材ブロック29が形成されている。L字型板材ブロック29は、第1部29aと第2部29bとを含む。
 第2部29bは第1部29aに繋がっている。第1部29aが、第4接合材としての接合材21dによってワイヤ配線用パッド15に接合されている。第2部29bは、リード電極35を上面電極17に接合する接合材21aと、第1部29aとの間に位置している。第2部29bの上端の半導体素子13からの高さは、リード電極35の上端(点線参照)の半導体素子13からの高さよりも高い。第2部29bの上端は、リード電極35の上端よりも高い位置にある。
 一方、第1部29a(上面)は、リード電極35の上端よりも低い位置にある。ワイヤ配線33は、第1部29aに接合されている。なお、これ以外の構成については、図1に示す電力半導体装置1の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
 上述した電力半導体装置1では、ワイヤ配線33が接合されるL字型板材ブロック29における第1部29aと接合材21aとの間に第2部29bが位置し、第2部29bの上端は、リード電極35の上端よりも高い位置にあることで、ワイヤ配線33のL字型板材ブロック29に対する接合強度が低下するのを防止することができる。これについて説明する。
 まず、図2~図4に示す工程と同様の工程を経た後、図13に示すように、リード電極35を接合材21aに載置する。L字型板材ブロック29を接合材21dに載置する。次に、熱処理を施し、接合材19(接合材21a、接合材21d)を溶融することによって、リード電極35を上面電極17に接合する。また、L字型板材ブロック29を、ワイヤ配線用パッド15に接合する。
 このとき、L字型板材ブロック29における第1部29aと接合材21aとの間に位置する第2部29bの上端は、リード電極35の上端よりも高い位置にある状態で、熱処理が施される。これにより、矢印Yに示すように、溶融した接合材21a(接合材19)の一部が、たとえ、L字型板材ブロック29に向かって飛散するような場合があったとしても、飛散した接合材21aが、L字型板材ブロック29における第2部29bによって、第1部29aまで飛散して付着等するのを阻止することができる。
 すなわち、第2部29bが、第1部29aへ向かって接合材21aが飛散するのを遮る遮蔽材として機能する。その結果、ワイヤ配線用パッド15に接合されるワイヤ配線33の接合強度が低下するのを阻止することができる。
 また、L字型板材ブロック29における第1部29a(上面)が、リード電極35の上端よりも低い位置にある。これにより、ワイヤ配線33が接合される位置(第1部29a)が低くなり、電力半導体装置1が大型化するのを抑制するのに寄与することができる。
 さらに、L字型板材ブロック29として、たとえば、銅等の単一の素材から形成された板材ブロック27を使用することで、L字型板材ブロック29が接合材21dによって接合されるように、たとえば、Sn(スズ)めっき等の付加的な処理を施す必要がなくなる。これにより、電力半導体装置1の生産性の向上に寄与することもできる。
 実施の形態5.
 実施の形態5に係る電力半導体装置の一例について説明する。図14に示すように、ワイヤ配線用パッド15には、接合材付着接合阻止部としてのワイヤ配線接続部23が形成されている。ここでは、ワイヤ配線接続部23として、ワイヤ配線用パッド15の表面に、めっき層が形成されていないめっき非処理面31aが形成されている。
 半導体素子13として、たとえば、IGBT等がシリコン基板に形成されているタイプの半導体素子13であれば、ワイヤ配線用パッド15の表面には、シリコン(Si)が露出することになる。ワイヤ配線33は、めっき層が形成されていないめっき非処理面31aに接合されている。
 一方、半導体素子13における上面電極17では、めっき層が形成されためっき処理面31bが表面に位置する。リード電極35は、接合材21aによって、その上面電極17に接合されている。なお、これ以外の構成については、図1に示す電力半導体装置1の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
 上述した電力半導体装置1では、ワイヤ配線用パッド15には、めっき層が形成されていないめっき非処理面31aが表面に位置することで、ワイヤ配線33のワイヤ配線用パッド15への接合強度が低下するのを防止することができる。これについて説明する。
 まず、図15に示すように、半導体素子13は、ウェハ(シリコン基板51)の状態で製造される。上面電極17およびワイヤ配線用パッド15を形成する際に、めっき処理が施される。このとき、ワイヤ配線用パッド15を覆い、上面電極17覆わない態様でマスク材(図示せず)を形成する。
 次に、めっき処理を施す。めっき処理の後、マスク材を除去する。このめっき処理によって、マスク材によって覆われていない上面電極17の表面にはめっき層が形成されて、めっき処理面31bが露出する。一方、マスク材によって覆われたワイヤ配線用パッド15の表面にはめっき層は形成されず、めっき非処理面31aが露出する。その後、シリコン基板51等をダイシング等することによって、チップとしての半導体素子13が形成される。
 次に、図2~図4に示す工程と同様の工程を経た後、図16に示すように、リード電極35を接合材21aに載置する。次に、熱処理を施し、接合材19(接合材21a)を溶融することによって、リード電極35を上面電極17に接合する。このとき、ワイヤ配線用パッド15の表面に、めっき非処理面31aが露出した状態で、熱処理が施される。
 これにより、矢印Yに示すように、溶融した接合材21a(接合材19)の一部が、たとえ、ワイヤ配線用パッド15に向かって飛散すような場合があったとしても、ワイヤ配線用パッド15の表面に露出しためっき非処理面31a(シリコン面)によって、飛散した接合材21aが、付着して接合するのを阻止することができる。その結果、ワイヤ配線用パッド15に接合されるワイヤ配線33の接合強度が低下するのを阻止することができる。
 また、ワイヤ配線用パッド15に、ワイヤ配線33を接合するためのしかるべき部材を形成する必要がなく、生産コストの低減に寄与することができる。さらに、ワイヤ配線用パッド15の表面に露出しためっき非処理面31aの位置(高さ)は、リード電極35の上端よりも低い位置にある。これにより、ワイヤ配線33が接合される位置(めっき非処理面31a)を最も低くすることができ、電力半導体装置1が大型化するのを抑制するのに寄与することができる。
 なお、各実施の形態において説明した電力半導体装置1とその製造方法については、必要に応じて種々組み合わせることが可能である。
 今回開示された実施の形態は例示であってこれに制限されるものではない。本開示は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
 本開示は、ワイヤ配線用パッドを備えた電力半導体装置に有効に利用される。
 1 電力半導体装置、3 絶縁基板、5 絶縁層、7 回路パターン、9 回路パターン、11 接合材、13 半導体素子、15 ワイヤ配線用パッド、17 上面電極、19、21a、21b、21c、21d 接合材、23 ワイヤ配線接続部、25 板材、25a 第1面、25b 第2面、27  板材ブロック、29 L字型板材ブロック、29a 第1部、29b 第2部、31a めっき非処理面、31b めっき処理面、33 ワイヤ配線、35 リード電極、37 外部電極、39 封止樹脂、41 金型、41a 上金型、41b 下金型、43 キャビティ、51 シリコン基板。

Claims (12)

  1.  回路パターンが形成された基板と、
     前記回路パターンに接合され、前記回路パターンが位置する側とは反対側に、互いに離間した第1電極および第2電極が配置された半導体素子と、
     前記第1電極に電気的に接続されたワイヤ配線と、
     前記第2電極に電気的に接続されたリード電極と、
     前記第2電極と前記リード電極とを接合する第1接合材を含む接合材と
    を備え、
     前記第1電極には、前記リード電極を前記第2電極に接合する前記第1接合材が、前記第1電極に付着して接合するのを阻止する接合材付着接合阻止部が形成され、
     前記ワイヤ配線は、前記接合材付着接合阻止部に接合された、電力半導体装置。
  2.  前記接合材付着接合阻止部は、対向する第1主面および第2主面を有し、前記第1電極に接合される板材を含み、
     前記接合材は、前記板材における前記第1主面を前記第1電極に接合する第2接合材を含み、
     前記板材における前記第2主面の前記接合材に対する濡れ性は、前記板材における前記第1主面の前記接合材に対する濡れ性よりも低く、
     前記ワイヤ配線は、前記第2主面に接合された、請求項1記載の電力半導体装置。
  3.  前記接合材付着接合阻止部は、前記第1電極に接合される第1板材ブロックを含み、
     前記第1板材ブロックの前記半導体素子からの高さは、前記リード電極の前記半導体素子から高さよりも高く、
     前記接合材は、前記第1板材ブロックを前記第1電極に接合する第3接合材を含み、
     前記ワイヤ配線は、前記第1板材ブロックの頂部に接合された、請求項1記載の電力半導体装置。
  4.  前記接合材付着接合阻止部は、前記第1電極に接合される第2板材ブロックを含み、
     前記第2板材ブロックは、
     第1部と、
     前記第1部と、前記リード電極を前記第2電極に接合する前記第1接合材との間に位置し、前記第1部に繋がる第2部と
    を含み、
     前記第2部の前記半導体素子からの高さは、前記リード電極の前記半導体素子からの高さよりも高く、
     前記第1部の前記半導体素子からの高さは、前記リード電極の前記半導体素子からの高さよりも低く、
     前記接合材は、前記第2板材ブロックを前記第1電極に接合する第4接合材を含み、
     前記ワイヤ配線は、前記第1部に接合された、請求項1記載の電力半導体装置。
  5.  前記第2電極の表面には、めっき層が形成されためっき処理面が位置し、
     前記第1電極の表面には、前記めっき層が形成されていないめっき非処理面が位置し、
     前記接合材付着接合阻止部は、前記第1電極に位置する前記めっき非処理面を含み、
     前記ワイヤ配線は、前記第1電極に位置する前記めっき非処理面に接合された、請求項1記載の電力半導体装置。
  6.  前記接合材は、はんだ合金材を含む、請求項1~5のいずれか1項に記載の電力半導体装置。
  7.  互いに離間した第1電極および第2電極を露出する態様で配置された半導体素子を形成する工程と、
     回路パターンが形成された基板を用意する工程と、
     前記半導体素子における、前記第1電極および前記第2電極が配置されている側とは反対側が前記回路パターンと対向する態様で、前記半導体素子を前記回路パターンに接合する工程と、
     前記第2電極に第1接合材を形成する工程を含む、接合材を形成する工程と、
     前記第1電極に、前記第1接合材が付着して接合するのを阻止する接合材付着接合阻止部を形成する工程と、
     前記第1接合材にリード電極を載置する工程と、
     前記第1接合材を溶融することにより、前記リード電極を前記第2電極に接合する工程を含む、熱処理を施す工程と、
     前記接合材付着接合阻止部にワイヤ配線を接合する工程と
    を備えた、電力半導体装置の製造方法。
  8.  前記接合材付着接合阻止部を形成する工程は、対向する第1主面および第2主面を有し、前記第2主面の前記接合材に対する濡れ性が、前記第1主面の前記接合材に対する濡れ性よりも小さい板材を用意する工程を含み、
     前記接合材を形成する工程は、前記第1電極に前記板材を接合する第2接合材を形成する工程を含み、
     前記熱処理を施す工程は、前記板材における前記第1主面が前記第2接合材に接触する態様で前記板材を前記第2接合材に載置し、前記板材における前記第2主面を露出させた状態で、前記第2接合材を溶融することにより、前記板材を前記第1電極に接合する工程を含み、
     前記熱処理を施す工程では、前記板材を前記第1電極に接合する工程と、前記リード電極を前記第2電極に接合する工程とが、同時に行われ、
     前記ワイヤ配線を接合する工程では、前記ワイヤ配線は、前記板材における前記第2主面に接合される、請求項7記載の電力半導体装置の製造方法。
  9.  前記接合材付着接合阻止部を形成する工程は、前記第1電極に載置された状態で、前記半導体素子からの高さが、前記リード電極の前記半導体素子からの高さよりも高い第1板材ブロックを用意する工程を含み、
     前記接合材を形成する工程は、前記第1電極に前記第1板材ブロックを接合する第3接合材を形成する工程を含み、
     前記熱処理を施す工程は、前記第1板材ブロックを前記第3接合材に載置した状態で、前記第3接合材を溶融することにより、前記第1板材ブロックを前記第1電極に接合する工程を含み、
     前記熱処理を施す工程では、前記第1板材ブロックを前記第1電極に接合する工程と、前記リード電極を前記第2電極に接合する工程とが、同時に行われ、
     前記ワイヤ配線を接合する工程では、前記ワイヤ配線は、前記第1板材ブロックにおける頂部に接合される、請求項7記載の電力半導体装置の製造方法。
  10.  前記接合材付着接合阻止部を形成する工程は、前記第1電極に載置された状態で、前記半導体素子からの高さが、前記リード電極の前記半導体素子からの高さよりも低い第1部と、前記半導体素子からの高さが、前記リード電極の前記半導体素子からの高さよりも高い第2部とを有し、前記第1部と前記第2部とが繋がった第2板材ブロックを用意する工程を含み、
     前記接合材を形成する工程は、前記第1電極に前記第2板材ブロックを接合する第4接合材を形成する工程を含み、
     前記熱処理を施す工程は、前記第2部が前記第1部と前記第1接合材との間に位置する態様で、前記第2板材ブロックを前記第4接合材に載置した状態で、前記第4接合材を溶融することにより、前記第2板材ブロックを前記第1電極に接合する工程を含み、
     前記熱処理を施す工程では、前記第2板材ブロックを前記第1電極に接合する工程と、前記リード電極を前記第2電極に接合する工程とが、同時に行われ、
     前記ワイヤ配線を接合する工程では、前記ワイヤ配線は、前記第2板材ブロックにおける前記第1部に接合される、請求項7記載の電力半導体装置の製造方法。
  11.  前記半導体素子を形成する工程は、
     前記第1電極および前記第2電極を形成する工程と、
     前記第2電極には、めっき処理を施してめっき処理面を形成し、前記第1電極には、前記めっき処理を施さずに、前記第1電極の表面をめっき非処理面とする工程と
    を含み、
     前記接合材付着接合阻止部を形成する工程は、前記第1電極を前記めっき非処理面とする工程を含み、
     前記接合材を形成する工程では、前記第1接合材は、前記めっき処理面に形成され、
     前記熱処理を施す工程では、前記めっき非処理面が露出した状態で行われ、
     前記ワイヤ配線を接合する工程では、前記ワイヤ配線は、前記めっき非処理面に接合された、請求項7記載の電力半導体装置の製造方法。
  12.  前記接合材を形成する工程では、前記接合材として、はんだ合金材が形成される、請求項7~11のいずれか1項に記載の電力半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2004247383A (ja) * 2003-02-12 2004-09-02 Mitsubishi Electric Corp パワーモジュール
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