WO2025220106A1

WO2025220106A1 - 電力変換装置

Info

Publication number: WO2025220106A1
Application number: PCT/JP2024/015098
Authority: WO
Inventors: 航平恩田; 樹松永; 仁充木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2024-04-16
Filing date: 2024-04-16
Publication date: 2025-10-23
Anticipated expiration: 2026-10-16

Abstract

電力変換装置（１）は、半導体スイッチング素子（５０）を直列接続した少なくとも１つ以上のレグ回路を有する電力変換器（２０）と、半導体スイッチング素子（５０）をオンオフ駆動する半導体駆動装置（１０）と、を備え、半導体駆動装置（１０）は直流電源の電源電圧を基準電圧とし、レグ回路の出力端子（Ｅａ）の電位に基づいて、半導体スイッチング素子（５０）の過電流を判定する第１過電流判定部（１７）と、半導体スイッチング素子（５０）の主端子間の電圧電流に基づく検出信号を入力して半導体スイッチング素子（５０）に流れる過電流を判定する第２過電流判定部（１３）を有し、第２過電流判定部（１３）の判定は、第１過電流判定部（１７）の判定よりも先行する。

Description

電力変換装置

　本開示は、電力変換装置に関するものである。

　半導体スイッチング素子は様々な電力変換装置に適用されている。その半導体スイッチング素子のオンオフを制御する半導体駆動装置には、誤動作あるいは故障によって発生したアーム短絡などによる半導体スイッチング素子の過電流を瞬時に検出して電力変換装置を安全に停止する保護機能が搭載される。

　この半導体スイッチング素子の過電流保護の方法としては、以下の２つの方法に大別される。
　第１の方法は、電力変換装置の電源電位あるいはそれと電気的に接続された電位を基準電位として検出した電力変換装置の出力電圧と制御部が生成したオンオフ指令信号との論理不一致に基づいて短絡による過電流状態を検出する方法である（例えば、特許文献１参照）。
　第２の方式は、各半導体スイッチング素子の主端子間の電圧あるいは主端子を流れる電流を直接検出する方法である（例えば、特許文献２参照）。

　第１の方法では、電源電位を基準電位として過電流を検出するため、その検出信号を直接制御部に伝送して容易に電力変換装置全体を停止することができる。そのため、低コストの構成で保護機能を実現できる。また、電力変換装置の出力電圧を検出するため、電力変換装置の出力パルス幅の情報を用いて制御を高精度化できるメリットもある。一方で、半導体スイッチング素子の主端子間の電圧あるいは主端子を流れる電流を直接検出しないため検出精度に限界があり、結果として相対的に小さな過電流の検出及び高速な検出が困難となる。

　これに対し、第２の方法では、半導体スイッチング素子の基準電位で過電流を検出するため、過電流事象を高精度かつ高速に検出することが可能なことに加え、過電流検出時に瞬時に半導体スイッチング素子のゲート電圧を低減して過電流状態を一時的に緩和または解消することができる。しかし、その後電気的に絶縁された制御部に検出情報を伝送して電力変換装置全体を停止する必要がある。

　従来は、各方法のメリットに応じて各方法を使い分けることで、電力変換装置の保護機能を実現していた。
　一方、２つの方法を併用すれば、電力変換装置の保護機能が向上することが期待できる。すなわち、第２の方法で高精度かつ高速に半導体スイッチング素子の過電流を検出して過電流状態を一時的に緩和するように制御した上で、継続した過電流状態を第１の方法で検出して制御部に伝送し、電力変換装置を安全に停止する方法である。

特開平１０―２５７７７９号公報国際公開第２０２３／０３２０２４号

　しかしながら、この２つの従来方法を単に併用するだけでは、保護機能が十分働かないことが懸念される。例えば、相対的に大きな短絡電流が瞬時に発生して電力変換装置の出力電圧が急峻に遷移する場合などにおいて、第１の方法による過電流検出が第２の方法による過電流検出と同程度のタイミングになることが想定される。この場合、第１の方法によって電力変換装置を停止するための半導体スイッチング素子のオフ動作と、第２の方法によって半導体スイッチング素子の過電流を緩和するためのゲート電圧の低減動作とが同時に発生し、半導体スイッチング素子のターンオフ動作が通常よりも高速になることで過大なサージ電圧が発生してしまう。そして、この過大なサージ電圧により、半導体スイッチング素子の２次破壊をもたらすおそれがある。
　そのため、２つの方法を併用するとともに、このような課題を解決する技術が期待されている。

　本開示は、上記のような課題を解決するための技術を開示するものであり、上述の２つの方法を用いて過電流から半導体スイッチング素子及び電力変換装置を保護し、信頼性の高い電力変換装置を提供することを目的とする。

　本開示による電力変換装置は、
　半導体スイッチング素子を直列接続した少なくとも１つ以上のレグ回路を有する電力変換器と、
　前記半導体スイッチング素子の制御端子に電圧を印加して前記半導体スイッチング素子をオンオフ駆動する半導体駆動装置と、を備えた電力変換装置であって、
　前記半導体駆動装置は、
　前記半導体スイッチング素子のオンオフ状態を定めるオンオフ指令信号を生成する制御部と、
　前記オンオフ指令信号に基づいて、前記半導体スイッチング素子の制御端子に電圧を印加するゲート駆動部と、
　直流電源の電源電圧を基準電圧とし、前記レグ回路の出力端子の電位に基づいて、前記半導体スイッチング素子の過電流を判定する第１過電流判定部と、
　前記半導体スイッチング素子の主端子間の電圧電流に基づく検出信号を入力して前記半導体スイッチング素子に流れる過電流を判定する第２過電流判定部、および該過電流が判定されると前記制御端子に印加される電圧を低減するゲート電圧低減部を有し、前記半導体スイッチング素子を保護する過電流保護部と、を備え、
　前記第２過電流判定部での過電流判定は、前記第１過電流判定部での過電流判定よりも先行し、
　前記制御部は、前記第１過電流判定部で過電流と判定された場合、少なくとも過電流と判定された前記レグ回路の半導体スイッチング素子をオフ状態に制御する、ものである。

　本開示によれば、過電流から半導体スイッチング素子及び電力変換装置を保護し、信頼性の高い電力変換装置を得ることができる。

実施の形態１に係る電力変換装置の概略構成を示すブロック図である。実施の形態１に係る電力変換装置の概略構成を示す図である。実施の形態１に係る過電流保護部の回路構成を示す図である。実施の形態１に係る電力変換装置の動作を示す各部の波形図である。実施の形態１に係る電力変換装置の動作を示す各部の波形図である。実施の形態２に係る過電流保護部の回路構成を示す図である。実施の形態２に係る電力変換装置の動作を示す各部の波形図である。実施の形態３に係る過電流保護部の回路構成を示す図である。実施の形態４に係る電力変換装置の概略構成を示す図である。実施の形態４に係る電力変換装置の動作を示す各部の波形図である。実施の形態５に係る電力変換装置の概略構成を示す図である。実施の形態５に係る電力変換装置の動作を示す各部の波形図である。実施の形態６に係る電力変換装置の概略構成を示す図である。実施の形態６に係る電力変換装置の動作を示す各部の波形図である。実施の形態７に係る電力変換装置の概略構成を示す図である。実施の形態７に係る電力変換装置の動作を示す各部の波形図である。実施の形態８に係る電力変換装置の概略構成を示す図である。実施の形態８に係る過電流保護部の回路構成を示す図である。実施の形態８に係る電力変換装置の動作を示す各部の波形図である。実施の形態９に係る電力変換装置の構成を示す図である。実施の形態９に係る電力変換装置の別の構成を示す図である。実施の形態９に係る電力変換装置のさらに別の構成を示す図である。別の半導体スイッチング素子を用いた電力変換装置の概略構成を示す図である。実施の形態１から９に係る電力変換装置の制御部のハードウエア構成を示す図である。

　以下、本実施の形態について図を参照して説明する。なお、各図中、同一符号は、同一または相当する部分を示すものとする。

実施の形態１．
　以下、実施の形態１に係る電力変換装置について、図を用いて説明する。図１は、実施の形態１に係る電力変換装置１の概略構成を示すブロック図である。図１において、電力変換装置１は、半導体スイッチング素子を備え、直流電源（図示せず）の電力を変換して負荷７０に電力を供給する電力変換器２０と、電力変換器２０の半導体スイッチング素子を駆動する半導体駆動装置１０を備える。半導体駆動装置１０は、上位制御装置（図示せず）から送信された指令信号ＳＩＮを受信すると共に、第１過電流判定部１７からの信号に基づいて半導体スイッチング素子のオンオフ指令信号を生成する制御部１８、絶縁通信部１６を介して入力されたオンオフ指令信号に基づいて、半導体スイッチング素子に電圧を印加し駆動するゲート駆動部１１、及び半導体スイッチング素子の過電流を検出し保護する過電流保護部１２を備える。次に、図２及び図３を用いて詳細な回路構成を説明する。

　図２は、実施の形態１に係る電力変換装置の主要部の回路構成を示す図で、図３は、過電流保護部１２の回路構成を示す図である。
　電力変換器２０は、半導体スイッチング素子５０ａ及び半導体スイッチング素子５０ｂが直列に接続されたアーム部を備えている。上アームの半導体スイッチング素子５０ａの制御端子（以下、ゲート端子）Ｇａには、制御部１８から出力されたオンオフ指令信号ＧＤＯａが絶縁通信部１６ａを介してゲート駆動部１１ａに入力され、このオンオフ指令信号ＧＤＯａに基づく電圧が印加される。また、半導体スイッチング素子５０ａに流れる過電流を検出し、過電流が流れていると判定された場合、ゲート電圧を低減する過電流保護部１２ａが設けられている。
　同様に下アームの半導体スイッチング素子５０ｂのゲート端子Ｇｂには、制御部１８から出力されたオンオフ指令信号ＧＤＯｂが絶縁通信部１６ｂを介してゲート駆動部１１ｂに入力され、このオンオフ指令信号ＧＤＯｂに基づく電圧が印加される。また、半導体スイッチング素子５０ｂに流れる過電流を検出し、過電流が流れていると判定された場合、ゲート電圧を低減する過電流保護部１２ｂが設けられている。

　このように上アーム及び下アームの制御に係る機能部等及び半導体スイッチング素子５０ａ，５０ｂは同等であり、以降の説明では符号にそれぞれａまたはｂを付して説明するあるいは一方の説明を省略することがある。また、ａまたはｂを付さずに総称して機能部を説明することもある。
　また、図２では、上下アームで構成されるレグ回路が１つの例すなわち単相の電力変換器２０の例を示しているが、例えばレグ回路が３つ並列に接続された３相の電力変換器２０であってもよい。電力変換器２０は、少なくともレグ回路を１つ備える。

　半導体駆動装置１０は、半導体スイッチング素子５０の主端子であるコレクタＣとエミッタＥ間の導通／非導通状態を、ゲート端子Ｇと基準端子（以下、エミッタ制御端子）ＥＳとの間に印加するゲート電圧Ｖｇｅで制御するものである。
　この場合、半導体スイッチング素子５０としてＩＧＢＴを例として示すが、制御端子を有するＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等、他の半導体スイッチング素子にも適用できる。

　過電流保護部１２は、半導体スイッチング素子５０の直近または直上に配置され、ゲート駆動部１１と過電流保護部１２との間は、２線の接続配線１５で接続される。詳細は後述するが、過電流保護部１２は、第２過電流判定部１３及びゲート電圧低減部１４を備える。
　ゲート駆動部１１は、正電源ＰＧ１および負電源ＰＧ２と、Ｐ型ＭＯＳＦＥＴＭＧ１およびＮ型ＭＯＳＦＥＴＭＧ２と、ゲート抵抗ＲＧ１、ＲＧ２とで構成される出力段回路を備え、この出力段回路を制御する制御部１８と、絶縁通信部１６を介して接続されている。半導体スイッチング素子５０のエミッタ制御端子ＥＳは、正電源ＰＧ１と負電源ＰＧ２との接続点の基準電位ＶＧ０に接続される。

　制御部１８は、上述の通り、上位制御装置（図示せず）から送信された指令信号ＳＩＮを受信すると共に、第１過電流判定部１７からの判定信号ＯＣＤ１に基づいて絶縁通信部１６を介して出力段回路を制御する。なお、制御部１８は、判定信号ＯＣＤ１の他、過温度あるいは電源低下等の各種異常検出信号と論理合成して出力段回路を制御してもよい。なお、第１過電流判定部１７の動作については、後述する。

　絶縁通信部１６は、入力と出力とを電気的に絶縁し、入力から出力へ指示信号を伝達するように構成されており、制御部１８で生成されたオンオフ指令信号ＧＤＯが入力され、ゲート駆動部１１のＰ型ＭＯＳＦＥＴＭＧ１およびＮ型ＭＯＳＦＥＴＭＧ２のゲートへ出力する。絶縁通信部１６は、例えば、フォトカプラにより構成されるが、入力と出力とを電気的に絶縁し、かつ、入力から出力へ指示信号を伝達できる構成であれば、フォトカプラ以外の手段により構成されていてもよい。

　また、ゲート駆動部１１において、出力段回路が正電源電位ＶＧ１あるいは負電源電位ＶＧ２を出力する例を示しているが、負電源ＰＧ２を用いない構成、すなわち、負電源電位ＶＧ２が基準電位ＶＧ０と等しい構成であってもよい。また、この場合、ゲート駆動部１１の出力段バッファとしては、Ｐ型ＭＯＳＦＥＴＭＧ１およびＮ型ＭＯＳＦＥＴＭＧ２を用い、ゲート抵抗ＲＧ１、ＲＧ２にてスイッチング速度を調整する定電圧駆動を示しているが、これに限られるものではない。

　過電流保護部１２は、半導体スイッチング素子５０に流れる過電流を判定する第２過電流判定部１３と、過電流が判定されると、半導体スイッチング素子５０のゲート端子Ｇに印加される電圧を低減するゲート電圧低減部１４とを備える。なお、図２において、下アームに接続される過電流保護部１２ｂの構造を簡単に示しているが、上述したように、上アームに接続される過電流保護部１２ａの構造も過電流保護部１２ｂの構造と同様である。

　第２過電流判定部１３は、第１トランジスタＱ１と、クランプダイオードＤ１と、抵抗ＲおよびコンデンサＣ１によるローパスフィルタ（Ｒ，Ｃ１）とを備える。そして、半導体スイッチング素子５０の主端子間電圧となるコレクタ電圧Ｖｃｅによる検出信号ＳＯＣがローパスフィルタ（Ｒ，Ｃ１）を介して第１トランジスタＱ１に入力されて、過電流の判定信号ＯＣＤ２を出力する。

　この場合、第１トランジスタＱ１がオンすることで、判定信号ＯＣＤ２が変化して、半導体スイッチング素子５０の過電流が判定される。
　ゲート電圧低減部１４は、過電流の判定信号ＯＣＤ２が入力されて、ゲート端子Ｇに印加されるゲート電圧Ｖｇｅを、正電源ＰＧ１の電圧（ＶＧ１）よりも低いレベルに低下するように動作する。
　なお、第２過電流判定部１３に入力される検出信号ＳＯＣは、コレクタセンス端子ＣＳの電圧（コレクタ電圧Ｖｃｅ）である。

　図２には、コレクタＣとコレクタセンス端子ＣＳとの間の寄生インダクタンスＬｃ、およびエミッタＥとエミッタ制御端子ＥＳとの間の寄生インダクタンスＬｅが示されている（符号は図示せず）。
　エミッタ制御端子ＥＳおよびコレクタセンス端子ＣＳは、通常、本体素子側に介在する寄生インダクタンスＬが最小になるように、本体素子に近接して形成される。そして、寄生インダクタンスＬによる起電圧（Ｌ・ｄＩ／ｄｔ）の影響を排除する。大容量のパワーモジュール等に用いられる半導体スイッチング素子５０には、通常、エミッタ制御端子ＥＳを設けて、起電圧（Ｌ・ｄＩ／ｄｔ）によるゲート電圧Ｖｇｅの低下を防止する。また、コレクタ電圧Ｖｃｅを検出する場合は、コレクタセンス端子ＣＳを設けて、起電圧（Ｌ・ｄＩ／ｄｔ）による余分な電圧加算を防止してコレクタ電圧Ｖｃｅを検出する。

　本実施の形態では、エミッタ制御端子ＥＳおよびコレクタセンス端子ＣＳを設けた場合を示したが、エミッタ制御端子ＥＳおよびコレクタセンス端子ＣＳを設けずに、半導体スイッチング素子５０が外部素子との接続に用いる主端子であるエミッタＥおよびコレクタＣを用いることも可能である。
　この実施の形態でのコレクタ電圧Ｖｃｅは、実際の主端子（コレクタＣ、エミッタＥ）間の電圧とは若干異なるものであるが、制御に用いる主端子間電圧（Ｖｃｅ）である。

　図３は、実施の形態１に係る過電流保護部１２の詳細を示す回路構成図である。以下、回路構成の詳細と過電流保護部１２の基本動作について説明する。なお、上述したように過電流保護部１２が、上アーム用の場合は図３の各部の符号にａが付され、下アーム用の場合は各部の符号にｂが付される。
　図３に示すように、過電流保護部１２は、検出信号ＳＯＣが入力されて過電流の判定信号ＯＣＤ２を出力する第２過電流判定部１３と、判定信号ＯＣＤ２に基づいてゲート電圧Ｖｇｅを低減するゲート電圧低減部１４とを備える。また、ゲート電圧低減部１４は、ゲート電圧Ｖｇｅを低減する駆動回路１４１と、第２過電流判定部１３からの出力信号を増幅して駆動回路１４１を駆動する増幅回路１４２とを備える。

　第２過電流判定部１３は、直列接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、クランプダイオードＤ１と、コンデンサＣ１とを備える。さらに、ＮＰＮバイポーラトランジスタから成る第１トランジスタＱ１と、抵抗Ｒ５、Ｒ６と、逆流防止ダイオードＤ３とを直列接続した直列回路を備える。また、コンデンサＣ２が抵抗Ｒ６に並列接続され、第１トランジスタＱ１のベース、エミッタ間に保護ダイオードＤ２が設けられる。
　この場合、３つの抵抗Ｒ１、Ｒ２、Ｒ３による抵抗ＲおよびコンデンサＣ１がローパスフィルタ（Ｒ，Ｃ１）を構成する。また、抵抗Ｒ（Ｒ１、Ｒ２、Ｒ３）と抵抗Ｒ４との接続点Ｐ１が、検出信号ＳＯＣの入力部となり、第１トランジスタＱ１のベースに接続される。エミッタ制御端子ＥＳを基準とする、第１トランジスタＱ１のベース電位となる接続点Ｐ１の電位を入力電位ＶＡ１とする。

　クランプダイオードＤ１は、アノードがローパスフィルタ（Ｒ，Ｃ１）のコンデンサＣ１と接続され、その接続点は、接続点Ｐ１および第１トランジスタＱ１のベースに接続される。
　検出信号ＳＯＣは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で分圧され、その分圧抵抗Ｒ（Ｒ１、Ｒ２、Ｒ３）とコンデンサＣ１とで構成されるローパスフィルタ（Ｒ，Ｃ１）を介して第１トランジスタＱ１のベースに入力される。第１トランジスタＱ１のベースは、半導体スイッチング素子５０がオフ状態の時、クランプダイオードＤ１によって負電源電位ＶＧ２にクランプされる。
　なお、クランプダイオードＤ１は、ローパスフィルタ（Ｒ，Ｃ１）の出力側に接続される例を示しているが、ローパスフィルタ（Ｒ，Ｃ１）の入力側に接続されてもよい。

　この場合、半導体スイッチング素子５０がオフする際に、ゲート駆動部１１がゲート電圧Ｖｇｅを負バイアスするため、第１トランジスタＱ１のベース電位およびコレクタ電位も負バイアスされる。このため、第１トランジスタＱ１の素子保護の為に、保護ダイオードＤ２および逆流防止ダイオードＤ３を備えている。
　保護ダイオードＤ２は、バイポーラトランジスタに通常用いられる逆並列ダイオードであり、第１トランジスタＱ１のベース、エミッタ間に大きな負電圧が印加されて特性が劣化することを防止する。

　逆流防止ダイオードＤ３は、第１トランジスタＱ１の通電方向に逆流する電流を阻止して第１トランジスタＱ１を保護する。この場合、第１トランジスタＱ１がオフ状態の時、ゲート端子Ｇに負電圧を印加するため、第１トランジスタＱ１のコレクタ、エミッタ間の逆バイアスを防止して保護する。
　また、逆流防止ダイオードＤ３は、第１トランジスタＱ１のエミッタ側に設けられて、エミッタ制御端子ＥＳを基準とした第１トランジスタＱ１のベース電位（入力電位ＶＡ１）が、第１トランジスタＱ１がオンするために必要な電圧レベルを底上げすることができる。従って電圧起源のノイズに対する耐性を向上することができる。
　なお、逆流防止ダイオードＤ３は、第１トランジスタＱ１のコレクタ側に設けてもよい。

　バイポーラトランジスタのベース、エミッタ間は、ダイオードと同様にＰＮ接合であるため、バイポーラトランジスタがオンするために必要なベース、エミッタ間の電圧であるベース閾値電圧、およびダイオードの順方向電圧を、簡略化のため、ともにＶｆと定義する。
　この場合、第１トランジスタＱ１がオンすることで過電流を検出する。第１トランジスタＱ１がオンする際の、ベース電位（入力電位ＶＡ１）は、以下の式（１）で表される。
　ＶＡ１＝Ｖｃｅ×Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）＝２Ｖｆ
　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）

　半導体スイッチング素子５０がオフする際には、第１トランジスタＱ１のベース電位（入力電位ＶＡ１）は、クランプダイオードＤ１の作用により、即座に負バイアスされる。これにより、半導体スイッチング素子５０のオフ動作時に、コレクタ電圧Ｖｃｅが上昇することで過電流を誤検知することを抑制できる。また、ローパスフィルタ（Ｒ，Ｃ１）内のコンデンサＣ１の初期様態を負バイアス化することにより、半導体スイッチング素子５０のオン動作時にも、コレクタ電圧Ｖｃｅが低下するまでの期間に過電流を誤検知することを抑制できる。

　次に、ゲート電圧低減部１４内の増幅回路１４２は、第２過電流判定部１３からの判定信号ＯＣＤ２を増幅する回路であり、ＰＮＰバイポーラトランジスタから成る第２トランジスタＱ２と、抵抗Ｒ７、Ｒ８とを直列接続した直列回路を備える。また、コンデンサＣ３が抵抗Ｒ８に並列接続され、第２トランジスタＱ２のベース、エミッタ間に保護ダイオードＤ４が設けられる。判定信号ＯＣＤ２の電圧は、第２トランジスタＱ２のベースに印加される。
　ゲート電圧低減部１４内の駆動回路１４１は、第２過電流判定部１３からの出力信号を増幅する回路であり、ＮＰＮバイポーラトランジスタから成る第３トランジスタＱ３と、抵抗Ｒ１０と、ダイオードＤ６とを直列接続した直列回路を備える。また、この直列回路と第２トランジスタＱ２のベースとの間に抵抗Ｒ９が設けられ、第３トランジスタＱ３のベース、エミッタ間に保護ダイオードＤ５が設けられる。

　第１トランジスタＱ１がオンして、半導体スイッチング素子５０の過電流状態を判定すると、第２トランジスタＱ２がオンして、さらに第３トランジスタＱ３がオンする。具体的には、以下のように動作する。
　半導体スイッチング素子５０が正常のオン状態では、第１トランジスタＱ１がオフしているため、判定信号ＯＣＤ２の電位、すなわち、第２トランジスタＱ２のベース電位は、半導体スイッチング素子５０のゲート電位（正電源電位ＶＧ１）と同じである。過電流の発生により第１トランジスタＱ１がオンすると、判定信号ＯＣＤ２の電位が低下し、正電源電位ＶＧ１から第２トランジスタＱ２の閾値電圧Ｖｆだけ低い電位（ＶＧ１－Ｖｆ）に低下すると、第２トランジスタＱ２がオンする。

　なお、第１トランジスタＱ１に直列接続される抵抗Ｒ５、Ｒ６は、以下の式を満たすように予め設定される。
　（ＶＧ１－Ｖｆ）×Ｒ６／（Ｒ５＋Ｒ６）＞Ｖｆ

　第２トランジスタＱ２がオンすると、第２トランジスタＱ２のコレクタ電位が正電源電位ＶＧ１に上昇する。これにより、第３トランジスタＱ３のベース電位も上昇し、第３トランジスタＱ３のベースに閾値電圧Ｖｆ以上の電圧が印加されて、第３トランジスタＱ３がオンする。

　なお、第２トランジスタＱ２に直列接続される抵抗Ｒ７、Ｒ８は、以下の式を満たすように予め設定される。
　ＶＧ１×Ｒ８／（Ｒ７＋Ｒ８）＞Ｖｆ

　このように、第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３が順次オンする。そして、半導体スイッチング素子５０のゲート、エミッタ間の容量（ゲート電荷量）を放電するゲート放電電流ＩＡが第３トランジスタＱ３を介して流れ、ゲート電圧Ｖｇｅを低減する。これにより、半導体スイッチング素子５０の過電流を抑制することができる。

　半導体スイッチング素子５０においては、電流容量が大きくなるにつれてゲート入力容量が大きくなる。従って、電流容量が大きい半導体スイッチング素子５０のゲート電圧Ｖｇｅを低減して過電流から保護するためには、大きなゲート電荷量を放電する必要がある。例えば、数１００Ａの電流容量の半導体スイッチング素子５０であれば、数Ａのゲート放電電流ＩＡを流す必要がある。

　第１トランジスタＱ１のベース電流は、半導体スイッチング素子５０がオフしている期間の寄生リーク電流、すなわち、発熱を小さくする制約で決まっているため、第１トランジスタＱ１のコレクタ電流の大きさも制約を受ける。寄生リーク電流となる第１トランジスタＱ１のベース電流は１ｍＡ程度である。また、温度特性あるいは周波数特性を考慮すると、第１トランジスタＱ１、第３トランジスタＱ３の電流増幅率は、例えば３０程度である。仮に増幅回路１４２を設けずに２段階の電流増幅を行うと、１Ａ程度以下のゲート放電電流ＩＡしか流せない。
　この場合、第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３と順にオンさせて、ベース電流を順に大きくし、３段階の電流増幅により短時間に大きなゲート電荷量の放電を実現している。３段の電流増幅により、例えば、数１０Ａまでのゲート放電電流ＩＡに対応できる。

　なお、増幅回路１４２がなくても、ゲート電圧低減部１４内の駆動回路１４１は動作可能であるため、必要に応じて省略できる。

　一般に、第３トランジスタＱ３がオンしてゲート電圧Ｖｇｅが低減すると、この動作により過電流の検出信号ＳＯＣは過電流でない状態に近づき、ゲート電圧Ｖｇｅを低減する動作が解除されて再び過電流となり、これを繰り返す発振動作が発生することがある。
　この実施の形態では、抵抗Ｒ９を設けて過電流の判定動作に深いヒステリシスを与えて、上記発振動作を防止する。すなわち、第３トランジスタＱ３がオンすると、抵抗Ｒ９の作用により第２トランジスタＱ２のベース電位が低下し、過電流の判定動作が予め設定された所定時間、維持される。これにより、ゲート電圧低減部１４は、ゲート電圧Ｖｇｅを低減する動作を所定時間、継続する。

　過電流の保護動作時に流れるゲート放電電流ＩＡを規定する抵抗Ｒ１０の値は、半導体スイッチング素子５０のゲート電圧Ｖｇｅがゲート閾値電圧Ｖｔｈ以下の値に急減することで発生するサージ電圧を防止するように設計する必要があり、たとえば以下の式（２）を満たすように設定する。
　（ＶＧ１－ＶＧ０）×Ｒ１０／（ＲＧ１＋Ｒ１０）＞Ｖｔｈ　・・・（２）

　なお、半導体スイッチング素子５０には内蔵ゲート抵抗が設けられることが一般的であるため、実際には、上記式（２）を満たさない場合でもゲート電圧Ｖｇｅを低減する期間が短ければ、半導体スイッチング素子５０内部のゲート電圧がゲート閾値電圧Ｖｔｈよりも高い状態が維持される。従って、サージ電圧が問題とならないことがある。

　次に、第１過電流判定部１７について図２を用いて説明する。
　第１過電流判定部１７は、上下アームからなる電力変換器２０の出力端子Ｅａの電位が正極電位近傍にあるか判断する第１比較器ＶＨＤと、出力端子Ｅａの電位が負極電位近傍にあるか判断する第２比較器ＶＬＤとを備える。さらに、論理合成部１７１を備え、第１比較器ＶＨＤ及び第２比較器ＶＬＤの出力と半導体スイッチング素子５０ａ，５０ｂをオンオフ制御するオンオフ指令信号ＧＤＯａ，ＧＤＯｂとにより、半導体スイッチング素子５０ａ，５０ｂの過電流を検出して、判定信号ＯＣＤ１を制御部１８に出力する。以下、詳細に説明する。

　第１比較器ＶＨＤの負側入力端子には接続部Ｐ０の電位が抵抗Ｒ１７３，Ｒ１７４，Ｒ１７５と抵抗Ｒ１７７，Ｒ１７８により分圧されて基準電圧として入力され、正側入力端子には半導体スイッチング素子５０ａのエミッタ制御端子ＥＳａの電位が抵抗Ｒ１７０，Ｒ１７１，Ｒ１７２と抵抗Ｒ１７６で分圧されて入力される。
　第２比較器ＶＬＤの正側入力端子には接続部Ｐ０の電位が抵抗Ｒ１７３，Ｒ１７４，Ｒ１７５，Ｒ１７８と抵抗Ｒ１７７により分圧されて基準電圧として入力され、負側入力端子には半導体スイッチング素子５０ａのエミッタ制御端子ＥＳａの電位が抵抗Ｒ１７０，Ｒ１７１，Ｒ１７２と抵抗Ｒ１７６で分圧されて入力される。

　なお、半導体スイッチング素子５０ａのエミッタ制御端子ＥＳａの電位は厳密には電力変換器２０の出力端子Ｅａの電位とは異なるが、半導体スイッチング素子５０ａのスイッチングが完了した定常状態においては同等であるので、ここでは、その状態を想定して両者を同等として扱う。上アームの半導体スイッチング素子５０ａがオンする期間中は、出力端子Ｅａの電位は電流電源（図示せず）の正極電位であり、下アームの半導体スイッチング素子５０ｂがオンする期間中は、出力端子Ｅａの電位は電流電源（図示せず）の負極極電位である。従って、エミッタ制御端子ＥＳａの電位または電力変換器２０の出力端子Ｅａの電位は、レグ回路の出力電位に相当する。
　また、接続部Ｐ０が接続された配線は一端が直流電源（図示せず）の正極側に接続され、他端が上アームの正極側に接続されており、接続部Ｐ０の電位は、電源電位であり、上下アームからなるレグ回路の正負間電圧に相当する。そのため、第１比較器ＶＨＤ及び第２比較器ＶＬＤの基準電圧を主回路電源電圧から生成することにより、主回路電源電圧の変動に対する電圧判定精度のロバスト性が向上する。

　ここで、抵抗Ｒ１７０，Ｒ１７１，Ｒ１７２とコンデンサＣ１７０とでローパスフィルタＬＦ１を構成している。
　また、第１比較器ＶＨＤの負側入力端子及び第２比較器ＶＬＤの正側入力端子に入力される基準電圧を安定化させるためのバイパスコンデンサは省略している。

　第１比較器ＶＨＤ及び第２比較器ＶＬＤは、ウィンドウコンパレータで構成されており、第１比較器ＶＨＤでは基準電圧と、分圧されたエミッタ制御端子ＥＳａの電位とを比較し、設定値の範囲であれば、ハイ（Ｈ）を出力する。すなわち、エミッタ制御端子ＥＳａの電位が正極電位近傍にあると判断する。
　同様に、第２比較器ＶＬＤでは基準電圧と、分圧されたエミッタ制御端子ＥＳａの電位とを比較し、設定値の範囲であれば、ハイ（Ｈ）を出力する。すなわち、エミッタ制御端子ＥＳａの電位が負極電位近傍にあると判断する。
　なお、エミッタ制御端子ＥＳａの電位が電源電位と同一でなくてもよく一定の範囲内であれば、電源電位と見なしてもよい。ここでは、電源電位に対し予め設定された範囲内にあればその電位及びその電位近傍と見なすことができるため、「近傍」を用いて表記する。ウィンドウコンパレータの設定値はその電位近傍と見なすことができる値に設定する。

　第１比較器ＶＨＤ及び第２比較器ＶＬＤの出力は論理合成部１７１に入力されるとともに、入力されたオンオフ指令信号ＧＤＯａ，ＧＤＯｂと論理演算される。なお、上アーム用のオンオフ指令信号ＧＤＯａはオンオフ指令信号ＧＤＯｂとほぼ反転して出力されている。
　正常時において、オンオフ指令信号ＧＤＯａが出力されている（ハイ：Ｈ）場合、上アームの半導体スイッチング素子５０ａがオンする期間中であり、エミッタ制御端子ＥＳａの電位は電流電源（図示せず）の正極電位近傍にあるので、第１比較器ＶＨＤからの出力はハイである。この場合、論理合成部１７１からは判定信号ＯＣＤ１はロー（Ｌ）が出力される。
　同様に、正常時において、オンオフ指令信号ＧＤＯｂが出力されている（ハイ：Ｈ）場合、下アームの半導体スイッチング素子５０ｂがオンする期間中であり、エミッタ制御端子ＥＳａの電位は電流電源（図示せず）の負極電位近傍にあるので、第２比較器ＶＬＤからの出力はハイである。この場合、論理合成部１７１からは判定信号ＯＣＤ１はロー（Ｌ）が出力される。

　これ以外の場合が予め設定された時間以上継続した場合は、いずれかのアームに過電流が流れたと判定され、論理合成部１７１からは判定信号ＯＣＤ１はハイ（Ｈ）が制御部１８に出力される。
　なお、半導体スイッチング素子５０ａ，５０ｂがスイッチングする際のデッドタイム期間及び電圧遷移期間は、オンオフ指令信号ＧＤＯａ，ＧＤＯｂと第１比較器ＶＨＤの出力及び第２比較器ＶＬＤの出力が上述の正常時とは異なる状態になる。その状態を過電流状態と誤検出しないために、予め設定された時間に対し、それ以上継続した場合か否かで過電流が流れたかを判定する。

　制御部１８は、ハイ（Ｈ）の判定信号ＯＣＤ１が入力されると、オンオフ指令信号ＧＤＯａ，ＧＤＯｂを出力せず、電力変換器２０の動作を停止する。

　図４は、実施の形態１による電力変換装置１の動作を示す各部の波形図である。
　以下、図２、図３および図４に基づいて、電力変換装置１の過電流保護動作の詳細を説明する。ここでは、上アームに故障が生じた場合の例で説明する。
　時刻ｔ０以前の正常時において、下アームでは、上位制御装置から送信される指令信号ＳＩＮにより生成されたオンオフ指令信号ＧＤＯｂに応じてゲート電圧Ｖｇｅｂが出力され、半導体スイッチング素子５０ｂのコレクタ電流Ｉｃｂおよび検出信号ＳＯＣｂとなるコレクタ電圧Ｖｃｅｂも、オンオフ指令信号ＧＤＯｂに応じた波形になる。エミッタ制御端子ＥＳｂを基準とした第１トランジスタＱ１ｂのベース電位（入力電位）ＶＡ１ｂは、半導体スイッチング素子５０ｂがオフ状態には、負電源電位ＶＧ２ｂにクランプダイオードＤ１ｂの順方向電圧Ｖｆを加算した電位（ＶＧ２ｂ＋Ｖｆ）にクランプされる。また、半導体スイッチング素子５０ｂがオン状態には、コレクタ電圧Ｖｃｅｂが数Ｖに低下し、抵抗Ｒｂ（Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ）と抵抗Ｒ４ｂとで分圧された電圧ＶＡ１ｂは、基準電位ＶＧ０ｂに近い値となる。

　判定信号ＯＣＤ２ｂの電位、すなわち第２トランジスタＱ２ｂのベース電位は、半導体スイッチング素子５０ｂがオン状態には、ゲート電位（正電源電位ＶＧ１ｂ）と同じであり、オフ状態には、負電源電位ＶＧ２ｂに引き下げられる。
　なお、上アーム用のオンオフ指令信号ＧＤＯａはオンオフ指令信号ＧＤＯｂとほぼ反転しているので、上アームの半導体スイッチング素子５０ａの検出信号ＳＯＣａとなるコレクタ電圧Ｖｃｅａも下アームのコレクタ電圧Ｖｃｅｂとほぼ反転した波形となる。

　第２比較器ＶＬＤの出力波形は、下アーム用のオンオフ指令信号ＧＤＯｂに応じた波形となり、第１比較器ＶＨＤの出力波形は下アーム用のオンオフ指令信号ＧＤＯｂとは反転した波形となる。すなわち、下アーム用のオンオフ指令信号ＧＤＯｂがハイの時第２比較器ＶＬＤの出力波形はハイとなり、第１比較器ＶＨＤの出力波形はローとなる。下アーム用のオンオフ指令信号ＧＤＯｂがローの時、第２比較器ＶＬＤの出力波形はローとなり、第１比較器ＶＨＤの出力波形はハイとなる。
　なお、図４において、半導体スイッチング素子のオンオフのデューティが５０％でないため、第１比較器ＶＨＤの出力波形と第２比較器ＶＬＤの出力波形は、完全な位相反転となっていない。

　時刻ｔ０において、上アームに故障が発生したとする。この時、上アーム用のオンオフ指令信号ＧＤＯａ（図示せず）はハイからローに遷移して半導体スイッチング素子５０ａがターンオフした状態であり、コレクタ電圧Ｖｃｅａが高い電圧を保持しているはずであるが、上アームの故障（耐圧異常）により、コレクタ電圧Ｖｃｅａが上昇する際中に降下に転じている。そのため、第１比較器ＶＨＤの出力波形もコレクタ電圧Ｖｃｅａに応じてパルス的に下がる。

　その後、時刻ｔ１において、上アームは故障により導通状態のままであるため、下アーム用のオンオフ指令信号ＧＤＯｂがハイとなり半導体スイッチング素子５０ｂがオンしたタイミングでアーム短絡による過電流が発生する。それに伴い、コレクタ電流Ｉｃｂのピーク値Ｉｃｂｐは飽和し、通常、低下するコレクタ電圧Ｖｃｅｂは高い状態になる。これにより、第１トランジスタＱ１ｂのベース電位（入力電位）ＶＡ１ｂは、基準電位ＶＧ０ｂを越えて上昇する。この時、正常時であれば、第１比較器ＶＨＤの出力はローに切り替わるところであるが、過電流の発生によりハイの状態が維持されている。

　時刻ｔ２において、第１トランジスタＱ１ｂのベース電位（入力電位）ＶＡ１ｂが２Ｖｆに上昇し、すなわち、上記式（１）を満たすと、第１トランジスタＱ１ｂがオンする。これにより半導体スイッチング素子５０ｂの過電流が検出される。第１トランジスタＱ１ｂがオンすると、判定信号ＯＣＤ２ｂの電位が低下し、正電源電位ＶＧ１ｂから第２トランジスタＱ２ｂの閾値電圧Ｖｆだけ低い電位（ＶＧ１ｂ－Ｖｆ）に低下すると、第２トランジスタＱ２ｂがオンする。これにより、第３トランジスタＱ３ｂのベース電位も上昇して閾値電圧Ｖｆ以上の電圧がベースに印加され、第３トランジスタＱ３ｂがオンする。
　そしてゲート放電電流ＩＡｂが流れてゲート電圧Ｖｇｅｂが低減する。その際、コレクタ電流Ｉｃｂはピーク値Ｉｃｂｐから低減したゲート電圧Ｖｇｅｂに応じた値Ｉｃｂａに減少し、これに伴ってコレクタ電圧Ｖｃｅｂにはサージ電圧Ｖｓａが発生する。

　時刻ｔ３において、第１過電流判定部１７が電力変換器２０内での過電流を検出して判定信号ＯＣＤ１がハイとなる。
　時刻ｔ３から時刻ｔ４の間に、制御部１８は、電力変換器２０の動作を停止させる。具体的にはオンオフ指令信号ＧＤＯａ，ＧＤＯｂを停止し、半導体スイッチング素子５０ａ，５０ｂに対し、電流遮断動作を行いオフする。この際、コレクタ電圧Ｖｃｅｂにはサージ電圧Ｖｓｂが発生する。

　制御部１８により半導体スイッチング素子５０をオフさせる際、低減された後であってもゲート電圧Ｖｇｅｂが大きすぎると、急激な電流遮断が発生して半導体スイッチング素子５０がサージ電圧で劣化する懸念がある。このため、保護動作時にコレクタ電圧Ｖｃｅに発生するサージ電圧Ｖｓａと、その後、半導体スイッチング素子５０をオフさせる際にコレクタ電圧Ｖｃｅｂに発生するサージ電圧Ｖｓｂとが同程度になるように、抵抗Ｒ１０の値を調整するのが望ましい。
　これにより、制御部１８により半導体スイッチング素子５０をオフさせる際のゲート抵抗を正常なオフ時よりも大きくする機能、所謂ソフト遮断機能を別途設けなくてもよくなる。

　なお、図４の時刻ｔ０直後において、第１過電流判定部１７の論理合成部１７１は、オンオフ指令信号ＧＤＯａがローに切り替わったにもかかわらず、第１比較器ＶＨＤの出力波形がローになったため、判定信号ＯＣＤ１がハイとなって出力されるはずである。しかし、本実施の形態では、判定信号ＯＣＤ１が時刻ｔ０より遅れた時刻ｔ３で発生する。
　時刻ｔ０において、第１過電流判定部１７が電力変換器２０内での過電流を検出して判定信号ＯＣＤ１がハイとなり、制御部１８が電力変換器２０を停止するための半導体スイッチング素子５０がオフとなるように制御すると、上述で述べた問題が発生する。すなわち、半導体スイッチング素子５０のオフ動作と、過電流保護部１２によって半導体スイッチング素子５０の過電流を緩和するためのゲート電圧の低減動作と、が同時に発生し、半導体スイッチング素子５０のターンオフ動作が通常よりも高速になる。これにより過大なサージ電圧が発生してしまう。そして、この過大なサージ電圧により、半導体スイッチング素子５０の２次破壊をもたらすおそれがある。

　本実施の形態においては、時刻ｔ０において生成可能な判定信号ＯＣＤ１を時刻ｔ３まで遅らせるように制御する。これにより、過大なサージ電圧の発生が抑制され、半導体スイッチング素子５０が２次破壊に至ることが防止される。

　次に、判定信号ＯＣＤ１を出力するタイミングについて説明する。
（１）判定信号ＯＣＤ１の出力を遅らせる方法
　過電流保護部１２の第２過電流判定部１３及び第１過電流判定部１７にはそれぞれローパスフィルタを備えているので、第１過電流判定部１７の具備するローパスフィルタＬＦ１の時定数を第２過電流判定部１３のローパスフィルタの時定数よりも大きくする方法がある。
　第２過電流判定部１３のローパスフィルタ（Ｒ，Ｃ１）は、クランプダイオードＤ１とともに、ノイズによる誤動作を抑制して過電流保護を行うように時定数等が設定される。そのため、第１過電流判定部１７の具備するローパスフィルタＬＦ１の時定数をそれより大きくすることで、判定信号ＯＣＤ１の生成を時刻ｔ０より遅延させることができる。
　判定信号ＯＣＤ１の生成を遅らせる方法は時定数の調整に限るものではない。例えば、第１過電流判定部１７の論理合成部１７１に出力を一定時間禁止するような信号マスク回路を設けて判定信号ＯＣＤ１の出力を遅らせればよい。信号マスク回路は、例えばタイマーである。

（２）判定信号ＯＣＤ１を出力するタイミング
　判定信号ＯＣＤ１を出力し、半導体スイッチング素子５０をオフし、電力変換器２０を停止させるのは、半導体スイッチング素子５０のゲート電圧Ｖｇｅを低下させる動作以降、半導体スイッチング素子５０の短絡耐量の許容範囲までの時間（短絡許容時間）である。
　具体的には、図４のように、コレクタ電流Ｉｃｂがピーク値Ｉｃｂｐから、ゲート電圧低減動作によりゲート電圧Ｖｇｅｂが低減され、値Ｉｃｂａに低減した時刻以降である。換言すれば、ゲート放電電流ＩＡｂが流れた以降の時刻である。
　例えば、故障による過電流発生（時刻ｔ０）から、半導体スイッチング素子５０の短絡耐量に至る時間を１０ｕｓとした場合、判定信号ＯＣＤ１を出力する時刻（ｔ３）は７、８ｕｓ程度が望ましい。この場合、過電流保護部１２が半導体スイッチング素子５０のゲート電圧を低減するタイミングを、その半分程度の例えば３、４ｕｓ程度に調整することで上述した２次破壊を防止することができる。

　また、上述したように、第２過電流判定部１３で過電流検出後、ゲート電圧低減部１４によりゲート電圧Ｖｇｅを低減する動作が予め設定された所定時間維持されるが、維持される時間は第１過電流判定部１７が過電流を判定する時刻を超える方が望ましい。すなわち、第１過電流判定部１７が過電流を判定する時刻よりも前にゲート電圧Ｖｇｅを低減する状態が解除され、再び過大な短絡電流が発生しないように、ゲート電圧Ｖｇｅを低減する状態を保持する所定期間は、第２過電流判定部１３が過電流を判定した時点から第１過電流判定部１７が過電流を判定するまでの時間差よりも長くなるように設定するのがよい。

　図５は、下アームに時刻ｔ０ａで故障が生じた場合の電力変換装置１の動作を示す各部の波形図である。なお、図４及び５において、半導体スイッチング素子のオンオフのデューティが５０％でないため、図４と図５の各部の波形が完全な位相反転となっていない。しかし、時刻ｔ０ａから時刻ｔ１ａと順に上アームに接続された過電流保護部１２ａの各部位の挙動は図４の過電流保護部１２ｂと同様であり、また、第１過電流判定部１７が電力変換器２０内での過電流を検出して判定信号ＯＣＤ１がハイとなる、ことも同様であるので、説明を省略する。

　また、クランプダイオードＤ１およびローパスフィルタ（Ｒ，Ｃ１）の働きについて、以下に説明する。
　この実施の形態のようにコレクタ電圧Ｖｃｅを検出信号ＳＯＣに用いる際、スイッチングによってコレクタ電圧Ｖｃｅが変化するタイミングが設計範囲を超過する場合、あるいはコレクタ電圧Ｖｃｅの電圧振幅が設計範囲を超過する場合に、過電流の誤検知が発生することがある。

　例えば、前者としては、半導体スイッチング素子５０のオン動作時に、ノイズの影響等により、コレクタ電圧Ｖｃｅの降下が遅れる場合である。このとき、ゲート電圧Ｖｇｅが上昇することでクランプダイオードＤ１が入力電位ＶＡ１をクランプせず、遅れて発生したコレクタ電圧Ｖｃｅの降下、すなわち、正常なオン動作を過電流と誤判定する現象である。
　一方、後者の例としては、半導体スイッチング素子５０のオフ動作時あるいはリカバリ時に、電界結合性または磁気結合性のノイズが重畳する場合である。クランプダイオードＤ１が入力電位ＶＡ１をクランプした状態において、半導体スイッチング素子５０の主端子の電圧変化あるいは電流変化によって、入力電位ＶＡ１、すなわち、第１トランジスタＱ１のベースに閾値電圧以上のノイズが重畳する場合がある。その場合に、半導体スイッチング素子５０の正常なオフ動作あるいはリカバリを過電流と誤判定する現象である。

　この実施の形態では、入力電位ＶＡ１をゲート電位にクランプするクランプダイオードＤ１を設けるため、半導体スイッチング素子５０がオフ状態の時に過電流のノイズによる誤検知を防止できる。また、クランプダイオードＤ１と、さらにローパスフィルタ（Ｒ，Ｃ１）を設けたことで、上述した過電流の誤検知も抑制できる。

　例えば、半導体スイッチング素子５０のオン動作時に誤検出する課題に対しては、以下のように改善できる。クランプダイオードＤ１が入力電位ＶＡ１をクランプしない状態になってから、実際にコレクタ電圧Ｖｃｅが降下するまでの遅延期間中、過電流の誤検知をローパスフィルタ（Ｒ，Ｃ１）で防止できる。
　また、半導体スイッチング素子５０のオフ状態の間に、ゲート電位を負バイアスするとクランプダイオードＤ１を介してローパスフィルタ（Ｒ，Ｃ１）用のコンデンサＣ１も負バイアスされる。これにより、過電流の誤検知に至る電圧マージンおよび電荷量マージンを共に拡大でき、半導体スイッチング素子５０のオフ動作時あるいはリカバリ時に、電界結合性または磁気結合性のノイズ耐性を向上できる。

　また、この実施の形態では、第１トランジスタＱ１の通電方向に逆流する電流を阻止する逆流防止ダイオードＤ３を備え、第１トランジスタＱ１を保護すると共に、保護ダイオードＤ２の影響を受けることなくコンデンサＣ１に大きな負バイアス（ＶＧ２＋Ｖｆ）を印加する構成とした。これにより、第１トランジスタＱ１のノイズ耐性を向上して過電流の誤検知を抑制できる。
　また、第１トランジスタＱ１にＮＰＮバイポーラトランジスタを用いて、判定に用いる入力電位ＶＡ１による信号を、電流増幅作用が得られるベースに入力するため、小さな信号入力で効果的に第１トランジスタＱ１を動作させることができる。

　さらに、第１過電流判定部１７は、電力変換器２０の出力端子Ｅａの電位に相当する、エミッタ制御端子ＥＳａの電位を用いるので、制御部１８は、出力したオンオフ指令信号のパルス幅通りに出力されているか確認できる。例えば、オンオフ指令信号ＧＤＯａがハイの期間と比較器ＶＨＤがハイの期間を比較すればよい。通常、電力変換器２０の出力電圧のパルス幅は、半導体スイッチング素子の特性およびゲート駆動部の回路定数等によって差異が発生するが、制御部１８において自身の生成したオンオフ指令信号ＧＤＯａがハイの期間と比較器ＶＨＤの出力のハイの期間を比較し、制御部１８にフィードバックすることで、差異が補正されたオンオフ信号の生成が可能となる。すなわち、高精度な制御が実現できる。

　また、制御部１８は、第１過電流判定部１７を介して電力変換器２０の出力端子Ｅａの電位に相当する、エミッタ制御端子ＥＳａの電位を分圧して取得できるので、半導体スイッチング素子の主耐圧の異常を検知することができる。

　例えば、直列接続された上アームの半導体スイッチング素子５０ａ及び下アームの半導体スイッチング素子５０ｂがともにオフする期間における比較器ＶＨＤ，ＶＬＤの出力に基づいて主耐圧の異常を検知し、それを制御部１８に伝送するように論理合成部１７１を構成すればよい。すなわち、過電流状態を検出する必要が無い、オンオフ指令信号ＧＤＯａ，ＧＤＯｂがともに出力されない電力変換器の停止期間は、比較器ＶＨＤおよびＶＬＤの出力がローである場合に判定信号ＯＣＤ１をローにし、それ以外の場合はＯＣＤ１をハイにするように論理合成部１７１を構成する。これにより、主耐圧異常が無い場合は出力端子Ｅａの電位は半導体駆動装置１０に設けられた抵抗の比率に応じて中点付近に定まるが、主耐圧異常が発生した場合は出力端子Ｅａの電位が正極側付近または負極側付近になるため、比較器ＶＨＤまたはＶＬＤの出力がハイになることで判定信号ＯＣＤ１がハイとなり、その状態を主耐圧異常が発生した状態として識別できる。
　具体的な判定方法は、出願人が提案した公知の手法を用いることができる（例えば、国際公開第２０２４／００４２０８号）。

　以上のように、本実施の形態１の電力変換装置は、半導体スイッチング素子を直列接続した少なくとも１つ以上のレグ回路を有する電力変換器と、半導体スイッチング素子の制御端子に電圧を印加して半導体スイッチング素子をオンオフ駆動する半導体駆動装置と、を備えた電力変換装置であり、半導体駆動装置は、半導体スイッチング素子のオンオフ状態を定めるオンオフ指令信号を生成する制御部と、オンオフ指令信号に基づいて、前記半導体スイッチング素子の制御端子に電圧を印加するゲート駆動部と、直流電源の電源電圧を基準電圧とし、レグ回路の出力端子の電位に基づいて、半導体スイッチング素子の過電流を判定する第１過電流判定部と、半導体スイッチング素子の主端子間の電圧電流に基づく検出信号を入力して半導体スイッチング素子に流れる過電流を判定する第２過電流判定部、および該過電流が判定されると制御端子に印加される電圧を低減するゲート電圧低減部を有し、前記半導体スイッチング素子を保護する過電流保護部と、を備えている。そして、第２過電流判定部での過電流判定は、前記第１過電流判定部での過電流判定よりも先行し、制御部は、前記第１過電流判定部で過電流と判定された場合、少なくとも過電流と判定されたレグ回路の半導体スイッチング素子をオフ状態に制御するように構成しているので、電力変換装置を停止するための半導体スイッチング素子のオフ動作と、半導体スイッチング素子の過電流を緩和するためのゲート電圧の低減動作とが同時に機能することがない。そのため、もし、両者が同時に機能した場合、半導体スイッチング素子のターンオフ動作が通常よりも高速になることで過大なサージ電圧が発生してしまい、この過大なサージ電圧により、半導体スイッチング素子の２次破壊をもたらすおそれがあるが、このような課題はなくなる。従って、この構成により、過電流から半導体スイッチング素子及び電力変換装置を保護し、信頼性の高い電力変換装置を提供することができる。

　また、第１過電流判定部及び第２過電流判定部は、それぞれに入力された信号が過電流状態である時点から、第１過電流判定部及び第２過電流判定部が過電流と判定するまでの時間を設定するフィルタ要素をそれぞれ備えているので、回路設計により容易に、第２過電流判定部での過電流判定は、前記第１過電流判定部での過電流判定よりも先行させることができる。

　この時、第１過電流判定部の具備する第１フィルタ要素の時定数は、第２過電流判定部が具備する第２フィルタ要素の時定数よりも大きく、第１過電流判定部に過電流状態の信号が入力されて過電流の判定を行うまでの時間は、半導体スイッチング素子の短絡耐量によって定まる短絡許容時間よりも短いように設定することで、電力変換装置を停止するための半導体スイッチング素子のオフ動作と、半導体スイッチング素子の過電流を緩和するためのゲート電圧の低減動作とが同時に機能させないようにするだけでなく、半導体スイッチング素子の短絡耐量以内で半導体スイッチング素子を停止させる（オフ動作させる）ことが可能となり、より信頼性の高い電力変換装置を提供することができる。

　さらに、ゲート電圧低減部は、第２過電流判定部で過電流と判定されると、半導体スイッチング素子の制御端子に印加される電圧を低減する状態を予め設定された期間、継続するとともに、その期間を第２過電流判定部が過電流を判定した時点から前記第１過電流判定部が過電流を判定するまでの時間差よりも長く設定することで、ゲート電圧の急激な変動にも伴うサージ電圧の発生を抑制することが可能となる。

　本実施の形態１の電力変換装置は、第１過電流判定部において、半導体スイッチング素子の過電流の判定に、レグ回路の出力端子の電位を用いているので、このレグ回路の出力端子の電位に基づいて、制御部はパルス幅を調整したオンオフ指令信号生成することができる。また、第１過電流判定部において、オンオフ指令信号が出力されていない期間にレグ回路の出力端子の電位に基づいて、半導体スイッチング素子の主耐圧の異常を判定することができる。これにより、高精度な制御が可能な電力変換装置を提供することができる。

実施の形態２．
　以下、実施の形態２に係る電力変換装置について、図を用いて説明する。
　実施の形態１では、過電流保護部１２にＮＰＮバイポーラトランジスタから成る第１トランジスタＱ１を用いたが、本実施の形態２では、第１トランジスタＱ１をＰＮＰバイポーラトランジスタにて構成する。そして、第２トランジスタＱ２をＮＰＮバイポーラトランジスタにて構成し、第３トランジスタＱ３をＰＮＰバイポーラトランジスタにて構成する。

　図６は、実施の形態２に係る電力変換装置１の過電流保護部１２Ａの回路構成を示す図である。本実施の形態２に係る電力変換装置１の構成は、図２及び図３の過電流保護部１２を図６の過電流保護部１２Ａに置き換えた構成に相当し、過電流保護部１２Ａ以外の他の構成は実施の形態１と同様であり、電力変換装置１全体の説明を省略する。

　過電流保護部１２Ａは、上記実施の形態１と同様の検出信号ＳＯＣを用い、該検出信号ＳＯＣが入力されて過電流の判定信号ＯＣＤ２を出力する第２過電流判定部１３Ａと、判定信号ＯＣＤ２に基づいてゲート電圧Ｖｇｅを低減するゲート電圧低減部１４Ａとを備える。また、ゲート電圧低減部１４Ａは、ゲート電圧Ｖｇｅを低減する駆動回路１４１Ａと、第２過電流判定部１３Ａからの出力信号を増幅して駆動回路１４１Ａを駆動する増幅回路１４２Ａとを備える。

　第２過電流判定部１３Ａは、直列接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、クランプダイオードＤ１と、コンデンサＣ１とを備える。さらに、ＰＮＰバイポーラトランジスタから成る第１トランジスタＱ１と、抵抗Ｒ５、Ｒ６と、逆流防止ダイオードＤ３とを直列接続した直列回路を備える。また、コンデンサＣ２が抵抗Ｒ６に並列接続され、第１トランジスタＱ１のベース、エミッタ間に保護ダイオードＤ２が設けられる。さらに、直列接続された抵抗Ｒ１１、Ｒ１２と、抵抗Ｒ１２に並列接続されるコンデンサＣ４と、を備える。

　この場合も、３つの抵抗Ｒ１、Ｒ２、Ｒ３による抵抗ＲおよびコンデンサＣ１がローパスフィルタ（Ｒ，Ｃ１）を構成する。
　また、抵抗Ｒ（Ｒ１、Ｒ２、Ｒ３）と抵抗Ｒ４との接続点Ｐ２が、検出信号ＳＯＣの入力部となり、第１トランジスタＱ１のエミッタに接続される。エミッタ制御端子ＥＳを基準とする、第１トランジスタＱ１のエミッタ電位となる接続点Ｐ２の電位を入力電位ＶＡ２とする。

　第１トランジスタＱ１のエミッタ電位（入力電位ＶＡ２）は、以下の式で与えられる。
　ＶＡ２＝Ｖｃｅ×Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
　また、第１トランジスタＱ１のベース電位ＶＢは、抵抗Ｒ１１と抵抗Ｒ１２との接続点の電位であり、以下の式で与えられる。
　ＶＢ＝Ｖｇｅ×Ｒ１２／（Ｒ１１＋Ｒ１２）

　この実施の形態２においても、第１トランジスタＱ１がオンすることで過電流を検出する。第１トランジスタＱ１がオンする際の、エミッタ電位（入力電位ＶＡ２）は、以下の式（３）で表される。
　ＶＡ２＝ＶＢ＋Ｖｆ・・・（３）

　半導体スイッチング素子５０がオフする際には、第１トランジスタＱ１のエミッタ電位（入力電位ＶＡ２）は、クランプダイオードＤ１の作用により、即座に負バイアスされる。これにより、半導体スイッチング素子５０のオフ動作時に過電流を誤検知することを抑制できる。また、ローパスフィルタ（Ｒ，Ｃ１）内のコンデンサＣ１の初期様態を負バイアス化することにより、半導体スイッチング素子５０のオン動作時にも過電流を誤検知することを抑制できる。

　次に、ゲート電圧低減部１４Ａ内の増幅回路１４２Ａは、第２過電流判定部１３Ａからの判定信号ＯＣＤ２を増幅する回路であり、ＮＰＮバイポーラトランジスタから成る第２トランジスタＱ２と、抵抗Ｒ７、Ｒ８と、逆流防止ダイオードＤ７とを直列接続した直列回路を備える。また、コンデンサＣ３が抵抗Ｒ８に並列接続され、第２トランジスタＱ２のベース、エミッタ間に保護ダイオードＤ４が設けられる。判定信号ＯＣＤ２の電圧は、第２トランジスタＱ２のベースに印加される。
　ゲート電圧低減部１４Ａ内の駆動回路１４１Ａは、第２過電流判定部１３Ａからの出力信号を増幅する回路であり、ＰＮＰバイポーラトランジスタから成る第３トランジスタＱ３と、抵抗Ｒ１０と、ダイオードＤ６とを直列接続した直列回路を備える。また、この直列回路と第２トランジスタＱ２のベースとの間に抵抗Ｒ９が設けられ、第３トランジスタＱ３のベース、エミッタ間に保護ダイオードＤ５が設けられる。

　この実施の形態２においても、上記実施の形態１と同様に、第１トランジスタＱ１がオンして、半導体スイッチング素子５０の過電流状態を判定すると、第２トランジスタＱ２がオンして、さらに第３トランジスタＱ３がオンする。
　この場合も、第１トランジスタＱ１に直列接続される抵抗Ｒ５、Ｒ６を適切に設定することで、第１トランジスタＱ１がオンした後、第２トランジスタＱ２がオンする。また、第２トランジスタＱ２に直列接続される抵抗Ｒ７、Ｒ８を適切に設定することで、第２トランジスタＱ２がオンした後、第３トランジスタＱ３がオンする。

　そして、半導体スイッチング素子５０のゲート、エミッタ間の容量（ゲート電荷量）を放電するゲート放電電流ＩＡが第３トランジスタＱ３を介して流れ、ゲート電圧Ｖｇｅを低減する。これにより、半導体スイッチング素子５０の過電流を抑制することができる。

　図７は、実施の形態２による電力変換装置１の動作を示す各部の波形図である。
　以下、図６および図７に基づいて、電力変換装置１による過電流保護動作を説明する。なお、上記実施の形態１と同様の部分については、適宜、説明を省略し、主に、第１トランジスタＱ１のエミッタ電位（入力電位）ＶＡ２と、判定信号ＯＣＤ２について説明する。

　時刻ｔ０以前の正常時、エミッタ制御端子ＥＳｂを基準とした第１トランジスタＱ１ｂのエミッタ電位（入力電位）ＶＡ２ｂは、半導体スイッチング素子５０ｂがオフ状態には、負電源電位ＶＧ２ｂにクランプダイオードＤ１ｂの順方向電圧Ｖｆを加算した電位（ＶＧ２ｂ＋Ｖｆ）にクランプされる。また、半導体スイッチング素子５０ｂがオン状態には、コレクタ電圧Ｖｃｅｂが数Ｖに低下し、抵抗Ｒｂ（Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ）と抵抗Ｒ４ｂとで分圧された電圧ＶＡ２ｂは、基準電位ＶＧ０に近い値となる。
　判定信号ＯＣＤ２ｂの電位、すなわち第２トランジスタＱ２ｂのベース電位は、半導体スイッチング素子５０ｂのオンオフ状態に拘わらず、基準電位ＶＧ０ｂに保持される。

　その後、時刻ｔ１において、上アームは故障により導通状態のままであるため、下アーム用のオンオフ指令信号ＧＤＯｂがハイとなり半導体スイッチング素子５０ｂがオンしたタイミングでアーム短絡による過電流が発生する。それに伴い、コレクタ電流Ｉｃｂのピーク値Ｉｃｂｐは飽和し、通常、低下するコレクタ電圧Ｖｃｅｂは高い状態になる。これにより、第１トランジスタＱ１ｂのエミッタ電位（入力電位）ＶＡ２ｂは、基準電位ＶＧ０ｂを越えて上昇する。この時、正常時であれば、第１比較器ＶＨＤの出力はローに切り替わるところであるが、過電流の発生によりハイの状態が維持されている。

　時刻ｔ２において、第１トランジスタＱ１ｂのエミッタ電位（入力電位）ＶＡ２ｂが上昇により（ＶＢｂ＋Ｖｆ）となり、すなわち上記式（３）を満たすと、第１トランジスタＱ１ｂがオンする。これにより半導体スイッチング素子５０ｂの過電流が検出される。第１トランジスタＱ１ｂがオンすると、判定信号ＯＣＤ２ｂの電位が上昇し、基準電位ＶＧ０ｂから第２トランジスタＱ２の閾値電圧Ｖｆだけ高い電位（ＶＧ０ｂ＋Ｖｆ）に達すると、第２トランジスタＱ２がオンする。これにより、第３トランジスタＱ３のベース電位も低下して閾値電圧Ｖｆ以上の電圧がベースに印加され、第３トランジスタＱ３がオンする。
　そしてゲート放電電流ＩＡｂが流れてゲート電圧Ｖｇｅｂが低減される。その際、コレクタ電流Ｉｃはピーク値Ｉｃｂｐから低減したゲート電圧Ｖｇｅｂに応じた値Ｉｃｂａに減少し、これに伴ってコレクタ電圧Ｖｃｅｂにはサージ電圧Ｖｓａが発生する。

　本実施の形態２においても、上記実施の形態１と同様に、過電流保護部１２Ａは、自身のための電源供給を要さずに、第１トランジスタＱ１の閾値電圧を利用して、半導体スイッチング素子５０の過電流を検出して保護できる。また、クランプダイオードＤ１およびローパスフィルタ（Ｒ，Ｃ１）の働きにより、ノイズによる誤動作を抑制して過電流保護を行うことができる。
　これにより、半導体スイッチング素子５０と半導体駆動装置１０のゲート駆動部１１とが離間して配置される場合にも、電源供給が不要な過電流保護部１２を半導体スイッチング素子５０に近接配置して、高い信頼性で過電流保護を実施できる。

　さらに、逆流防止ダイオードＤ３を備えて、第１トランジスタＱ１を保護すると共に、第１トランジスタＱ１のノイズ耐性を向上して過電流の誤検知を抑制できる。

　また、本施の形態２では、第２過電流判定部１３Ａ内の第１トランジスタＱ１に、ＰＮＰバイポーラトランジスタを用いたため、判定に用いる入力電位ＶＡ２をより高いレベルにすることができ、電圧ノイズ耐性を向上することができる。

　さらに、本実施の形態２においても、時刻ｔ０において生成可能な判定信号ＯＣＤ１を時刻ｔ３まで遅らせるように制御する。これにより、過大なサージ電圧の発生が抑制され、半導体スイッチング素子５０が２次破壊に至ることが防止され、実施の形態１と同様の効果を得ることができる。

実施の形態３．
　以下、実施の形態３に係る電力変換装置について、図を用いて説明する。
　上記実施の形態１、２では、過電流保護部１２において、半導体スイッチング素子５０のコレクタ電圧Ｖｃｅ（検出信号ＳＯＣ）を分圧抵抗で減衰させて得た入力電位ＶＡ１，ＶＡ２に基づいて過電流を判定したが、この実施の形態３では異なる手法を用いる。

　図８は、実施の形態３に係る電力変換装置１の過電流保護部１２Ｂの回路構成を示す図である。本実施の形態３に係る電力変換装置１の構成は、実施の形態１の図２及び図３の過電流保護部１２を図８の過電流保護部１２Ｂに置き換えた構成に相当し、過電流保護部１２Ｂ以外の他の構成は実施の形態１と同様であり、電力変換装置１全体の説明を省略する。

　また、この実施の形態３では、検出信号ＳＯＣが第２過電流判定部１３Ｂに接続される構成以外は、上記実施の形態２と同様である。この場合、高耐圧ダイオードＤ８を介して半導体スイッチング素子５０のコレクタセンス端子ＣＳ側に定電流を流して、コレクタ電圧Ｖｃｅ（検出信号ＳＯＣ）を判定するデサット方式を利用している。以下、上記実施の形態２と異なる部分について説明する。
　第２過電流判定部１３Ｂは、定電流ダイオードＣＲＤ、抵抗Ｒ１および高耐圧ダイオードＤ８がコレクタセンス端子ＣＳに直列接続される。また、定電流ダイオードＣＲＤは、ゲート端子Ｇに接続する電源線に接続され、定電流ダイオードＣＲＤと抵抗Ｒ１との接続点は、第１トランジスタＱ１のエミッタに接続される。

　この場合、ローパスフィルタ（ＣＲＤ，Ｃ１）は、抵抗の代わりに定電流ダイオードＣＲＤで形成される。
　また、定電流ダイオードＣＲＤから第１トランジスタＱ１のエミッタに接続される接続点Ｐ２を、検出信号ＳＯＣの入力部とし、第１トランジスタＱ１のエミッタ電位となる接続点Ｐ２の電位を入力電位ＶＡ２とする。

　半導体スイッチング素子５０がオン状態において、定電流ダイオードＣＲＤは、正電源電位ＶＧ１から数ｍＡ程度の一定の電流を流すように作用する。半導体スイッチング素子５０が電流飽和していない正常状態においては、コレクタ電圧Ｖｃｅが数Ｖに低下するため、定電流ダイオードＣＲＤの電流がコレクタセンス端子ＣＳに流れる。このとき、第１トランジスタＱ１のエミッタ電位（入力電位ＶＡ２）は数Ｖに低下するため、第１トランジスタＱ１はオンしない。

　半導体スイッチング素子５０が電流飽和してコレクタ電圧Ｖｃｅが上昇すると、定電流ダイオードＣＲＤからの電流がコレクタセンス端子ＣＳに流れることができず、コンデンサＣ１と抵抗Ｒ４に流れる。これにより、第１トランジスタＱ１のエミッタ電位（入力電位）ＶＡ２が上昇して（ＶＢ＋Ｖｆ）となり、すなわち、上記式（３）を満たすと、第１トランジスタＱ１がオンする。これにより半導体スイッチング素子５０の過電流が検出される。
　なお、定電流ダイオードＣＲＤの定電流値と抵抗Ｒ４の抵抗値との積が、ＶＢ＋Ｖｆよりも大きくなるように、予め設計される。

　第１トランジスタＱ１がオンすると、第２トランジスタＱ２がオンし、さらに第３トランジスタＱ３がオンする。そしてゲート放電電流ＩＡが流れてゲート電圧Ｖｇｅが低減される。

　なお、この実施の形態３による各部の動作波形は、上記実施の形態２の図７で示したものと同様であり、上述した上記実施の形態２と同様の効果が得られる。すなわち、時刻ｔ０において生成可能な判定信号ＯＣＤ１を時刻ｔ３まで遅らせるように制御する。これにより、過大なサージ電圧の発生が抑制され、半導体スイッチング素子５０が２次破壊に至ることが防止され、実施の形態１と同様の効果を得ることができる。
　また、この実施の形態では、コレクタ電圧Ｖｃｅを分圧抵抗で減衰させて検出する上記実施の形態１、２に比べて、より低いレベルまでコレクタ電圧Ｖｃｅを検出することができる。

実施の形態４．
　以下、実施の形態４に係る電力変換装置について、図を用いて説明する。
　図９は、実施の形態４に係る電力変換装置１の構成を示す図である。本実施の形態４では、上記実施の形態１から３の第１過電流判定部１７とは回路構成の異なる第１過電流判定部１７Ａを用いる。なお、過電流保護部１２は実施の形態１と同様である。
　上述の実施の形態１から３の第１過電流判定部１７では、基準電圧として接続部Ｐ０の電位である直流電源の電源電圧を用いたが、本実施の形態では、第１過電流判定部１７Ａに基準電圧生成部１７２を設け、１つの比較器ＶＨＬＤで出力端子Ｅａの電位が正極電位近傍にあるか、負極電位近傍にあるか判断する構成とした。

　図９において、基準電圧生成部１７２には制御部１８から出力されたオンオフ指令信号ＧＤＯａ，ＧＤＯｂが入力され、入力されたオンオフ指令信号ＧＤＯａ，ＧＤＯｂの状態に応じて正極電位近傍を判定する基準電圧と負極電位近傍を判定する基準電圧とを切り替えて出力する。すなわち、オンオフ指令信号ＧＤＯａがハイの場合、正極電位近傍を判定する基準電圧を比較器ＶＨＬＤの負側入力端子に出力し、オンオフ指令信号ＧＤＯｂがハイの場合、負極電位近傍を判定する基準電圧を比較器ＶＨＬＤの負側入力端子に出力する。比較器ＶＨＬＤの正側入力端子には半導体スイッチング素子５０ａのエミッタ制御端子ＥＳａの電位が抵抗Ｒ１７０，Ｒ１７１，Ｒ１７２と抵抗Ｒ１７６で分圧されて入力される。エミッタ制御端子ＥＳａの電位は、上述した通り、電力変換器２０の出力端子Ｅａの電位に相当する。

　比較器ＶＨＬＤは、ウィンドウコンパレータの代わりに基準電圧生成部１７２で基準電圧を切り替えるように構成されており、その基準電圧と分圧されたエミッタ制御端子ＥＳａの電位とを比較する。正極電位近傍を判定する基準電圧が入力され、エミッタ制御端子ＥＳａの電位が設定値の範囲であれば、エミッタ制御端子ＥＳａの電位が正極電位近傍にあると判断し、ハイ（Ｈ）を出力する。また、負極電位近傍を判定する基準電圧が入力され、設定値の範囲であれば、エミッタ制御端子ＥＳａの電位が負極電位近傍にあると判断し、ロー（Ｌ）を出力する。
　具体的には、上アームの短絡を検出するべきタイミングは上アームがオン状態、すなわちオンオフ指令信号ＧＤＯａがハイの状態に限られ、その期間は下アームの短絡を検出する必要がない。そのため、上アームがオン状態の期間は比較器ＶＨＬＤの設定値を正極電位に近い高いレベルの値Ｖｒｅｆａとし、正極電位とＶｒｅｆａとの範囲にある場合、エミッタ制御端子ＥＳａの電位が正極電位近傍にあると判断し、Ｖｒｅｆａに達しない場合は、論理合成部１７１で短絡と判断する。逆に下アームがオン状態の期間は比較器ＶＨＬＤの設定値を負極電位に近い低いレベルの値Ｖｒｅｆｂとし、負極電位とＶｒｅｆｂとの範囲にある場合、エミッタ制御端子ＥＳａの電位が負極電圧近傍にあると判断し、その範囲にない場合は、論理合成部１７１で短絡と判断する。

　比較器ＶＨＬＤの出力は論理合成部１７１に入力されるとともに、入力されたオンオフ指令信号ＧＤＯａ，ＧＤＯｂと論理演算される。
　正常時において、オンオフ指令信号ＧＤＯａが出力されている（ハイ：Ｈ）場合、電力変換器２０の出力電圧は上アームからの出力電圧、すなわち、エミッタ制御端子ＥＳａの電位が正極電圧近傍にあるので、比較器ＶＨＬＤからの出力はハイである。この場合、論理合成部１７１からは判定信号ＯＣＤ１はロー（Ｌ）が出力される。
　同様に、オンオフ指令信号ＧＤＯｂが出力されている（ハイ：Ｈ）場合、電力変換器２０の出力電圧は下アームからの出力電圧、すなわち、エミッタ制御端子ＥＳａの電位が負極電圧近傍にあるので、比較器ＶＨＬＤからの出力はローである。この場合、論理合成部１７１からは判定信号ＯＣＤ１はロー（Ｌ）が出力される。
　これ以外の場合は、いずれかのアームに過電流が流れたと判定され、論理合成部１７１からは判定信号ＯＣＤ１はハイ（Ｈ）が制御部１８に出力される。

　制御部１８は、判定信号ＯＣＤ１はハイ（Ｈ）が入力されると、オンオフ指令信号ＧＤＯａ，ＧＤＯｂを出力せず、電力変換器２０の動作を停止する。

　この第１過電流判定部１７Ａにおいて、抵抗Ｒ１７９とコンデンサＣ１７０とでローパスフィルタＬＦ２を構成している。
　ここで、実施の形態１と同様に、判定信号ＯＣＤ１の出力を遅延するようにする。すなわち、第２過電流判定部１３の具備するローパスフィルタの時定数よりも第１過電流判定部１７Ａの具備するローパスフィルタＬＦ２の時定数を大きくする。あるいは、論理合成部１７１にタイマーを設けるなど信号マスク回路を設ける。
　これにより、第２過電流判定部１３で判定後、半導体スイッチング素子５０のゲート電圧を低減させた後に、第１過電流判定部１７Ａにより半導体スイッチング素子５０を停止させることが可能となり、半導体スイッチング素子５０の過大なサージ電圧による破壊を防止することができる。

　図１０は、実施の形態４による電力変換装置１の動作を示す各部の波形図である。
　以下、実施の形態１の図３と異なる点を中心に説明し、重複する点は省略する。
　時刻ｔ０以前の正常時、比較器ＶＨＬＤの信号は、オンオフ指令信号ＧＤＯｂと反転している、すなわち、オンオフ指令信号ＧＤＯｂがハイの時、比較器ＶＨＬＤはローであり、エミッタ制御端子ＥＳａの電位が負極電圧近傍にあると判定している。

　時刻ｔ０において、上アームに故障が発生したとする。この時、上アーム用のオンオフ指令信号ＧＤＯａ（図示せず）はハイからローに遷移して半導体スイッチング素子５０ａがターンオフした状態であり、コレクタ電圧Ｖｃｅａが高い電圧を保持しているはずであるが、上アームの故障（耐圧異常）により、コレクタ電圧Ｖｃｅａが上昇する際中に降下に転じている。そのため、比較器ＶＨＬＤの出力波形もコレクタ電圧Ｖｃｅａに応じてパルス的に下がる。

　その後、時刻ｔ１において、上アームは故障により導通状態のままであるため、下アーム用のオンオフ指令信号ＧＤＯｂがハイとなり半導体スイッチング素子５０ｂがオンしたタイミングでアーム短絡による過電流が発生する。それに伴い、コレクタ電流Ｉｃｂのピーク値Ｉｃｂｐは飽和し、通常、低下するコレクタ電圧Ｖｃｅｂは高い状態になる。これにより、第１トランジスタＱ１ｂのエミッタ電位（入力電位）ＶＡ２ｂは、基準電位ＶＧ０ｂを越えて２Ｖｆに上昇する。この時、正常時であれば、比較器ＶＨＬＤの出力はローに切り替わるところであるが、過電流の発生によりハイの状態が維持されている。

　その後、第２過電流判定部１３により半導体スイッチング素子５０ｂの過電流が検出され、ゲート電圧低減部１４よりゲート電圧Ｖｇｅｂが低減される。その際、コレクタ電流Ｉｃはピーク値Ｉｃｂｐから低減したゲート電圧Ｖｇｅｂに応じた値Ｉｃｂａに減少し、これに伴ってコレクタ電圧Ｖｃｅｂにはサージ電圧Ｖｓａが発生する。

　時刻ｔ３において、第１過電流判定部１７Ａが電力変換器２０内での過電流を検出して判定信号ＯＣＤ１がハイとなる。
　時刻ｔ３から時刻ｔ４の間に、制御部１８は、電力変換器２０の動作を停止させる。具体的にはオンオフ指令信号ＧＤＯａ，ＧＤＯｂを停止し、半導体スイッチング素子５０ａ，５０ｂに対し、電流遮断動作を行いオフする。この際、コレクタ電圧Ｖｃｅｂにはサージ電圧Ｖｓｂが発生する。

　また、実施の形態１と同様に、第１過電流判定部１７Ａは、電力変換器２０の出力端子Ｅａの電位に相当する、エミッタ制御端子ＥＳａの電位を用いるので、制御部１８は、出力したオンオフ指令信号のパルス幅通りに出力されているか確認できる。例えば、オンオフ指令信号ＧＤＯａがハイの期間と比較器ＶＨＬＤがハイの期間を比較すればよい。通常、電力変換器２０の出力電圧のパルス幅は、半導体スイッチング素子の特性およびゲート駆動部の回路定数等によって差異が発生するが、制御部１８において自身の生成したオンオフ指令信号ＧＤＯａがハイの期間と比較器ＶＨＬＤの出力のハイの期間を比較し、制御部１８にフィードバックすることで、差異の補正が可能となる。

　さらに、実施の形態１と同様に、制御部１８は、第１過電流判定部１７Ａを介して電力変換器２０の出力端子Ｅａの電位に相当する、エミッタ制御端子ＥＳａの電位を分圧して取得できるので、半導体スイッチング素子の主耐圧の異常を検知することができる。

　例えば、直列接続された上アームの半導体スイッチング素子５０ａ及び下アームの半導体スイッチング素子５０ｂがともにオフする期間における比較器ＶＨＬＤの出力に基づいて主耐圧の異常を検知し、それを制御部１８に伝送するように論理合成部１７１を構成すればよい。すなわち、過電流状態を検出する必要が無い、オンオフ指令信号ＧＤＯａ，ＧＤＯｂがともに出力されない電力変換器の停止期間は、比較器ＶＨＬＤの出力がローである場合に判定信号ＯＣＤ１をローにし、比較器ＶＨＬＤの出力がハイの場合はＯＣＤ１をハイにするように論理合成部１７１を構成する。これにより、主耐圧異常が無い場合は出力端子Ｅａの電位は半導体駆動装置１０に設けられた抵抗の比率に応じて中点付近に定まるが、主耐圧異常が発生した場合は出力端子Ｅａの電位が正極側付近または負極側付近になるため、比較器ＶＨＬＤの出力がハイになることで判定信号ＯＣＤ１がハイとなり、その状態を主耐圧異常が発生した状態として識別できる。
　具体的な判定方法は、出願人が提案した公知の手法を用いることができる（例えば、国際公開第２０２４／００４２０８号）。

　以上のように、本実施の形態４においても、実施の形態１と同様の効果を得ることができる。すなわち、時刻ｔ０において生成可能な判定信号ＯＣＤ１を時刻ｔ３まで遅らせるように制御し、これにより、過大なサージ電圧の発生が抑制され、半導体スイッチング素子５０が２次破壊に至ることを防止することができる。

　なお、実施の形態４では、過電流保護部１２を実施の形態１のものを適用した例で説明したが、実施の形態２の過電流保護部１２Ａ，実施の形態３の過電流保護部１２Ｂを適用しても、同様の効果を奏することができる。

実施の形態５．
　以下、実施の形態５に係る電力変換装置について、図を用いて説明する。
　上記各実施の形態１から４では、半導体スイッチング素子５０のコレクタ電圧Ｖｃｅをコレクタセンス端子ＣＳから検出して検出信号ＳＯＣとしたが、この実施の形態では異なる検出信号ＳＯＣを用いる。
　図１１は、実施の形態５に係る電力変換装置１の概略構成を示す図である。
　この実施の形態５では、半導体スイッチング素子５０ｂが、エミッタ側に、例えば１／数１０００に縮小した電流が流れる電流検出素子を備え、その電流検出端子ＥＥｂから流れる、縮小されたエミッタ電流Ｉｅｅｂを検出信号ＳＯＣｂとする。
　なお、上アームの半導体スイッチング素子５０ａも同様に電流検出素子及び電流検出端子ＥＥａを備えており、以下では重複する説明は省略する。

　図１１に示すように、電力変換装置１は、電力変換器２０と、電力変換器２０の半導体スイッチング素子を駆動する半導体駆動装置１０を備え、半導体駆動装置１０は、制御部１８、絶縁通信部１６ａ，１６ｂ、ゲート駆動部１１ａ，１１ｂ、過電流保護部１２ａ，１２ｂ及び第１過電流判定部１７を備える。過電流保護部１２ａ，１２ｂは、エミッタ電流Ｉｅｅ（検出信号ＳＯＣ）に基づいて、過電流の判定信号ＯＣＤ２を出力する第２過電流判定部１３と、判定信号ＯＣＤ２に基づいてゲート電圧Ｖｇｅを低減するゲート電圧低減部１４とを備える。ゲート駆動部１１およびゲート電圧低減部１４等は、上記実施の形態１と同様である。
　また、第２過電流判定部１３についても、扱う検出信号ＳＯＣが異なるが、上記実施の形態１の第２過電流判定部１３と同様の回路構成となる。

　図１２は、実施の形態５に係る電力変換装置１の動作を示す各部の波形図である。
　図１２においても、時刻ｔ０以前は正常に動作しており、時刻ｔ０において、上アームで耐圧異常等の故障が発生したとする。
　図１２において、検出信号ＳＯＣｂとなるエミッタ電流Ｉｅｅｂは、第１トランジスタＱ１ｂのベースに接続されベースに入力されるベース電流となる。
　半導体スイッチング素子５０ｂがオン状態で過電流が発生すると（時刻ｔ１）、エミッタ電流Ｉｅｅｂ（検出信号ＳＯＣｂ）が上昇し、設定された閾値ＩＸを超えると、第１トランジスタＱ１ｂがオンする。これにより半導体スイッチング素子５０ｂの過電流が検出される。検出信号ＳＯＣｂにエミッタ電流Ｉｅｅｂを用いた以外は、各部の動作波形も上記実施の形態１の図４で示したものと同様である。

　本実施の形態５においても、上記実施の形態１と同様の効果が得られる。また、電流検出素子を備えた半導体スイッチング素子５０に限定して適用可能であるが、高電圧部との接触を要することなく、電流値そのものを検出して過電流判定するため、より高精度に過電流を検出することができる。

　なお、図１１において、実施の形態５の電力変換装置１の第１過電流判定部１７を具備する例で説明したが、実施の形態４で説明した第１過電流判定部１７Ａを適用できることは言うまでもない。

実施の形態６．
　以下、実施の形態６に係る電力変換装置について、図を用いて説明する。
　本実施の形態６では、実施の形態１～４で用いた検出信号ＳＯＣ及び実施の形態５で用いた検出信号ＳＯＣとはさらに異なる検出信号ＳＯＣを用いる。

　図１３は、実施の形態６に係る電力変換装置１の概略構成を示す図である。
　この実施の形態６では、半導体スイッチング素子５０の低電圧側主端子であるエミッタＥとエミッタ制御端子ＥＳとの間のエミッタ電圧ＶＥｅを検出信号ＳＯＣに用いる。これは、エミッタ側の寄生インダクタンスＬｅに発生する起電圧（Ｌｅ・ｄＩｃ／ｄｔ）を利用するものである。

　図１３に示すように、電力変換装置１は、電力変換器２０と、電力変換器２０の半導体スイッチング素子を駆動する半導体駆動装置１０と、を備え、半導体駆動装置１０は、制御部１８、絶縁通信部１６ａ，１６ｂ、ゲート駆動部１１ａ，１１ｂ、過電流保護部１２ａ，１２ｂ及び第１過電流判定部１７を備える。過電流保護部１２ａ，１２ｂは、エミッタ電圧ＶＥｅ（検出信号ＳＯＣ）に基づいて、過電流の判定信号ＯＣＤ２を出力する第２過電流判定部１３と、判定信号ＯＣＤ２に基づいてゲート電圧Ｖｇｅを低減するゲート電圧低減部１４とを備える。他の構成は、上記実施の形態１と同様である。

　また、第２過電流判定部１３についても、扱う検出信号ＳＯＣが異なるが、上記実施の形態１の第２過電流判定部１３と同様の回路構成となる。
　但し、上記実施の形態１では、過電流保護部１２全体をエミッタ制御端子ＥＳの電位を基準として構成したが、この実施の形態では、過電流保護部１２内の第２過電流判定部１３のみエミッタＥの電位を基準として構成し、その他をエミッタ制御端子ＥＳの電位を基準として構成する。すなわち抵抗Ｒ１の高電圧側にエミッタ制御端子ＥＳが接続され、抵抗Ｒ４の低電圧側にエミッタＥからのエミッタ電圧ＶＥｅ（検出信号ＳＯＣ）が接続される。

　図１４は、実施の形態６による電力変換装置１の動作を示す各部の波形図である。
　図１４においても、時刻ｔ０以前は正常に動作しており、時刻ｔ０において、上アームで耐圧異常等の故障が発生したとする。
　図１４において、検出信号ＳＯＣｂとなるエミッタ電圧ＶＥｅｂは、コレクタ電流Ｉｃの微分値（ｄＩｃｂ／ｄｔ）に相似な波形となる。
　半導体スイッチング素子５０ｂがオン状態で過電流が発生すると、エミッタ電圧ＶＥｅｂ（検出信号ＳＯＣｂ）が低下し、設定された閾値ＶＸを超えて低下すると、第１トランジスタＱ１ｂがオンする。これにより半導体スイッチング素子５０ｂの過電流が検出される。検出信号ＳＯＣｂにエミッタ電圧ＶＥｅｂを用いた以外は、各部の動作波形も上記実施の形態１の図４で示したものと同様である。

　本実施の形態６においても、上記実施の形態１と同様の効果が得られる。また、エミッタ側の寄生インダクタンスＬｅに発生する起電圧を利用して、電流検出素子を備えずに高速、高精度に電流情報を取得して過電流を検出することができる。

　なお、上記実施の形態では、エミッタ電圧ＶＥｅを判定電圧となる閾値ＶＸと比較したが、エミッタ電圧ＶＥｅの電圧振幅（Ｌｅ・ｄＩｃ／ｄｔ）を積分回路で積分してコレクタ電流Ｉｃに相似な情報を取得して過電流を判定してもよい。

　なお、図１３において、実施の形態６の電力変換装置１の第１過電流判定部１７を具備する例で説明したが、実施の形態４で説明した第１過電流判定部１７Ａを適用できることは言うまでもない。

実施の形態７．
　以下、実施の形態７に係る電力変換装置について、図を用いて説明する。
　本実施の形態７では、主端子間の電流の変化率を検出して電圧変換した信号を検出信号ＳＯＣに用いる。
　図１５は、実施の形態７に係る電力変換装置１の概略構成を示す図である。
　図１５に示すように、半導体スイッチング素子５０の一方の主端子であるエミッタＥの外側に電流電圧変換素子ＣＴを設ける。電流電圧変換素子ＣＴは、主端子間の電流であるコレクタ電流Ｉｃの変化率を検出して電圧情報Ｖｃｔ（検出信号ＳＯＣ）を出力する。
　電流電圧変換素子ＣＴとしては、例えば過電流保護部１２を構成するプリント基板上に形成したロゴスキーコイルがある。

　図１５に示すように、電力変換装置１は、電力変換器２０と、電力変換器２０の半導体スイッチング素子を駆動する半導体駆動装置１０と、を備え、半導体駆動装置１０は、制御部１８、絶縁通信部１６ａ，１６ｂ、ゲート駆動部１１ａ，１１ｂ、過電流保護部１２ａ，１２ｂ及び第１過電流判定部１７を備える。過電流保護部１２ａ，１２ｂは、電圧情報Ｖｃｔ（検出信号ＳＯＣ）に基づいて、過電流の判定信号ＯＣＤ２を出力する第２過電流判定部１３と、判定信号ＯＣＤ２に基づいてゲート電圧Ｖｇｅを低減するゲート電圧低減部１４とを備える。他の構成は、上記実施の形態１と同様である。
　また、第２過電流判定部１３についても、扱う検出信号ＳＯＣが異なるが、上記実施の形態１の第２過電流判定部１３と同様の回路構成となる。

　図１６は、実施の形態７に係る電力変換装置１の動作を示す各部の波形図である。
　図１６においても、時刻ｔ０以前は正常に動作しており、時刻ｔ０において、上アームで耐圧異常等の故障が発生したとする。
　図１６において、検出信号ＳＯＣｂとなる電圧情報Ｖｃｔｂは、コレクタ電流Ｉｃｂの微分値（ｄＩｃｂ／ｄｔ）に相似な波形となる。
　半導体スイッチング素子５０ｂがオン状態で過電流が発生すると（時刻ｔ１）、電圧情報Ｖｃｔｂ（検出信号ＳＯＣｂ）が上昇し、設定された閾値ＶＸａを超えると（時刻ｔ２）、第１トランジスタＱ１ｂがオンする。これにより半導体スイッチング素子５０ｂの過電流が検出される。検出信号ＳＯＣｂに電圧情報Ｖｃｔｂを用いた以外は、各部の動作波形も上記実施の形態１の図４で示したものと同様である。

　本実施の形態７においても、上記実施の形態１と同様の効果が得られる。
　また、過電流保護部１２をプリント基板に搭載し、プリント基板に形成したロゴスキーコイル（電流電圧変換素子ＣＴ）を利用すると、非接触で高精度な過電流検出が実現できる。

　なお、図１５において、実施の形態７の電力変換装置１の第１過電流判定部１７を具備する例で説明したが、実施の形態４で説明した第１過電流判定部１７Ａを適用できることは言うまでもない。

実施の形態８．
　以下、実施の形態８に係る電力変換装置について、図を用いて説明する。
　上記実施の形態１では、図３に示すように、第２過電流判定部１３の検出信号ＳＯＣの入力部にローパスフィルタ（Ｒ，Ｃ１）を備えた。本実施の形態８では、第２過電流判定部１３のローパスフィルタとして、第１ローパスフィルタと第２ローパスフィルタとを備える。

　図１７は、実施の形態８に係る電力変換装置１の概略構成を示す図である。
　図１７に示すように、電力変換装置１は、電力変換器２０と、電力変換器２０の半導体スイッチング素子を駆動する半導体駆動装置１０と、を備え、半導体駆動装置１０は、制御部１８、絶縁通信部１６ａ，１６ｂ、ゲート駆動部１１ａ，１１ｂ、過電流保護部１２ａ，１２ｂ及び第１過電流判定部１７を備える。過電流保護部１２ａ，１２ｂは、半導体スイッチング素子５０に流れる過電流を判定する第２過電流判定部１３と、過電流が判定されると、半導体スイッチング素子５０のゲート端子Ｇに印加される電圧を低減するゲート電圧低減部１４とを備える。ゲート駆動部１１およびゲート電圧低減部１４は、上記実施の形態１と同様である。

　実施の形態８に係る第２過電流判定部１３は、第１トランジスタＱ１と、クランプダイオードＤ１と、逆流防止ダイオードＤ３と、抵抗Ｒと、コンデンサＣ１ａ，Ｃ１ｂと、ダイオードＤＬとを備える。この場合、抵抗ＲおよびコンデンサＣ１ａによる第１ローパスフィルタ（Ｒ，Ｃ１ａ）と、抵抗ＲおよびコンデンサＣ１ｂによる第２ローパスフィルタ（Ｒ，Ｃ１ｂ）とが形成される。
　そして、半導体スイッチング素子５０の主端子間電圧となるコレクタ電圧Ｖｃｅによる検出信号ＳＯＣが、第１ローパスフィルタ（Ｒ，Ｃ１ａ）および第２ローパスフィルタ（Ｒ，Ｃ１ｂ）を介して第１トランジスタＱ１に入力されて、過電流の判定信号ＯＣＤ２を出力する。

　図１８は、実施の形態８による過電流保護部１２Ｆの回路構成を示す図である。
　図１８に示すように、第２過電流判定部１３Ｆでは、３つの抵抗Ｒ１、Ｒ２、Ｒ３による抵抗ＲおよびコンデンサＣ１ａ，Ｃ１ｂが第１ローパスフィルタ（Ｒ，Ｃ１ａ）および第２ローパスフィルタ（Ｒ，Ｃ１ｂ）を構成する。また、抵抗Ｒ（Ｒ１、Ｒ２、Ｒ３）と抵抗Ｒ４との接続点Ｐ１が、検出信号ＳＯＣの入力部となり、第１トランジスタＱ１のベースに接続される。エミッタ制御端子ＥＳを基準とする、第１トランジスタＱ１のベース電位となる接続点Ｐ１の電位を入力電位ＶＡ１とする。

　ゲート電位（Ｖｇｅ）にクランプするクランプダイオードＤ１は、アノードが第１ローパスフィルタ（Ｒ，Ｃ１ａ）のコンデンサＣ１と接続される。その接続点は、接続点Ｐ１および第１トランジスタＱ１のベースに接続されると共に、ダイオードＤＬを介して第２ローパスフィルタ（Ｒ，Ｃ１ｂ）のコンデンサＣ１ｂと接続される。
　検出信号ＳＯＣは、抵抗Ｒ１～Ｒ４で分圧され、その分圧抵抗Ｒ（Ｒ１、Ｒ２、Ｒ３）と２つのコンデンサＣ１ａ，Ｃ１ｂとで構成される第１ローパスフィルタ（Ｒ，Ｃ１ａ）および第２ローパスフィルタ（Ｒ，Ｃ１ｂ）を介して第１トランジスタＱ１のベースに入力される。

　第１トランジスタＱ１のベースは、半導体スイッチング素子５０がオフ状態の時、クランプダイオードＤ１によって負電源電位ＶＧ２にクランプされる。
　第１ローパスフィルタ（Ｒ，Ｃ１ａ）は、クランプダイオードＤ１を介してゲート電位（Ｖｇｅ）にクランプされる。一方、第２ローパスフィルタ（Ｒ，Ｃ１ｂ）は、ダイオードＤＬの作用で、ゲート電位（Ｖｇｅ）にクランプされない。

　ダイオードＤＬは、第２ローパスフィルタ（Ｒ，Ｃ１ｂ）が負電源電位ＶＧ２にクランプされるのを阻止する為に設けられるが、その順方向電圧は第２ローパスフィルタ（Ｒ，Ｃ１ｂ）のオフセット電圧となる。このオフセット電圧は、第１トランジスタＱ１のノイズ耐量の低下をもたらす。
　このため、順方向電圧が小さい、例えばショットキーバリアダイオードを用いてオフセット電圧を抑制する。また、図１８に示すように、逆流防止ダイオードＤ３を第１トランジスタＱ１のエミッタ側に設けることで、上記オフセット電圧を除去することができる。

　また、第１ローパスフィルタ（Ｒ，Ｃ１ａ）のコンデンサＣ１ａを小容量に、第２ローパスフィルタ（Ｒ，Ｃ１ｂ）のコンデンサＣ１ｂを大容量に構成する。
　半導体スイッチング素子５０がオフ状態の時、第１ローパスフィルタ（Ｒ，Ｃ１ａ）のコンデンサＣ１ａは負バイアスされる。そして、半導体スイッチング素子５０がオンして負バイアス状態から復帰する際、コンデンサＣ１ａの容量が大きいと復帰に時間を要する。ここでは、コンデンサＣ１ａの容量を小さくしたため、コンデンサＣ１ａを負バイアスから速やかに復帰させ、所定の遅延時間以内に過電流判定が実現できる。
　なお、第１ローパスフィルタ（Ｒ，Ｃ１ａ）は、上記実施の形態１で示したローパスフィルタ（Ｒ，Ｃ１）と同様の働きをして、過電流の誤検出を抑制する。

　仮に、第２ローパスフィルタ（Ｒ，Ｃ１ｂ）が無い場合、すなわち、上記実施の形態１と同様の場合、半導体スイッチング素子５０がオン状態の時、コンデンサＣ１ａの容量が小さい第１ローパスフィルタ（Ｒ，Ｃ１ａ）のみでは、電流ノイズに対する耐性が低下する。この場合、コンデンサＣ１ｂの容量が大きい第２ローパスフィルタ（Ｒ，Ｃ１ｂ）を設けたため、半導体スイッチング素子５０がオン状態の時も、電流ノイズによる過電流の誤検出を抑制できる。

　図１９は、実施の形態８による電力変換装置１の動作を示す各部の波形図である。
　図１９においても、時刻ｔ０以前は正常に動作しており、時刻ｔ０において、上アームで耐圧異常等の故障が発生したとする。
　図１９において、エミッタ制御端子ＥＳｂを基準とした第１トランジスタＱ１ｂのベース電位（入力電位）ＶＡ１ｂ以外の動作波形は、上記実施の形態１の図４で示したものと同様である。なお、上記実施の形態１の場合のＶＡ１ｂ波形を点線で示した。

　時刻ｔ０以前の正常時、第１トランジスタＱ１ｂのベース電位（入力電位）ＶＡ１ｂは、半導体スイッチング素子５０ｂがオフ状態には、負電源電位ＶＧ２ｂにクランプダイオードＤ１の順方向電圧Ｖｆを加算した電位（ＶＧ２＋Ｖｆ）にクランプされる。また、半導体スイッチング素子５０ｂがオン状態には、コレクタ電圧Ｖｃｅｂが数Ｖに低下し、抵抗Ｒｂ（Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ）と抵抗Ｒ４ｂとで分圧された電圧ＶＡ１ｂは、基準電位ＶＧ０ｂに近い値となる。
　この場合、クランプダイオードＤ１ｂによりクランプされる第１ローパスフィルタ（Ｒｂ，Ｃ１ｐｂ）に小容量のコンデンサＣ１ｐｂを用いたため、半導体スイッチング素子５０ｂがオフ状態からオン時へ移行する際、ベース電位（入力電位）ＶＡ１ｂが負バイアスから復帰する期間が短縮されている。

　時刻ｔ０において、上アームで耐圧異常等の故障が発生した。
　時刻ｔ１において、上アームは故障により導通状態のままであるため、半導体スイッチング素子５０ｂがオンしたタイミングでアーム短絡による過電流が発生すると、コレクタ電流Ｉｃｂのピーク値Ｉｃｂｐは飽和し、通常、低下するコレクタ電圧Ｖｃｅｂは高い状態になる。
　ここでも、半導体スイッチング素子５０ｂがオンした後、ベース電位（入力電位）ＶＡ１ｂが負バイアスから速やかに復帰し、さらに基準電位ＶＧ０ｂを越えて上昇する。

　この実施の形態においても、上記実施の形態１と同様に、過電流保護部１２は、自身のための電源供給を要さずに、第１トランジスタＱ１の閾値電圧を利用して、半導体スイッチング素子５０の過電流を検出して保護できる。また、クランプダイオードＤ１と第１ローパスフィルタ（Ｒ，Ｃ１ａ）および第２ローパスフィルタ（Ｒ，Ｃ１ｂ）との働きにより、ノイズによる誤動作を抑制して過電流保護を行うことができる。
　これにより、半導体スイッチング素子５０と半導体駆動装置１０のゲート駆動部１１とが離間して配置される場合にも、電源供給が不要な過電流保護部１２を半導体スイッチング素子５０に近接配置して、高い信頼性で過電流保護を実施できる。

　また、第１ローパスフィルタ（Ｒ，Ｃ１ａ）をゲート電位（Ｖｇｅ）にクランプするように構成し、第２ローパスフィルタ（Ｒ，Ｃ１ｂ）をゲート電位（Ｖｇｅ）にクランプされないように構成する。これにより、半導体スイッチング素子５０がオフ状態とオン状態とで、第１ローパスフィルタ（Ｒ，Ｃ１ａ）と第２ローパスフィルタ（Ｒ，Ｃ１ｂ）とを個別に利用して効果的にノイズの影響を排除できる。
　また、第１ローパスフィルタ（Ｒ，Ｃ１ａ）のコンデンサＣ１ａを小容量に、第２ローパスフィルタ（Ｒ，Ｃ１ｂ）のコンデンサＣ１ｂを大容量に構成する。これにより、第１トランジスタＱ１のベース電位（入力電位）ＶＡ１が負バイアスから復帰する期間が短縮されて過電流検出を速やかに行えると共に、ノイズ耐性も向上できる。

　この実施の形態においても、上記実施の形態１と同様に、時刻ｔ３において、第１過電流判定部１７が電力変換器２０内での過電流を検出して判定信号ＯＣＤ１がハイとなる。
　時刻ｔ３から時刻ｔ４の間に、制御部１８は、電力変換器２０の動作を停止させる。具体的にはオンオフ指令信号ＧＤＯａ，ＧＤＯｂを停止し、半導体スイッチング素子５０ａ，５０ｂに対し、電流遮断動作を行いオフする。この際、コレクタ電圧Ｖｃｅｂにはサージ電圧Ｖｓｂが発生する。
　本実施の形態において、第１過電流判定部１７の具備するローパスフィルタＬＦ１の時定数は、過電流保護部１２の第１ローパスフィルタ（Ｒ，Ｃ１ａ）及び第２ローパスフィルタ（Ｒ，Ｃ１ｂ）のいずれよりも大きく設定する。これにより、過電流保護部１２によるゲート電圧の低減後に第１過電流判定部１７からの判定信号ＯＣＤ１により半導体スイッチング素子５０に対して、電流遮断動作が行われる。

　なお、図１７において、実施の形態８の電力変換装置１の第１過電流判定部１７を具備する例で説明したが、実施の形態４で説明した第１過電流判定部１７Ａを適用できることは言うまでもない。この場合も、第１過電流判定部１７Ａの具備するローパスフィルタＬＦ２の時定数は、過電流保護部１２の第１ローパスフィルタ（Ｒ，Ｃ１ａ）及び第２ローパスフィルタ（Ｒ，Ｃ１ｂ）のいずれよりも大きく設定する。

実施の形態９．
　図２０は、実施の形態９による電力変換装置の構成を示す図である。
　図２０に示すように、電力変換装置１は、複数の半導体スイッチング素子５０を有して構成される電力変換器２０Ａと、電力変換器２０Ａ内の各半導体スイッチング素子５０を駆動する半導体駆動装置１０とを備える。この場合、電力変換装置１は、直流電源６０からの直流電力を交流電力に変換して交流モータ７０に供給するインバータである。
　上記実施の形態１に係る半導体駆動装置１０は、上下アーム毎すなわちレグ回路毎に設けられるもので、半導体駆動装置１０の集合を、この実施の形態の半導体駆動装置１０Ｘとする。

　電力変換器２０Ａは三相（Ｕ，Ｖ，Ｗ）構成であり、直流母線間に平滑コンデンサ４０と、各相のレグ回路２３を備えたインバータ回路である。各相のレグ回路２３は、それぞれ半導体スイッチング素子５０を有して成る上アーム２１Ａおよび下アーム２２Ａが直列接続されて構成される。

　この実施の形態９では、上記実施の形態１による半導体駆動装置１０を適用した半導体駆動装置１０Ｘにて電力変換器２０Ａ内の各半導体スイッチング素子５０を駆動するため、半導体スイッチング素子５０の過電流保護を、追加の電源を要することなく高い信頼性で実施できる。このため、半導体スイッチング素子５０と半導体駆動装置１０Ｘのゲート駆動部とが離間して配置される場合にも、半導体スイッチング素子５０の過電流保護が高い信頼性で実施でき、安価で信頼性の高い電力変換装置１が得られる。

　なお、電力変換器２０Ａは、正負の２レベルの交流電圧を出力する場合を示したが、任意の数の半導体スイッチング素子５０を直並列に接続されたマルチレベルの電圧出力が可能なインバータであってもよい。その場合も、電力変換器２０Ａは、それぞれ半導体スイッチング素子５０を有して成る上アーム２１Ａおよび下アーム２２Ａが直列接続されて成るレグ回路２３を備える構成となる。

　図２１は、実施の形態９の別の例による電力変換装置の構成を示す図である。
　図２１に示すように、電力変換装置１は、複数の半導体スイッチング素子５０を有して構成される電力変換器２０Ｂと、電力変換器２０Ｂ内の各半導体スイッチング素子５０を駆動する半導体駆動装置１０とを備える。この場合、電力変換装置１は、直流電源６０の直流電圧を昇圧して直流負荷７０Ａに供給する昇圧コンバータとして動作する。上述したように、半導体駆動装置１０は、各半導体スイッチング素子５０を駆動する個々の半導体駆動装置１０の集合であってもよい。

　電力変換器２０Ｂは、入力側の平滑コンデンサ４１と、出力側の平滑コンデンサ４２と、レグ回路２３Ａと、昇圧リアクトル４３とを備える。レグ回路２３Ａは、それぞれ半導体スイッチング素子５０を有して成る上アーム２１Ｂおよび下アーム２２Ｂが直列接続されて構成される。

　この場合も、半導体スイッチング素子５０の過電流保護を、追加の電源を要することなく高い信頼性で実施できる。このため、半導体スイッチング素子５０と半導体駆動装置１０のゲート駆動部とが離間して配置される場合にも、半導体スイッチング素子５０の過電流保護が高い信頼性で実施でき、安価で信頼性の高い電力変換装置１が得られる。

　なお、上記例では昇圧コンバータを示したが、降圧コンバータ、あるいは昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータにも適用できる。
　また、半導体スイッチング素子５０にワイドバンドギャップ半導体材料を用いても良く、半導体スイッチング素子５０のスイッチング動作を高速化させ、昇圧リアクトル４３を小型化できる。ワイドバンドギャップ半導体材料としては、炭化ケイ素ＳｉＣ、窒化ガリウム、酸化ガリウム系材料、またはダイヤモンドのいずれかを使用することができる。

　図２２は、実施の形態９のさらに別の例による電力変換装置の構成を示す図である。
　図２２に示すように、電力変換装置１は、図２０で示した電力変換器２０Ａの直流側に、図２１で示した電力変換器２０Ｂを接続した主回路（電力変換器）と、各半導体スイッチング素子５０を駆動する半導体駆動装置１０Ｘとを備える。この場合、電力変換装置１は、直流電源６０の直流電圧を電力変換器２０Ｂにより昇圧し、昇圧された直流電力が電力変換器２０Ａにより交流電力に変換されて交流モータ７０に供給される。

　この電力変換装置１は、昇圧型インバータシステムとして動作し、例えば、電動自動車に適用される。
　この場合も、半導体スイッチング素子５０の過電流保護を、追加の電源を要することなく高い信頼性で実施できる。このため、半導体スイッチング素子５０と半導体駆動装置１０Ｘのゲート駆動部とが離間して配置される場合にも、半導体スイッチング素子５０の過電流保護が高い信頼性で実施でき、安価で信頼性の高い電力変換装置１が得られる。

　なお、電力変換装置１内の電力変換器２０Ａは、マルチレベルの電圧出力が可能なインバータでもよい。また、電力変換装置１内の電力変換器２０Ｂは、昇圧コンバータに限らず、降圧コンバータ、あるいは昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータであってもよい。

　また、半導体駆動装置１０Ｘには、上記実施の形態１以外の各実施の形態２から８に係る半導体駆動装置１０を適用しても良く、同様の効果が得られる。その場合も、半導体駆動装置１０Ｘは、各半導体スイッチング素子５０をレグ回路単位で駆動する半導体駆動装置１０の集合である。
　また、半導体スイッチング素子５０は、ＩＧＢＴを図示したが、ＭＯＳＦＥＴ等、制御端子を有する他の半導体スイッチング素子でもよい。

　さらに、半導体スイッチング素子としてゲート端子を複数有するマルチゲート型半導体スイッチング素子を用いてもよい。
　図２３にダブルゲート型半導体スイッチング素子５０ｗＧを用いた電力変換装置１の例を示す。図２３に示すようにダブルゲート型半導体スイッチング素子５０ｗＧ２つのゲート端子Ｇ１，Ｇ２を有しており、２つのゲート端子Ｇ１，Ｇ２のオンオフのタイミングを制御することで、ターンオフ速度の向上などの利点がある。

　上述したシングルゲート型導体スイッチング素子においては、第２過電流判定部１３で過電流を検出すると、ゲート電圧低減部１４により、ゲート電圧Ｖｇｅが低減され、コレクタ電流Ｉｃが低減される。ダブルゲート型半導体スイッチング素子５０ｗＧはゲート端子Ｇ１，Ｇ２を独立に制御できるので、各ゲート端子に印加される電圧を制御し、ダブルゲート型半導体スイッチング素子５０ｗＧに印加される電圧を低減すればよい。
　例えば、過電流検出時には一方のゲート端子をゲート閾値電圧Ｖｔｈ以下に低減して、あるいは一方のゲート端子をオフにして、ダブルゲート型半導体スイッチング素子５０ｗＧに印加されるゲート電圧Ｖｇｅを低減し、コレクタ電流Ｉｃを低減することができる。

　同様にマルチゲート型半導体スイッチング素子を用いた場合は、過電流検出時には少なくとも一つのゲート端子をゲート閾値電圧Ｖｔｈ以下に低減して、あるいは少なくとも一つのゲート端子をオフにして、マルチゲート型半導体スイッチング素子に印加されるゲート電圧Ｖｇｅを低減し、コレクタ電流Ｉｃを低減することができる。
　このように、複数ゲートの半導体スイッチング素子を用いることで、過電流時にゲート電圧を細やかに制御することが可能となる。

　図２３では電力変換装置１の電力変換器２０の構成として一方のアームの半導体スイッチング素子を示し、電力変換装置１全体として簡略化したものを示したが、実施の形態１から８と同様に、電力変換器２０に用いられるスイッチング素子としてダブルゲート型半導体スイッチング素子５０ｗＧあるいはマルチゲート型半導体スイッチング素子を用いてもよいことは言うまでもない。ダブルゲート型半導体スイッチング素子５０ｗＧに流れる過電流を検出した場合、過電流保護部１２により２つのゲート端子Ｇ１，Ｇ２に印加されるゲート電圧が低減され、第１過電流判定部１７の出力により電力変換器２０は停止する。

　また、半導体スイッチング素子５０として、ダブルゲート型の半導体スイッチング素子あるいはマルチゲート型半導体スイッチング素子を用いて実施の形態９に示された電力変換装置を構成することもできる。
　ダブルゲート型の半導体スイッチング素子５０は、ＩＧＢＴを図示したが、ＭＯＳＦＥＴ等、ゲート端子を有する他の半導体スイッチング素子でもよい。

　なお、上述の実施の形態１から９における電力変換装置１の制御部１８のハードウエアの構成の一例を図２４に示す。図２４に示すように、制御部１８は例えば処理回路として、プロセッサ１０００及び記憶装置１１００を備えている。

　プロセッサ１０００として、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、各種の論理回路、及び各種の信号処理回路等が備えられてもよい。また、プロセッサ１０００として、同じ種類のものまたは異なる種類のものが複数備えられ、各処理が分担して実行されてもよい。

　記憶装置１１００として、プロセッサ１０００からデータを読み出し及び書き込みが可能に構成されたＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、及びプロセッサ１０００からデータを読み出し可能に構成されたＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等が備えられている。プロセッサ１０００は、ＲＯＭ等の記憶装置１１００から入力されたプログラムを実行する。

　本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、この明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

　１：電力変換装置、　１０，１０Ｘ：半導体駆動装置、　１１，１１ａ，１１ｂ：ゲート駆動部、　１２，１２ａ，１２ｂ，１２Ａ，１２Ｂ，１２Ｆ：過電流保護部、　１３，１３ｂ，１３Ａ，１３Ｂ，１３Ｆ：第２過電流判定部、　１４，１４ｂ，１４Ａ：ゲート電圧低減部、　１６，１６ａ，１６ｂ：絶縁通信部、　１７，１７Ａ：第１過電流判定部、　１８：制御部、　１４１，１４１Ａ：駆動回路、　１４２，１４２Ａ：増幅回路、　２０，２０Ａ，２０Ｂ：電力変換器、　２１Ａ，２１Ｂ：上アーム、　２２Ａ，２２Ｂ：下アーム、　２３，２３Ａ：レグ回路、　５０，５０ａ，５０ｂ，５０ｗＧ：半導体スイッチング素子、　ＣＳ：コレクタセンス端子、　ＣＴ：電流電圧変換素子、　Ｄ１：クランプダイオード、　Ｄ３：逆流防止ダイオード、　ＥＥａ，ＥＥｂ：電流検出端子、　ＥＳ：エミッタ制御端子、　Ｇ，Ｇａ，Ｇｂ，Ｇ１，Ｇ２：ゲート端子、　ＯＣＤ１，ＯＣＤ２ａ，ＯＣＤ２ｂ：判定信号、　Ｑ１：第１トランジスタ、　Ｑ２：第２トランジスタ、　Ｑ３：第３トランジスタ、　ＶＡ１，ＶＡ２：入力電位、　（Ｒ，Ｃ１）：ローパスフィルタ、　（Ｒ，Ｃ１ａ）：第１ローパスフィルタ、　（Ｒ，Ｃ１ｂ）：第２ローパスフィルタ、ＣＲＤ：定電流ダイオード、　（ＣＲＤ，Ｃ１）：ローパスフィルタ、　ＬＦ１，ＬＦ２：ローパスフィルタ。

Claims

　半導体スイッチング素子を直列接続した少なくとも１つ以上のレグ回路を有する電力変換器と、
　前記半導体スイッチング素子の制御端子に電圧を印加して前記半導体スイッチング素子をオンオフ駆動する半導体駆動装置と、を備えた電力変換装置であって、
　前記半導体駆動装置は、
　前記半導体スイッチング素子のオンオフ状態を定めるオンオフ指令信号を生成する制御部と、
　前記オンオフ指令信号に基づいて、前記半導体スイッチング素子の制御端子に電圧を印加するゲート駆動部と、
　直流電源の電源電圧を基準電圧とし、前記レグ回路の出力端子の電位に基づいて、前記半導体スイッチング素子の過電流を判定する第１過電流判定部と、
　前記半導体スイッチング素子の主端子間の電圧電流に基づく検出信号を入力して前記半導体スイッチング素子に流れる過電流を判定する第２過電流判定部、および該過電流が判定されると前記制御端子に印加される電圧を低減するゲート電圧低減部を有し、前記半導体スイッチング素子を保護する過電流保護部と、を備え、
　前記第２過電流判定部での過電流判定は、前記第１過電流判定部での過電流判定よりも先行し、
　前記制御部は、前記第１過電流判定部で過電流と判定された場合、少なくとも過電流と判定された前記レグ回路の半導体スイッチング素子をオフ状態に制御する、電力変換装置。
　前記第１過電流判定部及び前記第２過電流判定部は、それぞれに入力された信号が過電流状態である時点から、前記第１過電流判定部及び前記第２過電流判定部が過電流と判定するまでの時間を設定するフィルタ要素をそれぞれ備える、請求項１に記載の電力変換装置。
　前記第１過電流判定部が具備する第１フィルタ要素の時定数は、前記第２過電流判定部が具備する第２フィルタ要素の時定数よりも大きく、前記第１過電流判定部に過電流状態の信号が入力されて過電流の判定を行うまでの時間は、前記半導体スイッチング素子の短絡耐量によって定まる短絡許容時間よりも短い、請求項２に記載の電力変換装置。
　前記ゲート電圧低減部は、前記第２過電流判定部で過電流と判定されると、前記半導体スイッチング素子の前記制御端子に印加される電圧を低減する状態を予め設定された期間、継続する、請求項１から請求項３のいずれか１項に記載の電力変換装置。
　前記制御端子に印加される電圧を低減する継続する予め設定された前記期間は、前記第２過電流判定部が過電流を判定した時点から前記第１過電流判定部が過電流を判定するまでの時間差よりも長い、請求項４に記載の電力変換装置。
　前記第１過電流判定部は、
前記レグ回路の出力端子の電位が前記直流電源の正極電位近傍にあることを判定する第１比較器と、前記レグ回路の出力端子の電位が前記直流電源の負極電位近傍にあることを判定する第２比較器とを備え、
前記第１比較器の出力信号及び前記第２比較器の出力信号と前記制御部で生成された前記オンオフ指令信号とに基づいて、前記半導体スイッチング素子の過電流を判定する、請求項１から請求項５のいずれか１項に記載の電力変換装置。
　前記制御部は、
前記第１比較器の出力信号及び前記第２比較器の出力信号の少なくとも１つを用いて前記オンオフ指令信号を生成する、請求項６に記載の電力変換装置。
　前記第１過電流判定部は、前記レグ回路の出力端子の電位が前記直流電源の正極電位近傍または負極電位近傍にあることを判定する第３比較器を備え、
前記制御部で生成された前記オンオフ指令信号に基づいて、前記第３比較器に入力される前記基準電圧を正極電位近傍の電位を検出する電圧と、負極電位近傍の電位を検出する電圧とに切り替える、請求項１から請求項５のいずれか１項に記載の電力変換装置。
　前記制御部は、
前記第３比較器の出力信号を用いて前記オンオフ指令信号を生成する、請求項８に記載の電力変換装置。
　前記第１過電流判定部は、
前記レグ回路の直列接続された半導体スイッチング素子がともにオフする期間に、前記第１過電流判定部に入力された前記レグ回路の出力端子の電位に基づいて、前記半導体スイッチング素子の主耐圧の異常を判定する、請求項１から請求項９のいずれか１項に記載の電力変換装置。
　前記第２過電流判定部は、前記検出信号の入力部である信号入力部の電位を前記制御端子の電位にクランプするクランプダイオードと、前記信号入力部が接続される第１トランジスタと、前記信号入力部に設けられるローパスフィルタとを備え、前記信号入力部の電位が設定値に達すると前記第１トランジスタがオンして前記半導体スイッチング素子の過電流を判定する、請求項１から請求項１０のいずれか１項に記載の電力変換装置。
　前記クランプダイオードは、前記半導体スイッチング素子がオフ状態の時、前記検出信号の入力部の電位を前記制御端子の電位にクランプする、
請求項１１に記載の電力変換装置。
　前記第２過電流判定部は、前記第１トランジスタに直列接続される逆流防止ダイオードを備える、請求項１１または請求項１２に記載の電力変換装置。
　前記信号入力部に設けられる前記ローパスフィルタは、前記クランプダイオードによって前記制御端子の電位にクランプされる第１ローパスフィルタと、前記第１ローパスフィルタよりも静電容量が大きく、前記制御端子の電位にクランプされない第２ローパスフィルタとを備える、請求項１１から請求項１３のいずれか１項に記載の電力変換装置。
　前記ゲート電圧低減部は、前記制御端子に印加される電圧を低減する駆動回路と、前記第２過電流判定部からの出力信号を増幅して前記駆動回路を駆動する増幅回路とを備える、請求項１から請求項１４のいずれか１項に記載の電力変換装置。
　前記検出信号の入力部である信号入力部の電位を前記制御端子の電位にクランプするクランプダイオードと、前記信号入力部が接続される第１トランジスタと、前記信号入力部に設けられるローパスフィルタとを備え、前記信号入力部の電位が設定値に達すると前記第１トランジスタがオンして前記半導体スイッチング素子の過電流を判定するとともに、
　前記ゲート電圧低減部の前記増幅回路は第２トランジスタを有し、前記ゲート電圧低減部の前記駆動回路は第３トランジスタを有し、
　前記第１、第２及び第３トランジスタは、それぞれバイポーラトランジスタであって、前記第１トランジスタがオンすると、前記第２トランジスタがオンし、さらに前記第３トランジスタがオンして、前記第１、第２、第３トランジスタの各ベース電流は順に大きくなり、
　前記第３トランジスタの主端子電流により前記制御端子に印加される電圧が低減される、請求項１５に記載の電力変換装置。
　前記半導体スイッチング素子は、前記制御端子を少なくとも２つ以上備えたマルチゲート型半導体スイッチング素子であって、
　前記ゲート電圧低減部は、前記第２過電流判定部で過電流が判定されると、前記マルチゲート型半導体スイッチング素子の少なくとも１つの制御端子の電圧をゲート閾値電圧以下に低減する、請求項１から請求項１６のいずれか１項に記載の電力変換装置。
　前記第２過電流判定部は、
前記半導体スイッチング素子の主端子間の電圧、
前記半導体スイッチング素子の主端子電流あるいはそれと相似な小電流を検出するための電流検出素子が検出した電流、
前記半導体スイッチング素子の低電圧側主端子と制御基準端子との間に発生する電圧、
及び前記半導体スイッチング素子の主端子電流の変化率を電圧変換した信号に基づく検出信号のうちいずれかによって、前記半導体スイッチング素子の過電流を判定する、
請求項１から請求項１７のいずれか１項に記載の電力変換装置。
　前記半導体スイッチング素子は、炭化ケイ素、窒化ガリウム、酸化ガリウム系材料、またはダイヤモンドのうちのいずれかの半導体材料によって形成されたワイドバンドギャップ半導体である、請求項１から請求項１８のいずれか１項に記載の電力変換装置。
　前記レグ回路の正負間の直流電圧を交流電圧に変換するインバータ、
または前記直流電源と前記レグ回路との間にリアクトルを備えた昇圧または降圧コンバータ、
あるいは前記インバータと前記昇圧または降圧コンバータとを組み合わせた昇圧または降圧型インバータシステムである、請求項１から請求項１９のいずれか１項に記載の電力変換装置。