WO2025211522A1 - 표시 장치 - Google Patents

표시 장치

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WO2025211522A1
WO2025211522A1 PCT/KR2024/016878 KR2024016878W WO2025211522A1 WO 2025211522 A1 WO2025211522 A1 WO 2025211522A1 KR 2024016878 W KR2024016878 W KR 2024016878W WO 2025211522 A1 WO2025211522 A1 WO 2025211522A1
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common line
lines
display area
adjacent
initialization
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PCT/KR2024/016878
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김한솔
문중수
이창열
조영진
조은별
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Definitions

  • the present invention relates to a display device.
  • Electronic devices that typically provide images to users, such as smartphones, digital cameras, laptops, navigation systems, and smart televisions, include a display device for displaying the images.
  • the display device generates images and presents the generated images to the user through a display screen.
  • An object of the present invention is to provide a display device capable of improving display quality by uniformly forming line resistances for pixels in a display area.
  • a display device may include a plurality of pixels arranged in a display area, a plurality of scan lines connected to the pixels, a plurality of data lines connected to the pixels, a plurality of vertical initialization lines connected to the pixels, and a common line arranged in a non-display area around the display area.
  • the display area may include a first side extending in a first direction, a second side extending in a second direction intersecting the first direction adjacent to one end of the first side, and a first round corner connecting the one end of the first side to an end of the second side adjacent to the one end of the first side.
  • the common line may be adjacent to the first side and the first round corner
  • the vertical initialization lines may be adjacent to the first side and the first round corner, connected to the common line, and extend from the common line in the second direction.
  • a display device may include a plurality of pixels arranged in a display area, a plurality of scan lines connected to the pixels, a plurality of data lines connected to the pixels, a common line arranged in a non-display area around the display area, and a plurality of vertical initialization lines connected to the pixels.
  • the display area may include a first side extending in a first direction, a second side and a third side extending in a second direction intersecting the first direction, respectively adjacent to both ends of the first side, a first round corner connecting the first side and the second side, and a second round corner connecting the first side and the second side.
  • the common line may be adjacent to the first side, the first round corner, and the second round corner
  • the vertical initialization lines may be adjacent to the first side, the first round corner, and the second round corner, connected to the common line, and extend in the second direction from the common line.
  • a display device may include a plurality of pixels arranged in a display area including sides of a rectangle extending in a first direction and a second direction intersecting the first direction and round corners connecting the sides, a plurality of scan lines connected to the pixels, a plurality of data lines connected to the pixels, a common line arranged in a non-display area around the display area and adjacent to at least one side and at least one round corner, and a plurality of vertical initialization lines arranged adjacent to the at least one side and the at least one round corner and connected to the pixels and the common line.
  • the vertical initialization lines may extend from the common line in a direction intersecting an extension direction of the at least one side.
  • vertical initialization lines connected to pixels are arranged not only on a first side extending in a first direction, but also on first and second round corners connected to both ends of the first side, so that line resistances for pixels in a display area can be uniformly formed. Accordingly, the display quality of the display device can be improved.
  • Figure 1 is a perspective view of a display device according to an embodiment of the present invention.
  • FIG. 2 is a drawing illustrating an example of a cross-section of the display device illustrated in FIG. 1.
  • FIG. 3 is a drawing illustrating an example of a cross-section of the display panel illustrated in FIG. 2.
  • Figure 4 is a block diagram of the display device shown in Figure 1.
  • FIG. 6 is a timing diagram of scanning signals and emission signals for explaining the operation of the pixel illustrated in FIG. 5.
  • FIG. 10 is a separate drawing showing the configuration of the second initialization line arranged on the display panel illustrated in FIG. 8.
  • FIGS. 11c and 11d are enlarged views of portions of the display panel adjacent to the third round corners illustrated in FIG. 9.
  • Figure 12a is a plan view showing the connection configuration of the first and second initialization lines and pixels at the center of the display panel.
  • Figure 12b is a plan view showing the connection configuration of the first and second initialization lines and pixels adjacent to the first round corner.
  • FIG. 13 is a drawing showing a cross-section of a first vertical initialization line and a first horizontal initialization line corresponding to one of the contact holes illustrated in FIG. 9.
  • Fig. 14 is a drawing showing the configuration of a comparison display panel according to a comparative example.
  • FIGS. 15 to 17 are drawings showing configurations of common lines according to various embodiments of the present invention.
  • a component or region, layer, portion, etc.
  • a component or region, layer, portion, etc.
  • it means that it can be directly disposed/connected/coupled to the other component, or a third component may be disposed between them.
  • first and second may be used to describe various components, these components should not be limited by these terms. These terms are used solely to distinguish one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a "second component,” and similarly, a second component may also be referred to as a "first component.” Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • Figure 1 is a perspective view of a display device according to an embodiment of the present invention.
  • a display device (DD) may have long sides extending parallel to a first direction (DR1) and short sides extending parallel to a second direction (DR2) intersecting the first direction (DR1).
  • the corners of the display device (DD) connecting the long sides and the short sides may have a curved shape.
  • the corners of the display device (DD) having a curved shape may be defined as rounded corners.
  • the shape of the display device (DD) may be defined as a rounded corner rectangle.
  • a direction substantially perpendicular to the plane defined by the first direction (DR1) and the second direction (DR2) is defined as a third direction (DR3).
  • the meaning of when viewed on a plane is defined as a state viewed from the third direction (DR3).
  • the front surface of the display device (DD) can be defined as a display surface (DS) and can have a plane defined by a first direction (DR1) and a second direction (DR2). Images (IM) generated in the display device (DD) can be provided to a user through the display surface (DS).
  • DR1 first direction
  • DR2 second direction
  • Images (IM) generated in the display device (DD) can be provided to a user through the display surface (DS).
  • a display surface (DS) may include a display area (DA) and a non-display area (NDA) surrounding the display area (DA).
  • the display area (DA) may display an image, and the non-display area (NDA) may not display an image.
  • the non-display area (NDA) may define a border of the display device (DD) that surrounds the display area (DA) and is printed in a predetermined color.
  • the display area (DA) may have a rounded-corner rectangular shape, depending on the shape of the display device (DD).
  • the display area (DA) may include rectangular sides extending in a first direction (DR1) and a second direction (DR2) and rounded corners connecting the sides.
  • the sides extending in the first direction (DR1) may be defined as long sides
  • the sides extending in the second direction (DR2) may be defined as short sides.
  • the display device (DD) can detect inputs applied from outside the display device (DD).
  • the display device (DD) can detect a first input by a touch pen (PEN) and a second input by a touch (TC).
  • the touch pen (PEN) can be defined as an input device.
  • the display device (DD) and the touch pen (PEN) can communicate bidirectionally.
  • the display device (DD) can provide an uplink signal to the touch pen (PEN).
  • the uplink signal can include, but is not limited to, information such as panel information and protocol version.
  • the display device (DD) can be used in large electronic devices such as televisions, monitors, or outdoor billboards. Furthermore, the display device (DD) can also be used in small and medium-sized electronic devices such as personal computers, laptop computers, personal digital assistants, car navigation systems, game consoles, smartphones, tablets, or cameras. However, these are presented as exemplary embodiments only, and the display device (DD) can be used in other electronic devices without departing from the scope of the present invention.
  • FIG. 2 is a drawing illustrating an example of a cross-section of the display device illustrated in FIG. 1.
  • FIG. 2 shows a cross-section of the display device (DD) as viewed from the second direction (DR2).
  • the display panel (DP) may be an emissive display panel.
  • the display panel (DP) may be an organic light-emitting display panel or an inorganic light-emitting display panel.
  • the light-emitting layer of the organic light-emitting display panel may include an organic light-emitting material.
  • the light-emitting layer of the inorganic light-emitting display panel may include quantum dots, quantum rods, and the like.
  • the display panel (DP) is described as an organic light-emitting display panel.
  • An anti-reflection layer (RPL) can be defined as an external light anti-reflection film.
  • the anti-reflection layer (RPL) can reduce the reflectance of external light incident from above the display device (DD) toward the display panel (DP). The external light can be prevented from being perceived by the user due to the anti-reflection layer (RPL).
  • the anti-reflection layer (RPL) may include a plurality of color filters that display the same color as the pixels of the display panel (DP).
  • Color filters can filter external light to the same color as the pixels. In this case, the external light may not be visible to the user.
  • the anti-reflection layer may include a phase retarder and/or a polarizer to reduce the reflectance of external light.
  • the window (WIN) can be placed on an anti-reflection layer (RPL).
  • the window (WIN) can protect the display panel (DP), the input sensing unit (ISP), and the anti-reflection layer (RPL) from external scratches and impacts.
  • a panel protection film may be placed under the display panel (DP).
  • the panel protection film (PPF) may protect the lower portion of the display panel (DP).
  • the panel protection film (PPF) may include a flexible plastic material such as polyethylene terephthalate (PET).
  • a first adhesive layer (AL1) is disposed between a display panel (DP) and a panel protection film (PPF), and the display panel (DP) and the panel protection film (PPF) can be bonded to each other by the first adhesive layer (AL1).
  • a second adhesive layer (AL2) is disposed between a window (WIN) and an anti-reflection layer (RPL), and the window (WIN) and the anti-reflection layer (RPL) can be bonded to each other by the second adhesive layer (AL2).
  • FIG. 3 is a drawing illustrating an example of a cross-section of the display panel illustrated in FIG. 2.
  • FIG. 3 shows a cross-section of the display panel (DP) viewed from the second direction (DR2).
  • the display panel (DP) may include a substrate (SUB), a circuit element layer (DP-CL) disposed on the substrate (SUB), a display element layer (DP-OLED) disposed on the circuit element layer (DP-CL), and a thin film encapsulation layer (TFE) disposed on the display element layer (DP-OLED).
  • DP-CL circuit element layer
  • DP-OLED display element layer
  • TFE thin film encapsulation layer
  • the substrate (SUB) may include a display area (DA) and a non-display area (NDA) surrounding the display area (DA).
  • the substrate (SUB) may include glass or a flexible plastic material such as polyimide (PI).
  • PI polyimide
  • a display element layer (DP-OLED) may be disposed on the display area (DA).
  • a thin film encapsulation layer can be disposed on a circuit element layer (DP-CL) to cover a display element layer (DP-OLED).
  • the thin film encapsulation layer (TFE) can protect pixels from moisture, oxygen, and external foreign substances.
  • Figure 4 is a block diagram of the display device shown in Figure 1.
  • the display device (DD) may include a display panel (DP), a timing controller (T-C), a scan driver (SDV), a data driver (DDV), a light emission driver (EDV), and a voltage generator (VG).
  • DP display panel
  • T-C timing controller
  • SDV scan driver
  • DDV data driver
  • EDV light emission driver
  • VG voltage generator
  • the pixels (PX) can be electrically connected to scan lines (GIL1 to GILm, GCL1 to GCLm, GWL1 to GWLm, GBL1 to GBLm), emission lines (EML1 to EMLm), and data lines (DL1 to DLn), respectively.
  • Each of the pixels (PX) can be electrically connected to four corresponding scan lines, one corresponding data line, and one corresponding emission line.
  • the scan lines may include a plurality of initialization scan lines (GIL1 to GILm), a plurality of compensation scan lines (GCL1 to GCLm), a plurality of write scan lines (GWL1 to GWLm), and a plurality of bias scan lines (GBL1 to GBLm).
  • Each of the pixels (PX) can be connected to a corresponding one of the initialization scan lines (GIL1 to GILm), a corresponding one of the compensation scan lines (GCL1 to GCLm), a corresponding one of the write scan lines (GWL1 to GWLm), and a corresponding one of the bias scan lines (GBL1 to GBLm).
  • the scan lines (GIL1 to GILm, GCL1 to GCLm, GWL1 to GWLm, GBL1 to GBLm) are connected to the scan driver (SDV), extend in a first direction (DR1), and can be arranged in a second direction (DR2).
  • the light emitting lines (EML1 to EMLm) are connected to the light emitting driver (EDV), extend in a first direction (DR1), and can be arranged in a second direction (DR2).
  • the data lines (DL1 to DLn) are connected to the data driver (DDV), extend in a second direction (DR2), and can be arranged in the first direction (DR1).
  • the scanning driver (SDV), the emission driver (EDV), and the data driver (DDV) can be substantially arranged on the display panel (DP), and this configuration will be illustrated in FIG. 8 below.
  • the timing controller (T-C) can receive a video signal (RGB) and a control signal (CTRL).
  • the timing controller (T-C) can generate a video data signal (DAS) by converting the data format of the video signal (RGB) to meet the interface specifications with the data driver (DDV).
  • the timing controller (T-C) can output a scan control signal (SCS), a data control signal (DCS), and an emission control signal (ECS) in response to the control signal (CTRL).
  • SCS scan control signal
  • DCS data control signal
  • ECS emission control signal
  • a voltage generator (VG) can generate voltages required for the operation of a display panel (DP).
  • the voltage generator (VG) can generate a first driving voltage (ELVDD), a second driving voltage (ELVSS), a first initialization voltage (VINT), and a second initialization voltage (VAINT).
  • the first driving voltage (ELVDD), the second driving voltage (ELVSS), the first initialization voltage (VINT), and the second initialization voltage (VAINT) can be applied to pixels (PX).
  • the data driver (DDV) can receive a data control signal (DCS) and an image data signal (DAS) from a timing controller (T-C).
  • the data driver (DDV) can convert the image data signal (DAS) into data signals and output them.
  • the data signals can be defined as analog voltages corresponding to the grayscale levels of the image data signal (DAS).
  • the data signals can be applied to the pixels (PX) through data lines (DL1 to DLn).
  • the emission driver (EDV) can receive an emission control signal (ECS) from a timing controller (T-C).
  • ECS emission control signal
  • the emission driver (EDV) can output emission signals to the emission lines (EML1 to EMLm) in response to the emission control signal (ECS).
  • the emission signals can be applied to the pixels (PX) through the emission lines (EML1 to EMLm).
  • Pixels (PX) can receive data voltages in response to scanning signals. Pixels (PX) can display images by emitting light with a brightness corresponding to the data voltages in response to light emission signals.
  • FIG. 5 is a diagram showing an equivalent circuit of one of the pixels illustrated in FIG. 4.
  • FIG. 5 illustrates a pixel (PXij) connected to the jth data line (DLj), the ith scan lines (GWLi, GCLi, GILi, GBLi), and the ith emission line (EMLi).
  • i and j are natural numbers.
  • a pixel may include a pixel circuit (PC) and a light-emitting element (OLED) connected to the pixel circuit (PC).
  • the pixel circuit (PC) may drive the light-emitting element (OLED).
  • the pixel circuit (PC) may include a plurality of transistors (T1 to T8) and a capacitor (CST).
  • the transistors (T1 to T8) and the capacitor (CST) may control the amount of current flowing to the light-emitting element (OLED).
  • the light-emitting element (OLED) may generate light having a predetermined brightness depending on the amount of current supplied.
  • the ith write scan line (GWLi) can receive the ith write scan signal (GWi)
  • the ith compensation scan line (GCLi) can receive the ith compensation scan signal (GCi)
  • the ith initialization scan line (GILi) can receive the ith initialization scan signal (GIi)
  • the ith bias scan line (GBLi) can receive the ith bias scan signal (GBi)
  • the ith emission line (EMLi) can receive the ith emission signal (EMi).
  • a pixel (PXij) can be connected to a j-th data line (DLj), an i-th write scan line (GWLi), an i-th compensation scan line (GCLi), an i-th initialization scan line (GILi), an i-th bias scan line (GBLi), an i-th emission line (EMLi), a first initialization line (VIL1), a second initialization line (VIL2), a bias line (VBL), and first and second power lines (PL1, PL2).
  • the first initialization line (VIL1) can receive the first initialization voltage (VINT), and the second initialization line (VIL2) can receive the second initialization voltage (VAINT).
  • the bias line (VBL) can receive the bias voltage (VBIAS).
  • the first power line (PL1) can receive the first driving voltage (ELVDD), and the second power line (PL2) can receive the second driving voltage (ELVSS).
  • Each of the transistors may include a source electrode, a drain electrode, and a gate electrode.
  • a source electrode for convenience, one of the source electrode and the drain electrode is defined as the first electrode, and the other is defined as the second electrode.
  • the gate electrode is defined as the control electrode.
  • the first transistor (T1) may be defined as a driving transistor
  • the second transistor (T2) may be defined as a switching transistor
  • the third transistor (T3) may be defined as a compensation transistor
  • the fourth transistor (T4) and the seventh transistor (T7) may be defined as initialization transistors
  • the fifth transistor (T5) and the sixth transistor (T6) may be defined as light-emitting control transistors
  • the eighth transistor (T8) may be defined as a bias transistor.
  • the light-emitting element may be defined as an organic light-emitting element.
  • the light-emitting element may include an anode (AE) and a cathode (CE).
  • the anode (AE) may receive a first driving voltage (ELVDD) through the fifth, first, and sixth transistors (T5, T1, T6).
  • the first driving voltage (ELVDD) may be applied to the pixel circuit (PC) through the first power line (PL1).
  • the cathode (CE) can receive a second driving voltage (ELVSS) having a lower level than the first driving voltage (ELVDD).
  • the second driving voltage (ELVSS) can be applied to the pixel circuit (PC) through a second power line (PL2).
  • a first transistor (T1) is disposed between a fifth transistor (T5) and a sixth transistor (T6), and can be connected to the fifth transistor (T5) and the sixth transistor (T6).
  • the first transistor (T1) can be connected to a first power line (PL1) through the fifth transistor (T5), and to an anode (AE) through the sixth transistor (T6).
  • the first transistor (T1) may include a first electrode connected to the first power line (PL1) via a fifth transistor (T5), a second electrode connected to the anode (AE) via a sixth transistor (T6), and a control electrode connected to the first node (N1).
  • a first electrode of a first transistor (T1) may be connected to a fifth transistor (T5), and a second electrode of the first transistor (T1) may be connected to a sixth transistor (T6).
  • the first transistor (T1) may control the amount of current flowing to the light-emitting element (OLED) according to the voltage of the first node (N1) applied to the control electrode of the first transistor (T1).
  • a second transistor (T2) may be disposed between the first transistor (T1) and the j-th data line (DLj) and may be connected to the first transistor (T1) and the j-th data line (DLj).
  • the second transistor (T2) may include a first electrode connected to the j-th data line (DLj), a second electrode connected to the first electrode of the first transistor (T1), and a control electrode connected to the i-th write scan line (GWLi).
  • the second transistor (T2) can be turned on by the i-th write scan signal (GWi) applied through the i-th write scan line (GWLi) to electrically connect the j-th data line (DLj) and the first electrode of the first transistor (T1).
  • the second transistor (T2) can perform a switching operation of providing the data voltage (VD) (corresponding to the aforementioned data signal) applied through the j-th data line (DLj) to the first electrode of the first transistor (T1).
  • a third transistor (T3) may be connected to the second electrode of the first transistor (T1) and the first node (N1).
  • the third transistor (T3) may include a first electrode connected to the second electrode of the first transistor (T1), a second electrode connected to the first node (N1), and a control electrode connected to the ith compensation scan line (GCLi).
  • the third transistor (T3) can be turned on by the i-th compensation scan signal (GCi) applied through the i-th compensation scan line (GCLi) to electrically connect the second electrode of the first transistor (T1) and the control electrode of the first transistor (T1).
  • the third transistor (T3) is turned on, the first transistor (T1) and the third transistor (T3) can be connected in a diode form.
  • a fourth transistor (T4) may be connected to a first node (N1).
  • the fourth transistor (T4) may include a first electrode connected to the first node (N1), a second electrode connected to a first initialization line (VIL1), and a control electrode connected to an ith initialization scan line (GILi).
  • the fourth transistor (T4) may be turned on by an ith initialization scan signal (GIi) applied through the ith initialization scan line (GILi) and may provide a first initialization voltage (VINT) applied through the first initialization line (VIL1) to the first node (N1).
  • GIi ith initialization scan signal
  • VINT first initialization voltage
  • the fifth transistor (T5) may include a first electrode connected to the first power line (PL1), a second electrode connected to the first electrode of the first transistor (T1), and a control electrode connected to the ith light emitting line (EMLi).
  • the fifth transistor (T5) and the sixth transistor (T6) can be turned on by the ith light-emitting signal (EMi) applied through the ith light-emitting line (EMLi).
  • the first driving voltage (ELVDD) is provided to the light-emitting element (OLED) by the turned-on fifth transistor (T5) and sixth transistor (T6), so that a driving current can flow to the light-emitting element (OLED). Therefore, the light-emitting element (OLED) can emit light.
  • the seventh transistor (T7) may include a first electrode connected to the anode (AE), a second electrode connected to the second initialization line (VIL2), and a control electrode connected to the ith bias scan line (GBLi).
  • the seventh transistor (T7) may be turned on by the ith bias scan signal (GBi) applied through the ith bias scan line (GBLi), and may provide the second initialization voltage (VAINT) received through the second initialization line (VIL2) to the anode (AE) of the light-emitting element (OLED).
  • the second initialization voltage (VAINT) may have a different level from the first initialization voltage (VINT), but is not limited thereto and may have the same level as the first initialization voltage (VINT).
  • FIG. 6 is a timing diagram of scanning signals and emission signals for explaining the operation of the pixel illustrated in FIG. 5.
  • the i-th emission signal can have a high level during a non-emission period (NLP) and a low level during a emission period (LP).
  • the activation period of each of the ith write scan signal (GWi) and the ith bias scan signal (GBi) can be defined as the low level of each of the ith write scan signal (GWi) and the ith bias scan signal (GBi).
  • the activation period of each of the ith compensation injection signal (GCi) and the ith initialization injection signal (GIi) can be defined as the high level of each of the ith compensation injection signal (GCi) and the ith initialization injection signal (GIi).
  • the ith compensation scan signal (GCi) and the ith write scan signal (GWi) may be activated. Thereafter, the ith bias scan signal (GBi) may be activated.
  • the ith initialization scan signal (GIi) may be applied to the fourth transistor (T4), thereby turning on the fourth transistor (T4).
  • the first initialization voltage (VINT) may be provided to the node (N1) through the fourth transistor (T4). Accordingly, the first initialization voltage (VINT) may be applied to the control electrode of the first transistor (T1), and the first transistor (T1) may be initialized by the first initialization voltage (VINT). This operation may be defined as an initialization operation.
  • the ith write scan signal (GWi) may be applied to the second transistor (T2) to turn on the second transistor (T2).
  • the ith compensation scan signal (GCi) may be applied to the third transistor (T3) to turn on the third transistor (T3).
  • a first voltage (ELVDD) and a compensation voltage (Vd-Vth) can be applied to the first electrode and the second electrode of the capacitor (CST), respectively.
  • a charge corresponding to a voltage difference between the first electrode of the capacitor (CST) and the second electrode of the capacitor (CST) can be stored in the capacitor (CST).
  • the i-th bias scan signal (GBi) may be applied to the seventh and eighth transistors (T7, T8), so that the seventh and eighth transistors (T7, T8) may be turned on.
  • the second initialization voltage (VAINT) may be provided to the anode (AE) through the seventh transistor (T7), so that the anode (AE) may be initialized with the second initialization voltage (VAINT).
  • the bias voltage (VBIAS) may be applied to the first electrode of the first transistor (T1) through the eighth transistor (T8).
  • the ith emission signal (EMi) may be applied to the fifth transistor (T5) and the sixth transistor (T6) through the ith emission line (EMLi), so that the fifth transistor (T5) and the sixth transistor (T6) may be turned on.
  • a driving current (Id) corresponding to a voltage difference between the voltage of the control electrode of the first transistor (T1) and the first voltage (ELVDD) may be generated.
  • the driving current (Id) may be provided to the light-emitting element (OLED) through the sixth transistor (T6), so that the light-emitting element (OLED) may emit light.
  • the threshold voltage (Vth) When Vgs is substituted into the current and voltage relationship, the threshold voltage (Vth) is eliminated, and the driving current (Id) can be proportional to the square of the value of the first voltage (ELVDD) minus the data voltage (VD) (ELVDD-Vd) 2 . Therefore, the driving current (Id) can be determined regardless of the threshold voltage (Vth) of the first transistor (T1). This operation can be defined as a threshold voltage compensation operation.
  • a bias voltage (VBIAS) can be applied to the first electrode of the first transistor (T1) through the eighth transistor (T8) before the light-emitting element (OLED) emits light after the threshold voltage of the first transistor (T1) is compensated.
  • the shift of the hysteresis curve of the first transistor (T1) can be suppressed by the bias voltage (VBIAS). This operation can be defined as a bias operation.
  • FIG. 7 is a drawing exemplarily showing a cross-section of the light-emitting element, the first transistor, the fourth transistor, and the sixth transistor of the pixel illustrated in FIG. 5.
  • the light emitting element may include a first electrode (AE), a second electrode (CE), a hole control layer (HCL), an electron control layer (ECL), and an emission layer (EML).
  • the first electrode (AE) may be the anode (AE) illustrated in FIG. 5, and the second electrode (CE) may be the cathode (CE) illustrated in FIG. 5.
  • the second electrode (CE) may be disposed on the first electrode (AE), and the hole control layer (HCL), the electron control layer (ECL), and the emission layer (EML) may be disposed between the first electrode (AE) and the second electrode (CE).
  • a lower metal layer (BML) may be disposed on a substrate (SUB).
  • the lower metal layer (BML) may overlap a first transistor (T1).
  • a constant voltage may be applied to the lower metal layer (BML).
  • Vth threshold voltage
  • T1 the threshold voltage (Vth) value of the first transistor (T1) disposed on the lower metal layer (BML) may be maintained without change.
  • the lower metal layer (BML) can block light incident on the first transistor (T1) from below the lower metal layer (BML).
  • the lower metal layer (BML) can include a reflective metal.
  • the lower metal layer (BML) can be omitted.
  • a buffer layer (BFL) is disposed on a substrate (SUB), and the buffer layer (BFL) may be an inorganic layer.
  • the buffer layer (BFL) may cover a lower metal layer (BML).
  • a semiconductor layer (S1, A1, D1) of a first transistor (T1) and a semiconductor layer (S6, A6, D6) of a sixth transistor (T6) may be disposed on the buffer layer (BFL).
  • the semiconductor layers (S1, A1, D1, S6, A6, D6) may include polysilicon.
  • the present invention is not limited thereto, and the semiconductor layers (S1, A1, D1, S6, A6, D6) may include amorphous silicon.
  • the semiconductor layers (S1, A1, D1, S6, A6, D6) may be doped with an N-type dopant or a P-type dopant.
  • the semiconductor layers (S1, A1, D1, S6, A6, D6) may include a high-doping region and a low-doping region.
  • the conductivity of the high-doping region is greater than that of the low-doping region, and may substantially function as a source electrode and a drain electrode of the first and sixth transistors (T1, T6).
  • the low-doping region may substantially correspond to an active (or channel) of the first and sixth transistors (T1, T6).
  • the first source region (S1), the first channel region (A1), and the first drain region (D1) of the first transistor (T1) may be formed from semiconductor layers (S1, A1, D1).
  • the sixth source region (S6), the sixth channel region (A6), and the sixth drain region (D6) of the sixth transistor (T6) may be formed from semiconductor layers (S6, A6, D6).
  • the first channel region (A1) may be disposed between the first source region (S1) and the first drain region (D1).
  • the sixth channel region (A6) may be disposed between the sixth source region (S6) and the sixth drain region (D6).
  • a first insulating layer (INS1) may be disposed on a buffer layer (BFL) to cover the semiconductor layers (S1, A1, D1, S6, A6, D6).
  • a first gate electrode (G1) (or control electrode) of a first transistor (T1) and a sixth gate electrode (G6) (or control electrode) of sixth transistors (T6) may be disposed on the first insulating layer (INS1).
  • the first gate electrode (G1) may overlap the first channel region (A1)
  • the sixth gate electrode (G6) may overlap the sixth channel region (A6).
  • each of the second, fifth, and seventh transistors may be substantially the same as that of the first and sixth transistors (T1, T6).
  • a second insulating layer may be disposed on the first insulating layer (INS1) to cover the first and sixth gate electrodes (G1, G6).
  • a dummy electrode (DME) may be disposed on the second insulating layer (INS2).
  • the dummy electrode (DME) is disposed on the first gate electrode (G1) and may overlap the first gate electrode (G1) when viewed in a plan view.
  • the dummy electrode (DME) may form the aforementioned capacitor (CST) together with the first gate electrode (G1).
  • a third insulating layer (INS3) may be disposed on the second insulating layer (INS2) to cover the dummy electrode (DME).
  • a semiconductor layer (S4, A4, D4) of the fourth transistor (T4) may be disposed on the third insulating layer (INS3).
  • the semiconductor layers (S4, A4, D4) may include an oxide semiconductor formed of a metal oxide.
  • the oxide semiconductor may include a crystalline or amorphous oxide semiconductor.
  • the semiconductor layer (S4, A4, D4) may include a plurality of regions that are distinguished depending on whether the metal oxide is reduced.
  • the region where the metal oxide is reduced (hereinafter, referred to as the reduced region) may have higher conductivity than the region where the metal oxide is not reduced (hereinafter, referred to as the non-reduced region).
  • the reduced region may substantially function as a source electrode or a drain electrode of the fourth transistor (T4).
  • the non-reduced region may substantially correspond to the active (or channel) of the fourth transistor (T4).
  • a fourth insulating layer (INS4) may be disposed on the third insulating layer (INS3) to cover the semiconductor layers (S4, A4, D4).
  • a fourth gate electrode (G4) of a fourth transistor (T4) may be disposed on the fourth insulating layer (INS4). When viewed in plan view, the fourth gate electrode (G4) may overlap the fourth channel region (A4).
  • the third and fifth insulating layers may include a plurality of inorganic insulating layers including different materials and stacked on each other.
  • the third insulating layer (INS3) may include a silicon nitride layer and a silicon oxide layer stacked sequentially
  • the fifth insulating layer (INS5) may include a silicon oxide layer and a silicon nitride layer stacked sequentially.
  • the thickness of each of the third and fifth insulating layers (INS3, INS5) may be greater than the thickness of each of the buffer layer (BFL) and the first, second, and fourth insulating layers (INS1, INS2, INS4).
  • a connection electrode (CNE) may be disposed between the sixth transistor (T6) and the light-emitting element (OLED).
  • the connection electrode (CNE) may electrically connect the sixth transistor (T6) and the light-emitting element (OLED).
  • the connection electrode (CNE) may include a first connection electrode (CNE1) and a second connection electrode (CNE2) disposed on the first connection electrode (CNE1).
  • the first connection electrode (CNE1) may be disposed on the fifth insulating layer (INS5) and connected to the sixth drain region (D6) through the first contact hole (CH1) defined in the first to fifth insulating layers (INS1 to INS5).
  • a sixth insulating layer (INS6) may be disposed on the fifth insulating layer (INS5) to cover the first connection electrode (CNE1).
  • a seventh insulating layer may be disposed on the sixth insulating layer (INS6) to cover the second connecting electrode (CNE2).
  • the sixth and seventh insulating layers may include an inorganic layer or an organic layer.
  • a first electrode (AE) may be disposed on the seventh insulating layer (INS7).
  • the first electrode (AE) may be electrically connected to the second connection electrode (CNE2) through a third contact hole (CH3) defined in the seventh insulating layer (INS7).
  • a pixel defining layer (PDL) exposing a predetermined portion of the first electrode (AE) may be disposed on the first electrode (AE) and the seventh insulating layer (INS7).
  • An opening (PX_OP) for exposing a predetermined portion of the first electrode (AE) may be defined in the pixel defining layer (PDL).
  • a hole control layer may be disposed on the first electrode (AE) and the pixel defining layer (PDL).
  • the hole control layer (HCL) may be disposed commonly in the light emitting area (LEA) and the non-light emitting area (NLEA).
  • the hole control layer (HCL) may include a hole transport layer and a hole injection layer.
  • An electron control layer may be disposed on the emissive layer (EML) and the hole control layer (HCL).
  • the electron control layer (ECL) may be disposed commonly in the emissive area (LEA) and the non-emissive area (NLEA).
  • the electron control layer (ECL) may include an electron transport layer and an electron injection layer.
  • the second electrode (CE) may be disposed on the electronic control layer (ECL).
  • the second electrode (CE) may be disposed commonly on the pixels (PX). That is, the second electrode (CE) may be disposed commonly on the light-emitting layers (EML) of the pixels (PX).
  • the layer from the buffer layer (BFL) to the seventh insulating layer (INS7) can be defined as a circuit element layer (DP-CL).
  • the layer on which the light-emitting element (OLED) is arranged can be defined as a display element layer (DP-OLED).
  • a thin film encapsulation layer may be disposed on a light-emitting device (OLED).
  • the TFE may include sequentially stacked inorganic layers, organic layers, and inorganic layers.
  • the inorganic layers include inorganic materials and may protect pixels from moisture/oxygen.
  • the organic layers include organic materials and may protect pixels (PX) from foreign substances such as dust particles.
  • a first voltage (ELVDD) may be applied to the first electrode (AE), and a second voltage (ELVSS) may be applied to the second electrode (CE).
  • EML light-emitting layer
  • CE second electrode
  • Holes and electrons injected into the light-emitting layer (EML) combine to form excitons, and when the excitons transition to the ground state, the light-emitting element (OLED) may emit light.
  • the light-emitting element (OLED) emits light, and an image may be displayed.
  • Figure 8 is a plan view of the display panel illustrated in Figure 4.
  • Fig. 4 is a drawing mainly showing the functional blocks of the display device (DD), and Fig. 8 is a drawing mainly showing the planar structure of the display panel (DP).
  • the display device (DD) may include a display panel (DP), a scan driver (SDV), a plurality of data drivers (DDV), an emission driver (EDV), and a plurality of pads (PD).
  • the display panel (DP) may have a rounded corner rectangular shape corresponding to the shape of the display device (DD).
  • the display area (DA) may include first to fourth sides (SI1 to SI4) and first to third rounded corners (CR1 to CR3).
  • the first to fourth sides (SI1 to SI4) may define four sides of the rectangle.
  • the first to third rounded corners (CR1 to CR3) may define four rounded corners of the rectangle.
  • the first side (SI1) and the fourth side (SI4) may extend parallel to the first direction (DR1) and face each other in the second direction (DR2).
  • the second side (SI2) and the third side (SI3) may extend parallel to the second direction (DR2) and face each other in the first direction (DR1).
  • the first side (SI1) and the fourth side (SI4) may extend longer than the second side (SI2) and the third side (SI3).
  • the first side (SI1) and the fourth side (SI4) may be defined as long sides, and the second side (SI2) and the third side (SI3) may be defined as short sides.
  • the first repair initialization lines (RVIL1) are connected to the repair pixel circuits (RPC) so that the first initialization voltage (VINT) can be applied to the repair pixel circuits (RPC).
  • the second vertical initialization lines (VL2) may extend in the second direction (DR2) adjacent to the first side (SI1), the first round corner (CR1), and the second round corner (CR2).
  • the second horizontal initialization lines (HL2) may extend in the first direction (DR1) adjacent to the first round corner (CR1), the second side (SI2), and the third round corner (CR3) connected to the second side (SI2).
  • the second-first common line (CL2-1') and the second-second common line (CL2-2') may extend from the first common line (CL1').
  • the second vertical initialization lines (VL2) may extend to the non-display area (NDA) and be connected to the first common line (CL1'), the second-first common line (CL2-1'), and the second-second common line (CL2-2').
  • the second vertical initialization lines (VL2) may extend in the second direction (DR2) from the first common line (CL1'), the second-first common line (CL2-1'), and the second-second common line (CL2-2') and be connected to the pixels (PX) within the display area (DA).
  • the first common line (CL1') may be arranged adjacent to the lower side of the display panel (DP) and connected to second pads (PD2) that receive the second initialization voltage (VAINT).
  • the second repair initialization lines (VIL2) may extend between the display area (DA) and the scan driver (SDV) and between the display area (DA) and the emission driver (EDV), respectively.
  • the second repair initialization lines (VIL2) may be adjacent to the scan driver (SDV) and the emission driver (EDV), respectively.
  • the second repair initialization lines (VIL2) may extend outward from the second-first common line (CL2-1') and the second-second common line (CL2-2'), respectively.
  • the second repair initialization lines may also be connected to the repair pixel circuits (RPC) illustrated in FIGS. 11A to 11D, like the first repair initialization lines (VIL1). Accordingly, the repair pixel circuits (RPC) may receive the second initialization voltage (VAINT) through the second repair initialization lines (VIL2).
  • Fig. 12a is a plan view showing the connection configuration of the first and second initialization lines and pixels at the center of the display panel.
  • Fig. 12b is a plan view showing the connection configuration of the first and second initialization lines and pixels adjacent to the first round corner.
  • the display panel (DP) may include a plurality of pixel groups (PG).
  • the pixel groups (PG) may be arranged in a matrix form, with the pixel groups (PG) being arranged in a first direction (DR1) and a second direction (DR2).
  • the first direction (DR1) may correspond to a row
  • the second direction (DR2) may correspond to a column.
  • the pixel groups (PG) may be arranged in a plurality of rows and a plurality of columns.
  • the first vertical initialization line (VL1) and the first horizontal initialization line (HL1) may be arranged on different layers.
  • the first vertical initialization line (VL1) may be arranged above the first horizontal initialization line (HL1).
  • Fig. 14 is a drawing showing the configuration of a comparison display panel according to a comparative example.

Landscapes

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Abstract

표시 장치는, 표시 영역에 배치된 복수개의 화소들, 상기 화소들에 연결된 복수개의 주사 라인들, 상기 화소들에 연결된 복수개의 데이터 라인들, 상기 화소들에 연결된 복수개의 수직 초기화 라인들, 및 상기 표시 영역 주변의 비표시 영역에 배치된 공통 라인을 포함하고, 상기 공통 라인은 상기 표시 영역의 제1 변 및 상기 표시 영역의 제1 라운드 코너에 인접하고, 상기 수직 초기화 라인들은 상기 제1 변 및 상기 제1 라운드 코너에 인접하고, 상기 공통 라인에 연결되고, 상기 공통 라인으로부터 상기 제2 방향으로 연장할 수 있다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
일반적으로 사용자에게 영상을 제공하는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 스마트 텔레비전 등의 전자 기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 생성된 영상을 표시 화면을 통해 사용자에게 제공한다.
표시 장치는 영상을 생성하기 위한 복수개의 화소들 및 상기 화소들에 연결된 복수개의 라인들을 포함한다. 화소들은 라인들을 통해 구동 신호들을 수신하여 구동된다.
최근 다양한 형상들을 갖는 표시 장치들이 개발됨에 따라, 표시 장치는 사각형 형상에서 코너들이 라운드 형상을 갖는 라운드 코너 사각형 형상을 가질 수 있다. 표시 장치의 표시 영역은 표시 장치의 형상에 따라 라운드 코너 사각형 형상을 가질 수 있다. 라운드 코너들에 배치된 화소들에 라인들을 용이하게 연결하기 위한 기술 개발이 요구된다.
본 발명의 목적은 표시 영역에서 화소들에 대한 라인 저항들을 균일하게 형성하여, 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는, 표시 영역에 배치된 복수개의 화소들, 상기 화소들에 연결된 복수개의 주사 라인들, 상기 화소들에 연결된 복수개의 데이터 라인들, 상기 화소들에 연결된 복수개의 수직 초기화 라인들, 및 상기 표시 영역 주변의 비표시 영역에 배치된 공통 라인을 포함할 수 있다. 상기 표시 영역은, 제1 방향으로 연장하는 제1 변, 상기 제1 변의 일단에 인접하여 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 변, 및 상기 제1 변의 상기 일단을 상기 제1 변의 상기 일단에 인접한 상기 제2 변의 일단에 연결하는 제1 라운드 코너를 포함할 수 있다. 상기 공통 라인은 상기 제1 변 및 상기 제1 라운드 코너에 인접하고, 상기 수직 초기화 라인들은 상기 제1 변 및 상기 제1 라운드 코너에 인접하고, 상기 공통 라인에 연결되고, 상기 공통 라인으로부터 상기 제2 방향으로 연장할 수 있다.
본 발명의 실시 예에 따른 표시 장치는, 표시 영역 내에 배치된 복수개의 화소들, 상기 화소들에 연결된 복수개의 주사 라인들, 상기 화소들에 연결된 복수개의 데이터 라인들, 상기 표시 영역 주변의 비표시 영역에 배치된 공통 라인, 및 상기 화소들에 연결된 복수개의 수직 초기화 라인들을 포함할 수 있다. 상기 표시 영역은, 제1 방향으로 연장하는 제1 변, 상기 제1 변의 양단들에 각각 인접하여 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 변 및 제3 변, 상기 제1 변과 상기 제2 변을 연결하는 제1 라운드 코너, 및 상기 제1 변과 상기 제2 변을 연결하는 제2 라운드 코너를 포함할 수 있다. 상기 공통 라인은 상기 제1 변, 상기 제1 라운드 코너, 및 상기 제2 라운드 코너에 인접하고, 상기 수직 초기화 라인들은 상기 제1 변, 상기 제1 라운드 코너, 및 상기 제2 라운드 코너에 인접하고, 상기 공통 라인에 연결되고, 상기 공통 라인으로부터 상기 제2 방향으로 연장할 수 있다.
본 발명의 실시 예에 따른 표시 장치는, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 사각형의 변들 및 상기 변들을 잇는 라운드 코너들을 포함하는 표시 영역 내에 배치된 복수개의 화소들, 상기 화소들에 연결된 복수개의 주사 라인들, 상기 화소들에 연결된 복수개의 데이터 라인들, 상기 표시 영역 주변의 비표시 영역에 배치되고, 서로 인접한 적어도 하나의 변 및 적어도 하나의 라운드 코너에 인접한 공통 라인, 및 상기 적어도 하나의 변 및 상기 적어도 하나의 라운드 코너에 인접하게 배치되어 상기 화소들 및 상기 공통 라인에 연결된 복수개의 수직 초기화 라인들을 포함할 수 있다. 상기 수직 초기화 라인들은 상기 공통 라인으로부터 상기 적어도 하나의 변의 연장 방향과 교차하는 방향으로 연장할 수 있다.
본 발명의 실시 예에 따르면, 화소들에 연결되는 수직 초기화 라인들이 제1 방향으로 연장하는 제1 변 뿐만 아니라, 제1 변의 양단에 연결된 제1 및 제2 라운드 코너들에도 배치되어, 표시 영역에서 화소들에 대한 라인 저항들이 균일하게 형성될 수 있다. 따라서, 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치의 단면을 예시적으로 도시한 도면이다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
도 4는 도 1에 도시된 표시 장치의 블록도이다.
도 5는 도 4에 도시된 화소들 중 어느 하나의 화소의 등가 회로를 도시한 도면이다.
도 6은 도 5에 도시된 화소의 동작을 설명하기 위한 주사 신호들 및 발광 신호의 타이밍도이다.
도 7은 도 5에 도시된 화소의 발광 소자, 제1 트랜지스터, 제4 트랜지스터, 및 제6 트랜지스터의 단면을 예시적으로 도시한 도면이다.
도 8은 도 4에 도시된 표시 패널의 평면도이다.
도 9는 도 8에 도시된 표시 패널에 배치되는 제1 초기화 라인의 구성을 별도로 도시한 도면이다.
도 10은 도 8에 도시된 표시 패널에 배치되는 제2 초기화 라인의 구성을 별도로 도시한 도면이다.
도 11a는 도 9에 도시된 제1 라운드 코너에 인접한 표시 패널의 부분의 확대도이다.
도 11b는 도 9에 도시된 제2 라운드 코너에 인접한 표시 패널의 부분의 확대도이다.
도 11c 및 도 11d는 도 9에 도시된 제3 라운드 코너들에 인접한 표시 패널의 부분들의 확대도들이다.
도 12a는 표시 패널의 중심부에서 제1 및 제2 초기화 라인들과 화소들의 연결 구성을 보여주는 평면도이다.
도 12b는 제1 라운드 코너에 인접한 제1 및 제2 초기화 라인들과 화소들의 연결 구성을 보여주는 평면도이다.
도 13은 도 9에 도시된 어느 하나의 컨택홀에 대응하는 제1 수직 초기화 라인과 제1 수평 초기화 라인의 단면을 도시한 도면이다.
도 14는 비교 실시 예에 따른 비교 표시 패널의 구성을 보여주는 도면이다.
도 15 내지 도 17은 본 발명의 다양한 실시 예들에 따른 공통 라인들의 구성들을 보여주는 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 명시적으로 여기에서 정의되지 않는 한, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)으로 평행하게 연장하는 장변들 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 평행하게 연장하는 단변들을 가질 수 있다. 장변들 및 단변들을 연결하는 표시 장치(DD)의 코너들은 곡선 형상을 가질 수 있다. 곡선 형상을 갖는 표시 장치(DD)의 코너들은 라운드 코너들로 정의될 수 있다. 이러한 표시 장치(DD)의 형상은 라운드 코너 사각형으로 정의될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서, 평면상에서 봤을 때의 의미는 제3 방향(DR3)에서 바라본 상태로 정의된다.
표시 장치(DD)의 전면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
표시 영역(DA)은 표시 장치(DD)의 형상에 따라, 라운드 코너 사각형 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장하는 사각형의 변들 및 변들을 잇는 라운드 코너들을 포함할 수 있다. 4개의 변들 중 제1 방향(DR1)으로 연장하는 변들은 장변들로 정의되고, 4개의 변들 중 제2 방향(DR2)으로 연장하는 변들은 단변들로 정의될 수 있다.
표시 장치(DD)는 표시 장치(DD)의 외부에서 인가되는 입력들을 감지할 수 있다. 예를 들어, 표시 장치(DD)는 터치 펜(PEN)에 의한 제1 입력 및 터치(TC)에 의한 제2 입력을 감지할 수 있다. 터치 펜(PEN)은 입력 장치로 정의될 수 있다.
터치 펜(PEN)은 신호를 출력하는 액티브 펜일 수 있다. 터치(TC)에 의한 제2 입력은 사용자 신체의 일부, 광, 열 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
표시 장치(DD)와 터치 펜(PEN)은 양방향으로 통신될 수 있다. 표시 장치(DD)는 터치 펜(PEN)으로 업링크 신호를 제공할 수 있다. 예를 들어, 업링크 신호는 패널 정보 및 프로토콜 버전 등의 정보를 포함할 수 있으나, 특별히 이에 제한되는 것은 아니다.
터치 펜(PEN)은 표시 장치(DD)로 다운링크 신호를 제공할 수 있다. 다운링크신호는 동기화 신호 또는 터치 펜(PEN)의 상태 정보를 포함할 수 있다. 예를 들어, 다운링크 신호는 터치 펜(PEN)의 좌표 정보, 터치 펜(PEN)의 배터리 정보, 터치 펜(PEN)의 기울기 정보, 및/또는 터치 펜(PEN)에 저장된 다양한 정보 등을 포함할 수 있으나, 특별히 이에 제한되는 것은 아니다.
표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치들에 사용될 수 있다. 또한, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션, 게임기, 스마트폰, 태블릿, 또는 카메라와 같은 중소형 전자 장치들에 사용될 수도 있다. 그러나, 이것들은 단지 예시적인 실시예로서 제시된 것이며, 본 발명의 개념에서 벗어나지 않은 이상 표시 장치(DD)는 다른 전자 기기들에도 사용될 수 있다.
도 2는 도 1에 도시된 표시 장치의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 2에는 제2 방향(DR2)에서 바라본 표시 장치(DD)의 단면이 도시되었다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 입력 센싱부(ISP), 반사 방지층(RPL), 윈도우(WIN), 패널 보호 필름(PPF), 및 제1 및 제2 접착층들(AL1,AL2)을 포함할 수 있다.
본 발명의 일 실시 예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 무기 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 센싱부(ISP)는 표시 패널(DP) 상에 배치될 수 있다. 입력 센싱부(ISP)는 정전 용량 방식으로 외부의 입력을 센싱하기 위한 복수개의 센싱부들(예를 들어, 복수개의 센서들 또는 센서 전극들)을 포함할 수 있다. 입력 센싱부(ISP)는 표시 장치(DD)의 제조 시, 표시 패널(DP) 상에 바로 제조될 수 있다. 그러나, 이에 한정되지 않고, 입력 센싱부(ISP)는 표시 패널(DP)과 별도의 패널로 제조되어, 접착층에 의해 표시 패널(DP)에 부착될 수 있다.
반사 방지층(RPL)은 입력 센싱부(ISP) 상에 배치될 수 있다. 반사 방지층(RPL)은 표시 장치(DD)의 제조 시, 입력 센싱부(ISP) 상에 바로 제조될 수 있다. 그러나, 이에 한정되지 않고, 반사 방지층(RPL)은 별도의 패널로 제조되어, 접착층에 의해 입력 센싱부(ISP)에 부착될 수 있다.
반사 방지층(RPL)은 외광 반사 방지 필름으로 정의될 수 있다. 반사 방지층(RPL)은 표시 장치(DD) 위에서부터 표시 패널(DP)을 향해 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(RPL)에 의해 외부광이 사용자에게 시인되지 않을 수 있다.
표시 패널(DP)을 향해 진행된 외부광이 표시 패널(DP)에서 반사하여 외부의 사용자에게 다시 제공될 경우, 거울과 같이, 사용자가 외부광을 시인할 수 있다. 이러한 현상을 방지하기 위해, 예시적으로, 반사 방지층(RPL)은 표시 패널(DP)의 화소들과 동일한 색을 표시하는 복수개의 컬러 필터들을 포함할 수 있다.
컬러 필터들은 외부광을 화소들과 동일한 색으로 필터링할 수 있다. 이러한 경우, 외부광이 사용자에게 시인되지 않을 수 있다. 그러나, 이에 한정되지 않고, 반사 방지층(RPL)은 외부광의 반사율을 감소시키기 위해 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다.
윈도우(WIN)는 반사 방지층(RPL) 상에 배치될 수 있다. 윈도우(WIN)는 외부의 스크래치 및 충격으로부터 표시 패널(DP), 입력 센싱부(ISP), 및 반사 방지층(RPL)을 보호할 수 있다.
패널 보호 필름(PPF)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호 필름(PPF)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호 필름(PPF)은 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate, PET)와 같은 가요성 플라스틱 물질을 포함할 수 있다.
제1 접착층(AL1)은 표시 패널(DP)과 패널 보호 필름(PPF) 사이에 배치되고, 제1 접착층(AL1)에 의해 표시 패널(DP)과 패널 보호 필름(PPF)이 서로 합착될 수 있다. 제2 접착층(AL2)은 윈도우(WIN)와 반사 방지층(RPL) 사이에 배치되고, 제2 접착층(AL2)에 의해 윈도우(WIN)와 반사 방지층(RPL)이 서로 합착될 수 있다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 3에는 제2 방향(DR2)에서 바라본 표시 패널(DP)의 단면이 도시되었다.
도 3을 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 기판(SUB)은 글래스를 포함하거나 폴리 이미드(PI:polyimide)와 같은 가요성 플라스틱 물질을 포함할 수 있다. 표시 소자층(DP-OLED)은 표시 영역(DA) 상에 배치될 수 있다.
회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 복수개의 화소들이 배치될 수 있다. 화소들 각각은 회로 소자층(DP-CL)에 배치된 트랜지스터 및 표시 소자층(DP-OLED)에 배치되어 트랜지스터에 연결된 발광 소자를 포함할 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 덮도록 회로 소자층(DP-CL) 상에 배치될 수 있다. 박막 봉지층(TFE)은 수분, 산소, 및 외부의 이물질로부터 화소들을 보호할 수 있다.
도 4는 도 1에 도시된 표시 장치의 블록도이다.
도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP), 타이밍 컨트롤러(T-C), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(light emission driver), 및 전압 발생기(VG)를 포함할 수 있다.
표시 패널(DP)은 복수개의 주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm), 복수개의 발광 라인들(EML1~EMLm), 복수개의 데이터 라인들(DL1~DLn), 및 복수개의 화소들(PX)을 포함할 수 있다. m 및 n은 자연수이다.
화소들(PX)은 주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm), 발광 라인들(EML1~EMLm), 및 데이터 라인들(DL1~DLn)에 각각 전기적으로 연결될 수 있다. 화소들(PX) 각각은 대응하는 4개의 주사 라인들, 대응하는 1개의 데이터 라인, 및 대응하는 1개의 발광 라인에 전기적으로 연결될 수 있다.
주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm)은 복수개의 초기화 주사 라인들(GIL1~GILm), 복수개의 보상 주사 라인들(GCL1~GCLm), 복수개의 기입 주사 라인들(GWL1~GWLm), 및 복수개의 바이어스 주사 라인들(GBL1~GBLm)을 포함할 수 있다.
화소들(PX) 각각은, 초기화 주사 라인들(GIL1~GILm) 중 대응하는 하나, 보상 주사 라인들(GCL1~GCLm) 중 대응하는 하나, 기입 주사 라인들(GWL1~GWLm) 중 대응하나, 및 바이어스 주사 라인들(GBL1~GBLm) 중 대응하는 하나에 연결될 수 있다.
주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm)은 주사 구동부(SDV)에 연결되고, 제1 방향(DR1)으로 연장되어, 제2 방향(DR2)으로 배열될 수 있다. 발광 라인들(EML1~EMLm)은 발광 구동부(EDV)에 연결되고, 제1 방향(DR1)으로 연장되어, 제2 방향(DR2)으로 배열될 수 있다. 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 제2 방향(DR2)으로 연장되어, 제1 방향(DR1)으로 배열될 수 있다.
주사 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)는 실질적으로 표시 패널(DP)에 배치될 수 있으며, 이러한 구성은 이하, 도 8에 도시될 것이다.
타이밍 컨트롤러(T-C)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신할 수 있다. 타이밍 컨트롤러(T-C)는 데이터 구동부(DDV)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DAS)를 생성할 수 있다. 타이밍 컨트롤러(T-C)는 제어 신호(CTRL)에 응답하여, 주사 제어 신호(SCS), 데이터 제어 신호(DCS), 및 발광 제어 신호(ECS)를 출력할 수 있다.
전압 발생기(VG)는 표시 패널(DP)의 동작에 필요한 전압들을 생성할 수 있다. 전압 발생기(VG)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT), 및 제2 초기화 전압(VAINT)을 생성할 수 있다. 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT), 및 제2 초기화 전압(VAINT)은 화소들(PX)에 인가될 수 있다.
주사 구동부(SDV)는 타이밍 컨트롤러(T-C)로부터 주사 제어 신호(SCS)를 수신할 수 있다. 주사 구동부(SDV)는 주사 제어 신호(SCS)에 응답해서 주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm)로 주사 신호들을 출력할 수 있다. 주사 신호들은 주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm)을 통해 화소들(PX)에 인가될 수 있다.
데이터 구동부(DDV)는 타이밍 컨트롤러(T-C)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DAS)를 수신할 수 있다. 데이터 구동부(DDV)는 영상 데이터 신호(DAS)를 데이터 신호들로 변환하여 출력할 수 있다. 데이터 신호들은 영상 데이터 신호(DAS)의 계조 레벨에 대응하는 아날로그 전압들로 정의될 수 있다. 데이터 신호들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다.
발광 구동부(EDV)는 타이밍 컨트롤러(T-C)로부터 발광 제어 신호(ECS)를 수신할 수 있다. 발광 구동부(EDV)는 발광 제어 신호(ECS)에 응답해서 발광 라인들(EML1~EMLm)로 발광 신호들을 출력할 수 있다. 발광 신호들은 발광 라인들(EML1~EMLm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광하여 영상을 표시할 수 있다.
도 5는 도 4에 도시된 화소들 중 어느 하나의 화소의 등가 회로를 도시한 도면이다.
예시적으로, 도 5에는 j번째 데이터 라인(DLj), i번째 주사 라인들(GWLi,GCLi,GILi,GBLi), 및 i번째 발광 라인(EMLi)에 연결된 화소(PXij)가 도시되었다. i 및 j는 자연수이다.
도 5를 참조하면, 화소(PXij)는 화소 회로(PC) 및 화소 회로(PC)에 연결된 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 발광 소자(OLED)를 구동할 수 있다.
화소 회로(PC)는 복수개의 트랜지스터들(T1~T8) 및 커패시터(CST)를 포함할 수 있다. 트랜지스터들(T1~T8) 및 커패시터(CST)는 발광 소자(OLED)에 흐르는 전류량을 제어할 수 있다. 발광 소자(OLED)는 제공받은 전류량에 따라 소정의 휘도를 갖는 광을 생성할 수 있다.
i번째 기입 주사 라인(GWLi)은 i번째 기입 주사 신호(GWi)를 수신하고, i번째 보상 주사 라인(GCLi)은 i번째 보상 주사 신호(GCi)를 수신할 수 있다. i번째 초기화 주사 라인(GILi)은 i번째 초기화 주사 신호(GIi)를 수신하고, i번째 바이어스 주사 라인(GBLi)은 i번째 바이어스 주사 신호(GBi)를 수신할 수 있다. i번째 발광 라인(EMLi)은 i번째 발광 신호(EMi)를 수신할 수 있다.
화소(PXij)는 j번째 데이터 라인(DLj), i번째 기입 주사 라인(GWLi), i번째 보상 주사 라인(GCLi), i번째 초기화 주사 라인(GILi), i번째 바이어스 주사 라인(GBLi), i번째 발광 라인(EMLi), 제1 초기화 라인(VIL1), 제2 초기화 라인(VIL2), 바이이스 라인(VBL), 및 제1 및 제2 전원 라인들(PL1,PL2)에 연결될 수 있다.
제1 초기화 라인(VIL1)은 제1 초기화 전압(VINT)을 수신하고, 제2 초기화 라인(VIL2)은 제2 초기화 전압(VAINT)을 수신할 수 있다. 바이이스 라인(VBL)은 바이어스 전압(VBIAS)을 수신할 수 있다. 제1 전원 라인(PL1)은 제1 구동 전압(ELVDD)을 수신하고, 제2 전원 라인(PL2)은 제2 구동 전압(ELVSS)을 수신할 수 있다.
트랜지스터들(T1~T8)은 각각 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 이하, 도 5에서 편의상 소스 전극 및 드레인 전극 중 어느 하나는 제1 전극으로 정의되고, 다른 하나는 제2 전극으로 정의된다. 또한, 게이트 전극은 제어 전극으로 정의된다.
트랜지스터들(T1~T8)은 제1 내지 제8 트랜지스터들(T1~T8)을 포함할 수 있다. 제1, 제2, 및 제5 내지 제8 트랜지스터들(T1,T2,T5~T8)은 PMOS 트랜지스터들일 수 있다. 제3 및 제4 트랜지스터들(T3,T4)은 NMOS 트랜지스터들일 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 정의될 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터로 정의될 수 있다. 제3 트랜지스터(T3)는 보상 트랜지스터로 정의될 수 있다. 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 초기화 트랜지스터로 정의될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 트랜지스터로 정의될 수 있다. 제8 트랜지스터(T8)는 바이어스 트랜지스터로 정의될 수 있다.
발광 소자(OLED)는 유기 발광 소자로 정의될 수 있다. 발광 소자(OLED)는 애노드(AE) 및 캐소드(CE)를 포함할 수 있다. 애노드(AE)는 제5, 제1, 및 제6 트랜지스터들(T5,T1,T6)을 통해 제1 구동 전압(ELVDD)을 수신할 수 있다. 제1 구동 전압(ELVDD)은 제1 전원 라인(PL1)을 통해 화소 회로(PC)에 인가될 수 있다.
캐소드(CE)는 제1 구동 전압(ELVDD)보다 낮은 레벨을 갖는 제2 구동 전압(ELVSS)을 수신할 수 있다. 제2 구동 전압(ELVSS)은 제2 전원 라인(PL2)을 통해 화소 회로(PC)에 인가될 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)와 제6 트랜지스터(T6) 사이에 배치되어, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)에 연결될 수 있다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 통해 제1 전원 라인(PL1)에 연결되고, 제6 트랜지스터(T6)를 통해 애노드(AE)에 연결될 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 통해 제1 전원 라인(PL1)에 연결된 제1 전극, 제6 트랜지스터(T6)를 통해 애노드(AE)에 연결된 제2 전극, 및 제1 노드(N1)에 연결된 제어 전극을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 제1 노드(N1)의 전압에 따라 발광 소자(OLED)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1) 및 j번째 데이터 라인(DLj) 사이에 배치되어 제1 트랜지스터(T1) 및 j번째 데이터 라인(DLj)에 연결될 수 있다. 제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)에 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극에 연결된 제2 전극, 및 i번째 기입 주사 라인(GWLi)에 연결된 제어 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 i번째 기입 주사 라인(GWLi)을 통해 인가받은 i번째 기입 주사 신호(GWi)에 의해 턴-온되어 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 연결시킬 수 있다. 제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)을 통해 인가받은 데이터 전압(VD)(전술한 데이터 신호에 대응)을 제1 트랜지스터(T1)의 제1 전극에 제공하는 스위칭 동작을 수행할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)에 연결될 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 i번째 보상 주사 라인(GCLi)에 연결된 제어 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 i번째 보상 주사 라인(GCLi)을 통해 인가받은 i번째 보상 주사 신호(GCi)에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 연결시킬 수 있다. 제3 트랜지스터(T3)가 턴-온될 때, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 다이오드 형태로 연결될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(T4)는 제1 노드(N1)에 연결된 제1 전극, 제1 초기화 라인(VIL1)에 연결된 제2 전극, 및 i번째 초기화 주사 라인(GILi)에 연결된 제어 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 i번째 초기화 주사 라인(GILi)을 통해 인가받은 i번째 초기화 주사 신호(GIi)에 의해 턴-온되어 제1 초기화 라인(VIL1)을 통해 인가받은 제1 초기화 전압(VINT)을 제1 노드(N1)로 제공할 수 있다.
제5 트랜지스터(T5)는 제1 전원 라인(PL1)에 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극에 연결된 제2 전극, 및 i번째 발광 라인(EMLi)에 연결된 제어 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 애노드(AE)에 연결된 제2 전극, 및 i번째 발광 라인(EMLi)에 연결된 제어 전극을 포함할 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 i번째 발광 라인(EMLi)을 통해 인가받은 i번째 발광 신호(EMi)에 의해 턴-온될 수 있다. 턴-온된 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 의해 제1 구동 전압(ELVDD)이 발광 소자(OLED)에 제공되어 발광 소자(OLED)에 구동 전류가 흐를 수 있다. 따라서, 발광 소자(OLED)가 발광할 수 있다.
제7 트랜지스터(T7)는 애노드(AE)에 연결된 제1 전극, 제2 초기화 라인(VIL2)에 연결된 제2 전극, 및 i번째 바이어스 주사 라인(GBLi)에 연결된 제어 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 i번째 바이어스 주사 라인(GBLi)을 통해 인가받은 i번째 바이어스 주사 신호(GBi)에 의해 턴-온되어, 제2 초기화 라인(VIL2)을 통해 수신된 제2 초기화 전압(VAINT)을 발광 소자(OLED)의 애노드(AE)에 제공할 수 있다.
본 발명의 실시 예에서, 제2 초기화 전압(VAINT)은 제1 초기화 전압(VINT)과 다른 레벨을 가질 수 있으나, 이에 한정되지 않고 제1 초기화 전압(VINT)과 같은 레벨을 가질 수 있다.
제7 트랜지스터(T7)는 화소(PXij)의 블랙 표현 능력을 향상시킬 수 있다. 제7 트랜지스터(T7)가 턴-온되면 발광 소자(OLED)의 기생 커패시터(미도시)가 방전될 수 있다. 따라서, 블랙 휘도 구현시, 제1 트랜지스터(T1)의 누설 전류에 의해 발광 소자(OLED)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
커패시터(CST)는 제1 전원 라인(PL1)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 때, 커패시터(CST)에 저장된 전압에 따라, 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
제8 트랜지스터(T8)는 바이이스 라인(VBL)에 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극에 연결된 제2 전극, 및 i번째 바이어스 주사 라인(GBLi)에 연결된 제어 전극을 포함할 수 있다.
제8 트랜지스터(T8)는 i번째 바이어스 주사 신호(GBi)에 의해 턴-온되고, 바이이스 라인(VBL)을 통해 인가받은 바이어스 전압(VBIAS)을 제1 트랜지스터(T1)의 제1 전극에 제공할 수 있다.
도 6은 도 5에 도시된 화소의 동작을 설명하기 위한 주사 신호들 및 발광 신호의 타이밍도이다.
도 5 및 도 6을 참조하면, i번째 발광 신호(EMi)는, 비발광 기간(NLP) 동안, 하이 레벨을 갖고, 발광 기간(LP) 동안, 로우 레벨을 가질 수 있다.
i번째 기입 주사 신호(GWi) 및 i번째 바이어스 주사 신호(GBi) 각각의 활성화 구간은 i번째 기입 주사 신호(GWi) 및 i번째 바이어스 주사 신호(GBi) 각각의 로우 레벨로 정의될 수 있다.
i번째 보상 주사 신호(GCi) 및 i번째 초기화 주사 신호(GIi) 각각의 활성화 구간은 i번째 보상 주사 신호(GCi) 및 i번째 초기화 주사 신호(GIi) 각각의 하이 레벨로 정의될 수 있다.
i번째 초기화 주사 신호(GIi)가 활성화 된 후, i번째 보상 주사 신호(GCi) 및 i번째 기입 주사 신호(GWi)가 활성화될 수 있다. 이후 i번째 바이어스 주사 신호(GBi)가 활성화될 수 있다.
비발광 기간(NLP) 동안, 활성화된, i번째 초기화 주사 신호(GIi), i번째 보상 주사 신호(GCi), i번째 기입 주사 신호(GWi), 및 i번째 바이어스 주사 신호(GBi)가 화소(PXij)에 인가될 수 있다.
i번째 초기화 주사 신호(GIi)가 제4 트랜지스터(T4)에 인가되어 제4 트랜지스터(T4)가 턴-온될 수 있다. 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT)이 노드(N1)에 제공될 수 있다. 따라서, 제1 초기화 전압(VINT)이 제1 트랜지스터(T1)의 제어 전극에 인가되고, 제1 초기화 전압(VINT)에 의해 제1 트랜지스터(T1)가 초기화될 수 있다. 이러한 동작은 초기화 동작으로 정의될 수 있다.
i번째 기입 주사 신호(GWi)가 제2 트랜지스터(T2)에 인가되어 제2 트랜지스터(T2)가 턴-온될 수 있다. 또한, i번째 보상 주사 신호(GCi)가 제3 트랜지스터(T3)에 인가되어 제3 트랜지스터(T3)가 턴-온될 수 있다.
제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 다이오드 형태로 서로 접속될 수 있다. 이러한 경우, 데이터 라인(DLj)을 통해 공급된 데이터 전압(VD)에서 제1 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Vd-Vth)이 제1 트랜지스터(T1)의 제어 전극에 인가될 수 있다. 이러한 동작은 기입 동작(또는 프로그래밍 동작) 및 보상 동작으로 정의될 수 있다.
커패시터(CST)의 제1 전극 및 제2 전극에는 제1 전압(ELVDD)과 보상 전압(Vd-Vth)이 각각 인가될 수 있다. 커패시터(CST)에는 커패시터(CST)의 제1 전극의 전압과 커패시터(CST)의 제2 전극의 전압 차이에 대응하는 전하가 저장될 수 있다.
이후, i번째 바이어스 주사 신호(GBi)가 제7 및 제8 트랜지스터들(T7,T8)에 인가되어, 제7 및 제8 트랜지스터들(T7,T8)이 턴-온될 수 있다. 제7 트랜지스터(T7)를 통해 제2 초기화 전압(VAINT)이 애노드(AE)에 제공되어 애노드(AE)가 제2 초기화 전압(VAINT)으로 초기화될 수 있다. 제8 트랜지스터(T8)를 통해 바이어스 전압(VBIAS)이 제1 트랜지스터(T1)의 제1 전극에 인가될 수 있다.
이후, 발광 기간(LP) 동안 i번째 발광 신호(EMi)가 i번째 발광 라인(EMLi)을 통해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 인가되어, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 수 있다. 이러한 경우, 제1 트랜지스터(T1)의 제어 전극의 전압과 제1 전압(ELVDD) 사이의 전압차에 대응하는 구동 전류(Id)가 발생할 수 있다. 구동 전류(Id)가 제6 트랜지스터(T6)를 통해 발광 소자(OLED)에 제공되어 발광 소자(OLED)가 발광될 수 있다.
발광 기간(LP) 동안 커패시터(CST)에 의해 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 Vgs = ELVDD - (Vd-Vth)로 정의될 수 있다. 제1 트랜지스터(T1)의 전류 및 전압 관계식은 Id = (1/2)μCox(W/L)(Vgs-Vth)2로 정의될 수 있다. 이러한 식은 일반적인 트랜지스터의 전류 및 전압 관계식이다.
Vgs를 전류 및 전압 관계식에 대입할 경우, 문턱 전압(Vth)이 제거되고, 구동 전류(Id)는 제1 전압(ELVDD)에서 데이터 전압(VD)을 감산한 값의 제곱값(ELVDD-Vd)2 에 비례할 수 있다. 따라서 구동 전류(Id)는 제1 트랜지스터(T1)의 문턱 전압(Vth)에 관계없이 결정될 수 있다. 이러한 동작은 문턱 전압 보상 동작으로 정의될 수 있다.
바이어스 전압(VBIAS)은 제1 트랜지스터(T1)의 문턱 전압이 보상된 후 발광 소자(OLED)가 발광하기 전에 제8 트랜지스터(T8)를 통해 제1 트랜지스터(T1)의 제1 전극에 인가될 수 있다. 바이어스 전압(VBIAS)에 의해 제1 트랜지스터(T1)의 히스테리시스 곡선의 이동이 억제될 수 있다. 이러한 동작은 바이어스 동작으로 정의될 수 있다.
도 7은 도 5에 도시된 화소의 발광 소자, 제1 트랜지스터, 제4 트랜지스터, 및 제6 트랜지스터의 단면을 예시적으로 도시한 도면이다.
도 7을 참조하면, 발광 소자(OLED)는 제1 전극(AE), 제2 전극(CE), 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)을 포함할 수 있다. 제1 전극(AE)은 도 5에 도시된 애노드(AE)일 수 있으며, 제2 전극(CE)은 도 5에 도시된 캐소드(CE)일 수 있다. 제1 전극(AE) 상에 제2 전극(CE)이 배치되고, 제1 전극(AE)과 제2 전극(CE) 사이에 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)이 배치될 수 있다.
제1, 제4, 및 제6 트랜지스터들(T1,T4,T6) 및 발광 소자(OLED)는 기판(SUB) 상에 배치될 수 있다. 표시 영역(DA)은 화소(PXij)에 대응하는 발광 영역(LEA) 및 발광 영역(LEA)에 인접한 비발광 영역(NLEA)을 포함할 수 있다. 발광 소자(OLED)는 발광 영역(LEA)에 배치될 수 있다.
기판(SUB) 상에 하부 금속층(BML)이 배치될 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)에 중첩할 수 있다. 도시하지 않았으나, 하부 금속층(BML)은 정전압을 인가받을 수 있다. 하부 금속층(BML)에 정전압이 인가될 때, 하부 금속층(BML) 상에 배치된 제1 트랜지스터(T1)의 문턱 전압(Vth) 값이 변화하지 않고 유지될 수 있다.
하부 금속층(BML)은 하부 금속층(BML) 하부에서 제1 트랜지스터(T1)로 입사하는 광을 차단할 수 있다. 하부 금속층(BML)은 반사형 금속을 포함할 수 있다. 하부 금속층(BML)은 생략될 수 있다.
기판(SUB) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기층일 수 있다. 버퍼층(BFL)은 하부 금속층(BML)을 덮을 수 있다. 버퍼층(BFL) 상에 제1 트랜지스터(T1)의 반도체층(S1,A1,D1) 및 제6 트랜지스터(T6)의 반도체층(S6,A6,D6)이 배치될 수 있다. 반도체층들(S1,A1,D1,S6,A6,D6)은 폴리 실리콘을 포함할 수 있다. 그러나 이에 한정되지 않고, 반도체층들(S1,A1,D1,S6,A6,D6)은 비정질 실리콘을 포함할 수 있다.
반도체층들(S1,A1,D1,S6,A6,D6)은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 반도체층들(S1,A1,D1,S6,A6,D6)은 고 도핑 영역과 저 도핑 영역을 포함할 수 있다. 고 도핑 영역의 전도성은 저 도핑 영역보다 크고, 실질적으로 제1 및 제6 트랜지스터들(T1,T6)의 소스 전극 및 드레인 전극 역할을 할 수 있다. 저 도핑 영역은 실질적으로 제1 및 제6 트랜지스터들(T1,T6)의 액티브(또는 채널)에 해당할 수 있다.
제1 트랜지스터(T1)의 제1 소스 영역(S1), 제1 채널 영역(A1), 및 제1 드레인 영역(D1)은 반도체층(S1,A1,D1)으로부터 형성될 수 있다. 제6 트랜지스터(T6)의 제6 소스 영역(S6), 제6 채널 영역(A6), 및 제6 드레인 영역(D6)은 반도체층(S6,A6,D6)으로부터 형성될 수 있다. 제1 채널 영역(A1)은 제1 소스 영역(S1) 및 제1 드레인 영역(D1) 사이에 배치될 수 있다. 제6 채널 영역(A6)은 제6 소스 영역(S6) 및 제6 드레인 영역(D6) 사이에 배치될 수 있다.
반도체층들(S1,A1,D1,S6,A6,D6)을 덮도록 버퍼층(BFL) 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1) 상에 제1 트랜지스터(T1)의 제1 게이트 전극(G1)(또는 제어 전극) 및 제6 트랜지스터들(T6)의 제6 게이트 전극(G6)(또는 제어 전극)이 배치될 수 있다. 평면 상에서 봤을 때, 제1 게이트 전극(G1)은 제1 채널 영역(A1)에 중첩하고, 제6 게이트 전극(G6)은 제6 채널 영역(A6)에 중첩할 수 있다.
도시하지 않았으나, 제2, 제5, 및 제7 트랜지스터들(T2,T5,T7) 각각의 소스 영역, 채널 영역, 드레인 영역, 및 게이트 전극의 구조는 실질적으로, 제1 및 제6 트랜지스터들(T1,T6)과 동일할 수 있다.
제1 및 제6 게이트 전극들(G1,G6)을 덮도록 제1 절연층(INS1) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2) 상에 더미 전극(DME)이 배치될 수 있다. 더미 전극(DME)은 제1 게이트 전극(G1) 상에 배치되고, 평면 상에서 봤을 때, 제1 게이트 전극(G1)에 중첩할 수 있다. 더미 전극(DME)은 제1 게이트 전극(G1)과 함께 전술한 커패시터(CST)를 형성할 수 있다.
더미 전극(DME)을 덮도록 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3) 상에 제4 트랜지스터(T4)의 반도체층(S4,A4,D4)이 배치될 수 있다. 반도체층(S4,A4,D4)은 금속 산화물로 형성된 산화물 반도체를 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다.
반도체층(S4,A4,D4)은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 전도성이 클 수 있다. 환원 영역은 실질적으로 제4 트랜지스터(T4)의 소스 전극 또는 드레인 전극의 역할을 할 수 있다. 비환원 영역은 실질적으로 제4 트랜지스터(T4)의 액티브(또는 채널)에 해당할 수 있다.
제4 트랜지스터(T4)의 제4 소스 영역(S4), 제4 채널 영역(A4), 및 제4 드레인 영역(D4)은 반도체층(S4,A4,D4)으로부터 형성될 수 있다. 제4 채널 영역(A4)은 제4 소스 영역(S4) 및 제4 드레인 영역(D4) 사이에 배치될 수 있다.
반도체층(S4,A4,D4)을 덮도록 제3 절연층(INS3) 상에 제4 절연층(INS4)이 배치될 수 있다. 제4 절연층(INS4) 상에 제4 트랜지스터(T4)의 제4 게이트 전극(G4)이 배치될 수 있다. 평면 상에서 봤을 때, 제4 게이트 전극(G4)은 제4 채널 영역(A4)에 중첩할 수 있다.
제4 게이트 전극(G4)을 덮도록 제4 절연층(INS4) 상에 제5 절연층(INS5)이 배치될 수 있다. 도시하지 않았으나, 제3 트랜지스터(T3)의 소스 영역, 채널 영역, 드레인 영역, 및 게이트 전극의 구조는 실질적으로, 제4 트랜지스터(T4)와 동일할 수 있다.
버퍼층(BFL) 및 제1 내지 제5 절연층들(INS1~INS5)은 무기층들을 포함할 수 있다. 예시적으로, 버퍼층(BFL), 제1 절연층(INS1), 및 제4 절연층(INS4)은 실리콘옥사이드층을 포함하고, 제2 절연층(INS2)은 실리콘나이트라이드층을 포함할 수 있다.
제3 및 제5 절연층들(INS3,INS5)은 서로 다른 물질들을 포함하고 서로 적층된 복수개의 무기 절연층들을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은 순차로 적층된 실리콘나이트라이드층 및 실리콘옥사이드층을 포함하고, 제5 절연층(INS5)은 순차로 적층된 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 제3 및 제5 절연층들(INS3,INS5) 각각의 두께는 버퍼층(BFL) 및 제1, 제2, 및 제4 절연층들(INS1,INS2,INS4) 각각의 두께보다 클 수 있다.
제6 트랜지스터(T6)와 발광 소자(OLED) 사이에 연결 전극(CNE)이 배치될 수 있다. 연결 전극(CNE)은 제6 트랜지스터(T6)와 발광 소자(OLED)를 전기적으로 연결할 수 있다. 연결 전극(CNE)은 제1 연결 전극(CNE1) 및 제1 연결 전극(CNE1) 상에 배치된 제2 연결 전극(CNE2)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(INS5) 상에 배치되고, 제1 내지 제5 절연층들(INS1~INS5)에 정의된 제1 컨택홀(CH1)을 통해 제6 드레인 영역(D6)에 연결될 수 있다. 제1 연결 전극(CNE1)을 덮도록 제5 절연층(INS5) 상에 제6 절연층(INS6)이 배치될 수 있다.
제2 연결 전극(CNE2)은 제6 절연층(INS6) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(INS6)에 정의된 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제2 연결 전극(CNE2)을 덮도록 제6 절연층(INS6) 상에 제7 절연층(INS7)이 배치될 수 있다. 제6 및 제7 절연층들(INS6,INS7)은 무기층 또는 유기층을 포함할 수 있다.
제7 절연층(INS7) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제7 절연층(INS7)에 정의된 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE2)에 전기적으로 연결될 수 있다.
제1 전극(AE) 및 제7 절연층(INS7) 상에 제1 전극(AE)의 소정의 부분을 노출시키는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 제어층(HCL)은 발광 영역(LEA)과 비발광 영역(NLEA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다.
전자 제어층(ECL)은 발광층(EML) 및 정공 제어층(HCL) 상에 배치될 수 있다. 전자 제어층(ECL)은 발광 영역(LEA)과 비발광 영역(NLEA)에 공통으로 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 즉, 제2 전극(CE)은 화소들(PX)의 발광층들(EML) 상에 공통으로 배치될 수 있다.
버퍼층(BFL)부터 제7 절연층(INS7)까지의 층은 회로 소자층(DP-CL)으로 정의될 수 있다. 발광 소자(OLED)가 배치된 층은 표시 소자층(DP-OLED)으로 정의될 수 있다.
박막 봉지층(TFE)은 발광 소자(OLED) 상에 배치될 수 있다. 박막 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소들을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소들(PX)을 보호할 수 있다.
제1 전압(ELVDD)이 제1 전극(AE)에 인가되고, 제2 전압(ELVSS)이 제2 전극(CE)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)가 발광되어, 영상이 표시될 수 있다.
도 8은 도 4에 도시된 표시 패널의 평면도이다.
도 4는 표시 장치(DD)의 기능적인 블록들을 위주로 도시한 도면이고, 도 8은 표시 패널(DP)의 평면 구조를 위주로 도시한 도면이다.
도 8을 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV), 복수개의 데이터 구동부들(DDV), 발광 구동부(EDV), 및 복수개의 패드들(PD)을 포함할 수 있다. 표시 패널(DP)은 표시 장치(DD)의 형상에 대응하여 라운드 코너 사각형 형상을 가질 수 있다.
표시 패널(DP)의 테두리는 제1 방향(DR1)으로 평형하게 연장하는 장변들 및 제2 방향(DR2)으로 평행하게 연장하는 단변들을 가질 수 있다. 표시 패널(DP)의 장변들 및 단변들은 사각형의 변들에 대응할 수 있다. 표시 패널(DP)의 테두리는 표시 패널(DP)의 장변들 및 단변들을 잇는 라운드 코너들을 포함할 수 있다. 라운드 코너들 각각은 서로 인접한 장변 및 단변을 연결할 수 있다.
표시 패널(DP)은 표시 영역(DA), 및 표시 영역(DA) 주변에 배치되어 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(DP)의 형상에 대응하여, 라운드 코너 사각형 형상을 가질 수 있다.
라운드 코너 사각형 형상을 갖기 위해, 표시 영역(DA)은 제1 내지 제4 변들(SI1~SI4) 및 제1 내지 제3 라운드 코너들(CR1~CR3)을 포함할 수 있다. 제1 내지 제4 변들(SI1~SI4)은 사각형의 4개 변들을 정의할 수 있다. 제1 내지 제3 라운드 코너들(CR1~CR3)은 사각형의 4개의 라운드 코너들을 정의할 수 있다.
제1 변(SI1) 및 제4 변(SI4)은 제1 방향(DR1)으로 평행하게 연장하여 제2 방향(DR2)으로 마주볼 수 있다. 제2 변(SI2) 및 제3 변(SI3)은 제2 방향(DR2)으로 평행하게 연장하여 제1 방향(DR1)으로 마주볼 수 있다. 제1 변(SI1) 및 제4 변(SI4)은 제2 변(SI2) 및 제3 변(SI3)보다 길게 연장할 수 있다. 제1 변(SI1) 및 제4 변(SI4)은 장변들로 정의되고, 제2 변(SI2) 및 제3 변(SI3)은 단변들로 정의될 수 있다.
제2 변(SI2) 및 제3 변(SI3)은 제1 변(SI1)의 양단들에 각각 인접하여 제2 방향(DR2)으로 연장할 수 있다. 제2 변(SI2)은 제1 변(SI1)의 일단에 인접하게 배치되어 제2 방향(DR2)으로 연장할 수 있다. 제3 변(SI3)은 제1 변(SI1)의 타단에 인접하게 배치되어 제2 방향(DR2)으로 연장할 수 있다. 제2 변(SI2)의 일단은 제1 변(SI1)의 일단에 인접하고, 제3 변(SI3)의 일단은 제1 변(SI1)의 타단에 인접할 수 있다.
제4 변(SI4)은 제2 변(SI2)의 타단 및 제3 변(SI3)의 타단에 인접하여 제1 방향(DR1)으로 연장할 수 있다. 제4 변(SI4)의 일단은 제2 변(SI2)의 타단에 인접하고, 제4 변(SI4)의 타단은 제3 변(SI3)의 타단에 인접할 수 있다.
제1 변(SI1)의 일단 및 타단은 제1 방향(DR1)으로 서로 반대하는 제1 변(SI1)의 양단들로 정의될 수 있다. 제2 변(SI2)의 일단 및 타단은 제2 방향(DR2)으로 서로 반대하는 제2 변(SI2)의 양단들로 정의될 수 있다. 제3 변(SI3)의 일단 및 타단은 제2 방향(DR2)으로 서로 반대하는 제3 변(SI3)의 양단들로 정의될 수 있다. 제4 변(SI4)의 일단 및 타단은 제1 방향(DR1)으로 서로 반대하는 제4 변(SI4)의 양단들로 정의될 수 있다.
제1 방향(DR1)으로, 제2 변(SI2)과 제3 변(SI3) 사이의 거리는 제1 변(SI1)의 길이 및 제4 변(SI4)의 길이보다 클 수 있다. 제2 방향(DR2)으로, 제1 변(SI1)과 제4 변(SI4) 사이의 거리는 제2 변(SI2)의 길이 및 제3 변(SI3)의 길이보다 클 수 있다.
제2 방향(DR2)에서 바라봤을 때, 제1 변(SI1) 및 제4 변(SI4)은 제2 변(SI2) 및 제3 변(SI3) 사이에 배치될 수 있다. 제1 방향(DR1)에서 바라봤을 때, 제2 변(SI2) 및 제3 변(SI3)은 제1 변(SI1) 및 제4 변(SI4) 사이에 배치될 수 있다.
제1 라운드 코너(CR1)는 제1 변(SI1) 및 제2 변(SI2)을 연결할 수 있다. 예를 들어, 제1 라운드 코너(CR1)는 서로 인접한 제1 변(SI1)의 일단 및 제2 변(SI2)의 일단을 연결할 수 있다. 제1 라운드 코너(CR1)는 비표시 영역(NDA)을 향해 볼록하게 휘어진 곡선 형상을 가질 수 있다.
제2 라운드 코너(CR2)는 제1 변(SI1) 및 제3 변(SI3)을 연결할 수 있다. 예를 들어, 제2 라운드 코너(CR2)는 서로 인접한 제1 변(SI1)의 타단 및 제3 변(SI3)의 일단을 연결할 수 있다. 제2 라운드 코너(CR2)는 비표시 영역(NDA)을 향해 볼록하게 휘어진 곡선 형상을 가질 수 있다.
2개의 제3 라운드 코너들(CR3)은 제4 변(SI4)의 양단들을 제2 변(SI2)의 타단 및 제3 변(SI3)의 타단에 각각 연결할 수 있다. 하나의 제3 라운드 코너(CR3)는 서로 인접한 제2 변(SI2)의 타단 및 제4 변(SI4)의 일단을 연결할 수 있다. 다른 하나의 제3 라운드 코너(CR3)는 서로 인접한 제3 변(SI3)의 타단 및 제4 변(SI4)의 타단을 연결할 수 있다. 제3 라운드 코너들(CR3)은 비표시 영역(NDA)을 향해 볼록하게 휘어진 곡선 형상을 가질 수 있다.
제1 라운드 코너(CR1) 및 제2 라운드 코너(CR2)는 제1 방향(DR1)으로 서로 대칭되는 형상을 가질 수 있다. 제3 라운드 코너들(CR3)은 제1 방향(DR1)으로 서로 대칭되는 형상을 가질 수 있다. 제1 및 제2 라운드 코너들(CR1,CR2) 및 제3 라운드 코너들(CR3)은 제2 방향(DR2)으로 서로 대칭되는 형상을 가질 수 있다.
표시 패널(DP)은 복수개의 화소들(PX), 복수개의 주사 라인들(SL1~SLm), 복수개의 데이터 라인들(DL1~DLn), 및 복수개의 발광 라인들(EML1~EMLm)을 포함할 수 있다. 화소들(PX)은 표시 영역(DA) 내에 배치될 수 있다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EML1~EMLm)에 연결될 수 있다.
주사 라인들(SL1~SLm)은 도 4에 도시된 주사 라인들(GIL1~GILm, GCL1~GCLm, GWL1~GWLm, GBL1~GBLm)을 포함할 수 있다. 예를 들어, 주사 라인들(SL1~SLm) 중 i 번째 주사 라인은 전술한 i번째 기입 주사 라인(GWLi), i번째 보상 주사 라인(GCLi), i번째 초기화 주사 라인(GILi), 및 i번째 바이어스 주사 라인(GBLi)을 포함할 수 있다. 따라서, 전술한 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다.
데이터 라인들(DL1~DLn) 및 발광 라인들(EML1~EMLm)은 도 4에 도시된 데이터 라인들(DL1~DLn) 및 발광 라인들(EML1~EMLm)과 동일할 수 있다.
주사 구동부(SDV) 및 발광 구동부(EDV)는 제1 방향(DR1)으로 서로 반대하는 표시 패널(DP)의 양측들에 각각 인접한 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV)는 제2 변(SI2), 제1 라운드 코너(CR1), 및 제2 변(SI2)에 연결된 제3 라운드 코너(CR3)에 인접할 수 있다. 발광 구동부(EDV)는 제3 변(SI3), 제2 라운드 코너(CR2), 및 제3 변(SI3)에 연결된 제3 라운드 코너(CR3)에 인접할 수 있다.
제1 라운드 코너(CR1)에 인접한 주사 구동부(SDV)의 부분 및 제2 변(SI2)에 연결된 제3 라운드 코너(CR3)에 인접한 주사 구동부(SDV)의 부분은 곡선 형상을 가질 수 있다. 제2 라운드 코너(CR2)에 인접한 발광 구동부(EDV)의 부분 및 제3 변(SI3)에 연결된 제3 라운드 코너(CR3)에 인접한 발광 구동부(EDV)의 부분은 곡선 형상을 가질 수 있다..
도 4에 도시된 데이터 구동부(DDV)는, 도 8에 도시된 바와 같이, 실질적으로, 표시 패널(DP)에 복수개로 제공될 수 있다. 데이터 구동부들(DDV)은 제2 방향(DR2)으로 서로 반대하는 표시 패널(DP)의 양측들 중 일측에 인접한 비표시 영역(NDA)에 배치될 수 있다. 평면상에서 봤을 때, 데이터 구동부들(DDV)은 표시 패널(DP)의 하단에 인접할 수 있다. 예를 들어, 데이터 구동부들(DDV)은 제1 변(SI1)에 인접할 수 있다.
주사 라인들(SL1~SLm)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 화소들(PX) 및 데이터 구동부들(DDV)에 연결될 수 있다. 발광 라인들(EML1~EMLm)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 발광 구동부(EDV)에 연결될 수 있다.
데이터 구동부들(DDV)은 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 구동부들(DDV) 각각에는 소정의 개수의 데이터 라인들이 연결될 수 있다. 예시적으로, 2개의 데이터 구동부들(DDV)이 도시되었으나, 데이터 구동부들(DDV)의 개수는 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)의 좌우 면적이 증가할수록 데이터 구동부들(DDV)의 개수도 증가할 수 있다.
패드들(PD)은 표시 패널(DP)의 하단에 인접한 비표시 영역(NDA)에 배치되고, 데이터 구동부들(DDV)보다 표시 패널(DP)의 하단에 더 인접할 수 있다. 데이터 구동부들(DDV)은 패드들(PD)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 데이터 구동부들(DDV)에 연결되고, 데이터 구동부들(DDV)은 데이터 라인들(DL1~DLn)에 대응하는 패드들(PD)에 연결될 수 있다.
도 4에 도시된 타이밍 컨트롤러(T-C) 및 전압 발생기(VG)는 인쇄 회로 기판 상에 실장되고, 인쇄 회로 기판을 통해 패드들(PD)에 연결될 수 있다.
도 9는 도 8에 도시된 표시 패널에 배치되는 제1 초기화 라인의 구성을 별도로 도시한 도면이다. 도 10은 도 8에 도시된 표시 패널에 배치되는 제2 초기화 라인의 구성을 별도로 도시한 도면이다. 도 11a는 도 9에 도시된 제1 라운드 코너에 인접한 표시 패널의 부분의 확대도이다. 도 11b는 도 9에 도시된 제2 라운드 코너에 인접한 표시 패널의 부분의 확대도이다. 도 11c 및 도 11d는 도 9에 도시된 제3 라운드 코너들에 인접한 표시 패널의 부분들의 확대도들이다.
예시적으로, 도 9 및 도 10에는 주사 구동부(SDV), 데이터 구동부들(DDV), 및 발광 구동부(EDV)가 제1 및 제2 초기화 라인(VIL1,VIL2)과 함께 도시되었다.
도 9 및 도 10을 참조하면, 제1 초기화 라인(VIL1)은 복수개의 제1 수직 초기화 라인들(VL1) 및 복수개의 제1 수평 초기화 라인들(HL1)을 포함할 수 있다. 제2 초기화 라인(VIL2)은 복수개의 제2 수직 초기화 라인들(VL2) 및 복수개의 제2 수평 초기화 라인들(HL2)을 포함할 수 있다.
제1 및 제2 초기화 라인들(VIL1,VIL2) 각각은 초기화 라인으로 정의될 수 있다. 또한, 제1 및 제2 수직 초기화 라인들(VL1,VL2)은 수직 초기화 라인들로 정의되고, 제1 및 제2 수평 초기화 라인들(HL1,HL2)은 수평 초기화 라인들로 정의될 수 있다.
제2 수직 초기화 라인들(VL2) 및 제2 수평 초기화 라인들(HL2)의 배치 형태는 실질적으로, 제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)의 배치 형태와 동일할 수 있다. 따라서, 이하, 제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)의 구성이 주로 설명되고, 제2 수직 초기화 라인들(VL2) 및 제2 수평 초기화 라인들(HL2)의 구성은 간략히 설명될 것이다.
제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)과 제2 수직 초기화 라인들(VL2) 및 제2 수평 초기화 라인들(HL2)이 화소들(PX)에 연결된 구조는 이하, 도 12a 및 도 12b를 참조하여 설명될 것이다.
표시 패널(DP)은 제1 초기화 라인(VIL1)에 연결된 공통 라인(CL) 및 제2 초기화 라인(VIL2)에 연결된 공통 라인(CL')을 포함할 수 있다.
공통 라인(CL)은 제1 공통 라인(CL1), 제2-1 공통 라인(CL2-1), 및 제2-2 공통 라인(CL2-2)을 포함할 수 있다. 공통 라인(CL')은 제1 공통 라인(CL1'), 제2-1 공통 라인(CL2-1'), 및 제2-2 공통 라인(CL2-2')을 포함할 수 있다.
표시 패널(DP)은 제1 방향(DR1)으로 서로 반대하는 제1 공통 라인(CL1)의 양측들로부터 각각 연장된 제1 리페어 초기화 라인들(RVIL1) 및 제1 방향(DR1)으로 서로 반대하는 제1 공통 라인(CL1')의 양측들로부터 각각 연장된 제2 리페어 초기화 라인들(RVIL2)을 포함할 수 있다.
제1 공통 라인(CL1'), 제2-1 공통 라인(CL2-1'), 제2-2 공통 라인(CL2-2'), 및 제1 리페어 초기화 라인들(RVIL1)의 배치 형태는 실질적으로, 제1 공통 라인(CL1), 제2-1 공통 라인(CL2-1), 제2-2 공통 라인(CL2-2), 및 제2 리페어 초기화 라인들(RVIL2)의 배치 형태와 동일할 수 있다.
따라서, 이하, 제1 공통 라인(CL1), 제2-1 공통 라인(CL2-1), 제2-2 공통 라인(CL2-2), 및 제1 리페어 초기화 라인들(RVIL1)의 구성이 주로 설명되고, 제1 공통 라인(CL1'), 제2-1 공통 라인(CL2-1'), 제2-2 공통 라인(CL2-2'), 및 제2 리페어 초기화 라인들(RVIL2)의 구성은 간략히 설명될 것이다.
도 9 및 도 11a 내지 도 11d를 참조하면, 제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)은 표시 영역(DA)에 배치될 수 있다. 제1 수직 초기화 라인들(VL1)은 제2 방향(DR2)으로 연장하여 제1 방향(DR1)으로 배열될 수 있다. 제1 수평 초기화 라인들(HL1)은 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 배열될 수 있다.
표시 영역(DA)에서 제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)은 서로 교차하도록 연장할 수 있다. 제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)은 매트릭스 형상을 정의하도록 배열될 수 있다.
제1 수직 초기화 라인들(VL1)은 제1 변(SI1), 제1 라운드 코너(CR1), 및 제2 라운드 코너(CR2)에 인접하게 배치되어, 제2 방향(DR2)으로 연장할 수 있다. 제1 수직 초기화 라인들(VL1)은 제3 라운드 코너들(CR3) 및 제4 변(SI4)을 향해 연장할 수 있다.
제1 수직 초기화 라인들(VL1)은 제2 방향(DR2)으로 서로 마주보는 제1 라운드 코너(CR1) 및 하나의 제3 라운드 코너(CR3) 사이에 배치될 수 있다. 또한, 제1 수직 초기화 라인들(VL1)은 제2 방향(DR2)으로 서로 마주보는 제2 라운드 코너(CR2) 및 다른 하나의 제3 라운드 코너(CR3) 사이에 배치될 수 있다.
제1 수직 초기화 라인들(VL1)은 제1 수평 초기화 라인들(HL1)에 연결될 수 있다. 제1 수직 초기화 라인들(VL1) 및 제1 수평 초기화 라인들(HL1)의 교차 지점들에 컨택홀들(CH')이 정의되고, 제1 수직 초기화 라인들(VL1)은 컨택홀들(CH')을 통해 제1 수평 초기화 라인들(HL1)에 전기적으로 연결될 수 있다. 컨택홀들(CH')의 구성은 이하 도 13에 도시될 것이다.
제1 수직 초기화 라인들(VL1)은 화소들(PX)에 연결될 수 있다. 예를 들어, 제1 수직 초기화 라인들(VL1)은 제1 수평 초기화 라인들(HL1)을 통해 화소들(PX)에 연결될 수 있다. 이러한 구성은 이하 도 12a 및 도 12b에 도시될 것이다.
공통 라인(CL)은 서로 인접한 적어도 하나의 변 및 적어도 하나의 라운드 코너에 인접하게 배치될 수 있다. 제1 수직 초기화 라인들(VL1)은 서로 인접한 적어도 하나의 변 및 적어도 하나의 라운드 코너에 인접하게 배치되어 공통 라인(CL)에 연결될 수 있다.
예를 들어, 공통 라인(CL)은 비표시 영역(NDA)에 배치되고, 제1 변(SI1), 제1 라운드 코너(CR1), 및 제2 라운드 코너(CR2)에 인접할 수 있다. 제1 수직 초기화 라인들(VL1)은 제1 변(SI1), 제1 라운드 코너(CR1), 및 제2 라운드 코너(CR2)에 인접하게 배치되고, 비표시 영역(NDA)으로 연장하여 공통 라인(CL)에 연결될 수 있다.
제1 수직 초기화 라인들(VL1)은 공통 라인(CL)으로부터 제2 방향(DR2)으로 연장하여 표시 영역(DA) 내에서 화소들(PX)에 연결될 수 있다. 제2 방향(DR2)은 제1 변(SI1)의 연장 방향(예를 들어, 제1 방향(DR1))과 교차하는 방향으로 정의될 수 있다.
제1 공통 라인(CL1)은 비표시 영역(NDA)에 배치될 수 있다. 제1 공통 라인(CL1)은 제1 변(SI1)에 인접하게 배치될 수 있다. 제1 공통 라인(CL1)은 제1 방향(DR1)으로 연장할 수 있다.
제2-1 공통 라인(CL2-1)은 비표시 영역(NDA)에 배치될 수 있다. 제2-1 공통 라인(CL2-1)은 제1 라운드 코너(CR1)에 인접하고, 제1 라운드 코너(CR1)에 대응하는 곡선 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 제2-1 공통 라인(CL2-1)은 직선 형상을 가질 수도 있다.
제2-2 공통 라인(CL2-2)은 비표시 영역(NDA)에 배치될 수 있다. 제2-2 공통 라인(CL2-2)은 제2 라운드 코너(CR2)에 인접하고, 제2 라운드 코너(CR2)에 대응하는 곡선 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 제2-2 공통 라인(CL2-2)은 직선 형상을 가질 수도 있다.
도 11a 및 도 11b를 참조하면, 제2-1 공통 라인(CL2-1)은 주사 구동부(SDV)와 제1 라운드 코너(CR1) 사이로 연장할 수 있다. 제2-1 공통 라인(CL2-1)은 주사 구동부(SDV)와 제1 라운드 코너(CR1) 사이에 배치될 수 있다. 제2-1 공통 라인(CL2-1)은 주사 구동부(SDV)보다 제1 라운드 코너(CR1)에 인접할 수 있다.
제2-2 공통 라인(CL2-2)은 발광 구동부(EDV)와 제2 라운드 코너(CR2) 사이로 연장할 수 있다. 제2-2 공통 라인(CL2-2)은 발광 구동부(EDV)와 제2 라운드 코너(CR2) 사이에 배치될 수 있다. 제2-2 공통 라인(CL2-2)은 발광 구동부(EDV)보다 제2 라운드 코너(CR2)에 인접할 수 있다.
도 9 및 도 11a 내지 도 11d를 참조하면, 제2-1 공통 라인(CL2-1) 및 제2-2 공통 라인(CL2-2)은 제1 공통 라인(CL1)으로부터 연장될 수 있다. 제2-1 공통 라인(CL2-1)은 제1 공통 라인(CL1)의 일측으로부터 곡선 형태로 연장하고, 제2-2 공통 라인(CL2-2)은 제1 공통 라인(CL1)의 타측으로부터 곡선 형태로 연장할 수 있다.
제1 수직 초기화 라인들(VL1)은 비표시 영역(NDA)으로 연장하여, 제1 공통 라인(CL1), 제2-1 공통 라인(CL2-1), 및 제2-2 공통 라인(CL2-2)에 연결될 수 있다.
제1 수직 초기화 라인들(VL1) 중 제1 변(SI1)에 인접한 제1 수직 초기화 라인들(VL1)은 제1 공통 라인(CL1)에 연결되고, 제1 공통 라인(CL1)으로부터 제2 방향(DR2)으로 연장할 수 있다. 제1 변(SI1)에 인접한 제1 수직 초기화 라인들(VL1)은 제4 변(SI4)을 향해 연장할 수 있다.
제1 수직 초기화 라인들(VL1) 중 제1 라운드 코너(CR1)에 인접한 제1 수직 초기화 라인들(VL1)은 제2-1 공통 라인(CL2-1)에 연결되고, 제2-1 공통 라인(CL2-1)으로부터 제2 방향(DR2)으로 연장할 수 있다. 제1 라운드 코너(CR1)에 인접한 제1 수직 초기화 라인들(VL1)은 제1 라운드 코너(CR1)와 제2 방향(DR2)으로 마주보는 제3 라운드 코너(CR3)를 향해 연장할 수 있다.
제1 수직 초기화 라인들(VL1) 중 제2 라운드 코너(CR2)에 인접한 제1 수직 초기화 라인들(VL1)은 제2-2 공통 라인(CL2-2)에 연결되고, 제2-2 공통 라인(CL2-2)으로부터 제2 방향(DR2)으로 연장할 수 있다. 제2 라운드 코너(CR2)에 인접한 제1 수직 초기화 라인들(VL1)은 제2 라운드 코너(CR2)와 제2 방향(DR2)으로 마주보는 제3 라운드 코너(CR3)를 향해 연장할 수 있다.
제1 수평 초기화 라인들(HL1)은 제1 라운드 코너(CR1), 제2 변(SI2), 및 제2 변(SI2)에 연결된 제3 라운드 코너(CR3)에 인접하여 제1 방향(DR1)으로 연장할 수 있다. 제1 수평 초기화 라인들(HL1)은 제2 라운드 코너(CR2), 제3 변(SI3), 제3 변(SI3)에 연결된 제3 라운드 코너(CR3)를 향해 연장할 수 있다.
제1 공통 라인(CL1)은 제1 패드들(PD1)에 연결될 수 있다. 제1 패드들(PD1)은 표시 패널(DP)의 하측에 인접하고, 데이터 구동부들(DDV)은 제1 패드들(PD1) 사이에 배치될 수 있다. 그러나, 제1 패드들(PD1)의 배치 위치가 이에 한정되는 것은 아니다. 제1 패드들(PD1)은 제1 초기화 전압(VINT)을 수신할 수 있다.
공통 라인(CL)은 제2 변(SI2), 제3 변(SI3), 제3 라운드 코너들(CR3), 및 제4 변(SI4)에 인접한 비표시 영역(NDA)에 배치되지 않을 수 있다.
도 9를 참조하면, 제1 리페어 초기화 라인들(VIL1)은 표시 영역(DA)과 주사 구동부(SDV) 사이 및 표시 영역(DA)과 발광 구동부(EDV) 사이로 각각 연장할 수 있다. 제1 리페어 초기화 라인들(VIL1)은 주사 구동부(SDV) 및 발광 구동부(EDV)에 각각 인접할 수 있다. 제1 리페어 초기화 라인들(VIL1)은 제2-1 공통 라인(CL2-1) 및 제2-2 공통 라인(CL2-2)보다 외측으로 각각 연장할 수 있다.
표시 패널(DP)은 복수개의 리페어 화소 회로들을 포함할 수 있다. 축소 도면인 도 9에는 설명의 편의를 위해, 리페어 화소 회로들이 도시되지 않았으며, 리페어 화소 회로들은 확대도인 도 11a 내지 도 11d에 도시되었다.
도 11a 내지 도 11d를 참조하면, 리페어 화소 회로들(RPC)은 표시 영역(DA)과 주사 구동부(SDV) 사이 및 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있다. 리페어 화소 회로들(RPC)은 주사 구동부(SDV) 및 발광 구동부(EDV)에 인접할 수 있다. 리페어 화소 회로들(RPC)은 주사 구동부(SDV) 및 주사 구동부(SDV)에 인접한 제1 리페어 초기화 라인(VIL1) 사이에 배치될 수 있다. 또한, 리페어 화소 회로들(RPC)은 발광 구동부(EDV) 및 발광 구동부(EDV)에 인접한 제1 리페어 초기화 라인(VIL1) 사이에 배치될 수 있다.
제1 리페어 초기화 라인들(RVIL1)은 리페어 화소 회로들(RPC)에 연결될 수 있다. 리페어 화소 회로들(RPC) 각각은 도 5에 도시된 화소 회로(PC)와 동일한 구성을 가질 수 있다.
화소들(PX) 중 일부 화소들의 화소 회로들(PC)이 손상될 수 있다. 손상된 화소 회로들(PC)은 리페어 라인들(미 도시됨)을 통해, 일부 리페어 화소 회로들(RPC)에 연결될 수 있다.
리페어 화소 회로들(RPC)도 화소 회로들(PC)과 동일하게 구동되어야 하므로, 리페어 화소 회로들(RPC)에도 제1 초기화 전압(VINT)이 인가되어야 한다. 제1 리페어 초기화 라인들(RVIL1)은 리페어 화소 회로들(RPC)에 연결되어 제1 초기화 전압(VINT)을 리페어 화소 회로들(RPC)에 인가할 수 있다.
도 10을 참조하면, 제2 수직 초기화 라인들(VL2)은 제2 방향(DR2)으로 연장하고, 제2 수평 초기화 라인들(HL2)은 제1 방향(DR2)으로 연장할 수 있다. 제2 수직 초기화 라인들(VL2) 및 제2 수평 초기화 라인들(HL2)은 표시 영역(DA)에 배치되어 서로 교차할 수 있다.
제2 수직 초기화 라인들(VL2)은 제1 변(SI1), 제1 라운드 코너(CR1), 및 제2 라운드 코너(CR2)에 인접하여, 제2 방향(DR2)으로 연장할 수 있다. 제2 수평 초기화 라인들(HL2)은 제1 라운드 코너(CR1), 제2 변(SI2), 및 제2 변(SI2)에 연결된 제3 라운드 코너(CR3)에 인접하여 제1 방향(DR1)으로 연장할 수 있다.
제2 수직 초기화 라인들(VL2)은 제2 수직 초기화 라인들(VL2) 및 제2 수평 초기화 라인들(HL2)의 교차 지점들에 정의된 컨택홀들(CH')을 통해 제2 수평 초기화 라인들(HL2)에 연결될 수 있다. 제2 수직 초기화 라인들(VL2)은 제2 수평 초기화 라인들(HL2)을 통해 화소들(PX)에 연결될 수 있으며, 이러한 구성은 이하 도 12a 및 도 12b에 도시될 것이다.
제1 공통 라인(CL1'), 제2-1 공통 라인(CL2-1'), 및 제2-2 공통 라인(CL2-2')은 비표시 영역(NDA)에 배치될 수 있다. 제1 공통 라인(CL1')은 제1 변(SI1)에 인접하고, 제1 방향(DR1)으로 연장할 수 있다. 제2-1 공통 라인(CL2-1')은 제1 라운드 코너(CR1)에 인접하고, 제1 라운드 코너(CR1)에 대응하는 곡선 형상을 가질 수 있다. 제2-2 공통 라인(CL2-2')은 제2 라운드 코너(CR2)에 인접하고, 제2 라운드 코너(CR2)에 대응하는 곡선 형상을 가질 수 있다.
제2-1 공통 라인(CL2-1') 및 제2-2 공통 라인(CL2-2')은 제1 공통 라인(CL1')으로부터 연장될 수 있다. 제2 수직 초기화 라인들(VL2)은 비표시 영역(NDA)으로 연장하여, 제1 공통 라인(CL1'), 제2-1 공통 라인(CL2-1'), 및 제2-2 공통 라인(CL2-2')에 연결될 수 있다. 제2 수직 초기화 라인들(VL2)은 제1 공통 라인(CL1'), 제2-1 공통 라인(CL2-1'), 및 제2-2 공통 라인(CL2-2')으로부터 제2 방향(DR2)으로 연장하여 표시 영역(DA) 내에서 화소들(PX)에 연결될 수 있다.
제1 공통 라인(CL1')은 표시 패널(DP)의 하측에 인접하게 배치되고 제2 초기화 전압(VAINT)을 수신하는 제2 패드들(PD2)에 연결될 수 있다.
공통 라인(CL')은 제2 변(SI2), 제3 변(SI3), 제3 라운드 코너들(CR3), 및 제4 변(SI4)에 인접한 비표시 영역(NDA)에 배치되지 않을 수 있다.
제2 리페어 초기화 라인들(VIL2)은 표시 영역(DA)과 주사 구동부(SDV) 사이 및 표시 영역(DA)과 발광 구동부(EDV) 사이로 각각 연장할 수 있다. 제2 리페어 초기화 라인들(VIL2)은 주사 구동부(SDV) 및 발광 구동부(EDV)에 각각 인접할 수 있다. 제2 리페어 초기화 라인들(VIL2)은 제2-1 공통 라인(CL2-1') 및 제2-2 공통 라인(CL2-2')보다 외측으로 각각 연장할 수 있다.
확대도로 도시하지 않았으나, 제2 리페어 초기화 라인들(VIL2)도, 제1 리페어 초기화 라인들(VIL1)과 같이, 도 11a 내지 도 11d에 도시된 리페어 화소 회로들(RPC)에 연결될 수 있다. 따라서, 리페어 화소 회로들(RPC)은 제2 리페어 초기화 라인들(VIL2)을 통해 제2 초기화 전압(VAINT)을 인가받을 수 있다.
도 12a는 표시 패널의 중심부에서 제1 및 제2 초기화 라인들과 화소들의 연결 구성을 보여주는 평면도이다. 도 12b는 제1 라운드 코너에 인접한 제1 및 제2 초기화 라인들과 화소들의 연결 구성을 보여주는 평면도이다.
도 12a 및 도 12b를 참조하면, 표시 패널(DP)은 복수개의 화소 그룹들(PG)을 포함할 수 있다. 예시적으로, 화소 그룹들(PG)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배치되어 매트릭스 형태로 배열될 수 있다. 제1 방향(DR1)은 행에 대응되고, 제2 방향(DR2)은 열에 대응될 수 있다. 따라서, 화소 그룹들(PG)은 복수개의 행들 및 복수개의 열들로 배열될 수 있다.
화소 그룹들(PG) 각각은 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)를 포함할 수 있다. 제1, 제2, 및 제3 화소들(PX1,PX2,PX3) 각각은 도 5 및 도 7에 도시된 화소(PXij)에 대응할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)는 서로 다른 색을 표시할 수 있다. 예를 들어, 제1 화소(PX1)는 적색을 표시하고, 제2 화소(PX2)는 녹색을 표시하고, 및 제3 화소(PX3)는 청색을 표시할 수 있다.
제1 수직 초기화 라인들(VL1) 및 제2 수직 초기화 라인들(VL2)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)으로 교대로 배치될 수 있다. 제1 및 제2 수직 초기화 라인들(VL1,VL2)은 열들로 배열된 화소 그룹들(PG)의 일측들에 교대로 배치될 수 있다. 예시적으로, 제1 및 제2 수직 초기화 라인들(VL1,VL2)은 열들로 배열된 화소 그룹들(PG)의 우측들에 교대로 배치될 수 있으나, 제1 및 제2 수직 초기화 라인들(VL1,VL2)의 배치 위치가 이에 한정되는 것은 아니다.
제1 수평 초기화 라인들(HL1) 및 제2 수평 초기화 라인들(HL2)은 한쌍식 인접하게 배치될 수 있다. 서로 인접한 한쌍의 제1 수평 초기화 라인(HL1) 및 제2 수평 초기화 라인(HL2)은 대응하는 행에 배치된 화소 그룹들(PG)의 하측들에 인접하게 배치될 수 있으나, 제1 및 제2 수평 초기화 라인들(HL1,HL2)의 배치 위치가 이에 한정되는 것은 아니다.
제1 수평 초기화 라인들(HL1)은 제1, 제2, 및 제3 화소들(PX1,PX2,PX3)과 제1 수직 초기화 라인들(VL1)에 연결될 수 있다. 제1 수직 초기화 라인들(VL1)은 제1 수평 초기화 라인들(HL1)을 통해 제1, 제2, 및 제3 화소들(PX1,PX2,PX3)에 연결될 수 있다.
제2 수평 초기화 라인들(HL2)은 제1, 제2, 및 제3 화소들(PX1,PX2,PX3)과 제2 수직 초기화 라인들(VL2)에 연결될 수 있다. 제2 수직 초기화 라인들(VL2)은 제2 수평 초기화 라인들(HL2)을 통해 제1, 제2, 및 제3 화소들(PX1,PX2,PX3)에 연결될 수 있다.
제1 라운드 코너(CR1)에 인접한 제1, 제2, 및 제3 화소들(PX1,PX2,PX3)은 제1 및 제2 수평 초기화 라인들(HL1,HL2)을 통해 제1 라운드 코너(CR1)에 인접한 제1 및 제2 수직 초기화 라인들(VL1,VL2)에 연결될 수 있다.
도 13은 도 9에 도시된 어느 하나의 컨택홀에 대응하는 제1 수직 초기화 라인과 제1 수평 초기화 라인의 단면을 도시한 도면이다.
도 13을 참조하면, 제1 수평 초기화 라인(HL1)은 제5 절연층(INS5) 상에 배치되고, 제1 수평 초기화 라인(HL1) 상에 제6 절연층(INS6)이 배치될 수 있다. 제1 수직 초기화 라인(VL1)은 제6 절연층(INS6) 상에 배치되고, 제1 수직 초기화 라인(VL1) 상에 제7 절연층(INS7)이 배치될 수 있다.
상기 단면 구조에 따라, 제1 수직 초기화 라인(VL1) 및 제1 수평 초기화 라인(HL1)은 서로 다른층에 배치될 수 있다. 제1 수직 초기화 라인(VL1)은 제1 수평 초기화 라인(HL1)보다 위에 배치될 수 있다.
제1 수평 초기화 라인(HL1)은 제4 및 제5 절연층들(INS4,INS5)에 정의된 제1 컨택홀(CH1')을 통해 제4 트랜지스터(T4)의 제4 드레인 영역(D4)에 연결될 수 있다. 제1 수직 초기화 라인(VL1)은 제6 절연층(INS6)에 정의된 제2 컨택홀(CH2')을 통해 제1 수평 초기화 라인(HL1)에 연결될 수 있다. 도 9에 도시된 컨택홀(CH')은 도 13에 도시된 제1 및 제2 컨택홀들(CH1',CH2')을 포함할 수 있다.
제1 수직 초기화 라인(VL1)은 제1 수평 초기화 라인(HL1)을 통해 제4 트랜지스터(T4)에 연결될 수 있다. 제1 초기화 전압(VINT)은 제1 수직 초기화 라인(VL1) 및 제1 수평 초기화 라인(HL1)을 통해 제4 트랜지스터(T4)에 제공될 수 있다.
도시하지 않았으나, 제2 수직 초기화 라인(VL2) 및 제2 수평 초기화 라인(HL2)은 제1 수직 초기화 라인(VL1) 및 제1 수평 초기화 라인(HL1)과 각각 같은 층에 배치될 수 있다. 또한, 제2 수직 초기화 라인(VL2) 및 제2 수평 초기화 라인(HL2)은, 실질적으로, 제1 수직 초기화 라인(VL1) 및 제1 수평 초기화 라인(HL1)과 같은 연결 구조로 연결될 수 있다. 제2 수직 초기화 라인(VL2)은 제2 수평 초기화 라인(HL2)을 통해 제7 트랜지스터(T7)에 연결될 수 있다.
도 14는 비교 실시 예에 따른 비교 표시 패널의 구성을 보여주는 도면이다.
예시적으로, 도 14는 도 9에 대응하는 평면도로 도시되었으며, 이하, 도 9에 도시된 구성과 다른 구성을 위주로, 도 14에 도시된 구성들이 설명될 것이다.
도 14를 참조하면, 공통 라인(CL1)은 제1 변(SI1)에 인접하게 배치될 수 있다. 제1 수직 초기화 라인들(VL1)은 공통 라인(CL1)에 연결될 수 있다. 도 9와 달리, 제1 수직 초기화 라인들(VL1)에 연결된 공통 라인(CL1)은 제1 라운드 코너(CR1) 및 제2 라운드 코너(CR2)에 인접하게 배치되지 않을 수 있다.
제1 수직 초기화 라인들(VL1)은 제1 라운드 코너(CR1) 및 제2 라운드 코너(CR2)에 인접하게 배치되지 않을 수 있다. 제1 수직 초기화 라인들(VL1)은 제2 방향(DR2)으로 서로 반대하는 제1 라운드 코너(CR1)와 제3 라운드 코너(CR3) 사이 및 제2 방향(DR2)으로 서로 반대하는 제2 라운드 코너(CR2)와 제3 라운드 코너(CR3) 사이에 배치되지 않을 수 있다.
제2 방향(DR2)으로 서로 반대하는 제1 라운드 코너(CR1)와 제3 라운드 코너(CR3) 사이 및 제2 방향(DR2)으로 서로 반대하는 제2 라운드 코너(CR2)와 제3 라운드 코너(CR3) 사이의 영역들은 사이드 영역들(SA)로 정의될 수 있다. 사이드 영역들(SA) 사이의 영역은 중심 영역(CA)으로 정의되고, 제1 수직 초기화 라인들(VL1)은 중심 영역(CA)에 배치될 수 있다.
사이드 영역들(SA)에 제1 수직 초기화 라인들(VL1)이 배치되지 않고, 중심 영역(CA)에 제1 수직 초기화 라인들(VL1)이 배치될 때, 중심 영역(CA)에 배치된 화소들(PX)에 대한 라인 저항과 사이드 영역들(SA)에 배치된 화소들(PX)에 대한 라인 저항이 다를 수 있다. 이러한 경우, 중심 영역(CA)에 배치된 화소들(PX)과 사이드 영역들(SA)에 배치된 화소들(PX) 사이에 화질(image quality) 차이가 발생하여, 표시 품질이 저하될 수 있다.
도시하지 않았으나, 비교 표시 패널(DP)에서, 제2 초기화 라인(VIL2) 및 제2 초기화 라인(VIL2)에 연결된 공통 라인 역시, 제1 초기화 라인(VIL1) 및 공통 라인(CL1)과 실질적으로 동일한 형태로 배치될 수 있다. 따라서, 전술한 바와 같이, 표시 품질이 저하될 수 있다.
도 9 및 도 10을 참조하면, 본 발명의 실시 예에서, 도 14에 도시된 사이드 영역들(SA)에도 제1 수직 초기화 라인들(VL1) 및 제2 수직 초기화 라인들(VL2)이 배치될 수 있다. 이러한 경우, 중심 영역(CA)에 배치된 화소들(PX)에 대한 라인 저항과 사이드 영역들(SA)에 배치된 화소들(PX)에 대한 라인 저항이 보다 균일해 질 수 있다. 따라서, 중심 영역(CA)에 배치된 화소들(PX)과 사이드 영역들(SA)에 배치된 화소들(PX) 사이의 화질 차이가 감소하여, 표시 품질이 향상될 수 있다.
도 15 내지 도 17은 본 발명의 다양한 실시 예들에 따른 공통 라인들의 구성들을 보여주는 도면이다.
예시적으로, 도 15 내지 도 17은 도 9에 대응하는 평면으로 도시하였으며, 이하 도 9에 도시된 구성과 다른 구성들을 위주로, 도 15 내지 도 17에 도시된 구성들이 설명될 것이다.
또한, 도 15 내지 도 17에는 제1 초기화 라인(VIL1)에 연결된 공통 라인들(CL-1,CL-2,CL-3)이 도시되었으나, 제2 초기화 라인(VIL2)에 연결된 공통 라인들도 실질적으로, 공통 라인들(CL-1,CL-2,CL-3)과 동일한 형태를 가질 수 있다.
도 15를 참조하면, 공통 라인(CL-1)은 제1, 제2, 및 제3 변들(SI1,SI2,SI3) 및 제1, 제2, 및 제3 라운드 코너들(CR1,CR2,CR3)을 따라 연장할 수 있다. 공통 라인(CL-1)은 제1, 제2, 및 제3 변들(SI1,SI2,SI3) 및 제1, 제2, 및 제3 라운드 코너들(CR1,CR2,CR3)에 인접하게 배치될 수 있다.
제1 수직 초기화 라인들(VL1)은 공통 라인(CL-1)에 연결될 수 있다. 도 9와 비교하여, 제1 수직 초기화 라인들(VL1)은 제3 라운드 코너들(CR3)에 인접한 공통 라인(CL-1)에 더 연결될 수 있다.
도 16을 참조하면, 공통 라인(CL-2)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 따라서, 도 15와 비교하여 공통 라인(CL-2)은 제4 변(SI4)을 따라 더 연장될 수 있다.
제1 수직 초기화 라인들(VL1)은 공통 라인(CL-2)에 연결될 수 있다. 도 16과 비교하여 제1 수직 초기화 라인들(VL1)은 비표시 영역(NDA)으로 연장하여 제4 변(SI4)에 인접한 공통 라인(CL-2)에 더 연결될 수 있다.
도 17을 참조하면, 공통 라인(CL-3)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 제1 수직 초기화 라인들(VL1)은 비표시 영역(NDA)으로 연장하여 공통 라인(CL-3)에 연결될 수 있다. 제1 수평 초기화 라인들(HL1)은 비표시 영역(NDA)으로 연장하여 공통 라인(CL-3)에 연결될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
표시 영역에서 화소들에 대한 라인 저항들을 균일하게 형성하여, 표시 품질을 향상시킬 수 있는 표시 장치가 사용자에게 제공될 수 있으므로, 본 발명은 산업상 이용가능성이 높다.

Claims (21)

  1. 표시 영역에 배치된 복수개의 화소들;
    상기 화소들에 연결된 복수개의 주사 라인들;
    상기 화소들에 연결된 복수개의 데이터 라인들;
    상기 화소들에 연결된 복수개의 수직 초기화 라인들; 및
    상기 표시 영역 주변의 비표시 영역에 배치된 공통 라인을 포함하고,
    상기 표시 영역은, 제1 방향으로 연장하는 제1 변, 상기 제1 변의 일단에 인접하여 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 변, 및 상기 제1 변의 상기 일단을 상기 제1 변의 상기 일단에 인접한 상기 제2 변의 일단에 연결하는 제1 라운드 코너를 포함하고,
    상기 공통 라인은 상기 제1 변 및 상기 제1 라운드 코너에 인접하고,
    상기 수직 초기화 라인들은 상기 제1 변 및 상기 제1 라운드 코너에 인접하고, 상기 공통 라인에 연결되고, 상기 공통 라인으로부터 상기 제2 방향으로 연장하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 공통 라인은 상기 제2 변에 인접한 비표시 영역에 배치되지 않는 표시 장치.
  3. 제 1 항에 있어서,
    상기 공통 라인은,
    상기 비표시 영역에 배치되고, 상기 제1 변에 인접한 제1 공통 라인; 및
    상기 비표시 영역에 배치되고, 상기 제1 라운드 코너에 인접한 제2-1 공통 라인을 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 공통 라인은 상기 제1 방향으로 연장하고, 상기 제2-1 공통 라인은 상기 제1 공통 라인으로부터 연장되어 상기 제1 라운드 코너에 대응하는 곡선 형상을 갖는 표시 장치.
  5. 제 3 항에 있어서,
    상기 제1 공통 라인은 초기화 전압을 수신하는 패드에 연결되는 표시 장치.
  6. 제 3 항에 있어서,
    상기 비표시 영역에 배치되고, 상기 제2 변 및 상기 제1 라운드 코너에 인접하여, 상기 주사 라인들에 연결된 주사 구동부를 더 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제2-1 공통 라인은 상기 주사 구동부와 상기 제1 라운드 코너 사이에 배치되는 표시 장치.
  8. 제 6 항에 있어서,
    상기 제1 공통 라인으로부터 상기 표시 영역과 상기 주사 라인들 사이로 연장하는 리페어 초기화 라인; 및
    상기 표시 영역과 상기 주사 라인 사이에 배치되고 상기 주사 구동부에 인접한 리페어 화소 회로를 더 포함하고,
    상기 리페어 초기화 라인은 상기 화소 회로에 연결되는 표시 장치.
  9. 제 3 항에 있어서,
    상기 표시 영역은, 상기 제1 변의 타단에 인접하여 상기 제2 방향으로 연장하는 제3 변, 및 상기 제1 변의 상기 타단을 상기 제1 변의 상기 타단에 인접한 상기 제3 변의 일단에 연결하는 제2 라운드 코너를 더 포함하고,
    상기 공통 라인은,
    상기 비표시 영역에 배치되고, 상기 제2 라운드 코너에 인접한 제2-2 공통 라인을 더 포함하고,
    상기 수직 초기화 라인들은, 상기 제2 라운드 코너에 인접하게 더 배치되어, 상기 제2-2 공통 라인에 더 연결되고, 상기 제2-2 공통 라인으로부터 상기 제2 방향으로 연장하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 공통 라인은 상기 제3 변에 인접한 비표시 영역에 배치되지 않는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제2-2 공통 라인은 상기 제1 공통 라인으로부터 연장되고, 상기 제2 라운드 코너에 대응하는 곡선 형상을 갖는 표시 장치.
  12. 제 9 항에 있어서,
    상기 화소들에 연결된 복수개의 발광 라인들; 및
    상기 비표시 영역에 배치되고, 상기 제3 변 및 상기 제2 라운드 코너에 인접하여, 상기 발광 라인들에 연결된 발광 구동부를 더 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제2-2 공통 라인은 상기 발광 구동부와 상기 제2 라운드 코너 사이에 배치되는 표시 장치.
  14. 제 1 항에 있어서,
    상기 표시 영역에 배치되고, 상기 수직 초기화 라인들과 교차하도록 연장하는 복수개의 수평 초기화 라인들을 더 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 수평 초기화 라인들은 상기 수직 초기화 라인들 및 상기 화소들에 연결된 표시 장치.
  16. 제 15 항에 있어서,
    상기 수직 초기화 라인들과 상기 수평 초기화 라인들은 서로 다른층에 배치되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 수직 초기화 라인들은 상기 수평 초기화 라인들보다 위에 배치되는 표시 장치.
  18. 제 14 항에 있어서,
    상기 공통 라인은 상기 표시 영역을 둘러싸도록 배치되고,
    상기 수직 초기화 라인들 및 상기 수평 초기화 라인들은 상기 비표시 영역으로 연장하여 상기 공통 라인에 연결된 표시 장치.
  19. 표시 영역 내에 배치된 복수개의 화소들;
    상기 화소들에 연결된 복수개의 주사 라인들;
    상기 화소들에 연결된 복수개의 데이터 라인들;
    상기 표시 영역 주변의 비표시 영역에 배치된 공통 라인; 및
    상기 화소들에 연결된 복수개의 수직 초기화 라인들을 포함하고,
    상기 표시 영역은,
    제1 방향으로 연장하는 제1 변, 상기 제1 변의 양단들에 각각 인접하여 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 변 및 제3 변, 상기 제1 변과 상기 제2 변을 연결하는 제1 라운드 코너, 및 상기 제1 변과 상기 제2 변을 연결하는 제2 라운드 코너를 포함하고,
    상기 공통 라인은 상기 제1 변, 상기 제1 라운드 코너, 및 상기 제2 라운드 코너에 인접하고,
    상기 수직 초기화 라인들은 상기 제1 변, 상기 제1 라운드 코너, 및 상기 제2 라운드 코너에 인접하고, 상기 공통 라인에 연결되고, 상기 공통 라인으로부터 상기 제2 방향으로 연장하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 공통 라인은 상기 제2 변 및 상기 제3 변에 인접한 비표시 영역에 배치되지 않는 표시 장치.
  21. 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 사각형의 변들 및 상기 변들을 잇는 라운드 코너들을 포함하는 표시 영역 내에 배치된 복수개의 화소들;
    상기 화소들에 연결된 복수개의 주사 라인들;
    상기 화소들에 연결된 복수개의 데이터 라인들;
    상기 표시 영역 주변의 비표시 영역에 배치되고, 상기 변들 및 상기 라운드 코너들 중 서로 인접한 적어도 하나의 변 및 적어도 하나의 라운드 코너에 인접한 공통 라인; 및
    상기 적어도 하나의 변 및 상기 적어도 하나의 라운드 코너에 인접하게 배치되어 상기 화소들 및 상기 공통 라인에 연결된 복수개의 수직 초기화 라인들을 포함하고,
    상기 수직 초기화 라인들은 상기 공통 라인으로부터 상기 적어도 하나의 변의 연장 방향과 교차하는 방향으로 연장하는 표시 장치.
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