WO2023008757A1 - 반도체 발광소자를 포함하는 디스플레이 장치 - Google Patents

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assembly
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방규현
이슬
장훈
김민석
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엘지전자 주식회사
엘지디스플레이 주식회사
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    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement

Definitions

  • the embodiment relates to a display device, and more particularly, to a display device using a semiconductor light emitting device.
  • Display devices used in computer monitors, TVs, and mobile phones include organic light emitting displays (OLEDs) that emit light by themselves, liquid crystal displays (LCDs) that require a separate light source, and micro-LEDs. display, etc.
  • OLEDs organic light emitting displays
  • LCDs liquid crystal displays
  • micro-LEDs micro-LEDs. display, etc.
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position by itself in a fluid, and is an advantageous method for realizing a large-screen display device.
  • the wiring electrode when a step is formed in the assembly wiring, the wiring electrode is vulnerable in the step area and may be damaged due to external impact or during assembly. Therefore, it is time to require a technology capable of protecting the wiring electrode in the step area.
  • a technical problem of the embodiment is to provide a display device in which an assembly rate of a light emitting device is improved by implementing assembled wiring in various forms.
  • a technical problem of the embodiment is to provide a display device preventing corrosion of assembled wiring.
  • a technical problem of the embodiment is to provide a display device in which a step is prevented from occurring in assembled wiring.
  • a technical problem of the embodiment is to provide a display device capable of protecting the assembled wiring in the stepped region when a step is formed in the assembled wiring.
  • the tasks of the embodiments are not limited to the tasks mentioned above, but include what can be grasped from the specification.
  • a display device including a semiconductor light emitting device includes a substrate, first assembly wires and second assembly wires alternately disposed on the substrate and spaced apart from each other;
  • a planarization layer disposed on the first assembly wiring and the second assembly wiring, having an opening, and a light emitting element disposed inside the opening, and having a first electrode overlapping the first assembly wiring and the second assembly wiring; and the first assembly line and the second assembly line may be disposed on the same layer.
  • the first electrode may be bonded to one of the first assembly line and the second assembly line.
  • the first assembly wiring includes a first conductive layer disposed on the substrate and a first cladding layer in contact with the first conductive layer
  • the second assembly wiring includes a second conductive layer disposed on the substrate. And a second clad layer in contact with the second conductive layer
  • the first electrode may contact the second clad layer.
  • the first conductive layer and the second conductive layer may include the same material, and the first cladding layer and the second cladding layer may include the same material.
  • the first conductive layer and the second conductive layer may overlap the planarization layer, and a portion of each of the first cladding layer and the second cladding layer may be disposed inside the opening.
  • the first cladding layer and the first conductive layer may be in contact with each other through the insulating layer, and the second cladding layer and the second conductive layer may be in contact with each other through the insulating layer.
  • the first clad layer may be disposed below the first conductive layer, and the second clad layer may be disposed below the second conductive layer.
  • the first cladding layer covers the first conductive layer on the first conductive layer
  • the second cladding layer may cover the second conductive layer on the second conductive layer.
  • a first insulating layer interposed between a side surface of the planarization layer overlapping the first conductive layer and the opening may be further included.
  • the first clad layer and the second clad layer may vertically overlap, and the second clad layer may include an electrode hole in a region vertically overlapping the first clad layer.
  • the display device including the semiconductor light emitting device includes a substrate, first and second assembly wires alternately disposed on the substrate and spaced apart from each other, and on the first assembly wiring or the second assembly wiring.
  • An insulating layer disposed on, a planarization layer disposed on the first assembly wiring and the second assembly wiring, and having an opening, disposed inside the opening, and a first electrode comprising the first assembly wiring and the second assembly wiring. It may include a light emitting element overlapping and a step protection layer overlapping with the first assembled wiring or the second assembled wiring disposed below the insulating layer.
  • the step protection layer may overlap the planarization layer.
  • the first assembly wiring includes a first conductive layer and a first cladding layer electrically connected to the first conductive layer
  • the second assembly wiring includes a second conductive layer and electrically connected to the second conductive layer. It may include a second clad layer, the first conductive layer and the first clad layer may include different materials, and the second conductive layer and the second clad layer may include different materials.
  • Both the first clad layer and the second clad layer may extend into the opening.
  • the first clad layer may cover the first conductive layer, and the second clad layer may cover the second conductive layer.
  • the second conductive layer may include the same material as the step protection layer.
  • the first clad layer may be disposed below the first conductive layer, and the second clad layer may be disposed below the second conductive layer.
  • the step protection layer may cover upper and side surfaces of the first conductive layer.
  • a first insulating layer interposed between a side surface of the planarization layer overlapping the first conductive layer and the opening may be further included.
  • the first clad layer and the second clad layer may vertically overlap, and the second clad layer may include an electrode hole in a region vertically overlapping the first clad layer.
  • the cladding layer of the assembled wiring under the conductive layer, it is possible to prevent the occurrence of a step due to the thickness of the conductive layer, and the thickness of the passivation layer disposed to cover the cladding layer can be kept constant, thereby maintaining a plurality of There is a technical effect of facilitating self-assembly of the light emitting device through assembly wiring.
  • a step protection layer is disposed on the lower assembly line, thereby reducing corrosion and self-assembly failure of the assembly line.
  • the embodiment has a technical effect of preventing corrosion of the conductive layer by using a cladding layer resistant to corrosion.
  • the embodiment has a technical effect of protecting the assembled wiring by disposing an insulating layer in the stepped region when a step occurs in the assembled wiring.
  • the embodiment has a technical effect of improving the assembly force of the light emitting device by arranging the first assembly wiring and the second assembly wiring to vertically overlap.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic enlarged plan view of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • 4A and 4B are process charts for explaining a method of manufacturing a display device according to an embodiment.
  • FIG. 5 is a cross-sectional view of a display device according to a second embodiment.
  • FIG. 6 is a cross-sectional view of a display device according to a third embodiment.
  • FIG. 7 is a cross-sectional view of a display device according to a fourth embodiment.
  • FIG. 8 is a cross-sectional view of a display device according to a fifth embodiment.
  • FIG 9 is a cross-sectional view of a display device according to a sixth embodiment.
  • FIG. 10 is a cross-sectional view of a display device according to a seventh embodiment.
  • FIG. 11 is a cross-sectional view of a display device according to an eighth embodiment.
  • Fig. 12 is an enlarged perspective view of a part of the eighth embodiment.
  • Display devices described in this specification include digital TVs, mobile phones, smart phones, laptop computers, digital broadcasting terminals, personal digital assistants (PDAs), portable multimedia players (PMPs), navigation devices, and slates. ) PC, tablet PC, ultra-book, desktop computer, etc. may be included.
  • PDAs personal digital assistants
  • PMPs portable multimedia players
  • PC tablet PC
  • ultra-book desktop computer, etc.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the substrate 110 and the plurality of sub-pixels SP among various components of the display device 100 are illustrated for convenience of explanation.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • the substrate 110 is a component for supporting various components included in the display device 100 and may be made of an insulating material.
  • the substrate 110 may be made of glass or resin.
  • the substrate 110 may be made of a polymer or plastic, or may be made of a material having flexibility.
  • the substrate 110 includes a display area AA and a non-display area NA.
  • the display area AA is an area where a plurality of sub-pixels SP are disposed to display an image.
  • Each of the plurality of sub-pixels SP is an individual unit emitting light, and a light emitting element LED and a driving circuit are formed in each of the plurality of sub-pixels SP.
  • the plurality of sub-pixels SP may include a red sub-pixel, a green sub-pixel, a blue sub-pixel, and/or a white sub-pixel, but are not limited thereto.
  • a description will be made on the assumption that the plurality of sub-pixels SP includes a red sub-pixel, a green sub-pixel, and a blue sub-pixel, but is not limited thereto.
  • the non-display area NA is an area in which an image is not displayed, and is an area where various wires, driving ICs, etc. for driving the sub-pixels SP disposed in the display area AA are disposed.
  • various ICs such as a gate driver IC and a data driver IC and driving circuits may be disposed in the non-display area NA.
  • the non-display area NA may be located on the rear surface of the substrate 110, that is, the surface without the sub-pixel SP, or may be omitted, and is not limited to what is shown in the drawings.
  • the display device 100 of the embodiment may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • FIGS. 2 and 3 are referred to together for a more detailed description of the plurality of sub-pixels SP.
  • FIG. 2 is a schematic enlarged plan view of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • the display device 100 includes a plurality of scan wires (SL), a plurality of data wires (DL), a plurality of high-potential power supply wires (VDD), and a plurality of assembly wires.
  • a storage capacitor (ST) a semiconductor light emitting device (LED), a light blocking layer (LS), a buffer layer 111, a gate insulating layer 112, a plurality of passivation layers 113, 115, and 116, a plurality of planarization layers 114, 117, 118), a connection electrode CE, and a pixel electrode PE.
  • the wiring 120 extends in a column direction between the plurality of sub-pixels SP, and the plurality of scan lines SL and the third layer VDD3 of the high-potential power supply line VDD are connected to the plurality of sub-pixels SP. It may extend in the row direction between them.
  • a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the first layer VDD1 of the high potential power line VDD and the light blocking layer LS may be disposed on the substrate 110 .
  • the high-potential power supply line VDD is a line that transmits a high-potential power supply voltage to each of the plurality of sub-pixels SP.
  • the plurality of high-potential power lines VDD may transmit high-potential power voltages to the second transistor TR2 of each of the plurality of sub-pixels SP.
  • the plurality of high potential power supply lines VDD may be formed of a single layer or a plurality of layers.
  • the plurality of high potential power lines VDD are formed of a plurality of layers. do.
  • the high potential power line VDD includes a plurality of first layers VDD1 and a plurality of second layers VDD2 and a plurality of third layers VDD3 connecting them.
  • the first layer VDD1 may extend in a column direction between each of the plurality of sub-pixels SP.
  • a light blocking layer LS may be disposed on each of the plurality of sub-pixels SP on the substrate 110 .
  • the light blocking layer LS blocks light incident from a lower portion of the substrate 110 to the second active layer ACT2 of the second transistor TR2 to be described later, thereby minimizing leakage current.
  • the buffer layer 111 may be disposed on the first layer VDD1 of the high potential power line VDD and the light blocking layer LS.
  • the buffer layer 111 may reduce penetration of moisture or impurities through the substrate 110 .
  • the buffer layer 111 may include, for example, a single layer or a multi-layer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the buffer layer 111 may be omitted depending on the type of substrate 110 or the type of transistor, but is not limited thereto.
  • a plurality of scan lines SL, a plurality of reference lines RL, a plurality of data lines DL, a first transistor TR1, a second transistor TR2, a third transistor TR3, and a storage capacitor ST. may be disposed on the buffer layer 111 .
  • the first transistor TR1 may be disposed in each of the plurality of sub-pixels SP.
  • the first transistor TR1 may include a first active layer ACT1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the first active layer ACT1 may be disposed on the buffer layer 111 .
  • the first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 may be disposed on the first active layer ACT1.
  • the gate insulating layer 112 is an insulating layer for insulating the first active layer ACT1 and the first gate electrode GE1, and may include a single layer or a multi-layer of silicon oxide (SiOx) or silicon nitride (SiNx). However, it is not limited thereto.
  • the first gate electrode GE1 may be disposed on the gate insulating layer 112 .
  • the first gate electrode GE1 may be electrically connected to the scan line SL.
  • the first gate electrode GE1 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • the first passivation layer 113 may be disposed on the first gate electrode GE1. A contact hole through which each of the first source electrode SE1 and the first drain electrode DE1 is connected to the first active layer ACT1 is formed in the first passivation layer 113 .
  • the first passivation layer 113 is an insulating layer for protecting the lower portion of the first passivation layer 113, and may be composed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. It doesn't work.
  • a first source electrode SE1 and a first drain electrode DE1 electrically connected to the first active layer ACT1 may be disposed on the first passivation layer 113 .
  • the first drain electrode DE1 may be connected to the data line DL, and the first source electrode SE1 may be connected to the second gate electrode GE2 of the second transistor TR2.
  • the first source electrode SE1 and the first drain electrode DE1 may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium ( Cr) or an alloy thereof, but is not limited thereto.
  • the first source electrode SE1 and the first drain electrode DE1 are respectively connected to the second gate electrode GE2 and the data line DL, but the first source electrode depends on the type of transistor.
  • SE1 may be connected to the data line DL, and the first drain electrode DE1 may be connected to the second gate electrode GE2 of the second transistor TR2, but is not limited thereto.
  • the first transistor TR1 may be turned on or turned off according to a scan signal when the first gate electrode GE1 is connected to the scan line SL.
  • the first transistor TR1 may transmit a data voltage to the second gate electrode GE2 of the second transistor TR2 based on the scan signal and may be referred to as a switching transistor.
  • a plurality of data lines DL and a plurality of reference lines RL along with the first gate electrode GE1 may be disposed on the gate insulating layer 112 .
  • the plurality of data lines DL and reference lines RL may be formed of the same material and process as those of the first gate electrode GE1.
  • the plurality of data lines DL are wires that transfer data voltages to each of the plurality of sub-pixels SP.
  • the plurality of data lines DL may transfer data voltages to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • the plurality of data lines DL include a data line DL transferring data voltages to the red sub-pixel SPR, a data line DL transferring data voltages to the green sub-pixel SPG, and a blue sub-pixel SPG. It may include a data line DL that transmits data voltages to the pixel SPB.
  • the plurality of reference lines RL is a line that transmits a reference voltage to each of the plurality of sub-pixels SP.
  • the plurality of reference wires RL may transfer the reference voltage to the third transistor TR3 of each of the plurality of sub-pixels SP.
  • a second transistor TR2 may be disposed in each of the plurality of sub-pixels SP.
  • the second transistor TR2 may include a second active layer ACT2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • the second active layer ACT2 may be disposed on the buffer layer 111 .
  • the second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 112 may be disposed on the second active layer ACT2 , and a second gate electrode GE2 may be disposed on the gate insulating layer 112 .
  • the second gate electrode GE2 may be electrically connected to the first source electrode SE1 of the first transistor TR1.
  • the second gate electrode GE2 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • the first passivation layer 113 may be disposed on the second gate electrode GE2 , and the second source electrode SE2 and the second drain electrode DE2 may be disposed on the first passivation layer 113 .
  • the second source electrode SE2 is electrically connected to the second active layer ACT2.
  • the second drain electrode DE2 is electrically connected to the second active layer ACT2 and electrically connected to the high potential power line VDD.
  • the second drain electrode DE2 may be disposed between the first layer VDD1 and the second layer VDD2 of the high potential power line VDD and electrically connected to the high potential power line VDD.
  • the second transistor TR2 has a second gate electrode GE2 connected to the first source electrode SE1 of the first transistor TR1 and is turned on by a data voltage transmitted when the first transistor TR1 is turned on. can be on Also, since the turned-on second transistor TR2 may transfer driving current to the light emitting device LED based on the high potential power supply voltage from the high potential power line VDD, it may be referred to as a driving transistor.
  • the third transistor TR3 may be disposed in each of the plurality of sub-pixels SP.
  • the third transistor TR3 includes a third active layer ACT3, a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3.
  • the third active layer ACT3 may be disposed on the buffer layer 111 .
  • the third active layer ACT3 may be made of a semiconductor material such as oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 112 may be disposed on the third active layer ACT3 , and a third gate electrode GE3 may be disposed on the gate insulating layer 112 .
  • the third gate electrode GE3 is connected to the scan line SL, and the third transistor TR3 can be turned on or off by a scan signal.
  • the third gate electrode GE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • the third gate electrode GE3 and the first gate electrode GE1 are connected to the same scan line SL
  • the third gate electrode GE3 is a different scan line from the first gate electrode GE1. (SL) may be connected, but is not limited thereto.
  • the first passivation layer 113 may be disposed on the third gate electrode GE3 , and the third source electrode SE3 and the third drain electrode DE3 may be disposed on the first passivation layer 113 .
  • the third source electrode SE3 is integrally formed with the second source electrode SE2 and is electrically connected to the third active layer ACT3 and electrically connected to the second source electrode SE2 of the second transistor TR2. can be connected to Also, the third drain electrode DE3 may be electrically connected to the reference line RL.
  • the third transistor TR3 electrically connected to the second source electrode SE2 of the second transistor TR2 as a driving transistor, the reference line RL, and the storage capacitor ST may be referred to as a sensing transistor.
  • a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the storage capacitor ST may include a first capacitor electrode ST1 and a second capacitor electrode ST2.
  • the storage capacitor ST is connected between the second gate electrode GE2 and the second source electrode SE2 of the second transistor TR2 and stores a voltage so that the light emitting element LED emits light while the second transistor ( The voltage level of the gate electrode of TR2) may be kept constant.
  • the first capacitor electrode ST1 may be integrally formed with the second gate electrode GE2 of the second transistor TR2. Accordingly, the first capacitor electrode ST1 may be electrically connected to the second gate electrode GE2 of the second transistor TR2 and the first source electrode SE1 of the first transistor TR1.
  • a second capacitor electrode ST2 may be disposed on the first capacitor electrode ST1 with the first passivation layer 113 therebetween.
  • the second capacitor electrode ST2 may be integrally formed with the second source electrode SE2 of the second transistor TR2 and the third source electrode SE3 of the third transistor TR3. Accordingly, the second capacitor electrode ST2 may be electrically connected to the second transistor TR2 and the third transistor TR3.
  • first source electrode SE1 , the first drain electrode DE1 , the second source electrode SE2 , the second drain electrode DE2 , the third source electrode SE3 , the third drain electrode DE3 and A plurality of scan lines SL along with the second capacitor electrode ST2 may be disposed on the first passivation layer 113 .
  • the plurality of scan lines SL is a line that transmits a scan signal to each of the plurality of sub-pixels SP.
  • the plurality of scan lines SL may transfer scan signals to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • each of the plurality of scan lines SL may extend in a row direction and transmit a scan signal to a plurality of sub-pixels SP disposed in the same row.
  • the first planarization layer 114 includes a plurality of scan lines SL, a plurality of reference lines RL, a plurality of data lines DL, a first transistor TR1, a second transistor TR2, 3 may be disposed on the transistor TR3 and the storage capacitor ST.
  • the first planarization layer 114 may planarize an upper portion of the substrate 110 on which a plurality of transistors are disposed.
  • the first planarization layer 114 may be composed of a single layer or multiple layers, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • the second passivation layer 115 may be disposed on the first planarization layer 114 .
  • the second passivation layer 115 is an insulating layer for protecting the lower portion of the second passivation layer 115 and improving the adhesion of the components formed on the second passivation layer 115, and is made of silicon oxide (SiOx) or It may be composed of a single layer or multiple layers of silicon nitride (SiNx), but is not limited thereto.
  • the second layer VDD2 of the high potential power supply line VDD, the plurality of first assembly lines 121 among the plurality of assembly lines 120, and the connection electrode CE may be disposed on the second passivation layer 115.
  • the plurality of assembly lines 120 generate an electric field for aligning the plurality of light emitting devices (LED) when manufacturing the display device 100, and generate an electric field for arranging the plurality of light emitting devices (LED) when the display device 100 is driven. It may be a wire supplying a low-potential power supply voltage. Accordingly, the assembled wiring 120 may be referred to as a low-potential power supply wiring.
  • the plurality of assembly wires 120 may be disposed in a column direction along the plurality of sub-pixels SP disposed on the same line. The plurality of assembly wires 120 may be disposed to overlap a plurality of sub-pixels SP disposed in the same column.
  • one first assembly wire 121 and one second assembly wire 122 are disposed in the red sub-pixel SPR disposed in the same column, and one first assembly wire 121 is disposed in the green sub-pixel SPG ( 121) and the second assembly wire 122 may be disposed, and one first assembly wire 121 and one second assembly wire 122 may be disposed in the blue sub-pixel SPB.
  • the plurality of assembly wires 120 may include a plurality of first assembly wires 121 and a plurality of second assembly wires 122 .
  • the same low potential voltage as AC may be applied to the plurality of first assembly wires 121 and the plurality of second assembly wires 122 .
  • the plurality of first assembly wires 121 and the plurality of second assembly wires 122 may be alternately disposed.
  • one first assembly line 121 and one second assembly line 122 may be disposed adjacent to each other.
  • the plurality of first assembly wires 121 and the plurality of second assembly wires 122 may be made of a conductive material, such as copper (Cu) or chromium (Cr), but are not limited thereto.
  • the plurality of first assembly wires 121 may include a first conductive layer 121a and a first clad layer 121b.
  • the first conductive layer 121a may be disposed on the second passivation layer 115 .
  • the first cladding layer 121b may contact the first conductive layer 121a.
  • the first cladding layer 121b may be disposed to cover the top and side surfaces of the first conductive layer 121a.
  • the first conductive layer 121a may have a greater thickness than the first cladding layer 121b.
  • the first clad layer 121b is made of a material that is more resistant to corrosion than the first conductive layer 121a, and when manufacturing the display device 100, the first conductive layer 121a of the first assembly line 121 and the second assembly line ( Short circuit defects due to migration between the second conductive layers 122a of 122 can be minimized.
  • the first cladding layer 121b may be made of molybdenum (Mo), molybdenum titanium (MoTi), etc., but is not limited thereto.
  • a second layer VDD2 of the high potential power line VDD may be disposed on the second passivation layer 115 .
  • the second layer VDD2 extends in a column direction between each of the plurality of sub-pixels SP and may overlap the first layer VDD1.
  • the first layer VDD1 and the second layer VDD2 may be electrically connected through contact holes formed in insulating layers formed between the first layer VDD1 and the second layer VDD2.
  • the second layer VDD2 may be formed of the same material and process as the first assembly line 121 , but is not limited thereto.
  • connection electrode CE may be disposed on each of the plurality of sub-pixels SP.
  • the connection electrode CE may be electrically connected to the second capacitor electrode ST2 and the second source electrode SE2 of the second transistor TR2 through a contact hole formed in the second passivation layer 115 .
  • the connection electrode CE is an electrode for electrically connecting the light emitting element LED and the second transistor TR2 which is a driving transistor, and may include a first connection layer CE1 and a second connection layer CE2.
  • the first connection layer CE1 may be formed of the same material as the first conductive layer 121a of the first assembly line 121
  • the second connection layer CE2 may be formed of the same material as the first clad layer 121a of the first assembly line 121. It may be formed of the same material on the same layer as the layer 121b.
  • the third passivation layer 116 may be disposed on the second layer VDD2 , the first assembly line 121 , and the connection electrode CE.
  • the third passivation layer 116 is an insulating layer for protecting the lower portion of the third passivation layer 116, and may be composed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. It doesn't work.
  • the third passivation layer 116 may function as an insulating layer to prevent a short circuit defect due to migration between the first assembly line 121 and the second assembly line 122 when the display device 100 is manufactured. , This will be described later with reference to FIGS. 4A and 4B.
  • a plurality of second assembled wires 122 may be disposed on the third passivation layer 116 . As described above, each of the plurality of second assembly wires 122 is disposed in a plurality of sub-pixels SP disposed on the same line, and the plurality of first assembly wires 121 and the plurality of second assembly wires 122 may be spaced apart from each other.
  • Each of the plurality of second assembly lines 122 may include a second conductive layer 122a and a second clad layer 122b.
  • the second conductive layer 122a may be disposed on the third passivation layer 116 .
  • the second clad layer 122b may be in contact with and electrically connected to the second conductive layer 122a.
  • the second cladding layer 122b may be disposed to cover the top and side surfaces of the second conductive layer 122a.
  • the second conductive layer 122a may have a greater thickness than the second cladding layer 122b.
  • the second clad layer 122b is also made of a material that is more resistant to corrosion than the second conductive layer 122a, similar to the first clad layer 121b, and is assembled with the first assembly wiring 121 when the display device 100 is manufactured. A short circuit defect due to migration between wires 122 can be minimized.
  • the second cladding layer 122b may be made of molybdenum (Mo), molybdenum titanium (MoTi), etc., but is not limited thereto.
  • a second planarization layer 117 may be disposed on the plurality of second assembly wires 122 .
  • the second planarization layer 117 may be composed of a single layer or multiple layers, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • the second planarization layer 117 includes a plurality of first openings 117a in which each of the plurality of light emitting elements (LEDs) are seated and a plurality of second openings 117b exposing each of the plurality of connection electrodes CE.
  • LEDs light emitting elements
  • the plurality of first openings 117a may be disposed in each of the plurality of sub-pixels SP.
  • one or more first openings 117a may be disposed in one sub-pixel SP.
  • one first opening 117a may be disposed in one sub-pixel SP, or two first openings 117a may be disposed.
  • the plurality of first openings 117a are portions into which a plurality of light emitting devices (LEDs) are inserted, and may also be referred to as pockets.
  • the plurality of first openings 117a may be formed to overlap the plurality of assembly lines 120 .
  • one first opening 117a may overlap the first assembly line 121 and the second assembly line 122 disposed adjacent to each other in one sub-pixel SP.
  • a portion of the second clad layer 122b of the plurality of second assembly lines 122 may be exposed through the first opening 117a.
  • the third passivation layer 116 covers all of the first assembly lines 121 in the first opening 117a, the first assembly line 121 overlaps the first opening 117a, but the first assembly line 121 overlaps the first opening 117a. It may not be exposed at (117a).
  • a layer for forming the second assembly line 122 is deposited on the entire surface of the third passivation layer 116, and the second assembly line 122 is formed.
  • a step of etching a portion of the wire 122 is included.
  • the third passivation layer 116 may be damaged by the etchant in the process of etching the second assembly lines 122 .
  • the insulating properties of the third passivation layer 116 may be weakened in the stepped region A due to weakness in the stepped region A, causing damage to the first cladding layer 121b and the first conductive layer 121a. there is.
  • Damage to the first cladding layer 121b and the first conductive layer 121a may reduce the transfer rate of the light emitting device (LED).
  • the thickness of the third passivation layer 116 can be increased, but the increase in the thickness of the third passivation layer 116 in the first opening 117a weakens the electric field caused by the assembled wiring, so that the light emitting device (LED) may decrease the transfer rate of Therefore, structural improvement is required to solve this problem, and the improved structure will be described in embodiments to be described later.
  • a plurality of second openings 117b may be disposed in a plurality of sub-pixels SP.
  • the plurality of second openings 117b are portions exposing the connection electrode CE of each of the plurality of sub-pixels SP.
  • the connection electrode CE under the second planarization layer 117 is exposed through the plurality of second openings 117b and can be electrically connected to the light emitting element LED, and the driving current from the second transistor TR2 is reduced. It can be transmitted to the light emitting element (LED).
  • the third passivation layer 116 may have a contact hole in an area overlapping the second opening 117b, and the connection electrode CE may include the second planarization layer 117 and the third passivation layer 116 can be exposed from
  • a plurality of light emitting devices may be disposed in the plurality of first openings 117a.
  • the plurality of light emitting devices are light emitting devices (LED) that emit light by current.
  • the plurality of light emitting devices may include light emitting devices (LED) emitting red light, green light, blue light, etc., and a combination thereof may implement light of various colors including white.
  • the light emitting device may be a light emitting diode (LED) or a micro LED, but is not limited thereto. In this case, micro LED means that the size of the light emitting element is 100 ⁇ m or less.
  • a plurality of light emitting elements LEDs are disposed in the red sub-pixel SPR, the green light emitting element 130 disposed in the green sub-pixel SPG, and the blue sub-pixel SPB. It will be described assuming that it includes the blue light emitting device 150.
  • the plurality of light emitting elements (LEDs) are made of light emitting elements (LEDs) emitting light of the same color, and a separate light conversion member that converts light from the plurality of light emitting elements (LEDs) into light of a different color is used.
  • images of various colors may be displayed, but the present invention is not limited thereto.
  • the plurality of light emitting devices LEDs include a red light emitting device 130 disposed on a red sub-pixel SPR, a green light emitting device 140 disposed on a green sub-pixel SPG, and a blue light emitting device 140 disposed on a blue sub-pixel SPB.
  • a light emitting device 150 may be included.
  • Each of the red light emitting device 130, the green light emitting device 140, and the blue light emitting device 150 may include a first semiconductor layer, a second semiconductor layer, a first electrode, and a second electrode in common.
  • the red light emitting device 130 includes a light emitting layer emitting red light
  • the green light emitting device 140 includes a light emitting layer emitting green light
  • the blue light emitting device 150 includes a light emitting layer emitting blue light. can do.
  • the second semiconductor layer 133 may be disposed on the first semiconductor layer 131 .
  • the first semiconductor layer 131 and the second semiconductor layer 133 may be layers formed by doping a specific material with n-type and p-type impurities.
  • the first semiconductor layer 131 and the second semiconductor layer 133 may include an AlInGaP-based semiconductor layer, for example, a p-p material such as indium aluminum phosphide (InAlP) or gallium arsenide (GaAs). It may be a layer doped with n-type or n-type impurities.
  • the p-type impurity may be magnesium (Mg), zinc (Zn), or beryllium (Be), and the n-type impurity may be silicon (Si), germanium (Ge), or tin (Sn), but is not limited thereto. don't
  • An emission layer 132 emitting red light may be disposed between the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may emit light by receiving holes and electrons from the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light-emitting layer 132 may have a single-layer or multi-quantum well (MQW) structure.
  • the light-emitting layer 132 converts injected electric energy into light having a specific wavelength within a range of about 570 nm to about 630 nm. can The change of a specific wavelength is influenced by the size of the band gap of the light emitting diode.
  • the size of the band gap can be adjusted by changing the composition ratio of Al and Ga. For example, as the composition ratio of Al increases, the wavelength becomes shorter.
  • the first electrode 134 may be disposed on the lower surface of the first semiconductor layer 131
  • the second electrode 135 may be disposed on the upper surface of the second semiconductor layer 133 .
  • the first electrode 134 is an electrode bonded to the second assembled wiring 122 exposed through the first opening 117a
  • the second electrode 135 is a pixel electrode PE and a second semiconductor layer 133 which will be described later.
  • ) is an electrode that electrically connects
  • the first electrode 134 and the second electrode 135 may be formed of a conductive material.
  • the first electrode 134 may be formed of a eutectic metal in order to bond the first electrode 134 onto the second assembly wire 122 .
  • the first electrode 134 may include tin (Sn), indium (In), zinc (Zn), lead (Pb), nickel (Ni), gold (Au), platinum (Pt), or copper (Cu). etc., but is not limited thereto.
  • both the green light emitting device 140 and the blue light emitting device 150 may have the same or similar structure as the red light emitting device 130 .
  • the green light emitting device 140 includes a first electrode, a first semiconductor layer on the first electrode, a green light emitting layer on the first semiconductor layer, a second semiconductor layer on the green light emitting layer, and a second electrode on the second semiconductor layer.
  • the blue light emitting device may also include a structure in which a first electrode, a first semiconductor layer, a blue light emitting layer, a second semiconductor layer, and a second electrode are sequentially stacked.
  • the green light emitting device 140 and the blue light emitting device 150 may be formed of a compound selected from the group consisting of GaN, AlGaN, InGaN, AlInGaN, GaP, AlN, GaAs, AlGaAs, InP, and mixtures thereof. It is not limited to this.
  • an insulating layer surrounding a portion of each of the plurality of light emitting elements may be disposed.
  • the insulating layer may cover at least one side surface of the plurality of light emitting devices (LED) of the outer surface of the plurality of light emitting devices (LED).
  • An insulating layer is formed on the light emitting element (LED) to protect the light emitting element (LED), and when the first electrode 134 and the second electrode 135 are formed, the first semiconductor layer 131 and the second semiconductor layer 133 of electrical shorts can be prevented.
  • a third planarization layer 118 may be disposed on the plurality of light emitting devices (LEDs).
  • the third planarization layer 118 may planarize an upper portion of the substrate 110 on which the plurality of light emitting devices (LEDs) are disposed, and the plurality of light emitting devices (LEDs) are formed by the third planarization layer 118 through the first opening ( 117a) can be stably fixed.
  • the third planarization layer 118 may be composed of a single layer or a multi-layer, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • a pixel electrode PE may be disposed on the third planarization layer 118 .
  • the pixel electrode PE is an electrode for electrically connecting the plurality of light emitting elements LED and the connection electrode CE.
  • the pixel electrode PE may be electrically connected to the light emitting device LED of the first opening 117a and the connection electrode CE of the second opening 117b through a contact hole formed in the third planarization layer 118 .
  • the second electrode 135 of the light emitting element LED, the connection electrode CE, and the second transistor TR2 may be electrically connected through the pixel electrode PE.
  • a third layer VDD3 of the high potential power line VDD may be disposed on the third planarization layer 118 .
  • the third layer VDD3 may electrically connect the first layer VDD1 and the second layer VDD2 disposed in different columns.
  • the third layer VDD3 extends between the plurality of sub-pixels SP in a row direction, and electrically connects the plurality of second layers VDD2 of the high potential power line VDD extending in the column direction to each other. can be connected to
  • the plurality of high-potential power lines VDD are connected in a mesh form through the third layer VDD3, there is a technical effect of reducing a voltage drop phenomenon.
  • the black matrix BM may be disposed on the third planarization layer 118 .
  • the black matrix BM may be disposed between the plurality of sub-pixels SP on the third planarization layer 118 .
  • the black matrix BM may prevent color mixing between a plurality of sub-pixels SP.
  • the black matrix BM may be made of an opaque material, for example, black resin, but is not limited thereto.
  • the protective layer 119 may be disposed on the pixel electrode PE, the third planarization layer 118, and the black matrix BM.
  • the protective layer 119 is a layer for protecting components under the protective layer 119, and may be composed of a single layer or multiple layers of light transmitting epoxy, silicon oxide (SiOx), or silicon nitride (SiNx), but is not limited thereto. .
  • the plurality of first assembled wires 121 are spaced apart from the plurality of light emitting elements LEDs, and only the plurality of second assembled wires 122 are in contact with the plurality of light emitting elements LEDs. can This is to prevent defects caused by the plurality of light emitting elements (LEDs) contacting both the plurality of first assembly wires 121 and the plurality of second assembly wires 122 during the manufacturing process of the display device 100.
  • a third passivation layer 116 may be formed on the first assembly lines 121 of the first assembly line 121 , and the plurality of light emitting devices (LEDs) may be contacted only to the plurality of second assembly lines 122 .
  • 4A and 4B are process diagrams for explaining a method of manufacturing a display device according to an embodiment, and are process diagrams for explaining a process of self-assembling a plurality of light emitting devices (LEDs) in a first opening 117a.
  • LEDs light emitting devices
  • a light emitting device is inserted into a chamber (CB) filled with a fluid (WT).
  • the fluid WT may include water or the like, and the chamber CB filled with the fluid WT may have an open top.
  • the mother substrate 10 may be placed on the chamber CB filled with the light emitting device LED.
  • the mother substrate 10 is a substrate composed of a plurality of substrates 110 constituting the display device 100, and when a plurality of light emitting devices (LEDs) are self-assembled, a plurality of assembly wires 120 and a second planarization layer 117 ) can be used.
  • LEDs light emitting devices
  • the mother substrate 10 formed with the first and second assembly lines 121 and 122 and the second planarization layer 117 is placed on the chamber CB or inserted into the chamber CB.
  • the mother substrate 10 may be positioned so that the first opening 117a of the second planarization layer 117 and the fluid WT face each other.
  • a magnet MG may be placed on the mother substrate 10 .
  • the light emitting devices LEDs sinking or floating on the bottom of the chamber CB may move toward the mother substrate 10 by the magnetic force of the magnet MG.
  • the light emitting element LED may include a magnetic material to move by a magnetic field.
  • the first electrode 134 or the second electrode 135 of the light emitting device (LED) may include a ferromagnetic material such as iron, cobalt, or nickel.
  • the light emitting element (LED) moved toward the second planarization layer 117 by the magnet MG is generated through the first opening ( 117a) can be self-assembled.
  • An AC voltage may be applied to the plurality of first assembled wires 121 and the plurality of second assembled wires 122 to form an electric field.
  • the light emitting element LED may be dielectrically polarized by such an electric field to have a polarity. Further, the dielectric polarized light emitting device (LED) may be moved or fixed in a specific direction by dielectrophoresis (DEP), that is, an electric field. Accordingly, the plurality of light emitting devices (LEDs) may be fixed in the first opening 117a of the second planarization layer 117 using dielectrophoresis.
  • the mother board 10 is 180 ° Reversible.
  • the mother substrate 10 may be turned over in a state in which voltage is applied to the plurality of first assembly wires 121 and the plurality of second assembly wires 122 , and subsequent processes may be performed.
  • the first electrode 134 of the light emitting element LED In a state where the first electrode 134 of the light emitting element LED is positioned on the second assembly line 122, heat and pressure are applied to the light emitting element LED to form the light emitting element LED on the second assembly line 122. can be bonded to
  • the first electrode 134 of the light emitting element LED may be bonded to the second assembly line 122 through eutectic bonding.
  • Eutectic bonding is a bonding method by thermal compression at high temperature, and is one of the bonding processes that is very robust and highly reliable.
  • the eutectic bonding method not only realizes high bonding strength, but also has an advantage of not needing to apply a separate adhesive material from the outside.
  • bonding methods of the plurality of light emitting devices (LEDs) may be configured in various ways other than eutectic bonding, but are not limited thereto.
  • the plurality of first assembly lines 121 and the plurality of second assembly wires 122 when the display device 100 is manufactured, but the same voltage may be applied when the display device 100 is driven.
  • the plurality of first assembly wires 121 and the plurality of second assembly wires 122 may be connected to different assembly pads, and different voltages may be applied thereto.
  • an AC voltage may be applied to the plurality of assembled wires 120 through the plurality of assembly pads to form an electric field.
  • the plurality of light emitting devices (LEDs) may be easily self-assembled into the first opening 117a of the second planarization layer 117 .
  • the plurality of light emitting devices are self-assembled for each of the plurality of sub-pixels (SP), the plurality of assembly wires 120 disposed in the plurality of red sub-pixels (SPR) and the plurality of green sub-pixels (SPG)
  • the plurality of assembly wires 120 disposed on the spherical surface and the plurality of assembly wires 120 disposed on the plurality of blue sub-pixels SPB may be connected to different assembly pads.
  • the light emitting element LED may be selectively self-assembled only in a specific sub-pixel SP among the plurality of sub-pixels SP through a plurality of assembly pads.
  • the self-assembled mother board 10 may be separated into a plurality of boards 110 by scribing.
  • the plurality of first assembling wires 121 and the plurality of second assembling wires 121 are connected through a link wire connecting the plurality of first assembly wires 121 into one and a link wire connecting the plurality of second assembly wires 122 into one.
  • the same voltage can be easily applied to the wiring 122 .
  • the plurality of assembly wires 120 for self-assembly of the plurality of light emitting elements is used as a wire for applying a low potential power supply voltage to the plurality of light emitting elements (LEDs).
  • LEDs light emitting devices floating in the fluid
  • WT a magnetic field
  • different voltages may be applied to the plurality of first assembly wires 121 and the plurality of second assembly wires 122 to form an electric field
  • the plurality of light emitting devices (LEDs) may be connected to the plurality of first assembly wires 121 by the electric field.
  • the opening 117a can be self-assembled into the opening 117a.
  • a part of the wire is connected to the second assembly wire 122 exposed in the first opening 117a.
  • the plurality of assembled wires 120 may be used as wires for supplying a low potential voltage to the plurality of light emitting elements (LEDs).
  • the plurality of assembly wires 120 may be used not only for self-assembly of the plurality of light emitting elements (LEDs) but also as wires for driving the plurality of light emitting elements (LEDs).
  • the plurality of assembled wires 120 include a cladding layer, corrosion of the plurality of assembled wires 120 or short-circuit defects may be reduced.
  • the plurality of first assembling wires 121 are composed of a first conductive layer 121a and a first clad layer 121b surrounding the first conductive layer 121a and more resistant to corrosion than the first conductive layer 121a.
  • the second assembling wiring 122 of is composed of a second conductive layer 122a and a second clad layer 122b surrounding the second conductive layer 122a and being more resistant to corrosion than the second conductive layer 122a.
  • the plurality of light emitting devices may be self-assembled by placing the mother substrate 10 on which the plurality of assembly lines 120 are formed in the fluid WT.
  • the assembled wiring 120 may be corroded, and thus a short circuit may occur. Therefore, the first conductive layer 121a of the plurality of first assembly wires 121 can be covered with the second passivation layer 115 and the first cladding layer 121b, and the plurality of second assembly wires 122
  • the second conductive layer 122a may be covered with the third passivation layer 116 and the second cladding layer 122b. Accordingly, since the plurality of assembly lines 120 are formed in a structure including the first cladding layer 121b and the second cladding layer 122b, reliability of the plurality of assembly lines 120 may be improved.
  • FIG. 5 is a cross-sectional view of a display device according to a second embodiment.
  • the second embodiment of FIG. 5 may adopt the characteristics of the first embodiment, and the description will be focused on the shape of the modified assembly wiring.
  • the first conductive layer 521a of the first assembly line 521 and the second conductive layer 522a of the second assembly line 522 overlap the second planarization layer 117 .
  • the second planarization layer 117 may cover both the first conductive layer 521a of the first assembly line 521 and the first conductive layer 522a of the second assembly line 522, and the first conductive layer ( 521a) and the second conductive layer 522a may be spaced apart from the first opening 117a.
  • the first clad layer 521b of the first assembled wiring 521 is disposed between the first conductive layer 521a and the second passivation layer 115 . Also, instead of the first conductive layer 521a that does not overlap the first opening 117a, the first cladding layer 521b extends toward the first opening 117a to form an electric field for self-assembling the light emitting device LED. can do.
  • the first conductive layer 521a contacts the first cladding layer 521b through the contact hole of the third passivation layer 116 .
  • a portion of the first cladding layer 521b overlaps the second planarization layer 117 and the first conductive layer 521a, and the remaining portion of the first cladding layer 521b extends into the first opening 117a. It may overlap with the light emitting element LED. However, since the third passivation layer 116 is disposed on the first cladding layer 521b, the first cladding layer 521b does not contact the first electrode 134 of the light emitting device (LED).
  • the second clad layer 522b of the plurality of second assembled wires 522 is disposed between the second conductive layer 522a and the second passivation layer 115 .
  • the second cladding layer 522b extends toward the first opening 117a instead of the second conductive layer 522a that does not overlap the first opening 117a, and together with the first cladding layer 521b, the light emitting element (LED) ) can form an electric field for self-assembly.
  • a portion of the second clad layer 522b overlaps the second planarization layer 117 and the first conductive layer 522b, and the remaining portion of the second clad layer 522b extends into the first opening 117a. It may overlap with the light emitting element LED.
  • the second cladding layer 522b is disposed on the second passivation layer 115, the second cladding layer 522b and the first electrodes 134 of the plurality of light emitting devices (LEDs) may contact each other, , A low-potential power supply voltage from the second assembled wire 522 may be supplied to the light emitting device LED.
  • the thickness of the third passivation layer 116 is adjusted to prevent damage to the first assembly lines 521 by the etchant during the patterning process of the second conductive layer 522a and the second cladding layer 522b.
  • the third passivation layer 116 having an increased thickness may reduce the assembly rate of the light emitting device (LED).
  • the damage to the first assembled wiring 121 by the etchant is caused by the relatively thick first conductive layer 121a compared to the thickness of the first clad layer 121b at the bottom of the first clad layer 121b.
  • the third passivation layer 116 is formed in the stepped region A, the thickness of the third passivation layer 116 may decrease.
  • the first cladding layer 521b of the first assembly wiring 521 and the second cladding layer 522b of the second assembly wiring 522 are combined with the first assembly wiring 521 ) of the first conductive layer 521b and the second conductive layer 522a of the second assembled wiring 522 may be disposed below. Therefore, it is possible to prevent the occurrence of a step due to the first conductive layer 521a and the second conductive layer 522a and to maintain a constant thickness of the third passivation layer 116, thereby preventing damage to the assembled wiring 520 due to the etchant. There is a technical effect that can prevent and facilitate self-assembly of the light emitting device through a plurality of assembly wires.
  • FIG. 6 is a cross-sectional view of a display device according to a third embodiment.
  • the third embodiment of FIG. 6 may adopt features of the second embodiment.
  • a first assembly line 621 and a second assembly line 622 may be disposed on the second passivation layer 115 .
  • the first conductive layer 621a of the first assembly line 621 and the second conductive layer 622a of the second assembly line 622 may be disposed on the second passivation layer 115 .
  • the first conductive layer 621a and the second conductive layer 622a may be formed of the same material on the same layer by the same process, but are not limited thereto.
  • the first conductive layer 621a may overlap the second planarization layer 117 disposed on the first conductive layer 621a and may not overlap the first opening 117a.
  • the second conductive layer 622a may overlap the second planarization layer 177 disposed on the second conductive layer 622a and may not overlap the first opening 117a. That is, the second planarization layer 177 may cover each of the first conductive layer 621a and the second conductive layer 622a.
  • the first cladding layer 621b of the first assembled wiring 621 covers the first conductive layer 621a on the first conductive layer 621a, and a portion of the first cladding layer 621b is a second planarization layer ( 117) can be nested. The remaining portion of the first cladding layer 621b may extend into the first opening 117a and overlap the light emitting device LED.
  • the second clad layer 622b of the second assembled wiring 622 covers the second conductive layer 622a on the second conductive layer 622a, and a portion of the second clad layer 622b is second planarized. Layer 117 may overlap. The remaining portion of the second cladding layer 622b may extend into the first opening 117a and overlap the light emitting element LED.
  • the third passivation layer 116 covering the first assembly line 621 may be disposed on the first assembly line 621 .
  • the third passivation layer 116 electrically insulates the first assembly line 621 and the light emitting device (LED) from being shorted.
  • the third passivation layer 116 may cover an area other than the second assembly line 622 . That is, the first electrodes 134 of the plurality of light emitting devices (LEDs) may be electrically connected only to the second cladding layer 622b.
  • the first assembly line 121 and the second assembly line 122 formed by an etchant may be disposed on different layers with the third passivation layer 116 interposed therebetween. Therefore, when forming the second assembly lines 121 , the thickness of the third passivation layer 116 in the stepped region A decreases due to an etchant or the like, and thus insulating properties may be reduced.
  • the third passivation layer 116 covering the first assembly line 621 is formed by arranging the first assembly line 621 and the second assembly line 622 on the same layer as in the third embodiment of FIG. 6 .
  • ) has a technical effect of maintaining assembly performance of the light emitting device (LED) by preventing damage to the light emitting device (LED).
  • the first cladding layer 621b covers the first conductive layer 621a and the second cladding layer 622b covers the second conductive layer 622a, thereby forming the first conductive layer 621a and the second conductive layer.
  • the first cladding layer 621b of the first assembly line 621 and the second cladding layer 622b of the second assembly line 622 are covers the first conductive layer 621b of ) and the second conductive layer 622a of the second assembly line 622, and the first assembly line 621 and the second assembly line 622 are disposed on the same layer. It can be. Therefore, it is possible to prevent corrosion of the first conductive layer 621a and the second conductive layer 622a and to prevent damage to the third passivation layer 116, thereby facilitating self-assembly of the light emitting device through assembly wiring. There are technical effects.
  • FIG. 7 is a cross-sectional view of a display device according to a fourth embodiment.
  • the fourth embodiment of FIG. 7 may employ features of the second and third embodiments.
  • the first conductive layer 721a of the first assembly line 721 is disposed on the second passivation layer 115, and the first clad layer 721b covers the first conductive layer 721a. ) is placed.
  • the first cladding layer 721b covers the top and side surfaces of the first conductive layer 721a and extends into the first opening 117a of the second planarization layer 117 to overlap the light emitting device LED. there is.
  • a portion of the first cladding layer 721b may contact the top surface of the first conductive layer 721a and overlap the second planarization layer 117 .
  • the remaining portion of the first cladding layer 721b may extend into the first opening 117a and overlap the light emitting device LED.
  • the third passivation layer 116 covers the first assembly line 721 , and the second assembly line 722 is disposed on the third passivation layer 116 .
  • the second conductive layer 722a of the second assembled wiring 722 is disposed on the third passivation layer 116 and the second cladding layer 722b covers the top and side surfaces of the second conductive layer 722a, It may extend into the first opening 117a of the second planarization layer 117 and overlap the light emitting device LED.
  • a portion of the second clad layer 722b may overlap the second conductive layer 722a and the second planarization layer 117 at the same time.
  • the remaining portion of the second cladding layer 722b may extend into the first opening 117a and be electrically connected to the light emitting device LED.
  • the third passivation layer 116 may be damaged by the etchant when the second assembly line 722 is formed, in order to prevent this, the step area A of the first assembly line 721 is covered.
  • a step protection layer 721c may be disposed.
  • the step protection layer 721c covers the step region A and may overlap a portion of the first conductive layer 721a, a portion of the first cladding layer 721b, and the second planarization layer 117 .
  • the step protection layer 721c may be covered with the second planarization layer 117 and may not be exposed to the first opening 117a.
  • the step protection layer 721c may be disposed on the third passivation layer 116 together with the second conductive layer 722a and formed of the same material.
  • the step protection layer 721c and the third conductive layer 722a may be formed by the same process, but are not limited thereto.
  • the first assembly line 721 and the second assembly line 722 are disposed on different layers, the first assembly line 721 is affected by the etchant used in forming the second assembly line 722.
  • the assembly performance of the light emitting device (LED) can be maintained by preventing damage to the third passivation layer 116 by disposing the step protection layer 721c covering the step region A of the first assembled wiring 721.
  • the first assembly line 721 is disposed under the third passivation layer 116 and the second assembly line 722 is disposed above the third passivation layer 116.
  • a step protection layer 721c covering the step region A of the first assembled wiring 721 may be disposed. Accordingly, corrosion of the first assembly line 721 and damage to the third passivation layer 116 can be prevented, thereby providing a technical effect of facilitating self-assembly of the light emitting device through the assembly line.
  • FIG. 8 is a cross-sectional view of a display device according to a fifth embodiment.
  • the fifth embodiment of FIG. 8 may adopt features of the second to fourth embodiments.
  • the first conductive layer 821a of the first assembly line 821 and the second conductive layer 822a of the second assembly line 822 may overlap the second planarization layer 117 .
  • the second planarization layer 117 may cover both the first conductive layer 821a of the first assembly line 821 and the first conductive layer 822a of the second assembly line 822, and the first conductive layer ( 821a) and the second conductive layer 822a may be spaced apart from the first opening 117a.
  • the first clad layer 821b of the first assembled wiring 821 may be disposed between the first conductive layer 821a and the second passivation layer 115 . Also, instead of the first conductive layer 821a that does not overlap the first opening 117a, the first cladding layer 821b extends toward the first opening 117a to form an electric field for self-assembling the light emitting device LED. can do.
  • the first conductive layer 821a may contact the first cladding layer 821b through the contact hole of the third passivation layer 116 .
  • the first cladding layer 821b is disposed on the second passivation layer 115, and a portion of the first cladding layer 821b overlaps the second planarization layer 117 and the first conductive layer 821a. The remaining portion of the first cladding layer 821b may extend into the first opening 117a and overlap the light emitting device LED. However, since the third passivation layer 116 is disposed on the first cladding layer 821b, the first cladding layer 821b may not contact the first electrode 134 of the light emitting device (LED).
  • LED light emitting device
  • the second clad layer 822b of the plurality of second assembly lines 822 may be disposed between the second conductive layer 822a and the third passivation layer 116 .
  • the second cladding layer 822b extends toward the first opening 117a instead of the second conductive layer 822a that does not overlap the first opening 117a, and together with the first cladding layer 821b, the light emitting element (LED) ) can form an electric field for self-assembly.
  • the second clad layer 822b is disposed on the third passivation layer 116, and a portion of the second clad layer 822b overlaps the second planarization layer 117 and the second conductive layer 822b.
  • the remaining portion of the second cladding layer 822b may extend inside the first opening 117a and overlap the light emitting device LED.
  • the second cladding layer 822b is disposed on the third passivation layer 116, the second cladding layer 822b and the first electrode 134 of the light emitting device (LED) can contact each other and emit light.
  • a low-potential power supply voltage from the second assembly wire 822 may be supplied to the device LED.
  • the second cladding layer 822b may be disposed on the same layer as the first conductive layer 821a and made of the same material.
  • the second cladding layer 822b may be formed by the same process as the first conductive layer 821a, but is not limited thereto.
  • the first cladding layer 821b is formed on the first conductive layer 821a to prevent damage to the first assembled wiring 821 by the etchant.
  • the first conductive layer 821a is formed when the second assembly line 822 is formed. Since it is exposed, the first conductive layer 821a may be damaged. Accordingly, the third conductive layer 821c covering the first conductive layer 821a may be disposed on the first conductive layer 821a.
  • the third conductive layer 821c covers the upper and side surfaces of the first conductive layer 821a and may be disposed on the same layer as the second conductive layer 822a and made of the same material.
  • the third conductive layer 821c may be formed by the same process as the second conductive layer 822a, but is not limited thereto.
  • the first assembly line 821 and the second assembly line 822 are disposed on different layers, and the first clad layer 821b of the first assembly line 821 ) and the second cladding layer 822b of the second assembly wiring 822, the first conductive layer 821b of the first assembly wiring 821 and the second conductive layer 822a of the second assembly wiring 822.
  • the third conductive layer 821c may be disposed on the first conductive layer 821a to cover the first conductive layer 821a. Accordingly, there is a technical effect of preventing the first assembly line 821 from being damaged by the etchant of the second assembly line 822 and facilitating self-assembly of the light emitting device through the plurality of assembly lines.
  • FIG. 9 is a cross-sectional view of a display device 900 according to a sixth embodiment.
  • the sixth embodiment may adopt features of the first embodiment.
  • a first conductive layer 121a may be disposed on the second passivation layer 115 .
  • the first cladding layer 121b may be disposed to cover both the upper and side surfaces of the first conductive layer 121a.
  • the first clad layer 121b of the first assembly line 121 may extend toward the second assembly line 122 and into the first opening 117a.
  • a step may also be formed in the third passivation layer 116 disposed on the first assembly line 121 along the step formed in the first assembly line 121 .
  • the first insulating layer 200 may be disposed in the stepped region of the third passivation layer 116 .
  • the technical effect of protecting assembled wiring electrodes that may be vulnerable during external impact or self-assembly in the stepped region A is obtained. there is.
  • FIG. 10 is a cross-sectional view of a display device 1000 according to a seventh embodiment.
  • the seventh embodiment can adopt features of the first and sixth embodiments.
  • the sixth embodiment is characterized in that the wiring electrode is protected by disposing the insulating layer in the stepped region of the passivation layer.
  • the second conductive layer 122a may be disposed on the third passivation layer 116 .
  • the second clad layer 122b may be disposed to cover the upper and side surfaces of the second conductive layer 122a.
  • the second clad layer 122b of the second assembly line 122 may extend toward the first assembly line 121 and into the first opening 117a.
  • a level difference may be formed in the second assembly line 122 due to the height difference.
  • the second insulating layer 201 may be disposed in the stepped region B of the second assembly line. As the second insulating layer 201 fills the stepped region (B) of the second assembly wire 122, the technical effect of protecting the assembled wire electrode that may be vulnerable during external impact or self-assembly in the stepped region (B) is achieved. there is.
  • FIG. 11 is a cross-sectional view of a display device 1100 according to an eighth embodiment.
  • the seventh embodiment may adopt features of the seventh embodiment.
  • the seventh embodiment has a technical effect of protecting wiring electrodes by disposing an insulating layer in a stepped region of assembled wiring.
  • the first clad layer 1021b of the first assembly line 1021 may extend from the first conductive layer 1021a toward the second assembly line 1022 .
  • the second clad layer 1022b of the second assembly line may extend from the second conductive layer 1022a toward the first assembly line 1021 .
  • the first cladding layer 1021b and the second cladding layer 1022b are disposed with the third passivation layer 116 interposed therebetween, so that they may overlap vertically.
  • the second cladding layer 1022b may have a predetermined electrode hole 1023 in an area overlapping the light emitting element 130 and the first cladding layer 1021b.
  • a width of the electrode hole 1023 may be smaller than that of the light emitting device 130 .
  • an AC voltage may be applied to the first cladding layer 1021b and the second cladding layer 1022b to form an electric field.
  • the DEP force caused by the electric field may be concentrated in the electrode hole 1023 provided in the second cladding layer 1022b.
  • the light emitting device 130 may be self-assembled into the first opening 117a by the concentrated dielectrophoretic force (DEP force).
  • DEP force concentrated dielectrophoretic force
  • the second cladding layer 1022b may be disposed below the light emitting device (LED). In addition, the second cladding layer 1022b may contact the first electrode 134 of the light emitting device (LED).
  • the second cladding layer 1022b is disposed on the lower surface of the first electrode 134 of the light emitting element (LED), the light emitting element 130 is uniformly supported and a wide electrical contact area is secured with the carrier.
  • the injection efficiency is improved and the luminous efficiency is improved and the luminance is improved.
  • FIG. 12 is a diagram showing the assembly wiring 1020 in detail in the display device 1000 according to the eighth embodiment.
  • the first cladding layer 1021b may include a 1-1 cladding layer 1021b1 , a 1-2 cladding layer 1021b2 , and a 1-3 cladding layer 1021b3 .
  • the 1-2 cladding layer 1021b2 may be a protrusion electrode extending from the 1-1 cladding layer 1021b1 toward the second cladding layer 1022b.
  • the second clad layer 1022b may include a 2-1 clad layer 1022b1, a 2-2 clad layer 1022b2, and a 2-3 clad layer 1022b3.
  • the 2-2 cladding layer 1022b2 may be a protruding electrode extending from the 2-1 cladding layer 1022b1 toward the first cladding layer 1021b.
  • the 1-2 cladding layer 1021b2 and the 2-2 cladding layer 1022b2 may vertically overlap each other.
  • the 2-2 cladding layer 1022b2 may include an electrode hole 1023 . Accordingly, the DEP force can be concentrated in the electrode hole 1023 of the second cladding layer 1022b, and the Dep force is uniformly distributed in the assembly hole 1023, thereby improving the assembly force.
  • the 2-3 cladding layer 1022b3 connecting the 2-1 cladding layer 1022b1 and 2-2 cladding layer 1022b2 may be arranged to have an inclined surface.
  • the second conductive layer 1022a is disposed in an area other than the first opening 117a, thereby having a technical effect of reducing the thickness of the panel.
  • the display device including the semiconductor light emitting device by arranging the cladding layer of the assembled wiring below the conductive layer, generation of a step due to the thickness of the conductive layer can be prevented, and the cladding layer is disposed to cover the cladding layer. Since the thickness of the passivation layer can be kept constant, there is a technical effect of facilitating self-assembly of the light emitting device through assembly wiring.
  • a step protection layer is disposed on the lower assembly line, thereby reducing corrosion and self-assembly failure of the assembly line.
  • the embodiment has a technical effect of preventing corrosion of the conductive layer by using a cladding layer resistant to corrosion.
  • the embodiment has a technical effect of protecting the assembled wiring by disposing an insulating layer in the stepped area when a step occurs in the assembled wiring.
  • the embodiment has a technical effect of improving the assembly force of the light emitting device by arranging the first assembly wiring and the second assembly wiring to vertically overlap.
  • mother substrate AA display area NA: non-display area SP: sub-pixel
  • Reference Numerals 110 substrate 111: buffer layer 112: gate insulating layer 113: first passivation layer
  • first planarization layer 115 second passivation layer 116: third passivation layer
  • 1021b1 1-1st clad layer 1021b2: 1-2nd clad layer 1021b3: 1-3rd clad layer
  • electrode hole 200 first insulating layer 201: second insulating layer 721c: step protection layer
  • first semiconductor layer 132 light emitting layer 133
  • second semiconductor layer 134 first electrode
  • Reference Numerals 135 second electrode 140: green light emitting element 150: blue light emitting element LS: light blocking layer
  • VDD1 1st layer
  • VDD2 2nd layer
  • VDD3 3rd layer TR1: 1st transistor
  • ACT1 first active layer GE1: first gate electrode SE1: first source electrode
  • first drain electrode TR2 second transistor ACT2: second active layer
  • TR3 Third transistor ACT3: Third active layer GE3: Third gate electrode
  • SE3 third source electrode DE3: third drain electrode SA, B: stepped region
  • CE Connection electrode CE1: First connection layer CE2: Second connection layer PE: Pixel electrode
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment may be adopted in the display field for displaying images or information using a semiconductor light emitting device.
  • the embodiment may be adopted in the display field for displaying images or information using micro-level or nano-level semiconductor light emitting devices.

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Abstract

실시예에 따른 디스플레이 장치는 기판, 기판 상에서 교대로 배치되고 서로 이격된 제1 조립 배선 및 제2 조립 배선, 제1 조립 배선 또는 제2 조립 배선 상에 배치된 절연층, 제1 조립 배선 및 제2 조립 배선 상에 배치되고, 개구부를 갖는 평탄화층, 및 개구부 내측에 배치되고 제1 전극이 제1 조립 배선 및 제2 조립 배선에 중첩하는 발광 소자를 포함한다. 그리고, 제1 조립 배선 및 제2 조립 배선은 동일층 상에 배치될 수 있다.

Description

반도체 발광소자를 포함하는 디스플레이 장치
실시예는 디스플레이 장치에 관한 것으로서, 보다 상세하게는 반도체 발광소자를 이용한 디스플레이 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 디스플레이 장치에는 스스로 광을 발광하는 유기 발광 디스플레이(Organic light emitting display; OLED) 등과 별도의 광원을 필요로 하는 액정 디스플레이(Liquid crystal display; LCD), 마이크로-LED 디스플레이 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다. 한편, 반도체 발광 소자를 기판에 전사하는 방법에 있어서, 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 발광 소자를 유체 내에서 전사하는 경우 조립 배선이 유체에 의해 부식되는 문제가 발생하고 있다. 조립 배선의 부식으로 인해 전기적 단락이 발생될 수 있으며, 조립 불량의 문제가 발생될 수 있다.
또한, 조립 배선에 단차가 형성되는 경우, 배선 전극은 단차 영역에서 취약해서 외부 충격이나 조립 진행 시, 손상을 입는 문제가 발생될 수 있다. 따라서, 단차 영역에서 배선 전극을 보호해 줄 수 있는 기술이 필요한 시점이다.
실시예의 기술적 과제는 조립 배선을 다양한 형태로 구현하여 발광 소자의 조립율을 향상시킨 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 조립 배선의 부식을 방지한 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 조립 배선에서 단차 발생이 방지되는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 조립 배선에서 단차가 형성되는 경우, 단차 영역에서 조립 배선을 보호할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 명세서로부터 파악될 수 있는 것을 포함한다.
실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판, 상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선,
상기 제1 조립 배선 또는 상기 제2 조립 배선 상에 배치된 절연층,
상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 개구부를 갖는 평탄화층 및 상기 개구부 내측에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자를 포함하고, 상기 제1 조립 배선 및 상기 제2 조립 배선은 동일층 상에 배치될 수 있다.
상기 제1 전극은 상기 제1 조립 배선 및 상기 제2 조립 배선 중 하나에 본딩될 수 있다.
상기 제1 조립 배선은, 상기 기판 상에 배치된 제1 도전층 및 상기 제1 도전층에 접하는 제1 클래드층을 포함하고, 상기 제2 조립 배선은, 상기 기판 상에 배치된 제2 도전층 및 상기 제2 도전층에 접하는 제2 클래드층을 포함하며,
상기 제1 전극은 상기 제2 클래드층에 접할 수 있다.
상기 제1 도전층 및 상기 제2 도전층은 서로 동일 물질을 포함하고, 상기 제1 클래드층 및 상기 제2 클래드층은 서로 동일 물질을 포함할 수 있다.
상기 제1 도전층 및 상기 제2 도전층은 상기 평탄화층에 중첩하고, 상기 제1 클래드층 및 상기 제2 클래드층 각각은, 일부분이 상기 개구부 내측에 배치될 수 있다.
상기 절연층을 통해 상기 제1 클래드층과 상기 제1 도전층이 접하고, 상기 절연층을 통해 상기 제2 클래드층과 상기 제2 도전층이 접할 수 있다.
실시예에서 상기 제1 도전층 아래에 제1 클래드층이 배치되고, 상기 제2 도전층 아래에 상기 제2 클래드층이 배치될 수 있다.
상기 제1 클래드층은 상기 제1 도전층 상에서 상기 제1 도전층을 커버하고,
상기 제2 클래드층은 상기 제2 도전층 상에서 상기 제2 도전층을 커버할 수 있다.
상기 제1 도전층과 중첩하는 상기 평탄화층의 측면과, 상기 개구부 사이에 개재되는 제1 절연층을 더 포함할 수 있다.
상기 제1 클래드층과 상기 제2 클래드층은 수직으로 중첩하며, 상기 제2 클래드층은 상기 제1 클래드층과 수직으로 중첩하는 영역에 전극 홀을 포함할 수 있다.
또한, 실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는 기판, 상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선, 상기 제1 조립 배선 또는 상기 제2 조립 배선 상에 배치된 절연층, 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 개구부를 갖는 평탄화층, 상기 개구부 내측에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자 및 상기 절연층 하부에 배치된 제1 조립 배선 또는 상기 제2 조립 배선과 중첩하는 단차 보호층을 포함할 수 있다.
실시예에서 상기 단차 보호층은 상기 평탄화층과 중첩될 수 있다.
상기 제1 조립 배선은, 제1 도전층 및 상기 제1 도전층과 전기적으로 연결된 제1 클래드층을 포함하고, 상기 제2 조립 배선은, 제2 도전층 및 상기 제2 도전층과 전기적으로 연결된 제2 클래드층을 포함하며, 상기 제1 도전층과 상기 제1 클래드층은 서로 다른 물질을 포함하고, 상기 제2 도전층과 상기 제2 클래드층은 서로 다른 물질을 포함할 수 있다.
상기 제1 클래드층 및 상기 제2 클래드층은 모두 상기 개구부 내측으로 연장될 수 있다.
상기 제1 클래드층은 상기 제1 도전층을 커버하고, 상기 제2 클래드층은 상기 제2 도전층을 커버할 수 있다.
상기 제2 도전층은 상기 단차 보호층과 동일 물질을 포함할 수 있다.
상기 제1 클래드층은 상기 제1 도전층 하부에 배치되고, 상기 제2 클래드층은 상기 제2 도전층 하부에 배치될 수 있다.
상기 단차 보호층은 상기 제1 도전층의 상면 및 측면을 커버할 수 있다.
상기 제1 도전층과 중첩하는 상기 평탄화층의 측면과, 상기 개구부 사이에 개재되는 제1 절연층을 더 포함할 수 있다.
상기 제1 클래드층과 상기 제2 클래드층은 수직으로 중첩하며, 상기 제2 클래드층은 상기 제1 클래드층과 수직으로 중첩하는 영역에 전극 홀을 포함할 수 있다.
실시예에 의하면 조립 배선의 클래드층을 도전층의 하부에 배치시킴으로써, 도전층의 두께로 인한 단차 발생을 방지할 수 있고 클래드층을 덮도록 배치된 패시베이션층의 두께도 일정하게 유지할 수 있어 복수의 조립 배선을 통해 발광 소자의 자가 조립을 용이하게 할 수 있는 기술적 효과가 있다.
또한, 실시예는 제1 조립 배선과 제2 조립 배선이 서로 다른 층에 배치된 경우 하부에 배치된 조립 배선 상에 단차 보호층을 배치함으로써 조립 배선의 부식 및 자가 조립 불량을 줄일 수 있는 기술적 효과가 있다.
또한, 실시예는 부식에 강한 클래드층을 이용하여 도전층의 부식을 예방할 수 있는 기술적 효과가 있다.
또한, 실시예는 조립 배선에 단차가 발생되는 경우, 단차 영역에 절연층을 배치하여, 조립 배선을 보호할 수 있는 기술적 효과가 있다.
또한, 실시예는 제1 조립 배선과 제2 조립 배선을 수직으로 중첩하도록 배치하여, 발광 소자의 조립력을 향상시킬 수 있는 기술적 효과가 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 및 도 4b는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다.
도 7는 제4 실시예에 따른 디스플레이 장치의 단면도이다.
도 8은 제5 실시예에 따른 디스플레이 장치의 단면도이다.
도 9는 제6 실시예에 따른 디스플레이 장치의 단면도이다.
도 10은 제7 실시예에 따른 디스플레이 장치의 단면도이다.
도 11은 제8 실시예에 따른 디스플레이 장치의 단면도이다.
도 12는 제8 실시예의 일부를 확대한 사시도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하에서는 도면을 참조하여 실시예에 대해 설명하기로 한다.
도 1 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 디스플레이 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
기판(110)은 디스플레이 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(LED) 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및/또는 백색 서브 화소 등을 포함할 수 있으며, 이에 제한되는 것은 아니다. 이하에서는 복수의 서브 화소(SP)가 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함하는 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 3은 도 2의 III-III'에 따른 단면도이다. 도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치(100)는, 복수의 스캔 배선(SL), 복수의 데이터 배선(DL), 복수의 고전위 전원 배선(VDD), 복수의 조립 배선(120), 복수의 기준 배선(RL) 및 블랙 매트릭스(BM)와 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(ST), 반도체 발광 소자(LED), 차광층(LS), 버퍼층(111), 게이트 절연층(112), 복수의 패시베이션층(113, 115, 116), 복수의 평탄화층(114, 117, 118), 연결 전극(CE) 및 화소 전극(PE) 등을 포함할 수 있다.
도 2 및 도 3을 참조하면, 복수의 데이터 배선(DL), 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 제2 층(VDD2), 복수의 기준 배선(RL) 및 복수의 조립 배선(120)은 복수의 서브 화소(SP) 사이에서 열 방향으로 연장되고, 복수의 스캔 배선(SL) 및 고전위 전원 배선(VDD)의 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장될 수 있다. 그리고 복수의 서브 화소(SP) 각각에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 배치될 수 있다.
먼저, 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS)이 기판(110) 상에 배치될 수 있다.
고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 고전위 전원 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(TR2)로 전달할 수 있다.
한편, 복수의 고전위 전원 배선(VDD)은 단층 또는 복수의 층으로 이루어질 수 있으며, 이하에서는 설명의 편의를 위해 복수의 고전위 전원 배선(VDD)이 복수의 층으로 이루어진 것으로 가정하여 설명하기로 한다.
고전위 전원 배선(VDD)은 복수의 제1 층(VDD1) 및 복수의 제2 층(VDD2)과 이들을 연결하는 복수의 제3 층(VDD3)을 포함한다. 제1 층(VDD1)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장될 수 있다.
차광층(LS)이 기판(110) 상에서 복수의 서브 화소(SP) 각각에 배치될 수 있다. 차광층(LS)은 기판(110) 하부에서 후술할 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)으로 입사하는 광을 차단하여, 누설 전류를 최소화할 수 있다.
버퍼층(111)은 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS) 상에 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 버퍼층(111) 상에 배치될 수 있다.
먼저, 제1 트랜지스터(TR1)는 복수의 서브 화소(SP) 각각에 배치될 수 있다. 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 제1 액티브층(ACT1)은 버퍼층(111) 상에 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)은 제1 액티브층(ACT1) 상에 배치될 수 있다. 게이트 절연층(112)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1)은 게이트 절연층(112) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)는 제1 게이트 전극(GE1) 상에 배치될 수 있다. 제1 패시베이션층(113)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성된다. 제1 패시베이션층(113)은 제1 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 패시베이션층(113) 상에 배치될 수 있다. 제1 드레인 전극(DE1)은 데이터 배선(DL)에 연결될 수 있고, 제1 소스 전극(SE1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 실시예에서 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제2 게이트 전극(GE2) 및 데이터 배선(DL)과 연결된 것으로 설명하였으나, 트랜지스터의 타입에 따라 제1 소스 전극(SE1)이 데이터 배선(DL)에 연결되고, 제1 드레인 전극(DE1)이 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있으며, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 게이트 전극(GE1)이 스캔 배선(SL)에 연결되어, 스캔 신호에 따라 턴 온(Turn-on) 또는 턴 오프(Turn-off) 될 수 있다. 제1 트랜지스터(TR1)는 스캔 신호에 기초하여 데이터 전압을 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)으로 전달할 수 있고, 스위칭 트랜지스터로 지칭될 수 있다.
한편, 제1 게이트 전극(GE1)과 함께 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)이 게이트 절연층(112) 상에 배치될 수 있다. 복수의 데이터 배선(DL) 및 기준 배선(RL)은 제1 게이트 전극(GE1)과 동일 물질 및 동일 공정으로 형성될 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다. 복수의 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 데이터 배선(DL)은 적색 서브 화소(SPR)로 데이터 전압을 전달하는 데이터 배선(DL), 녹색 서브 화소(SPG)로 데이터 전압을 전달하는 데이터 배선(DL) 및 청색 서브 화소(SPB)로 데이터 전압을 전달하는 데이터 배선(DL)으로 이루어질 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 복수의 기준 배선(RL)은 기준 전압을 복수의 서브 화소(SP) 각각의 제3 트랜지스터(TR3)로 전달할 수 있다.
복수의 서브 화소(SP) 각각에 제2 트랜지스터(TR2)가 배치될 수 있다. 제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 액티브층(ACT2)은 버퍼층(111) 상에 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제2 액티브층(ACT2) 상에 배치되고, 제2 게이트 전극(GE2)이 게이트 절연층(112) 상에 배치될 수 있다. 제2 게이트 전극(GE2)은 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제2 게이트 전극(GE2) 상에 배치되고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 제1 패시베이션층(113) 상에 배치될 수 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에 고전위 전원 배선(VDD)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 고전위 전원 배선(VDD)의 제1 층(VDD1)과 제2 층(VDD2) 사이에 배치되어 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)이 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 연결되어, 제1 트랜지스터(TR1)의 턴 온 시 전달되는 데이터 전압에 의해 턴 온 될 수 있다. 그리고 턴 온 된 제2 트랜지스터(TR2)는 고전위 전원 배선(VDD)으로부터의 고전위 전원 전압에 기초하여 구동 전류를 발광 소자(LED)로 전달할 수 있으므로, 구동 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(TR3)는 복수의 서브 화소(SP) 각각에 배치될 수 있다. 제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. 제3 액티브층(ACT3)은 버퍼층(111) 상에 배치될 수 있다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제3 액티브층(ACT3) 상에 배치되고, 제3 게이트 전극(GE3)이 게이트 절연층(112) 상에 배치될 수 있다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 연결되고, 제3 트랜지스터(TR3)는 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
다만, 제3 게이트 전극(GE3) 및 제1 게이트 전극(GE1)이 동일한 스캔 배선(SL)에 연결된 것으로 설명하였으나, 제3 게이트 전극(GE3)은 제1 게이트 전극(GE1)과 서로 다른 스캔 배선(SL)에 연결될 수도 있으며, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제3 게이트 전극(GE3) 상에 배치되고, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 제1 패시베이션층(113) 상에 배치될 수 있다. 제3 소스 전극(SE3)은 제2 소스 전극(SE2)과 일체로 형성되어, 제3 액티브층(ACT3)과 전기적으로 연결되는 동시에 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다.
구동 트랜지스터인 제2 트랜지스터(TR2)의 제2 소스 전극(SE2), 기준 배선(RL) 및 스토리지 커패시터(ST)와 전기적으로 연결된 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수 있다.
스토리지 커패시터(ST)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 스토리지 커패시터(ST)는 제1 커패시터 전극(ST1) 및 제2 커패시터 전극(ST2)을 포함할 수 있다. 스토리지 커패시터(ST)는 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되고, 전압을 저장하여 발광 소자(LED)가 발광하는 동안 제2 트랜지스터(TR2)의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 일체로 이루어질 수 있다. 이에, 제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2) 및 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제1 패시베이션층(113)을 사이에 두고 제1 커패시터 전극(ST1) 상에 제2 커패시터 전극(ST2)이 배치될 수 있다. 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)이자 제3 트랜지스터(TR3)의 제3 소스 전극(SE3)과 일체로 이루어질 수 있다. 따라서, 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)와 전기적으로 연결될 수 있다.
한편, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제2 커패시터 전극(ST2)과 함께 복수의 스캔 배선(SL)이 제1 패시베이션층(113) 상에 배치될 수 있다.
복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호를 전달하는 배선이다. 복수의 스캔 배선(SL)은 스캔 신호를 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 스캔 배선(SL) 각각은 행 방향으로 연장되며, 동일 행에 배치된 복수의 서브 화소(SP)로 스캔 신호를 전달할 수 있다.
다음으로, 제1 평탄화층(114)은 복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST) 상에 배치될 수 있다. 제1 평탄화층(114)은 복수의 트랜지스터가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(114)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(115)은 제1 평탄화층(114) 상에 배치될 수 있다. 제2 패시베이션층(115)은 제2 패시베이션층(115) 하부의 구성을 보호하고, 제2 패시베이션층(115) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
고전위 전원 배선(VDD)의 제2 층(VDD2), 복수의 조립 배선(120) 중 복수의 제1 조립 배선(121) 및 연결 전극(CE)은 제2 패시베이션층(115) 상에 배치될 수 있다.
먼저, 복수의 조립 배선(120)은 디스플레이 장치(100)의 제조 시 복수의 발광 소자(LED)를 정렬하기 위한 전기장을 발생시키고, 디스플레이 장치(100)의 구동 시 복수의 발광 소자(LED)로 저전위 전원 전압을 공급하는 배선일 수 있다. 이에, 조립 배선(120)은 저전위 전원 배선으로 지칭될 수 있다. 복수의 조립 배선(120)은 동일한 라인에 배치된 복수의 서브 화소(SP)를 따라 열 방향으로 배치될 수 있다. 복수의 조립 배선(120)은 동일 열에 배치된 복수의 서브 화소(SP)에 중첩하도록 배치될 수 있다. 예를 들어, 동일 열에 배치된 적색 서브 화소(SPR)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되고, 녹색 서브 화소(SPG)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되며, 청색 서브 화소(SPB)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치될 수 있다.
복수의 조립 배선(120)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 포함할 수 있다. 디스플레이 장치(100) 구동 시, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에는 동일한 저전위 전압이 교류로 인가될 수 있다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 교대로 배치될 수 있다. 그리고 복수의 서브 화소(SP) 각각에서 하나의 제1 조립 배선(121) 및 하나의 제2 조립 배선(122)은 서로 인접하게 배치될 수 있다.
복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 도전성 물질, 예를 들어, 구리(Cu) 및 크롬(Cr) 등의 물질로 이루어질 수 있으며, 이에 제한되는 것은 아니다.
복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 클래드층(121b)을 포함할 수 있다. 제1 도전층(121a)은 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 클래드층(121b)은 제1 도전층(121a)에 접할 수 있다. 예를 들어, 제1 클래드층(121b)은 제1 도전층(121a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제1 도전층(121a)은 제1 클래드층(121b)보다 두꺼운 두께를 가질 수 있다.
제1 클래드층(121b)은 제1 도전층(121a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)의 제1 도전층(121a)과 제2 조립 배선(122)의 제2 도전층(122a) 간의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 클래드층(121b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
고전위 전원 배선(VDD)의 제2 층(VDD2)이 제2 패시베이션층(115) 상에 배치될 수 있다. 제2 층(VDD2)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장되며, 제1 층(VDD1)과 중첩할 수 있다. 제1 층(VDD1)과 제2 층(VDD2)은 제1 층(VDD1)과 제2 층(VDD2) 사이에 형성된 절연층들에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다. 제2 층(VDD2)은 제1 조립 배선(121)과 동일 물질 및 동일 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
연결 전극(CE)이 복수의 서브 화소(SP) 각각에 배치될 수 있다. 연결 전극(CE)은 제2 패시베이션층(115)에 형성된 컨택홀을 통해 제2 커패시터 전극(ST2)이자 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 연결 전극(CE)은 발광 소자(LED)와 구동 트랜지스터인 제2 트랜지스터(TR2)를 전기적으로 연결하기 위한 전극으로, 제1 연결층(CE1) 및 제2 연결층(CE2)을 포함할 수 있다. 예를 들어, 제1 연결층(CE1)은 제1 조립 배선(121)의 제1 도전층(121a)과 동일 층에서 동일 물질로 형성될 수 있고, 제2 연결층(CE2)은 제1 클래드층(121b)과 동일 층에서 동일 물질로 형성될 수 있다.
이어서, 제3 패시베이션층(116)은 제2 층(VDD2), 제1 조립 배선(121), 연결 전극(CE) 상에 배치될 수 있다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 제3 패시베이션층(116)은 디스플레이 장치(100)의 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 방지하기 위한 절연층으로 기능할 수 있으며, 이에 대하여 도 4a 및 도 4b를 참조하여 후술하기로 한다.
복수의 조립 배선(120) 중 복수의 제2 조립 배선(122)이 제3 패시베이션층(116) 상에 배치될 수 있다. 복수의 제2 조립 배선(122) 각각은 상술한 바와 같이 동일 라인에 배치된 복수의 서브 화소(SP)에 배치되고, 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)은 서로 이격되어 배치될 수 있다.
복수의 제2 조립 배선(122) 각각은 제2 도전층(122a) 및 제2 클래드층(122b)을 포함할 수 있다. 제2 도전층(122a)은 제3 패시베이션층(116) 상에 배치될 수 있다. 그리고 제2 클래드층(122b)은 제2 도전층(122a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(122b)은 제2 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(122a)은 제2 클래드층(122b)보다 두꺼운 두께를 가질 수 있다.
제2 클래드층(122b) 또한 제1 클래드층(121b)과 동일하게 제2 도전층(122a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제2 클래드층(122b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 제2 평탄화층(117)이 복수의 제2 조립 배선(122) 상에 배치될 수 있다. 제2 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제2 평탄화층(117)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 제1 개구부(117a) 및 복수의 연결 전극(CE) 각각을 노출시키는 복수의 제2 개구부(117b)를 포함할 수 있다.
복수의 제1 개구부(117a)는 복수의 서브 화소(SP) 각각에 배치될 수 있다. 이때, 하나의 서브 화소(SP)에서 제1 개구부(117a)는 하나 이상 배치될 수도 있다. 예를 들어, 하나의 서브 화소(SP)에 1개의 제1 개구부(117a)가 배치될 수도 있고, 2개의 제1 개구부(117a)가 배치될 수 있다.
복수의 제1 개구부(117a)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다. 복수의 제1 개구부(117a)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다. 예를 들어, 하나의 제1 개구부(117a)는 하나의 서브 화소(SP)에서 서로 이웃하게 배치된 제1 조립 배선(121) 및 제2 조립 배선(122)과 중첩할 수 있다.
그리고 복수의 제2 조립 배선(122)의 제2 클래드층(122b)의 일부분이 제1 개구부(117a)에서 노출될 수 있다. 반면, 제1 개구부(117a)에서 제3 패시베이션층(116)은 제1 조립 배선(121) 모두를 덮고 있기 때문에 제1 조립 배선(121)은 제1 개구부(117a)에 중첩하나, 제1 개구부(117a)에서 노출되지는 않을 수 있다.
제3 패시베이션층(116) 상의 일부 영역에 제2 조립 배선(122)을 형성하기 위해서는 제3 패시베이션층(116) 상의 전면에 제2 조립 배선(122)을 형성하기 위한 층을 증착하고 제2 조립 배선(122)의 일부를 식각하는 단계를 포함한다. 이 경우, 제2 조립 배선(122)을 식각하는 과정에서 식각액에 의해 제3 패시베이션층(116)이 손상될 수 있다. 특히, 단차 영역(A)에서 취약하여 단차 영역(A)에서 제3 패시베이션층(116)의 절연 특성이 약화되어 제1 클래드층(121b) 및 제1 도전층(121a)의 손상을 야기할 수 있다. 제1 클래드층(121b) 및 제1 도전층(121a)의 손상은 발광 소자(LED)의 전사율을 저하시킬 수 있다. 이를 해결하기 위해 제3 패시베이션층(116)의 두께를 증가시킬 수 있으나 제1 개구부(117a) 내에서 제3 패시베이션층(116)의 두께 증가는 조립 배선에 의한 전계를 약화시키므로 발광 소자(LED)의 전사율을 저하시킬 수 있다. 따라서, 이를 해결하기 위한 구조 개선이 필요하며 개선된 구조에 대해서는 후술하는 실시예들에서 설명하도록 한다.
이어서, 복수의 제2 개구부(117b)가 복수의 서브 화소(SP)에 배치될 수 있다. 복수의 제2 개구부(117b)는 복수의 서브 화소(SP) 각각의 연결 전극(CE)을 노출시키는 부분이다. 제2 평탄화층(117) 아래의 연결 전극(CE)은 복수의 제2 개구부(117b)에서 노출되어, 발광 소자(LED)와 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)로부터의 구동 전류를 발광 소자(LED)로 전달할 수 있다. 이 경우, 제3 패시베이션층(116)은 제2 개구부(117b)에 중첩하는 영역에서 컨택홀을 가질 수 있고, 연결 전극(CE)은 제2 평탄화층(117) 및 제3 패시베이션층(116)으로부터 노출될 수 있다.
복수의 발광 소자(LED)는 복수의 제1 개구부(117a)에 배치될 수 있다. 복수의 발광 소자(LED)는 전류에 의해 빛을 발광하는 발광 소자(LED)이다. 복수의 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(LED)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(LED)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다. 이 경우, 마이크로 LED란 발광 소자의 크기가 100㎛ 이하인 것을 의미한다.
이하에서는 복수의 발광 소자(LED)가 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140), 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함하는 것으로 가정하여 설명하기로 한다. 다만, 복수의 발광 소자(LED)는 동일한 색상의 광을 발광하는 발광 소자(LED)로 이루어지고, 복수의 발광 소자(LED)로부터 광을 다른 색상의 광으로 변환하는 별도의 광 변환 부재를 사용하여 다양한 색상의 영상을 표시할 수도 있으며, 이에 제한되는 것은 아니다.
복수의 발광 소자(LED)는 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140) 및 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함할 수 있다. 적색 발광 소자(130), 녹색 발광 소자(140) 및 청색 발광 소자(150) 각각은 제1 반도체층, 제2 반도체층, 제1 전극 및 제2 전극을 공통으로 포함할 수 있다. 그리고 적색 발광 소자(130)는 적색 광을 발광하는 발광층을 포함하고, 녹색 발광 소자(140)는 녹색 광을 발광하는 발광층을 포함하며, 청색 발광 소자(150)는 청색 광을 발광하는 발광층을 포함할 수 있다.
도 3을 참조하면, 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130)에서 제2 반도체층(133)은 제1 반도체층(131) 상에 배치될 수 있다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 AlInGaP계 반도체층을 포함할 수 있으며, 예를 들어인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
적색 광을 발광하는 발광층(132)이 제1 반도체층(131)과 제2 반도체층(133) 사이에 배치될 수 있다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-quantum well; MQW) 구조로 이루어질 수 있다.상기 발광층(132)은 주입되는 전기에너지를 약 570nm 내지 약 630nm 범위 내의 특정 파장을 가진 광으로 변환시킬 수 있다. 특정 파장의 변화는 발광다이오드가 가지는 밴드갭의 크기에 의해 좌우되는데, 밴드갭 크기는 Al과 Ga의 조성비를 변화시킴으로써 조절될 수 있으며, 예컨대 Al의 조성비를 증가시킬수록 파장이 짧아진다.
제1 전극(134)이 제1 반도체층(131) 하면에 배치되고, 제2 전극(135)이 제2 반도체층(133) 상면에 배치될 수 있다. 제1 전극(134)은 제1 개구부(117a)에서 노출된 제2 조립 배선(122)에 본딩되는 전극이고, 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제1 전극(134) 및 제2 전극(135)은 도전성 물질로 형성될 수 있다.
이 경우, 제1 전극(134)을 제2 조립 배선(122) 상에 본딩하기 위해 제1 전극(134)을 공융 금속(eutectic metal)으로 구성할 수 있다. 예를 들어, 제1 전극(134)은 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
그리고 녹색 발광 소자(140) 및 청색 발광 소자(150) 둘 다 적색 발광 소자(130)와 동일하거나 유사한 구조로 형성될 수 있다. 예를 들어, 녹색 발광 소자(140)는 제1 전극, 제1 전극 상의 제1 반도체층, 제1 반도체층 상의 녹색 발광층, 녹색 발광층 상의 제2 반도체층, 제2 반도체층 상의 제2 전극을 포함할 수 있고, 청색 발광 소자 또한 제1 전극, 제1 반도체층, 청색 발광층, 제2 반도체층 및 제2 전극이 순차적으로 적층된 구조를 포함할 수 있다.
다만, 상기 녹색 발광 소자(140) 및 청색 발광 소자(150)는 GaN, AlGaN, InGaN, AlInGaN, GaP, AlN, GaAs, AlGaAs, InP 및 이들의 혼합물로 이루어진 군에서 선택되는 화합물로 형성될 수 있으나 이에 한정되는 것은 아니다.
한편, 도면에 도시되지는 않았으나, 복수의 발광 소자(LED) 각각의 일부분을 둘러싸는 절연층이 배치될 수 있다. 구체적으로, 절연층은 복수의 발광 소자(LED)의 외측면 중 적어도 하나는 발광 소자(LED)의 측면을 덮을 수 있다. 발광 소자(LED)에 절연층을 형성하여 발광 소자(LED)를 보호하고, 제1 전극(134) 및 제2 전극(135) 형성 시 제1 반도체층(131)과 제2 반도체층(133)의 전기적인 쇼트를 방지할 수 있다.
다음으로, 제3 평탄화층(118)이 복수의 발광 소자(LED) 상에 배치될 수 있다. 제3 평탄화층(118)은 복수의 발광 소자(LED)가 배치된 기판(110) 상부를 평탄화할 수 있고, 복수의 발광 소자(LED)는 제3 평탄화층(118)에 의해 제1 개구부(117a)에서 안정적으로 고정될 수 있다. 제3 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
화소 전극(PE)이 제3 평탄화층(118) 상에 배치될 수 있다. 화소 전극(PE)은 복수의 발광 소자(LED)와 연결 전극(CE)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제3 평탄화층(118)에 형성된 컨택홀을 통해 제1 개구부(117a)의 발광 소자(LED)와 제2 개구부(117b)의 연결 전극(CE)에 전기적으로 연결될 수 있다. 따라서, 화소 전극(PE)을 통해 발광 소자(LED)의 제2 전극(135), 연결 전극(CE) 및 제2 트랜지스터(TR2)가 전기적으로 연결될 수 있다.
고전위 전원 배선(VDD)의 제3 층(VDD3)이 제3 평탄화층(118) 상에 배치될 수 있다. 제3 층(VDD3)은 다른 열에 배치된 제1 층(VDD1) 및 제2 층(VDD2)을 전기적으로 연결할 수 있다. 예를 들어, 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장되며, 열 방향으로 연장된 고전위 전원 배선(VDD)의 복수의 제2 층(VDD2)을 서로 전기적으로 연결할 수 있다. 그리고 복수의 고전위 전원 배선(VDD)은 제3 층(VDD3)을 통해 메쉬 형태로 연결됨에 따라, 전압 강하 현상이 저감할 수 있는 기술적 효과가 있다.
블랙 매트릭스(BM)는 제3 평탄화층(118) 상에 배치될 수 있다. 블랙 매트릭스(BM)는 제3 평탄화층(118) 상에서 복수의 서브 화소(SP) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 간의 혼색을 방지할 수 있다. 블랙 매트릭스(BM)는 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
보호층(119)은 화소 전극(PE), 제3 평탄화층(118), 블랙 매트릭스(BM) 상에 배치될 수 있다. 보호층(119)은 보호층(119) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제1 개구부(117a)에서 복수의 제1 조립 배선(121)은 복수의 발광 소자(LED)와 이격되고, 복수의 제2 조립 배선(122)만이 복수의 발광 소자(LED)와 컨택할 수 있다. 이는 디스플레이 장치(100) 제조 과정에서 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122) 둘 다에 복수의 발광 소자(LED)가 접촉하여 발생하는 불량을 방지하기 위해, 복수의 제1 조립 배선(121) 상에 제3 패시베이션층(116)을 형성하고, 복수의 제2 조립 배선(122)에만 복수의 발광 소자(LED)를 컨택시킬 수 있다. 이하에서는 도 4a 및 도 4b를 참조하여 실시예에 따른 디스플레이 장치(100)의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 및 도 4b는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들로, 복수의 발광 소자(LED)를 제1 개구부(117a)에 자가 조립하는 공정을 설명하기 위한 공정도들이다.
도 4a를 참조하면, 유체(WT)가 채워진 챔버(CB)에 발광 소자(LED)를 투입한다. 유체(WT)는 물 등을 포함할 수 있고, 유체(WT)가 채워진 챔버(CB)는 상부가 오픈된 형상일 수 있다.
이어서, 발광 소자(LED)가 채워진 챔버(CB) 상에 원장 기판(10)을 위치시킬 수 있다. 원장 기판(10)은 디스플레이 장치(100)를 이루는 복수의 기판(110)으로 구성된 기판으로, 복수의 발광 소자(LED)의 자가 조립 시에는 복수의 조립 배선(120)과 제2 평탄화층(117)까지 형성한 원장 기판(10)을 사용할 수 있다.
그리고 제1 조립 배선(121) 및 제2 조립 배선(122)과 제2 평탄화층(117)까지 형성된 원장 기판(10)을 챔버(CB) 상에 위치시키거나, 챔버(CB) 내에 투입한다. 이 경우, 제2 평탄화층(117)의 제1 개구부(117a)와 유체(WT)가 서로 마주하도록 원장 기판(10)을 위치시킬 수 있다.
이어서, 원장 기판(10) 상에 자석(MG)을 위치시킬 수 있다. 챔버(CB)의 바닥에 가라앉거나 부유하는 발광 소자(LED)들은 자석(MG)의 자기력에 의해 원장 기판(10) 측으로 이동할 수 있다.
이 경우, 발광 소자(LED)는 자기장에 의해 이동하도록 자성체를 포함할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134) 또는 제2 전극(135)은 철이나 코발트, 니켈과 같은 강자성체 물질을 포함할 수 있다.
다음으로, 자석(MG)에 의해 제2 평탄화층(117) 측으로 이동한 발광 소자(LED)는 제1 조립 배선(121)과 제2 조립 배선(122)에 의해 형성된 전기장에 의해 제1 개구부(117a)에 자가 조립될 수 있다.
복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)에는 교류 전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의해 발광 소자(LED)는 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(LED)는 유전 영동(Dielectrophoresis; DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(LED)를 제2 평탄화층(117)의 제1 개구부(117a) 내에 고정시킬 수 있다.
다음으로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)의 전기장을 이용해 제1 개구부(117a) 내에 발광 소자(LED)를 고정시킨 상태에서 원장 기판(10)을 180° 뒤집을 수 있다. 실시예는 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가한 상태에서 원장 기판(10)을 뒤집고, 후속 공정을 진행할 수 있다.
그리고 발광 소자(LED)의 제1 전극(134)이 제2 조립 배선(122) 상에 위치한 상태에서 발광 소자(LED)에 열 및 압력을 가하여 발광 소자(LED)를 제2 조립 배선(122)에 본딩할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134)은 제2 조립 배선(122)과 공융 접합(eutectic bonding)을 통해 본딩될 수 있다. 공융 접합은 고온에서의 열압착에 의한 접합방식으로, 매우 견고하고 신뢰성이 매우 높은 본딩 공정 중의 하나이다. 공융 접합 방식은 높은 접합 강도를 실현시킬 수 있을 뿐만 아니라, 외부로부터 별도의 접착물을 도포할 필요가 없다는 장점을 가진다. 다만, 복수의 발광 소자(LED)의 본딩 방식은 공융 접합 외에도 다양하게 구성될 수 있으며, 이에 제한되지 않는다.
한편, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 디스플레이 장치(100) 제조 시 서로 다른 전압이 인가되나, 디스플레이 장치(100) 구동 시 동일한 전압이 인가될 수 있다. 이를 위해, 디스플레이 장치(100) 제조 시 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 서로 다른 조립 패드에 연결되어, 서로 다른 전압이 인가될 수 있다.
따라서, 원장 기판(10)을 복수의 발광 소자(LED)가 투입된 챔버(CB)에 위치시킨 후, 복수의 조립 패드를 통해 복수의 조립 배선(120)에 교류 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)를 제2 평탄화층(117)의 제1 개구부(117a)에 용이하게 자가 조립할 수 있다.
한편, 복수의 서브 화소(SP) 별로 복수의 발광 소자(LED)를 자가 조립하는 경우, 복수의 적색 서브 화소(SPR)에 배치된 복수의 조립 배선(120), 복수의 녹색 서브 화소(SPG)에 배치된 복수의 조립 배선(120), 복수의 청색 서브 화소(SPB)에 배치된 복수의 조립 배선(120)을 서로 다른 조립 패드에 연결할 수 있다. 복수의 조립 패드를 통해 복수의 서브 화소(SP) 중 특정 서브 화소(SP)에만 발광 소자(LED)를 선택적으로 자가 조립할 수 있다. 자가 조립을 마친 원장 기판(10)은 스크라이빙하여 복수의 기판(110)으로 분리할 수 있다. 이후, 복수의 제1 조립 배선(121)을 하나로 연결하는 링크 배선과 복수의 제2 조립 배선(122)을 하나로 연결하는 링크 배선을 통해 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 동일 전압을 인가할 수 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 발광 소자(LED)의 자가 조립을 위한 복수의 조립 배선(120) 중 적어도 일부를 복수의 발광 소자(LED)에 저전위 전원 전압을 인가하는 배선으로 활용할 수 있다. 디스플레이 장치(100) 제조 시, 자기장을 이용해 유체(WT) 내에서 부유하는 복수의 발광 소자(LED)를 원장 기판(10)에 인접하게 이동시킬 수 있다. 이어서, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 서로 다른 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)는 전기장에 의해 복수의 제1 개구부(117a) 내에 자가 조립될 수 있다. 이 경우, 저전위 전압을 공급하는 배선을 별도로 형성하고 이를 자가 조립된 복수의 발광 소자(LED)에 연결하는 대신, 제1 개구부(117a) 내에서 일부분이 노출된 제2 조립 배선(122)에 발광 소자(LED)의 제1 전극(134)을 본딩하여, 디스플레이 장치(100) 구동 시 복수의 조립 배선(120)을 복수의 발광 소자(LED)로 저전위 전압을 공급하는 배선으로 사용할 수 있다. 따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)을 복수의 발광 소자(LED)의 자가 조립만이 아니라 복수의 발광 소자(LED)의 구동을 위한 배선으로 사용할 수 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)이 클래드층을 포함하여 복수의 조립 배선(120)이 부식되거나, 쇼트 불량을 저감할 수 있다. 복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 도전층(121a)을 둘러싸고 제1 도전층(121a)보다 부식에 강한 제1 클래드층(121b)으로 이루어지고, 복수의 제2 조립 배선(122)은 제2 도전층(122a) 및 제2 도전층(122a)을 둘러싸고 제2 도전층(122a)보다 부식에 강한 제2 클래드층(122b)으로 이루어진다. 디스플레이 장치(100) 제조 시, 복수의 조립 배선(120)이 형성된 원장 기판(10)을 유체(WT) 내에 위치시켜 복수의 발광 소자(LED)를 자가 조립할 수 있다. 이 경우, 유체(WT) 내에 제1 도전층(121a) 및/또는 제2 도전층(122a)이 노출되어 조립 배선(120)이 부식될 수도 있고, 이에 의해 쇼트 불량이 발생할 수도 있다. 그러므로, 복수의 제1 조립 배선(121)의 제1 도전층(121a)을 제2 패시베이션층(115)과 제1 클래드층(121b)으로 커버할 수 있고, 복수의 제2 조립 배선(122)의 제2 도전층(122a)을 제3 패시베이션층(116)과 제2 클래드층(122b)으로 커버할 수 있다. 따라서, 복수의 조립 배선(120)이 제1 클래드층(121b) 및 제2 클래드층(122b)을 포함하는 구조로 형성되어, 복수의 조립 배선(120)의 신뢰성을 향상시킬 수 있다.
다음으로, 도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다. 도 5의 제2 실시예는 제1 실시예의 특징을 채용할 수 있으며, 변형된 조립 배선의 형태를 중점으로 기술하기로 한다.
도 5를 참조하면, 제1 조립 배선(521)의 제1 도전층(521a) 및 제2 조립 배선(522)의 제2 도전층(522a)은 제2 평탄화층(117)에 중첩한다. 제2 평탄화층(117)은 제1 조립 배선(521)의 제1 도전층(521a) 및 제2 조립 배선(522)의 제1 도전층(522a) 모두를 덮을 수 있고, 제1 도전층(521a) 및 제2 도전층(522a)은 제1 개구부(117a)와 이격될 수 있다.
제1 조립 배선(521)의 제1 클래드층(521b)은 제1 도전층(521a)과 제2 패시베이션층(115) 사이에 배치된다. 그리고 제1 개구부(117a)에 중첩하지 않는 제1 도전층(521a) 대신 제1 클래드층(521b)이 제1 개구부(117a) 측으로 연장되어, 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다. 제1 도전층(521a)은 제3 패시베이션층(116)의 컨택홀을 통해 제1 클래드층(521b)과 접한다.
제1 클래드층(521b)의 일부분은 제2 평탄화층(117) 및 제1 도전층(521a)과 중첩하고, 제1 클래드층(521b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)와 중첩할 수 있다. 다만, 제1 클래드층(521b) 상에 제3 패시베이션층(116)이 배치되므로, 제1 클래드층(521b)은 발광 소자(LED)의 제1 전극(134)과는 접하지 않는다.
복수의 제2 조립 배선(522)의 제2 클래드층(522b)은 제2 도전층(522a)과 제2 패시베이션층(115) 사이에 배치된다. 그리고 제1 개구부(117a)에 중첩하지 않는 제2 도전층(522a) 대신 제2 클래드층(522b)이 제1 개구부(117a) 측으로 연장되어, 제1 클래드층(521b)과 함께 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다.
제2 클래드층(522b)의 일부분은 제2 평탄화층(117) 및 제1 도전층(522b)과 중첩하고, 제2 클래드층(522b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)와 중첩할 수 있다. 이 경우, 제2 클래드층(522b)은 제2 패시베이션층(115) 상에 배치되므로, 제2 클래드층(522b)과 복수의 발광 소자(LED)의 제1 전극(134)은 서로 접할 수 있고, 발광 소자(LED)에 제2 조립 배선(522)으로부터의 저전위 전원 전압을 공급할 수 있다.
앞서 언급한 바와 같이, 제2 도전층(522a) 및 제2 클래드층(522b)의 패터닝 과정에서 식각액에 의한 제1 조립 배선(521)의 손상을 막기 위해 제3 패시베이션층(116)의 두께를 증가시킬 수 있지만, 두께가 증가된 제3 패시베이션층(116)은 발광 소자(LED)의 조립율을 감소시킬 수 있다.
도 3을 참조하면, 식각액에 의한 제1 조립 배선(121)의 손상은 제1 클래드층(121b)의 두께에 비해 상대적으로 두꺼운 제1 도전층(121a)이 제1 클래드층(121b)의 하부에 배치됨으로써 단차 영역(A)이 발생하고, 단차 영역(A)에 제3 패시베이션층(116) 형성시 두께가 감소함으로써 발생할 수 있다.
따라서, 도 5의 실시예와 같이 제1 클래드층(521b)을 제1 도전층(521a)의 하부에 배치시킴으로써, 제1 도전층(521a)의 두께로 인한 단차 발생을 방지할 수 있고 제3 패시베이션층(116)의 두께도 일정하게 유지할 수 있는 기술적 효과가 있다. 또한, 제1 클래드층(521b)과 제2 클래드층(522b)을 제2 패시베이션층(115) 상에 동시에 형성함으로써 공정을 간소화할 수 있는 기술적 효과가 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 제1 조립 배선(521)의 제1 클래드층(521b)과 제2 조립 배선(522)의 제2 클래드층(522b)을 제1 조립 배선(521)의 제1 도전층(521b)과 제2 조립 배선(522)의 제2 도전층(522a)의 하부에 배치할 수 있다. 따라서, 제1 도전층(521a) 및 제2 도전층(522a)으로 인한 단차 발생을 방지하고 제3 패시베이션층(116)의 두께를 일정하게 유지할 수 있어, 식각액에 의한 조립 배선(520)의 손상을 방지하고 복수의 조립 배선을 통한 발광 소자의 자가 조립을 용이하게 할 수 있는 기술적 효과가 있다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다. 도 6의 제3 실시예는 제2 실시예의 특징을 채용할 수 있다.
도 6을 참조하면, 제1 조립 배선(621) 및 제2 조립 배선(622)이 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 조립 배선(621)의 제1 도전층(621a) 및 제2 조립 배선(622)의 제2 도전층(622a)은 제2 패시베이션층(115) 상에는 배치될 수 있다. 제1 도전층(621a)과 제2 도전층(622a)은 동일 층에 동일한 물질로 동일 공정에 의해 형성될 수 있으나, 이에 제한되지는 않는다.
제1 도전층(621a)은 제1 도전층(621a) 상에 배치된 제2 평탄화층(117)과 중첩되고 제1 개구부(117a)와는 중첩하지 않을 수 있다. 마찬가지로, 제2 도전층(622a)은 제2 도전층(622a) 상에 배치된 제2 평탄화층(177)과 중첩되고 제1 개구부(117a)와는 중첩하지 않을 수 있다. 즉, 제2 평탄화층(177)은 제1 도전층(621a)과 제2 도전층(622a) 각각을 커버할 수 있다.
제1 조립 배선(621)의 제1 클래드층(621b)은 제1 도전층(621a) 상에서 제1 도전층(621a)을 커버하며, 제1 클래드층(621b)의 일부분은 제2 평탄화층(117)에 중첩할 수 있다. 제1 클래드층(621b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)에 중첩할 수 있다. 마찬가지로, 제2 조립 배선(622)의 제2 클래드층(622b)은 제2 도전층(622a) 상에서 제2 도전층(622a)을 커버하며, 제2 클래드층(622b)의 일부분은 제2 평탄화층(117)에 중첩할 수 있다. 제2 클래드층(622b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)에 중첩할 수 있다.
제1 조립 배선(621)을 커버하는 제3 패시베이션층(116)은 제1 조립 배선(621) 상에는 배치될 수 있다. 제3 패시베이션층(116)은 제1 조립 배선(621)과 발광 소자(LED)가 쇼트되지 않도록 전기적으로 절연시킨다. 제3 패시베이션층(116)은 제2 조립 배선(622)을 제외한 나머지 영역을 커버할 수 있다. 즉, 복수의 발광 소자(LED)의 제1 전극(134)을 제2 클래드층(622b)에만 전기적으로 연결시킬 수 있다.
도 3을 참조하면, 식각액에 의한 제1 조립 배선(121)과 제2 조립 배선(122)은 제3 패시베이션층(116)을 사이에 두고 서로 다른 층 상에 배치될 수 있다. 따라서, 제2 조립 배선(121)의 형성시 식각액 등으로 인해 단차 영역(A)에서 제3 패시베이션층(116)의 두께가 감소함으로써 절연 특성이 감소할 수 있다.
따라서, 도 6의 제3 실시예와 같이 제1 조립 배선(621)과 제2 조립 배선(622)을 동일 층 상에 배치시킴으로써, 제1 조립 배선(621)을 커버하는 제3 패시베이션층(116)의 손상을 방지하여 발광 소자(LED)의 조립 성능을 유지할 수 있는 기술적 효과가 있다. 또한, 제1 클래드층(621b)이 제1 도전층(621a)을 커버하고 제2 클래드층(622b)이 제2 도전층(622a)을 커버함으로써 제1 도전층(621a)과 제2 도전층(622a)의 부식을 방지할 수 있는 기술적 효과가 있다.
제3 실시예에 따른 디스플레이 장치(600)에서는 제1 조립 배선(621)의 제1 클래드층(621b)과 제2 조립 배선(622)의 제2 클래드층(622b)이 제1 조립 배선(621)의 제1 도전층(621b)과 제2 조립 배선(622)의 제2 도전층(622a)을 커버하고, 제1 조립 배선(621)과 제2 조립 배선(622)이 동일 층 상에 배치될 수 있다. 따라서, 제1 도전층(621a) 및 제2 도전층(622a)의 부식을 방지하고 제3 패시베이션층(116)의 손상을 방지할 수 있어 조립 배선을 통한 발광 소자의 자가 조립을 용이하게 할 수 있는 기술적 효과가 있다.
도 7은 제4 실시예에 따른 디스플레이 장치의 단면도이다. 도 7의 제4 실시예는 제2 및 제3 실시예의 특징을 채용할 수 있다.
도 7을 참조하면, 제2 패시베이션층(115) 상에 제1 조립 배선(721)의 제1 도전층(721a)이 배치되고, 제1 도전층(721a)을 커버하도록 제1 클래드층(721b)이 배치된다. 제1 클래드층(721b)은 제1 도전층(721a)의 상면과 측면을 덮으며, 제2 평탄화층(117)의 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)에 중첩할 수 있다.
제1 클래드층(721b)의 일부분은 제1 도전층(721a)의 상면에 접하며, 제2 평탄화층(117)에 중첩할 수 있다. 제1 클래드층(721b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)에 중첩할 수 있다.
제3 패시베이션층(116)은 제1 조립 배선(721)을 커버하고, 제3 패시베이션층(116) 상에는 제2 조립 배선(722)이 배치된다. 제2 조립 배선(722)의 제2 도전층(722a)이 제3 패시베이션층(116) 상에 배치되고 제2 클래드층(722b)이 제2 도전층(722a)의 상면과 측면을 덮으며, 제2 평탄화층(117)의 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)에 중첩할 수 있다.
제2 클래드층(722b)의 일부분은 제2 도전층(722a)과 중첩하는 동시에 제2 평탄화층(117)과 중첩할 수 있다. 제2 클래드층(722b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)와 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 제2 조립 배선(722) 형성시 식각액에 의해 제3 패시베이션층(116)이 손상될 수 있으므로 이를 방지하기 위해, 제1 조립 배선(721)의 단차 영역(A)을 커버하는 단차 보호층(721c)을 배치할 수 있다.
단차 보호층(721c)은 단차 영역(A)을 커버하며 제1 도전층(721a)의 일부, 제1 클래드층(721b)의 일부, 및 제2 평탄화층(117)과 중첩될 수 있다. 단차 보호층(721c)은 제2 평탄화층(117)으로 커버되고 제1 개구부(117a)에 노출되지 않을 수 있다.
단차 보호층(721c)은 제2 도전층(722a)과 함께 제3 패시베이션층(116) 상에 배치되고 동일 물질로 형성될 수 있다. 단차 보호층(721c)과 제3 도전층(722a)은 동일 공정에 의해 형성될 수 있으나, 이에 제한되지는 않는다.
따라서, 제1 조립 배선(721)과 제2 조립 배선(722)이 서로 다른 층 상에 배치되어 제2 조립 배선(722) 형성시 사용하는 식각액에 의해 제1 조립 배선(721)이 영향을 받을 수 있지만, 제1 조립 배선(721)의 단차 영역(A) 커버하는 단차 보호층(721c)을 배치함으로써 제3 패시베이션층(116)의 손상을 방지하여 발광 소자(LED)의 조립 성능을 유지할 수 있는 기술적 효과가 있다.
제4 실시예에 따른 디스플레이 장치(700)에서는 제1 조립 배선(721)이 제3 패시베이션층(116)의 하부에, 제2 조립 배선(722)이 제3 패시베이션층(116)의 상부에 배치되는 경우, 제1 조립 배선(721)의 단차 영역(A)을 커버하는 단차 보호층(721c)이 배치될 수 있다. 따라서, 제1 조립 배선(721)의 부식 및 제3 패시베이션층(116)의 손상을 방지할 수 있어 조립 배선을 통한 발광 소자의 자가 조립을 용이하게 할 수 있는 기술적 효과가 있다.
도 8은 제5 실시예에 따른 디스플레이 장치의 단면도이다. 도 8의 제5 실시예는 제2 내지 제4 실시예의 특징을 채용할 수 있다.
도 8을 참조하면, 제1 조립 배선(821)의 제1 도전층(821a) 및 제2 조립 배선(822)의 제2 도전층(822a)은 제2 평탄화층(117)에 중첩할 수 있다. 제2 평탄화층(117)은 제1 조립 배선(821)의 제1 도전층(821a) 및 제2 조립 배선(822)의 제1 도전층(822a) 모두를 덮을 수 있고, 제1 도전층(821a) 및 제2 도전층(822a)은 제1 개구부(117a)와 이격될 수 있다.
제1 조립 배선(821)의 제1 클래드층(821b)은 제1 도전층(821a)과 제2 패시베이션층(115) 사이에 배치될 수 있다. 그리고 제1 개구부(117a)에 중첩하지 않는 제1 도전층(821a) 대신 제1 클래드층(821b)이 제1 개구부(117a) 측으로 연장되어, 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다. 제1 도전층(821a)은 제3 패시베이션층(116)의 컨택홀을 통해 제1 클래드층(821b)과 접할 수 있다.
제1 클래드층(821b)은 제2 패시베이션층(115) 상에 배치되고, 제1 클래드층(821b)의 일부분은 제2 평탄화층(117) 및 제1 도전층(821a)과 중첩하며, 제1 클래드층(821b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)와 중첩할 수 있다. 다만, 제1 클래드층(821b) 상에 제3 패시베이션층(116)이 배치되므로, 제1 클래드층(821b)은 발광 소자(LED)의 제1 전극(134)과는 접하지 않을 수 있다.
복수의 제2 조립 배선(822)의 제2 클래드층(822b)은 제2 도전층(822a)과 제3 패시베이션층(116) 사이에 배치될 수 있다. 그리고 제1 개구부(117a)에 중첩하지 않는 제2 도전층(822a) 대신 제2 클래드층(822b)이 제1 개구부(117a) 측으로 연장되어, 제1 클래드층(821b)과 함께 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다.
제2 클래드층(822b)은 제3 패시베이션층(116) 상에 배치되고, 제2 클래드층(822b)의 일부분은 제2 평탄화층(117) 및 제2 도전층(822b)과 중첩하며, 제2 클래드층(822b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)와 중첩할 수 있다. 이 경우, 제2 클래드층(822b)은 제3 패시베이션층(116) 상에 배치되므로, 제2 클래드층(822b)과 발광 소자(LED)의 제1 전극(134)은 서로 접할 수 있고, 발광 소자(LED)에 제2 조립 배선(822)으로부터의 저전위 전원 전압을 공급할 수 있다.
제2 클래드층(822b)은 제1 도전층(821a)과 동일 층에 동일 물질로 배치될 수 있다. 제2 클래드층(822b)은 제1 도전층(821a)과 동일 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 도전층(822a) 및 제2 클래드층(822b)의 패터닝 과정에서 식각액에 의한 제1 조립 배선(821)의 손상을 막기 위해 제1 클래드층(821b)을 제1 도전층(821a)의 하부에 배치함으로써 단차 영역의 발생을 막을 수 있다. 그런데, 도 8의 실시예와 같이 제1 조립 배선(821)과 제2 조립 배선(822)이 동일 층에 배치되지 않는 경우, 제2 조립 배선(822) 형성시 제1 도전층(821a)이 노출되어 있는 상황이므로 제1 도전층(821a)이 손상받을 수도 있다. 따라서, 제1 도전층(821a) 상에 제1 도전층(821a)을 커버하는 제3 도전층(821c)을 배치할 수 있다.
제3 도전층(821c)은 제1 도전층(821a)의 상면 및 측면을 커버하며, 제2 도전층(822a)과 동일 층에 동일 물질로 배치될 수 있다. 제3 도전층(821c)은 제2 도전층(822a)과 동일 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제5 실시예에 따른 디스플레이 장치(800)에서는 제1 조립 배선(821)과 제2 조립 배선(822)을 서로 다른 층 상에 배치하고, 제1 조립 배선(821)의 제1 클래드층(821b)과 제2 조립 배선(822)의 제2 클래드층(822b)을 제1 조립 배선(821)의 제1 도전층(821b)과 제2 조립 배선(822)의 제2 도전층(822a)의 하부에 배치한 경우, 제3 도전층(821c)이 제1 도전층(821a) 상에서 제1 도전층(821a)을 커버하도록 배치할 수 있다. 따라서, 제2 조립 배선(822)의 식각액에 의한 제1 조립 배선(821)의 손상을 방지하고 복수의 조립 배선을 통한 발광 소자의 자가 조립을 용이하게 할 수 있는 기술적 효과가 있다.
다음으로, 도 9는 제6 실시예에 따른 디스플레이 장치(900)의 단면도이다. 제6 실시예는 제1 실시예의 특징을 채용할 수 있다.
도 9를 참조하면, 제2 패시베이션층(115) 상에 제1 도전층(121a)가 배치될 수 있다. 또한, 제1 클래드층(121b)는 제1 도전층(121a)의 상면과 측면을 모두 덮도록 배치될 수 있다. 그리고 제1 조립 배선(121)의 제1 클래드층(121b)은 제2 조립 배선(122)을 향해서 제1 개구부(117a) 내측으로 연장될 수 있다. 이 때, 제1 도전층(121a) 상면에 배치된 제1 클래드층(121b)과 제1 개구부(117a) 내측에 배치된 제1 클래드층(121b)의 높이 차이가 존재할 수 있다. 상기 높이 차이로 인해 제1 조립 배선에 단차가 형성될 수 있다.
제1 조립 배선(121)에 형성된 단차를 따라, 상기 제1 조립 배선(121) 상에 배치된 제3 패시베이션층(116)에도 단차가 형성될 수 있다. 제6 실시예에 따르면, 제3 패시베이션층(116) 단차영역에 제1 절연층(200)이 배치될 수 있다.
제1 절연층(200)이 제3 패시베이션층(116)의 단차영역(A)을 채움으로써, 단차영역(A)에서 외부 충격이나 자가 조립시 취약해질 수 있는 조립 배선 전극을 보호해주는 기술적 효과가 있다.
다음으로 도 10은 제7 실시예에 따른 디스플레이 장치(1000)의 단면도이다. 제7 실시예는 제1 및 제6 실시예의 특징을 채용할 수 있다.
예를 들어, 제6 실시예는 패시베이션층의 단차 영역에 절연층을 배치하여 배선 전극을 보호해주는 특징이 있다.
이하 제7 실시예의 주된 특징을 중심으로 설명하기로 한다. 도 10을 참조하면, 제2 조립 배선(122)에서, 제2 도전층(122a)은 제3 패시베이션층(116) 상에 배치될 수 있다. 제2 클래드층(122b)은 제2 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 조립 배선(122)의 제2 클래드층(122b)은 제1 조립 배선(121)을 향해서 제1 개구부(117a) 내측으로 연장될 수 있다.
이 때, 제2 도전층 상에 배치된 제2 클래드층(122b)과 제1 개구부(117a) 내측에 배치된 제2 클래드층(122b)의 높이 차이가 존재할 수 있다. 상기 높이 차이로 인해 제2 조립 배선(122)에 단차가 형성될 수 있다.
제7 실시예에 따르면, 제2 조립 배선의 단차영역(B)에 제2 절연층(201)이 배치될 수 있다. 제2 절연층(201)이 제2 조립 배선(122)의 단차영역(B)을 채움으로써, 단차영역(B)에서 외부 충격이나 자가 조립시 취약해질 수 있는 조립 배선 전극을 보호해주는 기술적 효과가 있다.
다음으로 도 11은 제8 실시예에 따른 디스플레이 장치(1100)의 단면도이다. 제7 실시예는 제7 실시예의 특징을 채용할 수 있다.
예를 들어, 제7 실시예는 조립 배선의 단차 영역에 절연층을 배치하여 배선 전극을 보호해주는 기술적 효과가 있다.
이하 제8 실시예의 주된 특징을 중심으로 설명하기로 한다.
도 11을 참조하면, 제1 조립 배선(1021)의 제1 클래드층(1021b)은 제1 도전층(1021a)으로부터 제2 조립 배선(1022) 방향으로 연장될 수 있다. 또한, 제2 조립 배선의 제2 클래드층(1022b)은 제2 도전층(1022a)으로부터 제1 조립배선(1021) 방향으로 연장될 수 있다.
제7 실시예에서 제1 클래드층(1021b)과 제2 클래드층(1022b)는 제3 패시베이션층(116)을 사이에 두고 배치되어, 상하간에 중첩될 수 있다.
한편, 제2 클래드층(1022b)은 발광 소자(130) 및 제1 클래드층(1021b)과 중첩되는 영역에 소정의 전극 홀(1023)을 구비할 수 있다. 전극 홀(1023)의 폭은 발광소자(130)의 폭보다 작을 수 있다.
또한, 제1 클래드층(1021b)과 제2 클래드층(1022b)에는 교류전압이 인가되어 전기장이 형성될 수 있다.
이러한 전기장에 의한 DEP force는 제2 클래드층(1022b) 내에 구비된 전극 홀(1023)에서 집중될 수 있다.
집중된 유전영동 힘(DEP force)에 의해 발광 소자(130)는 제1 개구부(117a) 내에 자가 조립될 수 있다.
조립 배선(1021, 1022)이 수직으로 중첩됨으로 인해 발광 소자(130)에 대한 조립력이 강화되는 기술적 효과가 있다. 뿐만 아니라, 제1 개구부(117a)는 제1 도전층(1021a) 및 제2 도전층(1022a)과 수직으로 중첩하지 않아서 패널의 두께가 감소될 수 있는 기술적 효과가 있다.
한편, 제2 클래드층(1022b)은 발광 소자(LED)의 아래에 배치될 수 있다. 또한, 제2 클래드층(1022b)은 발광 소자(LED)의 제1 전극(134)과 접할 수 있다.
따라서, 제2 클래드층(1022b)이 발광 소자(LED)의 제1 전극(134)의 하면에 배치됨에 따라, 발광소자(130)가 균일하게 지지됨과 아울러 상호간에 전기적 접촉면적을 넓게 확보하여 캐리어 주입효율이 향상되어 발광효율이 향상되고 휘도가 향상되는 복합적인 기술적 효과가 있다.
다음으로, 도 12는 제8 실시예의 디스플레이 장치(1000)에서 조립 배선(1020)을 상세히 나타낸 도면이다.
도 12를 참조하면, 제8 실시예에서, 제1 클래드층(1021b)의 일부와 제2 클래드층(1022b)의 일부는 상하간에 중첩될 수 있다. 예를 들어, 제1 클래드층(1021b)은 제1-1 클래드층(1021b1)과 제1-2 클래드층(1021b2) 및 제1-3 클래드층(1021b3)을 포함할 수 있다. 제1-2 클래드층(1021b2)은 제1-1 클래드층(1021b1)에서 제2 클래드층(1022b) 방향으로 연장되는 돌출전극일 수 있다.
또한, 제2 클래드층(1022b)은 제2-1 클래드층(1022b1)과 제2-2 클래드층(1022b2) 및 제2-3 클래드층(1022b3)을 포함할 수 있다. 제2-2 클래드층(1022b2)은 제2-1 클래드층(1022b1)에서 제1 클래드층(1021b) 방향으로 연장되는 돌출전극일 수 있다.
이 때, 제1-2 클래드층(1021b2)과 제2-2 클래드층(1022b2)은 수직으로 중첩될 수 있다.
또한, 제2-2 클래드층(1022b2)은 전극 홀(1023)을 구비할 수 있다. 이에 따라, 제2 클래드층(1022b)의 전극 홀(1023)에 DEP force가 집중되어 형성될 수 있으며, 조립 홀(1023)에서 균일한 Dep force가 분포하여 조립력이 향상되는 기술적 효과가 있다.
또한, 제2-1 클래드층(1022b1)과 제2-2 클래드층(1022b2)을 이어주는 제2-3 클래드층(1022b3)은 경사면을 갖도록 배치될 수 있다. 이를 통해 제2 도전층(1022a)은 제1 개구부(117a) 외의 영역에 배치되어 패널의 두께를 감소시킬 수 있는 기술적 효과가 있다.
이상 기술한 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는 조립 배선의 클래드층을 도전층의 하부에 배치시킴으로써, 도전층의 두께로 인한 단차 발생을 방지할 수 있고, 클래드층을 덮도록 배치된 패시베이션층의 두께도 일정하게 유지할 수 있어 조립 배선을 통해 발광 소자의 자가 조립을 용이하게 할 수 있는 기술적 효과가 있다.
또한, 실시예는 제1 조립 배선과 제2 조립 배선이 서로 다른 층에 배치된 경우 하부에 배치된 조립 배선 상에 단차 보호층을 배치함으로써 조립 배선의 부식 및 자가 조립 불량을 줄일 수 있는 기술적 효과가 있다.
또한, 실시예는 부식에 강한 클래드층을 이용하여 도전층의 부식을 예방할 수 있는 기술적 효과가 있다.
또한, 실시예는 조립 배선에 단차가 발생되는 경우, 단차 영역에 절연층을 배치하여, 조립 배선을 보호할 수 있는 기술적 효과가 있습니다.
또한, 실시예는 제1 조립 배선과 제2 조립 배선을 수직으로 중첩하도록 배치하여, 발광 소자의 조립력을 향상시킬 수 있는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
[부호의 설명]
10: 원장 기판 AA: 표시 영역 NA: 비표시 영역 SP: 서브 화소
SPR: 적색 서브 화소 SPG: 녹색 서브 화소 SPB: 청색 서브 화소
100, 300, 500, 600, 700, 800, 900, 1000: 디스플레이 장치
110: 기판 111: 버퍼층 112: 게이트 절연층 113: 제1 패시베이션층
114: 제1 평탄화층 115: 제2 패시베이션층 116: 제3 패시베이션층
117: 제2 평탄화층 117a: 제1 개구부 117b: 제2 개구부 118: 제3 평탄화층
119: 보호층 120, 520, 620, 720, 820, 1020: 조립 배선
121, 521, 621, 721, 821, 1021: 제1 조립 배선
121a, 521a, 621a, 721a, 821a, 1021a: 제1 도전층
121b, 521b, 621b, 721b, 821b, 1021b: 제1 클래드층
122, 522, 622, 722, 822, 1022: 제2 조립 배선
122a, 522a, 622a, 722a, 822a, 1022a: 제2 도전층
122b, 522b, 622b, 722b, 822b, 1022b: 제2 클래드층
1021b1: 제1-1 클래드층 1021b2: 제1-2 클래드층 1021b3: 제1-3 클래드층
1022b1: 제2-1 클래드층 1022b2: 제2-2 클래드층 1022b3: 제2-3 클래드층
1023: 전극 홀 200: 제1 절연층 201: 제2 절연층 721c: 단차 보호층
821c: 제3 도전층 LED: 발광 소자 130: 적색 발광소자
131: 제1 반도체층 132: 발광층 133: 제2 반도체층 134: 제1 전극
135: 제2 전극 140: 녹색 발광 소자 150: 청색 발광 소자 LS: 차광층
SL: 스캔 배선 DL: 데이터 배선 RL: 기준 배선 VDD: 고전위 전원 배선
VDD1: 제1 층 VDD2: 제2 층 VDD3: 제3 층 TR1: 제1 트랜지스터
ACT1: 제1 액티브층 GE1: 제1 게이트 전극 SE1: 제1 소스 전극
DE1: 제1 드레인 전극 TR2: 제2 트랜지스터 ACT2: 제2 액티브층
GE2: 제2 게이트 전극 SE2: 제2 소스 전극 DE2: 제2 드레인 전극
TR3: 제3 트랜지스터 ACT3: 제3 액티브층 GE3: 제3 게이트 전극
SE3: 제3 소스 전극 DE3: 제3 드레인 전극 SA, B: 단차 영역
ST: 스토리지 커패시터 ST1: 제1 커패시터 전극 ST2: 제2 커패시터 전극
CE: 연결 전극 CE1: 제1 연결층 CE2: 제2 연결층 PE: 화소 전극
BM: 블랙 매트릭스 CB: 챔버 WT: 유체 MG: 자석
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 또는 상기 제2 조립 배선 상에 배치된 절연층;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 개구부를 갖는 평탄화층; 및
    상기 개구부 내측에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자를 포함하고,
    상기 제1 조립 배선 및 상기 제2 조립 배선은 동일층 상에 배치된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 전극은 상기 제1 조립 배선 및 상기 제2 조립 배선 중 하나에 본딩된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 조립 배선은,
    상기 기판 상에 배치된 제1 도전층; 및
    상기 제1 도전층에 접하는 제1 클래드층을 포함하고,
    상기 제2 조립 배선은,
    상기 기판 상에 배치된 제2 도전층; 및
    상기 제2 도전층에 접하는 제2 클래드층을 포함하며,
    상기 제1 전극은 상기 제2 클래드층에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 서로 동일 물질을 포함하고,
    상기 제1 클래드층 및 상기 제2 클래드층은 서로 동일 물질을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 상기 평탄화층에 중첩하고,
    상기 제1 클래드층 및 상기 제2 클래드층 각각은, 일부분이 상기 개구부 내측에 배치된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 절연층을 통해 상기 제1 클래드층과 상기 제1 도전층이 접하고,
    상기 절연층을 통해 상기 제2 클래드층과 상기 제2 도전층이 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 도전층 아래에 제1 클래드층이 배치되고, 상기 제2 도전층 아래에 상기 제2 클래드층이 배치된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제1 클래드층은 상기 제1 도전층 상에서 상기 제1 도전층을 커버하고,
    상기 제2 클래드층은 상기 제2 도전층 상에서 상기 제2 도전층을 커버하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  9. 제5항에 있어서,
    상기 제1 도전층과 중첩하는 상기 평탄화층의 측면과, 상기 개구부 사이에 개재되는 제1 절연층을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 클래드층과 상기 제2 클래드층은 수직으로 중첩하며, 상기 제2 클래드층은 상기 제1 클래드층과 수직으로 중첩하는 영역에 전극 홀을 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  11. 기판;
    상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 또는 상기 제2 조립 배선 상에 배치된 절연층;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 개구부를 갖는 평탄화층;
    상기 개구부 내측에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자; 및
    상기 절연층 하부에 배치된 제1 조립 배선 또는 상기 제2 조립 배선과 중첩하는 단차 보호층;을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 단차 보호층은 상기 평탄화층과 중첩된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  13. 제11항에 있어서,
    상기 제1 조립 배선은,
    제1 도전층; 및
    상기 제1 도전층과 전기적으로 연결된 제1 클래드층을 포함하고,
    상기 제2 조립 배선은,
    제2 도전층; 및
    상기 제2 도전층과 전기적으로 연결된 제2 클래드층을 포함하며,
    상기 제1 도전층과 상기 제1 클래드층은 서로 다른 물질을 포함하고,
    상기 제2 도전층과 상기 제2 클래드층은 서로 다른 물질을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  14. 제12항에 있어서,
    상기 제1 클래드층 및 상기 제2 클래드층은 모두 상기 개구부 내측으로 연장된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제1 클래드층은 상기 제1 도전층을 커버하고,
    상기 제2 클래드층은 상기 제2 도전층을 커버하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제2 도전층은 상기 단차 보호층과 동일 물질을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  17. 제13항에 있어서,
    상기 제1 클래드층은 상기 제1 도전층 하부에 배치되고,
    상기 제2 클래드층은 상기 제2 도전층 하부에 배치된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 단차 보호층은 상기 제1 도전층의 상면 및 측면을 커버하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  19. 제13항에 있어서,
    상기 제1 도전층과 중첩하는 상기 평탄화층의 측면과, 상기 개구부 사이에 개재되는 제1 절연층을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  20. 제13항에 있어서,
    상기 제1 클래드층과 상기 제2 클래드층은 수직으로 중첩하며, 상기 제2 클래드층은 상기 제1 클래드층과 수직으로 중첩하는 영역에 전극 홀을 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
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