WO2025205154A1 - デバイスの製造方法およびデバイス - Google Patents

Abstract

このデバイス（１００）の製造方法は、基材（１０、２０）の凹部（１０ａ、２０ａ）に、シールド層（１１、２１）を形成するシールド層形成工程と、シールド層（１１、２１）に接続される接続層（１２、２２）を形成する接続層形成工程と、凸部（１０ｂ、２０ｂ）および接続層（１２、２２）に半導体（３０）を接合する半導体接合工程と、を備える。そして、シールド層（１１、２１）は、エッチングによるパターニングが可能な部材からなり、接続層（１２、２２）は、半導体接合工程における熱による半導体（３０）への拡散の度合いがシールド層（１１、２１）よりも小さい部材からなる。

Description

デバイスの製造方法およびデバイス

　この発明は、デバイスの製造方法およびデバイスに関し、特に、基材に形成されるシールド層と、シールド層に接続される接続層と、接続層に接合される半導体と、を備えるデバイスの製造方法およびデバイスに関する。

　従来、基材に形成されるシールド層と、シールド層に接続される接続層と、接続層に接合される半導体と、を備えるデバイスの製造方法およびデバイスが知られている。このようなデバイスは、たとえば、特開２００６－１１６６９４号公報に開示されている。

　特開２００６－１１６６９４号公報には、凹部を有するガラスからなる基材と、基材の凹部に設けられるシールド層と、シールド層に接続される内部接続部と、内部接続部に接合されるシリコン素子層と、を備えるマイクロデバイスが開示されている。特開２００６－１１６６９４号公報では、シールド層および内部接続部は、金および／または拡散障壁金属（クロム、チタン／白金など）からなる。また、シールド層が内部接続部を介してシリコン素子層に接続されることにより、シールド層が接地可能である。シールド層が接地されることにより、電圧の印加などに起因して基材において電荷の変化が生じた場合でも、変化した電荷とシリコン素子層との相互作用に起因するマイクロデバイスの特性の変化が抑制される。また、特開２００６－１１６６９４号公報では、シールド層および内部接続部は、スパッタリング工程など周知の方法により形成されている。

特開２００６－１１６６９４号公報

　しかしながら、特開２００６－１１６６９４号公報では、シールド層および内部接続部は、スパッタリング工程など周知の方法により形成されていると記載されている一方、具体的な製造方法が開示されていない。また、特開２００６－１１６６９４号公報では、シリコン素子層を基材に接合する際に陽極接合が用いられるが、陽極接合によりシリコン素子層内に内部接続部材料の拡散を招くため、注意する必要がある、と記載されている。しかしながら、特開２００６－１１６６９４号公報では、内部接続部からシリコン素子層内への拡散を防止するための具体的な方法は開示されていない。そこで、シリコン素子層への内部接続部材料の拡散を抑制しながら容易に製造することが可能なデバイスの製造方法およびデバイスが望まれている。

　この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、半導体へのシールド層材料の拡散を抑制しながら容易にデバイスを製造することが可能なデバイスの製造方法およびデバイスを提供することである。

　上記目的を達成するために、この発明の第１の局面によるデバイスの製造方法は、凹部および凸部を有する基材を準備する工程と、基材の凹部に、シールド層成膜プロセスおよびエッチング、リフトオフ、または、薄膜のマスクによりシールド層を形成するシールド層形成工程と、基材の凹部から凸部に渡って、接続層成膜プロセスにより、シールド層に接続される接続層を基材の一部およびシールド層の一部の上に連続して形成する接続層形成工程と、基材の凸部および接続層に半導体を接合する半導体接合工程と、を備え、シールド層は、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、接続層は、半導体接合工程における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなる。

　この発明の第２の局面によるデバイスの製造方法は、凹部および凸部を有する基材を準備する工程と、基材の凹部から凸部に渡って、接続層成膜プロセスにより、接続層を形成する接続層形成工程と、基材の凹部に、シールド層成膜プロセスおよびウェットエッチングにより、シールド層を基材の一部および接続層の一部の上に連続して形成するシールド層形成工程と、基材の凸部および接続層に半導体を接合する半導体接合工程と、を備え、シールド層は、ウェットエッチングによるパターニングが可能な部材からなり、接続層は、半導体接合工程における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなる。

　この発明の第１および第２の局面によるデバイスの製造方法では、上記のように、シールド層は、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、接続層は、半導体接合工程における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなる。ここで、シールド層および接続層を形成する部材として、製造工程の容易化および拡散の観点から、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能でかつ、半導体接合工程における熱による半導体への拡散の度合いが小さい部材が望ましい。しかしながら、これらの条件を満たす部材はない。そこで、シールド層が、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなることによって、シールド層を容易に形成することができる。また、接続層が、半導体接合工程における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなることにより、半導体への接続層材料の拡散を抑制することができる。このように基材の凹部から半導体までの間においてシールド層のみ形成するのではなくシールド層と接続層とを重複して形成することにより、半導体へのシールド層材料の拡散を抑制しながら容易にデバイスを製造することができる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、シールド層形成工程において、シールド層は、ウェットエッチングにより形成され、シールド層は、ウェットエッチングによるパターニングが可能な部材からなる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、シールド層形成工程は、シールド層と半導体とが離間するようにシールド層を形成する工程である。このように構成すれば、シールド層と半導体とが離間しているので、半導体へのシールド層材料の拡散を抑制できる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、凹部は、底部および側壁部を有し、シールド層形成工程は、凹部の底部のみにシールド層を形成する工程であり、接続層形成工程は、凹部の底部の一部、凹部の側壁部の一部、および凸部の一部に連続して接続層を形成する工程である。このように構成すれば、シールド層と半導体を確実に離間させることができるので、半導体へのシールド層材料の拡散をより抑止できる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、半導体接合工程は、陽極接合により接続層に半導体を接合する工程であり、接続層は、陽極接合により表面酸化しない部材からなる。このように構成すれば、接続層が表面酸化することに起因して、シールド層と半導体との導通がとれなくなることを抑制できる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、シールド層形成工程および接続層形成工程の後、ピラニア溶液により基材、シールド層および接続層を洗浄する洗浄工程をさらに備え、シールド層および接続層は、洗浄工程のピラニア溶液により溶解しない部材からなる。このように構成すれば、シールド層および接続層が溶解することに起因して、シールド層と半導体との導通がとれなくなることを抑制できる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、シールド層成膜プロセスは、スパッタリングである。このように構成すれば、スパッタリングにより容易にシールド層を形成できる。

　上記第１および第２の局面によるデバイスの製造方法において、好ましくは、接続層成膜プロセスは、薄膜のマスクを用いたスパッタリングである。このように構成すれば、薄膜のマスクを用いたスパッタリングにより容易に接続層を形成できる。

　この発明の第３の局面によるデバイスは、凹部および凸部を有する基材と、基材の凹部に設けられるシールド層と、シールド層に接続される接続層と、基材の凸部および接続層に接合される半導体と、を備え、シールド層は、半導体と離間して形成された、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、接続層は、基材の凹部から凸部に渡り、基材の一部、およびシールド層の一部の上に連続して形成されており、半導体を接続層に接合する際における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなる。

　この発明の第４の局面によるデバイスは、凹部および凸部を有する基材と、基材の凹部に設けられるシールド層と、シールド層に接続される接続層と、基材の凸部および接続層に接合される半導体と、を備え、シールド層は、半導体と離間して形成された、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、接続層は、基材の凹部から凸部に渡り、基材の一部の上、およびシールド層の一部の下に連続して形成されており、半導体を接続層に接合する際における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなる。

　この発明の第３および第４の局面によるデバイスでは、上記のように、シールド層は、半導体と離間して形成された、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、接続層は、半導体を接続層に接合する際における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなる。ここで、シールド層および接続層を形成する部材として、製造工程の容易化および拡散の観点から、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能で、かつ、半導体接合工程における熱による半導体への拡散の度合いが小さい部材が望ましい。しかしながら、これらの条件を満たす部材はない。そこで、シールド層が、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなることによって、シールド層を容易に形成することができる。また、接続層が、半導体接合工程における熱による半導体への拡散の度合いがシールド層よりも小さい部材からなることにより、半導体への拡散を抑制することができる。このように基材の凹部から半導体までの間においてシールド層のみ形成するのではなくシールド層と接続層とを重複して形成することにより、半導体へのシールド層材料の拡散を抑制しながら容易にデバイスを製造することが可能なデバイスを提供することができる。

　上記第３および第４の局面によるデバイスにおいて、好ましくは、シールド層は、ウェットエッチングによるパターニングが可能な部材からなる。

　上記第３および第４の局面によるデバイスにおいて、好ましくは、凹部は、底部および側壁部を有し、シールド層は、底部のみに形成されており、接続層は、底部の一部、側壁部の一部、および凸部の一部に連続して形成されている。このように構成すれば、シールド層と半導体を確実に離間させることができるので、半導体へのシールド層材料の拡散をより抑止できる。

　本発明によれば、上記のように、基材に形成される接続層から半導体への拡散を抑制しながら容易にデバイスを製造することができる。

第１実施形態によるデバイスを示した断面図である。 第１実施形態によるデバイスの製造方法のフロー図である。 上側のガラス基板を示す図である。 上側のガラス基板にシールド層が形成された状態を示す図である。 上側のガラス基板に形成されたシールド層がパターニングされた状態を示す図である。 ガラス基板の凸部に薄膜のマスクを配置した状態を示す図である。 薄膜のマスクを用いたスパッタリングにより接続層が形成された状態を示す図である。 ガラス基板の凸部および接続層に半導体が接合された状態を示す図である。 ガラス基板の凸部および接続層に接合された半導体が深掘エッチングされた状態を示す図である。 下側のガラス基板にシールド層および接続層が形成された状態を示す図である。 第２実施形態によるデバイスを示した断面図である。 第２実施形態によるデバイスの製造方法のフロー図である。 薄膜のマスクを用いたスパッタリングにより接続層が形成された状態を示す図である。 パターニングによりシールド層が形成された状態を示す図である。

　以下、本発明の実施形態を図面に基づいて説明する。

　［第１実施形態］
　第１実施形態によるデバイス１００の構成について説明する。図１に示すように、デバイス１００は、上側のガラス基板１０と、下側のガラス基板２０と、ガラス基板２０およびガラス基板１０に挟まれた半導体３０と、を含む。デバイス１００は、たとえば、加速度センサ、角速度センサ、圧力センサ、マイク、スピーカ、超音波素子、ミラーなどである。以下、デバイス１００の構成について具体的に説明する。

　デバイス１００は、ガラス基板１０と、シールド層１１と、接続層１２とを含む。また、デバイス１００は、ガラス基板２０と、シールド層２１と、接続層２２とを含む。また、デバイス１００は、半導体３０を含む。なお、ガラス基板１０およびガラス基板２０は、請求の範囲の「基材」の一例である。

　ガラス基板１０は、凹部１０ａおよび凸部１０ｂを有する。凹部１０ａは、底部１０１ａおよび側壁部１０１ｂを有する。なお、図１では、側壁部１０１ｂは、底部１０１ａから広がるように傾斜しているとともに、３つの凹部１０ａと、４つの凸部１０ｂとが図示されているが、凹部１０ａおよび凸部１０ｂの形状や数はこれに限られない。また、図１では、３つの凹部１０ａが互いに分離しているように図示されているが、３つの凹部１０ａが繋がっていてもよい。

　シールド層１１は、ガラス基板１０の凹部１０ａに設けられている。第１実施形態では、シールド層１１は、底部１０１ａのみに形成されている。たとえば、シールド層１１は、底部１０１ａの全面ではなく一部に形成されている。なお、図１では、３つの凹部１０ａのうちの中央の凹部１０ａにはシールド層１１が形成されていないが、中央の凹部１０ａにシールド層１１を形成してもよい。また、シールド層１１は、半導体３０と離間して形成されている。すなわち、シールド層１１が凹部１０ａのみに形成されているため、ガラス基板１０の凸部１０ｂ上に配置される半導体３０とは離間している。

　ここで、第１実施形態では、シールド層１１は、ウェットエッチングによるパターニングが可能な部材からなる。具体的には、シールド層１１は、金（Ａｕ）を含む。詳細には、シールド層１１は、金とクロム（Ｃｒ）とが積層された層である。クロムは、金とガラス基板１０とを密着させる密着層としての機能を有する。なお、ウェットエッチングは、請求の範囲の「エッチング」の一例である。

　接続層１２は、シールド層１１に接続されている。第１実施形態では、接続層１２は、ガラス基板１０の凹部１０ａから凸部１０ｂに渡り、ガラス基板１０の一部、およびシールド層１１の一部の上に連続して形成されている。具体的には、接続層１２は、底部１０１ａの一部、側壁部１０１ｂの一部、および凸部１０ｂの一部に連続して形成されている。また、図１では、接続層１２の端部とシールド層１１の端部とが接するように図示されているが、シールド層１１の端部に接続層１２の端部が重なっていても（乗り上げていても）よい。

　ここで、第１実施形態では、接続層１２は、半導体３０をガラス基板１０の凸部１０ｂおよび接続層１２に接合する際における熱による半導体３０への拡散の度合いがシールド層１１よりも小さい部材からなる。具体的には、接続層１２は、白金（Ｐｔ）を含む。詳細には、接続層１２は、白金とクロム（Ｃｒ）とが積層された層である。クロムは、白金とガラス基板１０とを密着させる密着層としての機能を有する。

　半導体３０は、ガラス基板１０の凸部１０ｂおよび接続層１２に接合されている。具体的には、半導体３０は、ガラス基板１０の凸部１０ｂと、接続層１２のうち凸部１０ｂ上に形成された部分に接続されている。

　また、下側のガラス基板２０と、シールド層２１と、接続層２２とは、それぞれ、ガラス基板１０と、シールド層１１と、接続層１２と同様の構成を有する。すなわち、ガラス基板２０は、凹部２０ａおよび凸部２０ｂを有する。凹部２０ａは、底部２０１ａおよび側壁部２０１ｂを有する。シールド層２１は、ガラス基板２０の凹部２０ａに設けられている。シールド層２１は、底部２０１ａのみに形成されている。シールド層２１は、ウェットエッチングによるパターニングが可能な部材からなり、シールド層２１は、金（Ａｕ）を含む。詳細には、シールド層２１は、金とクロム（Ｃｒ）とが積層された層である。接続層２２は、シールド層２１に接続されており、接続層２２は、底部２０１ａの一部、側壁部２０１ｂの一部、および凸部２０ｂの一部に連続して形成されている。接続層２２は、半導体３０をガラス基板２０の凸部２０ｂおよび接続層２２に接合する際における熱による半導体３０への拡散の度合いがシールド層２１よりも小さい白金（Ｐｔ）を含む。詳細には、接続層２２は、白金とクロム（Ｃｒ）とが積層された層である。

　デバイス１００では、半導体３０がガラス基板１０とガラス基板２０とによって挟まれている。ここで、ガラス基板１０またはガラス基板２０に高電界が印加されると、内部で可動電荷が動き、ガラス基板１０またはガラス基板２０内のエネルギーが安定する部分に電荷が集積される。このため、表面の電荷状態が変化し、表面の電荷と半導体３０とが相互作用する。その結果、デバイス１００のバイアスやスケールファクタなどが変化する。温度変化によりバイアスが大きく変化するとデバイス１００の出力にヒステリシスが生じてしまう。そこで、上記のようにガラス基板１０にシールド層１１および接続層１２を形成し、接続層１２を半導体３０に接続するとともに接地することにより、ガラス基板１０の表面の電荷と半導体３０との相互作用が抑制される。その結果、デバイス１００の特性が変化することが抑制されている。ガラス基板２０についても同様に、シールド層２１および接続層２２を形成し、接続層２２を半導体３０に接続するとともに接地することにより、デバイス１００の特性が変化することが抑制されている。

　　（デバイスの製造方法）
　　次に、図２を参照してデバイス１００の製造方法について説明する。

　ステップＳ１において、シールド層形成工程として、図３に示すように、凹部１０ａおよび凸部１０ｂを有する上側のガラス基板１０を準備する。なお、凹部１０ａおよび凸部１０ｂを、たとえば、エッチング処理によりガラス基板１０に形成する。

　ステップＳ２において、シールド層形成工程として、図４に示すように、ガラス基板１０の凹部１０ａに、シールド層成膜プロセスによりシールド層１１を形成する。具体的には、シールド層１１を、スパッタリングにより、ガラス基板１０の全面（凹部１０ａおよび凸部１０ｂの両方）に形成する。また、上記のように、シールド層１１は、金とクロムとが積層された層である。

　ステップＳ３において、シールド層形成工程として、図５に示すように、ウェットエッチングによりシールド層１１をパターニングする。第１実施形態では、シールド層１１と半導体３０とが離間するようにシールド層１１を形成する。すなわち、シールド層１１を凹部１０ａの底部１０１ａのみに形成することにより、半導体３０が凸部１０ｂ上に配置されてもシールド層１１と半導体３０とが離間する。また、シールド層１１に含まれる金は、ウェットエッチングによるパターニングが可能である。

　ステップＳ４において、接続層成膜プロセスにより、接続層１２を形成する。具体的には、図６に示すように、ガラス基板１０の凸部１０ｂ上に薄膜のマスク４０を配置する。薄膜のマスク４０は、たとえば、ステンシルマスクである。そして、第１実施形態では、接続層形成工程として、図７に示すように、シールド層１１に接続される接続層１２を、薄膜のマスク４０を用いたスパッタリングにより、ガラス基板１０の凹部１０ａから凸部１０ｂに渡って、ガラス基板１０の一部およびシールド層１１の一部の上に連続して形成する。具体的には、接続層１２を、凹部１０ａの底部１０１ａの一部、凹部１０ａの側壁部１０１ｂの一部、および凸部１０ｂの一部に連続して形成する。上記のように接続層１２は、白金を含んでおり、白金は、ウェットエッチングによるパターニングができない。そこで、接続層１２を、薄膜のマスク４０を用いたスパッタリングにより形成する。

　ステップＳ５において、洗浄工程として、接続層１２を形成した後、薄膜のマスク４０を除去するとともに、ピラニア溶液によりガラス基板１０、シールド層１１および接続層１２を洗浄する。なお、ピラニア溶液とは、硫酸と過酸化水素との混合物であり、有機残渣を除去するために用いられる。また、ピラニア溶液の温度は、たとえば１２０℃である。ここで、第１実施形態では、シールド層１１および接続層１２は、洗浄工程のピラニア溶液により溶解しない部材からなる。具体的には、シールド層１１に含まれる金、および、接続層１２に含まれる白金は、ピラニア溶液により溶解しない部材である。

　ステップＳ６において、半導体接合工程として、図８に示すように、ガラス基板１０の凸部１０ｂおよび接続層１２に半導体３０（シリコン）を接合する。具体的には、陽極接合により、ガラス基板１０の凸部１０ｂおよび接続層１２に半導体３０を接合する。なお、陽極接合とは、ガラス基板１０と半導体３０とを接触させ、両者の間に数百Ｖ程度の直流電圧を加えることで接合を行う方法である。また、陽極接合は、たとえば、３０分の時間をかけて、および、４５０℃の温度で実施される。第１実施形態では、接続層１２に含まれる白金は、半導体接合工程における熱による半導体３０への拡散の度合いがシールド層１１に含まれる金よりも小さい部材である。また、接続層１２に含まれる白金は貴金属であり、陽極接合により表面酸化しない部材である。このため、接続層１２と半導体３０との導通が表面酸化により損なわれることはない。

　ステップＳ７において、図９に示すように、半導体３０を深掘エッチングする。なお、深掘エッチングは、半導体３０に深い穴や溝を形成するために用いられる異方性エッチングプロセスである。

　ステップＳ８において、ピラニア溶液により、半導体３０、ガラス基板１０、シールド層１１および接続層１２を洗浄する。また、ピラニア溶液の温度は、たとえば１２０℃である。また、上記のように、シールド層１１に含まれる金、および、接続層１２に含まれる白金は、ピラニア溶液により溶解しない部材である。

　ステップＳ９において、半導体３０、ガラス基板１０、シールド層１１および接続層１２をベーキングする。なお、ベーキングとは、加熱により水分を飛ばす処理である。また、ベーキングは、たとえば、３時間をかけて、および、４５０℃の温度で実施される。接続層１２に含まれる白金は、ベーキングにおける熱による半導体３０への拡散の度合いがシールド層１１に含まれる金よりも小さい部材である。

　ステップＳ１０において、図１０に示すように、下側のガラス基板２０を準備し、シールド層２１を形成し、接続層２２を形成する。シールド層２１を、シールド層１１と同様の方法（ステップＳ２およびＳ３）により形成し、接続層２２を、接続層１２と同様の方法（ステップＳ４）により形成するので、説明は省略する。また、ステップＳ５と同様の洗浄が行われる。

　ステップＳ１１において、図１に示すように、ガラス基板２０の凸部２０ｂおよび接続層２２に半導体３０を接合する。陽極接合により、ガラス基板２０の凸部２０ｂおよび接続層２２に半導体３０を接合する。また、陽極接合は、たとえば、２時間の間、および、４５０℃の温度で実施される。また、接続層２２に含まれる白金は、半導体接合工程における熱による半導体３０への拡散の度合いがシールド層２１に含まれる金よりも小さい部材である。

　ステップＳ１２において、上側のガラス基板１０に貫通穴を形成し、貫通穴を介して引き出される配線を形成する。

　（第１実施形態の効果）
　第１実施形態では、以下のような効果を得ることができる。

　第１実施形態では、上記のように、シールド層１１（２１）は、ウェットエッチングによるパターニングが可能な部材からなり、接続層１２（２２）は、半導体接合工程における熱による半導体３０への拡散の度合いがシールド層１１（２１）よりも小さい部材からなる。ここで、シールド層１１（２１）および接続層１２（２２）を形成する部材として、製造工程の容易化および拡散の観点から、ウェットエッチングによるパターニングが可能で、かつ、半導体接合工程における熱による半導体３０への拡散の度合いが小さい部材が望ましい。しかしながら、これらの条件を満たす部材はない。そこで、シールド層１１（２１）が、ウェットエッチングによるパターニングが可能な部材からなることによって、シールド層１１（２１）を容易に形成することができる。また、接続層１２（２２）が、半導体接合工程における熱による半導体３０への拡散の度合いがシールド層１１（２１）よりも小さい部材からなることにより、接続層１２（２２）の材料の半導体３０への拡散を抑制することができる。このようにガラス基板１０（２０）の凹部１０ａ（２０ａ）から半導体３０までの間においてシールド層１１（２１）のみ形成するのではなくシールド層１１（２１）と接続層１２（２２）とを重複して形成することにより、半導体３０へのシールド層１１（２１）の材料の拡散を抑制しながら容易にデバイス１００を製造することができる。

　また、第１実施形態では、上記のように、シールド層形成工程は、シールド層１１（２１）と半導体３０とが離間するようにシールド層１１（２１）を形成する工程である。これにより、シールド層１１（２１）と半導体３０とが離間しているので、半導体３０へのシールド層１１（２１）の材料の拡散を抑制できる。

　また、第１実施形態では、上記のように、凹部１０ａ（２０ａ）は、底部１０１ａ（２０１ａ）および側壁部１０１ｂ（２０１ｂ）を有し、シールド層形成工程は、凹部１０ａ（２０ａ）の底部１０１ａ（２０１ａ）のみにシールド層１１（２１）を形成する工程であり、接続層形成工程は、凹部１０ａ（２０ａ）の底部１０１ａ（２０１ａ）の一部、凹部１０ａ（２０ａ）の側壁部１０１ｂ（２０１ｂ）の一部、および凸部１０ｂ（凸部２０ｂ）の一部に連続して接続層１２（２２）を形成する工程である。これにより、側壁部１０１ｂ（２０１ｂ）の途中において接続層１２（２２）とシールド層１１（２１）とを接続する場合に比べて、シールド層１１（２１）と半導体３０を確実に離間させることができるので、半導体３０へのシールド層１１（２１）の材料の拡散をより抑止できる。

　また、第１実施形態では、上記のように、接続層１２（２２）は、白金を含む。これにより、白金は、半導体接合工程における熱による半導体３０への拡散の度合いが小さいので、熱による半導体３０への拡散の度合いをシールド層１１（２１）より小さくし易い。

　また、第１実施形態では、上記のように、シールド層１１（２１）は、金を含む。これにより、金は、ウェットエッチングによるパターニングが可能な部材であるので、シールド層１１（２１）として適切な材料である。

　また、第１実施形態では、上記のように、半導体接合工程は、陽極接合により接続層１２（２２）に半導体３０を接合する工程であり、接続層１２（２２）は、陽極接合により表面酸化しない部材からなる。これにより、接続層１２（２２）が表面酸化することに起因して、シールド層１１（２１）と半導体３０との導通がとれなくなることを抑制できる。

　また、第１実施形態では、上記のように、デバイス１００の製造方法は、シールド層形成工程および接続層形成工程の後、薄膜のマスクを除去するとともに、ピラニア溶液によりガラス基板１０（２０）、シールド層１１（２１）および接続層１２（２２）を洗浄する洗浄工程をさらに備える。シールド層１１（２１）および接続層１２（２２）は、洗浄工程のピラニア溶液により溶解しない部材からなる。これにより、シールド層１１（２１）および接続層１２（２２）が溶解することに起因して、シールド層１１（２１）と半導体３０との導通がとれなくなることを抑制できる。

　また、第１実施形態では、上記のように、スパッタリングにより、シールド層１１（２１）を形成する。これにより、スパッタリングにより容易にシールド層１１（２１）を形成できる。

　また、第１実施形態では、上記のように、薄膜のマスク４０を用いたスパッタリングにより接続層１２（２２）を形成する。これにより、薄膜のマスク４０を用いたスパッタリングにより容易に接続層１２（２２）を形成できる。

　［第２実施形態］
　第２実施形態によるデバイス２００の構成について説明する。第２実施形態では、図１１に示すように、接続層１１２は、ガラス基板１０の凹部１０ａから凸部１０ｂに渡り、ガラス基板１０の一部、およびシールド層１１１の一部の下に連続して形成されている。また、接続層１２２は、ガラス基板２０の凹部２０ａから凸部２０ｂに渡り、ガラス基板２０の一部、およびシールド層１２１の一部の下に連続して形成されている。そして、シールド層１１１（１２１）は、ウェットエッチングによるパターニングが可能な部材からなる。また、接続層１１２（１２２）は、半導体接合工程における熱による半導体３０への拡散の度合いがシールド層１１１（１２１）よりも小さい部材からなる。なお、第２実施形態のデバイス２００のその他の構成は、上記第１実施形態と同様である。

　（デバイスの製造方法）
　次に、デバイス２００の製造方法について説明する。

　図１２に示すように、第１実施形態のステップＳ１と同様に、凹部１０ａおよび凸部１０ｂを有する上側のガラス基板１０を準備する。

　ステップＳ２１において、図１３に示すように、接続層形成工程として、ガラス基板１０の凹部１０ａから凸部１０ｂに渡って、接続層成膜プロセス（具体的には、薄膜のマスク４０を用いたスパッタリング）により、接続層１１２を形成する。具体的には、接続層１１２を、凸部１０ｂと、凹部１０ａの側壁部１０１ｂおよび底部１０１ａの一部に形成する。

　ステップＳ２２およびＳ２３において、図１４に示すように、シールド層形成工程として、ガラス基板１０の凹部１０ａに、シールド層成膜プロセス（具体的には、スパッタリング）およびウェットエッチングにより、ガラス基板１０の一部および接続層１１２の一部の上に連続してシールド層１１１を形成する。具体的には、ステップＳ２２において、シールド層１１１を、スパッタリングにより、接続層１１２の上、および接続層１１２から露出するガラス基板１０の凹部１０ａおよび凸部１０ｂに形成する。その後、ステップＳ２３において、ウェットエッチングにより、シールド層１１１の一部が除去されて、シールド層１１１は、ガラス基板１０の底部１０１ａの上と、底部１０１ａに形成された接続層１１２の上とに残る。

　また、ステップＳ５～Ｓ９、Ｓ１１およびＳ１２は、上記第１実施形態と同様である。なお、ステップＳ２４では、上記ステップＳ２１～Ｓ２３と同様に、接続層１２２およびシールド層１２１を形成する。

　（第２実施形態の効果）
　第２実施形態では、以下のような効果を得ることができる。

　第２実施形態では、上記第１実施形態と同様に、半導体３０へのシールド層１１１（１２１）の材料の拡散を抑制しながら容易にデバイス２００を製造することができる。

［変形例］
　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。

　たとえば、上記第１および第２実施形態では、本発明の基材としてガラス基板を適用する例を示したが、本発明はこれに限られない。たとえば、本発明の基材としてガラス基板以外の基板を適用してもよい。

　また、上記第１および第２実施形態では、シールド層を凹部の底部のみに形成する例を示したが、本発明はこれに限られない。たとえば、シールド層を凹部の底部と側壁部とに形成してもよい。この場合、接続層は、凸部の一部に形成される。

　また、上記第１および第２実施形態では、接続層が白金を含む例を示したが、本発明はこれに限られない。たとえば、接続層が白金以外の、半導体接合工程における熱による半導体への拡散の度合いがシールド層よりも小さい部材であってもよい。また、接続層が白金以外の、陽極接合により表面酸化しない部材であってもよい。また、接続層が白金以外の、洗浄工程のピラニア溶液により溶解しない部材であってもよい。

　また、上記第１および第２実施形態では、シールド層が金を含む例を示したが、本発明はこれに限られない。たとえば、シールド層が金以外の、ウェットエッチングによるパターニングが可能な部材であってもよい。また、シールド層が金以外の、洗浄工程のピラニア溶液により溶解しない部材であってもよい。

　また、上記第１および第２実施形態では、シールド層がウェットエッチングにより形成されている例を示したが、本発明はこれに限られない。たとえば、シールド層をドライエッチング、リフトオフ、または、薄膜のマスクにより形成していてもよい。ウェットエッチングは、下地との選択比が無限大のことが多い、および、バッチ処理可能でタクトが良いという利点を有するが、形成される層の寸法がウェットエッチングに用いられる液状態に左右されるという欠点を有する。なお、選択比とは、目的の材料をどれだけ効率よく、かつ他の材料に影響を与えずに除去できるかを数値で表したものを意味する。ドライエッチングは、形成される層の大きさの精度が良いという利点を有するが、下地との選択比があまり良くなく、下地の形状が変化する欠点もある。また、ドライエッチングのタクトがあまり良くなく、ドライエッチング装置を導入するためのコストが高い、エッチングされた物質が再付着する可能性があるという欠点もある。リフトオフは、形成される層のエッジがシャープではないが寸法は比較的安定する、エッチング困難な部材（Ｐｔなど）でもパターニングできるという利点を有するが、エッチング部材の段差が大きい部分へのマスク形成の難易度がやや高い、および、剥離液中にメタルが漂うことになるためリフトオフ装置に対して悪影響を及ぼすことがあるという欠点もある。薄膜のマスクとしてステンシルマスクを用いる場合、ステンシルマスクは、工程が手軽、エッチングすることが難しい部材もパターニングできるという利点を有する一方、形成される層の寸法やアライメント精度が安定しない、微細パターンを形成することが困難という欠点もある。

　また、上記第１および第２実施形態では、シールド層成膜プロセスとして、スパッタリングが適用される例を示したが、本発明はこれに限られない。たとえば、シールド層成膜プロセスとして、蒸着法が適用されてもよい。

　また、上記第１および第２実施形態では、接続層成膜プロセスとして、薄膜のマスクを用いたスパッタリングが適用される例を示したが、本発明はこれに限られない。たとえば、接続層成膜プロセスとして、ドライフィルム、または、リフトオフレジストを用いたスパッタリングが適用されてもよい。また、接続層成膜プロセスとして、ＥＢ蒸着が適用されてもよい。

　１０、２０　ガラス基板（基材）
　１０ａ、２０ａ　凹部
　１０ｂ、２０ｂ　凸部
　１１、２１、１１１、１２１　シールド層
　１２、２２、１１２、１２２　接続層
　３０　半導体
　４０　薄膜のマスク
　１００、２００　デバイス
　１０１ａ、２０１ａ　底部
　１０１ｂ、２０１ｂ　側壁部

Claims (15)

1. 　凹部および凸部を有する基材を準備する工程と、
   　前記基材の前記凹部に、シールド層成膜プロセスおよびエッチング、リフトオフ、または、薄膜のマスクによりシールド層を形成するシールド層形成工程と、
   　前記基材の前記凹部から前記凸部に渡って、接続層成膜プロセスにより、前記シールド層に接続される接続層を前記基材の一部および前記シールド層の一部の上に連続して形成する接続層形成工程と、
   　前記基材の前記凸部および前記接続層に半導体を接合する半導体接合工程と、を備え、
   　前記シールド層は、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、
   　前記接続層は、前記半導体接合工程における熱による前記半導体への拡散の度合いが前記シールド層よりも小さい部材からなる、デバイスの製造方法。
2. 　前記シールド層形成工程において、前記シールド層は、ウェットエッチングにより形成され、
   　前記シールド層は、ウェットエッチングによるパターニングが可能な部材からなる、請求項１に記載のデバイスの製造方法。
3. 　凹部および凸部を有する基材を準備する工程と、
   　　前記基材の前記凹部から前記凸部に渡って、接続層成膜プロセスにより、接続層を形成する接続層形成工程と、
   　前記基材の前記凹部に、シールド層成膜プロセスおよびエッチング、リフトオフ、または、薄膜のマスクにより、シールド層を前記基材の一部および前記接続層の一部の上に連続して形成するシールド層形成工程と、
   　前記基材の前記凸部および前記接続層に半導体を接合する半導体接合工程と、を備え、
   　前記シールド層は、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、
   　前記接続層は、前記半導体接合工程における熱による前記半導体への拡散の度合いが前記シールド層よりも小さい部材からなる、デバイスの製造方法。
4. 　前記シールド層形成工程において、前記シールド層は、ウェットエッチングにより形成され、
   　前記シールド層は、ウェットエッチングによるパターニングが可能な部材からなる、請求項３に記載のデバイスの製造方法。
5. 　前記シールド層形成工程は、前記シールド層と前記半導体とが離間するように前記シールド層を形成する工程である、請求項１～４までのいずれか１項に記載のデバイスの製造方法。
6. 　前記凹部は、底部および側壁部を有し、
   　前記シールド層形成工程は、前記凹部の前記底部のみに前記シールド層を形成する工程であり、
   　前記接続層形成工程は、前記凹部の前記底部の一部、前記凹部の前記側壁部の一部、および前記凸部の一部に連続して前記接続層を形成する工程である、請求項１～４までのいずれか１項に記載のデバイスの製造方法。
7. 　前記半導体接合工程は、陽極接合により前記接続層に前記半導体を接合する工程であり、
   　前記接続層は、前記陽極接合により表面酸化しない部材からなる、請求項１～４までのいずれか１項に記載のデバイスの製造方法。
8. 　前記シールド層形成工程および前記接続層形成工程の後、ピラニア溶液により前記基材、前記シールド層および前記接続層を洗浄する洗浄工程をさらに備え、
   　前記シールド層および前記接続層は、前記洗浄工程の前記ピラニア溶液により溶解しない部材からなる、請求項１～４までのいずれか１項に記載のデバイスの製造方法。
9. 　前記シールド層成膜プロセスは、スパッタリングである、請求項１～４までのいずれか１項に記載のデバイスの製造方法。
10. 　前記接続層成膜プロセスは、薄膜のマスクを用いたスパッタリングである、請求項１～４までのいずれか１項に記載のデバイスの製造方法。
11. 　凹部および凸部を有する基材と、
    　前記基材の前記凹部に設けられるシールド層と、
    　前記シールド層に接続される接続層と、
    　前記基材の前記凸部および前記接続層に接合される半導体と、を備え、
    　前記シールド層は、前記半導体と離間して形成された、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、
    　前記接続層は、前記基材の前記凹部から前記凸部に渡り、前記基材の一部、および前記シールド層の一部の上に連続して形成されており、前記半導体を前記接続層に接合する際における熱による前記半導体への拡散の度合いが前記シールド層よりも小さい部材からなる、デバイス。
12. 　前記シールド層は、ウェットエッチングによるパターニングが可能な部材からなる、請求項１１に記載のデバイス。
13. 　凹部および凸部を有する基材と、
    　前記基材の前記凹部に設けられるシールド層と、
    　前記シールド層に接続される接続層と、
    　前記基材の前記凸部および前記接続層に接合される半導体と、を備え、
    　前記シールド層は、前記半導体と離間して形成された、エッチング、リフトオフ、または、薄膜のマスクによるパターニングが可能な部材からなり、
    　前記接続層は、前記基材の前記凹部から前記凸部に渡り、前記基材の一部の上、および前記シールド層の一部の下に連続して形成されており、前記半導体を前記接続層に接合する際における熱による前記半導体への拡散の度合いが前記シールド層よりも小さい部材からなる、デバイス。
14. 　前記シールド層は、ウェットエッチングによるパターニングが可能な部材からなる、請求項１３に記載のデバイス。
15. 　前記凹部は、底部および側壁部を有し、
    　前記シールド層は、前記底部のみに形成されており、
    　前記接続層は、前記底部の一部、前記側壁部の一部、および前記凸部の一部に連続して形成されている、請求項１１～１４までのいずれか１項に記載のデバイス。