WO2025199792A1 - 显示面板及其制备方法、显示装置 - Google Patents

显示面板及其制备方法、显示装置

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WO2025199792A1
WO2025199792A1 PCT/CN2024/084028 CN2024084028W WO2025199792A1 WO 2025199792 A1 WO2025199792 A1 WO 2025199792A1 CN 2024084028 W CN2024084028 W CN 2024084028W WO 2025199792 A1 WO2025199792 A1 WO 2025199792A1
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WO
WIPO (PCT)
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substrate
orthographic projection
gate
conductive layer
electrode pattern
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Pending
Application number
PCT/CN2024/084028
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English (en)
French (fr)
Inventor
臧鹏程
廖政
王昌义
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
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Priority to CN202480000612.2A priority patent/CN121079633A/zh
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells

Definitions

  • the present application relates to the field of display technology, and in particular to a display panel and a manufacturing method thereof, and a display device.
  • a semi-transmissive and semi-reflective display panel is one of the common display panels, which can display in a reflective mode in a high-brightness environment and a transmissive mode in a low-brightness environment, respectively, to better match display power consumption and display brightness.
  • a transflective display panel typically includes an array substrate and a counter substrate facing each other, and a liquid crystal layer located between the two substrates.
  • the liquid crystal layer is driven by voltages applied to the array and counter substrates, allowing the display panel to display images.
  • a large amount of black matrix is typically provided on one side of the counter substrate to shield the light leakage areas of the array substrate and prevent light leakage.
  • the provision of the black matrix will reduce the aperture ratio of the display panel, thereby resulting in poor display effect of the display panel.
  • a display panel Provided are a method for manufacturing the same, and a display device.
  • the technical solution is as follows:
  • a display panel comprising: an array substrate and an opposing substrate disposed opposite to each other; the array substrate comprising:
  • the plurality of pixels include a plurality of groups of pixels, each group of pixels includes two adjacent pixels located in the same row, and two data lines connected to the two adjacent pixels are located between the two adjacent pixels;
  • a supporting column located between the array substrate and the counter substrate;
  • FIG16 is a schematic cross-sectional view of the structure shown in FIG14 in the CC' direction;
  • FIG20 is a schematic cross-sectional view of the structure shown in FIG18 taken along the CC' direction;
  • FIG25 is a schematic top view of another display panel based on the structure shown in FIG18 ;
  • FIG26 is a schematic top view of yet another display panel based on the structure shown in FIG22 ;
  • FIG28 is a schematic top view of yet another display panel based on the structure shown in FIG14 ;
  • FIG32 is a schematic diagram of a manufacturing process of another display panel based on the structure shown in FIG14;
  • Semi-transmissive and semi-reflective display panels can use reflective mode to display clearly in high-brightness environments, and can use transmissive mode to display in low-brightness environments to reduce power consumption, achieving a low power consumption and clear display effect.
  • BM black matrix
  • FIG1 is a schematic structural diagram of a display panel provided by an embodiment of the present application. As shown in FIG1 , the display panel includes an array substrate 0 and an opposing substrate 1 that are arranged opposite to each other.
  • the counter substrate 1 may be a color filter (CF) substrate.
  • the display panel may further include: a liquid crystal layer 2 located between the array substrate 0 and the counter substrate 1, wherein the liquid crystal layer may include liquid crystal molecules.
  • the liquid crystal molecules in the liquid crystal layer 2 may be deflected, thereby allowing light to pass through or not pass through, thereby achieving light transmission or opacity.
  • one side of the counter substrate 1 may include a common electrode
  • one side of the array substrate 0 may include a pixel electrode, and the liquid crystal molecules may be deflected under the action of the voltage difference between the common electrode and the pixel electrode.
  • the array substrate 0 includes:
  • a plurality of gate lines G1, a plurality of data lines D1 and a plurality of pixels O2, the plurality of gate lines G1, the plurality of data lines D1 and the plurality of pixels O2 D1 and the plurality of pixels 02 are located on a side of the substrate 01 close to the counter substrate 1.
  • the plurality of pixels 02 are spaced apart and arranged in an array.
  • Each pixel 02 is connected to a gate line G1 and a data line D1, and each pixel 02 has an adjacent transmissive area A1 and a reflective area A2. Therefore, it can be determined that the display panel provided in the embodiment of the present application is a semi-transmissive and semi-reflective display panel.
  • the interval and array arrangement can refer to the arrangement of multiple pixels 02 in rows and columns, that is, the array substrate 0 can include multiple rows of pixels 02 arranged along the pixel row direction X1, and multiple pixels 02 arranged along the pixel column direction Y1. Multiple pixels 02 located in the same row can be connected to the same gate line G1, and multiple pixels 02 located in the same column can be connected to the same data line D1.
  • the transmission area A1 and the reflection area A2 of each pixel 02 can be adjacent along the pixel column direction Y1 as shown in Figure 2.
  • each pixel 02 can include a pixel circuit and a pixel electrode described above.
  • the pixel circuit can provide a driving voltage to the pixel electrode based on the gate drive signal provided by the gate line G1 and the data signal provided by the data line D1, so that the pixel electrode forms a voltage difference with the common voltage on the common electrode on one side of the opposing substrate 1, driving the liquid crystal molecules to deflect.
  • each pixel 02 includes a transparent conductive layer located on one side of the substrate 01.
  • the material of the transparent conductive layer can be indium tin oxide (ITO), and accordingly, the transparent conductive layer can also be called an ITO layer.
  • ITO indium tin oxide
  • each pixel 02 includes a reflective layer (reflector, REF) REF located on the side of the transparent conductive layer ITO away from the substrate 01.
  • the reflective layer REF can overlap with the transparent conductive layer ITO to form a pixel electrode, but the reflective layer REF does not completely cover the transparent conductive layer ITO. That is, as shown in Figure 3, in the transmissive area A1, the transparent conductive layer ITO is farthest from the substrate 01 to achieve transmissive display; in the reflective area A2, the reflective layer REF is farthest from the substrate 01 to achieve reflective display.
  • the array substrate 0 further includes:
  • the source and drain conductive layer SD is used to form a data line D1 (not shown in FIG3 ), and the gate conductive layer GATE is used to form a gate line G1 (not shown in FIG3 ) and a first common electrode COM1, and the first common electrode COM1 is located in the spacing area B1 of at least two adjacent pixels 02.
  • the gate conductive layer GATE is also used to form the gate in the pixel 02, as well as other common electrodes located in the non-spacing area B1.
  • the source-drain conductive layer SD is also used to form the source and drain electrodes in pixel 02.
  • the orthographic projection of the reflective layer REF on the substrate 01 satisfies: overlapping with (i.e., partially overlapping) the orthographic projection of the first common electrode COM1 on the substrate 01, covering the orthographic projection of the gate line G1 on the substrate 01, and covering the orthographic projection of at least part of the line segment of the data line D1 on the substrate 01.
  • the reflective layer REF and the first common electrode COM1 are generally non-transparent conductive layers.
  • the material of the reflective layer REF and the material of the first common electrode COM1 are generally metal aluminum (Al), metal silver (Ag) or molybdenum aluminum alloy (MoAl), and since the first common electrode COM1 is located in the spacer area B1, the overlapping portion of the reflective layer REF and the first common electrode COM1 can form a light-shielding structure located in the spacer area B1 to block light leakage in the spacer area B1. Accordingly, there is no need to form a black matrix BM on the opposing substrate 1 located on one side of the light-shielding structure. That is, in one embodiment, the black matrix BM can be replaced by the first common electrode COM1 formed by overlapping REF and the gate conductive layer GATE to block light leakage.
  • the voltages on the common electrodes can be equal.
  • the common electrodes can be connected at the outermost periphery of the display panel and connected together to a peripheral integrated circuit (IC) to receive the same and constant common voltage provided by the IC.
  • IC peripheral integrated circuit
  • a reflective layer REF overlaps with the gate line G1 and/or the data line D1 to form a light-shielding structure.
  • the voltage on the gate line G1 is relatively high for a long time, such as 15 volts (V) or -10V, the voltage on the data line D1 will fluctuate, typically fluctuating between 5V and -5V, while the voltage on the common electrode on the opposite substrate 1 side is constant.
  • the reflective layer REF overlaps with the gate line G1 or the data line D1 to form a light-shielding structure, and there is a gap between adjacent pixels O2 above, below, and on the left and right sides, the gate line G1 or the data line D1 cannot be effectively covered by the reflective layer REF.
  • This causes a large vertical electric field to form between the gate line G1 or the data line D1 and the common electrode on the opposite substrate 1 side, causing the liquid crystal molecules to be mis-deflected, thereby causing reflected light leakage.
  • the voltages on the common electrodes are all constant and the same voltage, for example, the voltage of the first common electrode COM1 is the same as the voltage of the common electrode on the side of the opposing substrate 1, the formation of a vertical electric field can be avoided on the basis of setting the reflective layer REF and the first common electrode COM1 to overlap to form a light-shielding structure, thereby avoiding the mis-deflection of the liquid crystal molecules and better shielding the light leakage.
  • the reflective layer REF and the first common electrode COM1 formed by the gate conductive layer GATE overlap to form a light shielding structure, as described above, the reflective layer REF can effectively cover all gate lines G1 and at least part of the data line D1, thereby effectively reducing the occurrence of vertical electric fields.
  • a black matrix BM can be further provided at the corresponding position on the counter substrate 1 to block light leakage and ensure a better display effect. Based on this, it can also be seen that compared to the current solution of overlapping the reflective layer REF and the data line D1 to form a light-shielding structure, the overlapping area of the reflective layer REF and the data line D1 is significantly reduced, thereby reducing the coupling capacitance on the data line D1.
  • the common electrode and the common electrode on the opposite substrate side generally have the same potential, so it can avoid the formation of a vertical electric field that causes the liquid crystal molecules in the display panel to be mis-deflected and cause reflected light leakage, which can further ensure a better display effect.
  • the array substrate 0 described in the embodiment of the present application may further include: a gate insulator (GI) layer GI and an active (ACT) layer positioned between the gate conductive layer GATE and the source/drain conductive layer SD and stacked sequentially in a direction away from the substrate 01; a passivation (PVX) layer PVX positioned between the source/drain conductive layer SD and the transparent conductive layer ITO; and a concave-convex layer positioned between the transparent conductive layer ITO and the reflective layer REF.
  • the concave-convex layer may be made of acrylic (ACR), and accordingly, the concave-convex layer may also be referred to as an ACR layer.
  • the concave-convex layer ACR may have an ACR macropore K0 exposing the transparent conductive layer ITO, and the reflective layer REF may overlap with the transparent conductive layer ITO at the position of the ACR macropore K0.
  • the reflective layer REF can be used as a metal pixel electrode
  • the transparent conductive layer ITO can be used as a transparent pixel electrode, that is, the metal pixel electrode and the transparent pixel electrode can be used as the pixel electrode described above after overlapping.
  • the passivation layer PVX may have a via exposing the source and drain conductive layer SD, and the transparent conductive layer ITO can overlap with the source and drain conductive layer SD through the via, and the pixel voltage can be provided to the pixel electrode including the transparent conductive layer ITO through the source and drain conductive layer SD.
  • the portion of the reflective area A2 including the active layer ACT can be divided into a channel region of the pixel circuit.
  • the array substrate 0 can at least include: a gate conductive layer GATE, a gate insulating layer GI, an active layer ACT, a source-drain conductive layer SD, Passivation layer PVX, concave-convex layer ACR and reflective layer REF.
  • the array substrate 0 may at least include: a gate conductive layer GATE, a gate insulating layer GI, a source-drain conductive layer SD, a passivation layer PVX, a concave-convex layer ACR and a reflective layer REF stacked in sequence. Of course, it may also include a transparent conductive layer ITO located between the concave-convex layer ACR and the passivation layer PVX.
  • the array substrate 0 may at least include: a gate insulating layer GI, a passivation layer PVX, a transparent conductive layer ITO and part of the concave-convex layer ACR stacked in sequence.
  • the number of film layers included in the array substrate 0 is different in the transmission area A1 and the reflective area A2. Accordingly, there is a certain difference in film thickness between the transmission area A1 and the reflective area A2, that is, two types of box thickness are formed.
  • the first common electrode COM1 may include a first electrode pattern COM11, and the first electrode pattern COM11 may be located in the spacer B1 between every two adjacent pixels 02 in the same column. That is, the first electrode pattern COM11 may extend along the pixel row direction X1.
  • the gate conductive layer GATE may at least form a horizontal common electrode (i.e., the first electrode pattern COM11) that overlaps with the reflective layer REF, thereby forming a light shielding structure in the spacer B1 between two adjacent pixels 02 in the same column to block light leakage.
  • Figure 5 shows a schematic cross-sectional view of the structure shown in Figure 4 in the A-A' direction
  • Figure 6 shows a schematic cross-sectional view of the structure shown in Figure 4 in the BB' direction
  • Figure 7 shows a schematic cross-sectional view of the structure shown in Figure 4 in the C-C' direction
  • Figure 8 shows a schematic cross-sectional view of the structure shown in Figure 4 in the D-D' direction.
  • the source-drain conductive layer SD can also be used to form a second common electrode COM2.
  • This second common electrode COM2 can be located in the spacer B1 between at least two adjacent pixels 02 in the same row. That is, the second common electrode COM2 can extend along the pixel column direction Y1. In other words, the source-drain conductive layer SD can also form a vertical common electrode.
  • the orthographic projection of the reflective layer REF on the substrate 01 can also overlap with the orthographic projection of the second common electrode COM2 on the substrate 01.
  • the width of the first line segment D11 can be greater than the width of the second line segment D12, and the line segments of different widths in the two data lines D1 can be arranged symmetrically about an axis of symmetry extending along the pixel column direction Y1.
  • each portion of each of the two data lines D1 can be equal. That is, the width of each data line D1 at any point is fixed, and there is no width-to-narrow conversion as shown in Figure 4.
  • a cross-sectional schematic diagram of the structure shown in Figure 10 along the A-A' direction can be referenced to Figure 5.
  • Figure 11 also shows a cross-sectional schematic diagram of the structure shown in Figure 10 along the B-B' direction.
  • Figure 12 also shows a cross-sectional schematic diagram of the structure shown in Figure 10 along the C-C' direction.
  • Figure 13 also shows a cross-sectional schematic diagram of the structure shown in Figure 10 along the D-D' direction.
  • the second common electrode COM2 can also include: a third electrode pattern COM22, and the third electrode pattern COM22 can be located in the spacing area B1 between two adjacent pixels 02 in each group of pixels 02, and can be located between two data lines D1.
  • the source-drain conductive layer SD can also form a vertical common electrode (i.e., the third electrode pattern COM22) located in the spacing area B1 of two adjacent columns of pixels 02 in each group of pixels 02, which overlaps with the reflective layer REF to form a light-shielding structure in the spacing area B1 between two adjacent pixels 02 in the same row.
  • a vertical common electrode i.e., the second electrode pattern COM21
  • the third electrode pattern COM22 located in the spacing area B1 of two adjacent columns of pixels 02 in each group of pixels 02, which overlaps with the reflective layer REF to form a light-shielding structure in the spacing area B1 between two adjacent pixels 02 in the same row.
  • the other implementation shown in FIG10 In this embodiment, not only is a common electrode formed by the source-drain conductive layer SD provided in the spacer region B1 of each group of pixels 02Z to overlap with the reflective layer REF to form a light-shielding structure to block light leakage from the spacer region B1 of each group of pixels 02Z, but also a common electrode formed by the source-drain conductive layer SD to overlap with the reflective layer REF to form a light-shielding structure to block light leakage from the spacer region B1 of the two adjacent pixels 02 in each group of pixels 02Z.
  • the orthographic projection of the reflective layer REF on the substrate 01 can satisfy the requirement of covering the orthographic projection of the data line D1 on the substrate 01.
  • the reflective layer REF can cover all, but not just part, of the data line D1. This way, because no portion of the data line D1 is exposed, it will not form a perpendicular electric field with the common electrode on the opposing substrate 1 side, thereby preventing reflected light leakage.
  • the distance between the common electrode formed by the source-drain conductive layer SD (ie, the third electrode pattern COM22) and the adjacent data line D1 may be approximately 4 ⁇ m.
  • the line width of the third electrode pattern COM22 may be greater than or equal to 9 ⁇ m.
  • the first common electrode COM1 may further include a fourth electrode pattern COM12, and the fourth electrode pattern COM12 may be located on a side of at least one of the second electrode pattern COM21 and the third electrode pattern COM22 that is closer to the substrate 01. Furthermore, the orthographic projection of the fourth electrode pattern COM12 on the substrate 01 may overlap the orthographic projection of the at least one electrode pattern on the substrate 01.
  • the gate conductive layer GATE may also form a vertical common electrode (i.e., the fourth electrode pattern COM12) extending along the pixel column direction Y1 below the third electrode pattern COM22 (i.e., the gap B1 between two adjacent pixels 02 in each group of pixels 02Z) and/or below the second electrode pattern COM21 (i.e., the gap B1 between each group of pixels 02Z).
  • This formed common electrode may overlap the third electrode pattern COM22 formed at that location by the source/drain conductive layer SD.
  • the width of the fourth electrode pattern COM12 can be the same as the width of the third electrode pattern COM22, such as approximately 9 ⁇ m.
  • the orthographic projection of the fourth electrode pattern COM12 on the substrate 01 can exactly overlap with the orthographic projection of the third electrode pattern COM22 on the substrate 01.
  • FIG15 also shows a schematic cross-sectional view of the structure shown in FIG14 along the BB' direction.
  • FIG16 also shows a schematic cross-sectional view of the structure shown in FIG14 along the C-C' direction.
  • FIG17 also shows a schematic cross-sectional view of the structure shown in FIG14 along the D-D' direction.
  • the first common electrode COM1 may include: a first electrode pattern COM11 and a fifth electrode pattern COM13, and the first electrode pattern COM11 may be located in the spacer B1 between every two adjacent pixels 02 in the same column, and the fifth electrode pattern COM13 may be located in the spacer B1 between every two adjacent pixels 02 in the same row. That is, the first electrode pattern COM11 may extend along the pixel row direction X1, and the fifth electrode pattern COM13 may extend along the pixel column direction Y1.
  • the gate conductive layer GATE can not only form a horizontal common electrode (i.e., the first electrode pattern COM11) overlapping with the reflective layer REF to form a light-shielding structure in the spacer B1 between two adjacent pixels 02 in the same column, but can also form a vertical common electrode (i.e., the fifth electrode pattern COM13) overlapping with the reflective layer REF to form a light-shielding structure in the spacer B1 between two adjacent pixels 02 in the same row.
  • a horizontal common electrode i.e., the first electrode pattern COM11
  • the reflective layer REF to form a light-shielding structure in the spacer B1 between two adjacent pixels 02 in the same column
  • a vertical common electrode i.e., the fifth electrode pattern COM13
  • a common electrode in the spacer region B1 between two adjacent pixels 02 in the same column, a common electrode can be formed using the gate conductive layer GATE, and a reflective layer REF can be provided to overlap the common electrode formed by the gate conductive layer GATE to form a light-shielding structure, thereby achieving a horizontal reflective light-shielding effect.
  • a common electrode in the spacer region B1 between two adjacent pixels 02 in the same row, a common electrode can be formed using the gate conductive layer GATE, and a reflective layer REF can be provided to overlap the common electrode formed by the gate conductive layer GATE to form a light-shielding structure, thereby achieving a vertical reflective light-shielding effect. Accordingly, there is no need to use the source/drain conductive layer SD to form a vertical common electrode.
  • the two data lines D1 connected to two adjacent pixels 02 in the same row may be located on either side of one of the pixels 02. That is, the two data lines D1 connected to two adjacent columns of pixels 02 may not be adjacent.
  • the data lines D1 connected to each column of pixels 02 are all located on the left side of the pixel 02 in that column.
  • each of the two data lines D1 may include a patch line segment D1-1 and a main line segment D1-2.
  • the patch line segment D1-1 may be connected to the pixel 02, and the orthographic projection of the patch line segment D1-1 on the substrate 01 may overlap with the orthographic projections of both the gate line G1 and the first common electrode COM1 on the substrate 01.
  • At least a portion of the main line segment D1-2 may be located between the fifth electrode pattern COM13 and the pixel 02 connected to the patch line segment D1-1.
  • the patch line segment D1-1 may be located at the portion where the gate line G1 overlaps with the first common electrode COM1, and the main line segment D1-2 may be connected to the patch line segment D1-1 to connect to the pixel 02.
  • the orthographic projection of the reflective layer REF on substrate 01 satisfies the following requirements: it covers the orthographic projection of the main line segment D1-2 on substrate 01 and overlaps with the orthographic projection of the patch line segment D1-1 on substrate 01. Therefore, it can be seen that patch line segment D1-1 has a portion of the film layer that is not covered by the reflective layer REF. That is, in this second embodiment, the reflective layer REF covers a portion of the data line D1, including the main line segment D1-2 and the portion of the patch line segment D1.
  • Each portion of the main line segment D1-2 may be located between the fifth electrode pattern COM13 and the pixel 02 connected to the patch line segment D1-1.
  • the main line segment D1-2 is shown to be located on the right side of the fifth electrode pattern COM13, that is, on the left side of the connected pixel 02.
  • main line segment D1 - 2 and the fifth electrode pattern COM13 may be parallel to each other, that is, the main line segment D1 - 2 and the fifth electrode pattern COM13 may both extend along the pixel column direction Y1 .
  • FIG19 also shows a schematic cross-sectional view of the structure shown in FIG18 along the BB' direction.
  • FIG20 also shows a schematic cross-sectional view of the structure shown in FIG18 along the C-C' direction.
  • FIG21 also shows a schematic cross-sectional view of the structure shown in FIG18 along the D-D' direction.
  • a portion of the main line segment D1-2 may be located between the fifth electrode pattern COM13 and the pixel 02 connected to the adapter line segment D1-1, and another portion of the main line segment D1-2 may be located between pixels 02 adjacent to the pixel 02 connected to the fifth electrode pattern COM13 and the adapter line segment D1-1.
  • the main line segment D1-2 and the fifth electrode pattern COM13 may intersect each other, and the length of a portion of the main line segment D1-2 and the length of another portion of the main line segment D1-2 may be the same. That is, as shown in FIG22 , in the pixel column direction Y1, the main line segment D1-2 and the fifth electrode pattern COM13 may be divided into two halves. Furthermore, one half of the main line segment D1-2 may be located at the fifth electrode pattern COM13. The data line D1 and the fifth electrode pattern COM13 are arranged to the left of one half of the main line segment D1-2, and the other half of the main line segment D1-2 can be located to the right of the other half of the fifth electrode pattern COM13.
  • the data line D1 can bypass the vertical fifth electrode pattern COM13 formed by the gate conductive layer GATE in the middle of the connected pixel O2.
  • the vertical fifth electrode pattern COM13 formed by the gate conductive layer GATE can bypass the data line D1 in the middle of the connected pixel O2.
  • the data line D1 and the fifth electrode pattern COM13 are both bent and intersect with each other, with the same bending point located in the middle of the pixel O2 in the pixel column direction Y1.
  • the spacing between each data line D1 and the pixel 02 to which it is connected, as well as the spacing between another pixel 02 adjacent to the connected pixel 02, can be made the same. Furthermore, the coupling capacitance Cdp formed between each data line D1 and the pixel 02 to which it is connected, as well as the coupling capacitance Cdpother formed between each data line D1 and another pixel 02 adjacent to the connected pixel 02, can be made consistent, ensuring good display uniformity of each pixel 02.
  • FIG22 For a cross-sectional schematic diagram of the structure shown in FIG22 along the AA' direction, reference may be made to FIG5.
  • FIG22 For a cross-sectional schematic diagram of the structure shown in FIG22 along the BB' direction, reference may be made to FIG19.
  • FIG23 also shows a cross-sectional schematic diagram of the structure shown in FIG22 along the C-C' direction.
  • FIG24 also shows a cross-sectional schematic diagram of the structure shown in FIG22 along the D-D' direction.
  • the display panel described in the embodiment of the present disclosure may also include:
  • the second black matrix BM2 can be located on the side of the counter substrate 1 close to the array substrate 0, and the orthographic projection of the second black matrix BM2 on the substrate 01 can cover the orthographic projection of the transfer line segment D1-1 on the substrate 01.
  • the second black matrix BM2 can be used to shield the portion of the transfer line segment D1-1 not covered by the reflective layer REF, thereby further reducing reflected light leakage.
  • Fig. 25 shows another display panel based on the structure shown in Fig. 18.
  • Fig. 26 shows another display panel based on the structure shown in Fig. 22.
  • the line width threshold can be 5 ⁇ m. That is, the line width of the gate line G1 or the data line D1, which is traditionally about 10 ⁇ m wide, can be reduced to less than 5 ⁇ m.
  • the setting of the line width of the gate line G1 or the data line D1 also needs to take into account factors such as resistance, capacitance, and broken lines, so the line width of the gate line G1 or the data line D1 can usually be set to be greater than or equal to 3 ⁇ m.
  • the line width of the gate line G1 and the line width of at least part of the line segment of the data line D1 can be approximately 3 ⁇ m.
  • the reflective layer REF can cover the gate line G1 and data line D1 as much as possible, preventing the gate line G1 and data line D1 from forming a perpendicular electric field with the common electrode on the opposite substrate 1, which could cause erroneous deflection of the liquid crystal molecules. Furthermore, the coupling capacitance on the gate line G1 and data line D1 can be reduced, thereby reducing the load. This ensures a better display quality.
  • the display panel described in the embodiment of the present application may further include:
  • the embodiment of the present application reduces the line width of the data line D1 by changing the pixel design, and at the same time sets the gate conductive layer GATE to form a horizontal common electrode and a vertical common electrode located in the spacer B1, and sets the reflective layer REF to overlap with the horizontal common electrode and the vertical common electrode to form a light-shielding structure, so that there is no horizontal reflection leakage and no vertical reflection leakage.
  • the common electrode and the common electrode on the opposite substrate side generally have the same potential, so it can avoid the formation of a vertical electric field that causes the liquid crystal molecules in the display panel to be mis-deflected and cause reflected light leakage, which can further ensure a better display effect.
  • the present application also provides a method for manufacturing a display panel, which is used to manufacture the display panel described above. As shown in FIG29 , the method includes:
  • Step 2901 Form an opposing substrate.
  • the formed opposing substrate may be a color filter substrate, and one side of the formed opposing substrate may include a common electrode.
  • Step 2902 Form a substrate on the side opposite to the counter substrate.
  • Step 2904 forming a source-drain conductive layer and a gate conductive layer stacked in sequence between the substrate and the transparent conductive layer.
  • the formed source-drain conductive layer SD can be used to form a data line D1
  • the formed gate conductive layer GATE can be used to form a gate line G1 and a first common electrode COM1
  • the first common electrode COM1 can be located in the spacer B1 between at least two adjacent pixels 02.
  • the orthographic projection of the formed reflective layer REF on the substrate 01 can satisfy the following requirements: overlap with the orthographic projection of the first common electrode COM1 on the substrate 01, cover the orthographic projection of the gate line G1 on the substrate 01, and cover the orthographic projection of at least a portion of the data line D1 on the substrate 01.
  • the manufacturing process of the display panel is described as follows with reference to the process flow diagrams shown in FIG4 and FIG30 :
  • a gate metal material can be deposited on one side of a provided substrate 01 (e.g., a glass substrate), and the gate metal material can be processed using a gate metal mask GATE Mask to form a gate line G1, a gate, other common electrodes COM0, and a first electrode pattern COM11 included in the first common electrode COM1 at different positions on the same layer at one time.
  • the formed first electrode pattern COM11 extends along the pixel row direction X1 and is located in the interval B1 between two adjacent pixels 02 in the same column.
  • a gate insulating material may be deposited on the side of the gate conductive layer GATE away from the substrate 01 to form a gate insulating layer GI; then, an active material may be deposited on the side of the gate insulating layer GI away from the substrate 01, and the active material may be processed using an active layer mask ACT Mask to form an active layer ACT in the channel region of the reflective region A2.
  • a source/drain metal material can be deposited on the side of the active layer ACT away from the substrate 01, and the source/drain metal mask SD Mask is used to process the source/drain metal material to form the data line D1, the source/drain electrode, and the second electrode pattern COM21 included in the second common electrode COM2 at different positions on the same layer at one time.
  • the formed second electrode pattern COM21 extends along the pixel column direction Y1 and is located in the interval B1 between two adjacent groups of pixels 02Z.
  • a passivation material can be deposited on the side of the source-drain metal layer SD away from the substrate 01 to form a passivation layer PVX, and the passivation layer PVX can be processed using a passivation layer mask plate PVX Mask to form a transfer hole K1 at the transition between the gate metal layer GATE and the source-drain metal layer SD, and to punch a hole at the position where the source-drain metal layer SD transfers to the transparent conductive layer ITO.
  • a transparent conductive material such as indium tin oxide ITO
  • ITO indium tin oxide
  • the transparent conductive layer ITO can be used as a transparent pixel electrode, and the transparent conductive layer ITO can be connected to the source and drain metal layer SD through the via hole on the passivation layer PVX.
  • a concave-convex layer material e.g., acrylic ACR
  • a concave-convex layer material can be deposited on the side of the transparent conductive layer ITO away from the substrate O1 to form the concave-convex layer ACR, and the portion of the concave-convex layer ACR located in the transmissive area A1 is removed to form an ACR macrohole K0 to expose the transparent conductive layer ITO. Since the concave-convex layer ACR is generally a thick organic material layer with a flattening effect, the film thickness of the reflective area A2 and the transmissive area A1 can be made different, thereby forming two cell thicknesses.
  • a reflective metal material such as Al, Ag or MoAl
  • a reflective metal material can be deposited on the side of the concave-convex layer ACR away from the substrate 01 to form a reflective layer REF.
  • the formed reflective layer REF can be overlapped with the exposed transparent conductive layer ITO along the ACR macrohole K0, so that the reflective layer REF as a metal pixel electrode is connected to the ITO layer as a transparent pixel electrode to form a pixel electrode on one side of the array substrate 0.
  • the formed reflective layer REF can also overlap with the first electrode pattern COM11 formed by the gate conductive layer GATE to form a light-shielding structure in the lateral spacing area B1 to block lateral light leakage.
  • the formed reflective layer REF also covers the gate line G1 formed by the gate conductive layer GATE, so that no light leaks at the gate line G1.
  • the formed reflective layer REF also overlaps with the wide line width of the data line D1 to block vertical light leakage.
  • the formed reflective layer REF also overlaps with the second electrode pattern COM21 formed by the source and drain conductive layer SD to form a light-shielding structure to block vertical light leakage.
  • a third black matrix BM3 can be set on one side of the opposing substrate 1 to block the light leakage at the PS support, and a first black matrix BM1 can be set on one side of the opposing substrate 1 to block the light leakage at the wide line width of the data line D1.
  • the manufacturing process of the display panel is described as follows with reference to the process flow diagrams shown in FIG10 and FIG31 :
  • a gate insulating material may be deposited on the side of the gate conductive layer GATE away from the substrate 01 to form a gate insulating layer GI; then, an active material may be deposited on the side of the gate insulating layer GI away from the substrate 01, and the active material may be processed using an active layer mask ACT Mask to form an active layer ACT in the channel region of the reflective region A2.
  • a source-drain metal material can be deposited on the side of the active layer ACT away from the substrate 01, and the source-drain metal mask SD Mask can be used to process the source-drain metal material to form the data line D1, source-drain electrode, and the second electrode pattern COM21 and the third electrode pattern COM22 included in the second common electrode COM2 at different positions at one time.
  • the formed second electrode pattern COM21 and the third electrode pattern COM22 both extend along the pixel column direction Y1, and the second electrode pattern COM21 is located in the spacing area B1 between two adjacent groups of pixels 02Z, and the third electrode pattern COM22 is located in the spacing area B1 between two adjacent pixels 02 in each group of pixels 02Z.
  • FIG31 it can be seen that among the multiple data lines D1 formed, the two data lines D1 connecting the two adjacent pixels 02 included in each group of pixels 02Z are arranged closely together and have equal widths.
  • a concave-convex layer material such as acrylic ACR
  • a concave-convex layer material can be deposited on the side of the transparent conductive layer ITO away from the substrate 01 to form a concave-convex layer ACR, and the portion of the concave-convex layer ACR located in the transmission area A1 can be removed.
  • ACR macropores K0 are formed to expose the transparent conductive layer ITO. Since the concave-convex layer ACR is generally a thick organic material layer with a flattening effect, the film thickness of the reflective area A2 and the transmissive area A1 can be made different, thereby forming two cell thicknesses.
  • a reflective metal material such as Al, Ag or MoAl
  • a reflective metal material can be deposited on the side of the concave-convex layer ACR away from the substrate 01 to form a reflective layer REF.
  • the formed reflective layer REF can be overlapped with the exposed transparent conductive layer ITO along the ACR macrohole K0, so that the reflective layer REF as a metal pixel electrode is connected to the ITO layer as a transparent pixel electrode to form a pixel electrode on one side of the array substrate 0.
  • a third black matrix BM3 may be provided on one side of the counter substrate 1 to block the light leakage at the PS support.
  • the manufacturing process of the display panel is described as follows with reference to the process flow diagrams shown in FIG14 and FIG32 :
  • a gate metal material can be deposited on one side of a provided substrate 01 (e.g., a glass substrate), and the gate metal material can be processed using a gate metal mask GATE Mask to form a gate line G1, a gate, other common electrodes COM0, and a first electrode pattern COM11 and a fourth electrode pattern COM12 included in the first common electrode COM1 at different positions at one time.
  • the formed first electrode pattern COM11 extends along the pixel row direction X1 and is located in the spacing area B1 between two adjacent pixels 02 in the same column.
  • the formed fourth electrode pattern COM12 extends along the pixel column direction Y1 and is located in the spacing area B1 between two adjacent pixels 02 in each group of pixels 02Z.
  • source and drain metal materials can be deposited on the side of the active layer ACT away from the substrate 01.
  • the source/drain metal material is processed using a source/drain metal mask (SD Mask) to form the data line D1, source/drain electrodes, and the second electrode pattern COM21 and third electrode pattern COM22 included in the second common electrode COM2, all located on the same layer, at different locations.
  • SD Mask source/drain metal mask
  • the second electrode pattern COM21 and third electrode pattern COM22 formed extend along the pixel column direction Y1, and the second electrode pattern COM21 is located in the spacing region B1 between two adjacent groups of pixels 02Z, while the third electrode pattern COM22 is located in the spacing region B1 between two adjacent pixels 02 in each group of pixels 02Z.
  • FIG. 32 it can be seen that among the multiple data lines D1 formed, the two data lines D1 connecting two adjacent pixels 02 included in each group of pixels 02Z are arranged closely together and have equal widths.
  • a passivation material can be deposited on the side of the source-drain metal layer SD away from the substrate 01 to form a passivation layer PVX, and the passivation layer PVX can be processed using a passivation layer mask plate PVX Mask to form a transfer hole K1 at the transition between the gate metal layer GATE and the source-drain metal layer SD, and to punch a hole at the position where the source-drain metal layer SD transfers to the transparent conductive layer ITO.
  • a third black matrix BM3 may be provided on one side of the counter substrate 1 to block the light leakage at the PS support.
  • a gate metal material can be deposited on one side of a provided substrate 01 (e.g., a glass substrate), and the gate metal material can be processed using a gate metal mask GATE Mask to form a gate line G1, a gate, other common electrodes, and a first electrode pattern COM11 and a fifth electrode pattern COM13 included in the first common electrode COM1 at different positions at one time.
  • the formed first electrode pattern COM11 extends along the pixel row direction X1 and is located in the spacing region B1 between two adjacent pixels 02 in the same column.
  • the formed fifth electrode pattern COM13 extends along the pixel column direction Y1 and is located in the spacing region B1 between two adjacent pixels 02 in the same row.
  • a gate insulating material may be deposited on the side of the gate conductive layer GATE away from the substrate 01 to form a gate insulating layer GI; then, an active material may be deposited on the side of the gate insulating layer GI away from the substrate 01, and the active material may be processed using an active layer mask ACT Mask to form an active layer ACT in the channel region of the reflective region A2.
  • each data line D1 is located on the left side of the pixel 02 to which it is connected, and each data line D1 includes a transfer line segment D1-1 and a main line segment D1-2. Moreover, each part of the main line segment D1-2 is located between the fifth electrode pattern COM13 and the pixel 02 connected to the transfer line segment D1-1.
  • a transparent conductive material such as indium tin oxide ITO
  • ITO indium tin oxide
  • a transparent conductive layer ITO is formed, wherein the transparent conductive layer ITO can be used as a transparent pixel electrode, and the transparent conductive layer ITO can be overlapped with the source-drain metal layer SD through a via hole on the passivation layer PVX.
  • a concave-convex layer material e.g., acrylic ACR
  • a concave-convex layer material can be deposited on the side of the transparent conductive layer ITO away from the substrate O1 to form the concave-convex layer ACR, and the portion of the concave-convex layer ACR located in the transmissive area A1 is removed to form an ACR macrohole K0 to expose the transparent conductive layer ITO. Since the concave-convex layer ACR is generally a thick organic material layer with a flattening effect, the film thickness of the reflective area A2 and the transmissive area A1 can be made different, thereby forming two cell thicknesses.
  • a reflective metal material such as Al, Ag or MoAl
  • a reflective metal material can be deposited on the side of the concave-convex layer ACR away from the substrate 01 to form a reflective layer REF.
  • the formed reflective layer REF can be overlapped with the exposed transparent conductive layer ITO along the ACR macrohole K0, so that the reflective layer REF as a metal pixel electrode is connected to the ITO layer as a transparent pixel electrode to form a pixel electrode on one side of the array substrate 0.
  • the formed reflective layer REF can also overlap with the first electrode pattern COM11 and the fifth electrode pattern COM15 formed by the gate conductive layer GATE to form a shading structure in the horizontal spacer area B1 to block horizontal light leakage, and to form a shading structure in the vertical spacer area B1 to block vertical light leakage.
  • the formed reflective layer REF also covers the gate line G1 formed by the gate conductive layer GATE, so that no light leaks at the gate line G1.
  • the formed reflective layer REF also covers the main line segment D1 - 2 of the data line D1 formed by the source-drain conductive layer SD, so that no light leaks from the main line segment D1 - 2 .
  • the manufacturing process of the display panel is described as follows with reference to the process flow diagrams shown in FIG22 and FIG34 :
  • a gate metal material can be deposited on one side of a provided substrate 01 (e.g., a glass substrate), and the gate metal material can be processed using a gate metal mask GATE Mask to form a gate line G1, a gate, other common electrodes COM0, and a first electrode pattern COM11 and a fifth electrode pattern COM13 included in the first common electrode COM1 at different positions at one time.
  • the formed first electrode pattern COM11 extends along the pixel row direction X1 and is located in the spacing region B1 between two adjacent pixels 02 in the same column.
  • the formed fifth electrode pattern COM13 is located in the spacing region B1 between two adjacent pixels 02 in the same row.
  • a passivation material can be deposited on the side of the source-drain metal layer SD away from the substrate 01 to form a passivation layer PVX, and the passivation layer PVX can be processed using a passivation layer mask plate PVX Mask to form a transfer hole K1 at the transition between the gate metal layer GATE and the source-drain metal layer SD, and to punch a hole at the position where the source-drain metal layer SD transfers to the transparent conductive layer ITO.
  • a concave-convex layer material e.g., acrylic ACR
  • a concave-convex layer material can be deposited on the side of the transparent conductive layer ITO away from the substrate O1 to form the concave-convex layer ACR, and the portion of the concave-convex layer ACR located in the transmissive area A1 is removed to form an ACR macrohole K0 to expose the transparent conductive layer ITO. Since the concave-convex layer ACR is generally a thick organic material layer with a flattening effect, the film thickness of the reflective area A2 and the transmissive area A1 can be made different, thereby forming two cell thicknesses.
  • a reflective metal material such as Al, Ag or MoAl
  • a reflective metal material can be deposited on the side of the concave-convex layer ACR away from the substrate 01 to form a reflective layer REF.
  • the formed reflective layer REF can be overlapped with the exposed transparent conductive layer ITO along the ACR macrohole K0, so that the reflective layer REF as a metal pixel electrode is connected to the ITO layer as a transparent pixel electrode to form a pixel electrode on one side of the array substrate 0.
  • the formed reflective layer REF can also overlap with the first electrode pattern COM11 and the fifth electrode pattern COM15 formed by the gate conductive layer GATE to form a shading structure in the horizontal spacer area B1 to block horizontal light leakage, and to form a shading structure in the vertical spacer area B1 to block vertical light leakage.
  • the formed reflective layer REF also covers the gate line G1 formed by the gate conductive layer GATE, so that no light leaks at the gate line G1.
  • the formed reflective layer REF also covers the main line segment D1 - 2 of the data line D1 formed by the source-drain conductive layer SD, so that no light leaks from the main line segment D1 - 2 .
  • a third black matrix BM3 can be set on one side of the opposing substrate 1 to block the light leakage at the support PS, and a second black matrix BM2 can be set on one side of the opposing substrate 1 to block the light leakage at the transfer line segment D1-1 of the data line D1.
  • the method for preparing the display panel can have substantially the same technical effects as the display panel described in the previous embodiment, the technical effects of the preparation method will not be repeatedly described here for the purpose of brevity.
  • FIG35 is a schematic diagram of the structure of a display device provided in an embodiment of the present application.
  • the display device includes: a power supply component J1 and a display panel 00 as described in the above embodiment.
  • the power supply component J1 is coupled to the display panel 00 and is used to supply power to the display panel 00 .
  • the display device may be an LCD display device, and the display device may be any appropriate display device, including but not limited to mobile phones, tablet computers, televisions, monitors, laptop computers, digital photo frames, navigators, e-books, and any other products or components with display functions.
  • the display device can have substantially the same technical effects as the display panel described in the previous embodiment, the technical effects of the display device will not be repeatedly described here for the purpose of brevity.
  • words “first”, “second” or “third” and similar words used in the specification and claims do not indicate any order, quantity or importance, but are only used to distinguish different components.
  • words such as “a” or “an” do not indicate a quantity limitation, but rather indicate the presence of at least one.
  • Words such as “include” or “comprise” mean that the elements or objects appearing before “include” or “comprises” include the elements or objects listed after “include” or “comprises” and their equivalents, and do not exclude other elements or objects.
  • “Up”, “down”, “left” or “right” and the like are only used to indicate relative positional relationships. When the absolute position of the described object changes, the relative positional relationship may also change accordingly.
  • Connected” or “coupled” refers to an electrical connection.

Landscapes

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Abstract

一种显示面板（00）及其制备方法、显示装置，显示面板（00）包括相对设置的阵列基板（0）和对置基板（1）。其中，阵列基板（0）中栅导电层（GATE）能够用于形成像素（02）连接的栅线（G1）和位于相邻的至少两个像素（02）的间隔区（B1）的第一公共电极（COM1），且反射层（REF）在衬底（01）上的正投影与第一公共电极（COM1）在衬底（01）上的正投影交叠，可以在间隔区（B1）形成替代黑矩阵（BM）的遮光结构，对置基板（1）一侧对应该间隔区（B1）的位置无需再设置黑矩阵（BM），可以在避免发生漏光的基础上，还确保显示面板（00）的反射开口率较大。

Description

显示面板及其制备方法、显示装置 技术领域
本申请涉及显示技术领域，特别涉及一种显示面板及其制备方法、显示装置。
背景技术
半透射半反射显示面板是常见的显示面板之一，其能够在高亮环境和低亮环境下分别使用反射模式和透射模式显示，以较好的兼容显示功耗和显示亮度。
相关技术中，半透射半反射显示面板一般包括：相对的阵列基板和对置基板，以及位于阵列基板和对置基板之间的液晶层。其中，液晶层能够在阵列基板和对置基板加载的电压驱动下偏转，使得显示面板显示画面。并且，对置基板一侧一般还会设置有大量的黑矩阵来遮挡阵列基板的漏光区以防止漏光。
但是，黑矩阵的设置会造成显示面板的开口率降低，进而导致显示面板的显示效果较差。
发明内容
提供了一种显示面板及其制备方法、显示装置。所述技术方案如下：
一方面，提供了一种显示面板，所述显示面板包括：相对设置的阵列基板和对置基板；所述阵列基板包括：
衬底；
多条栅线、多条数据线和多个像素，均位于所述衬底靠近所述对置基板的一侧，所述多个像素间隔且阵列排布，每个所述像素分别与一条所述栅线和一条所述数据线连接，且每个所述像素具有邻接的透射区和反射区，在所述透射区和所述反射区，每个所述像素包括位于所述衬底一侧的透明导电层，在所述反射区，每个所述像素包括位于所述透明导电层远离所述衬底一侧的反射层；
源漏导电层和栅导电层，位于所述衬底与所述透明导电层之间且依次层叠，所述源漏导电层用于形成所述数据线，所述栅导电层用于形成所述栅线和第一 公共电极，且所述第一公共电极位于相邻的至少两个像素的间隔区；
其中，所述反射层在所述衬底上的正投影满足：与所述第一公共电极在所述衬底上的正投影交叠，覆盖所述栅线在所述衬底上的正投影，且覆盖所述数据线的至少部分线段在所述衬底上的正投影。
可选地，所述第一公共电极包括：第一电极图案，且所述第一电极图案位于同一列且相邻的每两个像素的间隔区；
所述源漏导电层还用于形成第二公共电极，且所述第二公共电极位于同一行且相邻的至少两个像素的间隔区，且所述反射层在所述衬底上的正投影还满足：与所述第二公共电极在所述衬底上的正投影交叠。
可选地，所述多个像素包括多组像素，每组所述像素包括位于同一行且相邻的两个像素，且所述相邻的两个像素连接的两条数据线位于所述相邻的两个像素之间；
所述第二公共电极包括：第二电极图案，且所述第二电极图案位于各组所述像素的间隔区。
可选地，所述两条数据线中每条数据线均包括沿像素列方向延伸的第一线段和第二线段；
所述第一线段的宽度大于所述第二线段的宽度，并且，所述两条数据线中宽度不同的线段关于沿所述像素列方向延伸的对称轴轴对称设置；
所述反射层在所述衬底上的正投影满足：与所述数据线中第一线段在所述衬底上的正投影交叠，且覆盖所述数据线中第二线段在所述衬底上的正投影。
可选地，所述显示面板还包括：
第一黑矩阵，位于所述对置基板靠近所述阵列基板的一侧，且所述第一黑矩阵在所述衬底上的正投影覆盖所述第一线段未与所述反射层交叠的部分在所述衬底上的正投影。
可选地，所述两条数据线中每条数据线各部分的宽度均相等；
所述第二公共电极还包括：第三电极图案，且所述第三电极图案位于每组所述像素中相邻的两个像素的间隔区，且位于所述两条数据线之间；
所述反射层在所述衬底上的正投影满足：覆盖所述数据线在所述衬底上的正投影。
可选地，所述第一公共电极还包括：第四电极图案，且所述第四电极图案 位于所述第二电极图案和所述第三电极图案中至少一个电极图案靠近所述衬底的一侧；
并且，所述第四电极图案在所述衬底上的正投影覆盖所述至少一个电极图案在所述衬底上的正投影。
可选地，所述第一公共电极包括：第一电极图案和第五电极图案，且所述第一电极图案位于同一列且相邻的每两个像素的间隔区，所述第五电极图案位于同一行且相邻的每两个像素的间隔区。
可选地，所述多个像素中，位于同一行且相邻的两个像素连接的两条数据线分别位于其中一个像素的两侧；
并且，所述两条数据线中每条数据线包括转接线段和主体线段，所述转接线段与所述像素连接，且所述转接线段在所述衬底上的正投影与所述栅线和所述第一公共电极在所述衬底上的正投影均交叠，所述主体线段的至少部分位于所述第五电极图案和所述转接线段连接的像素之间；
所述反射层在所述衬底上的正投影满足：覆盖所述主体线段在所述衬底上的正投影，且与所述转接线段在所述衬底上的正投影交叠。
可选地，所述主体线段的各部分均位于所述第五电极图案和所述转接线段连接的像素之间；
并且，所述主体线段与所述第五电极图案相互平行。
可选地，所述主体线段的一部分位于所述第五电极图案和所述转接线段连接的像素之间，所述主体线段的另一部分位于所述第五电极图案和所述转接线段连接的像素相邻的像素之间；
并且，所述主体线段和所述第五电极图案相互交叉，以及所述主体线段的一部分的长度和所述主体线段的另一部分的长度相同。
可选地，所述显示面板还包括：
第二黑矩阵，位于所述对置基板靠近所述阵列基板的一侧，且所述第二黑矩阵在所述衬底上的正投影覆盖所述转接线段在所述衬底上的正投影。
可选地，所述栅线的线宽和所述数据线的至少部分线段的线宽均小于线宽阈值，以使得所述反射层在所述衬底上的正投影满足：覆盖所述栅线在所述衬底上的正投影，且覆盖所述数据线的至少部分线段在所述衬底上的正投影；所述显示面板还包括：
支撑柱，位于所述阵列基板和所述对置基板之间；
第三黑矩阵，位于所述对置基板靠近所述阵列基板的一侧，且所述第三黑矩阵在所述衬底上的正投影与所述支撑柱在所述衬底上的正投影交叠。
另一方面，提供了一种显示面板的制备方法，用于制备如上述一方面所述的显示面板；所述方法包括：
形成对置基板；
在所述对置基板相对的一侧形成衬底；
在所述衬底靠近所述对置基板的一侧形成多条栅线、多条数据线和多个像素，其中，形成的所述多个像素间隔且阵列排布，每个所述像素分别与一条所述栅线和一条所述数据线连接，且每个所述像素具有邻接的透射区和反射区，在所述透射区和所述反射区，每个所述像素包括位于所述衬底一侧的透明导电层，在所述反射区，每个所述像素包括位于所述透明导电层远离所述衬底一侧的反射层；
在所述衬底与所述透明导电层之间形成依次层叠的源漏导电层和栅导电层，其中，形成的所述源漏导电层用于形成所述数据线，形成的所述栅导电层用于形成所述栅线和第一公共电极，且所述第一公共电极位于相邻的至少两个像素的间隔区；
并且，形成的所述反射层在所述衬底上的正投影满足：与所述第一公共电极在所述衬底上的正投影交叠，覆盖所述栅线在所述衬底上的正投影，且覆盖所述数据线的至少部分线段在所述衬底上的正投影。
又一方面，提供了一种显示装置，所述显示装置包括：供电组件，以及如上述一方面所述的显示面板；
所述供电组件与所述显示面板耦接，并用于为所述显示面板供电。
附图说明
为了更清楚地说明本申请实施例中技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种显示面板的结构示意图；
图2是本申请实施例提供的一种阵列基板的结构示意图；
图3是本申请实施例提供的一种阵列基板的剖面示意图；
图4是本申请实施例提供的一种阵列基板的俯视示意图；
图5是图4所示结构在A-A'方向上的剖面示意图；
图6是图4所示结构在B-B'方向上的剖面示意图；
图7是图4所示结构在C-C'方向上的剖面示意图；
图8是图4所示结构在D-D'方向上的剖面示意图；
图9是在图4所示结构基础上示出的一种显示面板的俯视示意图；
图10是本申请实施例提供的另一种阵列基板的俯视示意图；
图11是图10所示结构在B-B'方向上的剖面示意图；
图12是图10所示结构在C-C'方向上的剖面示意图；
图13是图10所示结构在D-D'方向上的剖面示意图；
图14是本申请实施例提供的又一种阵列基板的俯视示意图；
图15是图14所示结构在B-B'方向上的剖面示意图；
图16是图14所示结构在C-C'方向上的剖面示意图；
图17是图14所示结构在D-D'方向上的剖面示意图；
图18是本申请实施例提供的再一种阵列基板的俯视示意图；
图19是图18所示结构在B-B'方向上的剖面示意图；
图20是图18所示结构在C-C'方向上的剖面示意图；
图21是图18所示结构在D-D'方向上的剖面示意图；
图22是本申请实施例提供的再一种阵列基板的俯视示意图；
图23是图22所示结构在C-C'方向上的剖面示意图；
图24是图22所示结构在D-D'方向上的剖面示意图；
图25是在图18所示结构基础上示出的另一种显示面板的俯视示意图；
图26是在图22所示结构基础上示出的又一种显示面板的俯视示意图；
图27是在图10所示结构基础上示出的再一种显示面板的俯视示意图；
图28是在图14所示结构基础上示出的再一种显示面板的俯视示意图；
图29是本申请实施例提供的一种显示面板的制备方法的流程示意图；
图30是在图4所示结构基础上示出的一种显示面板的制备工艺示意图；
图31是在图10所示结构基础上示出的另一种显示面板的制备工艺示意图；
图32是在图14所示结构基础上示出的又一种显示面板的制备工艺示意图；
图33是在图18所示结构基础上示出的再一种显示面板的制备工艺示意图；
图34是在图23所示结构基础上示出的再一种显示面板的制备工艺示意图；
图35是本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
目前，传统的透射显示面板在户外显示时由于环境光太亮(即，高亮环境下)而显示不清晰，通常通过提高屏幕亮度来改善显示效果，但是提高亮度会增加显示功耗。传统的反射显示面板虽然能够在环境光亮度很高时清晰反射显示，降低显示功耗，但是遇到环境光亮度较低或是黑夜场景(即，低亮环境下)，则无法达到清晰的显示效果。由此，同时兼有反射功能和透射功能的半透射半反射显示面板应运而生。半透射半反射显示面板能够在高亮环境下使用反射模式以清晰显示，能够在低亮环境下采用透射模式显示以降低功耗，实现低功耗且清晰显示的效果。但是，对于半透射半反射显示面板而言，因需设置大量的黑矩阵(black matrix，BM)来遮挡漏光，故导致反射开口率较低。
基于此，本申请实施例提供一种新型的半透射半反射显示面板，其可以通过变更像素设计遮挡漏光，减少黑矩阵BM的设置，从而提高反射开口率。
图1本申请实施例提供的一种显示面板的结构示意图。如图1所示，该显示面板包括：相对设置的阵列(array)基板0和对置基板1。
可选地，对置基板1可以为彩膜(color filter，CF)基板。以及，参考图1，显示面板还可以包括：位于阵列基板0和对置基板1之间的液晶层2，液晶层可以包括液晶分子。在阵列基板0和对置基板1的驱动作用下，液晶层2中的液晶分子能够发生偏转，从而使得光线透出或是不透出，进而实现透光或不透光。可以理解的是，对置基板1一侧可以包括公共电极，阵列基板0一侧可以包括像素电极，液晶分子可以是在该公共电极和该像素电极的压差作用下发生偏转。
在图1基础上，继续参考图2可以看出，阵列基板0包括：
衬底01。
多条栅线G1、多条数据线D1和多个像素02，该多条栅线G1、多条数据线 D1和多个像素02均位于衬底01靠近对置基板1的一侧，且多个像素02间隔且阵列排布，每个像素02分别与一条栅线G1和一条数据线D1连接，且每个像素02具有邻接的透射区A1和反射区A2。由此可以确定，本申请实施例提供的显示面板为半透射半反射的显示面板。
其中，间隔且阵列排布可以是指多个像素02行列排布，也即阵列基板0可以包括沿像素行方向X1排布的多行像素02，以及沿像素列方向Y1排布的多个像素02。位于同一行的多个像素02可以与同一条栅线G1连接，位于同一列的多个像素02可以与同一条数据线D1连接，每个像素02的透射区A1和反射区A2可以如图2所示，沿像素列方向Y1邻接。当然，这里的排布方式、连接方式和位置关系均仅是示意性说明。此外，每个像素02可以包括像素电路和前文记载的像素电极，像素电路能够基于栅线G1提供的栅极驱动信号和数据线D1提供的数据信号向像素电极提供驱动电压，以使得像素电极与对置基板1一侧的公共电极上的公共电压形成压差，驱动液晶分子偏转。
在图2基础上，再继续参考图3可以看出，在透射区A1和反射区A2，每个像素02包括位于衬底01一侧的透明导电层。示例的，透明导电层的材料可以为氧化铟锡(indium tin oxide，ITO)，相应的，透明导电层也可以称为ITO层，当然这里的材料也仅是示意性说明。在反射区A2，每个像素02包括位于透明导电层ITO远离衬底01一侧的反射层(reflector，REF)REF。反射层REF可以与透明导电层ITO搭接形成像素电极，但反射层REF不完全覆盖透明导电层ITO。也即，如图3所示，在透射区A1，透明导电层ITO最远离衬底01以实现透射显示；在反射区A2，反射层REF最远离衬底01以实现反射显示。
进一步的，继续参考图3可以看出，阵列基板0还包括：
源漏(source&drain，SD)导电层SD和栅导电层GATE，该源漏导电层SD和栅导电层GATE位于衬底01与透明导电层ITO之间且依次层叠。例如，栅导电层GATE和源漏导电层SD可以如图3所示沿远离衬底01的方向依次层叠。或者，在一些其他实施例中，栅导电层GATE和源漏导电层SD还可以沿靠近衬底01的方向依次层叠。并且，源漏导电层SD用于形成数据线D1(图3未示出)，栅导电层GATE用于形成栅线G1(图3未示出)和第一公共电极COM1，且第一公共电极COM1位于相邻的至少两个像素02的间隔区B1。当然，栅导电层GATE还用于形成像素02中的栅极，以及位于非间隔区B1的其他公共电极 COM0。源漏导电层SD还用于形成像素02中的源漏极。
其中，反射层REF在衬底01上的正投影满足：与第一公共电极COM1在衬底01上的正投影交叠(即，部分重叠)，覆盖栅线G1在衬底01上的正投影，且覆盖数据线D1的至少部分线段在衬底01上的正投影。
可以理解的是，由于反射层REF和第一公共电极COM1一般为非透明导电层。如，反射层REF的材料和第一公共电极COM1的材料一般为金属铝(Al)、金属银(Ag)或钼铝合金(MoAl)，且由于第一公共电极COM1位于间隔区B1，因此反射层REF与第一公共电极COM1交叠的部分可以形成位于间隔区B1的遮光结构，以遮挡间隔区B1的漏光。相应的，位于该遮光结构一侧的对置基板1上即无需再形成黑矩阵BM。也即，在一种实施例中，可以通过交叠REF与栅导电层GATE形成的第一公共电极COM1来替代黑矩阵BM遮挡漏光。
还可以理解的是，本申请实施例中各个公共电极(如，第一公共电极和对置基板一侧的公共电极)上的电压可以相等。如，各个公共电极可以在显示面板最外围连接，并一起连接至外围集成电路(integrated circuit，IC)，以接收IC提供的相同且恒定的公共电压。
目前，为替代黑矩阵BM来遮挡漏光，提出一种反射层REF与栅线G1和/或与数据线D1交叠形成遮光结构的实施例。但是，因栅线G1上的电压长时间为较大的电压，如15伏特(V)或-10V，数据线D1上的电压会发生变化，如一般在5V到-5V之间波动，而对置基板1一侧的公共电极上的电压是恒定的。故，在设置反射层REF与栅线G1交叠或是与数据线D1交叠形成遮光结构，同时上下左右相邻像素02存在间隔的基础上，会导致栅线G1或是数据线D1无法被反射层REF有效覆盖，进而导致栅线G1或是数据线D1与对置基板1一侧的公共电极形成较大的垂直电场而使得液晶分子误偏转，从而发生反射漏光。
而在本申请实施例中，因各个公共电极上的电压均为恒定相同的电压，如，第一公共电极COM1的电压与对置基板1一侧的公共电极的电压相同，故在设置反射层REF与第一公共电极COM1交叠形成遮光结构的基础上，可以避免形成垂直电场，进而可以避免液晶分子误偏转，更好的遮挡漏光。
此外，在反射层REF与栅导电层GATE形成的第一公共电极COM1交叠形成遮光结构时，如前文记载，还可以使得反射层REF有效覆盖全部的栅线G1，以及覆盖至少部分数据线D1，故还可以有效的减少垂直电场的发生。
可以理解的是，对于未被反射层REF覆盖且位于间隔区B1的数据线D1，对置基板1的对应位置处可以再设置黑矩阵BM以遮挡漏光，确保显示效果较好。在此基础上还可以看出，相对于目前设置反射层REF与数据线D1交叠以形成遮光结构的方案而言，反射层REF与数据线D1交叠面积明显减少，如此，可以降低数据线D1上的耦合电容。
综上所述，本公开实施例提供了一种显示面板。该显示面板中，阵列基板包括相对的阵列基板和对置基板。其中，阵列基板中栅导电层能够用于形成像素连接的栅线和位于间隔区的公共电极，且反射层与该公共电极交叠。如此，可以在间隔区形成替代黑矩阵的遮光结构，避免间隔区发生漏光。也即，对置基板一侧对应该间隔区的位置无需再设置黑矩阵，如此，可以在避免发生漏光的基础上，还确保显示面板的反射开口率较大，从而确保显示效果可以较好。
此外，因是通过反射层与公共电极交叠形成遮光结构，该公共电极与对置基板一侧的公共电极电位一般相同，故可以避免形成垂直电场而导致显示面板中的液晶分子误偏转而出现反射漏光，即可以进一步确保显示效果较好。
可选地，参考图3还可以看出，本申请实施例记载的阵列基板0还可以包括：位于栅导电层GATE与源漏导电层SD之间且沿远离衬底01的方向依次层叠的栅绝缘(gate insulator，GI)层GI和有源(active，ACT)层，位于源漏导电层SD与透明导电层ITO之间的钝化(passivation，PVX)层PVX，以及位于透明导电层ITO与反射层REF之间的凹凸层。示例的，凹凸层的材料可以包括：亚克力(acrylic，ACR)，相应的，凹凸层也可以称为ACR层。
其中，在透射区A1，凹凸层ACR可以具有暴露透明导电层ITO的ACR大孔K0，反射层REF可以在该ACR大孔K0位置处与透明导电层ITO搭接。这里反射层REF可以用作金属像素电极，透明导电层ITO可以用作透明像素电极，即，金属像素电极与透明像素电极搭接后可以作为前文记载的像素电极。钝化层PVX可以具有暴露源漏导电层SD的过孔，透明导电层ITO可以通过该过孔与源漏导电层SD搭接，经源漏导电层SD可以向包括透明导电层ITO的像素电极提供像素电压。
可以理解的是，反射区A2中包括有源层ACT的部分可以划分为像素电路的沟道区。参考图3可以看出，在反射区A2的沟道区，阵列基板0至少可以包括：依次层叠的栅导电层GATE、栅绝缘层GI、有源层ACT、源漏导电层SD、 钝化层PVX、凹凸层ACR和反射层REF。在反射区A2除沟道区之外的区域，阵列基板0至少可以包括：依次层叠的栅导电层GATE、栅绝缘层GI、源漏导电层SD、钝化层PVX、凹凸层ACR和反射层REF。当然，也可以包括位于凹凸层ACR和钝化层PVX之间的透明导电层ITO。而在透射区A1，阵列基板0至少可以包括：依次层叠的栅绝缘层GI、钝化层PVX、透明导电层ITO和部分凹凸层ACR。由此可以看出，透射区A1与反射区A2中，阵列基板0包括的膜层数量是不同的，相应的，透射区A1与反射区A2之间存在一定的膜厚差，即形成了两种盒厚。
可选地，在第一种实施例中，如图4所示：
第一公共电极COM1可以包括：第一电极图案COM11，且第一电极图案COM11可以位于同一列且相邻的每两个像素02的间隔区B1。即，第一电极图案COM11可以沿像素行方向X1延伸。也即，栅导电层GATE至少能够形成横向的公共电极(即，第一电极图案COM11)与反射层REF交叠，以在同一列相邻两个像素02的间隔区B1形成遮光结构来遮挡漏光。
可选地，图5示出图4所示结构在A-A'方向上的剖面示意图，图6示出图4所示结构在B-B'方向上的剖面示意图，图7示出图4所示结构在C-C'方向上的剖面示意图，图8示出图4所示结构在D-D'方向上的剖面示意图。
在此基础上，继续参考图4和对应的剖面图可以看出，源漏导电层SD还可以用于形成第二公共电极COM2，且第二公共电极COM2可以位于同一行且相邻的至少两个像素02的间隔区B1，即，第二公共电极COM2可以沿像素列方向Y1延伸。也即，源漏导电层SD还能够形成竖向的公共电极。且，反射层REF在衬底01上的正投影还可以满足：与第二公共电极COM2在衬底01上的正投影交叠。结合前文记载，这里反射层REF与第二公共电极COM2交叠部分也可以形成遮光结构来遮挡漏光。换言之，源漏导电层SD能够形成竖向的公共电极与反射层REF交叠，以在同一行相邻两个像素02的间隔区B1形成遮光结构。因源漏导电层SD层形成的公共电极与对置基板1一侧的公共电极的电位相同，故也可以避免形成垂直电场，进而可以避免液晶分子误偏转，更好的遮挡漏光。
换言之，该第一种实施例中：在同一列相邻两个像素02的间隔区B1，可以采用栅导电层GATE形成公共电极，并设置反射层REF与栅导电层GATE形成的公共电极交叠形成遮光结构，实现横向反射遮光效果。在同一行相邻两个像 素02的间隔区，可以采用源漏导电层SD形成公共电极，并设置反射层REF与源漏导电层SD形成的公共电极交叠形成遮光结构，实现竖向反射遮光效果。
可以理解的是，通过在横向和竖向的间隔区B1均形成遮光结构，可以使得显示面板不仅无横向反射漏光，而且也无竖向反射漏光，即能够更好的遮挡漏光，确保半透射半反射显示面板的显示效果较好。
可选地，结合图4还可以看出，在该第一种实施例中：
多个像素02可以包括多组像素02Z，每组像素02Z可以包括位于同一行且相邻的两个像素02，且该相邻的两个像素02连接的两条数据线D1可以位于相邻的两个像素02之间。也即，可以按照每两列相邻的像素为一组，将阵列基板0包括的多个像素02划分为多组像02Z素，且将与该两列像素连接的两条数据线D1设置于该两列像素之间，该两条数据线D1相邻。
示例的，在像素行方向X1上，位于两列像素之间且相邻的两条数据线D1的间距(space)可以约为4微米(μm)。可以理解的是，本申请实施例中的“约”或“左右”可以是指在一定范围内浮动可变。
在该设置基础上，继续参考图4和对应的剖面图可以看出，本公开实施例记载的第二公共电极COM2可以包括：第二电极图案COM21，且该第二电极图案COM21可以位于各组像素02的间隔区B1。即，在将多个像素02划分为多组像素02Z的基础上，源漏导电层SD至少能够形成位于各组像素02Z间隔区B1的竖向的公共电极(即，第二电极图案COM21)与反射电极REF交叠，以在同一行相邻两个像素02的间隔区B1形成遮光结构。
可选地，在该第一种实施例的一种实现方式中，继续参考图4可以看出：
两条数据线D1中，每条数据线D1均可以包括沿像素列方向Y1延伸的第一线段D11和第二线段D12。
其中，第一线段D11的宽度可以大于第二线段D12的宽度，并且，两条数据线D1中宽度不同的线段可以关于沿像素列方向Y1延伸的对称轴轴对称设置。即，如图4所示，该两条数据线D1中，每条数据线D1中，一半(即，第一线段D11)可以为宽线宽，另一半(即，第二线段D12)可以为窄线宽；并且，沿同一方向(如，从上到下)，一条数据线D1可以由宽线宽变换为窄线宽，另一条数据线D1可以由窄线宽变换为宽线宽；以及该两条数据线D1的宽窄变换位置相同。可以理解的是，本申请实施例中的宽度方向可以为像素行方向X1。
示例的，第一线段D11的宽度可以约为9μm，第二线段D12的宽度可以约为3μm到5μm之间。也即每条数据线D1均可以由9μm缩小至3μm至5μm。
在该一种实现方式基础上，反射层REF在衬底01上的正投影可以满足：与数据线D1中第一线段D11在衬底01上的正投影交叠，且覆盖数据线D1中第二线段D12在衬底01上的正投影。即，对于每组像素02Z中相邻两个像素02的间隔区B1，反射层REF可以与数据线D1中的宽线宽交叠形成遮光结构，且可以覆盖数据线D1中的窄线宽。相应的可知，宽线宽存在未被反射层REF覆盖的部分膜层。也即，在该实现方式下，反射层REF覆盖数据线D1的部分线段，该部分线段包括数据线D1的窄线宽和宽线宽中的部分。
可选地，对于宽线宽未被反射层REF覆盖的部分膜层依然会存在反射漏光。因此，在图4基础上结合图9可以看出，本公开实施例记载的显示面板还可以包括：
第一黑矩阵BM1，该第一黑矩阵BM1位于对置基板1靠近阵列基板0的一侧，且该第一黑矩阵BM1在衬底01上的正投影覆盖第一线段D11未与反射层REF交叠的部分在衬底01上的正投影。也即，该第一黑矩阵BM1可以用于遮挡数据线D1的宽线宽中未被反射层REF覆盖的部分，以进一步降低反射漏光。
可选地，在该第一种实施例的另一种实现方式中，如图10所示：
两条数据线D1中每条数据线D1各部分的宽度可以均相等。也即，每条数据线D1任一处的宽度均为固定宽度，不存在如图4所示的宽窄变换。图10所示结构在A-A'方向上的剖面示意图可参考图5。图11还示出图10所示结构在B-B'方向上的剖面示意图。图12还示出图10所示结构在C-C'方向上的剖面示意图。图13还示出图10所示结构在D-D'方向上的剖面示意图。
在该另一种实现方式下，结合图10和对应的剖面图可以看出，第二公共电极COM2还可以包括：第三电极图案COM22，且该第三电极图案COM22可以位于每组像素02中相邻的两个像素02的间隔区B1，且可以位于两条数据线D1之间。即，源漏导电层SD除了能够形成位于各组像素02Z间隔区B1的竖向的公共电极(即，第二电极图案COM21)，还能够形成位于每组像素02中相邻两列像素02间隔区B1的竖向的公共电极(即，第三电极图案COM22)与反射层REF交叠，以在同一行相邻两个像素02之间的间隔区B1形成遮光结构。也即，相对于上述图4所示的一种实现方式而言，图10所示的该另一种实现方式 下，不仅各组像素02Z的间隔区B1设置有源漏导电层SD形成的公共电极以与反射层REF交叠形成遮光结构，来遮挡各组像素02Z的间隔区B1的漏光，而且每组像素02Z中相邻两个像素02的间隔区B1也同样设置有源漏导电层SD形成的公共电极以与反射层REF交叠形成遮光结构，来遮挡每组像素02Z中相邻两个像素02间隔区B1的漏光。
由此，在该另一种实现方式下，反射层REF在衬底01上的正投影可以满足：覆盖数据线D1在衬底01上的正投影。也即，反射层REF可以覆盖数据线D1的全部，而非部分。如此，因数据线D1任一部分均不会暴露出来，故不会与对置基板1一侧的公共电极形成垂直电场而出现反射漏光，进而无需再额外设置图9所示的第一黑矩阵BM1来遮挡数据线D1的反射漏光，进一步的提高了反射开口率。
可选地，在每组像素02Z的相邻两个像素02之间，源漏导电层SD形成的公共电极(也即，第三电极图案COM22)与相邻数据线D1之间的间距可以约为4μm。并且，该第三电极图案COM22的线宽可以大于等于9μm。
可选地，在图10基础上，参考图14可以看出，在该第一种实施例的又一种实现方式中：
第一公共电极COM1还可以包括：第四电极图案COM12，且该第四电极图案COM12可以位于第二电极图案COM21和第三电极图案COM22中至少一个电极图案靠近衬底01的一侧。并且，该第四电极图案COM12在衬底01上的正投影可以覆盖该至少一个电极图案在衬底01上的正投影。也即，在本申请实施例中，栅导电层GATE除了能够在同一列相邻的每两个像素02的间隔区B1形成横向的公共电极(即，第一电极图案COM11)之外，还能够在第三电极图案COM22下方(即，每组像素02Z中相邻两个像素02的间隔区B1)和/或第二电极图案COM21下方(即，各组像素02Z的间隔区B1)形成沿像素列方向Y1延伸的竖向的公共电极(即，第四电极图案COM12)，且形成的该公共电极能够覆盖源漏导电层SD在该位置处形成的第三电极图案COM22。
换言之，在各组像素02Z的间隔区B1和/或每组像素02Z中相邻两个像素02的间隔区B1，可以同时采用栅导电层GATE和源漏导电层SD形成公共电极，如此，可以使得该间隔区B1的膜层厚度相对于其他间隔区B1的位置较大，进而可以使得凹凸层ACR在该间隔区B1的凹凸变化明显，确保反射层REF下方 膜层的均一性较好。
示例的，以第三电极图案COM22为例，在一些实施例中，第四电极图案COM12的宽度与第三电极图案COM22的宽度可以相同，如均约为9μm。也即，第四电极图案COM12在衬底01上的正投影与第三电极图案COM22在衬底01上的正投影可以恰好重叠。
可选地，图14所示结构在A-A'方向上的剖面示意图可参考图5。图15还示出图14所示结构在B-B'方向上的剖面示意图。图16还示出图14所示结构在C-C'方向上的剖面示意图。图17还示出图14所示结构在D-D'方向上的剖面示意图。
可选地，在第二种实施例中，如图18所示：
第一公共电极COM1可以包括：第一电极图案COM11和第五电极图案COM13，且第一电极图案COM11可以位于同一列且相邻的每两个像素02的间隔区B1，第五电极图案COM13可以位于同一行且相邻的每两个像素02的间隔区B1。即，第一电极图案COM11可以沿像素行方向X1延伸，第五电极图案COM13可以位于沿像素列方向Y1延伸。也即，栅导电层GATE不仅能够形成横向的公共电极(即，第一电极图案COM11)与反射层REF交叠，以在同一列相邻两个像素02之间的间隔区B1形成遮光结构，而且还能够形成竖向的公共电极(即，第五电极图案COM13)与反射层REF交叠，以在同一行相邻两个像素02之间的间隔区B1形成遮光结构。
换言之，该第二种实施例中：在同一列相邻两个像素02的间隔区B1，可以采用栅导电层GATE形成公共电极，并设置反射层REF与栅导电层GATE形成的公共电极交叠形成遮光结构，实现横向反射遮光效果。在同一行相邻两个像素02的间隔区B1，也同样可以采用栅导电层GATE形成公共电极，并设置反射层REF与栅导电层GATE形成的公共电极交叠形成遮光结构，实现竖向反射遮光效果。相应的，也无需采用源漏导电层SD再形成竖向的公共电极。
可选地，结合图18还可以看出，在该第二种实施例中：
多个像素02中，位于同一行且相邻的两个像素02连接的两条数据线D1可以分别位于其中一个像素02的两侧。也即，相邻两列像素02连接的两条数据线D1可以不相邻。如，参考图18，其示出的每列像素02连接的数据线D1均位于该列像素02的左侧。
并且，两条数据线D1中每条数据线D1可以包括转接线段D1-1和主体线段D1-2。其中，转接线段D1-1可以与像素02连接，且转接线段D1-1在衬底01上的正投影可以与栅线G1和第一公共电极COM1在衬底01上的正投影均交叠，主体线段D1-2的至少部分可以位于第五电极图案COM13和转接线段D1-1连接的像素02之间。也即，如图18所示，转接线段D1-1可以位于栅线G1与第一公共电极COM1交叠的部分，主体线段D1-2可以与转接线段D1-1连接以与像素02连接。
在该实施例基础上，继续参考图18可以看出，反射层REF在衬底01上的正投影可以满足：覆盖主体线段D1-2在衬底01上的正投影，且与转接线段D1-1在衬底01上的正投影交叠。由此可知，转接线段D1-1存在未被反射层REF覆盖的部分膜层。也即，在该第二种实施例中，反射层REF覆盖数据线D1的部分线段，该部分线段包括主体线段D1-2和转接线段D1中的部分。
可选地，在该第二种实施例的一种实现方式中，继续参考图18可以看出：
主体线段D1-2的各部分可以均位于第五电极图案COM13和转接线段D1-1连接的像素02之间。如，参考图18，其示出的主体线段D1-2位于第五电极图案COM13的右侧，也即位于所连接像素02的左侧。
并且，主体线段D1-2与第五电极图案COM13可以相互平行，即主体线段D1-2与第五电极图案COM13可以均沿像素列方向Y1延伸。
可选地，图18所示结构在A-A'方向上的剖面示意图可参考图5。图19还示出图18所示结构在B-B'方向上的剖面示意图。图20还示出图18所示结构在C-C'方向上的剖面示意图。图21还示出图18所示结构在D-D'方向上的剖面示意图。
可选地，在该第二种实施例的另一种实现方式中，如图22所示：
主体线段D1-2的一部分可以位于第五电极图案COM13和转接线段D1-1连接的像素02之间，主体线段D1-2的另一部分可以位于第五电极图案COM13和转接线段D1-1连接的像素02相邻的像素02之间。
并且，主体线段D1-2和第五电极图案COM13可以相互交叉，以及主体线段D1-2的一部分的长度和主体线段D1-2的另一部分的长度可以相同。也即，如图22所示，在像素列方向Y1上，主体线段D1-2和第五电极图案COM13均可以按照二分之一分为两半。并且，主体线段D1-2的一半可以位于第五电极图 案COM13的一半的左侧，主体线段D1-2的另一半可以位于第五电极图案COM13的另一半的右侧。也即是，数据线D1可以在所连接的像素02中间绕过栅导电层GATE形成的竖向的第五电极图案COM13。或是，栅导电层GATE形成的竖向的第五电极图案COM13可以在所连接的像素02中间绕过数据线D1。换言之，数据线D1和第五电极图案COM13均弯折设计且相互交叉，弯折点相同并位于像素02在像素列方向Y1上的中间位置。
如此，可以使得每条数据线D1与所连接的像素02之间的间距，以及与所连接的像素02相邻的另一个像素02之间的间距相同。进而，可以使得每条数据线D1与所连接的像素02形成的耦合电容Cdp，以及与所连接的像素02相邻的另一个像素02形成的耦合电容Cdpother保持一致，确保各个像素02的显示均一性较好。
可选地，图22所示结构在A-A'方向上的剖面示意图可参考图5。图22所示结构在B-B'方向上的剖面示意图可参考图19。图23还示出图22所示结构在C-C'方向上的剖面示意图。图24还示出图22所示结构在D-D'方向上的剖面示意图。
可选地，对于转接线段D1-1未被反射层REF覆盖的部分膜层，也即栅导电层GATE形成的公共电极与栅线G1的线缝位置处的数据线D1，依然会存在反射漏光。因此，参考图25和图26可以看出，本公开实施例记载的显示面板还可以包括：
第二黑矩阵BM2，该第二黑矩阵层BM2可以位于对置基板1靠近阵列基板0的一侧，且该第二黑矩阵BM2在衬底01上的正投影可以覆盖转接线段D1-1在衬底01上的正投影。也即，该第二黑矩阵BM2可以用于遮挡转接线段D1-1中未被反射层REF覆盖的部分，以进一步降低反射漏光。
可以理解的是，图25是在图18所示结构基础上示出的另一种显示面板。图26是在图22所示结构基础上示出的另一种显示面板。
可选地，在本申请实施例中，栅线G1的线宽和数据线D1的至少部分线段的线宽均可以小于线宽阈值，以使得反射层REF在衬底01上的正投影可以满足：覆盖栅线G1在衬底01上的正投影，且覆盖数据线D1的至少部分线段在衬底01上的正投影。如，结合前文记载，对于图4所示结构而言，数据线D1的至少部分线段可以是指：数据线D1的窄线宽部分，也即第二线段D12。
示例的，在一些实施例中，线宽阈值可以为5μm。也即，可以将传统如10μm线宽左右的栅线G1或是数据线D1的线宽缩小至小于5μm。当然，栅线G1或是数据线D1的线宽的设置还需要考虑到电阻、电容以及断线等因素，故通常可以设置栅线G1或是数据线D1线宽大于等于3μm。如，在本申请实施例中，栅线G1的线宽和数据线D1的至少部分线段(如，第二线段D12)的线宽可以约为3μm。
在缩小线宽的基础上，一方面如前文记载，可以使得反射层REF尽可能的覆盖栅线G1和数据线D1，避免栅线G1和数据线D1与对置基板1一侧的公共电极形成垂直电场而导致液晶分子误偏转。另一方面，可以降低栅线G1和数据线D1上的耦合电容，降低负载。由此，可以确保显示效果较好。
可选地，参考图1还可以看出，本申请实施例记载的显示面板还可以包括：
支撑(point supporting，PS)柱PS，该支撑柱PS可以位于阵列基板0和对置基板1之间。该支撑柱PS可以用于支撑阵列基板0和对置基板1。另外，结合图1还可以看出，该支撑柱PS所在位置处无液晶分子，进而会出现漏光。
而在本申请实施例中，参考图9、图25至图28可以看出，显示面板还可以包括：
第三黑矩阵BM3，该第三黑矩阵BM3可以位于对置基板1靠近阵列基板0的一侧，且该第三黑矩阵BM3在衬底01上的正投影与支撑柱PS在衬底01上的正投影交叠。即，在该支撑柱PS所在位置，可以通过在对置基板1一侧增加第三黑矩阵BM3来遮挡漏光。
可以理解的是，图27是图10所示结构基础上示出的另一种显示面板。图28是在图14所示结构基础上示出的另一种显示面板。
可选地，黑矩阵BM属于遮光层的一种选择。在一些其他实施例中，还可以设置黑色像素界定层代替黑矩阵BM作为遮光层。这里黑矩阵包括前文记载的第一黑矩阵BM1、第二黑矩阵BM2和第三黑矩阵BM3中的任一种。
结合前文记载可知，本申请实施例从调整像素排列和变更像素设计入手，提供了多种实现方式来遮挡漏光，确保半透射半反射显示面板的显示效果较好：
第一种实现方式下，结合图4，本申请实施例通过调整像素排列，设置相邻两个像素02连接的数据线D1紧邻排列，且设置数据线D1一半窄线宽一半宽线宽。其中，宽线宽与反射层REF交叠形成遮光结构，以减少数据线D1上方 的反射漏光。同时，还设置栅导电层GATE形成位于间隔区B1的横向的公共电极，且设置反射层REF与该公共电极交叠形成遮光结构，以使得无横向反射漏光。在该实现方式下，在源漏导电层SD形成的数据线D1的宽线宽一侧增加黑矩阵，和/或在支撑住PS一侧增加黑矩阵来遮挡其余反射漏光即可。如此，在不增加工艺难度的同时还能够有效减少反射显示漏光。以及，反射层REF与数据线D1交叠面积减少基础上还能够降低耦合电容。
第二种实现方式下，结合图10，本申请实施例通过调整像素排列，设置相邻两个像素02连接的数据线D1紧邻排列，减小数据线D1的线宽，在相邻数据线D1之间增加源漏导电层SD形成的公共电极，且设置反射层REF与该公共电极交叠形成遮光结构，以使得无竖向反射漏光。同时，还设置栅导电层GATE形成位于间隔区B1的横向的公共电极，且设置反射层REF与该公共电极交叠形成遮光结构，以使得无横向反射漏光。在该实现方式下，在源漏导电层SD漏光的位置增加黑矩阵，和/或在支撑住PS一侧增加黑矩阵来遮挡其余反射漏光即可。如此，在不增加工艺难度的同时还能够有效减少反射显示漏光。
第三种实现方式下，结合图14，本申请实施例通过调整像素排列，设置相邻两个像素02连接的数据线D1紧邻排列，减小数据线D1的线宽，在相邻数据线D1之间增加源漏导电层SD形成的公共电极，且设置反射层REF与该公共电极交叠形成遮光结构，以使得无竖向反射漏光。同时，还设置栅导电层GATE形成位于间隔区B1的横向的公共电极，且设置反射层REF与该公共电极交叠形成遮光结构，以使得无横向反射漏光。以及，还设置栅导电层GATE形成位于源漏导电层SD形成的公共电极下方的竖向的公共电极，以使得对应位置处凹凸层ACR的凹凸变化明显，改善膜层均一性。在该实现方式下，在源漏导电层SD漏光的位置增加黑矩阵，和/或在支撑住PS一侧增加黑矩阵来遮挡其余反射漏光即可。如此，在不增加工艺难度的同时还能够有效减少反射显示漏光。
在第四种实现方式下，结合图18，本申请实施例通过变更像素设计，减小数据线D1线宽，同时设置栅导电层GATE形成位于间隔区B1的横向的公共电极和竖向的公共电极，且设置反射层REF与该横向的公共电极和该竖向的公共电极均交叠形成遮光结构，以使得无横向反射漏光且无竖向反射漏光。在该实现方式下，在源漏导电层SD与反射层REF交叠的位置增加黑矩阵，和/或在支撑住PS一侧增加黑矩阵来遮挡其余反射漏光即可。如此，在不增加工艺难度的 同时还能够有效减少反射显示漏光。
在第四种实现方式下，结合图22，本申请实施例通过变更像素设计，减小数据线D1线宽，同时设置栅导电层GATE形成位于间隔区B1的横向的公共电极和竖向的公共电极，且设置反射层REF与该横向的公共电极和该竖向的公共电极均交叠形成遮光结构，以使得无横向反射漏光且无竖向反射漏光。此外，还通过变更数据线D1设计，设置数据线D1与栅导电层GATE形成的竖向的公共电极相互交叉，使得每条数据线D1与所连接的像素02形成的耦合电容Cdp，以及与所连接的像素02相邻的另一个像素02形成的耦合电容Cdpother保持一致，确保各个像素02的显示均一性较好。在该实现方式下，在源漏导电层SD与反射层REF交叠的位置增加黑矩阵，和/或在支撑住PS一侧增加黑矩阵来遮挡其余反射漏光即可。如此，在不增加工艺难度的同时还能够有效减少反射显示漏光。
综上所述，本公开实施例提供了一种显示面板。该显示面板中，阵列基板包括相对的阵列基板和对置基板。其中，阵列基板中栅导电层能够用于形成像素连接的栅线和位于间隔区的公共电极，且反射层与该公共电极交叠。如此，可以在间隔区形成替代黑矩阵的遮光结构，避免间隔区发生漏光。也即，对置基板一侧对应该间隔区的位置无需再设置黑矩阵，如此，可以在避免发生漏光的基础上，还确保显示面板的反射开口率较大，从而确保显示效果可以较好。
此外，因是通过反射层与公共电极交叠形成遮光结构，该公共电极与对置基板一侧的公共电极电位一般相同，故可以避免形成垂直电场而导致显示面板中的液晶分子误偏转而出现反射漏光，即可以进一步确保显示效果较好。
本申请实施例还提供了一种显示面板的制备方法，该方法用于制备如前文记载的显示面板。如图29所示，该方法包括：
步骤2901、形成对置基板。
可选地，结合前文记载，形成的对置基板可以为彩膜基板，且形成的对置基板一侧可以包括公共电极。
步骤2902、在对置基板相对的一侧形成衬底。
可选地，结合图2，形成的衬底01可以是玻璃基板或者柔性基板。
步骤2903、在衬底靠近对置基板的一侧形成多条栅线、多条数据线和多个 像素。
其中，结合图2和图3可以看出，形成的多个像素02可以间隔且阵列排布，且每个像素02可以分别与一条栅线G1和一条数据线D1连接，且每个像素02具有邻接的透射区A1和反射区A2，在透射区A1和反射区A2，每个像素02可以包括位于衬底01一侧的透明导电层ITO，在反射区A2，每个像素02可以包括位于透明导电层ITO远离衬底01一侧的反射层REF。
步骤2904、在衬底与透明导电层之间形成依次层叠的源漏导电层和栅导电层。
其中，继续参考图2和图3可以看出，形成的源漏导电层SD可以用于形成数据线D1，形成的栅导电层GATE可以用于形成栅线G1和第一公共电极COM1，且该第一公共电极COM1可以位于相邻的至少两个像素02的间隔区B1。并且，形成的反射层REF在衬底01上的正投影可以满足：与第一公共电极COM1在衬底01上的正投影交叠，覆盖栅线G1在衬底01上的正投影，且覆盖数据线D1的至少部分线段在衬底01上的正投影。
在第一种实施例的一种实现方式下，结合图4和图30示出的工艺流程示意图对显示面板的制备流程说明如下：
(1)首先，可以在提供的衬底01(如，玻璃基板)一侧沉积栅金属材料，并采用栅金属掩膜板GATE Mask对栅金属材料进行处理，以在不同位置处一次性分别形成位于同层的栅线G1，栅极，其他公共电极COM0，以及第一公共电极COM1包括的第一电极图案COM11。其中，形成的第一电极图案COM11沿像素行方向X1延伸，且位于同一列相邻两个像素02的间隔区B1。
(2)然后，可以在栅导电层GATE远离衬底01的一侧沉积栅绝缘材料形成栅绝缘层GI；接着，在栅绝缘层GI远离衬底01的一侧沉积有源材料，并采用有源层掩膜版ACT Mask处理对有源材料进行处理，以在反射区A2的沟道区内形成有源层ACT。
(3)再然后，可以在有源层ACT远离衬底01的一侧沉积源漏金属材料，并采用源漏金属掩膜板SD Mask对该源漏金属材料进行处理，以在不同位置处一次性分别形成位于同层的数据线D1，源漏极，以及第二公共电极COM2包括的第二电极图案COM21。其中，形成的第二电极图案COM21沿像素列方向Y1延伸，且位于相邻两组像素02Z的间隔区B1。此外，参考图30还可以看出， 形成的多条数据线D1中，每组像素02Z包括的相邻两个像素02连接的两条数据线D1紧邻排列，且一半(第一线段D11)为窄线宽另一半(第二线段D12)为宽线宽。
(4)再然后，可以在源漏金属层SD远离衬底01的一侧沉积钝化材料形成钝化层PVX，并采用钝化层掩膜板PVX Mask对该钝化层PVX进行处理，以在栅金属层GATE和源漏金属层SD转接处形成转接孔K1，以及在源漏金属层SD转接透明导电层ITO的位置处进行打孔。
(5)再然后，可以在钝化层PVX远离衬底01的一侧沉积透明导电材料(如氧化铟锡ITO)，并采用氧化铟锡掩膜板ITO Mask对该透明导电材料进行处理形成透明导电层ITO。其中，该透明导电层ITO可以用作透明像素电极，且该透明导电层ITO可以通过钝化层PVX上的过孔与源漏金属层SD搭接。
(6)再然后，可以在透明导电层ITO远离衬底01的一侧沉积凹凸层材料(如，亚克力ACR)形成凹凸层ACR，并挖除凹凸层ACR位于透射区A1的部分形成ACR大孔K0以暴露透明导电层ITO。因凹凸层ACR一般为厚度较厚的有机材料层具有平坦作用，故可以使得反射区A2和透射区A1的膜厚不同，进而形成两种盒厚。
(7)再然后，可以在凹凸层ACR远离衬底01的一侧沉积反射金属材料(如，Al、Ag或MoAl)形成反射层REF。并且，在ACR大孔K0位置处，可以将形成的反射层REF沿该ACR大孔K0与暴露的透明导电层ITO搭接，使得反射层REF作为的金属像素电极与ITO层作为的透明像素电极连接形成阵列基板0一侧的像素电极。并且，形成的反射层REF还可以与栅导电层GATE形成的第一电极图案COM11交叠，以在横向间隔区B1形成遮光结构遮挡横向漏光。此外，如图4所示，形成的反射层REF还覆盖栅导电层GATE形成的栅线G1，使得栅线G1处不漏光。形成的反射层REF还与数据线D1的宽线宽交叠来遮挡竖向漏光。以及，形成的反射层REF还与源漏导电层SD形成的第二电极图案COM21交叠形成遮光结构遮挡竖向漏光。
(8)最后，考虑到支撑住PS处以及数据线D1的宽线宽会有部分漏光，故如图9所示，还可以在对置基板1一侧设置第三黑矩阵BM3来遮挡支撑住PS处的漏光，以及在对置基板1一侧设置第一黑矩阵BM1来遮挡数据线D1的宽线宽处的漏光。
在第一种实施例的另一种实现方式下，结合图10和图31示出的工艺流程示意图对显示面板的制备流程说明如下：
(1)首先，可以在提供的衬底01(如，玻璃基板)一侧沉积栅金属材料，并采用栅金属掩膜板GATE Mask对栅金属材料进行处理，以在不同位置处一次性分别形成位于同层的栅线G1，栅极，其他公共电极COM0，以及第一公共电极COM1包括的第一电极图案COM11。其中，形成的第一电极图案COM11沿像素行方向X1延伸，且位于同一列相邻两个像素02的间隔区B1。
(2)然后，可以在栅导电层GATE远离衬底01的一侧沉积栅绝缘材料形成栅绝缘层GI；接着，在栅绝缘层GI远离衬底01的一侧沉积有源材料，并采用有源层掩膜版ACT Mask处理对有源材料进行处理，以在反射区A2的沟道区内形成有源层ACT。
(3)再然后，可以在有源层ACT远离衬底01的一侧沉积源漏金属材料，并采用源漏金属掩膜板SD Mask对该源漏金属材料进行处理，以在不同位置处一次性分别形成位于同层的数据线D1，源漏极，以及第二公共电极COM2包括的第二电极图案COM21和第三电极图案COM22。其中，形成的第二电极图案COM21和第三电极图案COM22均沿像素列方向Y1延伸，且第二电极图案COM21位于相邻两组像素02Z的间隔区B1，第三电极图案COM22位于每组像素02Z中相邻两个像素02的间隔区B1。此外，参考图31还可以看出，形成的多条数据线D1中，每组像素02Z包括的相邻两个像素02连接的两条数据线D1紧邻排列，且宽度相等。
(4)再然后，可以在源漏金属层SD远离衬底01的一侧沉积钝化材料形成钝化层PVX，并采用钝化层掩膜板PVX Mask对该钝化层PVX进行处理，以在栅金属层GATE和源漏金属层SD转接处形成转接孔K1，以及在源漏金属层SD转接透明导电层ITO的位置处进行打孔。
(5)再然后，可以在钝化层PVX远离衬底01的一侧沉积透明导电材料(如氧化铟锡ITO)，并采用氧化铟锡掩膜板ITO Mask对该透明导电材料进行处理形成透明导电层ITO。其中，该透明导电层ITO可以用作透明像素电极，且该透明导电层ITO可以通过钝化层PVX上的过孔与源漏金属层SD搭接。
(6)再然后，可以在透明导电层ITO远离衬底01的一侧沉积凹凸层材料(如，亚克力ACR)形成凹凸层ACR，并挖除凹凸层ACR位于透射区A1的部 分形成ACR大孔K0以暴露透明导电层ITO。因凹凸层ACR一般为厚度较厚的有机材料层具有平坦作用，故可以使得反射区A2和透射区A1的膜厚不同，进而形成两种盒厚。
(7)再然后，可以在凹凸层ACR远离衬底01的一侧沉积反射金属材料(如，Al、Ag或MoAl)形成反射层REF。并且，在ACR大孔K0位置处，可以将形成的反射层REF沿该ACR大孔K0与暴露的透明导电层ITO搭接，使得反射层REF作为的金属像素电极与ITO层作为的透明像素电极连接形成阵列基板0一侧的像素电极。并且，形成的反射层REF还可以与栅导电层GATE形成的第一电极图案COM11交叠，以在横向间隔区B1形成遮光结构遮挡横向漏光。以及形成的反射层REF还可以与源漏导电层SD形成的第二电极图案COM21和第三电极图案COM22均交叠，以在竖向间隔区B1形成遮光结构遮挡竖向漏光。此外，如图10所示，形成的反射层REF还覆盖栅导电层GATE形成的栅线G1，使得栅线G1处不漏光。形成的反射层REF还覆盖源漏导电层SD形成的数据线D1，使得数据线D1处不漏光。
(8)最后，考虑到支撑住PS处会有部分漏光，故如图27所示，还可以在对置基板1一侧设置第三黑矩阵BM3来遮挡支撑住PS处的漏光。
在第一种实施例的又一种实现方式下，结合图14和图32示出的工艺流程示意图对显示面板的制备流程说明如下：
(1)首先，可以在提供的衬底01(如，玻璃基板)一侧沉积栅金属材料，并采用栅金属掩膜板GATE Mask对栅金属材料进行处理，以在不同位置处一次性分别形成位于同层的栅线G1，栅极，其他公共电极COM0，以及第一公共电极COM1包括的第一电极图案COM11和第四电极图案COM12。其中，形成的第一电极图案COM11沿像素行方向X1延伸，且位于同一列相邻两个像素02的间隔区B1。形成的第四电极图案COM12沿像素列方向Y1延伸，且位于每组像素02Z中相邻两个像素02的间隔区B1。
(2)然后，可以在栅导电层GATE远离衬底01的一侧沉积栅绝缘材料形成栅绝缘层GI；接着，在栅绝缘层GI远离衬底01的一侧沉积有源材料，并采用有源层掩膜版ACT Mask处理对有源材料进行处理，以在反射区A2的沟道区内形成有源层ACT。
(3)再然后，可以在有源层ACT远离衬底01的一侧沉积源漏金属材料， 并采用源漏金属掩膜板SD Mask对该源漏金属材料进行处理，以在不同位置处一次性分别形成位于同层的数据线D1，源漏极，以及第二公共电极COM2包括的第二电极图案COM21和第三电极图案COM22。其中，形成的第二电极图案COM21和第三电极图案COM22均沿像素列方向Y1延伸，且第二电极图案COM21位于相邻两组像素02Z的间隔区B1，第三电极图案COM22位于每组像素02Z中相邻两个像素02的间隔区B1。此外，参考图32还可以看出，形成的多条数据线D1中，每组像素02Z包括的相邻两个像素02连接的两条数据线D1紧邻排列，且宽度相等。
(4)再然后，可以在源漏金属层SD远离衬底01的一侧沉积钝化材料形成钝化层PVX，并采用钝化层掩膜板PVX Mask对该钝化层PVX进行处理，以在栅金属层GATE和源漏金属层SD转接处形成转接孔K1，以及在源漏金属层SD转接透明导电层ITO的位置处进行打孔。
(5)再然后，可以在钝化层PVX远离衬底01的一侧沉积透明导电材料(如氧化铟锡ITO)，并采用氧化铟锡掩膜板ITO Mask对该透明导电材料进行处理形成透明导电层ITO。其中，该透明导电层ITO可以用作透明像素电极，且该透明导电层ITO可以通过钝化层PVX上的过孔与源漏金属层SD搭接。
(6)再然后，可以在透明导电层ITO远离衬底01的一侧沉积凹凸层材料(如，亚克力ACR)形成凹凸层ACR，并挖除凹凸层ACR位于透射区A1的部分形成ACR大孔K0以暴露透明导电层ITO。因凹凸层ACR一般为厚度较厚的有机材料层具有平坦作用，故可以使得反射区A2和透射区A1的膜厚不同，进而形成两种盒厚。
(7)再然后，可以在凹凸层ACR远离衬底01的一侧沉积反射金属材料(如，Al、Ag或MoAl)形成反射层REF。并且，在ACR大孔K0位置处，可以将形成的反射层REF沿该ACR大孔K0与暴露的透明导电层ITO搭接，使得反射层REF作为的金属像素电极与ITO层作为的透明像素电极连接形成阵列基板0一侧的像素电极。并且，形成的反射层REF还可以与栅导电层GATE形成的第一电极图案COM11交叠，以在横向间隔区B1形成遮光结构遮挡横向漏光。以及形成的反射层REF还可以与源漏导电层SD形成的第二电极图案COM21和第三电极图案COM22均交叠，以在竖向间隔区B1形成遮光结构遮挡竖向漏光。并且，第四电极图案COM12还覆盖第三电极图案COM22，使得对应位置处的凹 凸层ACR的凹凸性较好，改善膜层均一性。此外，如图14所示，形成的反射层REF还覆盖栅导电层GATE形成的栅线G1，使得栅线G1处不漏光。形成的反射层REF还覆盖源漏导电层SD形成的数据线D1，使得数据线D1处不漏光。
(8)最后，考虑到支撑住PS处会有部分漏光，故如图28所示，还可以在对置基板1一侧设置第三黑矩阵BM3来遮挡支撑住PS处的漏光。
在第二种实施例的一种实现方式下，结合图18和图33示出的工艺流程示意图对显示面板的制备流程说明如下：
(1)首先，可以在提供的衬底01(如，玻璃基板)一侧沉积栅金属材料，并采用栅金属掩膜板GATE Mask对栅金属材料进行处理，以在不同位置处一次性分别形成位于同层的栅线G1，栅极，其他公共电极，以及第一公共电极COM1包括的第一电极图案COM11和第五电极图案COM13。其中，形成的第一电极图案COM11沿像素行方向X1延伸，且位于同一列相邻两个像素02的间隔区B1。形成的第五电极图案COM13沿像素列方向Y1延伸，且位于同一行相邻两个像素02的间隔区B1。
(2)然后，可以在栅导电层GATE远离衬底01的一侧沉积栅绝缘材料形成栅绝缘层GI；接着，在栅绝缘层GI远离衬底01的一侧沉积有源材料，并采用有源层掩膜版ACT Mask处理对有源材料进行处理，以在反射区A2的沟道区内形成有源层ACT。
(3)再然后，可以在有源层ACT远离衬底01的一侧沉积源漏金属材料，并采用源漏金属掩膜板SD Mask对该源漏金属材料进行处理，以在不同位置处一次性分别形成位于同层的数据线D1和源漏极。此外，参考图33还可以看出，形成的多条数据线D1中，每条数据线D1均位于所连接的像素02的左侧，且每条数据线D1包括转接线段D1-1和主体线段D1-2。且，主体线段D1-2的各部分均位于第五电极图案COM13和转接线段D1-1连接的像素02之间。
(4)再然后，可以在源漏金属层SD远离衬底01的一侧沉积钝化材料形成钝化层PVX，并采用钝化层掩膜板PVX Mask对该钝化层PVX进行处理，以在栅金属层GATE和源漏金属层SD转接处形成转接孔K1，以及在源漏金属层SD转接透明导电层ITO的位置处进行打孔。
(5)再然后，可以在钝化层PVX远离衬底01的一侧沉积透明导电材料(如氧化铟锡ITO)，并采用氧化铟锡掩膜板ITO Mask对该透明导电材料进行处理 形成透明导电层ITO。其中，该透明导电层ITO可以用作透明像素电极，且该透明导电层ITO可以通过钝化层PVX上的过孔与源漏金属层SD搭接。
(6)再然后，可以在透明导电层ITO远离衬底01的一侧沉积凹凸层材料(如，亚克力ACR)形成凹凸层ACR，并挖除凹凸层ACR位于透射区A1的部分形成ACR大孔K0以暴露透明导电层ITO。因凹凸层ACR一般为厚度较厚的有机材料层具有平坦作用，故可以使得反射区A2和透射区A1的膜厚不同，进而形成两种盒厚。
(7)再然后，可以在凹凸层ACR远离衬底01的一侧沉积反射金属材料(如，Al、Ag或MoAl)形成反射层REF。并且，在ACR大孔K0位置处，可以将形成的反射层REF沿该ACR大孔K0与暴露的透明导电层ITO搭接，使得反射层REF作为的金属像素电极与ITO层作为的透明像素电极连接形成阵列基板0一侧的像素电极。并且，形成的反射层REF还可以与栅导电层GATE形成的第一电极图案COM11和第五电极图案COM15均交叠，以在横向间隔区B1形成遮光结构遮挡横向漏光，且在竖向间隔区B1形成遮光结构遮挡竖向漏光。此外，如图18所示，形成的反射层REF还覆盖栅导电层GATE形成的栅线G1，使得栅线G1处不漏光。形成的反射层REF还覆盖源漏导电层SD形成的数据线D1中的主体线段D1-2，使得主体线段D1-2处不漏光。
(8)最后，考虑到支撑住PS处以及数据线D1中转接线段D1-1会有部分漏光，故如图25所示，还可以在对置基板1一侧设置第三黑矩阵BM3来遮挡支撑住PS处的漏光，以及在对置基板1一侧设置第二黑矩阵BM2来遮挡数据线D1的转接线段D1-1处的漏光。
在第二种实施例的另一种实现方式下，结合图22和图34示出的工艺流程示意图对显示面板的制备流程说明如下：
(1)首先，可以在提供的衬底01(如，玻璃基板)一侧沉积栅金属材料，并采用栅金属掩膜板GATE Mask对栅金属材料进行处理，以在不同位置处一次性分别形成位于同层的栅线G1，栅极，其他公共电极COM0，以及第一公共电极COM1包括的第一电极图案COM11和第五电极图案COM13。其中，形成的第一电极图案COM11沿像素行方向X1延伸，且位于同一列相邻两个像素02的间隔区B1。形成的第五电极图案COM13位于同一行相邻两个像素02的间隔区B1。
(2)然后，可以在栅导电层GATE远离衬底01的一侧沉积栅绝缘材料形成栅绝缘层GI；接着，在栅绝缘层GI远离衬底01的一侧沉积有源材料，并采用有源层掩膜版ACT Mask处理对有源材料进行处理，以在反射区A2的沟道区内形成有源层ACT。
(3)再然后，可以在有源层ACT远离衬底01的一侧沉积源漏金属材料，并采用源漏金属掩膜板SD Mask对该源漏金属材料进行处理，以在不同位置处一次性分别形成位于同层的数据线D1和源漏极。此外，参考图33还可以看出，形成的多条数据线D1中，每条数据线D1均位于所连接的像素02的左侧，且每条数据线D1包括转接线段D1-1和主体线段D1-2。且主体线段D1-2的一部分位于第五电极图案COM13和转接线段D1-1连接的像素02之间，主体线段D1-2的另一部分位于第五电极图案COM13和转接线段D1-1连接的像素02相邻的像素02之间。第五电极图案COM13与主体线段D1-2相互交叉。且主体线段D1-2的一部分的长度和主体线段D1-2的另一部分的长度相同。也即，该实现方式下，形成的数据线D1可以在像素中间绕过栅导电层GATE形成的第五电极图案COM13。如此，如前文记载，可以使得每条数据线D1与所连接的像素02形成的耦合电容Cdp，以及与所连接的像素02相邻的另一个像素02形成的耦合电容Cdpother保持一致，确保各个像素02的显示均一性较好。
(4)再然后，可以在源漏金属层SD远离衬底01的一侧沉积钝化材料形成钝化层PVX，并采用钝化层掩膜板PVX Mask对该钝化层PVX进行处理，以在栅金属层GATE和源漏金属层SD转接处形成转接孔K1，以及在源漏金属层SD转接透明导电层ITO的位置处进行打孔。
(5)再然后，可以在钝化层PVX远离衬底01的一侧沉积透明导电材料(如氧化铟锡ITO)，并采用氧化铟锡掩膜板ITO Mask对该透明导电材料进行处理形成透明导电层ITO。其中，该透明导电层ITO可以用作透明像素电极，且该透明导电层ITO可以通过钝化层PVX上的过孔与源漏金属层SD搭接。
(6)再然后，可以在透明导电层ITO远离衬底01的一侧沉积凹凸层材料(如，亚克力ACR)形成凹凸层ACR，并挖除凹凸层ACR位于透射区A1的部分形成ACR大孔K0以暴露透明导电层ITO。因凹凸层ACR一般为厚度较厚的有机材料层具有平坦作用，故可以使得反射区A2和透射区A1的膜厚不同，进而形成两种盒厚。
(7)再然后，可以在凹凸层ACR远离衬底01的一侧沉积反射金属材料(如，Al、Ag或MoAl)形成反射层REF。并且，在ACR大孔K0位置处，可以将形成的反射层REF沿该ACR大孔K0与暴露的透明导电层ITO搭接，使得反射层REF作为的金属像素电极与ITO层作为的透明像素电极连接形成阵列基板0一侧的像素电极。并且，形成的反射层REF还可以与栅导电层GATE形成的第一电极图案COM11和第五电极图案COM15均交叠，以在横向间隔区B1形成遮光结构遮挡横向漏光，且在竖向间隔区B1形成遮光结构遮挡竖向漏光。此外，如图18所示，形成的反射层REF还覆盖栅导电层GATE形成的栅线G1，使得栅线G1处不漏光。形成的反射层REF还覆盖源漏导电层SD形成的数据线D1中的主体线段D1-2，使得主体线段D1-2处不漏光。
(8)最后，考虑到支撑住PS处以及数据线D1中转接线段D1-1会有部分漏光，故如图26所示，还可以在对置基板1一侧设置第三黑矩阵BM3来遮挡支撑住PS处的漏光，以及在对置基板1一侧设置第二黑矩阵BM2来遮挡数据线D1的转接线段D1-1处的漏光。
可以理解的是，上述采用Mask处理工艺可以包括一次构图工艺。一次构图工艺包括：涂胶、曝光和显影等。
由于显示面板的制备方法可以与前面实施例描述的显示面板具有基本相同的技术效果，因此出于简洁的目的，此处不再重复描述制备方法的技术效果。
图35是本申请实施例提供的一种显示装置的结构示意图。如图35所示，该显示装置包括：供电组件J1，以及如上述实施例记载的显示面板00。
其中，供电组件J1与显示面板00耦接，并用于为显示面板00供电。
可选的，该显示装置可以为LCD显示装置，且该显示装置可以为任意适当的显示装置，包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪以及电子书等任何具有显示功能的产品或部件。
由于显示装置可以与前面实施例描述的显示面板具有基本相同的技术效果，因此出于简洁的目的，此处不再重复描述显示装置的技术效果。
需要说明的是，本申请实施例部分使用的术语仅用于对实施例进行解释，而非旨在限定本申请。除非另作定义，本申请的实施方式使用的技术术语或者 科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。
如，说明书以及权利要求书中使用的“第一”、“第二”或者“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“上”、“下”、“左”或者“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。“连接”或者“耦接”是指电连接。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

  1. 一种显示面板，所述显示面板包括：相对设置的阵列基板和对置基板；所述阵列基板包括：
    衬底；
    多条栅线、多条数据线和多个像素，均位于所述衬底靠近所述对置基板的一侧，所述多个像素间隔且阵列排布，每个所述像素分别与一条所述栅线和一条所述数据线连接，且每个所述像素具有邻接的透射区和反射区，在所述透射区和所述反射区，每个所述像素包括位于所述衬底一侧的透明导电层，在所述反射区，每个所述像素包括位于所述透明导电层远离所述衬底一侧的反射层；
    源漏导电层和栅导电层，位于所述衬底与所述透明导电层之间且依次层叠，所述源漏导电层用于形成所述数据线，所述栅导电层用于形成所述栅线和第一公共电极，且所述第一公共电极位于相邻的至少两个像素的间隔区；
    其中，所述反射层在所述衬底上的正投影满足：与所述第一公共电极在所述衬底上的正投影交叠，覆盖所述栅线在所述衬底上的正投影，且覆盖所述数据线的至少部分线段在所述衬底上的正投影。
  2. 根据权利要求1所述的显示面板，其中，所述第一公共电极包括：第一电极图案，且所述第一电极图案位于同一列且相邻的每两个像素的间隔区；
    所述源漏导电层还用于形成第二公共电极，且所述第二公共电极位于同一行且相邻的至少两个像素的间隔区，且所述反射层在所述衬底上的正投影还满足：与所述第二公共电极在所述衬底上的正投影交叠。
  3. 根据权利要求2所述的显示面板，其中，所述多个像素包括多组像素，每组所述像素包括位于同一行且相邻的两个像素，且所述相邻的两个像素连接的两条数据线位于所述相邻的两个像素之间；
    所述第二公共电极包括：第二电极图案，且所述第二电极图案位于各组所述像素的间隔区。
  4. 根据权利要求3所述的显示面板，其中，所述两条数据线中每条数据线均包括沿像素列方向延伸的第一线段和第二线段；
    所述第一线段的宽度大于所述第二线段的宽度，并且，所述两条数据线中宽度不同的线段关于沿所述像素列方向延伸的对称轴轴对称设置；
    所述反射层在所述衬底上的正投影满足：与所述数据线中第一线段在所述衬底上的正投影交叠，且覆盖所述数据线中第二线段在所述衬底上的正投影。
  5. 根据权利要求4所述的显示面板，其中，所述显示面板还包括：
    第一黑矩阵，位于所述对置基板靠近所述阵列基板的一侧，且所述第一黑矩阵在所述衬底上的正投影覆盖所述第一线段未与所述反射层交叠的部分在所述衬底上的正投影。
  6. 根据权利要求3所述的显示面板，其中，所述两条数据线中每条数据线各部分的宽度均相等；
    所述第二公共电极还包括：第三电极图案，且所述第三电极图案位于每组所述像素中相邻的两个像素的间隔区，且位于所述两条数据线之间；
    所述反射层在所述衬底上的正投影满足：覆盖所述数据线在所述衬底上的正投影。
  7. 根据权利要求6所述的显示面板，其中，所述第一公共电极还包括：第四电极图案，且所述第四电极图案位于所述第二电极图案和所述第三电极图案中至少一个电极图案靠近所述衬底的一侧；
    并且，所述第四电极图案在所述衬底上的正投影覆盖所述至少一个电极图案在所述衬底上的正投影。
  8. 根据权利要求1所述的显示面板，其中，所述第一公共电极包括：第一电极图案和第五电极图案，且所述第一电极图案位于同一列且相邻的每两个像素的间隔区，所述第五电极图案位于同一行且相邻的每两个像素的间隔区。
  9. 根据权利要求8所述的显示面板，其中，所述多个像素中，位于同一行且 相邻的两个像素连接的两条数据线分别位于其中一个像素的两侧；
    并且，所述两条数据线中每条数据线包括转接线段和主体线段，所述转接线段与所述像素连接，且所述转接线段在所述衬底上的正投影与所述栅线和所述第一公共电极在所述衬底上的正投影均交叠，所述主体线段的至少部分位于所述第五电极图案和所述转接线段连接的像素之间；
    所述反射层在所述衬底上的正投影满足：覆盖所述主体线段在所述衬底上的正投影，且与所述转接线段在所述衬底上的正投影交叠。
  10. 根据权利要求9所述的显示面板，其中，所述主体线段的各部分均位于所述第五电极图案和所述转接线段连接的像素之间；
    并且，所述主体线段与所述第五电极图案相互平行。
  11. 根据权利要求9所述的显示面板，其中，所述主体线段的一部分位于所述第五电极图案和所述转接线段连接的像素之间，所述主体线段的另一部分位于所述第五电极图案和所述转接线段连接的像素相邻的像素之间；
    并且，所述主体线段和所述第五电极图案相互交叉，以及所述主体线段的一部分的长度和所述主体线段的另一部分的长度相同。
  12. 根据权利要求9至11任一所述的显示面板，其中，所述显示面板还包括：
    第二黑矩阵，位于所述对置基板靠近所述阵列基板的一侧，且所述第二黑矩阵在所述衬底上的正投影覆盖所述转接线段在所述衬底上的正投影。
  13. 根据权利要求1至12任一所述的显示面板，其中，所述栅线的线宽和所述数据线的至少部分线段的线宽均小于线宽阈值，以使得所述反射层在所述衬底上的正投影满足：覆盖所述栅线在所述衬底上的正投影，且覆盖所述数据线的至少部分线段在所述衬底上的正投影；所述显示面板还包括：
    支撑柱，位于所述阵列基板和所述对置基板之间；
    第三黑矩阵，位于所述对置基板靠近所述阵列基板的一侧，且所述第三黑矩阵在所述衬底上的正投影与所述支撑柱在所述衬底上的正投影交叠。
  14. 一种显示面板的制备方法，用于制备如权利要求1至13任一所述的显示面板；所述方法包括：
    形成对置基板；
    在所述对置基板相对的一侧形成衬底；
    在所述衬底靠近所述对置基板的一侧形成多条栅线、多条数据线和多个像素，其中，形成的所述多个像素间隔且阵列排布，每个所述像素分别与一条所述栅线和一条所述数据线连接，且每个所述像素具有邻接的透射区和反射区，在所述透射区和所述反射区，每个所述像素包括位于所述衬底一侧的透明导电层，在所述反射区，每个所述像素包括位于所述透明导电层远离所述衬底一侧的反射层；
    在所述衬底与所述透明导电层之间形成依次层叠的源漏导电层和栅导电层，其中，形成的所述源漏导电层用于形成所述数据线，形成的所述栅导电层用于形成所述栅线和第一公共电极，且所述第一公共电极位于相邻的至少两个像素的间隔区；
    并且，形成的所述反射层在所述衬底上的正投影满足：与所述第一公共电极在所述衬底上的正投影交叠，覆盖所述栅线在所述衬底上的正投影，且覆盖所述数据线的至少部分线段在所述衬底上的正投影。
  15. 一种显示装置，所述显示装置包括：供电组件，以及如权利要求1至13任一所述的显示面板；
    所述供电组件与所述显示面板耦接，并用于为所述显示面板供电。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040057143A (ko) * 2002-12-24 2004-07-02 엘지.필립스 엘시디 주식회사 반투과형 액정표시장치 및 이의 제조 방법
CN1888963A (zh) * 2005-06-27 2007-01-03 Lg.菲利浦Lcd株式会社 透射反射型液晶显示器件及其制造方法
JP2007065405A (ja) * 2005-08-31 2007-03-15 Sharp Corp 液晶表示装置
CN205176447U (zh) * 2015-09-07 2016-04-20 京东方科技集团股份有限公司 显示面板、显示装置
CN117031838A (zh) * 2023-08-17 2023-11-10 京东方科技集团股份有限公司 阵列基板、显示面板和显示设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040057143A (ko) * 2002-12-24 2004-07-02 엘지.필립스 엘시디 주식회사 반투과형 액정표시장치 및 이의 제조 방법
CN1888963A (zh) * 2005-06-27 2007-01-03 Lg.菲利浦Lcd株式会社 透射反射型液晶显示器件及其制造方法
JP2007065405A (ja) * 2005-08-31 2007-03-15 Sharp Corp 液晶表示装置
CN205176447U (zh) * 2015-09-07 2016-04-20 京东方科技集团股份有限公司 显示面板、显示装置
CN117031838A (zh) * 2023-08-17 2023-11-10 京东方科技集团股份有限公司 阵列基板、显示面板和显示设备

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