WO2025192186A1

WO2025192186A1 - 電源回路

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Publication number: WO2025192186A1
Application number: PCT/JP2025/005290
Authority: WO
Inventors: 悟朗中尾; 雅暢中條; 貴之川本; 信賢一色
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 2024-03-11
Filing date: 2025-02-18
Publication date: 2025-09-18
Anticipated expiration: 2026-09-11
Also published as: JP2025138168A

Abstract

適切に突入電流を抑制することができる電源回路を実現する。電源回路（１）は、負側の第２入力配線（Ｌ２）と負側の第２出力端子（Ｔ４）との間に接続され互いに並列な突入抵抗素子（３）およびスイッチング素子（４）と、入力電圧のピーク値（Ｖｐ１）と出力電圧（Ｖ２）との差であるＶｐ１－Ｖ２が閾値以上であれば、スイッチング素子をオフにし、Ｖｐ１－Ｖ２が閾値未満であれば、スイッチング素子をオンにする突入制御回路（１０）とを備える。

Description

電源回路

　本発明は電源回路に関する。

　特許文献１には、突入電流抑制回路が開示されている。この突入電流抑制回路は、電圧検出回路で検出した端子間電圧に応じて、第一の抵抗に並列に接続された切り替えスイッチング素子を切り替える。

日本国特開2019-122158号公報

　しかしながら、入力電圧が変動する場合、出力電圧のみに基づいて回路を切り替えると、大きな突入電流が流れ得る。

　本発明の一態様は、適切に突入電流を抑制することができる電源回路を実現することを目的とする。

　本発明の態様１に係る電源回路は、正側の第１出力端子および負側の第２出力端子と、正側の第１入力配線および負側の第２入力配線と、前記第２入力配線と前記第２出力端子との間に接続された抵抗素子と、前記抵抗素子に対して並列に接続されたスイッチング素子と、入力電圧のピーク値Ｖｐ１と出力電圧Ｖ２との差であるＶｐ１－Ｖ２が閾値以上であれば、前記スイッチング素子をオフにし、Ｖｐ１－Ｖ２が前記閾値未満であれば、前記スイッチング素子をオンにする制御回路とを備える、構成である。

　本発明の一態様によれば、適切に突入電流を抑制することができる。

本発明の一実施形態の電源回路の構成を示す回路図である。突入制御回路の詳細な一例を示す、上記電源回路の回路図である。突入制御回路のより詳細な回路構成の一例を示す、上記電源回路の回路図である。本発明の一実施形態の電源回路の構成を示す回路図である。

　〔実施形態１〕
　以下、本発明の一側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。

　§１　適用例
　図１は、本実施形態の電源回路１の構成を示す回路図である。電源回路１は、入力側から交流電圧を受け、交流を直流に変換し、出力側から直流電圧を負荷９０に出力する。電源回路１は、第１入力端子Ｔ１、第２入力端子Ｔ２、正側の第１出力端子Ｔ３、負側の第２出力端子Ｔ４、整流回路２、正側の第１入力配線Ｌ１、負側の第２入力配線Ｌ２、突入抵抗素子３、およびスイッチング素子４を備える。突入抵抗素子３は、負側の第２入力配線Ｌ２と負側の第２出力端子Ｔ４との間に接続されている。スイッチング素子４は、突入抵抗素子３に対して並列に接続されている。突入抵抗素子３およびスイッチング素子４は、突入電流を抑制するためのものである。

　入力電圧の投入直後は、スイッチング素子４はオフである。電流は突入抵抗素子３を流れるため突入電流は抑制される。第１出力端子Ｔ３と第２出力端子Ｔ４との間の出力電圧Ｖ２は、徐々に大きくなり、入力電圧Ｖ１に近づく。Ｖ１－Ｖ２が十分小さくなった段階で、スイッチング素子４をオフからオンに切り替えることで、突入電流を抑制し、電源供給を安定させることができる。

　ただし、負側の第２出力端子Ｔ４と整流回路２とは、突入抵抗素子３を介して接続されているため、突入抵抗素子３の両端に電位差が生じている。投入される入力電圧が不明な状況では、この電位差を、出力電圧Ｖ２のみから知ることはできない。そのため、出力電圧Ｖ２のみに基づいてスイッチング素子４をオフからオンに切り替えると、Ｖ１－Ｖ２がまだ大きい可能性があり、大きな突入電流が流れ得る。

　そこで、本実施形態の電源回路１は、入力電圧Ｖ１のピーク値Ｖｐ１と出力電圧Ｖ２との差であるＶｐ１－Ｖ２が所定の閾値未満であれば、スイッチング素子４をオンに切り替える。これにより、電源回路１は、突入電流を適切に抑制する。

　§２　構成例
　図１に基づいて、電源回路１の構成をより詳細に説明する。電源回路１は、第１入力端子Ｔ１、第２入力端子Ｔ２、正側の第１出力端子Ｔ３、負側の第２出力端子Ｔ４、整流回路２、正側の第１入力配線Ｌ１、負側の第２入力配線Ｌ２、突入抵抗素子３、スイッチング素子４、平滑コンデンサ５、コイル６、第１ダイオード７、第２ダイオード８、ＰＦＣトランジスタ９、突入制御回路１０、およびＰＦＣ制御回路３０を備える。

　第１入力端子Ｔ１および第２入力端子Ｔ２は、交流の入力電圧が入力される端子である。整流回路２は、交流を直流に整流する。整流回路２は、ここでは、複数のダイオードを備えるブリッジ回路であるが、これに限らず、複数のスイッチング素子を備える回路であってもよい。整流回路２は、第１入力端子Ｔ１に接続された第１交流端子２ａ、第２入力端子Ｔ２に接続された第２交流端子２ｂ、正側端子２ｃ、および負側端子２ｄを有する。整流回路２は、正側端子２ｃおよび負側端子２ｄから、直流（脈流）の入力電圧Ｖ１を出力する。

　第１入力配線Ｌ１は、整流回路２の正側端子２ｃに接続された配線である。第２入力配線Ｌ２は、整流回路２の負側端子２ｄに接続された配線である。第１入力配線Ｌ１と第２入力配線Ｌ２との間の電圧は、直流（脈流）の入力電圧Ｖ１である。なお、第２入力配線Ｌ２は接地されている。

　突入抵抗素子３の一端は、負側の第２入力配線Ｌ２に接続され、突入抵抗素子３の他端は第２出力端子Ｔ４に接続されている。突入抵抗素子３は、例えば、温度が高くなるに従って抵抗が小さくなるサーミスタであってもよい。

　スイッチング素子４は、突入抵抗素子３に対して並列に接続されている。スイッチング素子４は、例えばトランジスタである。スイッチング素子４は、好ましくは、ｎ型電界効果トランジスタである。ｎ型電界効果トランジスタは、オン抵抗が小さいため、損失を小さくすることができる。ｎ型電界効果トランジスタは正のゲート電圧で制御されるため、スイッチング素子４を、Ｈｉｇｈ側（正側端子２ｃと第１出力端子Ｔ３との間）ではなくＬｏｗ側（負側端子２ｄと第２出力端子Ｔ４との間）に設ける方が都合がよい。

　平滑コンデンサ５は、第１出力端子Ｔ３と第２出力端子Ｔ４との間に接続されている。

　コイル６は、正側の第１入力配線Ｌ１に接続されている。第１ダイオード７のアノードは、コイル６に接続され、カソードは、第１出力端子Ｔ３に接続されている。第２ダイオード８は、コイル６および第１ダイオード７に対して並列に接続されている。第２ダイオード８のカソードは、第１出力端子Ｔ３に接続されている。

　ＰＦＣトランジスタ９の一端は、コイル６と第１ダイオード７との間のノードに接続され、ＰＦＣトランジスタ９の他端は、第２出力端子Ｔ４に接続されている。コイル６、第１ダイオード７、第２ダイオード８、およびＰＦＣトランジスタ９は、昇圧回路を構成する。ＰＦＣトランジスタ９は、ＰＦＣ制御回路３０によって駆動され、電源回路１の力率を改善する。

　ＰＦＣ制御回路３０は、スイッチング素子４の両端間の電圧を検出し、該電圧に基づいてＰＦＣトランジスタ９を制御する。

　第１出力端子Ｔ３は、正側の出力端子である。第２出力端子Ｔ４は、負側の出力端子である。第１出力端子Ｔ３と第２出力端子Ｔ４との間の電圧は、平滑化された直流の出力電圧Ｖ２である。第１出力端子Ｔ３および第２出力端子Ｔ４は、出力電圧Ｖ２を、負荷９０に出力する。

　電源回路１に交流の入力電圧を投入してから、出力電圧Ｖ２は、徐々に大きくなる。この投入直後の期間において、第１入力配線Ｌ１の電位のピーク値＞第１出力端子Ｔ３の電位＞第２出力端子Ｔ４の電位＞第２入力配線Ｌ２の電位（グランド）である。突入抵抗素子３に電流が流れているため、出力側の負側である第２出力端子Ｔ４の電位は、グランドである第２入力配線Ｌ２の電位より高くなる。そのため、Ｖｐ１＞Ｖ２となる。

　突入制御回路１０は、入力電圧Ｖ１のピーク値Ｖｐ１と出力電圧Ｖ２との差であるＶｐ１－Ｖ２を特定する。突入制御回路１０は、Ｖｐ１－Ｖ２に基づいて、スイッチング素子４を制御する。例えば、突入制御回路１０は、Ｖｐ１－Ｖ２が所定の閾値以上であれば、スイッチング素子４をオフにする。突入制御回路１０は、Ｖｐ１－Ｖ２が所定の閾値未満であれば、スイッチング素子４をオンにする。なお、入力電圧Ｖ１は脈流であるので、突入制御回路１０の判定には、入力電圧のピーク値Ｖｐ１を用いる。

　これにより、突入制御回路１０は、投入される交流の入力電圧のピーク値が変動したとしても、入力電圧Ｖ１のピーク値Ｖｐ１と出力電圧Ｖ２との差が十分小さくなった段階で、スイッチング素子４をオンに切り替えることができる。よって、電源回路１は、突入電流を適切に抑制することができる。

　（突入制御回路１０の構成例）
　図２は、突入制御回路１０の詳細な一例を示す、電源回路１の回路図である。突入制御回路１０は、第１減算回路１１、第２減算回路１２、および判定回路１３を備える。第１減算回路１１は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、第１出力端子Ｔ３の電位と第２出力端子Ｔ４の電位との差（Ｖ２）に相当する第１電圧を生成する。第１減算回路１１は、第２入力配線Ｌ２の電位（グランド）を基準としたときの第１電圧を第２減算回路１２に出力する。

　ただし、Ｖ２を得るために、単に第１出力端子Ｔ３の電位と第２出力端子Ｔ４の電位とを入力として用いて減算回路で減算すると、減算回路の出力（Ｖ２）は、第２出力端子Ｔ４の電位を基準とした電圧となる。この出力の電位は、グランド（第２入力配線Ｌ２の電位）から見ると、第２出力端子Ｔ４の電位の変動によって変化してしまう。そのため、この出力を用いて、適切にＶｐ１－Ｖ２を得ることができない。

　本実施形態では、第１減算回路１１は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、第１出力端子Ｔ３の電位と第２出力端子Ｔ４の電位とを入力とする。すなわち、第１減算回路１１は、第１出力端子Ｔ３の電位と第２入力配線Ｌ２の電位（グランド）との差の電圧と、第２出力端子Ｔ４の電位と第２入力配線Ｌ２の電位（グランド）との差の電圧とを入力とする。そして、第１減算回路１１は、これらの電位の差（Ｖ２）に相当する第１電圧を生成する。これにより、第１電圧は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、出力電圧Ｖ２に対応した電圧となる。

　なお、第１減算回路１１は、第１出力端子Ｔ３の電位と第２入力配線Ｌ２の電位（グランド）との差の電圧を所定の分圧比で分圧した電圧を、入力としてもよい。同様に、第１減算回路１１は、第２出力端子Ｔ４の電位と第２入力配線Ｌ２の電位（グランド）との差の電圧を所定の分圧比で分圧した電圧を、入力としてもよい。第１減算回路１１による減算の結果として得られる出力（第１電圧）も、第１出力端子Ｔ３の電位と第２出力端子Ｔ４の電位との差（Ｖ２）を所定の分圧比で分圧した電圧（Ｖ２に相当する電圧）となる。

　第２減算回路１２は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、第１入力配線Ｌ１の電位と第１電圧とを入力とする。すなわち、第２減算回路１２は、第１入力配線Ｌ１のピーク電位と第２入力配線Ｌ２の電位（グランド）との差の第２電圧と、第１電圧とを入力とする。第１電圧および第２電圧は、両方とも第２入力配線Ｌ２の電位（グランド）を基準としたときの電圧であるので、減算回路によって減算することができる。そして、第２減算回路１２は、第２電圧と、第１電圧との差に相当する第３電圧を生成する。これにより、第３電圧は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、Ｖｐ１－Ｖ２に対応した電圧となる。第２減算回路１２は、判定回路１３に、第３電圧を出力する。

　判定回路１３は、Ｖｐ１－Ｖ２に相当する第３電圧に基づいて、Ｖｐ１－Ｖ２が所定の閾値以上であるか否かを判定する。判定回路１３は、Ｖｐ１－Ｖ２が所定の閾値以上であれば、スイッチング素子４をオフにし、Ｖｐ１－Ｖ２が所定の閾値未満であれば、スイッチング素子４をオンにする。判定回路１３による閾値との比較は、コンパレータを用いて行ってもよいし、ツェナーダイオードとトランジスタの組を用いて行ってもよい。

　（突入制御回路１０の回路構成例）
　図３は、突入制御回路１０のより詳細な回路構成の一例を示す、電源回路１の回路図である。突入制御回路１０は、アナログ回路で構成されている。突入制御回路１０は、第１減算回路１１、第２減算回路１２、判定回路１３、第１バッファ回路１６、第２バッファ回路１７、第３バッファ回路１８、抵抗素子Ｒ１～Ｒ６、第３ダイオード２１、および入力キャパシタ２２を備える。

　抵抗素子Ｒ１および抵抗素子Ｒ２は、第１出力端子Ｔ３と第２入力配線Ｌ２との間に互いに直列に接続され、第１分圧回路を構成する。

　第１バッファ回路１６の入力端子は、抵抗素子Ｒ１および抵抗素子Ｒ２の間のノードに接続されている。

　抵抗素子Ｒ３および抵抗素子Ｒ４は、第２出力端子Ｔ４と第２入力配線Ｌ２との間に互いに直列に接続され、第２分圧回路を構成する。

　第２バッファ回路１７の入力端子は、抵抗素子Ｒ３および抵抗素子Ｒ４の間のノードに接続されている。

　第３ダイオード２１のアノードは、第１入力配線Ｌ１に接続されている。入力キャパシタ２２は、第３ダイオード２１のカソードと、第２入力配線Ｌ２との間に接続されている。

　抵抗素子Ｒ５および抵抗素子Ｒ６は、互いに直列に接続され、第３分圧回路を構成する。抵抗素子Ｒ５の一端は、第３ダイオード２１のカソードに接続されている。抵抗素子Ｒ５の他端は、抵抗素子Ｒ６の一端に接続されている。抵抗素子Ｒ６の他端は、第２入力配線Ｌ２に接続されている。

　第３バッファ回路１８の入力端子は、抵抗素子Ｒ５および抵抗素子Ｒ６の間のノードに接続されている。

　第１減算回路１１は、第１オペアンプ１１ａ、および抵抗素子Ｒ１１～Ｒ１４を備える。第１オペアンプ１１ａの非反転入力端子は、抵抗素子Ｒ１３を介して、第１バッファ回路１６の出力端子に接続されている。第１オペアンプ１１ａの非反転入力端子は、抵抗素子Ｒ１４を介して、第２入力配線Ｌ２に接続されている。第１オペアンプ１１ａの反転入力端子は、抵抗素子Ｒ１１を介して、第２バッファ回路１７の出力端子に接続されている。第１オペアンプ１１ａの反転入力端子は、抵抗素子Ｒ１２を介して、第１オペアンプ１１ａの出力端子に接続されている。第１オペアンプ１１ａの出力が、第１減算回路１１の出力となる。

　第２減算回路１２は、第２オペアンプ１２ａ、および抵抗素子Ｒ２１～Ｒ２４を備える。第２オペアンプ１２ａの反転入力端子は、抵抗素子Ｒ２１を介して、第１オペアンプ１１ａの出力端子に接続されている。第２オペアンプ１２ａの反転入力端子は、抵抗素子Ｒ２２を介して、第２オペアンプ１２ａの出力端子に接続されている。第２オペアンプ１２ａの非反転入力端子は、抵抗素子Ｒ２３を介して、第３バッファ回路１８の出力端子に接続されている。第２オペアンプ１２ａの非反転入力端子は、抵抗素子Ｒ２４を介して、第２入力配線Ｌ２に接続されている。第２オペアンプ１２ａの出力が、第２減算回路１２の出力となる。

　判定回路１３は、コンパレータ１３ａを備える。コンパレータ１３ａの反転入力端子は第２オペアンプ１２ａの出力端子に接続されている。コンパレータ１３ａの出力端子は、スイッチング素子４の制御端子（ゲート）に接続されている。

　（突入制御回路１０の動作）
　第１分圧回路（抵抗素子Ｒ１および抵抗素子Ｒ２）の分圧比と、第２分圧回路（抵抗素子Ｒ３および抵抗素子Ｒ４）の分圧比と、第３分圧回路（抵抗素子Ｒ５および抵抗素子Ｒ６）の分圧比とは、互いに同じ所定の分圧比である。

　突入制御回路１０は、入力電圧Ｖ１のピーク値Ｖｐ１として、平滑化された直流の入力電圧Ｖ１を取得する。具体的には、入力電圧Ｖ１は、第３ダイオード２１および入力キャパシタ２２によって平滑化される。そのため、第３ダイオード２１および入力キャパシタ２２の間のノードにおける電位は、入力電圧Ｖ１のピーク値Ｖｐ１になる。

　第３分圧回路は、入力電圧のピーク値Ｖｐ１を所定の分圧比で分圧した第２電圧を生成する。第２電圧は、第１入力配線Ｌ１のピーク電位と第２入力配線Ｌ２の電位との差に相当する、所定の分圧比で分圧された電圧である。第３バッファ回路１８には、第２電圧が入力される。第３バッファ回路１８は、入力された第２電圧を出力する。

　第１バッファ回路１６には、第１出力端子Ｔ３の電位と第２入力配線Ｌ２の電位との差に相当する、所定の分圧比で分圧された第４電圧が入力される。第１バッファ回路１６は、入力された第４電圧を出力する。

　第２バッファ回路１７には、第２出力端子Ｔ４の電位と第２入力配線Ｌ２の電位との差に相当する、所定の分圧比で分圧された第５電圧が入力される。第２バッファ回路１７は、入力された第５電圧を出力する。

　第１減算回路１１は、第４電圧と第５電圧との差を、第１電圧として出力する。抵抗素子Ｒ１１～Ｒ１４の抵抗値をそれぞれｒ１１～ｒ１４とし、ｒ１１＝ｒ１３、ｒ１２＝ｒ１４とすると、以下の関係になる。
第１電圧＝（ｒ１２／ｒ１１）（第４電圧－第５電圧）
　第４電圧および第５電圧は、いずれもグランド（第２入力配線Ｌ２の電位）を基準としたときの電圧である。それゆえ、第１減算回路１１で減算結果として得られる第１電圧も、グランド（第２入力配線Ｌ２の電位）を基準としたときの電圧である。

　第２減算回路１２は、第２電圧と第１電圧との差を、第３電圧として出力する。第３電圧は、グランド（第２入力配線Ｌ２の電位）を基準としたときの電圧である。第１電圧および第２電圧が、両方とも同じグランド（第２入力配線Ｌ２の電位）を基準としたときの電圧である。そのため、第２減算回路１２の減算結果である第３電圧は、Ｖｐ１－Ｖ２に対応する値となる。

　判定回路１３は、第３電圧が所定の電圧以上であれば、Ｖｐ１－Ｖ２が所定の閾値以上であると判定し、第３電圧が所定の電圧未満であれば、Ｖｐ１－Ｖ２が所定の閾値未満であると判定する。判定回路１３は、第３電圧が所定の電圧以上であれば、スイッチング素子４をオフのままに維持する。判定回路１３は、第３電圧が所定の電圧未満であれば、スイッチング素子４をオンにする。

　このように、突入制御回路１０は、演算に用いる電圧を全て第２入力配線Ｌ２の電位を基準とした電圧として取得することで、負側の電位が互いに異なる入力電圧のピーク値Ｖｐ１と出力電圧Ｖ２との差を適切に評価することができる。また、突入制御回路１０は、これらの演算をアナログ回路で実現しているため、回路構成をコンパクトにすることができる。

　（変形例）
　分圧回路は省略することができる。例えば、抵抗素子Ｒ１、Ｒ３、Ｒ５がなく、抵抗素子Ｒ２、Ｒ４、Ｒ６の経路が遮断されていてもよい。第１減算回路１１の抵抗素子Ｒ１４および第２減算回路１２の抵抗素子Ｒ２４が、第２入力配線Ｌ２に接続されていれば、同じ結果が得られる。

　第１バッファ回路１６、第２バッファ回路１７、および第３バッファ回路１８は省略することができる。ただし、後段のインピーダンスが入力段のインピーダンスに影響しないよう、第１バッファ回路１６、第２バッファ回路１７、および第３バッファ回路１８を設けることが好ましい。

　〔実施形態２〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。

　図４は、本実施形態の電源回路１ａの構成を示す回路図である。電源回路１ａは、突入制御回路１０の代わりに突入制御回路１０ａを備える。突入制御回路１０ａは、第３減算回路１４、加算回路１５、および判定回路１３を備える。第３減算回路１４は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、第１入力配線Ｌ１のピーク電位と第１出力端子Ｔ３の電位との差に相当する第６電圧を生成する。第３減算回路１４は、第２入力配線Ｌ２の電位（グランド）を基準としたときの第６電圧を加算回路１５に出力する。

　加算回路１５は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、第２出力端子Ｔ４の電位と第６電圧とを入力とする。すなわち、加算回路１５は、第２出力端子Ｔ４の電位と第２入力配線Ｌ２の電位（グランド）との差に相当する第５電圧と、第６電圧とを入力とする。第５電圧および第６電圧は、両方とも第２入力配線Ｌ２の電位（グランド）を基準としたときの電圧であるので、加算回路によって加算することができる。そして、加算回路１５は、第５電圧と、第６電圧との和に相当する第３電圧を生成する。これにより、第３電圧は、第２入力配線Ｌ２の電位（グランド）を基準としたときの、Ｖｐ１－Ｖ２に対応した電圧となる。加算回路１５は、判定回路１３に、第３電圧を出力する。

　第３減算回路１４の具体的な構成は、上述の実施形態と同様の構成にすることができる。加算回路１５についても、公知の加算回路を用いることができる。

　判定回路１３は、Ｖｐ１－Ｖ２に相当する第３電圧に基づいて、Ｖｐ１－Ｖ２が所定の閾値以上であるか否かを判定する。

　電源回路１ａのように、加算回路１５を用いても、実施形態１の電源回路１と同様の結果を得ることができる。

　なお、突入制御回路１０ａは、実施形態１の突入制御回路１０と同様に、適宜所定の分圧比で分圧された電圧を入力としてもよい。

　〔まとめ〕
　本発明の態様１に係る電源回路は、正側の第１出力端子および負側の第２出力端子と、正側の第１入力配線および負側の第２入力配線と、前記第２入力配線と前記第２出力端子との間に接続された抵抗素子と、前記抵抗素子に対して並列に接続されたスイッチング素子と、入力電圧のピーク値Ｖｐ１と出力電圧Ｖ２との差であるＶｐ１－Ｖ２が閾値以上であれば、前記スイッチング素子をオフにし、Ｖｐ１－Ｖ２が前記閾値未満であれば、前記スイッチング素子をオンにする制御回路とを備える、構成である。

　上記の構成によれば、入力電圧と出力電圧との差が大きい場合、スイッチング素子をオフにし、差が小さくなってからスイッチング素子をオンにすることができる。そのため、適切に突入電流を抑制することができる。

　本発明の態様２に係る電源回路は、上記の態様１において、前記制御回路は、Ｖ２として、前記第２入力配線の電位を基準としたときの、前記第１出力端子の電位と前記第２出力端子の電位との差に相当する第１電圧を出力する第１減算回路と、Ｖｐ１－Ｖ２として、前記第１入力配線のピーク電位と前記第２入力配線の電位との差に相当する第２電圧と、前記第１電圧との差に相当する第３電圧を出力する第２減算回路と、前記第３電圧に基づいて、Ｖｐ１－Ｖ２が前記閾値以上であるか否かを判定する判定回路と、を備える構成としてもよい。

　上記の構成によれば、入力電圧および出力電圧に応じて動作する減算回路を用いたアナログ回路によって、突入電流の抑制を実現することができる。よって回路規模を大きくする必要がない。

　本発明の態様３に係る電源回路は、上記の態様２において、前記制御回路は、前記第１出力端子の電位と前記第２入力配線の電位との差に相当する第４電圧を出力する第１バッファ回路と、前記第２出力端子の電位と前記第２入力配線の電位との差に相当する第５電圧を出力する第２バッファ回路と、を備え、前記第１減算回路は、前記第４電圧と前記第５電圧との差を、前記第１電圧として出力する構成としてもよい。

　本発明の態様４に係る電源回路は、上記の態様２または３において、前記制御回路は、前記第２減算回路に前記第２電圧を出力する第３バッファ回路を備える構成としてもよい。

　本発明の態様５に係る電源回路は、上記の態様１において、前記制御回路は、前記第２入力配線の電位を基準としたときの、前記第１入力配線のピーク電位と前記第１出力端子の電位との差に相当する第６電圧を出力する第３減算回路と、前記第２出力端子の電位と前記第２入力配線の電位との差に相当する第５電圧と、前記第６電圧との和に相当する第３電圧を出力する加算回路と、前記第３電圧に基づいて、Ｖｐ１－Ｖ２が前記閾値以上であるか否かを判定する判定回路と、を備える構成としてもよい。

　上記の構成によれば、入力電圧および出力電圧に応じて動作する減算回路および加算回路を用いたアナログ回路によって、突入電流の抑制を実現することができる。よって回路規模を大きくする必要がない。

　本発明の態様６に係る電源回路は、上記の態様１から５において、前記スイッチング素子は、ｎ型電界効果トランジスタである構成としてもよい。

　上記の構成によれば、オン抵抗の小さいｎ型電界効果トランジスタが負側の第２出力端子に接続される。そのため、平常時の損失を低減することができる。

　本発明の態様７に係る電源回路は、上記の態様１から６において、前記制御回路は、前記入力電圧のピーク値Ｖｐ１として、平滑化された直流の前記入力電圧を取得する構成としてもよい。

　上記の構成によれば、脈流である入力電圧のピーク値Ｖｐ１を適切に取得し、入力電圧のピーク値Ｖｐ１と出力電圧Ｖ２に応じて、適切にスイッチング素子を切り替えることができる。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

１、１ａ　電源回路
２　整流回路
３　突入抵抗素子
４　スイッチング素子
５　平滑コンデンサ
９　ＰＦＣトランジスタ
１０、１０ａ　突入制御回路
１１　第１減算回路
１２　第２減算回路
１３　判定回路
１４　第３減算回路
１５　加算回路
１６　第１バッファ回路
１７　第２バッファ回路
１８　第３バッファ回路
２１　第３ダイオード
２２　入力キャパシタ
３０　ＰＦＣ制御回路
９０　負荷
Ｌ１　第１入力配線
Ｌ２　第２入力配線
Ｔ１　第１入力端子
Ｔ２　第２入力端子
Ｔ３　第１出力端子
Ｔ４　第２出力端子
Ｖ１　入力電圧
Ｖ２　出力電圧

Claims

　正側の第１出力端子および負側の第２出力端子と、
　正側の第１入力配線および負側の第２入力配線と、
　前記第２入力配線と前記第２出力端子との間に接続された抵抗素子と、
　前記抵抗素子に対して並列に接続されたスイッチング素子と、
　入力電圧のピーク値Ｖｐ１と出力電圧Ｖ２との差であるＶｐ１－Ｖ２が閾値以上であれば、前記スイッチング素子をオフにし、Ｖｐ１－Ｖ２が前記閾値未満であれば、前記スイッチング素子をオンにする制御回路とを備える、電源回路。
　前記制御回路は、
　　Ｖ２として、前記第２入力配線の電位を基準としたときの、前記第１出力端子の電位と前記第２出力端子の電位との差に相当する第１電圧を出力する第１減算回路と、
　　Ｖｐ１－Ｖ２として、前記第１入力配線のピーク電位と前記第２入力配線の電位との差に相当する第２電圧と、前記第１電圧との差に相当する第３電圧を出力する第２減算回路と、
　　前記第３電圧に基づいて、Ｖｐ１－Ｖ２が前記閾値以上であるか否かを判定する判定回路と、を備える、請求項１に記載の電源回路。
　前記制御回路は、
　　前記第１出力端子の電位と前記第２入力配線の電位との差に相当する第４電圧を出力する第１バッファ回路と、
　　前記第２出力端子の電位と前記第２入力配線の電位との差に相当する第５電圧を出力する第２バッファ回路と、を備え、
　前記第１減算回路は、前記第４電圧と前記第５電圧との差を、前記第１電圧として出力する、請求項２に記載の電源回路。
　前記制御回路は、
　　前記第２減算回路に前記第２電圧を出力する第３バッファ回路を備える、請求項２に記載の電源回路。
　前記制御回路は、
　　前記第２入力配線の電位を基準としたときの、前記第１入力配線のピーク電位と前記第１出力端子の電位との差に相当する第６電圧を出力する第３減算回路と、
　　前記第２出力端子の電位と前記第２入力配線の電位との差に相当する第５電圧と、前記第６電圧との和に相当する第３電圧を出力する加算回路と、
　　前記第３電圧に基づいて、Ｖｐ１－Ｖ２が前記閾値以上であるか否かを判定する判定回路と、を備える、請求項１に記載の電源回路。
　前記スイッチング素子は、ｎ型電界効果トランジスタである、請求項１に記載の電源回路。
　前記制御回路は、前記入力電圧のピーク値Ｖｐ１として、平滑化された直流の前記入力電圧を取得する、請求項１から６のいずれか一項に記載の電源回路。