WO2025115404A1 - 半導体装置、半導体モジュール及び電子機器 - Google Patents

半導体装置、半導体モジュール及び電子機器 Download PDF

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WO2025115404A1
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伸也 盛田
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
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    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
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    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]

Definitions

  • This disclosure relates to semiconductor devices, semiconductor modules, and electronic devices.
  • Japanese Patent Application Laid-Open No. 2003-233633 discloses a power conversion device and a GaN-based semiconductor device used therein.
  • a power FET Field Effect Transistor
  • a protection element is connected between the source electrode and the drain electrode of the power FET.
  • the protection element prevents the element from being destroyed by the input of a surge voltage.
  • the protection element is a GaN-based Schottky barrier diode, which is formed to include an undoped AlGaN layer and an anode electrode laminated on the undoped AlGaN layer in Schottky contact.
  • the above protection element needs to be multi-staged, which is a structure in which a plurality of GaN-based Schottky barrier diodes, which are protection elements, are electrically connected in series. This increases the area occupied by the protective element, and so there has been a demand for the development of a semiconductor device, as well as a semiconductor module and electronic equipment, that can effectively reduce the area occupied.
  • the semiconductor device includes a protection element including a first conductive region having conductivity arranged on the surface of a substrate, a second conductive region having conductivity arranged on the surface at a distance from the first conductive region, and a resistive region arranged between the first conductive region and the second conductive region and having a resistive property greater than the resistive properties of the first conductive region and the second conductive region.
  • the semiconductor device is the semiconductor device according to the first embodiment, and further includes a high electron mobility transistor having a first channel layer in which two-dimensional electron gas is generated and disposed on the surface in a region different from the protective element, a first barrier layer disposed on the first channel layer, a gate electrode disposed on the first channel layer with the first barrier layer interposed therebetween, and a pair of main electrode regions disposed on both sides of the gate electrode in the gate length direction and electrically connected to the first channel layer, respectively.
  • a high electron mobility transistor having a first channel layer in which two-dimensional electron gas is generated and disposed on the surface in a region different from the protective element, a first barrier layer disposed on the first channel layer, a gate electrode disposed on the first channel layer with the first barrier layer interposed therebetween, and a pair of main electrode regions disposed on both sides of the gate electrode in the gate length direction and electrically connected to the first channel layer, respectively.
  • the semiconductor device according to the third embodiment of the present disclosure is the semiconductor device according to the second embodiment, in which the first conductive region is electrically connected to the gate electrode and the second conductive region is electrically connected to one of the pair of main electrode regions.
  • the semiconductor module according to the fourth embodiment of the present disclosure includes a semiconductor device.
  • the semiconductor device includes a protection element including a first conductive region having conductivity arranged on a surface of a substrate, a second conductive region having conductivity arranged on the surface and spaced apart from the first conductive region, and a resistive region arranged between the first conductive region and the second conductive region and having a resistive property greater than the resistivities of the first conductive region and the second conductive region.
  • the electronic device includes a semiconductor device.
  • the semiconductor device includes a protection element including a first conductive region having conductivity arranged on a surface of a substrate, a second conductive region having conductivity arranged on the surface and spaced apart from the first conductive region, and a resistive region arranged between the first conductive region and the second conductive region and having a resistive property greater than the resistivities of the first conductive region and the second conductive region.
  • FIG. 1 is a circuit diagram including a protection element and a semiconductor element that constitutes an internal circuit mounted on a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing the configuration of the protective element and the semiconductor element shown in FIG.
  • FIG. 3 is a vertical cross-sectional view of the protective element and the semiconductor element shown in FIG. 2 (a cross-sectional view taken along the line AA shown in FIG. 2).
  • FIG. 4 is a current-voltage characteristic diagram of the protection element shown in FIGS. 5A to 5C are cross-sectional views showing the steps of a method for manufacturing a semiconductor device according to the first embodiment, corresponding to FIG. 3, at a first step.
  • FIG. 6 is a cross-sectional view of the second process.
  • FIG. 1 is a circuit diagram including a protection element and a semiconductor element that constitutes an internal circuit mounted on a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing the configuration of the protective
  • FIG. 7 is a cross-sectional view of the third process.
  • FIG. 8 is a cross-sectional view of the fourth step.
  • FIG. 9 is a vertical cross-sectional configuration diagram corresponding to FIG. 3 of a protection element and a semiconductor element mounted on a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 10 is a vertical cross-sectional configuration diagram corresponding to FIG. 3 of a protection element and a semiconductor element mounted on a semiconductor device according to a third embodiment of the present disclosure.
  • FIG. 11 is a vertical cross-sectional configuration diagram corresponding to FIG. 3 of a protection element and a semiconductor element mounted on a semiconductor device according to a fourth embodiment of the present disclosure.
  • FIG. 12 is a vertical cross-sectional configuration diagram corresponding to FIG.
  • FIG. 13 is a vertical cross-sectional configuration diagram corresponding to FIG. 3 of a protection element and a semiconductor element mounted on a semiconductor device according to a sixth embodiment of the present disclosure.
  • FIG. 14 is a perspective view of a semiconductor module according to the seventh embodiment of the present disclosure.
  • FIG. 15 is a block configuration diagram of an electronic device according to an eighth embodiment of the present disclosure.
  • the first embodiment is a first example in which the present technology is applied to a semiconductor device equipped with a semiconductor element that configures a protection element and an internal circuit.
  • the circuit configuration, planar configuration, cross-sectional configuration, and manufacturing method of the protection element and the internal circuit will be described.
  • Second Embodiment The second embodiment is a second example in which the configuration of the protection element of the semiconductor device according to the first embodiment is changed.
  • Third Embodiment The third embodiment is a third example in which the configurations of the protection element and the semiconductor element of the semiconductor device according to the first embodiment are changed. 4.
  • the fourth embodiment is a fourth example in which the configuration of the protection element of the semiconductor device according to the third embodiment is changed. 5.
  • Fifth Embodiment The fifth embodiment is a fifth example in which the configuration of the protection element of the semiconductor device according to the first embodiment is changed. 6.
  • Sixth Embodiment The sixth embodiment is a sixth example in which the configuration of the protection element of the semiconductor device according to the fifth embodiment is changed. 7.
  • Seventh Embodiment The seventh embodiment is a seventh example illustrating a semiconductor module in which any one of the semiconductor devices according to the first to sixth embodiments is mounted.
  • Eighth Embodiment The eighth embodiment is an eighth example illustrating an electronic device in which the semiconductor device according to any one of the first to sixth embodiments is mounted. 9.
  • FIG. 1 A semiconductor device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 8.
  • the arrow X direction shown in the drawings indicates one planar direction of the semiconductor device 1 placed on a plane for convenience.
  • the arrow Y direction indicates another planar direction perpendicular to the arrow X direction.
  • the arrow Z direction indicates an upward direction perpendicular to the arrow X and arrow Y directions.
  • the arrow X direction, the arrow Y direction, and the arrow Z direction exactly correspond to the X-axis direction, the Y-axis direction, and the Z-axis direction, respectively, of a three-dimensional coordinate system. Note that these directions are illustrated to facilitate understanding of the description, and are not intended to limit the directions of the present technology.
  • FIG. 1 shows an example of a circuit configuration including a protection element 2 and an internal circuit 3 mounted on a semiconductor device 1 according to a first embodiment.
  • a semiconductor device 1 includes a protection element 2 and an internal circuit 3 .
  • the internal circuit 3 includes one semiconductor element 4, or a plurality of semiconductor elements 4 (not shown).
  • the semiconductor element 4 is configured, for example, by a field effect transistor Tr that constitutes a power device, a high frequency device, etc.
  • the field effect transistor Tr is configured, for example, by a high electron mobility transistor (HEMT) based on a GaN-based compound semiconductor.
  • HEMT high electron mobility transistor
  • the field effect transistor Tr is formed as an n-channel conductivity type.
  • the field effect transistor Tr has a gate electrode and a pair of main electrode regions. The detailed cross-sectional structure of the field effect transistor Tr will be described later.
  • the input terminal Pin is electrically connected to the gate electrode of the field effect transistor Tr, which is the input stage of the internal circuit 3.
  • a signal is input to the input terminal Pin from outside the semiconductor device 1.
  • One of the main electrode regions of the field effect transistor Tr is used, for example, as a source region (or source electrode).
  • One of the main electrode regions is electrically connected to a power supply terminal Vss.
  • the power supply terminal Vss supplies, for example, a fixed potential, specifically, the ground voltage 0 V of the circuit.
  • the other main electrode region is used, for example, as a drain region (or drain electrode).
  • the other main electrode region is electrically connected to an output terminal Pout.
  • the output terminal Pout is electrically connected to a next-stage circuit or a next-stage element.
  • the output signal from the field effect transistor Tr is output to the next-stage circuit or the next-stage element through the output terminal Pout.
  • the protection element 2 includes a diode D1 and a diode D2 as an equivalent circuit configuration.
  • the anode region of the diode D1 is electrically connected to the input terminal Pin.
  • the cathode region of the diode D1 is electrically connected to and shared with the cathode region of the diode D2.
  • the anode region of the diode D2 is electrically connected to the power supply terminal Vss.
  • the protection element 2 has a diode D1 connected in the forward direction and a diode D2 connected in the reverse direction electrically inserted in parallel between the gate electrode and one of the main electrode regions (the source region in this case) of the field-effect transistor Tr.
  • Fig. 2 shows an example of a planar configuration of the semiconductor element 4 and the protective element 2 which constitute the internal circuit 3.
  • Fig. 3 shows an example of a longitudinal sectional configuration of the semiconductor element 4 and the protective element 2 shown in Fig. 2.
  • the substrate 10 may be formed by laminating or bonding a GaN layer as a compound semiconductor to a silicon (Si) substrate, a silicon carbide (SiC) substrate, or a diamond substrate.
  • the field effect transistor Tr has as its main components a channel layer 41, a barrier layer 43, a gate electrode 47, and a pair of main electrode regions 44.
  • the barrier layer 43 is disposed on the channel layer 41.
  • the barrier layer 43 is made of a compound semiconductor material that accumulates carriers in the channel layer 41 due to polarization with the channel layer 41.
  • the barrier layer 43 is made of a compound semiconductor.
  • Compound semiconductors are generally represented by the following composition formula. Al 1-x-y Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1)
  • the barrier layer 43 is made of, for example, AlInN or AlGaN.
  • the gate electrode 47 is disposed in contact with the barrier layer 43 through an opening 46H formed in an insulating layer 46 laminated on the barrier layer 43. A part of the gate electrode 47 on the opposite side to the barrier layer 43 is extended to the periphery of the opening 46H of the insulating layer 46 and formed as a wiring 47L.
  • the gate electrode 47 is formed of at least one metal material selected from titanium (Ti), molybdenum (Mo), Al, nickel (Ni) and gold (Au), or by sequentially laminating these metal materials. That is, in the first embodiment, the field effect transistor Tr has the gate electrode 47 formed on the channel layer 41 with the barrier layer 43 interposed therebetween, and therefore the field effect transistor Tr is constructed as a Schottky junction type field effect transistor.
  • the field effect transistor Tr has a multi-gate electrode structure.
  • the field effect transistor Tr includes two gate electrodes 47, two main electrode regions 44 on one side, and one shared main electrode region 44 on the other side.
  • the two gate electrodes 47 are electrically connected in parallel.
  • the two main electrode regions 44 on one side are electrically connected in parallel by layer wirings shown by dashed lines.
  • one protective element 2 is connected to a field effect transistor Tr having a multi-gate electrode structure, and this one protective element 2 can protect the field effect transistor Tr.
  • a pair of main electrode regions 44 are disposed in the channel layer 41 at both ends of the gate electrode 47 in the gate length direction.
  • One of the main electrode regions 44 is used, for example, as a source electrode (S).
  • the other main electrode region 44 is used, for example, as a drain electrode (D).
  • a pair of main electrode regions 44 are each disposed in a recess 44R that is dug down from the main surface of the substrate 10 in the thickness direction of the substrate 10.
  • the main electrode region 44 is made of GaN as a compound semiconductor.
  • the main electrode region 44 is formed to have a higher impurity density than the substrate 10. In other words, the impurity density of the compound semiconductor forming the main electrode region 44 is set to be higher than the impurity density of the compound semiconductor forming the substrate 10.
  • the main electrode region 44 is formed by regrowing GaN in a recess 44R formed in the substrate 10. The epitaxial growth method is used to grow GaN.
  • the main electrode region 44 is formed to have an n-type impurity density of, for example, 1 ⁇ 10 19 [atoms/cm 3 ] or more.
  • An electrode 45 is disposed on each of the pair of main electrode regions 44.
  • the electrode 45 is formed of an electrode material that is in ohmic contact or near-ohmic contact with the main electrode region 44.
  • a composite film in which Ti, Mo, Al, Ni, and Au are laminated in order is used for the electrode 45.
  • the electrode 45 is formed of the same metal material as the gate electrode 47.
  • the electrode 45 corresponds to a "first electrode" according to the present technology.
  • the protection element 2 includes at least a first conductive region 21, a second conductive region 22, and a resistance region 20 as main components.
  • the second conductive region 22 is disposed at a distance from the first conductive region 21.
  • the second conductive region 22 has electrical conductivity and is formed by a two-dimensional electron gas 42 generated in a channel layer 41 of the substrate 10.
  • a barrier layer 43 is disposed in the channel layer 41 that becomes the second conductive region 22.
  • the channel layer 41 corresponds to the “first channel layer” according to the present technology
  • the channel layer 41 corresponds to the “second channel layer” according to the present technology
  • the barrier layer 43 corresponds to the “first barrier layer” according to the present technology
  • the barrier layer 43 corresponds to the “second barrier layer” according to the present technology.
  • the resistive region 20 is disposed in the channel layer 41 between the first conductive region 21 and the second conductive region 22. A detailed explanation will be given.
  • the resistive region 20 has a resistivity greater than the resistivity of each of the first conductive region 21 and the second conductive region 22.
  • the resistive region 20 is formed by a channel layer 41 in which no two-dimensional electron gas 42 is generated between the first conductive region 21 and the second conductive region 22.
  • no barrier layer 43 is disposed in the channel layer 41.
  • the diode D1 of the protection element 2 shown in FIG. 1 is generated near the boundary between the resistance region 20 and the first conductive region 21.
  • the diode D2 is generated near the boundary between the resistance region 20 and the second conductive region 22.
  • the resistance value R is set to, for example, 100 k ⁇ or more and 100 M ⁇ or less. That is, the operating voltage required for the protection element 2 can be easily adjusted mainly by changing one or more factors selected from the separation distance L1 and the facing length L2. Furthermore, for example, since the operating voltage changes significantly with respect to the amount of change in the separation distance L1, the change in the area occupied by the protection element 2 is small.
  • the first conductive region 21 is electrically connected to an electrode region 24 on the opposite side to the resistance region 20 , and is further electrically connected to an electrode 45 through the electrode region 24 .
  • the electrode region 24 is a compound semiconductor region formed in the same layer as the main electrode region 44 of the field effect transistor Tr. That is, the electrode region 24 is disposed in a recess 24R that is dug down from the main surface of the substrate 10 in the thickness direction of the substrate 10.
  • the electrode region 24 is formed of GaN as a compound semiconductor.
  • the electrode 45 is disposed on the electrode region 24.
  • the electrode 45 is formed from the same electrode material layer as the electrode 45 formed on the main electrode region 44.
  • the second conductive region 22 is electrically connected to the electrode region 24 on the opposite side to the resistance region 20.
  • the electrode region 24 is a compound semiconductor region formed in the same layer as the main electrode region 44 of the field effect transistor Tr, and is disposed within the recess 24R.
  • the electrode region 24 electrically connected to the second conductive region 22 is electrically connected to the main electrode region 44 of the field effect transistor Tr and is formed integrally therewith.
  • the recess 44R corresponds to a "first recess” according to the present technology
  • the main electrode region 44 corresponds to a "first compound semiconductor region” according to the present technology
  • the recess 24R corresponds to a "second recess” according to the present technology
  • the electrode region 24 corresponds to a "second compound semiconductor region” according to the present technology.
  • the first conductive region 21 of the protection element 2 electrically connects the electrode region 24 and the electrode 45 to the wiring 47L. That is, the first conductive region 21 is electrically connected to the gate electrode 47 of the field effect transistor Tr.
  • the gate electrode 47 is electrically connected to the protective element 2. That is, in the process of forming the gate electrode 47 and the subsequent processes, it is possible to effectively suppress or prevent plasma induced damage (PID) or electrostatic discharge (ESD) breakdown occurring in the field effect transistor Tr.
  • FIG. 4 shows an example of the current-voltage characteristics of protection element 2. As shown in FIG. 4, the horizontal axis represents the operating voltage [V] of the protection element 2, and the vertical axis represents the operating current [mA] of the protection element 2.
  • the operating voltage can be increased as indicated by data d1, d2, and d3.
  • the threshold voltage at which a positive current starts to flow shifts to the positive side
  • the breakdown voltage at which a negative current starts to flow shifts to the negative side, thereby adjusting the operating voltage.
  • the separation distance L1 is set within the range of 0.1 ⁇ m to 0.9 ⁇ m
  • the operating voltage of the protection element 2 can be adjusted to about 100 V or less.
  • the separation distance L1 exceeds 1.0 ⁇ m the operating voltage of the protection element 2 exceeds about 100 V.
  • the operating voltage of the protection element 2 can be adjusted to about 36 V.
  • the operating voltage of the protection element 2 is required to be 100 V or less.
  • a barrier layer 43 is formed in the channel layer 41.
  • the barrier layer 43 is formed, for example, by epitaxial growth.
  • a two-dimensional electron gas 42 is generated in the channel layer 41 in the region where the field effect transistor Tr is formed.
  • a two-dimensional electron gas 42 is generated in the channel layer 41 in the region where the protection element 2 is formed.
  • a pair of main electrode regions 44 are formed in the formation region of the field effect transistor Tr.
  • the main electrode region 44 is embedded in a recess (first recess) 44R dug in the depth direction from the main surface of the channel layer 41.
  • the main electrode region 44 is a compound semiconductor region (first compound semiconductor region) grown, for example, by selective epitaxial growth, and is formed, for example, from GaN.
  • the recess 44R is formed, for example, by photolithography and etching.
  • the electrode region 24 is formed by the same process as the process of forming the main electrode region 44.
  • the electrode region 24 is embedded in a recess (second recess) 24R that is dug down in the depth direction from the main surface of the channel layer 41.
  • the recess 24R is formed by the same process as the process of forming the recess 44R.
  • the electrode region 24 is a compound semiconductor region (second compound semiconductor region) grown, for example, by selective epitaxial growth, and is formed, for example, from GaN.
  • a part of the barrier layer 43 is removed in the region for forming the protective element 2.
  • photolithography and etching techniques are used for this removal.
  • the two-dimensional electron gas 42 in this region disappears, and the resistive region 20 is formed.
  • the resistive region 20 is formed, the two-dimensional electron gas 42 is divided, and the first conductive region 21 is formed from one of the divided parts of the two-dimensional electron gas 42, and the second conductive region 22 is formed from the other part. That is, a protective element 2 including the first conductive region 21, the resistive region 20, and the second conductive region 22 is formed.
  • the protective element 2 can adjust the operating voltage using, for example, the length of the resistive region 20 that coincides with the direction in which the current flows, that is, the distance L1 between the first conductive region 21 and the second conductive region 22 as a factor.
  • an electrode 45 is formed in the main electrode region 44.
  • an electrode 45 is formed in the electrode region 24 in the same process.
  • the step of forming the resistive region 20 of the protective element 2 (the step of removing a part of the barrier layer 43 ) can be performed after the step of forming the electrode 45 .
  • an insulating layer 46 is formed to cover the electrodes 45 (see FIG. 3).
  • an opening 46H is formed in the insulating layer 46 (see FIG. 3).
  • the opening 46H is a through hole that exposes the surface of the barrier layer 43.
  • the opening 46H is formed in the insulating layer 46 in the region where the protective element 2 is formed.
  • the opening 46H is a through hole that exposes the surface of the electrode 45.
  • the opening 46H is formed by, for example, photolithography and etching.
  • a gate electrode 47 is formed in contact with the barrier layer 43 through the opening 46H.
  • a wiring 47L is formed in the region where the protective element 2 is formed, the wiring 47L being integral with and electrically connected to the gate electrode 47.
  • the wiring 47L is electrically connected to the electrode 45 drawn out from the protective element 2 through the opening 46H.
  • the insulating layer and upper wiring are sequentially formed to complete the semiconductor device 1 according to the first embodiment, and the manufacturing method is completed.
  • a semiconductor device 1 includes a protection element 2.
  • the protection element 2 includes a first conductive region 21, a second conductive region 22, and a resistance region 20.
  • the first conductive region is disposed on the surface of the substrate 10 and has conductivity.
  • the second conductive region 22 is disposed on the surface of the substrate 10, spaced apart from the first conductive region 21, and has conductivity.
  • the resistance region 20 is disposed between the first conductive region 21 and the second conductive region 22.
  • the resistance region 20 has a resistivity greater than the resistivities of the first conductive region 21 and the second conductive region 22.
  • the operating voltage can be adjusted by changing the separation distance L1 between the first conductive region 21 and the second conductive region 22, as shown in FIG.
  • the operating voltage is increased by arranging GaN-based Schottky barrier diodes in multiple stages, whereas in the protection element 2 according to the first embodiment, the operating voltage can be increased by lengthening the separation distance L1, thereby reducing the area occupied by the protection element 2. Therefore, the integration degree of the semiconductor device 1 can be improved, and the semiconductor device 1 can be made more compact.
  • the substrate 10 is formed to include a compound semiconductor.
  • a compound semiconductor it is difficult to fabricate a highly doped p-type semiconductor region for forming, for example, a diode as a protective element. Therefore, the protective element 2 is an effective element for effectively suppressing or preventing PID or ESD damage to the semiconductor device 1 .
  • the semiconductor device 1 further includes a field effect transistor Tr in a region different from the protection element 2.
  • the field effect transistor Tr is a HEMT in this embodiment.
  • the field effect transistor Tr includes a channel layer (first channel layer) 41, a barrier layer (first barrier layer) 43, a gate electrode 47, and a pair of main electrode regions 44.
  • the channel layer 41 is disposed on the surface of the substrate 10, and a two-dimensional electron gas 42 is generated.
  • the barrier layer 43 is disposed on the channel layer 41.
  • the gate electrode 47 is disposed on the channel layer 41 with the barrier layer 43 interposed therebetween.
  • the pair of main electrode regions 44 are disposed on both sides of the gate electrode 47 in the gate length direction, and are each electrically connected to the channel layer 41.
  • the field effect transistor Tr is formed including a compound semiconductor, which makes it difficult to fabricate a highly doped p-type semiconductor region for forming, for example, a diode as a protective element. Therefore, the protective element 2 is an effective element for effectively suppressing or preventing PID or ESD damage to the semiconductor device 1 .
  • the first conductive region 21 of the protection element 2 is electrically connected to the gate electrode 47 of the field effect transistor Tr, and the second conductive region 22 is electrically connected to one of the pair of main electrode regions 44 (S). Therefore, at the time when a surge is input to the gate electrode 47 of the field effect transistor Tr, the surge can be mitigated or absorbed by the protection element 2, thereby effectively suppressing or preventing PID or ESD damage to the semiconductor device 1.
  • the semiconductor device 1 further includes an electrode (first electrode) 45 disposed in and electrically connected to one of a pair of main electrode regions 44 in the field effect transistor Tr. Meanwhile, the semiconductor device 1 further includes an electrode (second electrode) 45 in the protection element 2, which is electrically connected to at least the first conductive region 21 and is in the same layer as the electrode (first electrode) 45.
  • the gate electrode 47 of the field effect transistor Tr is electrically connected to the electrode (second electrode) 45 of the protection element 2 through a wiring 47L in the same layer as the gate electrode 47. 2, 3, 7, and 8, according to the manufacturing method of the semiconductor device 1, the wiring 47L is formed in the same step as the step of forming the gate electrode 47 of the field effect transistor Tr.
  • the wiring 47L electrically connects the gate electrode 47 and the first conductive region 21 of the protection element 2. This makes it possible to effectively suppress or prevent PID or ESD damage occurring in the field effect transistor Tr during the process of forming the gate electrode 47 and subsequent processes in the manufacturing process of the semiconductor device 1. Furthermore, it is possible to effectively suppress or prevent ESD damage after the semiconductor device 1 is completed.
  • each of the first conductive region 21 and the second conductive region 22 of the protection element 2 is formed to include two-dimensional electron gas 42 generated in a channel layer (second channel layer) 41 in the same layer as the channel layer (first channel layer) 41 of the field effect transistor Tr.
  • the resistance region 20 of the protection element 2 is formed to include a channel layer (second channel layer) 41 in which the two-dimensional electron gas 42 is not generated. Therefore, each component of the first conductive region 21, the second conductive region 22, and the resistance region 20 of the protection element 2 can be easily constructed using each component of the two-dimensional electron gas 42 and the barrier layer 43 of the field effect transistor Tr.
  • the protective element 2 is formed by utilizing the process of forming the field effect transistor Tr, so that the number of manufacturing processes can be reduced compared to the case where a new process of forming the protective element 2 is added.
  • a barrier layer 43 is arranged in the channel layer 41 in regions corresponding to the first conductive region 21 and the second conductive region 22 of the protection element 2, respectively, and a barrier layer 43 is not arranged in the channel layer 41 in a region corresponding to the resistance region 20. Therefore, in the protection element 2 , the first conductive region 21 , the second conductive region 22 , and the resistance region 20 can be easily formed depending on the presence or absence of the barrier layer 43 .
  • Second embodiment> A semiconductor device 1 according to a second embodiment of the present disclosure will be described with reference to FIG.
  • components that are the same as or substantially the same as the components in the first embodiment are given the same reference numerals, and duplicated explanations are omitted.
  • FIG. 9 shows an example of a vertical cross-sectional configuration of the semiconductor element 4 and the protective element 2 which constitute the internal circuit 3 of the semiconductor device 1. As shown in FIG.
  • the semiconductor device 1 according to the second embodiment has a different configuration of the resistance region 20 of the protective element 2 from the semiconductor device 1 according to the first embodiment. That is, crystal defects are formed in the corresponding region of the channel layer 41 in the resistance region 20 of the protection element 2. The number of crystal defects in the resistance region 20 is greater than the number of crystal defects in the channel layer 41 other than the resistance region 20.
  • the resistance region 20 is formed by introducing an impurity into the channel layer 41.
  • an ion implantation method is used for the introduction.
  • the ion species of the impurity for example, one or more substances selected from boron (B), carbon (C), iron (Fe), magnesium (Mg), and zinc (Zn) can be practically used.
  • the concentration of the substance that generates crystal defects contained in the resistance region 20 is higher than the concentration of the same kind of substance contained in the channel layer 41 other than the resistance region 20.
  • the concentration of the substance that generates crystal defects contained in the resistance region 20 is higher than the concentrations of the same kind of substance contained in each of the first conductive region 21 and the second conductive region 22.
  • a barrier layer 43 is disposed on the channel layer 41 in the region corresponding to the resistance region 20.
  • the barrier layer 43 is not removed.
  • the barrier layer 43 does not have to be disposed in the region corresponding to the resistance region 20.
  • the resistance region 20 can be formed regardless of the presence or absence of the barrier layer 43.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 1 according to the first embodiment described above.
  • the resistive region 20 of the protective element 2 can be formed by crystal defects, so the protective element 2 can be easily configured.
  • the resistive region 20 of the protective element 2 is formed by introducing an impurity to generate crystal defects.
  • the resistivity of the resistive region 20 can be changed by appropriately changing one or both of the ion species and the introduction amount (dose amount) of the impurity that generates the crystal defects. Therefore, in the protection element 2, the operating voltage can be adjusted using not only dimensional factors such as the separation distance L1, but also physical factors that determine the electrical characteristics of the channel layer 41 itself.
  • FIG. 10 shows an example of a vertical cross-sectional configuration of the semiconductor element 4 and the protective element 2 which constitute the internal circuit 3 of the semiconductor device 1. As shown in FIG.
  • the semiconductor device 1 according to the third embodiment has a different configuration of the protection element 2 and the field effect transistor Tr as shown in FIG. 10. A detailed description will be given.
  • the main electrode region 44 of the field effect transistor Tr of the semiconductor device 1 according to the first embodiment is omitted, and the two-dimensional electron gas 42 is directly and electrically connected to the electrode 45 .
  • the first conductive region 21 and the second conductive region 22 formed by the two-dimensional electron gas 42 are each directly and electrically connected to an electrode 45 .
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 1 according to the first embodiment described above.
  • FIG. 11 shows an example of a vertical cross-sectional configuration of the semiconductor element 4 and the protective element 2 which constitute the internal circuit 3 of the semiconductor device 1. As shown in FIG.
  • the semiconductor device 1 according to the fourth embodiment is an application example in which the semiconductor device 1 according to the third embodiment is combined with the semiconductor device 1 according to the second embodiment. A detailed description will be given.
  • crystal defects are formed in the corresponding region of the channel layer 41 in the resistance region 20 of the protection element 2.
  • the number of crystal defects in the resistance region 20 is greater than the number of crystal defects in the channel layer 41 other than the resistance region 20.
  • the method for generating crystal defects, the ion species of the impurity, etc. are the same as those of the semiconductor device 1 according to the second embodiment.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 1 according to the second and third embodiments described above.
  • FIG. 12 shows an example of a vertical cross-sectional configuration of the semiconductor element 4 and the protective element 2 which constitute the internal circuit 3 of the semiconductor device 1. As shown in FIG.
  • the semiconductor device 1 according to the fifth embodiment has a different configuration from that of the semiconductor device 1 according to the first embodiment, that of the first conductive region 21 and the second conductive region 22 of the protective element 2. This will be explained in detail.
  • the first conductive region 21 is formed by the electrode region 24, and the second conductive region 22 is similarly formed by the electrode region 24.
  • the electrode region 24 is embedded in the recess 24R formed in the channel layer 41.
  • the electrode region 24 is a compound semiconductor region (second compound semiconductor region) embedded in the recess 24R.
  • the resistance region 20 is disposed between the first conductive region 21 and the second conductive region 22, and between the electrode regions 24.
  • the resistance region 20 is formed by a channel layer 41 in which no two-dimensional electron gas 42 is generated.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 1 according to the first embodiment described above.
  • FIG. 13 shows an example of a vertical cross-sectional configuration of the semiconductor element 4 and the protective element 2 which constitute the internal circuit 3 of the semiconductor device 1. As shown in FIG.
  • the semiconductor device 1 according to the sixth embodiment has a different configuration of the resistance region 20 of the protective element 2 from that of the semiconductor device 1 according to the fifth embodiment. This will be explained in detail.
  • crystal defects are formed in the corresponding region of the channel layer 41, similar to the resistive region 20 of the semiconductor device 1 according to the second embodiment.
  • the number of crystal defects in the resistive region 20 is greater than the number of crystal defects in the channel layer 41 other than the resistive region 20.
  • the number of crystal defects is greater than the number of crystal defects in the electrode regions 24, which are the first conductive region 21 and the second conductive region 22.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 1 according to the fifth embodiment described above.
  • FIG. 14 shows a schematic structure of the semiconductor module 100 according to the seventh embodiment.
  • the semiconductor module 100 is an antenna-integrated module in which, for example, an edge antenna 101 arranged in an array and front-end components are mounted as one module on a substrate 110.
  • the front-end components include a switch 102, a low-noise amplifier 103, a band-pass filter 104, and a power amplifier 105.
  • the semiconductor module 100 can be used, for example, as a transceiver for communication.
  • the semiconductor module 100 includes a semiconductor device 1 according to any one of the first to fourth embodiments as a transistor constituting, for example, a switch 102, a low-noise amplifier 103, or a power amplifier 105.
  • the semiconductor module 100 according to the seventh embodiment includes the semiconductor device 1, it is possible to achieve even faster, more efficient, and less power-consuming wireless communication.
  • the protection element 2 according to any one of the first to sixth embodiments is mounted on the semiconductor device 1. Therefore, in the semiconductor module 100, the structure of the protection element 2 can be simplified, and the area occupied by the protection element 2 can be reduced while improving the protection tolerance against PID or ESD breakdown.
  • FIG. 15 shows a schematic block configuration of the wireless communication device 300 according to the eighth embodiment.
  • the wireless communication device 300 includes an antenna ANT, an antenna switch circuit 301, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband unit BB, an audio output unit MIC, a data output unit DT, and an interface unit I/F.
  • the interface unit I/F includes, for example, a wireless LAN (W-LAN: Wireless Local Area Network), Bluetooth (registered trademark (Bluetooth: registered trademark)), and the like.
  • the wireless communication device 300 is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device 300 includes a semiconductor device 1 according to any one of the first to fourth embodiments as transistors constituting an antenna switch circuit 301, a high power amplifier HPA, a radio frequency integrated circuit RFIC, or a baseband section BB, etc.
  • the wireless communication device 300 includes the semiconductor device 1, and therefore can achieve even faster wireless communication speeds, higher efficiency, and lower power consumption. Therefore, when the wireless communication device 300 is a mobile communication terminal, the wireless communication device 300 can further extend the usage time, thereby further improving portability. Moreover, the protection element 2 according to any one of the first to sixth embodiments is mounted on the semiconductor device 1. Therefore, in the wireless communication device 300, the structure of the protection element 2 can be simplified, and the area occupied by the protection element 2 can be reduced while improving the protection tolerance against PID or ESD damage.
  • the semiconductor device in the semiconductor device according to the present technology, compound semiconductors other than GaN that can provide similar effects can be used.
  • the present technology can be applied to a semiconductor device including a field effect transistor having an insulated gate structure.
  • the protection element may be combined with another protection element, for example, the other protection element may be one or more elements selected from a diode, a resistor, and a capacitor.
  • the semiconductor device includes a protection element including a first conductive region, a second conductive region, and a resistance region.
  • the first conductive region is disposed on the surface of the substrate and has electrical conductivity.
  • the second conductive region is disposed on the surface of the substrate and spaced apart from the first conductive region and has electrical conductivity.
  • the resistive region is disposed between the first conductive region and the second conductive region and has a resistivity greater than the resistivities of the first conductive region and the second conductive region.
  • the operating voltage of the protection element can be adjusted by changing the distance between the first conductive region and the second conductive region, which reduces the area occupied by the protection element and allows the semiconductor device to be miniaturized.
  • a semiconductor device is the semiconductor device according to the first embodiment, further comprising a high electron mobility transistor in a region different from the protection element.
  • the high electron mobility transistor has a first channel layer, a first barrier layer, a gate electrode, and a pair of main electrode regions.
  • the first channel layer is disposed on a surface of a substrate, and a two-dimensional electron gas is generated in the first channel layer.
  • the first barrier layer is disposed on the first channel layer.
  • the gate electrode is disposed on the first channel layer with the first barrier layer interposed therebetween.
  • the pair of main electrode regions are disposed on both sides of the gate electrode in the gate length direction, and are each electrically connected to the first channel layer.
  • the protective element is an effective element in terms of effectively suppressing or preventing PID or ESD damage.
  • a semiconductor device is a semiconductor device according to the second embodiment, in which the first conductive region is electrically connected to a gate electrode and the second conductive region is electrically connected to one of a pair of main electrode regions. According to the semiconductor device configured in this manner, when a surge is input to the gate electrode of the high electron mobility transistor, the surge can be mitigated or absorbed by the protection element, thereby effectively suppressing or preventing PID or ESD damage to the semiconductor device.
  • a semiconductor module includes a semiconductor device, the semiconductor device including a protection element including a first conductive region, a second conductive region, and a resistance region.
  • the first conductive region is disposed on the surface of the substrate and has electrical conductivity.
  • the second conductive region is disposed on the surface of the substrate and spaced apart from the first conductive region and has electrical conductivity.
  • the resistive region is disposed between the first conductive region and the second conductive region and has a resistivity greater than the resistivities of the first conductive region and the second conductive region.
  • the operating voltage of the protection element of the semiconductor device can be adjusted by changing the distance between the first conductive region and the second conductive region, which reduces the area occupied by the protection element and enables the miniaturization of the semiconductor module including the semiconductor device.
  • An electronic device includes a semiconductor device, the semiconductor device including a protection element including a first conductive region, a second conductive region, and a resistive region.
  • the first conductive region is disposed on the surface of the substrate and has electrical conductivity.
  • the second conductive region is disposed on the surface of the substrate and spaced apart from the first conductive region and has electrical conductivity.
  • the resistive region is disposed between the first conductive region and the second conductive region and has a resistivity greater than the resistivities of the first conductive region and the second conductive region.
  • the operating voltage of the protection element of the semiconductor device can be adjusted by changing the distance between the first conductive region and the second conductive region, which reduces the area occupied by the protection element and enables miniaturization of electronic devices including the semiconductor device.
  • the present technology has the following configuration: According to the present technology having the following configuration, in a semiconductor device, a semiconductor module, and an electronic device, it is possible to reduce the area occupied by a protection element of the semiconductor device, thereby realizing miniaturization.
  • a semiconductor device comprising: a protection element disposed between the first conductive region and the second conductive region, and including a resistive region having a resistivity greater than the resistivity of each of the first conductive region and the second conductive region.
  • a first channel layer disposed on the surface in a region different from the protection element, the first channel layer generating two-dimensional electron gas; a first barrier layer disposed on the first channel layer; a gate electrode disposed on the first channel layer with the first barrier layer interposed therebetween;
  • the semiconductor device according to (2) further comprising a high electron mobility transistor having a pair of main electrode regions arranged on both sides of the gate electrode in a gate length direction and electrically connected to the first channel layer, respectively.
  • the first conductive region is electrically connected to the gate electrode;
  • each of the first conductive region and the second conductive region is formed by including two-dimensional electron gas generated in a second channel layer that is the same layer as the first channel layer;
  • a second barrier layer which is the same layer as the first barrier layer, is disposed in the second channel layer in regions corresponding to the first conductive region and the second conductive region, The semiconductor device according to (5), wherein the second barrier layer is not disposed in the second channel layer in a region corresponding to the resistance region.
  • a second barrier layer which is the same layer as the first barrier layer, is disposed in the second channel layer in regions corresponding to the first conductive region and the second conductive region,
  • each of the pair of main electrode regions is embedded in a first recess formed from a surface of the first channel layer in a depth direction, and includes a first compound semiconductor region electrically connected to the two-dimensional electron gas;
  • the protection element The semiconductor device according to (5) or (6), wherein at least the first conductive region is electrically connected to a second compound semiconductor region buried in a second recess dug down in a depth direction from a surface of the second channel layer.
  • each of the pair of main electrode regions is embedded in a first recess formed from a surface of the first channel layer in a depth direction, and includes a first compound semiconductor region electrically connected to the two-dimensional electron gas;
  • the protection element The semiconductor device according to (7), wherein at least the first conductive region is electrically connected to a second compound semiconductor region buried in a second recess that is dug down in a depth direction from a surface of the second channel layer.
  • each of the pair of main electrode regions is embedded in a first recess formed from a surface of the first channel layer in a depth direction, and includes a first compound semiconductor region electrically connected to the two-dimensional electron gas;
  • the protection element The semiconductor device according to (5) or (6), wherein at least the first conductive region is a second compound semiconductor region buried in a second recess dug down in a depth direction from a surface of the second channel layer.
  • each of the pair of main electrode regions is embedded in a first recess formed from a surface of the first channel layer in a depth direction, and includes a first compound semiconductor region electrically connected to the two-dimensional electron gas;
  • the protection element The semiconductor device according to (7), wherein at least the first conductive region is a second compound semiconductor region embedded in a second recess dug down in a depth direction from a surface of the second channel layer.
  • the resistive region includes one or more materials selected from B, C, Fe, Mg, and Zn;
  • each of the first channel layer and the first barrier layer is a compound semiconductor represented by the following composition formula: Al 1-x-y Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1)
  • each of the first compound semiconductor region and the second compound semiconductor region is a compound semiconductor represented by the following composition formula: Al 1-x-y Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1)
  • the semiconductor device further includes a first electrode disposed in and electrically connected to one of the pair of main electrode regions, In the protection element, Further comprising a second electrode electrically connected to at least the first conductive region and in the same layer as the first electrode;
  • the gate electrode is electrically connected to the second electrode through a wiring in the same layer as the gate electrode.
  • a semiconductor device includes: a first conductive region having electrical conductivity and disposed on a surface of a substrate; a second conductive region having electrical conductivity and spaced apart from the first conductive region on the surface;
  • a semiconductor module comprising: a protection element configured to include a resistive region disposed between the first conductive region and the second conductive region and having a resistive region having a resistive property greater than a resistive property of each of the first conductive region and the second conductive region.
  • a semiconductor device includes: a first conductive region having electrical conductivity and disposed on a surface of a substrate; a second conductive region having electrical conductivity and spaced apart from the first conductive region on the surface; An electronic device comprising: a protection element including: a resistive region disposed between the first conductive region and the second conductive region and having a resistivity greater than a resistivity of each of the first conductive region and the second conductive region.

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Abstract

半導体装置は、基板の表面に配設された導電性を有する第１導電領域と、表面において、第１導電領域に対して離間して配設された導電性を有する第２導電領域と、第１導電領域と第２導電領域との間に配設され、第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域とを含んで構成された保護素子を備えている。

Description

半導体装置、半導体モジュール及び電子機器
　本開示は、半導体装置、半導体モジュール及び電子機器に関する。
　特許文献１には、電力変換装置及びそれに使用されるＧａＮ系半導体装置が開示されている。
　この電力変換装置及びＧａＮ系半導体装置では、スイッチング素子として、パワーＦＥＴ（Field Effect Transistor）が使用されている。パワーＦＥＴのソース電極とドレイン電極との間には、保護素子が接続されている。保護素子は、サージ電圧の入力による素子破壊を防止する。
　保護素子には、ＧａＮ系ショットキーバリアダイオード（Schottky barrier diode）が使用されている。ＧａＮ系ショットキーバリアダイオードは、アンドープＡｌＧａＮ層と、このアンドープＡｌＧａＮ層上にショットキー接触をなして積層されたアノード電極とを含んで形成されている。
　このように構成される電力変換装置及びＧａＮ系半導体装置では、安定動作を保証する高い信頼性と高い電力変換効率とを実現することができる。
特開２００３－２２９５６６号公報
　上記保護素子では、デバイス動作時においてリーク電流を低くし、保護機能を高めるために動作電圧を高くするには、多段化が必要とされる。多段化とは、保護素子であるＧａＮ系ショットキーバリアダイオードを電気的に直列に複数接続する構造である。
　このため、保護素子の占有面積が増大するので、占有面積を効果的に縮小することが可能な半導体装置、更には半導体モジュール及び電子機器の開発が望まれていた。
　本開示の第１実施態様に係る半導体装置は、基板の表面に配設された導電性を有する第１導電領域と、表面において、第１導電領域に対して離間して配設された導電性を有する第２導電領域と、第１導電領域と第２導電領域との間に配設され、第１導電領域、第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域とを含んで構成された保護素子を備えている。
　本開示の第２実施態様に係る半導体装置は、第１実施態様に係る半導体装置であって、保護素子とは異なる領域において、表面に配設され、二次元電子ガスが生成される第１チャネル層と、第１チャネル層に配設された第１バリア層と、第１チャネル層に第１バリア層を介在させて配設されたゲート電極と、ゲート長方向においてゲート電極の両側に配設され、第１チャネル層にそれぞれ電気的に接続された一対の主電極領域とを有する高電子移動度トランジスタを更に備えている。
　本開示の第３実施態様に係る半導体装置は、第２実施態様に係る半導体装置であって、第１導電領域は、ゲート電極に電気的に接続され、第２導電領域は、一対の主電極領域の一方に電気的に接続されている。
　本開示の第４実施態様に係る半導体モジュールは、半導体装置を備えている。半導体装置は、基板の表面に配設された導電性を有する第１導電領域と、表面において、第１導電領域に対して離間して配設された導電性を有する第２導電領域と、第１導電領域と第２導電領域との間に配設され、第１導電領域、第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域とを含んで構成された保護素子を備えている。
　本開示の第５実施態様に係る電子機器は、半導体装置を備えている。半導体装置は、基板の表面に配設された導電性を有する第１導電領域と、表面において、第１導電領域に対して離間して配設された導電性を有する第２導電領域と、第１導電領域と第２導電領域との間に配設され、第１導電領域、第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域とを含んで構成された保護素子を備えている。
図１は、本開示の第１実施の形態に係る半導体装置に搭載された保護素子及び内部回路を構築する半導体素子を含む回路図である。 図２は、図１に示される保護素子及び半導体素子の平面構成図である。 図３は、図２に示される保護素子及び半導体素子の縦断面構成図（図２に示されるＡ－Ａ切断線において切断された断面図）である。 図４は、図１及び図２に示される保護素子の電流－電圧特性図である。 図５は、第１実施の形態に係る半導体装置の製造方法を工程毎に示す、図３に対応する第１工程断面図である。 図６は、第２工程断面図である。 図７は、第３工程断面図である。 図８は、第４工程断面図である。 図９は、本開示の第２実施の形態に係る半導体装置に搭載された保護素子及び半導体素子の図３に対応する縦断面構成図である。 図１０は、本開示の第３実施の形態に係る半導体装置に搭載された保護素子及び半導体素子の図３に対応する縦断面構成図である。 図１１は、本開示の第４実施の形態に係る半導体装置に搭載された保護素子及び半導体素子の図３に対応する縦断面構成図である。 図１２は、本開示の第５実施の形態に係る半導体装置に搭載された保護素子及び半導体素子の図３に対応する縦断面構成図である。 図１３は、本開示の第６実施の形態に係る半導体装置に搭載された保護素子及び半導体素子の図３に対応する縦断面構成図である。 図１４は、本開示の第７実施の形態に係る半導体モジュールの斜視図である。 図１５は、本開示の第８実施の形態に係る電子機器のブロック構成図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、保護素子及び内部回路を構築する半導体素子が搭載された半導体装置に、本技術を適用した第１例である。ここでは、保護素子及び内部回路の回路構成、平面構成、断面構成及び製造方法について説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る半導体装置の保護素子の構成を変えた第２例である。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る半導体装置の保護素子及び半導体素子の構成を変えた第３例である。
４．第４実施の形態
　第４実施の形態は、第３実施の形態に係る半導体装置の保護素子の構成を変えた第４例である。
５．第５実施の形態
　第５実施の形態は、第１実施の形態に係る半導体装置の保護素子の構成を変えた第５例である。
６．第６実施の形態
　第６実施の形態は、第５実施の形態に係る半導体装置の保護素子の構成を変えた第６例である。
７．第７実施の形態
　第７実施の形態は、第１実施の形態～第６実施の形態に係るいずれかの半導体装置を実装した半導体モジュールを説明する第７例である。
８．第８実施の形態
　第８実施の形態は、第１実施の形態～第６実施の形態に係るいずれかの半導体装置を実装した電子機器を説明する第８例である。
９．その他の実施の形態
＜１．第１実施の形態＞
　図１～図８を用いて、本開示の第１実施の形態に係る半導体装置１を説明する。
　ここで、図中、適宜、示されている矢印Ｘ方向は、便宜的に平面上に載置された半導体装置１の１つの平面方向を表している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を表している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を表している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために図示したものであり、本技術の方向を限定するものではない。
［半導体装置１の構成］
（１）保護素子２及び内部回路３の回路構成
　図１は、第１実施の形態に係る半導体装置１に搭載された保護素子２及び内部回路３を含む回路構成の一例を表している。
　図１に示されるように、半導体装置１は、保護素子２と、内部回路３とを備えている。
　内部回路３は、１つの半導体素子４、又は図示を省略するが、複数の半導体素子４を備えている。第１実施の形態において、半導体素子４は、例えばパワーデバイス、高周波デバイス等を構築する電界効果トランジスタＴｒにより構成されている。詳しく説明すると、電界効果トランジスタＴｒには、例えばＧａＮ系化合物半導体をベースに構成された高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が使用されている。ここでは、電界効果トランジスタＴｒは、ｎチャネル導電型に形成されている。
　電界効果トランジスタＴｒは、ゲート電極と、一対の主電極領域とを備えている。電界効果トランジスタＴｒの詳細な縦断面構成は、後に説明する。
　内部回路３の入力段となる電界効果トランジスタＴｒのゲート電極には、入力端子Ｐｉｎが電気的に接続されている。入力端子Ｐｉｎには、半導体装置１の外部から信号が入力される。
　電界効果トランジスタＴｒの一方の主電極領域は、例えばソース領域（又はソース電極）として使用される。一方の主電極領域は、電源端子Ｖｓｓに電気的に接続されている。電源端子Ｖｓｓは、例えば固定電位、具体的には回路の接地電圧０Ｖを供給する。他方の主電極領域は、例えばドレイン領域（又はドレイン電極）として使用される。他方の主電極領域は、出力端子Ｐｏｕｔに電気的に接続されている。出力端子Ｐｏｕｔは、次段回路若しくは次段素子に電気的に接続されている。電界効果トランジスタＴｒからの出力信号は、出力端子Ｐｏｕｔを通して次段回路若しくは次段素子に出力される。
　詳細な断面構成は後に説明するが、保護素子２は、等価回路構成として、ダイオードＤ１及びダイオードＤ２を備えている。ダイオードＤ１のアノード領域は、入力端子Ｐｉｎに電気的に接続されている。ダイオードＤ１のカソード領域は、ダイオードＤ２のカソード領域に電気的に接続され、かつ、共有されている。ダイオードＤ２のアノード領域は、電源端子Ｖｓｓに電気的に接続されている。
　表現を代えれば、保護素子２は、電界効果トランジスタＴｒのゲート電極と一方の主電極領域（ここでは、ソース領域）との間に、順方向に接続されたダイオードＤ１と、逆方向に接続されたダイオードＤ２とを、電気的に並列に挿入している。
（２）半導体素子４（電界効果トランジスタＴｒ）の具体的なデバイス構成
　図２は、内部回路３を構築する半導体素子４及び保護素子２の平面構成の一例を表している。図３は、図２に示される半導体素子４及び保護素子２の縦断面構成の一例を表している。
　図２及び図３に示されるように、半導体装置１は、基板１０をベースとして構成されている。第１実施の形態では、基板１０は、化合物半導体としてのＩＩＩ－Ｖ族化合物半導体材料である窒化ガリウム（ＧａＮ）により形成されている。この化合物半導体は、ｉ－ＧａＮ、いわゆる真性半導体（Intrinsic Semiconductor）として形成されている。化合物半導体は、例えば１×１０１７［ａｔｏｍｓ／ｃｍ３］以下の不純物密度に形成されている。
　ここで、本技術に係る化合物半導体は、下記組成式により一般的に表される。
　　Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）
　上記組成式において、Ａｌはアルミニウムである。また、Ｉｎはインジウムである。
　なお、基板１０は、珪素（Ｓｉ）基板、炭化珪素（ＳｉＣ）基板又はダイヤモンド基板に、化合物半導体としてのＧａＮ層を積層若しくは貼り合わせて形成してもよい。
　電界効果トランジスタＴｒは、チャネル層４１と、バリア層４３と、ゲート電極４７と、一対の主電極領域４４とを主要な構成要素として備えている。
　チャネル層４１は、基板１０の少なくとも主面部に形成されている。すなわち、チャネル層４１は、ここではＧａＮにより形成されている。
　チャネル層４１において、バリア層４３の近傍には、キャリアが蓄積され、キャリアのチャネル領域として機能する二次元電子ガス（２ＤＥＧ）４２が生成される。
　バリア層４３は、チャネル層４１に配設されている。バリア層４３は、チャネル層４１との分極によりチャネル層４１内にキャリアが蓄積される化合物半導体材料により形成されている。バリア層４３は、化合物半導体により形成されている。化合物半導体は、下記組成式により一般的に表される。
　　Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）
　第１実施の形態において、バリア層４３には、例えばＡｌＩｎＮ又はＡｌＧａＮが使用されている。
　ゲート電極４７は、バリア層４３上に積層された絶縁層４６に形成された開口４６Ｈを通してバリア層４３に接触して配設されている。ゲート電極４７のバリア層４３とは反対側の一部は、絶縁層４６の開口４６Ｈの周囲に引き出され、配線４７Ｌとして形成されている。
　ゲート電極４７は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、Ａｌ、ニッケル（Ｎｉ）及び金（Ａｕ）から選択される少なくとも１種類以上の金属材料、又はこれらの金属材料を順次積層して形成されている。
　つまり、第１実施の形態では、電界効果トランジスタＴｒは、チャネル層４１にバリア層４３を介在させてゲート電極４７が形成されているので、電界効果トランジスタＴｒは、ショットキー接合型電界効果トランジスタとして構築されている。
　また、図２に示されるように、電界効果トランジスタＴｒは、マルチゲート電極構造により構成されている。ここでは、電界効果トランジスタＴｒは、２つのゲート電極４７と、２つの一方の主電極領域４４と、共有された１つの他方の主電極領域４４とを備えている。２つのゲート電極４７は、電気的に並列に接続されている。２つの一方の主電極領域４４は、破線を用いて示されている層配線により電気的に並列に接続されている。
　第１実施の形態では、マルチゲート電極構造を有する電界効果トランジスタＴｒに１つの保護素子２が接続され、この１つの保護素子２により電界効果トランジスタＴｒを保護することができる。
　一対の主電極領域４４は、ゲート電極４７のゲート長方向両端部のそれぞれにおいて、チャネル層４１に配設されている。一方の主電極領域４４は、例えばソース電極（Ｓ）として使用される。また、他の一方の主電極領域４４は、例えばドレイン電極（Ｄ）として使用される。
　詳しく説明する。一対の主電極領域４４は、それぞれ、基板１０の主面から基板１０の厚さ方向に掘り下げたリセス４４Ｒ内に配設されている。
　主電極領域４４は、化合物半導体としてのＧａＮにより形成されている。主電極領域４４は、基板１０よりも不純物密度が高く形成されている。表現を代えれば、主電極領域４４を形成している化合物半導体の不純物密度は、基板１０を形成している化合物半導体の不純物密度よりも高い設定とされている。
　また、主電極領域４４は、基板１０に形成されたリセス４４Ｒ内に、ＧａＮを再成長させて形成されている。ＧａＮの成長には、エピタキシャル成長法が使用される。
　主電極領域４４は、例えば１×１０１９［ａｔｏｍｓ／ｃｍ３］以上のｎ型不純物密度に形成されている。
　一対の主電極領域４４には、それぞれ、電極４５が配設されている。電極４５は、主電極領域４４に対してオーミック接触又はオーミック接触に近い接触となる電極材料により形成されている。電極４５には、例えばＴｉ、Ｍｏ、Ａｌ、Ｎｉ、Ａｕの各々を順次積層した複合膜が使用されている。基本的には、電極４５は、ゲート電極４７と同様の金属材料により形成されている。
　ここで、電極４５は、本技術に係る「第１電極」に対応している。
（３）保護素子２の具体的なデバイス構成
　図２及び図３に示されるように、保護素子２は、第１導電領域２１と、第２導電領域２２と、抵抗領域２０とを少なくとも主要な構成要素として備えている。
　第１導電領域２１は、基本的に導電性を有し、基板１０のチャネル層４１に生成される二次元電子ガス４２により形成される。詳しく説明すると、第１導電領域２１は、電界効果トランジスタＴｒの二次元電子ガス４２と同一層に生成される導電領域である。このため、第１導電領域２１となるチャネル層４１には、電界効果トランジスタＴｒのバリア層４３と同一層のバリア層４３が配設されている。
　第２導電領域２２は、第１導電領域２１に対して離間して配設されている。第２導電領域２２は、第１導電領域２１と同様に、導電性を有し、基板１０のチャネル層４１に生成される二次元電子ガス４２により形成される。さらに、第２導電領域２２となるチャネル層４１には、バリア層４３が配設されている。
　ここで、電界効果トランジスタＴｒの形成領域において、チャネル層４１は、本技術に係る「第１チャネル層」に対応し、保護素子２の形成領域において、チャネル層４１は、本技術に係る「第２チャネル層」に対応している。
　また、電界効果トランジスタＴｒの形成領域において、バリア層４３は、本技術に係る「第１バリア層」に対応し、保護素子２の形成領域において、バリア層４３は、本技術に係る「第２バリア層」に対応している。
　抵抗領域２０は、第１導電領域２１と第２導電領域２２との間において、チャネル層４１に配設されている。詳しく説明する。抵抗領域２０は、第１導電領域２１、第２導電領域２２のそれぞれの比抵抗よりも大きい比抵抗を有する。具体的には、第１導電領域２１と第２導電領域２２との間の二次元電子ガス４２が生成されないチャネル層４１により形成されている。抵抗領域２０において、チャネル層４１には、バリア層４３は配設されていない。
　ここで、図１に示される保護素子２のダイオードＤ１は、抵抗領域２０と第１導電領域２１との境界近傍に生成される。同様に、ダイオードＤ２は、抵抗領域２０と第２導電領域２２との境界近傍に生成される。
　抵抗領域２０の抵抗値Ｒは、第１導電領域２１と第２導電領域２２との離間距離Ｌ１に抵抗率を乗じた値を、第１導電領域２１と第２導電領域２２との対向長Ｌ２に実効的に電流が流れるチャネル層４１の深さＬ３を乗じた断面積で除算することにより算出される（Ｒ＝抵抗率×Ｌ１／（Ｌ２×Ｌ３））。第１実施の形態では、抵抗値Ｒは、例えば１００ｋΩ以上１００ＭΩ以下に設定される。
　すなわち、保護素子２に必要とされる動作電圧は、主に、離間距離Ｌ１及び対向長Ｌ２から選択される１以上のファクタを変更することにより、簡易に調整可能である。さらに、例えば離間距離Ｌ１の変更量に対して、動作電圧は大きく変化するので、保護素子２の占有面積の変化は小さい。
　第１導電領域２１は、抵抗領域２０とは反対側において、電極領域２４に電気的に接続され、更に電極領域２４を通して電極４５に電気的に接続されている。
　電極領域２４は、電界効果トランジスタＴｒの主電極領域４４と同一層に形成された化合物半導体領域である。すなわち、電極領域２４は、基板１０の主面から基板１０の厚さ方向に掘り下げたリセス２４Ｒ内に配設されている。そして、電極領域２４は、化合物半導体としてのＧａＮにより形成されている。
　電極４５は、電極領域２４上に配設されている。電極４５は、主電極領域４４上に形成された電極４５と同一層の電極材料により形成されている。
　一方、第２導電領域２２は、抵抗領域２０とは反対側において、電極領域２４に電気的に接続されている。電極領域２４は、電界効果トランジスタＴｒの主電極領域４４と同一層に形成された化合物半導体領域であり、リセス２４Ｒ内に配設されている。第２導電領域２２に電気的に接続された電極領域２４は、電界効果トランジスタＴｒの主電極領域４４に電気的に接続され、かつ、一体に形成されている。
　ここで、電界効果トランジスタＴｒの形成領域において、リセス４４Ｒは、本技術に係る「第１リセス」に対応し、主電極領域４４は、本技術に係る「第１化合物半導体領域」に対応している。
　また、保護素子２の形成領域において、リセス２４Ｒは、本技術に係る「第２リセス」に対応し、電極領域２４は、本技術に係る「第２化合物半導体領域」に対応している。
　保護素子２の第１導電領域２１は、電極領域２４、電極４５のそれぞれを配線４７Ｌに電気的に接続されている。つまり、第１導電領域２１は、電界効果トランジスタＴｒのゲート電極４７に電気的に接続されている。
　表現を代えれば、半導体装置１の製造過程において、ゲート電極４７が形成されると、電界効果トランジスタＴｒが実質的に完成され、この完成と同時にゲート電極４７が保護素子２に電気的に接続される。すなわち、ゲート電極４７を形成する工程並びにそれ以降の工程において、電界効果トランジスタＴｒに発生するプラズマ誘起損傷（ＰＩＤ：Plasma Induced Damage）、若しくは静電気放電（ＥＳＤ：Electro Static Discharge）破壊を効果的に抑制又は防止することができる。
（４）保護素子２の電流－電圧特性
　図４は、保護素子２の電流－電圧特性の一例を表している。
　図４において、横軸は、保護素子２の動作電圧［Ｖ］を示している。縦軸は、保護素子２の動作電流［ｍＡ］を示している。
　図４から明らかな通り、保護素子２では、抵抗領域２０の離間距離Ｌ１が増加すると、データｄ１、データｄ２、データｄ３のそれぞれに示すように、動作電圧を増加させることができる。つまり、離間距離Ｌ１が増加すると、保護素子２では、正電流の流れが始まる閾値電圧が正側にシフトし、負電流の流れが始まる降伏電圧が負側にシフトし、動作電圧が調整される。
　例えば、離間距離Ｌ１が０．１μｍ以上０．９μｍ以下の範囲内に設定されたとき、保護素子２の動作電圧は約１００Ｖ以下に調整可能である。離間距離Ｌ１が１．０μｍを越えると、保護素子２の動作電圧は約１００Ｖを越える。一例として、離間距離Ｌ１が０．６μｍに設定されたとき、保護素子２の動作電圧は約３６Ｖ前後に調整可能である。
　携帯端末用途に半導体装置１が使用されるとき、保護素子２の動作電圧は１００Ｖ以下が要求されている。
［半導体装置１の製造方法］
　図５～図８は、半導体装置１の製造方法を工程毎に説明する工程断面の一例を表している。第１実施の形態に係る半導体装置１の製造方法は、以下の通りである。
　まず、基板１０が準備される（図５参照）。基板１０には、化合物半導体としてのＧａＮ基板が使用される。基板１０は、電界効果トランジスタＴｒの形成領域及び保護素子２の形成領域において、チャネル層４１として形成される。
　図５に示されるように、チャネル層４１にバリア層４３が形成される。バリア層４３は、例えばエピタキシャル成長法を用いて形成される。バリア層４３が形成されると、電界効果トランジスタＴｒが形成される領域において、チャネル層４１に二次元電子ガス４２が生成される。同様に、保護素子２が形成される領域において、チャネル層４１に二次元電子ガス４２が生成される。
　図６に示されるように、電界効果トランジスタＴｒの形成領域において、一対の主電極領域４４が形成される。主電極領域４４は、チャネル層４１の主面から深さ方向に掘り下げたリセス（第１リセス）４４Ｒ内に埋設される。主電極領域４４は、例えば選択エピタキシャル成長法を用いて成長させた化合物半導体領域（第１化合物半導体領域）であり、例えばＧａＮにより形成される。リセス４４Ｒは、例えばフォトリソグラフィ技術及びエッチング技術を用いて形成される。
　一方、保護素子２の形成領域において、主電極領域４４を形成する工程と同一工程により、電極領域２４が形成される。電極領域２４は、チャネル層４１の主面から深さ方向に掘り下げたリセス（第２リセス）２４Ｒ内に埋設される。リセス２４Ｒは、リセス４４Ｒを形成する工程と同一工程により形成される。電極領域２４は、例えば選択エピタキシャル成長法を用いて成長させた化合物半導体領域（第２化合物半導体領域）であり、例えばＧａＮにより形成される。
　図７に示されるように、保護素子２の形成領域において、バリア層４３の一部が取り除かれる。この取り除きには、例えばフォトリソグラフィ技術及びエッチング技術が使用される。
　バリア層４３の一部が取り除かれると、この領域の二次元電子ガス４２は消失し、抵抗領域２０が形成される。さらに、抵抗領域２０が形成されると、二次元電子ガス４２が分断され、二次元電子ガス４２の分断された一方から第１導電領域２１が形成され、他方から第２導電領域２２が形成される。すなわち、第１導電領域２１、抵抗領域２０及び第２導電領域２２を備えた保護素子２が形成される。
　保護素子２は、例えば、電流が流れる方向に一致する抵抗領域２０の長さ、すなわち第１導電領域２１と第２導電領域２２との離間距離Ｌ１をファクタとして、動作電圧を調整可能である。
　図８に示されるように、電界効果トランジスタＴｒの形成領域において、主電極領域４４に電極４５が形成される。同一工程により、保護素子２の形成領域において、電極領域２４に電極４５が形成される。
　なお、保護素子２の抵抗領域２０を形成する工程（バリア層４３の一部を取り除く工程）は、電極４５を形成する工程の後に実施可能である。
　引き続き、電極４５を覆う絶縁層４６が形成される（図３参照）。
　次に、電界効果トランジスタＴｒの形成領域において、絶縁層４６に開口４６Ｈが形成される（図３参照）。開口４６Ｈは、バリア層４３の表面を露出させる貫通孔である。
　開口４６Ｈを形成する工程と同一工程により、保護素子２の形成領域において、絶縁層４６に開口４６Ｈが形成される。この開口４６Ｈは、電極４５の表面を露出させる貫通孔である。
　開口４６Ｈの形成には、例えばフォトリソグラフィ技術及びエッチング技術が使用される。
　前述の図２及び図３に示されるように、電界効果トランジスタＴｒの形成領域において、開口４６Ｈを通してバリア層４３に接触するゲート電極４７が形成される。このゲート電極４７を形成する工程と同一工程により、保護素子２の形成領域において、ゲート電極４７に一体に形成され、かつ、電気的に接続された配線４７Ｌが形成される。配線４７Ｌは、開口４６Ｈを通して、保護素子２から引き出された電極４５に電気的に接続される。
　この後、図示省略の絶縁層、上層配線のそれぞれを順次形成することにより、第１実施の形態に係る半導体装置１が完成し、製造方法は終了する。
［作用効果］
　第１実施の形態に係る半導体装置１は、図１～図３に示されるように、保護素子２を備える。保護素子２は、第１導電領域２１と、第２導電領域２２と、抵抗領域２０とを含んで構成される。
　第１導電領域は、基板１０の表面に配設され、導電性を有する。第２導電領域２２は、基板１０の表面において、第１導電領域２１に対して離間して配設され、導電性を有する。抵抗領域２０は、第１導電領域２１と第２導電領域２２との間に配設される。そして、抵抗領域２０は、第１導電領域２１、第２導電領域２２のそれぞれの比抵抗よりも大きい比抵抗を有する。
　このように構成される保護素子２では、第１導電領域２１と第２導電領域２２との離間距離Ｌ１を変えることにより、図４に示されるように、動作電圧を調整することができる。
　例えば、ＧａＮ系ショットキーバリアダイオードを多段化して動作電圧を上げる、比較例に対して、第１実施の形態に係る保護素子２では、離間距離Ｌ１を長くして動作電圧を上げることができるので、保護素子２の占有面積を縮小することができる。従って、半導体装置１の集積度を向上させることができ、又半導体装置１の小型化を実現することができる。
　また、半導体装置１では、図２及び図３に示されるように、基板１０は、化合物半導体を含んで形成される。化合物半導体では、例えば保護素子としてのダイオードを形成する高ドープのｐ型半導体領域を製作することが難しい。
　このため、保護素子２は、半導体装置１のＰＩＤ若しくはＥＳＤ破壊を効果的に抑制又は防止する点について、有効な素子である。
　また、半導体装置１は、図２及び図３に示されるように、保護素子２とは異なる領域において、電界効果トランジスタＴｒを備える。電界効果トランジスタＴｒは、ここではＨＥＭＴである。
　電界効果トランジスタＴｒは、チャネル層（第１チャネル層）４１と、バリア層（第１バリア層）４３と、ゲート電極４７と、一対の主電極領域４４とを備える。チャネル層４１は、基板１０の表面に配設され、二次元電子ガス４２が生成される。バリア層４３は、チャネル層４１に配設される。ゲート電極４７は、チャネル層４１にバリア層４３を介在させて配設される。一対の主電極領域４４は、ゲート長方向においてゲート電極４７の両側に配設され、チャネル層４１にそれぞれ電気的に接続される。
　前述のように、電界効果トランジスタＴｒは、化合物半導体を含んで形成される。化合物半導体では、例えば保護素子としてのダイオードを形成する高ドープのｐ型半導体領域を製作することが難しい。
　このため、保護素子２は、半導体装置１のＰＩＤ若しくはＥＳＤ破壊を効果的に抑制又は防止する点について、有効な素子である。
　また、半導体装置１では、図１～図３に示されるように、保護素子２の第１導電領域２１は、電界効果トランジスタＴｒのゲート電極４７に電気的に接続され、第２導電領域２２は、一対の主電極領域４４の一方の主電極領域４４（Ｓ）に電気的に接続される。
　このため、電界効果トランジスタＴｒのゲート電極４７にサージが入力された時点において、保護素子２によりサージを緩和若しくは吸収することができるので、半導体装置１のＰＩＤ若しくはＥＳＤ破壊を効果的に抑制又は防止することができる。
　また、半導体装置１は、図２及び図３に示されるように、電界効果トランジスタＴｒにおいて、一対の主電極領域４４の一方、他方のそれぞれに配設され、かつ、電気的に接続される電極（第１電極）４５を更に備える。一方、半導体装置１は、保護素子２において、少なくとも第１導電領域２１に電気的に接続され、かつ、電極（第１電極）４５と同一層の電極（第２電極）４５を更に備える。そして、電界効果トランジスタＴｒのゲート電極４７は、このゲート電極４７と同一層の配線４７Ｌを通して保護素子２の電極（第２電極）４５に電気的に接続される。
　図２、図３、図７及び図８に示されるように、半導体装置１の製造方法によれば、電界効果トランジスタＴｒのゲート電極４７を形成する工程と同一工程において、配線４７Ｌが形成される。配線４７Ｌにより、ゲート電極４７と保護素子２の第１導電領域２１とが電気的に接続される。
　このため、半導体装置１の製造過程のゲート電極４７を形成する工程並びにそれ以降の工程において、電界効果トランジスタＴｒに発生するＰＩＤ若しくはＥＳＤ破壊を効果的に抑制又は防止することができる。さらに、半導体装置１の完成後のＥＳＤ破壊を効果的に抑制又は防止することができる。
　また、半導体装置１では、図２及び図３に示されるように、保護素子２の第１導電領域２１、第２導電領域２２のそれぞれは、電界効果トランジスタＴｒのチャネル層（第１チャネル層）４１と同一層のチャネル層（第２チャネル層）４１に生成される二次元電子ガス４２を含んで形成される。そして、保護素子２の抵抗領域２０は、二次元電子ガス４２が生成されないチャネル層（第２チャネル層）４１を含んで形成される。
　このため、保護素子２の第１導電領域２１、第２導電領域２２及び抵抗領域２０の各構成要素が、電界効果トランジスタＴｒの二次元電子ガス４２及びバリア層４３の各構成要素を利用して、簡易に構築可能である。
　また、半導体装置１の製造方法としては、保護素子２が電界効果トランジスタＴｒを形成する工程を利用して形成されるので、保護素子２を形成する新たな工程を追加した場合に比べて、製造工程数を削減することができる。
　さらに、半導体装置１では、図２及び図３に示されるように、保護素子２の第１導電領域２１、第２導電領域２２のそれぞれに対応する領域において、チャネル層４１にバリア層４３が配設され、抵抗領域２０に対応する領域において、チャネル層４１にバリア層４３が配設されない。
　このため、保護素子２では、バリア層４３の有無により、第１導電領域２１、第２導電領域２２、抵抗領域２０のそれぞれを簡易に形成することができる。
＜２．第２実施の形態＞
　図９を用いて、本開示の第２実施の形態に係る半導体装置１を説明する。
　なお、第２実施の形態並びにそれ以降に説明する実施の形態において、第１実施の形態の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［半導体装置１の構成］
　図９は、半導体装置１の内部回路３を構築する半導体素子４及び保護素子２の縦断面構成の一例を表している。
　第１実施の形態に係る半導体装置１に対して、第２実施の形態に係る半導体装置１は、保護素子２の抵抗領域２０の構成を代えている。詳しく説明する。
　すなわち、保護素子２の抵抗領域２０は、その対応するチャネル層４１の領域に結晶欠陥が形成されている。抵抗領域２０の結晶欠陥は、抵抗領域２０以外のチャネル層４１の結晶欠陥よりも多い。
　抵抗領域２０は、チャネル層４１に不純物を導入して形成されている。導入には、例えばイオン注入（Ion implantation）法が使用される。不純物のイオン種としては、例えばボロン（Ｂ）、炭素（Ｃ）、鉄（Ｆｅ）、マグネシウム（Ｍｇ）及び亜鉛（Ｚｎ）から選択される１以上の物質を実用的に使用することができる。
　表現を代えれば、抵抗領域２０に含まれる結晶欠陥を生成する物質の濃度は、抵抗領域２０以外のチャネル層４１に含まれる同一種の物質の濃度よりも高くなる。特に、抵抗領域２０に含まれる結晶欠陥を生成する物質の濃度は、第１導電領域２１、第２導電領域２２のそれぞれに含まれる同一種の物質の濃度よりも高くなる。
　第２実施の形態では、抵抗領域２０に対応する領域において、チャネル層４１にバリア層４３が配設されている。つまり、バリア層４３は取り除かれていない。勿論、抵抗領域２０に対応する領域において、バリア層４３が配設されていなくてもよい。抵抗領域２０は、バリア層４３の有無に関係無く、形成可能である。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第２実施の形態に係る半導体装置１によれば、第１実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、半導体装置１では、図９に示されるように、保護素子２の抵抗領域２０を結晶欠陥により形成することができるので、保護素子２を簡易に構成することができる。
　さらに、半導体装置１では、図９に示されるように、保護素子２の抵抗領域２０が不純物を導入して結晶欠陥を生成することにより形成される。そして、結晶欠陥を生成する不純物のイオン種及び導入量（ドーズ量）の一方又は双方を適宜変更することにより、抵抗領域２０の比抵抗を変化させることができる。
　このため、保護素子２では、離間距離Ｌ１等の寸法的なファクタだけでなく、チャネル層４１自体の電気特性を決める物理的なファクタを用いて、動作電圧を調整することができる。
＜３．第３実施の形態＞
　図１０を用いて、本開示の第３実施の形態に係る半導体装置１を説明する。
［半導体装置１の構成］
　図１０は、半導体装置１の内部回路３を構築する半導体素子４及び保護素子２の縦断面構成の一例を表している。
　第１実施の形態に係る半導体装置１に対して、第３実施の形態に係る半導体装置１は、図１０に示されるように、保護素子２、電界効果トランジスタＴｒのそれぞれの構成を代えている。詳しく説明する。
　まず、電界効果トランジスタＴｒでは、第１実施の形態に係る半導体装置１の電界効果トランジスタＴｒの主電極領域４４が省略され、二次元電子ガス４２が電極４５に直接電気的に接続されている。
　また、保護素子２では、同様に、二次元電子ガス４２により形成されている第１導電領域２１、第２導電領域２２のそれぞれが電極４５に直接電気的に接続されている。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第３実施の形態に係る半導体装置１によれば、第１実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
＜４．第４実施の形態＞
　図１１を用いて、本開示の第４実施の形態に係る半導体装置１を説明する。
［半導体装置１の構成］
　図１１は、半導体装置１の内部回路３を構築する半導体素子４及び保護素子２の縦断面構成の一例を表している。
　第４実施の形態に係る半導体装置１は、図１１に示されるように、第３実施の形態に係る半導体装置１に第２実施の形態に係る半導体装置１を組み合わせた応用例である。詳しく説明する。
　すなわち、保護素子２の抵抗領域２０は、その対応するチャネル層４１の領域に結晶欠陥が形成されている。抵抗領域２０の結晶欠陥は、抵抗領域２０以外のチャネル層４１の結晶欠陥よりも多い。
　結晶欠陥の生成方法、不純物のイオン種等は、第２実施の形態に係る半導体装置１の結晶欠陥の生成方法、不純物のイオン種等と同一である。
　上記以外の構成要素は、前述の第２実施の形態、第３実施の形態に係るそれぞれの半導体装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第４実施の形態に係る半導体装置１によれば、第２実施の形態に係る半導体装置１により得られる作用効果と第３実施の形態に係る半導体装置１により得られる作用効果とを組み合わせた作用効果を得ることができる。
＜５．第５実施の形態＞
　図１２を用いて、本開示の第５実施の形態に係る半導体装置１を説明する。
［半導体装置１の構成］
　図１２は、半導体装置１の内部回路３を構築する半導体素子４及び保護素子２の縦断面構成の一例を表している。
　第５実施の形態に係る半導体装置１は、図１２に示されるように、第１実施の形態に係る半導体装置１において、保護素子２の第１導電領域２１、第２導電領域２２のそれぞれの構成を代えている。詳しく説明する。
　すなわち、保護素子２では、第１導電領域２１が、電極領域２４により形成され、第２導電領域２２が、同様に電極領域２４により形成されている。前述の通り、電極領域２４は、チャネル層４１に形成されたリセス２４Ｒ内に埋設されている。また、電極領域２４は、リセス２４Ｒ内に埋設された化合物半導体領域（第２化合物半導体領域）である。
　抵抗領域２０は、第１導電領域２１と第２導電領域２２との間であって、電極領域２４間に配設されている。抵抗領域２０は、二次元電子ガス４２が生成されないチャネル層４１により形成されている。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第５実施の形態に係る半導体装置１によれば、第１実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
＜６．第６実施の形態＞
　図１３を用いて、本開示の第６実施の形態に係る半導体装置１を説明する。
［半導体装置１の構成］
　図１３は、半導体装置１の内部回路３を構築する半導体素子４及び保護素子２の縦断面構成の一例を表している。
　第６実施の形態に係る半導体装置１は、図１３に示されるように、第５実施の形態に係る半導体装置１において、保護素子２の抵抗領域２０の構成を代えている。詳しく説明する。
　すなわち、保護素子２の抵抗領域２０では、第２実施の形態に係る半導体装置１の抵抗領域２０と同様に、その対応するチャネル層４１の領域に結晶欠陥が形成されている。抵抗領域２０の結晶欠陥は、抵抗領域２０以外のチャネル層４１の結晶欠陥よりも多い。ここでは、第１導電領域２１、第２導電領域２２のそれぞれである電極領域２４の結晶欠陥よりも多い。
　上記以外の構成要素は、前述の第５実施の形態に係る半導体装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第６実施の形態に係る半導体装置１によれば、第２実施の形態に係る半導体装置１により得られる作用効果と第５実施の形態に係る半導体装置１により得られる作用効果とを組み合わせた作用効果を得ることができる。
＜７．第７実施の形態＞
　図１４を用いて、本開示の第７実施の形態に係る半導体モジュール１００を説明する。図１４は、第７実施の形態に係る半導体モジュール１００の概略的な構造を表している。
［半導体モジュール１００の構成］
　第５実施の形態に係る半導体モジュール１００は、例えばアレイ状に配設されたエッジアンテナ１０１と、フロントエンド部品とを１つのモジュールとして基板１１０上に実装したアンテナ一体型モジュールである。フロントエンド部品には、スイッチ１０２、低ノイズアンプ１０３、バンドパスフィルタ１０４及びパワーアンプ１０５等が含まれている。半導体モジュール１００は、例えば、通信用のトランシーバとして使用可能である。
　半導体モジュール１００は、例えば、スイッチ１０２、低ノイズアンプ１０３、又はパワーアンプ１０５等を構成するトランジスタとして、第１実施の形態～第４実施の形態に係るいずれかの半導体装置１を備えている。
［作用効果］
　第７実施の形態に係る半導体モジュール１００では、半導体装置１が含まれるので、無線通信の更なる高速化、高効率化及び低消費電力化を実現することができる。
　また、第１実施の形態～第６実施の形態のいずれかに係る保護素子２が半導体装置１に搭載される。このため、半導体モジュール１００では、保護素子２の構造を簡素化し、ＰＩＤ若しくはＥＳＤ破壊に対する保護耐性を向上しつつ、保護素子２の占有面積の縮小化を実現することができる。
＜８．第８実施の形態＞
　図１５を用いて、本開示の第８実施の形態に係る無線通信装置３００を説明する。図１５は、第８実施の形態に係る無線通信装置３００の概略的なブロック構成を表している。
［無線通信装置３００の構成］
　第８実施の形態に係る無線通信装置３００は、アンテナＡＮＴと、アンテナスイッチ回路３０１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆとを備えている。インタフェース部Ｉ／Ｆには、例えば、無線ＬＡＮ（Ｗ－ＬＡＮ：Wireless Local Area Network）、ブルートゥース（登録商標（Bluetooth：登録商標））等が含まれている。無線通信装置３００は、例えば、音声、データ通信及びＬＡＮ接続等の多機能を有する携帯電話システムである。
　無線通信装置３００は、アンテナスイッチ回路３０１、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣ、又はベースバンド部ＢＢ等を構成するトランジスタとして第１実施の形態～第４実施の形態に係るいずれかの半導体装置１を備えている。
［作用効果］
　第８実施の形態に係る無線通信装置３００では、半導体装置１を備えるので、無線通信の更なる高速化、高効率化及び低消費電力化を実現することができる。したがって、無線通信装置３００が携帯通信端末である場合、無線通信装置３００では、使用時間を更に延長させることができるので、携帯性をより向上させることができる。
　また、第１実施の形態～第６実施の形態のいずれかに係る保護素子２が半導体装置１に搭載される。このため、無線通信装置３００では、保護素子２の構造を簡素化し、ＰＩＤ若しくはＥＳＤ破壊に対する保護耐性を向上しつつ、保護素子２の占有面積の縮小化を実現することができる。
＜９．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、本技術に係る半導体装置では、同様の作用効果を得ることができるＧａＮ以外の化合物半導体を使用することができる。
　また、本技術では、ゲート絶縁型構造を有する電界効果トランジスタを含む半導体装置に適用することができる。
　さらに、本技術は、保護素子に他の保護素子を組み合わせてもよい。例えば、他の保護素子としては、ダイオード、抵抗及び容量から選択される１以上の素子である。
　以上説明したように、本開示の第１実施態様に係る半導体装置は、第１導電領域と、第２導電領域と、抵抗領域とを含む保護素子を備える。
　第１導電領域は、基板の表面に配設され、導電性を有する。第２導電領域は、基板の表面において、第１導電領域に対して離間して配設され、導電性を有する。抵抗領域は、第１導電領域と第２導電領域との間に配設され、第１導電領域、第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する。
　このように構成される半導体装置によれば、保護素子は、第１導電領域と第２導電領域との離間距離を変えることにより、動作電圧を調整可能である。このため、保護素子の占有面積を縮小し、半導体装置の小型化を実現することができる。
　本開示の第２実施態様に係る半導体装置は、第１実施態様に係る半導体装置であって、保護素子とは異なる領域において、高電子移動度トランジスタを更に備える。
　高電子移動度トランジスタは、第１チャネル層と、第１バリア層と、ゲート電極と、一対の主電極領域とを有する。第１チャネル層は、基板の表面に配設され、第１チャネル層には、二次元電子ガスが生成される。第１バリア層は、第１チャネル層に配設される。ゲート電極は、第１チャネル層に第１バリア層を介在させて配設される。一対の主電極領域は、ゲート長方向においてゲート電極の両側に配設され、第１チャネル層にそれぞれ電気的に接続される。
　このように構成される半導体装置によれば、保護素子は、ＰＩＤ若しくはＥＳＤ破壊を効果的に抑制又は防止する点について、有効な素子である。
　本開示の第３実施態様に係る半導体装置は、第２実施態様に係る半導体装置であって、第１導電領域は、ゲート電極に電気的に接続され、第２導電領域は、一対の主電極領域の一方に電気的に接続されている。
　このように構成される半導体装置によれば、高電子移動度トランジスタのゲート電極にサージが入力された時点において、保護素子によりサージを緩和若しくは吸収することができる。このため、半導体装置のＰＩＤ若しくはＥＳＤ破壊を効果的に抑制又は防止することができる。
　本開示の第４実施態様に係る半導体モジュールは、半導体装置を備える。半導体装置は、第１導電領域と、第２導電領域と、抵抗領域とを含む保護素子を備える。
　第１導電領域は、基板の表面に配設され、導電性を有する。第２導電領域は、基板の表面において、第１導電領域に対して離間して配設され、導電性を有する。抵抗領域は、第１導電領域と第２導電領域との間に配設され、第１導電領域、第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する。
　このように構成される半導体モジュールによれば、半導体装置の保護素子は、第１導電領域と第２導電領域との離間距離を変えることにより、動作電圧を調整可能である。このため、保護素子の占有面積を縮小し、半導体装置を含めて半導体モジュールの小型化を実現することができる。
　本開示の第５実施態様に係る電子機器は、半導体装置を備えている。半導体装置は、第１導電領域と、第２導電領域と、抵抗領域とを含む保護素子を備える。
　第１導電領域は、基板の表面に配設され、導電性を有する。第２導電領域は、基板の表面において、第１導電領域に対して離間して配設され、導電性を有する。抵抗領域は、第１導電領域と第２導電領域との間に配設され、第１導電領域、第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する。
　このように構成される半導体装置によれば、半導体装置の保護素子は、第１導電領域と第２導電領域との離間距離を変えることにより、動作電圧を調整可能である。このため、保護素子の占有面積を縮小し、半導体装置を含めて電子機器の小型化を実現することができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、半導体装置、半導体モジュール及び電子機器において、半導体装置の保護素子の占有面積を縮小し、小型化を実現することができる。
（１）
　基板の表面に配設された導電性を有する第１導電領域と、
　前記表面において、前記第１導電領域に対して離間して配設された導電性を有する第２導電領域と、
　前記第１導電領域と前記第２導電領域との間に配設され、前記第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域と
　を含んで構成された保護素子を備えている半導体装置。
（２）
　前記基板は、化合物半導体を含んで形成されている
　前記（１）に記載の半導体装置。
（３）
　前記保護素子とは異なる領域において、前記表面に配設され、二次元電子ガスが生成される第１チャネル層と、
　前記第１チャネル層に配設された第１バリア層と、
　前記第１チャネル層に前記第１バリア層を介在させて配設されたゲート電極と、
　ゲート長方向において前記ゲート電極の両側に配設され、前記第１チャネル層にそれぞれ電気的に接続された一対の主電極領域とを有する高電子移動度トランジスタを更に備えている
　前記（２）に記載の半導体装置。
（４）
　前記第１導電領域は、前記ゲート電極に電気的に接続され、
　前記第２導電領域は、前記一対の主電極領域の一方に電気的に接続されている
　前記（３）に記載の半導体装置。
（５）
　前記第１導電領域、前記第２導電領域のそれぞれは、前記第１チャネル層と同一層の第２チャネル層に生成される二次元電子ガスを含んで形成され、
　前記抵抗領域は、前記二次元電子ガスが生成されない前記第２チャネル層を含んで形成されている
　前記（３）又は前記（４）に記載の半導体装置。
（６）
　前記第１導電領域、前記第２導電領域のそれぞれに対応する領域において、前記第２チャネル層に前記第１バリア層と同一層の第２バリア層が配設され、
　前記抵抗領域に対応する領域において、前記第２チャネル層に前記第２バリア層が配設されていない
　前記（５）に記載の半導体装置。
（７）
　前記第１導電領域、前記第２導電領域のそれぞれに対応する領域において、前記第２チャネル層に前記第１バリア層と同一層の第２バリア層が配設され、
　前記抵抗領域に対応する領域において、前記第２チャネル層に前記第１チャネル層の結晶欠陥よりも多い結晶欠陥が形成されている
　前記（５）に記載の半導体装置。
（８）
　前記高電子移動度トランジスタにおいて、
　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
　前記保護素子において、
　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域に電気的に接続されている
　前記（５）又は前記（６）に記載の半導体装置。
（９）
　前記高電子移動度トランジスタにおいて、
　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
　前記保護素子において、
　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域に電気的に接続されている
　前記（７）に記載の半導体装置。
（１０）
　前記高電子移動度トランジスタにおいて、
　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
　前記保護素子において、
　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域である
　前記（５）又は前記（６）に記載の半導体装置。
（１１）
　前記高電子移動度トランジスタにおいて、
　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
　前記保護素子において、
　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域である
　前記（７）に記載の半導体装置。
（１２）
　前記抵抗領域は、Ｂ、Ｃ、Ｆｅ、Ｍｇ及びＺｎから選択される１以上の物質を含み、
　前記抵抗領域に含まれる前記物質の濃度は、前記第１導電領域、前記第２導電領域のそれぞれに含まれる同一種の前記物質の濃度よりも高い
　前記（７）、前記（９）又は前記（１１）に記載の半導体装置。
（１３）
　前記第１チャネル層、前記第１バリア層のそれぞれは、下記組成式により表される化合物半導体である
　前記（３）から前記（１２）のいずれか１つに記載の半導体装置。
　　Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）
（１４）
　前記第１化合物半導体領域、前記第２化合物半導体領域のそれぞれは、下記組成式により表される化合物半導体である
　前記（８）から前記（１３）のいずれか１つに記載の半導体装置。
　　Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）
（１５）
　前記高電子移動度トランジスタにおいて、
　前記一対の主電極領域の一方、他方のそれぞれに配設され、かつ、電気的に接続される第１電極を更に備え、
　前記保護素子において、
　少なくとも前記第１導電領域に電気的に接続され、かつ、前記第１電極と同一層の第２電極を更に備え、
　前記ゲート電極は、当該ゲート電極と同一層の配線を通して前記第２電極に電気的に接続される
　前記（３）から前記（１４）のいずれか１つに記載の半導体装置。
（１６）
　半導体装置を備え、
　前記半導体装置は、
　基板の表面に配設された導電性を有する第１導電領域と、
　前記表面において、前記第１導電領域に対して離間して配設された導電性を有する第２導電領域と、
　前記第１導電領域と前記第２導電領域との間に配設され、前記第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域と
　を含んで構成された保護素子を備えている半導体モジュール。
（１７）
　半導体装置を備え、
　前記半導体装置は、
　基板の表面に配設された導電性を有する第１導電領域と、
　前記表面において、前記第１導電領域に対して離間して配設された導電性を有する第２導電領域と、
　前記第１導電領域と前記第２導電領域との間に配設され、前記第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域と
　を含んで構成された保護素子を備えている電子機器。
　本出願は、日本国特許庁において２０２３年１１月２８日に出願された日本特許出願番号２０２３－２００３２８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　基板の表面に配設された導電性を有する第１導電領域と、
    　前記表面において、前記第１導電領域に対して離間して配設された導電性を有する第２導電領域と、
    　前記第１導電領域と前記第２導電領域との間に配設され、前記第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域と
    　を含んで構成された保護素子を備えている半導体装置。
  2. 　前記基板は、化合物半導体を含んで形成されている
    　請求項１に記載の半導体装置。
  3. 　前記保護素子とは異なる領域において、前記表面に配設され、二次元電子ガスが生成される第１チャネル層と、
    　前記第１チャネル層に配設された第１バリア層と、
    　前記第１チャネル層に前記第１バリア層を介在させて配設されたゲート電極と、
    　ゲート長方向において前記ゲート電極の両側に配設され、前記第１チャネル層にそれぞれ電気的に接続された一対の主電極領域とを有する高電子移動度トランジスタを更に備えている
    　請求項２に記載の半導体装置。
  4. 　前記第１導電領域は、前記ゲート電極に電気的に接続され、
    　前記第２導電領域は、前記一対の主電極領域の一方に電気的に接続されている
    　請求項３に記載の半導体装置。
  5. 　前記第１導電領域、前記第２導電領域のそれぞれは、前記第１チャネル層と同一層の第２チャネル層に生成される二次元電子ガスを含んで形成され、
    　前記抵抗領域は、前記二次元電子ガスが生成されない前記第２チャネル層を含んで形成されている
    　請求項３に記載の半導体装置。
  6. 　前記第１導電領域、前記第２導電領域のそれぞれに対応する領域において、前記第２チャネル層に前記第１バリア層と同一層の第２バリア層が配設され、
    　前記抵抗領域に対応する領域において、前記第２チャネル層に前記第２バリア層が配設されていない
    　請求項５に記載の半導体装置。
  7. 　前記第１導電領域、前記第２導電領域のそれぞれに対応する領域において、前記第２チャネル層に前記第１バリア層と同一層の第２バリア層が配設され、
    　前記抵抗領域に対応する領域において、前記第２チャネル層に前記第１チャネル層の結晶欠陥よりも多い結晶欠陥が形成されている
    　請求項５に記載の半導体装置。
  8. 　前記高電子移動度トランジスタにおいて、
    　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
    　前記保護素子において、
    　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域に電気的に接続されている
    　請求項５に記載の半導体装置。
  9. 　前記高電子移動度トランジスタにおいて、
    　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
    　前記保護素子において、
    　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域に電気的に接続されている
    　請求項７に記載の半導体装置。
  10. 　前記高電子移動度トランジスタにおいて、
    　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
    　前記保護素子において、
    　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域である
    　請求項５に記載の半導体装置。
  11. 　前記高電子移動度トランジスタにおいて、
    　前記一対の主電極領域の一方、他方のそれぞれは、前記第１チャネル層の表面から深さ方向に掘り下げられた第１リセス内に埋設され、前記二次元電子ガスに電気的に接続される第１化合物半導体領域を含んで形成され、
    　前記保護素子において、
    　少なくとも前記第１導電領域は、前記第２チャネル層の表面から深さ方向に掘り下げられた第２リセス内に埋設された第２化合物半導体領域である
    　請求項７に記載の半導体装置。
  12. 　前記抵抗領域は、Ｂ、Ｃ、Ｆｅ、Ｍｇ及びＺｎから選択される１以上の物質を含み、
    　前記抵抗領域に含まれる前記物質の濃度は、前記第１導電領域、前記第２導電領域のそれぞれに含まれる同一種の前記物質の濃度よりも高い
    　請求項７に記載の半導体装置。
  13. 　前記第１チャネル層、前記第１バリア層のそれぞれは、下記組成式により表される化合物半導体である
    　請求項３に記載の半導体装置。
    　　Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）
  14. 　前記第１化合物半導体領域、前記第２化合物半導体領域のそれぞれは、下記組成式により表される化合物半導体である
    　請求項８に記載の半導体装置。
    　　Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）
  15. 　前記高電子移動度トランジスタにおいて、
    　前記一対の主電極領域の一方、他方のそれぞれに配設され、かつ、電気的に接続される第１電極を更に備え、
    　前記保護素子において、
    　少なくとも前記第１導電領域に電気的に接続され、かつ、前記第１電極と同一層の第２電極を更に備え、
    　前記ゲート電極は、当該ゲート電極と同一層の配線を通して前記第２電極に電気的に接続される
    　請求項３に記載の半導体装置。
  16. 　半導体装置を備え、
    　前記半導体装置は、
    　基板の表面に配設された導電性を有する第１導電領域と、
    　前記表面において、前記第１導電領域に対して離間して配設された導電性を有する第２導電領域と、
    　前記第１導電領域と前記第２導電領域との間に配設され、前記第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域と
    　を含んで構成された保護素子を備えている半導体モジュール。
  17. 　半導体装置を備え、
    　前記半導体装置は、
    　基板の表面に配設された導電性を有する第１導電領域と、
    　前記表面において、前記第１導電領域に対して離間して配設された導電性を有する第２導電領域と、
    　前記第１導電領域と前記第２導電領域との間に配設され、前記第１導電領域、前記第２導電領域のそれぞれの比抵抗よりも大きい比抵抗を有する抵抗領域と
    　を含んで構成された保護素子を備えている電子機器。
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