WO2025105252A1 - 半導体装置の製造方法 - Google Patents

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insulating film
semiconductor device
crystalline silicon
manufacturing
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利憲 深井
基之 佐藤
清隆 今井
久美子 大野
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Definitions

  • This disclosure relates to a method for manufacturing a semiconductor device.
  • a technology is known in which an amorphous silicon film and a metal film are formed in that order on a substrate, and then annealed at a predetermined temperature to change the amorphous silicon film into a crystalline silicon film (see, for example, Patent Documents 1 and 2).
  • This disclosure provides a technology that can form a semiconductor device that includes a transistor that uses part of a crystalline silicon film as a channel without using an SOI (silicon on insulator) substrate.
  • SOI silicon on insulator
  • a method for manufacturing a semiconductor device includes the steps of preparing a silicon substrate having a first main surface, forming a silicon oxide film on the first main surface of the silicon substrate, forming an amorphous silicon film on the silicon oxide film, forming a metal layer on the amorphous silicon film, annealing the silicon substrate on which the metal layer is formed to change the amorphous silicon film into a crystalline silicon film, forming a transistor having a channel made of a portion of the crystalline silicon film, and forming a capacitor adjacent to the transistor in a direction perpendicular to the first main surface and electrically connected to the transistor.
  • FIG. 1 is a cross-sectional view (part 1) showing a method for manufacturing a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view (part 2) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view (part 3) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view (part 4) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view (part 5) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view (part 6) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 1 is a cross-sectional view (part 1) showing a method for manufacturing a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view (part 2) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3 is
  • FIG. 7 is a cross-sectional view (part 7) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view (part 8) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9 is a cross-sectional view (part 9) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional view (part 10) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 11 is a cross-sectional view (part 11) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12 is a cross-sectional view (part 12) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 13 is a cross-sectional view (part 1) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 14 is a cross-sectional view (part 2) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 15 is a cross-sectional view (part 3) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 16 is a cross-sectional view (part 4) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 17 is a cross-sectional view (part 5) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 18 is a cross-sectional view (part 6) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 19 is a cross-sectional view (part 7) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 20 is a cross-sectional view (part 8) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 21 is a cross-sectional view (part 9) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 22 is a cross-sectional view (part 10) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 23 is a cross-sectional view (part 11) showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 24 is a cross-sectional view (part 1) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 25 is a cross-sectional view (part 2) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 26 is a cross-sectional view (part 3) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 27 is a cross-sectional view (part 4) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 28 is a cross-sectional view (part 5) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 29 is a cross-sectional view (part 6) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 30 is a cross-sectional view (part 7) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 31 is a cross-sectional view (part 8) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 32 is a cross-sectional view (part 9) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 33 is a cross-sectional view (part 10) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 34 is a cross-sectional view (part 11) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 35 is a cross-sectional view (part 12) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 36 is a cross-sectional view (part 13) showing the method for manufacturing the semiconductor device according to the third embodiment.
  • Figures 1 to 12 are cross-sectional views showing the method for manufacturing a semiconductor device 1 according to the first embodiment.
  • a silicon substrate 112 is prepared.
  • the silicon substrate 112 has a first main surface 112a and a second main surface 112b.
  • the second main surface 112b is the surface opposite to the first main surface 112a.
  • the silicon substrate 112 is a silicon single crystal substrate.
  • a silicon oxide film 114, an amorphous silicon film 116, and a metal layer 118 are formed in this order on the first main surface 112a of the silicon substrate 112.
  • the silicon oxide film 114 is formed on the first main surface 112a of the silicon substrate 112 by chemical vapor deposition (CVD), thermal oxidation, or the like.
  • the amorphous silicon film 116 is formed on the silicon oxide film 114 by CVD or the like.
  • the metal layer 118 is formed on the amorphous silicon film 116 by CVD, physical vapor deposition (PVD), or the like.
  • the metal layer 118 is formed of, for example, nickel (Ni), nickel-aluminum alloy (Ni-Al), cobalt (Co), or palladium (Pd). Next, alloying annealing may be performed. As a result, at least a portion of the metal layer 118 reacts with the silicon (Si) that constitutes the amorphous silicon film 116 and becomes a silicide.
  • the silicon substrate 112 on which the metal layer 118 is formed is annealed to change the amorphous silicon film 116 into a crystalline silicon film 120.
  • the amorphous silicon film 116 is crystallized to form the crystalline silicon film 120 by metal-induced crystallization (MIC), metal-induced lateral crystallization (MILC), or the like.
  • MIC metal-induced crystallization
  • MILC metal-induced lateral crystallization
  • the silicon substrate 112 on which the metal layer 118 is formed is annealed at a predetermined temperature in an inert gas atmosphere.
  • the metal constituting the metal layer 118 diffuses into the amorphous silicon film 116, and the amorphous silicon film 116 is crystallized by metal-induced crystallization or metal-induced lateral crystallization using the metal diffused into the amorphous silicon film 116 as a nucleus to form the crystalline silicon film 120.
  • the metal constituting the metal layer 118 may also diffuse into the silicon oxide film 114.
  • the metal layer 118 is removed by wet etching or the like.
  • the crystalline silicon film 120 is processed into a columnar shape.
  • a thin film for the hard mask 122 is formed on the crystalline silicon film 120 by CVD or the like.
  • the thin film for the hard mask 122 is, for example, a SiN film or a SiO 2 film.
  • a resist mask having an opening other than the region where the crystalline silicon film 120 is to be left is formed by lithography.
  • the crystalline silicon film 120 is etched and removed using the resist mask.
  • the resist mask is removed.
  • the crystalline silicon film 120 is processed into a columnar shape extending in a direction perpendicular to the first main surface 112a.
  • a gate stack structure is formed.
  • an insulating film 124 is formed on the silicon oxide film 114.
  • the insulating film 124 is, for example, a SiN film, a SiOCN film, or a SiOC film.
  • an insulating film 126a for the gate insulating film 126 is formed on the side surface of the crystalline silicon film 120 by thermal oxidation, ALD, or the like.
  • the insulating film 126a is, for example, a SiO 2 film or a high-k film.
  • a metal film 128a for the gate electrode 128 is formed so as to cover the crystalline silicon film 120, the hard mask 122, the insulating film 124, and the insulating film 126a.
  • the metal film 128a is, for example, formed of tungsten (W), cobalt, or molybdenum (Mo).
  • the gate insulating film 126 and the gate electrode 128 are formed.
  • the insulating film 126a and the metal film 128a are etched by etch-back or the like, and the insulating film 126a and the metal film 128a are left on a part of the side of the crystalline silicon film 120.
  • the hard mask 122 is etched and removed by wet etching, dry etching, or the like.
  • the insulating film 124 is etched and removed by wet etching, dry etching, or the like.
  • the gate insulating film 126 is formed from the insulating film 126a
  • the gate electrode 128 is formed from the metal film 128a.
  • the gate insulating film 126 and the gate electrode 128 are formed, for example, in the central part of the crystalline silicon film 120 in a direction perpendicular to the first main surface 112a.
  • the gate electrode 128 is electrically connected to a word line (not shown).
  • the interlayer insulating film 130 is formed.
  • an insulating film for the interlayer insulating film 130 is formed so as to cover the silicon oxide film 114, the crystalline silicon film 120, the gate insulating film 126, and the gate electrode 128.
  • the insulating film for the interlayer insulating film 130 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • CMP chemical mechanical polishing
  • ion implantation is performed on the bit line 138 side of the crystalline silicon film 120.
  • a source region (not shown) is formed by ion implantation.
  • n-type impurities such as arsenic (As) and phosphorus (P) are ion-implanted.
  • the source region is electrically connected to the bit line 138.
  • activation annealing is performed by RTA (Rapid Thermal Anneal), a heating furnace, or the like.
  • a bit line 138 is formed.
  • an insulating film for the interlayer insulating film 132 is formed on the crystalline silicon film 120 and the interlayer insulating film 130.
  • the insulating film for the interlayer insulating film 132 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the crystalline silicon film 120 by lithography.
  • the insulating film for the interlayer insulating film 132 is etched and removed by dry etching or the like using the resist mask. As a result, a via 134 is formed in which the crystalline silicon film 120 is exposed.
  • a metal film is formed so that the via 134 is filled, and the surface is flattened by CMP or the like.
  • a metal film 136 is formed inside the via 134.
  • the metal film 136 is formed of, for example, titanium nitride (TiN), tungsten, cobalt, molybdenum, or ruthenium (Ru).
  • an insulating film for an interlayer insulating film (not shown) that insulates between the bit lines 138 is formed on the interlayer insulating film 132 and the metal film 136.
  • the insulating film for the interlayer insulating film is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening in the region where the bit line 138 is to be formed is formed by lithography.
  • the insulating film for the interlayer insulating film is etched by dry etching or the like using the resist mask.
  • a trench is formed in which the interlayer insulating film 132 and the metal film 136 are exposed.
  • a metal film for the bit line 138 is formed so that the trench is filled, and the surface is flattened by CMP or the like.
  • the bit line 138 is formed inside the trench.
  • the bit line 138 is formed of titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an interlayer insulating film 140 is formed on the bit line 138 and the interlayer insulating film that insulates between the bit lines 138.
  • the interlayer insulating film 140 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • the first main surface 112a of the first substrate 110 on which the interlayer insulating film 140 has been formed is bonded to a second substrate 190 prepared in advance.
  • the second substrate 190 is a CMOS (Complementary Metal Oxide Semiconductor) substrate.
  • the second substrate 190 has a CMOS section 192 and a wiring section 194.
  • the CMOS section 192 includes a silicon substrate 192a and a plurality of transistors 192b.
  • the plurality of transistors 192b include a P-type transistor and an N-type transistor.
  • the wiring section 194 includes a wiring 194a and an interlayer insulating film 194b.
  • the wiring 194a is formed in multiple layers.
  • the interlayer insulating film 194b provides insulation between the wirings 194a.
  • the first substrate 110 and the second substrate 190 are bonded so that the interlayer insulating film 140 and the wiring section 194 are in contact with each other.
  • the silicon substrate 112 and the silicon oxide film 114 are removed from the second main surface 112b side of the silicon substrate 112 to thin the first substrate 110.
  • first, grinding and CMP are performed in this order to polish the silicon substrate 112 from the second main surface 112b side.
  • the silicon substrate 112 is selectively etched and removed with respect to the silicon oxide film 114 by wet etching, dry etching, or the like. Instead of grinding, the silicon substrate 112 may be removed by laser lift-off or a peeling technique using a laser.
  • a peeling layer is provided between the silicon substrate 112 and the silicon oxide film 114, and the peeling layer is peeled off by laser irradiation, thereby removing the silicon substrate 112 together with the peeling layer.
  • a peeling technique using a laser for example, a modified layer is formed inside the silicon substrate 112 by laser irradiation, and the silicon substrate 112 can be removed starting from the modified layer.
  • the silicon oxide film 114 is selectively etched with respect to the crystalline silicon film 120 and the interlayer insulating film 130 to remove it. In this case, metal that may diffuse into the silicon oxide film 114 is removed together with the silicon oxide film 114, so that it does not remain in the final semiconductor device 1.
  • ion implantation is performed on the capacitor 160 side of the crystalline silicon film 120.
  • a drain region (not shown) is formed by ion implantation.
  • a transistor 142 is formed with a channel (not shown) between the source region and the drain region of the crystalline silicon film 120.
  • n-type impurities such as arsenic and phosphorus are ion implanted.
  • the drain region is electrically connected to the capacitor 160.
  • activation annealing is performed using RTA, a heating furnace, etc.
  • a pad 154 for the capacitor 160 is formed.
  • an insulating film for the interlayer insulating film 144 is formed on the crystalline silicon film 120 and the interlayer insulating film 130.
  • the insulating film for the interlayer insulating film 144 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the crystalline silicon film 120 by lithography.
  • the insulating film for the interlayer insulating film 144 is etched and removed by dry etching or the like using the resist mask. As a result, a via 146 is formed in which the crystalline silicon film 120 is exposed.
  • a metal film is formed so that the via 146 is filled, and the surface is flattened by CMP or the like.
  • a metal film 148 is formed inside the via 146.
  • the metal film 148 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an insulating film for the interlayer insulating film 150 is formed on the interlayer insulating film 144 and the metal film 148.
  • the insulating film for the interlayer insulating film 150 is, for example, a SiO2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the metal film 148 by lithography.
  • the insulating film for the interlayer insulating film 150 is etched and removed by dry etching or the like using the resist mask. As a result, an opening 152 is formed in which the metal film 148 is exposed. Next, a metal film is formed so as to fill the opening 152, and the surface is flattened by CMP or the like. As a result, a pad 154 is formed inside the opening 152.
  • the pad 154 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • a capacitor 160 is formed adjacent to the transistor 142 in a direction perpendicular to the first main surface 112a and electrically connected to the transistor 142.
  • an insulating film for the interlayer insulating film 156 is formed on the interlayer insulating film 150 and the pad 154.
  • the insulating film for the interlayer insulating film 156 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening on the pad 154 is formed by lithography.
  • the insulating film for the interlayer insulating film 156 is etched and removed by dry etching or the like using the resist mask.
  • the capacitor 160 has a structure in which an insulating film is sandwiched between, for example, metal films.
  • an insulating film 162 is formed to cover the upper surface of the interlayer insulating film 156 and the upper surface of the capacitor 160.
  • the semiconductor device 1 is configured as a DRAM (Dynamic Random Access Memory) having a plurality of memory cells 164.
  • Each memory cell 164 includes a transistor 142 and a capacitor 160 connected in series.
  • a silicon substrate 112 having a first main surface 112a is prepared.
  • a silicon oxide film 114, an amorphous silicon film 116, and a metal layer 118 are formed in this order on the first main surface 112a of the silicon substrate 112.
  • the silicon substrate 112 on which the metal layer 118 is formed is annealed to change the amorphous silicon film 116 into a crystalline silicon film 120.
  • a transistor 142 is formed in which a part of the crystalline silicon film 120 serves as a channel.
  • a capacitor 160 is formed adjacent to the transistor 142 in a direction perpendicular to the first main surface 112a and electrically connected to the transistor 142.
  • a semiconductor device 1 including a transistor 142 in which a part of the crystalline silicon film 120 serves as a channel can be formed without using an SOI substrate.
  • Figures 13 to 23 are cross-sectional views showing the method for manufacturing the semiconductor device 2 according to the second embodiment.
  • a silicon substrate 212 is prepared.
  • the silicon substrate 212 has a first main surface 212a and a second main surface 212b.
  • the second main surface 212b is the surface opposite to the first main surface 212a.
  • the silicon substrate 212 is a silicon single crystal substrate.
  • a silicon oxide film 214, an amorphous silicon film 216, and a metal layer 218 are formed in this order on the first main surface 212a of the silicon substrate 212.
  • the silicon oxide film 214 is formed on the first main surface 212a of the silicon substrate 212 by CVD, thermal oxidation, or the like.
  • the amorphous silicon film 216 is formed on the silicon oxide film 214 by CVD or the like. The amorphous silicon film 216 is deposited so as to be thicker than the film thickness of the crystalline silicon film 220 remaining in the final semiconductor device 2.
  • the film thickness of the amorphous silicon film 216 may be twice or more the film thickness of the crystalline silicon film 220 remaining in the final semiconductor device 2.
  • a metal layer 218 is formed on the amorphous silicon film 216 by CVD, PVD, or the like.
  • the metal layer 218 can be formed in the same manner as the metal layer 118.
  • the silicon substrate 212 on which the metal layer 218 is formed is annealed to change the amorphous silicon film 216 into a crystalline silicon film 220.
  • the crystalline silicon film 220 can be formed in the same manner as the crystalline silicon film 120.
  • the crystalline silicon film 220 is processed into a columnar shape.
  • a thin film for the hard mask 222 is formed on the crystalline silicon film 220 by CVD or the like.
  • the thin film for the hard mask 222 is, for example, a SiN film or a SiO 2 film.
  • a resist mask having an opening other than the region where the crystalline silicon film 220 is to be left is formed by lithography.
  • the crystalline silicon film 220 is etched and removed using the resist mask.
  • the resist mask is removed.
  • the crystalline silicon film 220 is processed into a columnar shape extending in a direction perpendicular to the first main surface 212a.
  • a gate insulating film 226 and a gate electrode 228 are formed.
  • the gate insulating film 226 and the gate electrode 228 can be formed in the same manner as the gate insulating film 126 and the gate electrode 128.
  • the gate insulating film 226 and the gate electrode 228 are formed in the central portion of the crystalline silicon film 220 in a direction perpendicular to the first main surface 212a, for example.
  • an interlayer insulating film 230 is formed.
  • an insulating film for the interlayer insulating film 230 is formed so as to cover the silicon oxide film 214, the crystalline silicon film 220, the gate insulating film 226, and the gate electrode 228.
  • the insulating film for the interlayer insulating film 230 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • the upper surface of the crystalline silicon film 220 is exposed by CMP or the like. This forms the interlayer insulating film 230.
  • the crystalline silicon film 220 is polished to the vicinity of the gate electrode 228 to reduce the film thickness.
  • the vicinity of the starting point region of the metal-induced crystallization or metal-induced lateral crystallization of the crystalline silicon film 220 is removed.
  • the vicinity of the starting point region of the metal-induced crystallization or metal-induced lateral crystallization is prone to poor crystallinity or uneven crystallinity. Therefore, by removing the vicinity of the starting point region of metal-induced crystallization or metal-induced lateral crystallization, the crystalline silicon film 220 with good crystallinity can be used as a channel.
  • ion implantation is performed on the bit line 238 side of the crystalline silicon film 220. For example, a source region (not shown) is formed by ion implantation.
  • n-type impurities such as arsenic and phosphorus are ion-implanted.
  • the source region is electrically connected to the bit line 238.
  • activation annealing is performed by RTA, a heating furnace, or the like.
  • a bit line 238 is formed.
  • an insulating film for the interlayer insulating film 232 is formed on the crystalline silicon film 220 and the interlayer insulating film 230.
  • the insulating film for the interlayer insulating film 232 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the crystalline silicon film 220 by lithography.
  • the insulating film for the interlayer insulating film 232 is etched and removed by dry etching or the like using the resist mask. As a result, a via 234 is formed in which the crystalline silicon film 220 is exposed.
  • a metal film is formed so that the via 234 is filled, and the surface is flattened by CMP or the like.
  • a metal film 236 is formed inside the via 234.
  • the metal film 236 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an insulating film for an interlayer insulating film (not shown) that insulates between the bit lines 238 is formed on the interlayer insulating film 232 and the metal film 236.
  • the insulating film for the interlayer insulating film is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening in the region where the bit line 238 is to be formed is formed by lithography.
  • the insulating film for the interlayer insulating film is etched by dry etching or the like using the resist mask.
  • a trench is formed in which the interlayer insulating film 232 and the metal film 236 are exposed.
  • a metal film for the bit line 238 is formed so that the trench is filled, and the surface is flattened by CMP or the like.
  • the bit line 238 is formed inside the trench.
  • the bit line 238 is formed of titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an interlayer insulating film 240 is formed on the bit line 238 and the interlayer insulating film that insulates between the bit lines 238.
  • the interlayer insulating film 240 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • the first main surface 212a of the first substrate 210 on which the interlayer insulating film 240 has been formed is bonded to a second substrate 290 prepared in advance.
  • the second substrate 290 is a CMOS substrate.
  • the second substrate 290 has a CMOS section 292 and a wiring section 294.
  • the CMOS section 292 includes a silicon substrate 292a and a plurality of transistors 292b.
  • the plurality of transistors 292b include a P-type transistor and an N-type transistor.
  • the wiring section 294 includes a wiring 294a and an interlayer insulating film 294b.
  • the wiring 294a is formed in multiple layers.
  • the interlayer insulating film 294b insulates between the wirings 294a.
  • the first substrate 210 and the second substrate 290 are bonded so that the interlayer insulating film 240 and the wiring section 294 are in contact with each other.
  • the first substrate 210 is thinned by removing the silicon substrate 212, the silicon oxide film 214, a portion of the crystalline silicon film 220, and a portion of the interlayer insulating film 230 from the second main surface 212b side of the silicon substrate 212.
  • grinding and CMP are first performed in this order to polish and remove the silicon substrate 212, the silicon oxide film 214, a portion of the crystalline silicon film 220, and a portion of the interlayer insulating film 230 from the second main surface 212b side.
  • metal that may diffuse into the silicon oxide film 214 is removed together with the silicon oxide film 214, so that it does not remain in the final semiconductor device 2.
  • the crystalline silicon film 220 When polishing a portion of the crystalline silicon film 220, the crystalline silicon film 220 is polished to the vicinity of the gate electrode 228 to reduce the film thickness. In this case, the crystalline silicon film 220 is removed near the end point region of the metal-induced crystallization or metal-induced lateral crystallization of the crystalline silicon film 220.
  • the vicinity of the end point region of the metal-induced crystallization or metal-induced lateral crystallization is prone to poor crystallinity or non-uniform crystallinity. Therefore, by removing the vicinity of the end point region of the metal-induced crystallization or metal-induced lateral crystallization, the crystalline silicon film 220 with good crystallinity can be used as a channel.
  • ion implantation is performed on the capacitor 260 side of the crystalline silicon film 220.
  • a drain region (not shown) is formed by ion implantation.
  • a transistor 242 is formed in which a channel (not shown) is formed between the source region and the drain region of the crystalline silicon film 220.
  • n-type impurities such as arsenic and phosphorus are ion-implanted.
  • the drain region is electrically connected to the capacitor 260.
  • activation annealing is performed by RTA, a heating furnace, or the like.
  • a pad 254 for the capacitor 260 is formed.
  • an insulating film for the interlayer insulating film 244 is formed on the crystalline silicon film 220 and the interlayer insulating film 230.
  • the insulating film for the interlayer insulating film 244 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the crystalline silicon film 220 by lithography.
  • the insulating film for the interlayer insulating film 244 is etched and removed by dry etching or the like using the resist mask. As a result, a via 246 is formed in which the crystalline silicon film 220 is exposed.
  • a metal film is formed so that the via 246 is filled, and the surface is flattened by CMP or the like.
  • a metal film 248 is formed inside the via 246.
  • the metal film 248 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an insulating film for the interlayer insulating film 250 is formed on the interlayer insulating film 244 and the metal film 248.
  • the insulating film for the interlayer insulating film 250 is, for example, a SiO2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the metal film 248 by lithography.
  • the insulating film for the interlayer insulating film 250 is etched and removed by dry etching or the like using the resist mask. As a result, an opening 252 is formed in which the metal film 248 is exposed. Next, a metal film is formed so as to fill the opening 252, and the surface is flattened by CMP or the like. As a result, a pad 254 is formed inside the opening 252.
  • the pad 254 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • a capacitor 260 is formed adjacent to the transistor 242 in a direction perpendicular to the first main surface 212a and electrically connected to the transistor 242.
  • an insulating film for the interlayer insulating film 256 is formed on the interlayer insulating film 250 and the pad 254.
  • the insulating film for the interlayer insulating film 256 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening on the pad 254 is formed by lithography.
  • the insulating film for the interlayer insulating film 256 is etched and removed by dry etching or the like using the resist mask.
  • the capacitor 260 has a structure in which an insulating film is sandwiched between, for example, metal films.
  • an insulating film 262 is formed to cover the upper surface of the interlayer insulating film 256 and the upper surface of the capacitor 260.
  • the semiconductor device 2 is configured as a DRAM having a plurality of memory cells 264.
  • Each memory cell 264 includes a transistor 242 and a capacitor 260 connected in series.
  • a silicon substrate 212 having a first main surface 212a is prepared.
  • a silicon oxide film 214, an amorphous silicon film 216, and a metal layer 218 are formed in this order on the first main surface 212a of the silicon substrate 212.
  • the silicon substrate 212 on which the metal layer 218 is formed is annealed to change the amorphous silicon film 216 into a crystalline silicon film 220.
  • a transistor 242 is formed in which a part of the crystalline silicon film 220 serves as a channel.
  • a capacitor 260 is formed adjacent to the transistor 242 in a direction perpendicular to the first main surface 212a and electrically connected to the transistor 242.
  • a semiconductor device 2 including a transistor 242 in which a part of the crystalline silicon film 220 serves as a channel can be formed without using an SOI substrate.
  • the vicinity of the start point region and the vicinity of the end point region of the metal-induced crystallization or metal-induced lateral crystallization in the crystalline silicon film 220 are removed.
  • the crystalline silicon film 220 with good crystallinity can be used as a channel.
  • Figures 24 to 36 are cross-sectional views showing the method for manufacturing the semiconductor device 3 according to the third embodiment.
  • a silicon substrate 312 is prepared.
  • the silicon substrate 312 has a first main surface 312a and a second main surface 312b.
  • the second main surface 312b is the surface opposite to the first main surface 312a.
  • the silicon substrate 312 is a silicon single crystal substrate.
  • a silicon oxide film 314 and an amorphous silicon film 316 are formed in this order on the first main surface 312a of the silicon substrate 312.
  • the silicon oxide film 314 is formed on the first main surface 312a of the silicon substrate 312 by CVD, thermal oxidation, or the like.
  • the amorphous silicon film 316 is formed on the silicon oxide film 314 by CVD or the like.
  • the amorphous silicon film 316 is deposited to the same thickness as the amorphous silicon film 216, for example.
  • the amorphous silicon film 316 is processed into a columnar shape.
  • a thin film for a hard mask 322 is formed on the amorphous silicon film 316 by CVD or the like.
  • the thin film for the hard mask 322 is, for example, a SiN film or a SiO 2 film.
  • a resist mask having an opening in an area other than the area where the amorphous silicon film 316 is to be left is formed by lithography.
  • the amorphous silicon film 316 is etched and removed using the resist mask.
  • the resist mask is removed.
  • the amorphous silicon film 316 is processed into a columnar shape extending in a direction perpendicular to the first main surface 312a.
  • a gettering film 372 and a metal layer 318 are formed.
  • the hard mask 322 is etched and removed by wet etching, dry etching, or the like.
  • a thin film for the gettering film 372 is formed so as to cover the side and upper surface of the amorphous silicon film 316.
  • the thin film for the gettering film 372 is, for example, a SiO 2 film, a SiN film, or a polysilicon film to which impurities are added.
  • the upper surface of the amorphous silicon film 316 is exposed by CMP or the like. This forms the gettering film 372.
  • a metal layer 318 is formed on the amorphous silicon film 316 and the gettering film 372 by CVD, PVD, or the like.
  • the metal layer 318 can be formed in the same manner as the metal layer 118.
  • the silicon substrate 312 on which the metal layer 318 is formed is annealed to change the amorphous silicon film 316 into a crystalline silicon film 320.
  • the amorphous silicon film 316 is crystallized by metal-induced crystallization, metal-induced lateral crystallization, or the like to form the crystalline silicon film 320.
  • the silicon substrate 312 on which the metal layer 318 is formed is annealed at a predetermined temperature.
  • the metal constituting the metal layer 318 diffuses into the amorphous silicon film 316, and the amorphous silicon film 316 is crystallized by metal-induced crystallization or metal-induced lateral crystallization using the metal diffused into the amorphous silicon film 316 as a nucleus to form the crystalline silicon film 320.
  • the metal constituting the metal layer 318 may remain in the crystalline silicon film 320.
  • the concentration of the metal remaining in the crystalline silicon film 320 can be reduced by diffusing the remaining metal from the crystalline silicon film 320 to the silicon oxide film 114 and the gettering film 372.
  • the reliability of the transistor 342, which uses the crystalline silicon film 320 as a channel can be improved.
  • the metal layer 318 is removed by wet etching or the like.
  • the gettering film 372 is etched and removed by dry etching, wet etching, or the like. This makes it possible to prevent the metal in the gettering film 372 from being re-incorporated into the crystalline silicon film 320.
  • a gate insulating film 326 and a gate electrode 328 are formed.
  • the gate insulating film 326 and the gate electrode 328 can be formed in the same manner as the gate insulating film 126 and the gate electrode 128.
  • the gate insulating film 326 and the gate electrode 328 are formed, for example, in the central portion of the crystalline silicon film 320 in a direction perpendicular to the first main surface 312a.
  • an interlayer insulating film 330 is formed.
  • an insulating film for the interlayer insulating film 330 is formed so as to cover the silicon oxide film 314, the crystalline silicon film 320, the gate insulating film 326, and the gate electrode 328.
  • the insulating film for the interlayer insulating film 330 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • the upper surface of the crystalline silicon film 320 is exposed by CMP or the like. This forms the interlayer insulating film 330.
  • the crystalline silicon film 320 is polished to the vicinity of the gate electrode 328 to reduce the film thickness.
  • the vicinity of the starting point region of the metal-induced crystallization or the metal-induced lateral crystallization of the crystalline silicon film 320 is removed.
  • the vicinity of the starting point region of the metal-induced crystallization or the metal-induced lateral crystallization is likely to have poor crystallinity or uneven crystallinity. Therefore, by removing the vicinity of the starting point region of metal-induced crystallization or metal-induced lateral crystallization, the crystalline silicon film 320 with good crystallinity can be used as a channel.
  • ion implantation is performed on the bit line 338 side of the crystalline silicon film 320. For example, a source region (not shown) is formed by ion implantation.
  • n-type impurities such as arsenic and phosphorus are ion-implanted.
  • the source region is electrically connected to the bit line 338.
  • activation annealing is performed by RTA, a heating furnace, or the like.
  • a bit line 338 is formed.
  • an insulating film for the interlayer insulating film 332 is formed on the crystalline silicon film 320 and the interlayer insulating film 330.
  • the insulating film for the interlayer insulating film 332 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the crystalline silicon film 320 by lithography.
  • the insulating film for the interlayer insulating film 332 is etched and removed by dry etching or the like using the resist mask. As a result, a via 334 is formed in which the crystalline silicon film 320 is exposed.
  • a metal film is formed so that the via 334 is filled, and the surface is planarized by CMP or the like.
  • a metal film 336 is formed inside the via 334.
  • the metal film 336 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an insulating film for an interlayer insulating film (not shown) that insulates between the bit lines 338 is formed on the interlayer insulating film 332 and the metal film 336.
  • the insulating film for the interlayer insulating film is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening in a region where the bit line 338 is to be formed is formed by lithography.
  • the insulating film for the interlayer insulating film is etched by dry etching or the like using the resist mask.
  • a trench is formed in which the interlayer insulating film 332 and the metal film 336 are exposed.
  • a metal film for the bit line 338 is formed so that the trench is filled, and the surface is flattened by CMP or the like.
  • the bit line 338 is formed inside the trench.
  • the bit line 338 is formed of titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an interlayer insulating film 340 is formed on the bit line 338 and the interlayer insulating film that insulates between the bit lines 338.
  • the interlayer insulating film 340 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • the first main surface 312a of the first substrate 310 on which the interlayer insulating film 340 has been formed is bonded to a second substrate 390 prepared in advance.
  • the second substrate 390 is a CMOS substrate.
  • the second substrate 390 has a CMOS section 392 and a wiring section 394.
  • the CMOS section 392 includes a silicon substrate 392a and a plurality of transistors 392b.
  • the plurality of transistors 392b include a P-type transistor and an N-type transistor.
  • the wiring section 394 includes a wiring 394a and an interlayer insulating film 394b.
  • the wiring 394a is formed in multiple layers.
  • the interlayer insulating film 394b insulates between the wirings 394a.
  • the first substrate 310 and the second substrate 390 are bonded so that the interlayer insulating film 340 and the wiring section 394 are in contact with each other.
  • the first substrate 310 is thinned by removing the silicon substrate 312, the silicon oxide film 314, a portion of the crystalline silicon film 320, and a portion of the interlayer insulating film 330 from the second main surface 312b side of the silicon substrate 312.
  • grinding and CMP are first performed in this order to polish and remove the silicon substrate 312, the silicon oxide film 314, a portion of the crystalline silicon film 320, and a portion of the interlayer insulating film 330 from the second main surface 312b side.
  • metal that may diffuse into the silicon oxide film 314 is removed together with the silicon oxide film 314, so that it does not remain in the final semiconductor device 3.
  • the crystalline silicon film 320 When polishing a portion of the crystalline silicon film 320, the crystalline silicon film 320 is polished to the vicinity of the gate electrode 328 to reduce the film thickness. In this case, the crystalline silicon film 320 is removed near the end point region of the metal-induced crystallization or metal-induced lateral crystallization of the crystalline silicon film 320.
  • the vicinity of the end point region of metal-induced crystallization or metal-induced lateral crystallization is prone to poor crystallinity or non-uniform crystallinity. Therefore, by removing the vicinity of the end point region of metal-induced crystallization or metal-induced lateral crystallization, the crystalline silicon film 320 with good crystallinity can be used as a channel.
  • ion implantation is performed on the capacitor 360 side of the crystalline silicon film 320.
  • a drain region (not shown) is formed by ion implantation.
  • a transistor 342 is formed in which a channel (not shown) is formed between the source region and the drain region of the crystalline silicon film 320.
  • n-type impurities such as arsenic and phosphorus are ion-implanted.
  • the drain region is electrically connected to the capacitor 360.
  • activation annealing is performed by RTA, a heating furnace, or the like.
  • a pad 354 for the capacitor 360 is formed.
  • an insulating film for the interlayer insulating film 344 is formed on the crystalline silicon film 320 and the interlayer insulating film 330.
  • the insulating film for the interlayer insulating film 344 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the crystalline silicon film 320 by lithography.
  • the insulating film for the interlayer insulating film 344 is etched and removed by dry etching or the like using the resist mask. As a result, a via 346 is formed in which the crystalline silicon film 320 is exposed.
  • a metal film is formed so that the via 346 is filled, and the surface is flattened by CMP or the like.
  • a metal film 348 is formed inside the via 346.
  • the metal film 348 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • an insulating film for the interlayer insulating film 350 is formed on the interlayer insulating film 344 and the metal film 348.
  • the insulating film for the interlayer insulating film 350 is, for example, a SiO2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening is formed on the metal film 348 by lithography.
  • the insulating film for the interlayer insulating film 350 is etched and removed by dry etching or the like using the resist mask. As a result, an opening 352 is formed in which the metal film 348 is exposed. Next, a metal film is formed so as to fill the opening 352, and the surface is planarized by CMP or the like. As a result, a pad 354 is formed inside the opening 352.
  • the pad 354 is formed of, for example, titanium nitride, tungsten, cobalt, molybdenum, or ruthenium.
  • a capacitor 360 is formed adjacent to the transistor 342 in a direction perpendicular to the first main surface 312a and electrically connected to the transistor 342.
  • an insulating film for the interlayer insulating film 356 is formed on the interlayer insulating film 350 and the pad 354.
  • the insulating film for the interlayer insulating film 356 is, for example, a SiO 2 film, a SiOCN film, or a SiOC film.
  • a resist mask having an opening on the pad 354 is formed by lithography.
  • the insulating film for the interlayer insulating film 356 is etched and removed by dry etching or the like using the resist mask.
  • capacitor hole 358 This forms a capacitor hole 358 in which the pad 354 is exposed.
  • a capacitor 360 is formed inside the capacitor hole 358.
  • the capacitor 360 has a structure in which an insulating film is sandwiched between, for example, metal films.
  • an insulating film 362 is formed to cover the upper surface of the interlayer insulating film 356 and the upper surface of the capacitor 360.
  • the semiconductor device 3 is configured as a DRAM having a plurality of memory cells 364.
  • Each memory cell 364 includes a transistor 342 and a capacitor 360 connected in series.
  • a silicon substrate 312 having a first main surface 312a is prepared.
  • a silicon oxide film 314, an amorphous silicon film 316, and a metal layer 318 are formed in this order on the first main surface 312a of the silicon substrate 312.
  • the silicon substrate 312 on which the metal layer 318 is formed is annealed to change the amorphous silicon film 316 into a crystalline silicon film 320.
  • a transistor 342 is formed in which a part of the crystalline silicon film 320 serves as a channel.
  • a capacitor 360 is formed adjacent to the transistor 342 in a direction perpendicular to the first main surface 312a and electrically connected to the transistor 342.
  • a semiconductor device 3 including a transistor 342 in which a part of the crystalline silicon film 320 serves as a channel can be formed without using an SOI substrate.
  • the vicinity of the start point region and the vicinity of the end point region of the metal-induced crystallization or metal-induced lateral crystallization in the crystalline silicon film 320 are removed.
  • the crystalline silicon film 320 with good crystallinity can be used as a channel.

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Abstract

本開示の一態様による半導体装置の製造方法は、第１主面を有するシリコン基板を準備する工程と、前記シリコン基板の前記第１主面の上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜の上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の上に金属層を形成する工程と、前記金属層が形成された前記シリコン基板をアニールすることにより、前記非晶質シリコン膜を結晶シリコン膜に変化させる工程と、前記結晶シリコン膜の一部をチャネルとするトランジスタを形成する工程と、前記第１主面と垂直な方向において前記トランジスタと隣り合い、前記トランジスタと電気的に接続されるキャパシタを形成する工程と、を有する。

Description

半導体装置の製造方法
　本開示は、半導体装置の製造方法に関する。
　基板の上に非晶質シリコン膜と金属膜をこの順に形成し、所定の温度でアニールすることにより非晶質シリコン膜を結晶シリコン膜に変化させる技術が知られている（例えば、特許文献１、２参照）。
特開２００６－３０３２１８号公報 特開２００２－３１３７１９号公報
　本開示は、ＳＯＩ（Silicon On Insulator）基板を用いずに、結晶シリコン膜の一部をチャネルとするトランジスタを含む半導体装置を形成できる技術を提供する。
　本開示の一態様による半導体装置の製造方法は、第１主面を有するシリコン基板を準備する工程と、前記シリコン基板の前記第１主面の上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜の上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の上に金属層を形成する工程と、前記金属層が形成された前記シリコン基板をアニールすることにより、前記非晶質シリコン膜を結晶シリコン膜に変化させる工程と、前記結晶シリコン膜の一部をチャネルとするトランジスタを形成する工程と、前記第１主面と垂直な方向において前記トランジスタと隣り合い、前記トランジスタと電気的に接続されるキャパシタを形成する工程と、を有する。
　本開示によれば、ＳＯＩ基板を用いずに、結晶シリコン膜の一部をチャネルとするトランジスタを含む半導体装置を形成できる。
図１は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図２は、第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図３は、第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図４は、第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図５は、第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図６は、第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図７は、第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図８は、第１実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図９は、第１実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図１０は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図１１は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図１２は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図１３は、第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図１４は、第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図１５は、第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図１６は、第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図１７は、第２実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図１８は、第２実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図１９は、第２実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図２０は、第２実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図２１は、第２実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図２２は、第２実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図２３は、第２実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図２４は、第３実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図２５は、第３実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図２６は、第３実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図２７は、第３実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図２８は、第３実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図２９は、第３実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図３０は、第３実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図３１は、第３実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図３２は、第３実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図３３は、第３実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図３４は、第３実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図３５は、第３実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図３６は、第３実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。
　以下、添付の図面を参照しながら、本開示の限定的でない例示の実施形態について説明する。添付の全図面中、同一又は対応する部材又は部品については、同一又は対応する参照符号を付し、重複する説明を省略する。
　〔第１実施形態〕
　図１から図１２を参照し、第１実施形態に係る半導体装置１の製造方法について説明する。図１から図１２は、第１実施形態に係る半導体装置１の製造方法を示す断面図である。
　まず、図１に示されるように、シリコン基板１１２を準備する。シリコン基板１１２は、第１主面１１２ａと、第２主面１１２ｂとを有する。第２主面１１２ｂは、第１主面１１２ａと反対の面である。本実施形態では、シリコン基板１１２は、シリコン単結晶基板である。
　次に、図２に示されるように、シリコン基板１１２の第１主面１１２ａの上にシリコン酸化膜１１４、非晶質シリコン膜１１６、及び金属層１１８をこの順に形成する。本実施形態では、まず、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）、熱酸化等により、シリコン基板１１２の第１主面１１２ａの上にシリコン酸化膜１１４を形成する。次に、ＣＶＤ等により、シリコン酸化膜１１４の上に非晶質シリコン膜１１６を形成する。次に、ＣＶＤ、物理気相堆積（ＰＶＤ：Physical Vapor Deposition）等により、非晶質シリコン膜１１６の上に金属層１１８を形成する。金属層１１８は、例えばニッケル（Ｎｉ）、ニッケル－アルミニウム合金（Ｎｉ－Ａｌ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）により形成される。次に、合金化アニールを行ってもよい。これにより、金属層１１８の少なくとも一部が非晶質シリコン膜１１６を構成する珪素（Ｓｉ）と反応してシリサイド化する。
　次に、図３に示されるように、金属層１１８が形成されたシリコン基板１１２をアニールすることにより、非晶質シリコン膜１１６を結晶シリコン膜１２０に変化させる。本実施形態では、金属誘起結晶化（ＭＩＣ：Metal-Induced Crystallization）、金属誘起横方向結晶化（ＭＩＬＣ：Metal-Induced Lateral Crystallization）等により、非晶質シリコン膜１１６を結晶化させて結晶シリコン膜１２０を形成する。具体的には、不活性ガス雰囲気において、金属層１１８が形成されたシリコン基板１１２を所定の温度でアニールする。これにより、金属層１１８を構成する金属が非晶質シリコン膜１１６中に拡散し、非晶質シリコン膜１１６中に拡散した金属を核とする金属誘起結晶化又は金属誘起横方向結晶化により非晶質シリコン膜１１６が結晶化して結晶シリコン膜１２０が形成される。このとき、金属層１１８を構成する金属がシリコン酸化膜１１４中にも拡散しうる。次に、ウェットエッチング等により、金属層１１８を除去する。
　次に、図４に示されるように、結晶シリコン膜１２０を柱状に加工する。本実施形態では、まず、ＣＶＤ等により、結晶シリコン膜１２０の上にハードマスク１２２用の薄膜を形成する。ハードマスク１２２用の薄膜は、例えばＳｉＮ膜、ＳｉＯ２膜である。次に、リソグラフィにより、結晶シリコン膜１２０を残す領域以外に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、結晶シリコン膜１２０をエッチングして除去する。次に、レジストマスクを除去する。これにより、結晶シリコン膜１２０が、第１主面１１２ａと垂直な方向に延在する柱状に加工される。
　次に、図５に示されるように、ゲートスタック構造を形成する。本実施形態では、まず、シリコン酸化膜１１４の上に絶縁膜１２４を形成する。絶縁膜１２４は、例えばＳｉＮ膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、熱酸化、ＡＬＤ等により、結晶シリコン膜１２０の側面にゲート絶縁膜１２６用の絶縁膜１２６ａを形成する。絶縁膜１２６ａは、例えばＳｉＯ２膜、Ｈｉｇｈ－ｋ膜である。次に、結晶シリコン膜１２０、ハードマスク１２２、絶縁膜１２４、及び絶縁膜１２６ａを覆うように、ゲート電極１２８用の金属膜１２８ａを形成する。金属膜１２８ａは、例えばタングステン（Ｗ）、コバルト、モリブデン（Ｍｏ）により形成される。
　次に、図６に示されるように、ゲート絶縁膜１２６及びゲート電極１２８を形成する。本実施形態では、まず、エッチバック等により、絶縁膜１２６ａ及び金属膜１２８ａをエッチングし、絶縁膜１２６ａ及び金属膜１２８ａを結晶シリコン膜１２０の側面の一部に残す。次に、ウェットエッチング、ドライエッチング等により、ハードマスク１２２をエッチングして除去する。次に、ウェットエッチング、ドライエッチング等により、絶縁膜１２４をエッチングして除去する。これにより、絶縁膜１２６ａからゲート絶縁膜１２６が形成され、金属膜１２８ａからゲート電極１２８が形成される。ゲート絶縁膜１２６及びゲート電極１２８は、例えば第１主面１１２ａと垂直な方向において結晶シリコン膜１２０の中央部分に形成される。ゲート電極１２８は、ワード線（図示せず）と電気的に接続される。
　次に、図７に示されるように、層間絶縁膜１３０を形成する。本実施形態では、まず、シリコン酸化膜１１４、結晶シリコン膜１２０、ゲート絶縁膜１２６、及びゲート電極１２８を覆うように層間絶縁膜１３０用の絶縁膜を成膜する。層間絶縁膜１３０用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、結晶シリコン膜１２０の上面を露出させる。これにより、層間絶縁膜１３０が形成される。次に、結晶シリコン膜１２０のビット線１３８側へのイオン注入を行う。例えば、イオン注入により、ソース領域（図示せず）が形成される。ソース領域を形成するためのイオン注入においては、例えばヒ素（Ａｓ）、リン（Ｐ）等のｎ型不純物をイオン注入する。ソース領域は、ビット線１３８と電気的に接続される。次に、ＲＴＡ（Rapid Thermal Anneal）、加熱炉等により、活性化アニールを行う。
　次に、図８に示されるように、ビット線１３８を形成する。本実施形態では、まず、結晶シリコン膜１２０及び層間絶縁膜１３０の上に層間絶縁膜１３２用の絶縁膜を成膜する。層間絶縁膜１３２用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、結晶シリコン膜１２０上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜１３２用の絶縁膜をエッチングして除去する。これにより、結晶シリコン膜１２０が露出するビア１３４が形成される。次に、ビア１３４が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、ビア１３４の内部に金属膜１３６が形成される。金属膜１３６は、例えば窒化チタン（ＴｉＮ）、タングステン、コバルト、モリブデン、ルテニウム（Ｒｕ）により形成される。次に、層間絶縁膜１３２及び金属膜１３６の上に、ビット線１３８間を絶縁する層間絶縁膜（図示せず）用の絶縁膜を成膜する。層間絶縁膜用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、ビット線１３８を形成しようとする領域に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜用の絶縁膜をエッチングする。これにより、層間絶縁膜１３２及び金属膜１３６が露出するトレンチが形成される。次に、トレンチが埋め込まれるようにビット線１３８用の金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、トレンチの内部にビット線１３８が形成される。ビット線１３８は、窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、ビット線１３８及び該ビット線１３８間を絶縁する層間絶縁膜の上に層間絶縁膜１４０を形成する。層間絶縁膜１４０は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。
　次に、図９に示されるように、層間絶縁膜１４０まで形成された第１基板１１０の第１主面１１２ａの側を、予め準備した第２基板１９０に接合する。本実施形態では、第２基板１９０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板である。第２基板１９０は、ＣＭＯＳ部１９２と、配線部１９４とを有する。ＣＭＯＳ部１９２は、シリコン基板１９２ａと、複数のトランジスタ１９２ｂとを含む。複数のトランジスタ１９２ｂは、Ｐ型トランジスタと、Ｎ型トランジスタとを含む。配線部１９４は、配線１９４ａと、層間絶縁膜１９４ｂとを含む。配線１９４ａは、多層に形成される。層間絶縁膜１９４ｂは、配線１９４ａ間を絶縁する。第１基板１１０と第２基板１９０とは、層間絶縁膜１４０と配線部１９４とが接するように接合される。
　次に、図１０に示されるように、シリコン基板１１２の第２主面１１２ｂ側からシリコン基板１１２及びシリコン酸化膜１１４を除去することにより、第１基板１１０を薄化する。本実施形態では、まず、グラインディング及びＣＭＰをこの順に行うことにより、第２主面１１２ｂ側からシリコン基板１１２を研磨する。次に、ウェットエッチング、ドライエッチング等により、シリコン酸化膜１１４に対してシリコン基板１１２を選択的にエッチングして除去する。グラインディングの代わりにレーザリフトオフ（Laser Lift Off）やレーザを用いた剥離技術によりシリコン基板１１２を除去してもよい。レーザリフトオフを用いる場合、例えばシリコン基板１１２とシリコン酸化膜１１４との間に剥離層を設け、レーザ照射により剥離層を剥離することによって、剥離層と共にシリコン基板１１２を除去できる。レーザを用いた剥離技術を用いる場合、例えばシリコン基板１１２の内部にレーザ照射により改質層を形成し、改質層を起点としてシリコン基板１１２を除去できる。次に、結晶シリコン膜１２０及び層間絶縁膜１３０に対してシリコン酸化膜１１４を選択的にエッチングして除去する。この場合、シリコン酸化膜１１４中に拡散しうる金属がシリコン酸化膜１１４と共に除去されるため、最終的な半導体装置１に残らない。また、ゲート電極１２８と重ならない、柱状の結晶シリコン膜１２０の長さを、第１基板１１０の全面で均一化することが容易である。これに対し、エッチング選択性を用いる代わりにエッチングを途中で停止して結晶シリコン膜１２０の長さを制御する場合、ゲート電極１２８と重ならない、柱状の結晶シリコン膜１２０の長さを、第１基板１１０の全面で均一化することが困難である。次に、結晶シリコン膜１２０のキャパシタ１６０側へのイオン注入を行う。例えば、イオン注入により、ドレイン領域（図示せず）が形成される。これにより、結晶シリコン膜１２０のソース領域とドレイン領域との間をチャネル（図示せず）とするトランジスタ１４２が形成される。ドレイン領域を形成するためのイオン注入においては、例えばヒ素、リン等のｎ型不純物をイオン注入する。ドレイン領域は、キャパシタ１６０と電気的に接続される。次に、ＲＴＡ、加熱炉等により、活性化アニールを行う。
　次に、図１１に示されるように、キャパシタ１６０用のパッド１５４を形成する。本実施形態では、まず、結晶シリコン膜１２０及び層間絶縁膜１３０の上に層間絶縁膜１４４用の絶縁膜を成膜する。層間絶縁膜１４４用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、結晶シリコン膜１２０上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜１４４用の絶縁膜をエッチングして除去する。これにより、結晶シリコン膜１２０が露出するビア１４６が形成される。次に、ビア１４６が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、ビア１４６の内部に金属膜１４８が形成される。金属膜１４８は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、層間絶縁膜１４４及び金属膜１４８の上に層間絶縁膜１５０用の絶縁膜を成膜する。層間絶縁膜１５０用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、金属膜１４８上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜１５０用の絶縁膜をエッチングして除去する。これにより、金属膜１４８が露出する開口１５２が形成される。次に、開口１５２が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、開口１５２の内部にパッド１５４が形成される。パッド１５４は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。
　次に、図１２に示されるように、第１主面１１２ａと垂直な方向においてトランジスタ１４２と隣り合い、トランジスタ１４２と電気的に接続されるキャパシタ１６０を形成する。本実施形態では、まず、層間絶縁膜１５０及びパッド１５４の上に層間絶縁膜１５６用の絶縁膜を成膜する。層間絶縁膜１５６用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、パッド１５４上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜１５６用の絶縁膜をエッチングして除去する。これにより、パッド１５４が露出するキャパシタ孔１５８が形成される。次に、キャパシタ孔１５８の内部にキャパシタ１６０を形成する。キャパシタ１６０は、例えば金属膜の間に絶縁膜を挟む構造を有する。次に、層間絶縁膜１５６の上面及びキャパシタ１６０の上面を覆う絶縁膜１６２を形成する。
　以上により、第１実施形態に係る半導体装置１が製造される。半導体装置１は、複数のメモリセル１６４を有するＤＲＡＭ（Dynamic Random Access Memory）として構成される。各メモリセル１６４は、直列に接続されたトランジスタ１４２とキャパシタ１６０とを含む。
　以上に説明したように、第１実施形態に係る半導体装置１の製造方法によれば、まず、第１主面１１２ａを有するシリコン基板１１２を準備する。次に、シリコン基板１１２の第１主面１１２ａの上に、シリコン酸化膜１１４、非晶質シリコン膜１１６、及び金属層１１８をこの順に形成する。次に、金属層１１８が形成されたシリコン基板１１２をアニールすることにより、非晶質シリコン膜１１６を結晶シリコン膜１２０に変化させる。次に、結晶シリコン膜１２０の一部をチャネルとするトランジスタ１４２を形成する。次に、第１主面１１２ａと垂直な方向においてトランジスタ１４２と隣り合い、トランジスタ１４２と電気的に接続されるキャパシタ１６０を形成する。この場合、ＳＯＩ基板を用いずに、結晶シリコン膜１２０の一部をチャネルとするトランジスタ１４２を含む半導体装置１を形成できる。
　〔第２実施形態〕
　図１３から図２３を参照し、第２実施形態に係る半導体装置２の製造方法について説明する。図１３から図２３は、第２実施形態に係る半導体装置２の製造方法を示す断面図である。
　まず、図１３に示されるように、シリコン基板２１２を準備する。シリコン基板２１２は、第１主面２１２ａと、第２主面２１２ｂとを有する。第２主面２１２ｂは、第１主面２１２ａと反対の面である。本実施形態では、シリコン基板２１２は、シリコン単結晶基板である。
　次に、図１４に示されるように、シリコン基板２１２の第１主面２１２ａの上にシリコン酸化膜２１４、非晶質シリコン膜２１６、及び金属層２１８をこの順に形成する。本実施形態では、まず、ＣＶＤ、熱酸化等により、シリコン基板２１２の第１主面２１２ａの上にシリコン酸化膜２１４を形成する。次に、ＣＶＤ等により、シリコン酸化膜２１４の上に非晶質シリコン膜２１６を形成する。非晶質シリコン膜２１６は、最終的な半導体装置２に残る結晶シリコン膜２２０の膜厚よりも厚くなるように堆積させる。例えば、非晶質シリコン膜２１６の膜厚は、最終的な半導体装置２に残る結晶シリコン膜２２０の膜厚の２倍以上であってよい。次に、ＣＶＤ、ＰＶＤ等により、非晶質シリコン膜２１６の上に金属層２１８を形成する。金属層２１８は、金属層１１８と同様に形成できる。
　次に、図１５に示されるように、金属層２１８が形成されたシリコン基板２１２をアニールすることにより、非晶質シリコン膜２１６を結晶シリコン膜２２０に変化させる。結晶シリコン膜２２０は、結晶シリコン膜１２０と同様に形成できる。
　次に、図１６に示されるように、結晶シリコン膜２２０を柱状に加工する。本実施形態では、まず、ＣＶＤ等により、結晶シリコン膜２２０の上にハードマスク２２２用の薄膜を形成する。ハードマスク２２２用の薄膜は、例えばＳｉＮ膜、ＳｉＯ２膜である。次に、リソグラフィにより、結晶シリコン膜２２０を残す領域以外に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、結晶シリコン膜２２０をエッチングして除去する。次に、レジストマスクを除去する。これにより、結晶シリコン膜２２０が、第１主面２１２ａと垂直な方向に延在する柱状に加工される。
　次に、図１７に示されるように、ゲート絶縁膜２２６及びゲート電極２２８を形成する。ゲート絶縁膜２２６及びゲート電極２２８は、ゲート絶縁膜１２６及びゲート電極１２８と同様に形成できる。ゲート絶縁膜２２６及びゲート電極２２８は、例えば第１主面２１２ａと垂直な方向において結晶シリコン膜２２０の中央部分に形成される。
　次に、図１８に示されるように、層間絶縁膜２３０を形成する。本実施形態では、まず、シリコン酸化膜２１４、結晶シリコン膜２２０、ゲート絶縁膜２２６、及びゲート電極２２８を覆うように層間絶縁膜２３０用の絶縁膜を成膜する。層間絶縁膜２３０用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、ＣＭＰ等により、結晶シリコン膜２２０の上面を露出させる。これにより、層間絶縁膜２３０が形成される。このとき、ゲート電極２２８の近傍まで結晶シリコン膜２２０を研磨して膜厚を減ずる。この場合、結晶シリコン膜２２０のうち金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍が除去される。金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍は、結晶性が悪くなったり、結晶性が不均一になったりしやすい。このため、金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍を除去することで、結晶性が良好な結晶シリコン膜２２０をチャネルとして利用できる。次に、結晶シリコン膜２２０のビット線２３８側へのイオン注入を行う。例えば、イオン注入により、ソース領域（図示せず）が形成される。ソース領域を形成するためのイオン注入においては、例えばヒ素、リン等のｎ型不純物をイオン注入する。ソース領域は、ビット線２３８と電気的に接続される。次に、ＲＴＡ、加熱炉等により、活性化アニールを行う。
　次に、図１９に示されるように、ビット線２３８を形成する。本実施形態では、まず、結晶シリコン膜２２０及び層間絶縁膜２３０の上に層間絶縁膜２３２用の絶縁膜を成膜する。層間絶縁膜２３２用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、結晶シリコン膜２２０上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜２３２用の絶縁膜をエッチングして除去する。これにより、結晶シリコン膜２２０が露出するビア２３４が形成される。次に、ビア２３４が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、ビア２３４の内部に金属膜２３６が形成される。金属膜２３６は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、層間絶縁膜２３２及び金属膜２３６の上に、ビット線２３８間を絶縁する層間絶縁膜（図示せず）用の絶縁膜を成膜する。層間絶縁膜用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、ビット線２３８を形成しようとする領域に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜用の絶縁膜をエッチングする。これにより、層間絶縁膜２３２及び金属膜２３６が露出するトレンチが形成される。次に、トレンチが埋め込まれるようにビット線２３８用の金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、トレンチの内部にビット線２３８が形成される。ビット線２３８は、窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、ビット線２３８及び該ビット線２３８間を絶縁する層間絶縁膜の上に層間絶縁膜２４０を形成する。層間絶縁膜２４０は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。
　次に、図２０に示されるように、層間絶縁膜２４０まで形成された第１基板２１０の第１主面２１２ａの側を、予め準備した第２基板２９０に接合する。本実施形態では、第２基板２９０は、ＣＭＯＳ基板である。第２基板２９０は、ＣＭＯＳ部２９２と、配線部２９４とを有する。ＣＭＯＳ部２９２は、シリコン基板２９２ａと、複数のトランジスタ２９２ｂとを含む。複数のトランジスタ２９２ｂは、Ｐ型トランジスタと、Ｎ型トランジスタとを含む。配線部２９４は、配線２９４ａと、層間絶縁膜２９４ｂとを含む。配線２９４ａは、多層に形成される。層間絶縁膜２９４ｂは、配線２９４ａ間を絶縁する。第１基板２１０と第２基板２９０とは、層間絶縁膜２４０と配線部２９４とが接するように接合される。
　次に、図２１に示されるように、シリコン基板２１２の第２主面２１２ｂ側からシリコン基板２１２、シリコン酸化膜２１４、結晶シリコン膜２２０の一部、及び層間絶縁膜２３０の一部を除去することにより、第１基板２１０を薄化する。本実施形態では、まず、グラインディング及びＣＭＰをこの順に行うことにより、第２主面２１２ｂ側からシリコン基板２１２、シリコン酸化膜２１４、結晶シリコン膜２２０の一部、及び層間絶縁膜２３０の一部を研磨して除去する。この場合、シリコン酸化膜２１４中に拡散しうる金属がシリコン酸化膜２１４と共に除去されるため、最終的な半導体装置２に残らない。結晶シリコン膜２２０の一部を研磨する際、ゲート電極２２８の近傍まで結晶シリコン膜２２０を研磨して膜厚を減ずる。この場合、結晶シリコン膜２２０のうち金属誘起結晶化又は金属誘起横方向結晶化の終点領域近傍が除去される。金属誘起結晶化又は金属誘起横方向結晶化の終点領域近傍は、結晶性が悪くなったり、結晶性が不均一になったりしやすい。このため、金属誘起結晶化又は金属誘起横方向結晶化の終点領域近傍を除去することで、結晶性が良好な結晶シリコン膜２２０をチャネルとして利用できる。次に、結晶シリコン膜２２０のキャパシタ２６０側へのイオン注入を行う。例えば、イオン注入により、ドレイン領域（図示せず）が形成される。これにより、結晶シリコン膜２２０のソース領域とドレイン領域との間をチャネル（図示せず）とするトランジスタ２４２が形成される。ドレイン領域を形成するためのイオン注入においては、例えばヒ素、リン等のｎ型不純物をイオン注入する。ドレイン領域は、キャパシタ２６０と電気的に接続される。次に、ＲＴＡ、加熱炉等により、活性化アニールを行う。
　次に、図２２に示されるように、キャパシタ２６０用のパッド２５４を形成する。本実施形態では、まず、結晶シリコン膜２２０及び層間絶縁膜２３０の上に層間絶縁膜２４４用の絶縁膜を成膜する。層間絶縁膜２４４用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、結晶シリコン膜２２０上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜２４４用の絶縁膜をエッチングして除去する。これにより、結晶シリコン膜２２０が露出するビア２４６が形成される。次に、ビア２４６が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、ビア２４６の内部に金属膜２４８が形成される。金属膜２４８は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、層間絶縁膜２４４及び金属膜２４８の上に層間絶縁膜２５０用の絶縁膜を成膜する。層間絶縁膜２５０用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、金属膜２４８上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜２５０用の絶縁膜をエッチングして除去する。これにより、金属膜２４８が露出する開口２５２が形成される。次に、開口２５２が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、開口２５２の内部にパッド２５４が形成される。パッド２５４は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。
　次に、図２３に示されるように、第１主面２１２ａと垂直な方向においてトランジスタ２４２と隣り合い、トランジスタ２４２と電気的に接続されるキャパシタ２６０を形成する。本実施形態では、まず、層間絶縁膜２５０及びパッド２５４の上に層間絶縁膜２５６用の絶縁膜を成膜する。層間絶縁膜２５６用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、パッド２５４上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜２５６用の絶縁膜をエッチングして除去する。これにより、パッド２５４が露出するキャパシタ孔２５８が形成される。次に、キャパシタ孔２５８の内部にキャパシタ２６０を形成する。キャパシタ２６０は、例えば金属膜の間に絶縁膜を挟む構造を有する。次に、層間絶縁膜２５６の上面及びキャパシタ２６０の上面を覆う絶縁膜２６２を形成する。
　以上により、第２実施形態に係る半導体装置２が製造される。半導体装置２は、複数のメモリセル２６４を有するＤＲＡＭとして構成される。各メモリセル２６４は、直列に接続されたトランジスタ２４２とキャパシタ２６０とを含む。
　以上に説明したように、第２実施形態に係る半導体装置２の製造方法によれば、まず、第１主面２１２ａを有するシリコン基板２１２を準備する。次に、シリコン基板２１２の第１主面２１２ａの上に、シリコン酸化膜２１４、非晶質シリコン膜２１６、及び金属層２１８をこの順に形成する。次に、金属層２１８が形成されたシリコン基板２１２をアニールすることにより、非晶質シリコン膜２１６を結晶シリコン膜２２０に変化させる。次に、結晶シリコン膜２２０の一部をチャネルとするトランジスタ２４２を形成する。次に、第１主面２１２ａと垂直な方向においてトランジスタ２４２と隣り合い、トランジスタ２４２と電気的に接続されるキャパシタ２６０を形成する。この場合、ＳＯＩ基板を用いずに、結晶シリコン膜２２０の一部をチャネルとするトランジスタ２４２を含む半導体装置２を形成できる。
　また、第２実施形態に係る半導体装置２の製造方法によれば、結晶シリコン膜２２０のうち金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍及び終点領域近傍を除去する。この場合、結晶性が良好な結晶シリコン膜２２０をチャネルとして利用できる。
　〔第３実施形態〕
　図２４から図３６を参照し、第３実施形態に係る半導体装置３の製造方法について説明する。図２４から図３６は、第３実施形態に係る半導体装置３の製造方法を示す断面図である。
　まず、図２４に示されるように、シリコン基板３１２を準備する。シリコン基板３１２は、第１主面３１２ａと、第２主面３１２ｂとを有する。第２主面３１２ｂは、第１主面３１２ａと反対の面である。本実施形態では、シリコン基板３１２は、シリコン単結晶基板である。
　次に、図２５に示されるように、シリコン基板３１２の第１主面３１２ａの上にシリコン酸化膜３１４及び非晶質シリコン膜３１６をこの順に形成する。本実施形態では、まず、ＣＶＤ、熱酸化等により、シリコン基板３１２の第１主面３１２ａの上にシリコン酸化膜３１４を形成する。次に、ＣＶＤ等により、シリコン酸化膜３１４の上に非晶質シリコン膜３１６を形成する。非晶質シリコン膜３１６は、例えば非晶質シリコン膜２１６と同じ膜厚で堆積させる。
　次に、図２６に示されるように、非晶質シリコン膜３１６を柱状に加工する。本実施形態では、まず、ＣＶＤ等により、非晶質シリコン膜３１６の上にハードマスク３２２用の薄膜を形成する。ハードマスク３２２用の薄膜は、例えばＳｉＮ膜、ＳｉＯ２膜である。次に、リソグラフィにより、非晶質シリコン膜３１６を残す領域以外に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、非晶質シリコン膜３１６をエッチングして除去する。次に、レジストマスクを除去する。これにより、非晶質シリコン膜３１６が、第１主面３１２ａと垂直な方向に延在する柱状に加工される。
　次に、図２７に示されるように、ゲッタリング膜３７２及び金属層３１８を形成する。本実施形態では、まず、ウェットエッチング、ドライエッチング等により、ハードマスク３２２をエッチングして除去する。次に、非晶質シリコン膜３１６の側面及び上面を覆うようにゲッタリング膜３７２用の薄膜を形成する。ゲッタリング膜３７２用の薄膜は、例えばＳｉＯ２膜、ＳｉＮ膜、不純物が添加されたポリシリコン膜である。次に、ＣＭＰ等により、非晶質シリコン膜３１６の上面を露出させる。これにより、ゲッタリング膜３７２が形成される。次に、ＣＶＤ、ＰＶＤ等により、非晶質シリコン膜３１６及びゲッタリング膜３７２の上に金属層３１８を形成する。金属層３１８は、金属層１１８と同様に形成できる。
　次に、図２８に示されるように、金属層３１８が形成されたシリコン基板３１２をアニールすることにより、非晶質シリコン膜３１６を結晶シリコン膜３２０に変化させる。本実施形態では、金属誘起結晶化、金属誘起横方向結晶化等により、非晶質シリコン膜３１６を結晶化させて結晶シリコン膜３２０を形成する。具体的には、不活性ガス雰囲気において、金属層３１８が形成されたシリコン基板３１２を所定の温度でアニールする。これにより、金属層３１８を構成する金属が非晶質シリコン膜３１６中に拡散し、非晶質シリコン膜３１６中に拡散した金属を核とする金属誘起結晶化又は金属誘起横方向結晶化により非晶質シリコン膜３１６が結晶化して結晶シリコン膜３２０が形成される。このとき、結晶シリコン膜３２０中には、金属層３１８を構成する金属が残存しうる。アニールにより、結晶シリコン膜３２０からシリコン酸化膜１１４及びゲッタリング膜３７２へ残留金属を拡散させることで、結晶シリコン膜３２０中に残存する金属の濃度を低減できる。その結果、結晶シリコン膜３２０をチャネルとするトランジスタ３４２の信頼性を向上させることができる。次に、ウェットエッチング等により、金属層３１８を除去する。
　次に、図２９に示されるように、ドライエッチング、ウェットエッチング等により、ゲッタリング膜３７２をエッチングして除去する。これにより、ゲッタリング膜３７２中の金属が再び結晶シリコン膜３２０に取り込まれることを防止できる。
　次に、図３０に示されるように、ゲート絶縁膜３２６及びゲート電極３２８を形成する。ゲート絶縁膜３２６及びゲート電極３２８は、ゲート絶縁膜１２６及びゲート電極１２８と同様に形成できる。ゲート絶縁膜３２６及びゲート電極３２８は、例えば第１主面３１２ａと垂直な方向において結晶シリコン膜３２０の中央部分に形成される。
　次に、図３１に示されるように、層間絶縁膜３３０を形成する。本実施形態では、まず、シリコン酸化膜３１４、結晶シリコン膜３２０、ゲート絶縁膜３２６、及びゲート電極３２８を覆うように層間絶縁膜３３０用の絶縁膜を成膜する。層間絶縁膜３３０用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、ＣＭＰ等により、結晶シリコン膜３２０の上面を露出させる。これにより、層間絶縁膜３３０が形成される。このとき、ゲート電極３２８の近傍まで結晶シリコン膜３２０を研磨して膜厚を減ずる。この場合、結晶シリコン膜３２０のうち金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍が除去される。金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍は、結晶性が悪くなったり、結晶性が不均一になったりしやすい。このため、金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍を除去することで、結晶性が良好な結晶シリコン膜３２０をチャネルとして利用できる。次に、結晶シリコン膜３２０のビット線３３８側へのイオン注入を行う。例えば、イオン注入により、ソース領域（図示せず）が形成される。ソース領域を形成するためのイオン注入においては、例えばヒ素、リン等のｎ型不純物をイオン注入する。ソース領域は、ビット線３３８と電気的に接続される。次に、ＲＴＡ、加熱炉等により、活性化アニールを行う。
　次に、図３２に示されるように、ビット線３３８を形成する。本実施形態では、まず、結晶シリコン膜３２０及び層間絶縁膜３３０の上に層間絶縁膜３３２用の絶縁膜を成膜する。層間絶縁膜３３２用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、結晶シリコン膜３２０上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜３３２用の絶縁膜をエッチングして除去する。これにより、結晶シリコン膜３２０が露出するビア３３４が形成される。次に、ビア３３４が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、ビア３３４の内部に金属膜３３６が形成される。金属膜３３６は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、層間絶縁膜３３２及び金属膜３３６の上に、ビット線３３８間を絶縁する層間絶縁膜（図示せず）用の絶縁膜を成膜する。層間絶縁膜用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、ビット線３３８を形成しようとする領域に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜用の絶縁膜をエッチングする。これにより、層間絶縁膜３３２及び金属膜３３６が露出するトレンチが形成される。次に、トレンチが埋め込まれるようにビット線３３８用の金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、トレンチの内部にビット線３３８が形成される。ビット線３３８は、窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、ビット線３３８及び該ビット線３３８間を絶縁する層間絶縁膜の上に層間絶縁膜３４０を形成する。層間絶縁膜３４０は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。
　次に、図３３に示されるように、層間絶縁膜３４０まで形成された第１基板３１０の第１主面３１２ａの側を、予め準備した第２基板３９０に接合する。本実施形態では、第２基板３９０は、ＣＭＯＳ基板である。第２基板３９０は、ＣＭＯＳ部３９２と、配線部３９４とを有する。ＣＭＯＳ部３９２は、シリコン基板３９２ａと、複数のトランジスタ３９２ｂとを含む。複数のトランジスタ３９２ｂは、Ｐ型トランジスタと、Ｎ型トランジスタとを含む。配線部３９４は、配線３９４ａと、層間絶縁膜３９４ｂとを含む。配線３９４ａは、多層に形成される。層間絶縁膜３９４ｂは、配線３９４ａ間を絶縁する。第１基板３１０と第２基板３９０とは、層間絶縁膜３４０と配線部３９４とが接するように接合される。
　次に、図３４に示されるように、シリコン基板３１２の第２主面３１２ｂ側からシリコン基板３１２、シリコン酸化膜３１４、結晶シリコン膜３２０の一部、及び層間絶縁膜３３０の一部を除去することにより、第１基板３１０を薄化する。本実施形態では、まず、グラインディング及びＣＭＰをこの順に行うことにより、第２主面３１２ｂ側からシリコン基板３１２、シリコン酸化膜３１４、結晶シリコン膜３２０の一部、及び層間絶縁膜３３０の一部を研磨して除去する。この場合、シリコン酸化膜３１４中に拡散しうる金属がシリコン酸化膜３１４と共に除去されるため、最終的な半導体装置３に残らない。結晶シリコン膜３２０の一部を研磨する際、ゲート電極３２８の近傍まで結晶シリコン膜３２０を研磨して膜厚を減ずる。この場合、結晶シリコン膜３２０のうち金属誘起結晶化又は金属誘起横方向結晶化の終点領域近傍が除去される。金属誘起結晶化又は金属誘起横方向結晶化の終点領域近傍は、結晶性が悪くなったり、結晶性が不均一になったりしやすい。このため、金属誘起結晶化又は金属誘起横方向結晶化の終点領域近傍を除去することで、結晶性が良好な結晶シリコン膜３２０をチャネルとして利用できる。次に、結晶シリコン膜３２０のキャパシタ３６０側へのイオン注入を行う。例えば、イオン注入により、ドレイン領域（図示せず）が形成される。これにより、結晶シリコン膜３２０のソース領域とドレイン領域との間をチャネル（図示せず）とするトランジスタ３４２が形成される。ドレイン領域を形成するためのイオン注入においては、例えばヒ素、リン等のｎ型不純物をイオン注入する。ドレイン領域は、キャパシタ３６０と電気的に接続される。次に、ＲＴＡ、加熱炉等により、活性化アニールを行う。
　次に、図３５に示されるように、キャパシタ３６０用のパッド３５４を形成する。本実施形態では、まず、結晶シリコン膜３２０及び層間絶縁膜３３０の上に層間絶縁膜３４４用の絶縁膜を成膜する。層間絶縁膜３４４用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、結晶シリコン膜３２０上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜３４４用の絶縁膜をエッチングして除去する。これにより、結晶シリコン膜３２０が露出するビア３４６が形成される。次に、ビア３４６が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、ビア３４６の内部に金属膜３４８が形成される。金属膜３４８は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。次に、層間絶縁膜３４４及び金属膜３４８の上に層間絶縁膜３５０用の絶縁膜を成膜する。層間絶縁膜３５０用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、金属膜３４８上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜３５０用の絶縁膜をエッチングして除去する。これにより、金属膜３４８が露出する開口３５２が形成される。次に、開口３５２が埋め込まれるように金属膜を成膜し、ＣＭＰ等により表面を平坦化する。これにより、開口３５２の内部にパッド３５４が形成される。パッド３５４は、例えば窒化チタン、タングステン、コバルト、モリブデン、ルテニウムにより形成される。
　次に、図３６に示されるように、第１主面３１２ａと垂直な方向においてトランジスタ３４２と隣り合い、トランジスタ３４２と電気的に接続されるキャパシタ３６０を形成する。本実施形態では、まず、層間絶縁膜３５０及びパッド３５４の上に層間絶縁膜３５６用の絶縁膜を成膜する。層間絶縁膜３５６用の絶縁膜は、例えばＳｉＯ２膜、ＳｉＯＣＮ膜、ＳｉＯＣ膜である。次に、リソグラフィにより、パッド３５４上に開口を有するレジストマスクを形成する。次に、レジストマスクを用いて、ドライエッチング等により層間絶縁膜３５６用の絶縁膜をエッチングして除去する。これにより、パッド３５４が露出するキャパシタ孔３５８が形成される。次に、キャパシタ孔３５８の内部にキャパシタ３６０を形成する。キャパシタ３６０は、例えば金属膜の間に絶縁膜を挟む構造を有する。次に、層間絶縁膜３５６の上面及びキャパシタ３６０の上面を覆う絶縁膜３６２を形成する。
　以上により、第３実施形態に係る半導体装置３が製造される。半導体装置３は、複数のメモリセル３６４を有するＤＲＡＭとして構成される。各メモリセル３６４は、直列に接続されたトランジスタ３４２とキャパシタ３６０とを含む。
　以上に説明したように、第３実施形態に係る半導体装置３の製造方法によれば、まず、第１主面３１２ａを有するシリコン基板３１２を準備する。次に、シリコン基板３１２の第１主面３１２ａの上に、シリコン酸化膜３１４、非晶質シリコン膜３１６、及び金属層３１８をこの順に形成する。次に、金属層３１８が形成されたシリコン基板３１２をアニールすることにより、非晶質シリコン膜３１６を結晶シリコン膜３２０に変化させる。次に、結晶シリコン膜３２０の一部をチャネルとするトランジスタ３４２を形成する。次に、第１主面３１２ａと垂直な方向においてトランジスタ３４２と隣り合い、トランジスタ３４２と電気的に接続されるキャパシタ３６０を形成する。この場合、ＳＯＩ基板を用いずに、結晶シリコン膜３２０の一部をチャネルとするトランジスタ３４２を含む半導体装置３を形成できる。
　また、第３実施形態に係る半導体装置３の製造方法によれば、結晶シリコン膜３２０のうち金属誘起結晶化又は金属誘起横方向結晶化の始点領域近傍及び終点領域近傍を除去する。この場合、結晶性が良好な結晶シリコン膜３２０をチャネルとして利用できる。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲及びその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
　本国際出願は、２０２３年１１月１６日に出願した日本国特許出願第２０２３－１９４９５２号に基づく優先権を主張するものであり、当該出願の全内容を本国際出願に援用する。
　１、２、３　半導体装置
　１１２、２１２、３１２　シリコン基板
　１１２ａ、２１２ａ、３１２ａ　第１主面
　１１４、２１４、３１４　シリコン酸化膜
　１１６、２１６、３１６　非晶質シリコン膜
　１１８、２１８、３１８　金属層
　１２０、２２０、３２０　結晶シリコン膜
　１４２、２４２、３４２　トランジスタ
　１６０、２６０、３６０　キャパシタ

Claims (10)

  1. 　第１主面を有するシリコン基板を準備する工程と、
    　前記シリコン基板の前記第１主面の上にシリコン酸化膜を形成する工程と、
    　前記シリコン酸化膜の上に非晶質シリコン膜を形成する工程と、
    　前記非晶質シリコン膜の上に金属層を形成する工程と、
    　前記金属層が形成された前記シリコン基板をアニールすることにより、前記非晶質シリコン膜を結晶シリコン膜に変化させる工程と、
    　前記結晶シリコン膜の一部をチャネルとするトランジスタを形成する工程と、
    　前記第１主面と垂直な方向において前記トランジスタと隣り合い、前記トランジスタと電気的に接続されるキャパシタを形成する工程と、
    　を有する、半導体装置の製造方法。
  2. 　前記トランジスタを形成する工程は、
    　前記シリコン基板の前記第１主面の側を第２シリコン基板に接合する工程と、
    　前記第２シリコン基板に接合された前記シリコン基板の前記第１主面と反対の第２主面の側から前記シリコン基板及び前記シリコン酸化膜を除去する工程と、
    　を含む、
    　請求項１に記載の半導体装置の製造方法。
  3. 　前記第２シリコン基板は、ＣＭＯＳ基板である、
    　請求項２に記載の半導体装置の製造方法。
  4. 　前記結晶シリコン膜は、前記シリコン酸化膜と接する第１面と、前記第１面と反対の第２面とを有し、
    　前記トランジスタを形成する工程は、前記結晶シリコン膜の前記第２面を研磨して膜厚を減ずる工程を含む、
    　請求項３に記載の半導体装置の製造方法。
  5. 　前記トランジスタを形成する工程は、前記シリコン基板及び前記シリコン酸化膜を除去する工程の後に、前記結晶シリコン膜の前記第１面を研磨して膜厚を減ずる工程を含む、
    　請求項４に記載の半導体装置の製造方法。
  6. 　前記シリコン基板及び前記シリコン酸化膜を除去する工程は、レーザリフトオフ又はレーザを用いた剥離技術により前記シリコン基板を除去することを含む、
    　請求項２に記載の半導体装置の製造方法。
  7. 　前記結晶シリコン膜に変化させる工程と前記トランジスタを形成する工程との間に、前記結晶シリコン膜を前記第１主面と垂直な方向に延在する柱状に加工する工程を有する、
    　請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  8. 　前記非晶質シリコン膜を形成する工程と前記金属層を形成する工程との間に、前記非晶質シリコン膜を前記第１主面と垂直な方向に延在する柱状に加工する工程を有する、
    　請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  9. 　前記柱状に加工する工程と前記金属層を形成する工程との間に、前記非晶質シリコン膜の側面を覆うゲッタリング膜を形成する工程を有する、
    　請求項８に記載の半導体装置の製造方法。
  10. 　前記金属層を形成する工程の後に、前記ゲッタリング膜を除去する工程を有する、
    　請求項９に記載の半導体装置の製造方法。
PCT/JP2024/039389 2023-11-16 2024-11-06 半導体装置の製造方法 Pending WO2025105252A1 (ja)

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