WO2025100300A1 - 多層基板、多層基板の製造方法及び電子機器 - Google Patents

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multilayer substrate
conductor
layer
multilayer
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寛己 山田
敬一 市川
直樹 郷地
伸郎 池本
貴博 馬場
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers

Definitions

  • the present invention relates to a multilayer substrate formed by stacking multiple base layers, a method for manufacturing the multilayer substrate, and an electronic device equipped with the multilayer substrate.
  • Patent Document 1 shows a support for an electronic device with a step that makes use of the properties of a thermoplastic liquid crystal polymer.
  • the document shows an electronic device in which a support made of a film or a laminated structure thereof has a step with a slope formed by drawing.
  • the support of the electronic device described in Patent Document 1 is composed of a three-dimensional thermoplastic liquid crystal polymer, but this support is a structure in which the conductor pattern is formed only on its surface layer. Therefore, the degree of freedom in providing wiring on the support is low.
  • the object of the present invention is to provide a multilayer board that allows a high degree of freedom in forming conductor patterns, a method for manufacturing the multilayer board, and an electronic device that includes the multilayer board.
  • a multilayer substrate including a plurality of base layers and conductor patterns, the base layers being stacked,
  • Each of the first and second portions has a constant or substantially constant thickness between the front and rear surfaces facing each other, the first portion being continuous with the second portion, a front surface of the first portion is a convex curved surface, and a rear surface of the first portion is a concave curved surface facing the convex curved surface and providing the multilayer substrate with the thickness;
  • the front and back surfaces of the second portion are flat,
  • Each of the base layers is continuous from the first portion to the second portion, At least a portion of the conductor pattern is continuous from the first portion to the second portion inside the multilayer substrate.
  • a method for manufacturing a multilayer substrate includes: a connection conductor provided in the first portion, the connection conductor being electrically connected to the conductor pattern formed inside the multilayer substrate and forming a conductive path in the stacking direction, the first portion and the second portion of the multilayer substrate are formed by hot pressing the base layers in a stacked state, A conductive paste is filled into the openings in the lamination direction, and the conductive paste is formed as the conductive paths by hot pressing.
  • An electronic device as an example of the present disclosure includes: an electronic device including the multilayer substrate and an electronic component, The electronic component is disposed inside the first portion or in the second portion.
  • the present invention provides a multilayer substrate with a high degree of freedom in forming conductor patterns, a method for manufacturing the multilayer substrate, and an electronic device equipped with the multilayer substrate.
  • FIG. 1 is a perspective view of a multilayer substrate 101 according to the first preferred embodiment.
  • 2 is a plan view of the multilayer substrate 101, and the lower part of FIG. 2 is a cross-sectional view of the multilayer substrate 101 taken along a dashed line shown in the upper part of FIG.
  • FIG. 3 is a cross-sectional view of a multilayer substrate 102 according to the second embodiment.
  • FIG. 4 is a cross-sectional view of an electronic device 201 according to the third embodiment.
  • FIG. 5 is a cross-sectional view of an electronic device 202 according to the fourth embodiment.
  • FIG. 6 is a cross-sectional view of another electronic device 203 according to the fourth embodiment.
  • FIG. 7 is a plan view of an electronic device 204 according to the fifth embodiment, and the lower part of FIG. 7 is a cross-sectional view of the electronic device 204 taken along the dashed line shown in the upper part.
  • the upper part of Fig. 8 is a plan view of a multilayer substrate 107 according to a sixth embodiment, and the lower part of Fig. 8 is a cross-sectional view of an electronic device 205 including the multilayer substrate 107 shown in the upper part of Fig. 8 .
  • FIG. 9 is a plan view of another multilayer substrate 108 according to the sixth embodiment.
  • FIG. 10 is a cross-sectional view of an electronic device 206 according to a seventh embodiment, which is configured by mounting a multilayer substrate 109 on which electronic components 65 are mounted on a circuit board 60.
  • FIG. 11 is a cross-sectional view of an electronic device 207 according to the seventh embodiment, which is configured by mounting a multilayer substrate 110 on which electronic components 66 are mounted, on a circuit board 60.
  • FIG. 12 is a cross-sectional view of an electronic device 208 according to the seventh embodiment, which is configured by mounting a multilayer substrate 111 on which electronic components 65 and 66 are mounted, on a circuit board 60.
  • 13 is a plan view of an electronic device 209 according to the eighth embodiment, and the lower part of FIG.
  • FIG. 13 is a cross-sectional view of the electronic device 209 taken along the dashed line in the upper part of FIG. 14 is a plan view of another multilayer substrate 113 according to the eighth embodiment, and the lower part of FIG. 14 is a cross-sectional view of the multilayer substrate 113 taken along the dashed line in the upper part of FIG.
  • An upper part of Fig. 15 is a plan view of an electronic device 210 according to a ninth embodiment, and a lower part of Fig. 15 is a cross-sectional view taken along a dashed line in the upper part of Fig. 15 .
  • the upper part of Fig. 16 is a plan view of another electronic device 211 according to the ninth embodiment, and the lower part of Fig.
  • FIG. 16 is a cross-sectional view taken along the dashed line in the upper part of Fig. 16 .
  • the upper part of Fig. 17 is a plan view of a multilayer substrate 115 according to the tenth embodiment, and the lower part of Fig. 17 is a cross-sectional view taken along the dashed line in the upper part of Fig. 17.
  • FIG. 18 is a perspective view of a multilayer substrate 116 according to the eleventh embodiment.
  • the upper part of FIG. 19 is a plan view of electronic device 212 including multilayer substrate 116, and the lower part of FIG. 19 is a cross-sectional view taken along the dashed line shown in the upper part of FIG. FIG.
  • FIG. 20 is a perspective view of a multilayer substrate 117A according to the twelfth preferred embodiment.
  • the upper part of FIG. 21 is a cross-sectional view taken along the dashed line in FIG.
  • FIG. 22 is a cross-sectional view of another multilayer substrate 117B according to the twelfth embodiment.
  • FIG. 23 is a cross-sectional view taken along the dashed line in FIG.
  • FIG. 24 is a perspective view of an electronic device 213 including a multilayer substrate 118 according to the thirteenth embodiment and electronic components 62 mounted thereon.
  • the upper part of Fig. 25 is a perspective view of an electronic device 214 including a multilayer substrate 119 according to the fourteenth embodiment and electronic components 62 mounted thereon.
  • FIG. 25 is a cross-sectional view taken along the dashed line in the upper part of Fig. 25.
  • FIG. 26 is a diagram showing another multilayer substrate 120 according to the fourteenth embodiment.
  • the upper part of FIG. 27 is a perspective view of a multilayer substrate 121 according to the fifteenth embodiment, and the lower part of FIG. 27 is a vertical cross-sectional view taken at the position indicated by the dashed dotted line in the upper part of FIG. 28A to 28C are cross-sectional views of a multilayer substrate according to the sixteenth embodiment.
  • 29A to 29C are cross-sectional views of a multilayer substrate according to the sixteenth embodiment.
  • Figure 30 is a cross-sectional view of a multilayer board according to the sixteenth embodiment, and is an example of a multilayer board having conductor patterns 81, 82 as signal lines and conductor patterns 49A, 49B as two ground conductor layers sandwiching them in the stacking direction.
  • FIG. 31 is a cross-sectional view of a multilayer substrate according to a sixteenth embodiment, showing some examples of the positions at which conductor patterns serving as ground conductor layers are formed.
  • FIG. 32 is a cross-sectional view of a main part of an electronic device 215 according to the seventeenth embodiment.
  • the upper part of Figure 33 is an oblique view of electronic device 216 relating to the 18th embodiment
  • the middle part of Figure 33 is a vertical cross-sectional view of multilayer substrate 122 at part X-X in the upper part of Figure 33
  • the lower part of Figure 33 is a vertical cross-sectional view of multilayer substrate 122 at part Y-Y in the upper part of Figure 33
  • FIG. 34 is a plan view of some other multilayer substrates according to the eighteenth embodiment.
  • the upper and lower parts of FIG. 35 are cross-sectional views of another multilayer substrate according to the eighteenth embodiment.
  • FIG. 36 is a cross-sectional view of some other multilayer substrates according to the eighteenth embodiment.
  • FIG. 37 is a plan view of electronic device 217 including multilayer substrate 123 and electronic components 62 and 65, and the lower part of FIG. 37 is a vertical cross-sectional view taken along the dashed line in the upper part.
  • the upper part of Fig. 38 is a partial cross-sectional view of electronic device 217.
  • the lower part of Fig. 38 is a transverse cross-sectional view taken along the dashed line in the upper part of Fig. 38.
  • FIG. 39 is a plan view of another electronic device according to the nineteenth embodiment.
  • the upper part of FIG. 40 is a plan view of an electronic device 218 including a multilayer substrate 124 and an electronic component 62, and the lower part of FIG. 40 is a vertical cross-sectional view taken along the dashed line in the upper part.
  • FIG. 41 is a partial cross-sectional view of electronic device 218.
  • the middle part of Fig. 41 is a cross-sectional view taken along the dashed line at the upper part of the upper part of Fig. 41
  • the lower part of Fig. 41 is a cross-sectional view taken along the dashed line at the lower part of the upper part of Fig. 41.
  • FIG. 42 is a perspective view of electronic devices 219 and 220 according to the twenty-first embodiment.
  • the upper part of FIG. 43 is a partial cross-sectional view of the first part 10 of the electronic device 219 shown in the upper part of FIG. 42, and the lower part of FIG.
  • FIG. 43 is a partial cross-sectional view of the first part 10 of the electronic device 220 shown in the lower part of FIG. 42.
  • FIG. 44 is an example of a plan view of a multi-layer board viewed from a protruding direction of the multi-layer board due to the presence of convex and concave curved surfaces of the multi-layer board.
  • Fig. 1 is a perspective view of a multilayer substrate 101 according to the first embodiment.
  • the upper part of Fig. 2 is a plan view of the multilayer substrate 101, and the lower part of Fig. 2 is a cross-sectional view of the multilayer substrate 101 shown in the upper part of Fig. 2 taken along a dashed line.
  • the multilayer board 101 is a multilayer board formed by stacking multiple substrate layers 9.
  • each substrate layer is integrated, so no lines are visible between adjacent substrate layers. Therefore, the substrate layer 9 in the figure is not a symbol that refers to a single substrate layer, but rather a single symbol that represents multiple substrate layers. This is the same for the other figures shown below.
  • the multilayer substrate 101 includes a first portion 10 having a constant or approximately constant thickness between the opposing front and back surfaces, and a second portion 20 continuous with the first portion 10.
  • the surface of the first portion 10 is at least one convex surface PS, and the back surface of the first portion 10 is a concave surface DS opposite the convex surface PS.
  • the surface SS and back surface BS of the second portion 20 are flat surfaces.
  • the convex surface PS is not a surface that curves around an axis perpendicular to the protruding direction.
  • the Z-axis direction is the protruding direction.
  • the convex surface PS is a spherical surface rather than a cylindrical surface.
  • the cross section in a plane formed by two of the three orthogonal axes one of which is the protruding direction of the convex surface PS, describes a curve, and also describes a curve in a cross section in a plane formed by the other two axes.
  • the concave surface DS faces the convex surface PS in order to maintain the thickness of the multilayer board.
  • Each substrate layer 9 is continuous from the first portion 10 to the second portion 20.
  • the conductor pattern 31 inside the first portion 10 and the conductor pattern 32 inside the second portion 20 are continuous.
  • the angle between the first portion 10 and the second portion 20 varies depending on the position of the cross section, but for multiple cross sections passing through the boundary BD between the first portion 10 and the second portion 20, the minimum angle ⁇ between the first portion 10 and the second portion 20 at the boundary BD is an obtuse angle.
  • the bent portion between the conductor patterns 31 and 32 may have a chamfered corner or a curved shape. This distributes the stress acting on the bent portion between the conductor patterns 31 and 32, so that damage to the bent portion between the conductor patterns 31 and 32 is more effectively suppressed.
  • a conductor pattern 41 is formed on the surface of the first portion of the multilayer substrate 101.
  • This conductor pattern 41 is, for example, a radiating element for an antenna, and is electrically connected to a conductor pattern 31 formed inside the multilayer substrate 101.
  • the conductor pattern 41 and the conductor pattern 31 are connected by a connecting conductor that forms a conductive path in the stacking direction of the base layer 9.
  • a stripline may be configured by forming ground conductor layers on the front and back surfaces of the multilayer substrate 101.
  • the conductor pattern 41 and the conductor pattern 31 may be electromagnetically coupled or electric-field coupled.
  • the outer shape of the first part 10 is circular when viewed from the protruding direction of the convex curved surface. Also, the outer shape of the second part 20 is rectangular when viewed from the protruding direction of the convex curved surface of the first part 10.
  • the planar shape of the second portion 20 when viewed from the protruding direction of the convex curved surface (Z direction) is a shape that protrudes from a portion of the position surrounding the first portion 10.
  • This second portion 20 may also be a shape that protrudes from the entire position surrounding the first portion 10.
  • the material of the base layer 9 is, for example, a polyolefin resin such as styrene, polyethylene, or polypropylene, a thermoplastic resin such as a thermoplastic polyimide, or a fluororesin. This makes it easy to change the shape at the boundary BD between the first portion 10 and the second portion 20.
  • the multilayer substrate 101 shown above is formed as a multilayer substrate having a first portion 10 and a second portion 20, for example, by stacking a plurality of base layers 9, including the base layer 9 on which the conductor patterns 31, 32 are formed, and simultaneously hot pressing the entire substrate using a mold having a convex curved surface and a mold having a concave curved surface.
  • Second Embodiment In the second embodiment, an example in which the shape of the conductor pattern in the first portion and the structure of the second portion are different from those in the first embodiment will be described.
  • FIG. 3 is a cross-sectional view of a multilayer substrate 102 according to the second embodiment.
  • the plan view of this multilayer substrate 102 is similar to the multilayer substrate 101 shown in FIGS. 1 and 2.
  • the multilayer substrate 102 includes a first portion 10 having a constant or approximately constant thickness between the opposing front and back surfaces, and a second portion 20 continuous with the first portion 10.
  • the second portion 20 has a shape that is pulled outward from the first portion 10.
  • the first portion 10 has a circuit portion that includes a substrate layer 9 and a conductor pattern.
  • the first portion 10 has a second portion 21 that is pulled outward from the first portion 10. In this way, there may be multiple second portions. Also, the directions in which the second portions are pulled out from the first portion 10 may differ.
  • the first portion 10 of the multilayer substrate 102 is provided with a connection conductor 51 that is electrically connected to the conductor pattern 31 formed inside the multilayer substrate 102 and forms a conductive path in the direction of stacking.
  • a conductor pattern 41 is formed on the surface of the first portion 10.
  • the connection conductor 51 provides electrical conductivity between the conductor pattern 31 and the conductor pattern 41.
  • the second portion 20 has a transmission line including a substrate layer 9 and a conductor pattern 32. Near the end of the conductor pattern 32, there is a connection conductor 52 that is conductive to the conductor pattern 32 and forms a conductive path in the stacking direction.
  • a connector 61 is mounted on the back surface of the second part 20, and the connection conductor 52 is connected to this connector 61.
  • the conductor pattern 31 inside the first portion 10 and the conductor pattern 32 inside the second portion 20 are continuous.
  • the second portion 20 partially has a thin region 22 of the second portion that is thinner than the first portion 10. This structure makes it easier to bend in the thin region 22 and reduces the stress applied to the conductor pattern 32 inside the thin region, preventing breakage of the conductor pattern 32.
  • An example of a method for manufacturing the multilayer substrate 102 shown above is as follows.
  • the first part 10 and the second part 20 of the multilayer substrate 102 are formed by hot pressing the base material layers 9 in a stacked state.
  • FIG. 4 is a cross-sectional view of electronic device 201 according to the third embodiment.
  • Electronic device 201 includes a circuit board 60, electronic components 62 mounted on circuit board 60, multi-layer board 103, and connector 61 attached to multi-layer board 103. Hatching indicating the cross-section has been omitted in FIG. 4 to prioritize clarity and visibility.
  • a conductor pattern is formed in multi-layer board 103, but no conductor pattern is present at the cross-section position in FIG. 4.
  • the outer shape (planar shape) of the multilayer substrate 103 when viewed from the protruding direction of the convex curved surface of the first portion 10 is circular.
  • the planar shape of the second portion 20 before bending (or curving) when viewed from the protruding direction of the convex curved surface is a rectangle protruding from a portion of the position surrounding the first portion 10. By bending (curving) such a rectangular portion, bending (curving) of the second portion 20 becomes easier.
  • This bent (curved) portion may be a portion corresponding to the thin region 22 in FIG. 3, i.e., a portion that is easier to bend (bend).
  • the electronic components 62 are mounted on the portion of the circuit board 60 that is surrounded by the concave curved surface of the first portion 10 of the multilayer board 103.
  • a predetermined conductor pattern is formed inside the multilayer board 103 and, if necessary, on the outer surface.
  • the second portion 20 of the multilayer substrate 103 is bent (or curved) at two points so as to surround the end of the circuit board 60.
  • the circuit of the circuit board 60 and the conductor pattern of the multilayer substrate 103 are electrically connected via a connector 61.
  • the circuit board 60 or the electronic components 62 mounted thereon are connected to the conductor pattern formed in the second portion 20 of the multilayer substrate 103.
  • the circuit board 60 is connected to the conductor patterns formed in the first portion 10 and the second portion 20 of the multilayer substrate 103.
  • the first portion 10 of the multilayer substrate 103 by arranging the first portion 10 of the multilayer substrate 103 so as to cover the flat circuit board 60, a predetermined space can be formed between the first portion 10 of the multilayer substrate 103 and the circuit board 60.
  • the second portion 20 of the multilayer substrate 103 by bending (or curving) the second portion 20 of the multilayer substrate 103, the second portion 20 can be made to reach the rear surface of the circuit board 60.
  • the base layer 9 is made of a thermoplastic resin, the process freedom in manufacturing electronic devices is increased.
  • an electronic device including a multilayer substrate having a hole formed in a first portion will be described as an example.
  • FIG. 5 is a cross-sectional view of electronic device 202 according to the fourth embodiment.
  • Electronic device 202 includes a circuit board 60, electronic components 62 mounted on circuit board 60, multi-layer board 104, and connector 61 attached to multi-layer board 104. Hatching indicating the cross-section has been omitted in FIG. 5 to prioritize clarity and visibility.
  • a conductor pattern is formed in multi-layer board 104, but no conductor pattern is present at the cross-section position in FIG. 5.
  • the external shape (planar shape) of the multilayer substrate 104 when viewed from the protruding direction of the convex curved surface of the first portion 10 is circular, and the planar shape of the second portion 20 before bending (or curving) is rectangular, protruding from a portion of the position surrounding the first portion 10.
  • a specific circuit is configured on the circuit board 60.
  • the electronic component 62 is, for example, a MEMS microphone.
  • the circuit board 60 includes a circuit for the audio signal from this MEMS microphone.
  • a predetermined conductor pattern is formed inside the multilayer substrate 104 and, if necessary, on its outer surface.
  • a through hole H is formed in a part of the multilayer substrate 104.
  • the through hole H is formed in a position close to the sound receiving part of the electronic component 62, which is a MEMS microphone.
  • This through hole H has a sound collecting effect, so a microphone with a predetermined directivity can be formed.
  • the electronic components 62 are arranged in a predetermined space between the first portion 10 of the multilayer substrate 104 and the circuit board 60, and a through hole H is provided in the multilayer substrate 104, which allows for an effective arrangement of the multilayer substrate 104 and the electronic components 62, making it easier to miniaturize the electronic device 202.
  • FIG. 6 is a cross-sectional view of another electronic device 203 according to the fourth embodiment.
  • This electronic device 203 includes a circuit board 60, a multilayer board 105, electronic components 62 mounted on this multilayer board 105, and a connector 61 attached to this multilayer board 105.
  • FIG. 6 hatching indicating the cross-sectional portion has been omitted in order to prioritize clarity and visibility of the figure.
  • a conductor pattern is formed in the multilayer board 105, but no conductor pattern is present at the cross-sectional position in FIG. 6.
  • the outer and inner shapes of the multilayer substrate 105 when viewed from the protruding direction of the convex curved surface of the first portion 10 are both circular, and the second portion 24 is continuous with the inside of the inner shape.
  • the planar shape of the second portion 20 before bending (or curving) is a rectangle that protrudes from a portion of the position surrounding the first portion 10.
  • An electronic component 62 is mounted on the back surface of the second portion 24.
  • the electronic component 62 is, for example, a MEMS microphone.
  • a through hole H is formed in the second portion 24, and the electronic component 62 receives external sound through the through hole H.
  • an electronic device including a multilayer substrate in which a cutout portion that constitutes a non-contact portion or non-pressing portion for an electronic component is formed in a first portion will be described as an example.
  • FIG. 7 The upper part of FIG. 7 is a plan view of electronic device 204, and the lower part of FIG. 7 is a cross-sectional view of electronic device 204 taken along the dashed line shown in the upper part.
  • This electronic device 204 includes a circuit board 60, a coaxial cable (electronic component) 70 connected to this circuit board 60 via a connector 63, a multi-layer board 106, and a connector 61 attached to this multi-layer board 106.
  • FIG. 7 hatching indicating the cross-sectional portion has been omitted in order to prioritize clarity and visibility of the drawing.
  • a conductor pattern 64 is formed in the circuit board 60.
  • Conductor patterns 31 and 32 are formed inside the multilayer board 106 as radiating elements, for example.
  • One end of the conductor pattern 64 is connected to the coaxial cable 70 via a connector 63, and the other end is connected to the conductor pattern 32 in the second part 20 of the multilayer board 106 via a connector 61.
  • the first portion 10 of the multilayer substrate 106 is formed with a notched portion 10N that constitutes a non-contact portion for the coaxial cable 70, which is an electronic component.
  • the multilayer substrate can be easily mounted together with the electronic components without contacting the electronic components (non-contact or non-pressing).
  • a multilayer board in which a notch-shaped portion or an opening-shaped portion for fixing to a member having a predetermined shape is formed in the second portion, and an electronic device including the multilayer board will be illustrated.
  • the upper part of FIG. 8 is a plan view of the multilayer substrate 107.
  • the lower part of FIG. 8 is a cross-sectional view of an electronic device 205 including the multilayer substrate 107 shown in the upper part of FIG. 8. This cross-sectional view is taken at the position indicated by the dashed line shown in the upper part of FIG. 8.
  • the multilayer substrate 107 is composed of a first portion 10 and a second portion 20.
  • the first portion 10 has a shape equivalent to a part of a sphere or a part of a nearly spherical surface, and the second portion is a circular ring-shaped flat plate.
  • the second portion is continuous around the first portion.
  • An opening 13 is formed in the second portion 20 of the multilayer substrate 107.
  • the electronic device 205 includes a circuit board 60, pins 68 provided on the circuit board 60, a multi-layer board 107, and a housing 71 that houses these.
  • the multilayer board 107 is fixed by inserting its opening 13 into the pin 68 on the circuit board 60.
  • FIG. 9 is a plan view of another multilayer substrate 108 according to the sixth embodiment.
  • this multilayer substrate 108 is composed of a first portion 10 having a shape equivalent to a part of a sphere or a part of a nearly sphere, and a second portion 20 which is a circular ring-shaped flat plate.
  • the multilayer substrate 108 has a cutout portion 12 formed in the second portion 20.
  • the multilayer board 108 can be fixed by fixing the cutout portion to a member of a specified shape, such as part of a circuit board.
  • the second part 20 is a circular ring shape, but the ring shape is not limited to a circle.
  • the outer shape of the second part 20 may be a polygon such as a square, or a polygon with rounded corners.
  • an electronic device including a multilayer substrate and electronic components mounted thereon will be described as an example.
  • FIGS. 10, 11, and 12 are cross-sectional views of electronic devices according to the seventh embodiment.
  • FIG. 10 is a cross-sectional view of electronic device 206 constructed by mounting multilayer substrate 109, on which electronic components 65 are mounted, on circuit substrate 60.
  • Multilayer substrate 109 comprises first portion 10 and second portions 20, 24.
  • First portion 10 has a planar shape that is a circular ring when viewed from the protruding direction of its convex curved surface.
  • Second portion 24 has a circular shape when viewed from the protruding direction of the convex curved surface.
  • Second portion 20 has an outer shape that is a rectangular parallelepiped when viewed from the protruding direction of the convex curved surface.
  • the shape of the second part 24 when viewed from the protruding direction of the convex curved surface is not limited to a circle.
  • it may be a polygon such as a square, or a polygon with rounded corners.
  • the first part 10 when viewed from the protruding direction of the convex curved surface is not limited to a circular ring shape.
  • it may be a polygonal ring such as a square, or a polygonal ring with rounded corners.
  • the boundary BD between the second part 20 and the first part 10 is a concave surface on the front side of the multilayer substrate 109, and a convex surface on the back side opposite the concave surface.
  • a conductor pattern 30 is formed on the inner layer of the multilayer substrate 109.
  • a terminal electrode 42 is formed on the end of the multilayer substrate 109.
  • a terminal electrode 43 for mounting an electronic component 65 is formed at a predetermined position on the surface of the multilayer substrate 109.
  • the conductor pattern 30 acts as a wiring pattern between the terminal electrodes 42 and 43.
  • Electronic components 67A, 67B, and 67C are mounted on the surface of the circuit board 60.
  • the multilayer board 109 on which electronic components 65 are already mounted can be mounted on the circuit board 60.
  • the electronic components 67A, 67B, and 67C are present in the space between the first part 10 and the second part 24 of the multilayer board 109 and the circuit board 60. Therefore, the electronic components 67A, 67B, and 67C can be protected by the multilayer board 109 against collisions with external objects.
  • the electronic components 67A, 67B, and 67C can be arranged in the recessed parts of the multilayer board 109, the space in the recessed parts of the multilayer board 109 can be effectively utilized, and the overall size can be reduced.
  • FIG. 11 is a cross-sectional view of electronic device 207 formed by mounting multilayer substrate 110, on which electronic components 66 are mounted, on circuit board 60.
  • Multilayer substrate 110 has first portion 10, second portions 20 and 24, and boundary BD.
  • the planar shape of multilayer substrate 110 is similar to the planar shape of multilayer substrate 109.
  • Conductor patterns 30 and 47 are formed on the inner layers of the multilayer substrate 110. Terminal electrodes 42 and 48 are formed on the ends of the multilayer substrate 110. A terminal electrode 44 for mounting an electronic component 66 is also formed at a predetermined position on the rear surface of the multilayer substrate 110.
  • the conductor pattern 30 acts as a wiring pattern between the terminal electrodes 42 and 44.
  • the conductor pattern 47 forms a conductor layer that extends in the planar direction of the multilayer substrate 110. This conductor pattern 47 is connected to the ground of the circuit board 60 via the terminal electrode 48. Therefore, the entire lower part of the multilayer substrate 110, including the electronic component 66, is electromagnetically shielded. Note that the conductor pattern 47 does not need to be connected to the ground depending on the purpose of the electromagnetic shielding of the electronic component 66 or the lower part of the multilayer substrate 110.
  • the conductor pattern 47 may also be formed on the upper surface of the multilayer substrate 110.
  • the multilayer substrate 110 As shown in FIG. 11, by connecting the terminal electrodes 42 of the multilayer substrate 110 to the terminal electrodes of the circuit substrate 60, the multilayer substrate 110, on which electronic components 66 have already been mounted, can be mounted on the circuit substrate 60. In this manner, with the multilayer substrate 110 mounted on the circuit substrate 60, the electronic components 66 are present in the space between the first portion 10 and the second portion 24 of the multilayer substrate 110 and the circuit substrate 60. Therefore, the electronic components 66 can be protected by the multilayer substrate 110 against collisions with external objects, etc.
  • FIG. 12 is a cross-sectional view of electronic device 208 constructed by mounting multilayer substrate 111 on which electronic components 65, 66 are mounted on circuit substrate 60.
  • Multilayer substrate 111 includes first portion 10, second portions 21, 23, 24, and boundary BD.
  • First portion 10 has a circular ring-shaped planar shape when viewed from the protruding direction of its convex curved surface.
  • Second portion 24 has a circular shape when viewed from the protruding direction of the convex curved surface.
  • Second portion 21 has a circular ring-shaped planar shape when viewed from the protruding direction of the convex curved surface.
  • boundary BD between second portion 21 and second portion 23 also has a circular ring-shaped planar shape.
  • Conductor patterns 30A and 30B are formed on the inner layers of multilayer substrate 111. Terminal electrodes 42A and 42B are formed on the ends of multilayer substrate 111. A terminal electrode 43 for mounting electronic component 65 is formed at a predetermined position on the front surface of multilayer substrate 111, and a terminal electrode 44 for mounting electronic component 66 is formed at a predetermined position on the back surface of multilayer substrate 111. Conductor pattern 30A acts as a wiring pattern between terminal electrode 42A and terminal electrode 43. Conductor pattern 30B acts as a wiring pattern between terminal electrode 42B and terminal electrode 44.
  • electronic components may be mounted on both sides of a multi-layer board.
  • FIG. 13 The upper part of FIG. 13 is a plan view of electronic device 209 according to the eighth embodiment, and the lower part of FIG. 13 is a cross-sectional view of electronic device 209 taken along the dashed line in the upper part of FIG. 13.
  • Electronic device 209 is composed of multilayer substrate 112 and electronic components 69 mounted thereon.
  • the multilayer substrate 112 includes a first portion 10 and second portions 21 and 24.
  • a boundary BD is formed between the first portion 10 and the second portion 24.
  • An electronic component 69 is mounted on the second portion 24 of the multilayer substrate 112.
  • This multilayer board 112 has a horizontally cut doughnut-shaped space SP that is made up of curved surfaces including the first portion 10. In the cross section, as shown in FIG. 13, there are two spaces SP, SP. For example, electronic components or equipment members can be placed in these spaces.
  • FIG. 14 The upper part of FIG. 14 is a plan view of another multilayer substrate 113 according to the eighth embodiment, and the lower part of FIG. 14 is a cross-sectional view of the multilayer substrate 113 taken along the dashed line in the upper part of FIG. 14.
  • the multilayer substrate 113 includes first portions 10 and 11 and a second portion 21. A boundary is formed between the first portion 10 and the first portion 11. Also, a boundary is formed between the first portion 11 and the second portion 21.
  • the multilayer substrate 113 has a horizontally cut doughnut-shaped space SP1 formed by a curved surface including the first portion 11.
  • the multilayer substrate 113 also has a horizontally cut spherical space SP2 formed by a curved surface including the first portion 10.
  • FIG. 15 The upper part of FIG. 15 is a plan view of electronic device 210 according to the ninth embodiment.
  • the lower part of FIG. 15 is a cross-sectional view taken along the dashed line in the upper part of FIG. 15.
  • This electronic device 210 includes a multilayer substrate 114 and a conductor pattern 45 formed on its surface.
  • the multilayer substrate 114 is composed of a first portion 10 and a second portion 20.
  • the outer shape of the planar shape of the first portion 10 is circular.
  • the planar shape of the second portion 20 is a circular ring shape.
  • a conductor pattern 30 is formed on the inner layer of the multilayer substrate 114.
  • a terminal electrode 42 is formed on the end of the multilayer substrate 114.
  • a conductor pattern 45 of the patch antenna is formed at a predetermined position on the surface of the multilayer substrate 114.
  • One end of the conductor pattern 30 is connected to the terminal electrode 42 via a connection conductor that exists in the stacking direction of the base layer 9.
  • the other end of the conductor pattern 30 is connected to a predetermined position of the conductor pattern 45 via a connection conductor that exists in the stacking direction of the base layer 9.
  • a patch antenna may be formed in the first portion 10 of the multilayer substrate 114.
  • FIG. 16 The upper part of FIG. 16 is a plan view of another electronic device 211 according to the ninth embodiment.
  • the lower part of FIG. 16 is a cross-sectional view taken along the dashed line in the upper part of FIG. 16.
  • This electronic device 210 includes a multilayer substrate 114 and a conductor pattern 46 formed on its surface.
  • the multilayer substrate 114 is similar to the multilayer substrate 114 shown in FIG. 15.
  • Conductor patterns 30A and 30B are formed on the inner layers of multi-layer substrate 114.
  • Terminal electrodes 42A and 42B are formed on the ends of multi-layer substrate 114.
  • a conductor pattern 46 of a double spiral antenna is formed at a predetermined position on the surface of the first portion 10 of the multilayer substrate 114.
  • One end of the conductor patterns 30A and 30B is connected to terminal electrodes 42A and 42B, respectively, via a connection conductor that exists in the stacking direction of the base layer 9.
  • the other end of the conductor patterns 30A and 30B is connected to the inner peripheral end of the conductor pattern 46 via a connection conductor that exists in the stacking direction of the base layer 9.
  • a double spiral antenna may be formed in the first portion 10 of the multilayer substrate 114.
  • a multilayer substrate in which the second portion is protruded by the first portion (that is, the protruding surface (protruding portion) includes a flat surface) will be described as an example.
  • FIG. 17 The upper part of FIG. 17 is a plan view of a multilayer substrate 115 according to the tenth embodiment.
  • the lower part of FIG. 17 is a cross-sectional view at the position indicated by the dashed line in the upper part of FIG. 17.
  • This multilayer substrate 115 includes a first portion 10 and a second portion 20.
  • the planar shape of the first portion 10 is a rectangular ring shape with rounded corners.
  • the planar shape of the second portion 20 is a rectangle with rounded corners.
  • the outer shape of the first portion 10 when viewed from the protruding direction of the convex curved surface is circular, but as in this embodiment, it may be polygonal. It may also be polygonal with rounded corners.
  • the entire surface of the first part 10 is not a surface that curves around the axis in the protruding direction (Z direction), but rather the convex curved surface of the surface of the first part 10 exists at four points around the axis in the protruding direction (Z direction).
  • FIG. 18 is a perspective view of a multilayer substrate 116 according to an eleventh embodiment.
  • the upper part of FIG. 19 is a plan view of an electronic device 212 including the multilayer substrate 116, and the lower part of FIG. 19 is a cross-sectional view taken along the dashed line shown in the upper part of FIG. 19.
  • This multilayer substrate 116 includes a first portion 10 and second portions 20A and 20B. As shown in Figures 18 and 19, the planar shape of the second portion 20A is a rectangle with rounded corners, and the planar shape of the second portion 20B is a rectangular ring shape with rounded inner corners.
  • the front surface of the first portion 10 is a convex curved surface
  • the back surface of the first portion 10 is a concave curved surface that faces the convex curved surface and provides thickness to the multilayer substrate 116
  • the thickness between the opposing front and back surfaces of the second portions 20A and 20B is constant or approximately constant.
  • a conductor pattern 45 serving as a radiating element (patch antenna) is formed on the inner layer of the substrate layer 9 of the second portion 20A.
  • Conductor patterns 30A and 30B serving as wiring conductor patterns are formed on the inner layers of the substrate layer 9 of the second portions 20A and 20B and the first portion 10. One end of each of the conductor patterns 30A and 30B is connected to the conductor pattern 45 via an interlayer connection conductor.
  • Terminal electrodes 42A, 42B, and 42C are formed on the second portion 20B, and these terminal electrodes 42A, 42, and 42C are exposed on the underside of the second portion 20B.
  • the other ends of the conductor patterns 30A and 30B are continuous with the terminal electrodes 42A and 42B.
  • These terminal electrodes 42A, 42B, and 42C act as mounting electrodes for the circuit board 60.
  • Conductor patterns 64A and 64B as signal lines and a conductor pattern 64G as a ground conductor layer are formed on the circuit board 60.
  • two points on the conductor pattern 45 serving as a radiating element are set as feeding points, so that the conductor pattern 45 can be used as a radiating element with two polarization planes.
  • the multilayer substrate 116 may have two second portions 20A and 20B, and the second portion 20B mounted on the circuit board 60 may have terminal electrodes 42A, 42B, and 42C.
  • the multilayer substrate 116 may have a circular or rectangular shape.
  • the conductor pattern 45 as the radiating element may also have a circular or polygonal shape.
  • the second portion 20B protruding from the first portion 10 does not have to be the entire area surrounding the first portion 10 (the entire circumference), but may be a portion protruding from a part of the first portion 10.
  • the power supply point and the conductor pattern for power supply may be a single unit.
  • the base layer 9 on which the conductor patterns 30A and 30B for power supply are formed may be thinner than the base layer 9 on which the conductor pattern 45 as the radiating element is formed.
  • a cavity is provided between the power supply conductor patterns 30A, 30B and the conductor pattern 64G serving as the ground conductor layer. Since the cavity (air) has a lower dielectric constant than the base layer 9, the electromagnetic field coupling coefficient between the conductor patterns 30A and 30B can be reduced. This can improve the isolation of two signals with different polarization planes. Furthermore, this effect can be further enhanced by thinning the base layer 9 on which the power supply conductor patterns 30A, 30B are formed.
  • the rigidity of the multilayer substrate 116 can be further increased by filling the cavity with a resin with a low dielectric constant.
  • Twelfth embodiment an electronic device including a multilayer substrate on which an electromagnetic field shielding conductor pattern is formed will be exemplified.
  • FIG. 20 is a perspective view of a multilayer substrate 117A according to the twelfth embodiment.
  • FIG. 21 is a cross-sectional view taken along the dashed line in FIG. 20.
  • the multilayer substrate 117A includes a first portion 10 and second portions 20A and 20B.
  • the planar shape of the second portion 20A is a rectangle with rounded corners
  • the planar shape of the second portion 20B is a rectangular ring shape with rounded corners on the inner circumference.
  • the front surface of the first portion 10 is a convex curved surface
  • the back surface of the first portion 10 is a concave curved surface facing the convex curved surface, which gives thickness to the multilayer substrate 117A.
  • a conductor pattern 45 serving as a radiating element (patch antenna) is formed on the outer surface of the base layer 9 of the second portion 20A.
  • Conductor patterns 33 and 34 serving as wiring conductor patterns are formed on the inner layer of the base layer 9 of the second portions 20A and 20B and the first portion 10. One end of the conductor pattern 33 is connected to the conductor pattern 45 via an interlayer connection conductor.
  • a conductor pattern 49 is formed on the inner surface of the substrate layer 9.
  • This conductor pattern 49 is formed as a ground conductor layer.
  • the dashed lines indicate that the conductor pattern 49 exists between the conductor pattern 34 and the conductor pattern 45.
  • the conductor pattern 49 suppresses interference between the radiating element and the signal line.
  • a microstrip line is formed by the conductor pattern 49, the conductor pattern 33, and the substrate layer 9 that exists between them.
  • a microstrip line is formed by the conductor pattern 49, the conductor pattern 34, and the substrate layer 9 that exists between them.
  • a slot 45S is formed in the conductor pattern 45. That is, the slot antenna is formed by the conductor pattern 45 and the substrate layer 9.
  • a conductor pattern 84 is formed on the inner layer of the substrate layer 9, and a strip line is formed by this conductor pattern 84, the conductor patterns 45 and 49 as the ground conductor layer, and the substrate layer 9. This strip line acts as a power supply line for the slot antenna.
  • a portion of the laminated substrate can be used as a microstrip line or a strip line, eliminating the need to provide a separate signal transmission line and resulting in an integrated electronic device.
  • FIG. 24 is a perspective view of an electronic device 213 that is configured with a multilayer substrate 118 according to the thirteenth embodiment and electronic components 62 mounted thereon.
  • the multilayer substrate 118 is composed of a first portion 10 and a second portion 20.
  • the first portion 10 and the second portion 20 are plate-shaped with a constant thickness.
  • the front and back surfaces of the first portion 10 are not surfaces that curve around the axis in the protruding direction like a cylindrical surface, but are part of the side of a cone.
  • the second portion 20 is in the shape of a circular or elliptical plate, and the surface is flat.
  • the front and back surfaces of the first portion 10 of the multilayer substrate 118 are not limited to being part of a sphere or ellipsoid, and may be any curved surface.
  • a conductor pattern formed in a first portion and a second portion of a multilayer substrate is different from the examples shown so far.
  • the multilayer substrate according to the fourteenth embodiment is a multilayer substrate on which an electromagnetic field shielding conductor pattern is formed.
  • FIG. 25 The upper part of FIG. 25 is a perspective view of an electronic device 214 that is composed of a multilayer substrate 119 according to the 14th embodiment and electronic components 62 mounted thereon.
  • the multilayer substrate 119 is composed of a first portion 10 and a second portion 20.
  • the first portion 10 and the second portion 20 are plate-shaped and have a constant thickness.
  • the shapes of the first portion 10 and the second portion 20 are similar to the example shown in Figure 24.
  • the electronic device 214 is mounted on a circuit board not shown.
  • a conductor pattern 34 is formed on the inner layer of the first portion 10. Furthermore, a conductor pattern 33 is formed on the inner layers from the first portion 10 to the second portion 20.
  • the conductor pattern 34 is a signal line for a transmission signal.
  • the conductor pattern 33 is a signal line that is conductive at one end to a terminal electrode of the electronic component 62 and conductive at the other end to a terminal electrode of the circuit board.
  • a conductor pattern 49 is formed as a ground conductor on or near the inner surface of the first portion 10 and the second portion 20.
  • the conductor pattern 49 is present between the conductor pattern 33 and the conductor pattern 34.
  • the conductor pattern 49 electromagnetically shields the conductor pattern 33 and the conductor pattern 34. In other words, it suppresses interference between the conductor pattern 33 and the conductor pattern 34.
  • the conductor pattern 49, the conductor pattern 33, and the substrate layer 9 form a microstrip line.
  • the conductor pattern 49, the conductor pattern 34, and the substrate layer 9 form a microstrip line.
  • the conductor pattern 49, the conductor pattern 34, and the substrate layer 9 form a microstrip line.
  • the conductor pattern 49, the conductor pattern 34, and the substrate layer 9 form a microstrip line.
  • the front surface of the first portion 10 is a convex curved surface PS
  • the back surface of the first portion 10 is a concave curved surface DS that faces the convex curved surface PS and adds thickness to the multilayer substrate 119.
  • the internal space of this concave curved surface DS acts as an electromagnetic field shielding conductor for, for example, a circuit board or electronic components mounted on the circuit board.
  • the conductor pattern 49 is not only the ground conductor layer of the microstrip line, but also electromagnetically shields the circuit board present inside the recess formed by the concave curved surface DS and the electronic components mounted on the circuit board.
  • FIG. 26 shows another multilayer substrate 120 according to the 14th embodiment.
  • FIG. 26 is an oblique view showing the internal structure of the first part 10, and the lower part of FIG. 26 is a cross-sectional view taken along the dashed line in the upper part of FIG. 26.
  • a conductor pattern 34 is formed on the inner layer of the first portion 10.
  • a conductor pattern 33 is formed on the inner layers from the first portion 10 to the second portion 20.
  • the conductor pattern 34 is a signal line or a radiating element for a transmission signal.
  • the present invention can be applied in the same way even if the first part is cylindrical.
  • FIG. 27 The upper part of FIG. 27 is a perspective view of a multilayer substrate 121 according to the fifteenth embodiment, and the lower part of FIG. 27 is a vertical cross-sectional view taken at the position indicated by the dashed line in the upper part of FIG. 27.
  • the multilayer substrate 121 includes a first portion 10 and second portions 20A and 20B.
  • the planar shape of the second portion 20A is a rectangle with rounded corners
  • the planar shape of the second portion 20B is a rectangular ring shape with rounded inner corners.
  • the front surface of the first portion 10 is a convex curved surface
  • the back surface of the first portion 10 is a concave curved surface facing the convex curved surface, which gives thickness to the multilayer substrate 121.
  • Conductor patterns 81 and 82 are formed as wiring patterns inside the base layer 9 of the second portion 20A.
  • a conductor pattern 49 is formed as a ground conductor on the inner surface or near the inner surface of the first portion 10 and the second portions 20A and 20B.
  • the conductor pattern 49, the conductor patterns 81 and 82, and the base layer 9 each form a microstrip line.
  • sixteenth embodiment In the sixteenth embodiment, various arrangement examples of conductor patterns as signal lines and conductor patterns as ground conductor layers formed in the first and second portions of a multilayer substrate will be illustrated.
  • FIGS 28 to 31 are cross-sectional views of each multilayer board according to the 16th embodiment.
  • the three cross-sectional views shown in FIG. 28 are cross-sectional views taken at positions passing through the first portion 10 and the second portion 20A of the multilayer substrate.
  • the two-dot chain line represents the boundary surface between the first portion 10 and the second portion 20A.
  • a conductor pattern 82 serving as a signal line is formed in the second portion 20A, and a conductor pattern 81 serving as a signal line is formed in the first portion 10.
  • the conductor pattern 49 suppresses interference between the conductor patterns 81 and 82.
  • the conductor pattern 82 serving as a signal line may be formed in the second portion 20A, which is the top surface.
  • a conductor pattern 83 serving as a ground conductor is formed between conductor patterns 81 and 82 serving as signal lines, in the same layer as conductor patterns 81 and 82.
  • conductor pattern 83 acts as a ground conductor layer.
  • conductor pattern 83 increases the structural strength of the bent portion, loss of conductor pattern 49 is suppressed.
  • conductor pattern 49 formed on the inner layer of substrate layer 9 suppresses interference between conductor pattern 81 and conductor pattern 82.
  • a conductor pattern 83 serving as a ground conductor is formed between conductor patterns 81 and 82 serving as signal lines, and an interlayer connection conductor 53 is formed to provide electrical continuity between the conductor pattern 83 serving as a ground conductor and the conductor pattern 49 serving as a ground conductor.
  • the conductor pattern serving as a ground conductor inside the base layer 9 may be electrically connected to the ground conductor layer extending on or near the surface of the base layer 9.
  • the first portion 10 is a cylindrical portion
  • the second portion 20 is a planar portion.
  • conductor patterns 81A and 81B as signal lines are formed in the first portion 10 at positions that sandwich the conductor pattern 49 as the ground conductor layer.
  • the conductor patterns 81A and 81B as signal lines may be formed at positions that correspond to different side surfaces in the cross-sectional view.
  • the conductor pattern 49 suppresses interference between the conductor patterns 81A and 81B.
  • Conductor patterns 81, 82 are formed as signal lines on each of the base layers 9, but they are formed on different layers. In this way, the conductor patterns 81, 82 may be formed on different layers of the base layer 9.
  • the dashed double-dashed lines indicate the boundary surfaces between the first portion 10 and the second portions 20A and 20C.
  • a conductor pattern 83 serving as a signal line is formed in the first portion 10
  • a conductor pattern 81 serving as a signal line is formed in the second portion 20C.
  • Figure 30 shows an example of a multilayer board having conductor patterns 81, 82 as signal lines and conductor patterns 49A, 49B as two ground conductor layers sandwiching them in the stacking direction.
  • conductor pattern 81 as a signal line is formed inside substrate layer 9 of first portion 10
  • conductor pattern 82 as a signal line is formed inside substrate layer 9 of second portion 20.
  • Conductor pattern 49A as a ground conductor layer is formed on the inner surface of substrate layer 9, and conductor pattern 49B as a ground conductor layer is formed on the outer surface.
  • Conductor patterns 81, 82 are disposed between conductor patterns 49A, 49B.
  • conductor pattern 49B as a ground conductor layer, conductor patterns 81 and 82 as signal lines are electromagnetically shielded from external noise. In addition, radiation of noise from conductor patterns 81 and 82 to the outside is suppressed. Conductor pattern 49A also suppresses interference between conductor patterns 81 and 82.
  • These conductor patterns 49A and 49B, the conductor patterns 81 and 82, and the base layer 9 each form a stripline.
  • Figure 31 shows some examples of the positions where conductor patterns are formed as ground conductor layers.
  • the conductor pattern 49A serving as the inner ground conductor layer is formed inside the base layer 9 near the inner surface, rather than on the inner surface of the base layer 9.
  • the conductor pattern 49B serving as the outer ground conductor layer is formed inside the base layer 9 near the outer surface, rather than on the outer surface of the base layer 9.
  • conductor pattern 49A as the inner ground conductor layer is formed inside substrate layer 9 near the inner surface of substrate layer 9.
  • Conductor pattern 49B as the outer ground conductor layer is formed inside substrate layer 9 near the outer surface of substrate layer 9.
  • the conductor pattern 49A, the conductor pattern 49B, or both are provided inside (inner layer) of the base layer 9, but the exposed surfaces of the conductor patterns 49A and 49B may be covered with a resist film to make the conductor pattern 49A, 49B, or both, non-exposed.
  • FIG. 32 is a cross-sectional view of the main part of an electronic device 215 shown in the seventeenth embodiment.
  • Conductor patterns 30A and 30B are formed as signal lines inside the base layer 9, and a conductor pattern 49 is formed as a ground conductor layer on the inner surface of the base layer 9.
  • An electronic component 65 is mounted on the top surface of the second portion 20B.
  • conductor pattern 49 electromagnetically shields the circuit board present inside the recess formed by concave surface DS and the electronic components mounted on the circuit board.
  • Eighteenth embodiment In the eighteenth embodiment, a multilayer board having ribs and an electronic device including the same will be described as an example.
  • the upper part of FIG. 33 is a perspective view of electronic device 216 according to the 18th embodiment
  • the middle part of FIG. 33 is a vertical cross-sectional view of multilayer substrate 122 at part X-X in the upper part of FIG. 33
  • the lower part of FIG. 33 is a vertical cross-sectional view of multilayer substrate 122 at part Y-Y in the upper part of FIG. 33.
  • electronic device 216 includes multilayer substrate 122 and electronic components 69A, 69B mounted on multilayer substrate 122.
  • Multilayer substrate 122 includes base layer 9 and a conductor pattern.
  • part of the second part 20 of the multilayer board 122 forms a flat surface that extends in a plane, and the first part 10 forms a rib 8 that protrudes from the flat surface.
  • the ribs 8 are formed as part of the multilayer substrate 122 by drawing the base layer 9 made of thermoplastic resin.
  • the rib 8 When viewed in the stacking direction (Z direction) of the base material layer 9 of the second portion 20, the rib 8 forms a closed loop surrounding the flat portion.
  • two rectangular closed loops are adjacent to each other.
  • the multilayer board 122 includes a conductor pattern 81 as a signal line, and two conductor patterns 49A, 49B as ground conductor layers sandwiching it in the stacking direction.
  • the conductor pattern 81 as a signal line is patterned in a direction perpendicular to the extension direction of the rib 8.
  • a conductor pattern 83 as a ground conductor layer is formed in the same layer as the conductor pattern 81 as the signal line.
  • the conductor patterns 49A, 49B are connected to this conductor pattern 83 via the interlayer connection conductor 53.
  • the triplate stripline is composed of conductor pattern 81 as a signal line, conductor patterns 49A and 49B as two ground conductor layers sandwiching it in the stacking direction, and substrate layer 9 between conductor patterns 49A and 49B and conductor pattern 81.
  • the rigidity of the multilayer board 122 is increased by the protrusion of the closed loop rib 8, and the planar shape stability of the multilayer board 122 and the electronic device 216 is high.
  • the rib 8 also has a conductor pattern 81 as a signal line, conductor patterns 49A and 49B as ground conductor layers, a conductor pattern 83, and an interlayer connection conductor 53, so that the rigidity improvement effect of the rib 8 is high.
  • FIG. 34 is a plan view of several other multilayer boards according to the eighteenth embodiment.
  • the rib 8 may have a single closed loop.
  • the rib 8 may have three or more closed loops.
  • the rib 8 may not only form a closed loop, but also have a portion that extends inward of the closed loop.
  • the rib 8 may be composed of a rib that forms a closed loop and another rib that is independent of the rib.
  • the extension directions of the ribs 8 are not limited to being perpendicular to each other, and as shown in (6), (7), and (8), the ribs may include ribs extending in non-perpendicular directions.
  • FIG. 35 The upper and lower parts of FIG. 35 are cross-sectional views of another multilayer board according to the 18th embodiment.
  • the cross-sectional positions of these cross-sectional parts correspond to the cross-sectional positions of the cross-sectional views shown in the middle and lower parts of FIG. 33.
  • the example shown in FIG. 35 includes a conductor pattern 81 as a signal line and a conductor pattern 49 as one ground conductor layer.
  • a microstrip line is formed by the conductor pattern 81 as the signal line, the conductor pattern 49 as the ground conductor layer, and the substrate layer 9 between the conductor pattern 49 and the conductor pattern 81.
  • the transmission line perpendicular to the extension direction of the rib 8 may be a microstrip line.
  • FIG. 36 shows cross-sectional views of several other multilayer boards according to the 18th embodiment.
  • the cross-sectional positions of these cross-sectional views correspond to the cross-sectional positions of the cross-sectional view shown in the center of FIG. 33.
  • the rib does not necessarily have to have a conductor pattern formed as a signal line.
  • the conductor pattern may be formed only on the outer surface of the rib.
  • the conductor pattern may be formed only on the inner surface of the rib.
  • the conductor patterns 81A and 81B as signal lines may extend in the extension direction of the rib.
  • the conductor patterns 49A and 49B as ground conductor layers may be formed on the lower surface of the base layer 9, and the conductor pattern 81 as a signal line extending in the extension direction of the rib may be formed.
  • This structure may be used as a coplanar waveguide.
  • the conductor patterns 49A and 49B as ground conductor layers may be formed on the inner surface of the rib, and the conductor patterns 49A and 49B as external electrodes may be formed on the lower surface of the second portion.
  • conductor patterns 81A, 81B, and 81C may be formed as signal lines on the inner layer of the rib, and a conductor pattern 49 may be formed as a ground conductor layer on the lower surface of the base layer 9.
  • three microstrip lines may be formed, each extending in the extension direction of the rib.
  • both ends of the signal line are pulled out to the outer layer by the interlayer connection conductor, making it easy to connect to connectors, chip components, ICs, etc. It is also easy to connect to other transmission lines by soldering, etc.
  • FIG. 37 The upper part of FIG. 37 is a plan view of electronic device 217 including multilayer substrate 123 and electronic components 62, 65, and the lower part of FIG. 37 is a vertical cross-sectional view taken along the dashed line in the upper part.
  • the upper part of Figure 38 is a partial cross-sectional view of electronic device 217. Here, hatching of base layer 9 has been omitted to clarify the figure.
  • the lower part of Figure 38 is a cross-sectional view taken along the dashed dotted line in the upper part of Figure 38. Again, hatching of base layer 9 has been omitted to clarify the figure.
  • the substrate layer 9 is formed with two microstrip lines MSL by the conductor pattern 49 as a ground conductor layer, the conductor pattern 81 as a signal line, and mainly the substrate layer 9 between them.
  • a conductor pattern 80 is formed to face the portion of the conductor pattern 81 that expands in the layer direction.
  • a plurality of interlayer connection conductors 53 are formed at positions arranged with a predetermined width in the layer direction, which conduct the conductor patterns 80 and 81 to each other in the stacking direction of the substrate layer 9.
  • a waveguide is formed by the conductor patterns 80 and 81, the plurality of interlayer connection conductors 53, and the substrate layer 9 between the conductor patterns 80 and 81 and the plurality of interlayer connection conductors 53. Since the interval between the conductor patterns 81 and 82 is sufficiently thinner than a half wavelength, the TE10 mode is used as the propagation mode. If the interval between the interlayer connection conductors 53 is sufficiently narrower than one wavelength (approximately 1/10 wavelength or less), electromagnetic waves in the TE mode can propagate without being radiated outward.
  • This waveguide can be called a substrate integrated waveguide (SIW).
  • the propagating signal propagates through the microstrip line MSL as a TEM mode electromagnetic wave and through the waveguide SIW as a TE mode electromagnetic wave.
  • the electronic component 65 shown in the upper part of Figure 38 is a chip antenna. Also, the electronic component 62 is a communication IC (semiconductor element for antenna) that uses the antenna to transmit and/or receive communication signals.
  • IC semiconductor element for antenna
  • the conductor pattern 81 within the range of the microstrip line MSL is tapered to improve the matching between the characteristic impedance of the microstrip line MSL and the characteristic impedance of the waveguide.
  • the waveguide SIW connecting the antenna and IC can be bent in a three-dimensional curved shape of the multilayer substrate 123. This improves the freedom of layout and wiring design of each part.
  • FIG. 39 is a plan view of another electronic device according to the nineteenth embodiment.
  • eight electronic components 65 serving as chip antennas are mounted on the protruding portion of the multi-layer substrate.
  • six electronic components 65 serving as chip antennas are mounted on the protruding portion of the multi-layer substrate. In this manner, multiple chip antennas each facing in a different direction may be arranged.
  • the example shown in the lower part of Figure 39 shows an IC 62 mounted on the second part of the multilayer board. It is preferable to arrange the electronic component 65 and IC 62 (antenna semiconductor element) as each chip antenna, as shown in the already-mentioned microstrip line MSL and waveguide SIW, so that the signal propagates along the route with the shortest distance, and this is possible in this embodiment.
  • a conductor pattern as a patch antenna may be formed on the multilayer board.
  • FIG. 40 The upper part of FIG. 40 is a plan view of an electronic device 218 including a multilayer substrate 124 and electronic components 62, and the lower part of FIG. 40 is a vertical cross-sectional view taken along the dashed line in the upper part.
  • the upper part of Figure 41 is a partial cross-sectional view of electronic device 218.
  • hatching of base layer 9 has been omitted to clarify the drawing.
  • the middle part of Figure 41 is a cross-sectional view taken along the dashed dotted line at the upper part of the upper part of Figure 41
  • the lower part of Figure 41 is a cross-sectional view taken along the dashed dotted line at the lower part of the upper part of Figure 41.
  • hatching of base layer 9 has been omitted to clarify the drawing.
  • the microstrip line MSL is formed on the substrate layer 9 by the conductor pattern 49 as a ground conductor layer, the conductor pattern 81 as a signal line, and mainly the substrate layer 9 between them.
  • a conductor pattern 80 is formed to face the portion of the conductor pattern 81 that expands in the layer direction.
  • a plurality of interlayer connection conductors 53 are formed at positions arranged with a predetermined width in the layer direction, which conduct the conductor patterns 80 and 81 to each other in the stacking direction of the substrate layer 9.
  • the conductor patterns 80 and 81, the plurality of interlayer connection conductors 53, and the substrate layer 9 between the conductor patterns 80 and 81 and the plurality of interlayer connection conductors 53 form a waveguide SIW.
  • An opening AP is formed in the conductor pattern 80 above the waveguide SIW.
  • a conductor pattern 84 is formed above the conductor pattern 80, and the conductor pattern 80 and the conductor pattern 84 are conductive via the interlayer connection conductor.
  • Electronic device 218 has a metal housing 72.
  • An opening 72S is formed in this housing 72. This opening 72S acts as a radiator for the slot antenna.
  • an opening 72S is provided in the housing 72 to function as a slot antenna, but this can be applied to cases where there is a cover member, not limited to the housing.
  • a metal cover is placed on the top surface of the multilayer board 124, a slot can be formed in the metal cover.
  • FIG. 42 is a perspective view of electronic devices 219, 220 according to the 21st embodiment.
  • the electronic device 219 shown in the upper part of FIG. 42 is composed of a multilayer board and multiple electronic components 65.
  • the multilayer board has a first portion 10 and a second portion 20 that is continuous with the first portion 10.
  • the first portion 10 has a spherical crown shape.
  • the electronic components 65 are antenna elements and are arranged around the periphery of the spherical crown shape. These multiple antenna elements form an array antenna.
  • the electronic device 220 shown in the lower part of Figure 42 is composed of a multilayer board and multiple electronic components 65.
  • the multilayer board has a first portion 10 and a second portion 20 that is continuous with the first portion 10.
  • the first portion 10 and the second portion 20 form a truncated cone shape.
  • Each of the electronic components 65 is an antenna element, and is arranged around the periphery of the cone shape. These multiple antenna elements form an array antenna.
  • an array antenna with isotropic directivity can be easily constructed.
  • the curvature of the location where each antenna element is arranged is constant, the stress applied to the interlayer connection conductor formed in first portion 10 is uniform, resulting in high reliability.
  • the upper part of FIG. 43 is a partial cross-sectional view of the first part 10 of the electronic device 219 shown in the upper part of FIG. 42
  • the lower part of FIG. 43 is a partial cross-sectional view of the first part 10 of the electronic device 220 shown in the lower part of FIG. 42.
  • a via hole facing in an oblique direction is formed in the first part 10, and the via hole is filled with a conductor to provide the interlayer connection conductor.
  • the stress acting on the interlayer connection conductor is normal to the inner and outer surfaces of the first part 10, as shown by the dashed line, so that the allowable stress of the interlayer connection conductor is large. In other words, the interlayer connection conductor has high reliability against stress.
  • the thickness of the first and second parts of the multilayer substrate is constant, but the thickness of either the first or second part may differ depending on the region. Also, the thickness of the first and second parts may differ.
  • Figures 1, 7, 15, and 16 show examples in which circuit elements such as antenna elements and coil elements are formed in the first part of the multilayer substrate, but circuit elements using conductor patterns may also be configured in the second part of the multilayer substrate.
  • the conductor pattern formed on the first portion 10 is connected to a circuit board or electronic components through the conductor pattern formed on the second portion 20, but the conductor pattern formed on the first portion 10 may be directly connected to the circuit board or electronic components.
  • the planar shape of the multilayer board when viewed from the protruding direction of the multilayer board due to the presence of the convex curved surface PS and the concave curved surface DS of the multilayer board is approximately circular or approximately rectangular, but it may also be hexagonal, triangular, polygonal with a partial recess, or partially rounded, for example, as shown in FIG. 44. This also makes it possible to increase the degree of freedom in mounting on a circuit board or in assembling within a housing.
  • a microstrip line is used as part of the power supply transmission path, but a triplate strip line may be configured as the power supply transmission path.

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Abstract

複数の基材層及び導体パターンを含み、これら基材層が積層されて成る多層基板（１０１）であり、それぞれ、互いに対向する表裏面間の厚みが一定又は略一定である第１部分（１０）及び当該第１部分（１０）に連続する第２部分（２０）を備える。第１部分（１０）の表面は少なくとも１つの凸曲面であり、第１部分（１０）の裏面は凸曲面に対向する凹曲面であり、第２部分（２０）の表裏面は平面であり、各基材層は第１部分（１０）から第２部分（２０）にかけて連続し、導体パターンの少なくとも一部は、多層基板（１０１）の内部において、第１部分（１０）から第２部分（２０）にかけて連続している。

Description

多層基板、多層基板の製造方法及び電子機器
　本発明は、複数の基材層が積層されて成る多層基板、この多層基板の製造方法、及びその多層基板を備える電子機器に関する。
　特許文献１には、熱可塑性液晶ポリマーの特性を活かした、段差を有する電子デバイスの支持体が示されている。例えば、フィルムで構成される、又はその積層構造体で構成される支持体が、絞り加工によって勾配を有する段差が形成された電子デバイスが示されている。
特開２００４－８２５６４号公報
　特許文献１に記載の電子デバイスの支持体は立体的な熱可塑性液晶ポリマーで構成されているが、この支持体は、その表層にのみ導体パターンが形成されている構造体である。そのため、支持体に設ける配線の自由度が低い。
　そこで、本発明の目的は、導体パターン形成上の自由度の高い多層基板、この多層基板の製造方法、及びその多層基板を備える電子機器を提供することにある。
（１）本開示の一例としての多層基板は、
　複数の基材層及び導体パターンを含み、前記基材層が積層されて成る多層基板であり、
　それぞれ、互いに対向する表裏面間の厚みが一定又は略一定である、第１部分及び当該第１部分に連続する第２部分を備え、
　前記第１部分の表面は凸曲面であり、前記第１部分の裏面は前記凸曲面に対向して前記多層基板に前記厚みをもたせる凹曲面であり、
　前記第２部分の前記表裏面は平面であり、
　各前記基材層は前記第１部分から前記第２部分にかけて連続していて、
　前記導体パターンの少なくとも一部は、前記多層基板の内部において、前記第１部分から前記第２部分にかけて連続している、ことを特徴とする。
（２）本開示の一例としての多層基板の製造方法は、
　前記第１部分に、前記多層基板の内部に形成された前記導体パターンに導通し、前記積層の方向に導通路を形成する接続導体を備える、多層基板の製造方法であり、
　前記多層基板の前記第１部分及び前記第２部分は、前記基材層を積層した状態で加熱プレスすることにより形成し、
　前記積層の方向の開口部に導電性ペーストを入れ、加熱プレスすることにより、前記導電性ペーストを前記導通路として形成する、ことを特徴とする。
（３）本開示の一例としての電子機器は、
　前記多層基板と、電子部品とを含む電子機器であり、
　前記電子部品は前記第１部分の内部又は前記第２部分に配置されている、ことを特徴とする。
　本発明によれば、導体パターン形成上の自由度の高い多層基板、この多層基板の製造方法、及びその多層基板を備える電子機器が得られる。
図１は第１の実施形態に係る多層基板１０１の斜視図である。 図２の上部は多層基板１０１の平面図であり、図２の下部は、図２の上部に示す多層基板１０１の一点鎖線での断面図である。 図３は第２の実施形態に係る多層基板１０２の断面図である。 図４は第３の実施形態に係る電子機器２０１の断面図である。 図５は第４の実施形態に係る電子機器２０２の断面図である。 図６は第４の実施形態に係るもう一つの電子機器２０３の断面図である。 図７の上部は第５の実施形態に係る電子機器２０４の平面図、図７の下部は、上部に示した一点鎖線での電子機器２０４の断面図である。 図８の上部は第６の実施形態に係る多層基板１０７平面図である。図８の下部は、図８の上部に示す多層基板１０７を備える電子機器２０５の断面図である。 図９は第６の実施形態に係る別の多層基板１０８の平面図である。 図１０は、電子部品６５が実装された多層基板１０９が回路基板６０に搭載されることによって構成された第７の実施形態に係る電子機器２０６の断面図である。 図１１は、電子部品６６が実装された多層基板１１０が回路基板６０に搭載されることによって構成された第７の実施形態に係る電子機器２０７の断面図である。 図１２は、電子部品６５，６６が実装された多層基板１１１が回路基板６０に搭載されることによって構成された第７の実施形態に係る電子機器２０８の断面図である。 図１３の上部は、第８の実施形態に係る電子機器２０９の平面図、図１３の下部は、電子機器２０９の、図１３の上部における一点鎖線での断面図である。 図１４の上部は、第８の実施形態に係る別の多層基板１１３の平面図、図１４の下部は、多層基板１１３の、図１４の上部における一点鎖線での断面図である。 図１５の上部は第９の実施形態に係る電子機器２１０の平面図である。図１５の下部は図１５の上部における一点鎖線での断面図である。 図１６の上部は第９の実施形態に係る別の電子機器２１１の平面図である。図１６の下部は図１６の上部における一点鎖線での断面図である。 図１７の上部は第１０の実施形態に係る多層基板１１５の平面図である。図１７の下部は図１７の上部における一点鎖線での断面図である。 図１８は第１１の実施形態に係る多層基板１１６の斜視図である。 図１９の上部は多層基板１１６を備える電子機器２１２の平面図であり、図１９の下部は、図１９の上部に示す一点鎖線での断面図である。 図２０は第１２の実施形態に係る多層基板１１７Ａの斜視図である。 図２１の上部は図２０における一点鎖線での断面図である。 図２２は第１２の実施形態に係る別の多層基板１１７Ｂの断面図である。 図２３は図２２における一点鎖線での断面図である。 図２４は第１３の実施形態に係る多層基板１１８及びそれに実装された電子部品６２とで構成された電子機器２１３の斜視図である。 図２５の上部は第１４の実施形態に係る多層基板１１９及びそれに実装された電子部品６２とで構成された電子機器２１４の斜視図である。図２５の下部は図２５の上部の一点鎖線での断面図である。 図２６は第１４の実施形態に係る別の多層基板１２０について示す図である。 図２７の上部は第１５の実施形態に係る多層基板１２１の斜視図であり、図２７の下部は、図２７の上部の一点鎖線で示す位置での縦断面図である。 図２８はそれぞれ第１６の実施形態に係る多層基板の断面図である。 図２９はそれぞれ第１６の実施形態に係る多層基板の断面図である。 図３０は第１６の実施形態に係る多層基板の断面図であり、信号線としての導体パターン８１，８２と、それを積層方向に挟む２層のグランド導体層としての導体パターン４９Ａ，４９Ｂとを備える多層基板の一例である。 図３１は第１６の実施形態に係る多層基板の断面図であり、グランド導体層としての導体パターンの形成位置の幾つかの例について示す図である。 図３２は第１７の実施形態に示す電子機器２１５の主要部の断面図である。 図３３の上部は第１８の実施形態に係る電子機器２１６の斜視図であり、図３３の中部は、図３３の上部のＸ－Ｘ部分での多層基板１２２の縦断面図であり、図３３の下部は、図３３の上部のＹ－Ｙ部分での多層基板１２２の縦断面図である。 図３４は第１８の実施形態に係る他の幾つかの多層基板の平面図である。 図３５の上部及び下部は第１８の実施形態に係る他の多層基板の断面図である。 図３６は第１８の実施形態に係る他の幾つかの多層基板の断面図である。 図３７の上部は、多層基板１２３及び電子部品６２，６５を備える電子機器２１７の平面図であり、図３７の下部は上部における一点鎖線での縦断面図である。 図３８の上部は電子機器２１７の部分断面図である。図３８の下部は図３８の上部における一点鎖線での横断面図である。 図３９は第１９の実施形態に係る他の電子機器の平面図である。 図４０の上部は、多層基板１２４及び電子部品６２を備える電子機器２１８の平面図であり、図４０の下部は上部における一点鎖線での縦断面図である。 図４１の上部は電子機器２１８の部分断面図である。図４１の中部は図４１の上部の図中の上部の一点鎖線での横断面図であり、図４１の下部は図４１の上部の図中の下部の一点鎖線での横断面図である。 図４２は第２１の実施形態に係る電子機器２１９，２２０の斜視図である。 図４３の上部は図４２の上部に示した電子機器２１９の第１部分１０の部分断面図であり、図４３の下部は図４２の下部に示した電子機器２２０の第１部分１０の部分断面図である。 図４４は、多層基板の凸曲面及び凹曲面の存在による多層基板の突出方向から視た、その多層基板の平面図の例である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
　第１の実施形態では多層基板の一例について示す。図１は第１の実施形態に係る多層基板１０１の斜視図である。図２の上部は多層基板１０１の平面図であり、図２の下部は、図２の上部に示す多層基板１０１の一点鎖線での断面図である。
　多層基板１０１は複数の基材層９が積層されて成る多層基板である。図２の下部に示す断面図では、各基材層は一体化されているので、隣接する基材層間の線は表れていない。したがって、図中の基材層９は、単一の基材層を指す符号ではなく、複数の基材層を単一の符号で表したものである。このことは、以降に示す他の図についても同様である。
　多層基板１０１は、それぞれ、互いに対向する表裏面間の厚みが一定又は略一定である第１部分１０及び当該第１部分１０に連続する第２部分２０を備える。
　第１部分１０の表面は少なくとも１つの凸曲面ＰＳであり、第１部分１０の裏面は凸曲面ＰＳに対向する凹曲面ＤＳである。第２部分２０の表面ＳＳ及び裏面ＢＳは平面である。
　凸曲面ＰＳは、突出方向に対して直交する軸回りに湾曲する面ではない。図１、図２に示した例ではＺ軸方向が突出方向である。この突出方向に対して直交する、例えばＹ軸回りに湾曲する面は円筒面である。図１、図２に示す例では、凸曲面ＰＳは円筒面ではなく球面である。
　凸曲面ＰＳの形状を別に表現すれば、凸曲面ＰＳの突出方向を一つの軸とする直交３軸のうち、２つの軸で構成される平面での断面で曲線を描き、且つ他の２つの軸で構成される平面での断面でも曲線を描く、と言える。図１、図２において、Ｘ，Ｙ，Ｚの３軸の向きを上記直交３軸とすれば、凸曲面ＰＳのＸ－Ｙ平面での断面は円であり、凸曲面ＰＳのＹ－Ｚ平面での断面は円弧であり、凸曲面ＰＳのＸ－Ｚ平面での断面は円弧である。つまり、どの２軸平面でも断面は直線を描かない。
　凹曲面ＤＳは、多層基板の厚みを保つ関係で凸曲面ＰＳに対向する。
　各基材層９は第１部分１０から第２部分２０にかけて連続している。また、第１部分１０の内部の導体パターン３１と、第２部分２０の内部の導体パターン３２とは連続している。
　図２において、第１部分１０と第２部分２０との境界ＢＤを通る断面について、第１部分１０と第２部分２０との成す角度は断面の位置に応じて異なるが、第１部分１０と第２部分２０との境界ＢＤを通る複数の断面について、境界ＢＤにおいて第１部分１０と第２部分２０との成す最小角度θは鈍角である。この構造により、第１部分１０と第２部分２０との境界ＢＤが曲げられても、導体パターン３１，３２の、特に境界ＢＤにおける破損が抑制される。
　なお、導体パターン３１と導体パターン３２との曲げ部（第１部分１０と第２部分２０との境界ＢＤ）は、角部が面取りされた形状や湾曲形状であってもよい。そのことにより、導体パターン３１と導体パターン３２との曲げ部に掛かる応力が分散されるので、この導体パターン３１と導体パターン３２との曲げ部の破損がより効果的に抑制される。
　図１に示す例では、多層基板１０１の第１部分の表面に導体パターン４１が形成されている。この導体パターン４１は例えばアンテナ用放射素子であり、多層基板１０１の内部に形成されている導体パターン３１に導通している。図２では表れていないが、基材層９の積層の方向に導通路を形成する接続導体で、導体パターン４１と導体パターン３１とは接続されている。
　図２では、多層基板１０１の内部に導体パターン３１，３２を備えた例を示したが、導体パターン３１，３２のうち、伝送線路として用いる箇所には、多層基板１０１の表裏面にグランド導体層を形成することにより、ストリップラインを構成してもよい。
　なお、導体パターン４１と導体パターン３１とを電磁界結合又は電界結合させてもよい。
　第１部分１０の凸曲面の突出方向から視た外形は円形状である。また、第１部分１０の凸曲面の突出方向から視た第２部分２０の外形は矩形状である。
　また、図１、図２に示した例では、凸曲面の突出方向（Ｚ方向）から視た第２部分２０の平面形状は、第１部分１０を取り囲む位置の一部から突出する形状である。この第２部分２０は、第１部分１０を取り囲む位置の全部から突出する形状であってもよい。
　前記基材層９の素材は、例えば、スチレン、ポリエチレン、ポリプロピレン等のポリオレフィン系樹脂、熱可塑性ポリイミド、フッ素系樹脂等の熱可塑性樹脂である。このことにより、第１部分１０と第２部分２０との境界ＢＤでの形状を変化させやすい。
　以上に示した多層基板１０１は、例えば、導体パターン３１，３２を形成した基材層９を含む複数の基材層９を積層した状態で、それら全体を、凸曲面を有する金型及び凹曲面を有する金型により同時に加熱プレスすることにより、第１部分１０及び第２部分２０を有する多層基板として形成する。
《第２の実施形態》
　第２の実施形態では、第１の実施形態に比べて、第１部分の導体パターンの形状及び第２部分の構造が異なる例について示す。
　図３は第２の実施形態に係る多層基板１０２の断面図である。この多層基板１０２の平面図は図１、図２に示した多層基板１０１と類似している。
　多層基板１０２は、それぞれ、互いに対向する表裏面間の厚みが一定又は略一定である第１部分１０及び当該第１部分１０に連続する第２部分２０を備える。
　第２部分２０の形状は前記第１部分１０から外方へ引き出された形状である。第１部分１０は、基材層９及び導体パターンを含んで構成された回路部を備える。また、図３に示した例では、第１部分１０から外方へ引き出された第２部分２１を備える。このように、第２部分は複数あってもよい。また、第１部分１０から引き出す第２部分の引き出し方向は異なっていてもよい。
　多層基板１０２の第１部分１０には、多層基板１０２の内部に形成された導体パターン３１に導通し、積層の方向に導通路を形成する接続導体５１を備える。第１部分１０の表面には導体パターン４１が形成されている。接続導体５１は導体パターン３１と導体パターン４１とを導通させる。
　第２部分２０は、基材層９及び導体パターン３２を含んで構成された伝送線路を備える。導体パターン３２の端部付近には、この導体パターン３２に導通し、積層の方向に導通路を形成する接続導体５２を備える。
　第２部分２０の裏面にはコネクタ６１が搭載されていて、このコネクタ６１に接続導体５２が接続されている。
　第１部分１０の内部の導体パターン３１と、第２部分２０の内部の導体パターン３２とは連続している。
　第２部分２０は第１部分１０より厚みの薄い第２部分の薄部領域２２を部分的に有する。この構造により、薄部領域２２での屈曲が容易となり、かつ薄部領域内部の導体パターン３２に加わる応力を抑えることができるので、導体パターン３２の破断が防止できる。
　以上に示した多層基板１０２の製造方法の例は次のとおりである。
　先ず、多層基板１０２の第１部分１０及び第２部分２０は、基材層９を積層した状態で加熱プレスすることにより形成する。
　基材層９の積層の方向の開口部には導電性ペーストを入れ、積層体全体を上記加熱プレスする。このことにより、導電性ペーストで接続導体を形成する。
《第３の実施形態》
　第３の実施形態では電子機器について例示する。
　図４は第３の実施形態に係る電子機器２０１の断面図である。この電子機器２０１は、回路基板６０、この回路基板６０に実装された電子部品６２、多層基板１０３及びこの多層基板１０３に取り付けられたコネクタ６１を含む。図４においては、図の明瞭性及び視認性を優先して、断面部分を示すハッチングの図示を略している。多層基板１０３内には導体パターンが形成されているが、図４における断面位置では導体パターンが存在しない。
　多層基板１０３の、第１部分１０の凸曲面の突出方向から視た外形（平面形状）は円形状である。前記凸曲面の突出方向から視た第２部分２０の屈折（又は湾曲）前の平面形状は、第１部分１０を取り囲む位置の一部から突出する矩形状である。このような矩形状部を屈折（湾曲）させることにより、第２部分２０の屈折（湾曲）が容易となる。なお、この屈折（湾曲）部は、図３における薄部領域２２に相当する部分、すなわち、屈折（湾曲）がより容易な部分であってもよい。
　電子部品６２は、多層基板１０３の第１部分１０の凹曲面で囲まれる回路基板６０の部分に実装されている。多層基板１０３の内部及び必要に応じて外面には所定の導体パターンが形成されている。
　多層基板１０３の第２部分２０は、回路基板６０の端部を囲むように２箇所で屈折（又は湾曲）されている。回路基板６０の回路と多層基板１０３の導体パターンとは、コネクタ６１を介して電気的に接続されている。
　回路基板６０又はそれに実装されている電子部品６２は、多層基板１０３の第２部分２０に形成されている導体パターンに接続されている。又は、多層基板１０３の第１部分１０及び第２部分２０に形成されている導体パターンに接続されている。
　本実施形態によれば、多層基板１０３の第１部分１０を、平板状の回路基板６０に被せるように配置することで、多層基板１０３の第１部分１０と回路基板６０との間に所定の空間を形成できる。また、多層基板１０３の第２部分２０を屈折（又は湾曲）させることで、第２部分２０を回路基板６０の裏面にまで到達させることができる。このように、基材層９が熱可塑性樹脂であることにより、電子機器の製造上のプロセス自由度が高まる。
《第４の実施形態》
　第４の実施形態では、第１部分に孔を形成した多層基板を備える電子機器について例示する。
　図５は第４の実施形態に係る電子機器２０２の断面図である。この電子機器２０２は、回路基板６０、この回路基板６０に実装された電子部品６２、多層基板１０４及びこの多層基板１０４に取り付けられたコネクタ６１を含む。図５においては、図の明瞭性及び視認性を優先して、断面部分を示すハッチングの図示を略している。多層基板１０４内には導体パターンが形成されているが、図５における断面位置では導体パターンが存在しない。
　図４に示した例と同様に、多層基板１０４の、第１部分１０の凸曲面の突出方向から視た外形（平面形状）は円形状であり、第２部分２０の屈折（又は湾曲）前の平面形状は、第１部分１０を取り囲む位置の一部から突出する矩形状である。
　回路基板６０には所定の回路が構成されている。電子部品６２は例えばMEMSマイクロフォンである。回路基板６０はこのMEMSマイクロフォンによる音声信号についての回路を含む。
　多層基板１０４の内部及び必要に応じて外面には所定の導体パターンが形成されている。
　多層基板１０４の一部には貫通孔Ｈが形成されている。図５に示す例では、MEMSマイクロフォンである電子部品６２の受音部に近接する位置に貫通孔Ｈが形成されている。この貫通孔Ｈは集音効果があるので、所定の指向性を有するマイクロフォンを構成できる。
　本実施形態によれば、多層基板１０４の第１部分１０と回路基板６０との間の所定の空間に電子部品６２を配置し、多層基板１０４に貫通孔Ｈを設けたことにより、多層基板１０４と電子部品６２との有効的な配置が可能となり、電子機器２０２の小型化が容易となる。
　図６は第４の実施形態に係る別の電子機器２０３の断面図である。この電子機器２０３は、回路基板６０、多層基板１０５、この多層基板１０５に実装された電子部品６２及びこの多層基板１０５に取り付けられたコネクタ６１を含む。図６においては、図の明瞭性及び視認性を優先して、断面部分を示すハッチングの図示を略している。多層基板１０５内には導体パターンが形成されているが、図６における断面位置では導体パターンが存在しない。
　図４に示した例と同様に、多層基板１０５の、第１部分１０の凸曲面の突出方向から視た外形及び内形はともに円形状であり、内形の内側に第２部分２４が連続している。また、第２部分２０の屈折（又は湾曲）前の平面形状は、第１部分１０を取り囲む位置の一部から突出する矩形状である。
　第２部分２４の裏面には電子部品６２が実装されている。電子部品６２は例えばMEMSマイクロフォンである。第２部分２４には貫通孔Ｈが形成されていて、電子部品６２は貫通孔Ｈから外部の音を受ける。
　なお、図５、図６に示した例では音声信号を扱う電子機器について例示したが、光学信号や映像信号を扱う電子機器についても同様に構成できる。
《第５の実施形態》
　第５の実施形態では、第１部分に電子部品に対する非接触部又は非押圧部を構成する切り欠き形状部が形成された多層基板を備える電子機器について例示する。
　図７の上部は電子機器２０４の平面図、図７の下部は、上部に示した一点鎖線での電子機器２０４の断面図である。この電子機器２０４は、回路基板６０、この回路基板６０に対してコネクタ６３を介して接続された同軸ケーブル（電子部品）７０、多層基板１０６及びこの多層基板１０６に取り付けられたコネクタ６１を含む。図７においては、図の明瞭性及び視認性を優先して、断面部分を示すハッチングの図示を略している。
　回路基板６０内には導体パターン６４が形成されている。多層基板１０６の内部には、例えば放射素子としての導体パターン３１，３２が形成されている。導体パターン６４の一方の端部はコネクタ６３を介して同軸ケーブル７０に接続されていて、他方の端部はコネクタ６１を介して、多層基板１０６の第２部分２０内の導体パターン３２に接続されている。
　多層基板１０６の第１部分１０には、電子部品である同軸ケーブル７０に対する非当接部を構成する切り欠き形状部１０Ｎが形成されている。
　本実施形態によれば、電子部品に当接しない状態（非接触状体又は非押圧状体）で、電子部品とともに多層基板を容易に設けることができる。
《第６の実施形態》
　第６の実施形態では、第２部分に、所定形状の部材に固定する切り欠き形状部又は開口形状部が形成された多層基板、及びそれを備える電子機器について例示する。
　図８の上部は多層基板１０７平面図である。図８の下部は、図８の上部に示す多層基板１０７を備える電子機器２０５の断面図である。この断面位置は図８の上部に示した一点鎖線で示す位置での断面図である。
　多層基板１０７は第１部分１０と第２部分２０とで構成されている。第１部分１０は球面の一部相当又は略球面の一部相当の形状を有し、第２部分は円形リング状の平板である。第２部分は第１部分の周囲に連続している。多層基板１０７の第２部分２０には開口部１３が形成されている。
　電子機器２０５は、図８の下部に示すように、回路基板６０、この回路基板６０上に設けられたピン６８、多層基板１０７及びこれらを収める筐体７１を備える。
　多層基板１０７は、その開口部１３を回路基板６０上のピン６８に挿入することで固定されている。
　図９は第６の実施形態に係るもう一つの多層基板１０８の平面図である。この多層基板１０８は、図８に示した例と同様に、球面の一部相当又は略球面の一部相当の形状の第１部分１０と、円形リング状の平板である第２部分２０とで構成されている。多層基板１０８は、図８に示した多層基板１０７とは異なり、第２部分２０に切り欠き部１２が形成されている。
　多層基板１０８は、その切り欠き部を回路基板の一部等、所定形状の部材、に固定することによって、固定できる。
　なお、図８、図９に示した例では、第２部分２０が円形リング状である例を示したが、リング形状は円形に限らない。例えば、第２部分２０の外形は四角形などの多角形や、角部に丸みをもった多角形であってもよい。
《第７の実施形態》
　第７の実施形態では、多層基板とそれに搭載された電子部品とを含む電子機器について例示する。
　図１０、図１１及び図１２は、第７の実施形態に係る各電子機器の断面図である。
　図１０は、電子部品６５が実装された多層基板１０９が回路基板６０に搭載されることによって構成された電子機器２０６の断面図である。多層基板１０９は第１部分１０と第２部分２０，２４とを備える。第１部分１０は、その凸曲面の突出方向から視た平面形状が円形リング状である。また、上記凸曲面の突出方向から視た第２部分２４の形状は円形である。また、上記凸曲面の突出方向から視た第２部分２０の外形状は直方体状である。
　なお、上記凸曲面の突出方向から視た第２部分２４の形状は円形に限らない。例えば、四角形などの多角形や、角部に丸みをもった多角形であってもよい。また、上記凸曲面の突出方向から視た第１部分１０は円形リング状に限らない。例えば、四角形などの多角形のリング状や、角部に丸みをもった多角形のリング状であってもよい。
　図１０に示す例では、第２部分２０と第１部分１０との境界ＢＤは、多層基板１０９の表面が凹曲面であり、その裏面が凹曲面に対向する凸曲面である。
　多層基板１０９の内層には導体パターン３０が形成されている。多層基板１０９の端部には端子電極４２が形成されている。また、多層基板１０９の表面の所定位置に、電子部品６５を実装するための端子電極４３が形成されている。導体パターン３０は端子電極４２と端子電極４３との間の配線パターンとして作用する。
　回路基板６０の表面には電子部品６７Ａ，６７Ｂ，６７Ｃが実装されている。この回路基板６０の端子電極に多層基板１０９の端子電極４２を接続することにより、既に電子部品６５が実装された多層基板１０９を回路基板６０に搭載できる。このように、多層基板１０９を回路基板６０に搭載した状態で、電子部品６７Ａ，６７Ｂ，６７Ｃは、多層基板１０９の第１部分１０及び第２部分２４と回路基板６０との間の空間内に存在する。そのため、電子部品６７Ａ，６７Ｂ，６７Ｃは外部からの物品の衝突などに対して多層基板１０９で保護できる。また、多層基板１０９の凹み部に電子部品６７Ａ，６７Ｂ，６７Ｃを配置できるので、多層基板１０９の凹み部の空間を有効利用でき、全体に小型化できる。
　図１１は、電子部品６６が実装された多層基板１１０が回路基板６０に搭載されることによって構成された電子機器２０７の断面図である。多層基板１１０は第１部分１０、第２部分２０，２４及び境界ＢＤを備える。多層基板１１０の平面形状は多層基板１０９の平面形状と同様である。
　多層基板１１０の内層には導体パターン３０，４７が形成されている。多層基板１１０の端部には端子電極４２，４８が形成されている。また、多層基板１１０の裏面の所定位置に、電子部品６６を実装するための端子電極４４が形成されている。導体パターン３０は端子電極４２と端子電極４４との間の配線パターンとして作用する。導体パターン４７は多層基板１１０の面方向に拡がる導体層を形成する。この導体パターン４７は端子電極４８を介して、回路基板６０のグランドに接続されている。したがって、電子部品６６を含む、多層基板１１０の下部全体を電磁界シールドする。なお、電子部品６６又は多層基板１１０の下部の電磁界シールドの目的に応じては、導体パターン４７はグランドに接続されていなくてもよい。また、導体パターン４７は多層基板１１０の上面に形成されていてもよい。
　図１１に表れているように、回路基板６０の端子電極に多層基板１１０の端子電極４２を接続することにより、既に電子部品６６が実装された多層基板１１０を回路基板６０に搭載できる。このように、多層基板１１０を回路基板６０に搭載した状態で、電子部品６６は、多層基板１１０の第１部分１０及び第２部分２４と回路基板６０との間の空間内に存在する。そのため、電子部品６６は外部からの物品の衝突などに対して多層基板１１０で保護できる。
　図１２は、電子部品６５，６６が実装された多層基板１１１が回路基板６０に搭載されることによって構成された電子機器２０８の断面図である。多層基板１１１は第１部分１０、第２部分２１，２３，２４及び境界ＢＤを備える。第１部分１０は、その凸曲面の突出方向から視た平面形状がいずれも円形リング状である。また、上記凸曲面の突出方向から視た第２部分２４の形状は円形である。また、上記凸曲面の突出方向から視た第２部分２１の平面形状は円形リング状である。さらに、第２部分２１と第２部分２３との境界ＢＤも平面形状は円形リング状である。
　多層基板１１１の内層には導体パターン３０Ａ，３０Ｂが形成されている。多層基板１１１の端部には端子電極４２Ａ，４２Ｂが形成されている。また、多層基板１１１の表面の所定位置に、電子部品６５を実装するための端子電極４３が形成されていて、多層基板１１１の裏面の所定位置に、電子部品６６を実装するための端子電極４４が形成されている。導体パターン３０Ａは端子電極４２Ａと端子電極４３との間の配線パターンとして作用する。また、導体パターン３０Ｂは端子電極４２Ｂと端子電極４４との間の配線パターンとして作用する。
　図１２に示した例のように電子部品を多層基板の表裏両面に実装してもよい。
《第８の実施形態》
　第８の実施形態では、積層方向に沿った断面において、第１部分を含む曲面で構成される空間を複数備える多層基板及びそれを備える電子機器について例示する。
　図１３の上部は、第８の実施形態に係る電子機器２０９の平面図、図１３の下部は、電子機器２０９の、図１３の上部における一点鎖線での断面図である。電子機器２０９は多層基板１１２とそれに実装された電子部品６９とで構成されている。
　多層基板１１２は、第１部分１０と第２部分２１，２４とを備える。第１部分１０と第２部分２４との間には境界ＢＤが形成されている。この多層基板１１２の第２部分２４に電子部品６９が実装されている。
　この多層基板１１２は、第１部分１０を含む曲面で構成される、水平切断ドーナツ状の空間ＳＰを備える。断面においては、図１３に表れているように、二つの空間ＳＰ，ＳＰが存在する。これらの空間に例えば電子部品や機器の部材を配置することもできる。
　図１４の上部は、第８の実施形態に係る別の多層基板１１３の平面図、図１４の下部は、多層基板１１３の、図１４の上部における一点鎖線での断面図である。
　多層基板１１３は、第１部分１０，１１と第２部分２１を備える。第１部分１０と第１部分１１との間には境界が形成されている。また、第１部分１１と第２部分２１との間に境界が形成されている。
　多層基板１１３は、第１部分１１を含む曲面で構成される、水平切断ドーナツ状の空間ＳＰ１を備える。また、この多層基板１１３は、第１部分１０を含む曲面で構成される、水平切断球状の空間ＳＰ２を備える。断面においては、図１４の断面図に表れているように、二つの空間ＳＰ１，ＳＰ２が存在する。これらの空間に例えば電子部品や機器の部材を配置することができる。
　一般的に、何かに実装された多層基板の外面から、又は多層基板の実装面から、多層基板に加わる外力によって、多層基板の各部に応力が掛かる。本実施形態によれば、多層基板１１２，１１３の断面において、複数の空間（ＳＰ），（ＳＰ１，ＳＰ２）が存在するため、多層基板１１２，１１３に掛かる応力に対する変形量が抑制される。すなわち、多層基板１１２，１１３の剛性を高めることができる。
《第９の実施形態》
　第９の実施形態では、多層基板に、これまでに示した例とは異なる導体パターンを形成して成る電子機器について例示する。
　図１５の上部は第９の実施形態に係る電子機器２１０の平面図である。図１５の下部は図１５の上部における一点鎖線での断面図である。
　この電子機器２１０は、多層基板１１４と、その表面に形成された導体パターン４５とを含む。
　多層基板１１４は第１部分１０と第２部分２０とで構成されている。第１部分１０の平面形状の外形は円形である。第２部分２０の平面形状は円形リング状である。多層基板１１４の内層には導体パターン３０が形成されている。多層基板１１４の端部には端子電極４２が形成されている。
　多層基板１１４の表面の所定位置には、パッチアンテナの導体パターン４５が形成されている。導体パターン３０の一端は、基材層９の積層方向に存在する接続導体を介して端子電極４２に接続されている。また、導体パターン３０の他端は、基材層９の積層方向に存在する接続導体を介して導体パターン４５の所定位置に接続されている。
　このようにして、多層基板１１４の第１部分１０にパッチアンテナを構成してもよい。
　図１６の上部は第９の実施形態に係る別の電子機器２１１の平面図である。図１６の下部は図１６の上部における一点鎖線での断面図である。
　この電子機器２１０は、多層基板１１４と、その表面に形成された導体パターン４６とを含む。多層基板１１４は図１５に示した多層基板１１４と同様である。
　多層基板１１４の内層には導体パターン３０Ａ，３０Ｂが形成されている。多層基板１１４の端部には端子電極４２Ａ，４２Ｂが形成されている。
　多層基板１１４の第１部分１０の表面の所定位置には、二重スパイラルアンテナの導体パターン４６が形成されている。導体パターン３０Ａ，３０Ｂの一端は、基材層９の積層方向に存在する接続導体を介して端子電極４２Ａ，４２Ｂにそれぞれ接続されている。また、導体パターン３０Ａ，３０Ｂの他端は、基材層９の積層方向に存在する接続導体を介して導体パターン４６の内周端に接続されている。
　このようにして、多層基板１１４の第１部分１０に二重スパイラルアンテナを構成してもよい。
《第１０の実施形態》
　第１０の実施形態では、第１部分によって第２部分が突出した形状の（つまり、突出した面（突出部）に平面を含む）多層基板について例示する。
　図１７の上部は第１０の実施形態に係る多層基板１１５の平面図である。図１７の下部は図１７の上部における一点鎖線で示す位置での断面図である。
　この多層基板１１５は第１部分１０と第２部分２０とを含む。第１部分１０の平面形状は角部に丸みを帯びた長方形リング状である。第２部分２０の平面形状は角部に丸みを帯びた長方形状である。これまでに示した例では、第１部分１０の凸曲面の突出方向から視た外形は円形状であったが、本実施形態のように、多角形状であってもよい。また、角部に丸みを帯びた多角形状であってもよい。
　図１７に示した例では、第１部分１０の表面の全体が突出方向（Ｚ方向）の軸回りに湾曲する面というわけではなく、第１部分１０の表面の凸曲面は、突出方向（Ｚ方向）の軸の回りの４箇所に存在する。
《第１１の実施形態》
　第１１の実施形態では、これまでに示した多層基板とは第１部分及び第２部分の形状が異なる多層基板と、それを備える電子機器とについて例示する。
　図１８は第１１の実施形態に係る多層基板１１６の斜視図である。図１９の上部は多層基板１１６を備える電子機器２１２の平面図であり、図１９の下部は、図１９の上部に示す一点鎖線での断面図である。
　この多層基板１１６は第１部分１０と第２部分２０Ａ，２０Ｂとを含む。図１８、図１９に表れているように、第２部分２０Ａの平面形状は角部に丸みを帯びた長方形であり、第２部分２０Ｂの平面形状は内周の角部に丸みを帯びた長方形リング状である。
　第１部分１０の表面は凸曲面であり、第１部分１０の裏面は凸曲面に対向して多層基板１１６に厚みをもたせる凹曲面であり、第２部分２０Ａ，２０Ｂは互いに対向する表裏面間の厚みが一定又は略一定である。
　第２部分２０Ａの基材層９の内層には放射素子（パッチアンテナ）としての導体パターン４５が形成されている。また、第２部分２０Ａ，２０Ｂ及び第１部分１０の基材層９の内層には配線導体パターンとしての導体パターン３０Ａ，３０Ｂが形成されている。これら導体パターン３０Ａ，３０Ｂの一端は層間接続導体を介して導体パターン４５に接続されている。
　第２部分２０Ｂには端子電極４２Ａ，４２Ｂ，４２Ｃが形成されていて、それら端子電極４２Ａ，４２，４２Ｃは第２部分２０Ｂの下面の露出している。導体パターン３０Ａ，３０Ｂの他端は端子電極４２Ａ，４２Ｂに連続している。これら端子電極４２Ａ，４２Ｂ，４２Ｃは回路基板６０に対する実装用電極として作用する。回路基板６０には信号線としての導体パターン６４Ａ，６４Ｂ及びグランド導体層としての導体パターン６４Ｇが形成されている。
　この実施形態では、放射素子としての導体パターン４５の２箇所を給電点とすることで、導体パターン４５は２つの偏波面を有する放射素子として用いることができる。
　この実施形態で示すように、多層基板１１６に２つの第２部分２０Ａ，２０Ｂを備え、回路基板６０に実装される第２部分２０Ｂに端子電極４２Ａ，４２Ｂ，４２Ｃを有していてもよい。
　なお、多層基板１１６の外形は四角形以外に円形であっても同様に構成できる。放射素子としての導体パターン４５についても四角形以外に円形や多角形であってもよい。さらに、第１部分１０から突出する第２部分２０Ｂは第１部分１０を取り囲む位置の全部（全周）に限らず、第１部分１０の一部から突出する部分であってもよい。また、給電点及び給電用の導体パターンは単一であってもよい。また、給電用の導体パターン３０Ａ，３０Ｂが形成される基材層９は、放射素子としての導体パターン４５が形成される基材層９より薄くてもよい。また、第２部分２０ＡはＺ方向に突出していることにより、第２部分２０Ａの下部に空洞部が形成されているが、この空洞部に樹脂を充填してもよい。
　本実施形態によれば、次のような効果を奏する。
（ａ）グランド導体層としての導体パターン６４Ｇと、放射素子としての導体パターン４５との間に空洞部を設けることで、放射素子とグランド導体との間の静電容量を下げることができるため、それに応じて放射素子を拡大でき、そのことでアンテナ利得を高められる。
（ｂ）給電用の導体パターン３０Ａ，３０Ｂとグランド導体層としての導体パターン６４Ｇとの間に空洞部を設けることになり、空洞（空気）は基材層９より低誘電率であるので、導体パターン３０Ａと導体パターン３０Ｂとの間の電磁界結合係数を下げることができる。このことにより、偏波面の異なる２つの信号のアイソレーションを高めることができる。また、給電用の導体パターン３０Ａ，３０Ｂが形成されている基材層９を薄くすることにより、その効果がより高まる。
（ｃ）第２部分２０Ａの周囲を第１部分１０で囲んでいるため、第２部分２０Ａの機械的強度が高められる。さらに、剛性が高まることにより、放射素子としての導体パターン４５を所定のアンテナ特性に定めることができる。
（ｄ）空洞部に低誘電率の樹脂を充填することで、多層基板１１６の剛性をさらに高めることができる。
（ｅ）空洞部に高誘電率の樹脂を充填すれば、所定の共振周波数を得るための放射素子としての導体パターン４５を小型化できるので、小型の多層基板１１６及び小型の電子機器２１２が得られる。
《第１２の実施形態》
　第１２の実施形態では、電磁界シールド用導体パターンが形成された多層基板を備える電子機器について例示する。
　図２０は第１２の実施形態に係る多層基板１１７Ａの斜視図である。図２１は図２０における一点鎖線での断面図である。
　図２０に示すように、多層基板１１７Ａは第１部分１０と第２部分２０Ａ，２０Ｂとを含む。第１１の実施形態で示した例と同様に、第２部分２０Ａの平面形状は角部に丸みを帯びた長方形であり、第２部分２０Ｂの平面形状は内周の角部に丸みを帯びた長方形リング状である。
　また、第１１の実施形態で示した例と同様に、第１部分１０の表面は凸曲面であり、第１部分１０の裏面は凸曲面に対向して多層基板１１７Ａに厚みをもたせる凹曲面である。
　第２部分２０Ａの基材層９の外表面には放射素子（パッチアンテナ）としての導体パターン４５が形成されている。また、第２部分２０Ａ，２０Ｂ及び第１部分１０の基材層９の内層には配線導体パターンとしての導体パターン３３，３４が形成されている。導体パターン３３の一端は層間接続導体を介して導体パターン４５に接続されている。
　図２１に示すように、基材層９の内表面に導体パターン４９が形成されている。この導体パターン４９はグランド導体層として形成されている。図２１において破線は導体パターン３４と導体パターン４５との間に導体パターン４９が存在していることを示している。この構造により、導体パターン４９は放射素子と信号線との干渉を抑制する。また、導体パターン４９と導体パターン３３及びその間に存在する基材層９によってマイクロストリップラインが構成されている。同様に、導体パターン４９と導体パターン３４及びその間に存在する基材層９によってマイクロストリップラインが構成されている。
　図２２は第１２の実施形態に係る多層基板１１７Ｂの斜視図である。図２３の上部は図２２における一点鎖線Ａ－Ａ部分での断面図であり、図２３の下部は図２２における一点鎖線Ｂ－Ｂ部分での断面図である。
　図２２に示す例では、導体パターン４５にスロット４５Ｓが形成されている。すなわち、導体パターン４５及び基材層９によってスロットアンテナが構成されている。基材層９の内層には導体パターン８４が形成されていて、この導体パターン８４、グランド導体層としての導体パターン４５，４９及び基材層９によってストリップラインが構成されている。このストリップラインが、スロットアンテナに対する給電線路として作用する。
　本実施形態によれば、積層基板の一部をマイクロストリップラインやストリップラインとして用いることができるので、信号の伝送線路を別途設ける必要がなく、集積化された電子機器が得られる。
《第１３の実施形態》
　第１３の実施形態では、これまでに示した多層基板とは形状が異なる第１部分を有する多層基板及びそれを備える電子機器について例示する。
　図２４は第１３の実施形態に係る多層基板１１８及びそれに実装された電子部品６２とで構成された電子機器２１３の斜視図である。
　多層基板１１８は第１部分１０と第２部分２０とで構成されている。第１部分１０及び第２部分２０は一定厚みの板状である。第１部分１０の表裏面は、円筒面のように突出方向の軸回りに湾曲する面ではなく、円錐の側面の一部である。第２部分２０は円形板状又は楕円形板状であり、表面は平面である。
　本実施形態に示すように、多層基板１１８の第１部分１０の表裏面は球又は楕円体の一部に限らず曲面であればよい。
《第１４の実施形態》
　第１４の実施形態では、多層基板の第１部分及び第２部分に形成された導体パターンについて、これまでに示した例とは異なる例を示す。第１４の実施形態に係る多層基板は、電磁界シールド用導体パターンが形成された多層基板である。
　図２５の上部は第１４の実施形態に係る多層基板１１９及びそれに実装された電子部品６２とで構成された電子機器２１４の斜視図である。
　多層基板１１９は第１部分１０と第２部分２０とで構成されている。第１部分１０及び第２部分２０は一定厚みの板状である。第１部分１０及び第２部分２０の形状は図２４に示した例と同様である。
　図２５の下部は図２５の上部の一点鎖線での断面図である。
　電子機器２１４は図外の回路基板に実装される。第１部分１０の内層には導体パターン３４が形成されている。また、第１部分１０から第２部分２０にかけて、それらの内層に導体パターン３３が形成されている。導体パターン３４は伝送信号の信号線である。導体パターン３３は、その一端が電子部品６２の端子電極に導通し、他端が回路基板の端子電極に導通する信号線である。
　第１部分１０及び第２部分２０の内表面又は内表面の近傍にはグランド導体としての導体パターン４９が形成されている。導体パターン３３と導体パターン３４との間には導体パターン４９が存在している。この構造により、導体パターン４９は導体パターン３３と導体パターン３４とを電磁界シールドする。すなわち、導体パターン３３と導体パターン３４との干渉を抑制する。また、導体パターン４９と、導体パターン３３と、基材層９とによってマイクロストリップラインが構成されている。同様に、導体パターン４９と、導体パターン３４と、基材層９とによってマイクロストリップラインが構成されている。なお、前記導体パターン３４の一部を放射素子として作用させる場合には、その放射素子に対向する領域に導体パターン４９が無い（グランド導体パターンが開口している）状態であってもよい。
　第１部分１０の表面は凸曲面ＰＳであり、第１部分１０の裏面は凸曲面ＰＳに対向して多層基板１１９に厚みをもたせる凹曲面ＤＳである。この凹曲面ＤＳの内空間は、例えば回路基板や、回路基板に実装された電子部品を電磁界シールド導体として作用する。すなわち、導体パターン４９はマイクロストリップラインのグランド導体層であるだけでなく、凹曲面ＤＳにより形成される凹部の内側に存在する回路基板や、その回路基板に実装された電子部品、を電磁界シールドする。
　図２６は第１４の実施形態に係る別の多層基板１２０について示す図である。
　図２６の上部は、第１部分１０の内部の構造を示す斜視図で有り、図２６の下部は図２６の上部の一点鎖線での断面図である。
　第１部分１０の内層には導体パターン３４が形成されている。また、第１部分１０から第２部分２０にかけて、それらの内層に導体パターン３３が形成されている。導体パターン３４は伝送信号の信号線又は放射素子である。
　このように、第１部分は円筒形状であっても本発明は同様に適用できる。
《第１５の実施形態》
　第１５の実施形態では、多層基板の第１部分及び第２部分に形成された導体パターンについて、これまでに示した例とは異なる例を示す。
　図２７の上部は第１５の実施形態に係る多層基板１２１の斜視図であり、図２７の下部は、図２７の上部の一点鎖線で示す位置での縦断面図である。
　図２７に示すように、多層基板１２１は第１部分１０と第２部分２０Ａ，２０Ｂとを含む。第１２の実施形態で示した例と同様に、第２部分２０Ａの平面形状は角部に丸みを帯びた長方形であり、第２部分２０Ｂの平面形状は内周の角部に丸みを帯びた長方形リング状である。
　また、第１２の実施形態で示した例と同様に、第１部分１０の表面は凸曲面であり、第１部分１０の裏面は凸曲面に対向して多層基板１２１に厚みをもたせる凹曲面である。
　第２部分２０Ａの基材層９の内部には、配線パターンとしての導体パターン８１，８２が形成されている。また、第１部分１０及び第２部分２０Ａ，２０Ｂの内表面又は内表面の近傍にはグランド導体としての導体パターン４９が形成されている。この導体パターン４９と、導体パターン８１，８２と、基材層９とによってそれぞれマイクロストリップラインが構成されている。
　凹曲面ＤＳの内空間は、例えば回路基板や、回路基板に実装された電子部品を電磁界シールド導体として作用する。すなわち、導体パターン４９はマイクロストリップラインのグランド導体層であるだけでなく、凹部内の回路基板や、回路基板に実装された電子部品を電磁界シールドする。
《第１６の実施形態》
　第１６の実施形態では、多層基板の第１部分及び第２部分に形成された信号線として導体パターンやグランド導体層としての導体パターンの各種配置例について例示する。
　図２８から図３１に示す図は第１６の実施形態に係る各多層基板の断面図である。
　図２８中に示す３つの断面図は、多層基板の第１部分１０及び第２部分２０Ａを通る位置での断面図である。
　図２８の上部において、二点鎖線は第１部分１０と第２部分２０Ａとの境界面を表している。この例では、第２部分２０Ａに信号線としての導体パターン８２が形成されていて、第１部分１０に信号線としての導体パターン８１が形成されている。導体パターン４９は導体パターン８１と導体パターン８２との干渉を抑制する。このように、天面となる第２部分２０Ａに信号線としての導体パターン８２が形成されていてもよい。
　図２８の中部に示す例では、信号線としての導体パターン８１と導体パターン８２との間に、導体パターン８１，８２と同層にグランド導体としての導体パターン８３が形成されている。この構造によれば、グランド導体層としての導体パターン４９の部分的な欠損があっても、導体パターン８３がグランド導体層として作用する。また、導体パターン８３が屈曲部の構造状の強度を高めるため、導体パターン４９の欠損が抑制される。また、基材層９の内層に形成された導体パターン４９が導体パターン８１と導体パターン８２との干渉を抑制する。
　図２８の下部に示す例では、信号線としての導体パターン８１，８２との間にグランド導体としての導体パターン８３が形成されていて、このグランド導体としての導体パターン８３とグランド導体としての導体パターン４９とを導通させる層間接続導体５３が形成されている。このように基材層９の内部のグランド導体としての導体パターンと、基材層９の表面又は表面近傍に広がるグランド導体層とが導通していてもよい。
　図２９の上部及び中部に示す図において、第１部分１０は円筒形状部分であり、第２部分２０は平面形状部分である。図２９の上部に示す例では、第１部分１０に信号線としての導体パターン８１Ａ，８１Ｂがグランド導体層としての導体パターン４９を挟む関係の位置に形成されている。このように、断面図において、別の側面に相当する位置にそれぞれ信号線としての導体パターン８１Ａ，８１Ｂが形成されていてもよい。導体パターン４９は導体パターン８１Ａと導体パターン８１Ｂとの干渉を抑制する。
　図２９の中部に示す図において破線は複数の基材層９の層間境界を示している。基材層９にはそれぞれ信号線としての導体パターン８１，８２が形成されているが、その形成層は異なっている。このように、基材層９の互いに異なる層に導体パターン８１，８２が形成されていてもよい。
　図２９の下部に示す図において二点鎖線は第１部分１０と第２部分２０Ａ，２０Ｃとの境界面を示している。第１部分１０には信号線としての導体パターン８３、第２部分２０Ｃには信号線としての導体パターン８１がそれぞれ形成されている。
　図３０は、信号線としての導体パターン８１，８２と、それを積層方向に挟む２層のグランド導体層としての導体パターン４９Ａ，４９Ｂとを備える多層基板の一例である。この多層基板は、第１部分１０の基材層９の内部に信号線としての導体パターン８１が形成されていて、第２部分２０の基材層９の内部に信号線としての導体パターン８２が形成されている。基材層９の内表面にはグランド導体層としての導体パターン４９Ａ、外表面にはグランド導体層としての導体パターン４９Ｂがそれぞれ形成されている。導体パターン８１，８２は導体パターン４９Ａ，４９Ｂの間に配置されている。
　このように、グランド導体層としての導体パターン４９Ｂを設けることにより、信号線としての導体パターン８１，８２が外部のノイズから電磁界シールドされる。また、導体パターン８１，８２からのノイズの外部への輻射が抑制される。なお、導体パターン４９Ａは導体パターン８１と導体パターン８２との干渉を抑制する。
　この導体パターン４９Ａ，４９Ｂと、導体パターン８１，８２と、基材層９とによってそれぞれストリップラインが構成されている。
　図３１は、グランド導体層としての導体パターンの形成位置の幾つかの例について示す図である。
　図３１の上部の図に示す例では、内側のグランド導体層としての導体パターン４９Ａは基材層９の内表面ではなく、内表面付近で基材層９の内部に形成されている。
　図３１の中部の図に示す例では、外側のグランド導体層としての導体パターン４９Ｂは基材層９の外表面ではなく、外表面付近で基材層９の内部に形成されている。
　図３１の下部の図に示す例では、内側のグランド導体層としての導体パターン４９Ａは基材層９の内表面付近で基材層９の内部に形成されている。また、外側のグランド導体層としての導体パターン４９Ｂは基材層９の外表面付近で基材層９の内部に形成されている。
　なお、図３１に示した例では、導体パターン４９Ａ、導体パターン４９Ｂ又はその両方を基材層９の内部（内層）に設けた例を示したが、導体パターン４９Ａ，４９Ｂの露出面にレジスト膜を被覆することで、導体パターン４９Ａ、導体パターン４９Ｂ又はその両方を非露出状態にしてもよい。
《第１７の実施形態》
　第１７の実施形態では、第２部分に電子部品を実装した電子機器について例示する。
　図３２は第１７の実施形態に示す電子機器２１５の主要部の断面図である。基材層９の内部に信号線としての導体パターン３０Ａ，３０Ｂが形成されていて、基材層９の内表面にグランド導体層としての導体パターン４９が形成されている。第２部分２０Ｂの上面には電子部品６５が実装されている。
　本実施形態によれば、導体パターン３０Ａと導体パターン３０Ｂ及び電子部品６５とは、導体パターン４９によって干渉が抑制される。また、導体パターン４９は、凹曲面ＤＳにより形成される凹部の内側に存在する回路基板や、その回路基板に実装された電子部品、を電磁界シールドする。
《第１８の実施形態》
　第１８の実施形態では、リブを有する多層基板及びそれを備える電子機器について例示する。
　図３３の上部は第１８の実施形態に係る電子機器２１６の斜視図であり、図３３の中部は、図３３の上部のＸ－Ｘ部分での多層基板１２２の縦断面図であり、図３３の下部は、図３３の上部のＹ－Ｙ部分での多層基板１２２の縦断面図である。
　図３３の上部に示すように、電子機器２１６は、多層基板１２２と多層基板１２２に実装された電子部品６９Ａ，６９Ｂとを備える。多層基板１２２は、基材層９及び導体パターンを含む。
　図３３の上部及び中部に示すように、多層基板１２２は、第２部分２０の一部（この例では大部分）は平面状に拡がる平面部を形成し、第１部分１０は前記平面部から突出するリブ８を形成する。
　リブ８は熱可塑性樹脂による基材層９の絞り加工により、多層基板１２２の一部として形成される。
　第２部分２０の基材層９の積層方向（Ｚ方向）に視て、リブ８は平面部を取り囲む閉ループを成す。この例では、二つの矩形状の閉ループが隣接している。
　図３３の中部及び下部に示すように、多層基板１２２は、信号線としての導体パターン８１と、それを積層方向に挟む２層のグランド導体層としての導体パターン４９Ａ，４９Ｂとを備える。信号線としての導体パターン８１はリブ８の延伸方向に対する直交方向にパターンニングされている。また、この信号線としての導体パターン８１と同一層にグランド導体層としての導体パターン８３が形成されている。そして、この導体パターン８３と層間接続導体５３を介して導体パターン４９Ａ，４９Ｂが接続されている。
　信号線としての導体パターン８１と、それを積層方向に挟む２層のグランド導体層としての導体パターン４９Ａ，４９Ｂと、導体パターン４９Ａ，４９Ｂと導体パターン８１との間の基材層９とによってトリプレートのストリップラインが構成されている。
　本実施形態によれば、閉ループのリブ８の突出によって多層基板１２２の剛性が高まり、多層基板１２２及び電子機器２１６の平面形状安定性が高い。また、リブ８にも、信号線としての導体パターン８１、グランド導体層としての導体パターン４９Ａ，４９Ｂ、導体パターン８３及び層間接続導体５３を備えるので、リブ８による、上記剛性向上効果が高い。
　図３４は第１８の実施形態に係る他の幾つかの多層基板の平面図である。この図３４中の（１）に示すように、リブ８の閉ループは単一であってもよい。また、（２）に示すように、３以上であってもよい。また、（３）に示すように、リブ８は閉ループを形成するだけでなく、閉ループの内方へ延伸する部分を有していてもよい。また、（４）（５）に示すように、リブ８が、閉ループを形成するリブと、それとは独立した別のリブとで構成されていてもよい。
　リブ８の延伸方向は互いに直交する方向であることに限らず、（６）（７）（８）に示すように、非直交方向に延伸するリブを含んでいてもよい。
　図３５の上部及び下部は第１８の実施形態に係る他の多層基板の断面図である。これら断面部の断面位置は、図３３における中部及び下部に示した断面図の断面位置に対応している。図３５に示す例では、信号線としての導体パターン８１と、１層のグランド導体層としての導体パターン４９とを備える。信号線としての導体パターン８１と、グランド導体層としての導体パターン４９と、導体パターン４９と導体パターン８１との間の基材層９とによってマイクロストリップラインが構成されている。
　このように、リブ８の延伸方向に直交する伝送線路はマイクロストリップラインであってもよい。
　図３６は第１８の実施形態に係る他の幾つかの多層基板の断面図である。これら断面図の断面位置は図３３の中部に示した断面図の断面位置に対応している。
　図３６中の（１）に示すように、リブには必ずしも信号線としての導体パターンが形成されていなくてもよい。また、（２）に示すように、リブの外面にのみ導体パターンが形成されていてもよい。同様に、（３）に示すように、リブの内側にのみ導体パターンが形成されていてもよい。また、（４）に示すように、信号線としての導体パターン８１Ａ，８１Ｂがリブの延伸方向に延伸するパターンであってもよい。また、（５）（６）に示すように、基材層９の下面にグランド導体層としての導体パターン４９Ａ，４９Ｂが形成されていて、且つ、リブの延伸方向へ延伸する信号線としての導体パターン８１が形成されていてもよい。この構造をコプレーナ導波路として用いてもよい。また、（７）に示すように、リブの内面にグランド導体層としての導体パターン４９Ａ，４９Ｂが形成されていて、第２部分の下面に外部電極としての導体パターン４９Ａ，４９Ｂが形成されていてもよい。また、（８）に示すように、リブの内層に信号線としての導体パターン８１Ａ，８１Ｂ，８１Ｃが形成されていて、基材層９の下面にグランド導体層としての導体パターン４９が形成されていてもよい。この構造により、リブの延伸方向にそれぞれ延伸する３つのマイクロストリップラインを構成してもよい。
　本実施形態によれば、グランド導体層間が層間接続導体で接続されていると、不要共振や電磁波の不要放射による損失を抑制できる。また、信号線の両端が層間接続導体により外層に引き出され、コネクタ、チップ部品、ＩＣ等に容易に接続できる。また、他の伝送線路に対してはんだ等で接続することも容易である。
《第１９の実施形態》
　第１９の実施形態では、第１部分に、又は、第１部分から第２部分にかけて伝送路を設けた多層基板及びそれを備える電子機器について例示する。
　図３７の上部は、多層基板１２３及び電子部品６２，６５を備える電子機器２１７の平面図であり、図３７の下部は上部における一点鎖線での縦断面図である。
　図３８の上部は電子機器２１７の部分断面図である。ここでは、図の明瞭化のために、基材層９のハッチングは省略している。図３８の下部は図３８の上部における一点鎖線での横断面図である。この図においても、図の明瞭化のために、基材層９のハッチングは省略している。
　基材層９にはグランド導体層としての導体パターン４９、信号線としての導体パターン８１及び主にその間の基材層９によって、２箇所にマイクロストリップラインＭＳＬが構成されている。また、導体パターン８１のうち層方向に拡がる箇所に対向する導体パターン８０が形成されている。この導体パターン８０と導体パターン８１との間に、層方向に所定幅を保って配列された位置で、導体パターン８０，８１同士を基材層９の積層方向に導通させる複数の層間接続導体５３が形成されている。導体パターン８０，８１、複数の層間接続導体５３、導体パターン８０，８１及び複数の層間接続導体５３との間の基材層９によって導波管が構成されている。導体パターン８１，８２の間隔は半波長より十分に薄いため、伝搬モードとしてはＴＥ１０モードを利用する。層間接続導体５３の間隔は、一波長に比べて十分狭ければ（１／１０波長以下程度）、ＴＥモードの電磁波が外方へ放射することなく伝搬できる。この導波管は、ＳＩＷ（substrate integrated waveguide）と称することができる。
　マイクロストリップラインＭＳＬと導波管ＳＩＷとは結合するので、伝搬信号はマイクロストリップラインＭＳＬをＴＥＭモードの電磁波として伝搬し、導波管ＳＩＷをＴＥモードの電磁波として伝搬する。
　図３８の上部に表れている電子部品６５はチップアンテナである。また、電子部品６２は前記アンテナを用いて通信信号の送信及び／又は受信を行う通信用のＩＣ（アンテナ用半導体素子）である。
　図３８の下部の横断面図に表れているように、マイクロストリップラインＭＳＬと導波管ＳＩＷとの接続部においては、マイクロストリップラインＭＳＬの範囲内における導体パターン８１をテーパ状にすることによってマイクロストリップラインＭＳＬの特性インピーダンスと導波管の特性インピーダンスとの整合性を高めている。
　本実施形態によれば、アンテナとＩＣとの間をつなぐ導波管ＳＩＷを多層基板１２３の３次元湾曲形状部で屈曲形状とすることできる。このことにより、各部の配置・配線設計の自由度を向上させることができる。
　図３９は第１９の実施形態に係る他の電子機器の平面図である。図３９の上部に示す例は、８つのチップアンテナとしての電子部品６５を多層基板の突出部に実装している。また、図３９の下部に示す例は、６つのチップアンテナとしての電子部品６５を多層基板の突出部に実装している。このように、それぞれの向きの異なる複数のチップアンテナを配置してもよい。
　図３９の下部に示す例では、多層基板の第２部分に実装したＩＣ６２を表している。各チップアンテナとしての電子部品６５とＩＣ６２（アンテナ用半導体素子）とは、ほぼ最短距離の経路で信号が伝搬するように、既に示したマイクロストリップラインＭＳＬ及び導波管ＳＩＷを配置することが好ましいし、本実施形態ではそれが可能である。
　なお、多層基板にチップアンテナとしての電子部品６５を実装する構造以外に、多層基板にパッチアンテナとしての導体パターンを形成してもよい。
《第２０の実施形態》
　第２０の実施形態ではスロットアンテナを有する電子機器について例示する。
　図４０の上部は、多層基板１２４及び電子部品６２を備える電子機器２１８の平面図であり、図４０の下部は上部における一点鎖線での縦断面図である。
　図４１の上部は電子機器２１８の部分断面図である。ここでは、図の明瞭化のために、基材層９のハッチングは省略している。図４１の中部は図４１の上部の図中の上部の一点鎖線での横断面図であり、図４１の下部は図４１の上部の図中の下部の一点鎖線での横断面図である。これらの図においても、図の明瞭化のために、基材層９のハッチングは省略している。
　基材層９には、グランド導体層としての導体パターン４９、信号線としての導体パターン８１及び主にその間の基材層９によってマイクロストリップラインＭＳＬが構成されている。また、導体パターン８１のうち層方向に拡がる箇所に対向する導体パターン８０が形成されている。この導体パターン８０と導体パターン８１との間に、層方向に所定幅を保って配列された位置で、導体パターン８０，８１同士を基材層９の積層方向に導通させる複数の層間接続導体５３が形成されている。導体パターン８０，８１、複数の層間接続導体５３、導体パターン８０，８１及び複数の層間接続導体５３との間の基材層９によって導波管ＳＩＷが構成されている。この導波管ＳＩＷの上部の導体パターン８０には開口ＡＰが形成されている。導体パターン８０の上部には導体パターン８４が形成されていて、導体パターン８０と導体パターン８４とは層間接続導体を介して導通している。
　電子機器２１８は金属による筐体７２を備える。この筐体７２には開口７２Ｓが形成されている。この開口７２Ｓがスロットアンテナの放射体として作用する。
　なお、上述の例では、筐体７２にスロットアンテナとして作用させるための開口７２Ｓを設けたが、筐体に限らずカバー部材を有する場合にも同様に適用できる。すなわち、多層基板１２４の上面に金属カバーを配置する場合に、その金属カバーにスロットを形成しておけばよい。
《第２１の実施形態》
　第２１の実施形態では、各種アンテナを備える電子機器について例示する。
　図４２は第２１の実施形態に係る電子機器２１９，２２０の斜視図である。図４２の上部に示す電子機器２１９は、多層基板と複数の電子部品６５とで構成されている。
　電子機器２１９では、多層基板は第１部分１０及び当該第１部分１０に連続する第２部分２０を備える。第１部分１０は球冠形状である。電子部品６５はそれぞれアンテナ素子であり、球冠形状の周囲に配置されている。これら複数のアンテナ素子はアレイアンテナを構成する。
　図４２の下部に示す電子機器２２０は、多層基板と複数の電子部品６５とで構成されている。電子機器２２０では、多層基板は第１部分１０及び当該第１部分１０に連続する第２部分２０を備える。第１部分１０と第２部分２０とで円錐台形状を成している。電子部品６５はそれぞれアンテナ素子であり、円錐形状の周囲に配置されている。これら複数のアンテナ素子はアレイアンテナを構成する。
　電子機器２１９，２２０では、指向性が等方的であるアレイアンテナを容易に構成できる。また、各アンテナ素子を配置した箇所の曲率が一定であるため、第１部分１０に形成されている層間接続導体に掛かる応力が均一化されるので、信頼性が高い。
　図４３の上部は図４２の上部に示した電子機器２１９の第１部分１０の部分断面図であり、図４３の下部は図４２の下部に示した電子機器２２０の第１部分１０の部分断面図である。例えば、第１部分１０を形成した後に、第１部分１０に層間接続導体を形成する場合は、図４３において直線矢印で示すように、結果的に第１部分１０に斜め方向を向くビアホールを形成し、そのビアホールに導電体を充填することで層間接続導体を設けることになる。これに対して、本実施形態では、層間接続導体に掛かる応力は、一点鎖線で示すように、第１部分１０の内外表面に対する法線方向であるので、層間接続導体の許容応力が大きい。すなわち、層間接続導体は応力に対する、信頼性が高い。
　最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。
　例えば、以上に示した各実施形態では、図３以外においては、多層基板の第１部分と第２部分の厚みを一定としたが、第１部分と第２部分のいずれについても、その領域に応じて厚みが異なっていてもよい。また、第１部分と第２部分とで厚みが異なっていてもよい。
　また、例えば図１、図７、図１５、図１６には、多層基板の第１部分にアンテナ素子やコイル素子などの回路素子を形成した例を示したが、多層基板の第２部分に導体パターンによる回路素子を構成してもよい。
　また、以上に示した幾つかの電子機器では、第１部分１０に形成された導体パターンが、第２部分２０に形成された導体パターンを通して、回路基板又は電子部品に接続された例を示したが、第１部分１０に形成された導体パターンが、回路基板又は電子部品に直接的に接続された構造であってもよい。
　また、以上に示した各実施形態では、多層基板の凸曲面ＰＳ及び凹曲面ＤＳの存在による多層基板の突出方向から視たその多層基板の平面形状は略円形又は略四角形であったが、例えば図４４に示すように、六角形、三角形、一部に凹みを有する多角形や部分的に丸みを有する形状などであってもよい。このことにより、回路基板上への装着や筐体内への組み込み自由度を高めることも可能である。
　また、例えば第１９の実施形態及び第２０の実施形態では、マイクロストリップラインを給電伝送路の一部として利用する例を示したが、トリプレートのストリップラインを給電伝送路として構成してもよい。
ＢＤ…境界
ＢＳ…裏面
ＤＳ…凹曲面
Ｈ…貫通孔
ＰＳ…凸曲面
ＳＰ，ＳＰ１，ＳＰ２…空間
ＳＳ…表面
８…リブ
９…基材層
１０，１１…第１部分
１０Ｎ…切り欠き形状部
１２…切り欠き部
１３…開口部
２０，２０Ａ，２０Ｂ，２０Ｃ，２１，２３，２４…第２部分
２２…薄部領域
３０，３０Ａ，３０Ｂ，３１，３２，３３，３４…導体パターン
４１…導体パターン
４２，４２Ａ，４２Ｂ，４２Ｃ，４３，４４，４８…端子電極
４５，４６，４７，４９，４９Ａ，４９Ｂ……導体パターン
４５Ｓ…スロット
５１，５２…接続導体
５３…層間接続導体
６０…回路基板
６１…コネクタ
６２…電子部品
６３…コネクタ
６４，６４Ａ，６４Ｂ，６４Ｇ…導体パターン
６５，６６，６７Ａ，６７Ｂ，６７Ｃ…電子部品
６８…ピン
６９…電子部品
７０…同軸ケーブル
７１，７２…筐体
８０，８１，８１Ａ，８１Ｂ，８２，８３，８４…導体パターン
１０１～１１７，１１７Ａ，１１７Ｂ，１１８～１２４…多層基板
２０１～２２０…電子機器

Claims (28)

  1. 　複数の基材層及び導体パターンを含み、前記基材層が積層されて成る多層基板であり、
    　それぞれ、互いに対向する表裏面の間の厚みが一定又は略一定である、第１部分及び当該第１部分に連続する第２部分を備え、
    　前記第１部分の表面は凸曲面であり、前記第１部分の裏面は前記凸曲面に対向して前記多層基板に前記厚みをもたせる凹曲面であり、
    　前記第２部分の前記表裏面は平面であり、
    　各前記基材層は前記第１部分から前記第２部分にかけて連続していて、
    　前記導体パターンの少なくとも一部は、前記多層基板の内部において、前記第１部分から前記第２部分にかけて連続している、
    　多層基板。
  2. 　前記第２部分の前記基材層の積層方向に視た前記第２部分の形状は、前記第１部分を取り囲む位置の全部又は一部から突出する形状を含む、
    　請求項１に記載の多層基板。
  3. 　前記多層基板の前記第２部分に、所定形状の部材に固定する切り欠き部又は開口部が形成された、
    　請求項２に記載の多層基板。
  4. 　前記第１部分は、前記基材層及び前記導体パターンを含んで構成された回路部を備え、
    　前記第２部分は、前記基材層及び前記導体パターンを含んで構成されて前記回路部に繋がる伝送線路を備える、
    　請求項１から３のいずれかに記載の多層基板。
  5. 　前記第２部分の前記基材層の積層方向に視て、前記第２部分の少なくとも一部は、前記第１部分で取り囲まれている、
    　請求項１又は２に記載の多層基板。
  6. 　前記第２部分の前記基材層の積層方向に視た前記第２部分の外形は円形である、
    　請求項１に記載の多層基板。
  7. 　前記第２部分の全体又は一部は平面状に拡がる平面部を形成し、前記第１部分は前記平面部から突出するリブを形成し、
    　前記第２部分の前記基材層の積層方向に視て、前記リブは前記平面部を取り囲む閉ループを成す、
    　請求項１に記載の多層基板。
  8. 　前記第１部分に前記導体パターンが配置されている、
    　請求項７に記載の多層基板。
  9. 　前記第１部分に配置された前記導体パターンは、信号線としての導体パターンと、グランド導体層としての導体パターンと、前記信号線としての導体パターン又は前記グランド導体層としての導体パターンに導通する層間接続導体と、を構成する、
    　請求項７又は８に記載の多層基板。
  10. 　前記第１部分に、信号線としての前記導体パターンと前記基材層とを含んで構成された第１伝送線路を備え、
    　前記第２部分に、信号線としての前記導体パターンと前記基材層とを含んで構成された第２伝送線路を備え、
    　前記第１部分及び前記第２部分の裏面又は裏面の近傍にグランド導体層としての導体パターンが形成されていて、
    　前記第１部分及び前記第２部分の裏面又は裏面の近傍に形成された前記グランド導体層としての導体パターンは、前記第１伝送線路の前記信号線としての前記導体パターンと前記第２伝送線路の信号線としての前記導体パターンとの間を遮蔽する、
    　請求項１から９のいずれかに記載の多層基板。
  11. 　前記グランド導体層としての前記導体パターンは、前記信号線としての前記導体パターンに対して前記基材層の厚み方向に対向するグランド導体層としての前記導体パターンと、複数の前記基材層のうち同一の基材層に沿って形成されたグランド導体層としての前記導体パターンと、を含む、
    　請求項１０に記載の多層基板。
  12. 　前記第２部分は、前記第２部分の前記基材層の積層方向に視て前記第１部分を取り囲む部分又は一部から突出する部分と、前記第１部分で取り囲まれる部分と、で構成される、
    　請求項１に記載の多層基板。
  13. 　前記基材層の素材は熱可塑性樹脂である、
    　請求項１から１２のいずれかに記載の多層基板。
  14. 　前記多層基板の前記第１部分の内部に形成された前記導体パターンは、前記積層の方向に導通路を形成する接続導体を含む、
    　請求項１から１３のいずれかに記載の多層基板。
  15. 　前記第１部分と前記第２部分との境界を通る複数の断面について、前記境界において前記第１部分と前記第２部分との成す最小角度が鈍角である、
    　請求項１から１４のいずれかに記載の多層基板。
  16. 　前記第２部分は、前記第１部分より厚みの薄い領域を有する、
    　請求項１から１５のいずれかに記載の多層基板。
  17. 　前記凸曲面及び当該凸曲面に対向する前記凹曲面は複数存在する、
    　請求項１から１６のいずれかに記載の多層基板。
  18. 　前記第１部分に前記導体パターンによる回路素子又は配線パターンが形成された、
    　請求項１から１７のいずれかに記載の多層基板。
  19. 　前記配線パターンは、前記第２部分に形成された放射導体を含む、
    　請求項１８に記載の多層基板。
  20. 　前記導体パターンは放射素子用の導体パターン、又は、スロットアンテナ形成用の導体パターンである、
    　請求項１８に記載の多層基板。
  21. 　前記放射素子用の導体パターンに導通する、又は、前記スロットアンテナ形成用の導体パターンによるスロットアンテナに繋がるアンテナ用半導体素子は、前記基材層の、前記凸曲面の凸方向とは逆方向の面に配置されている、
    　請求項２０に記載の多層基板。
  22. 　前記第１部分における前記導体パターンは、前記複数の基材層の層方向に拡がる二つの面状導体と、当該二つの面状導体を前記層方向に所定幅を保って配列された位置で前記面状導体同士を前記基材層の積層方向に導通させる複数の層間接続導体と、を含み、
    　前記面状導体、前記複数の層間接続導体、当該面状導体及び前記複数の層間接続導体との間の前記基材層によって導波管が構成された、
    　請求項１から２１のいずれかに記載の多層基板。
  23. 　前記第１部分における前記導体パターンは、前記複数の基材層の層方向に拡がるグランド導体層としての導体パターンと、当該グランド導体層としての導体パターンに対向配置された信号線としての導体パターンと、を含み、
    　前記グランド導体層としての導体パターン、前記信号線としての導体パターン、及び当該グランド導体層としての導体パターンと前記信号線としての導体パターンとの間の基材層によりストリップラインが構成され、
    　前記第１部分における前記導体パターンは、前記信号線としての導体パターンと、前記二つの面状導体のうち一方の面状導体に繋がる、
    　請求項２２に記載の多層基板。
  24. 　請求項１４に記載の前記多層基板の製造方法であり、
    　前記多層基板の前記第１部分及び前記第２部分は、前記基材層を積層した状態で加熱プレスすることにより形成し、
    　前記積層の方向の開口部に導電性ペーストを入れ、加熱プレスすることにより、前記導電性ペーストを前記導通路として形成する、
    　多層基板の製造方法。
  25. 　請求項１から２４のいずれかに記載の前記多層基板と、回路基板又は電子部品とを含む電子機器であり、
    　前記回路基板又は前記電子部品は、前記凹曲面により形成される凹部の内側に存在する、
    　電子機器。
  26. 　前記回路基板又は前記電子部品は、前記多層基板の前記第２部分に形成されている前記導体パターンに、又は前記多層基板の前記第１部分に形成されている前記導体パターンに接続されている、
    　請求項２５に記載の電子機器。
  27. 　前記多層基板の前記第１部分に貫通孔が形成された、
    　請求項２６に記載の電子機器。
  28. 　前記多層基板のうち前記第１部分の少なくとも一部が載置される前記回路基板を備え、
    　前記多層基板の前記第１部分に、前記電子部品に対する非当接部を構成する切り欠き形状部が形成された、
    　請求項２５から２７のいずれかに記載の電子機器。
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