WO2025065261A1 - 显示基板和显示装置 - Google Patents

显示基板和显示装置 Download PDF

Info

Publication number
WO2025065261A1
WO2025065261A1 PCT/CN2023/121688 CN2023121688W WO2025065261A1 WO 2025065261 A1 WO2025065261 A1 WO 2025065261A1 CN 2023121688 W CN2023121688 W CN 2023121688W WO 2025065261 A1 WO2025065261 A1 WO 2025065261A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
transistor
display substrate
line
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2023/121688
Other languages
English (en)
French (fr)
Other versions
WO2025065261A9 (zh
Inventor
蔡文哲
刘佳
王蓉
黄耀
王琦伟
董向丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Beijing BOE Technology Development Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Beijing BOE Technology Development Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd, Beijing BOE Technology Development Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202380010909.2A priority Critical patent/CN120112981A/zh
Priority to PCT/CN2023/121688 priority patent/WO2025065261A1/zh
Priority to DE112023006963.8T priority patent/DE112023006963T5/de
Priority to US18/842,814 priority patent/US20260182176A1/en
Publication of WO2025065261A1 publication Critical patent/WO2025065261A1/zh
Publication of WO2025065261A9 publication Critical patent/WO2025065261A9/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to but is not limited to the field of display technology, and specifically to a display substrate and a display device.
  • OLED Organic Light Emitting Diode
  • QLED Quantum-dot Light Emitting Diode
  • TFT thin film transistors
  • the present disclosure provides a display substrate, including multiple circuit units constituting multiple unit rows and multiple unit columns, at least one circuit unit including a pixel driving circuit and at least one control line, and the control line is configured to provide a light-emitting control signal to the pixel driving circuit; in at least one circuit unit, the pixel driving circuit at least includes a driving transistor, a first light-emitting control transistor, and a second light-emitting control transistor, the first electrode of the first light-emitting control transistor is connected to a first power line, the second electrode of the first light-emitting control transistor is connected to the first electrode of the driving transistor, and the first electrode of the second light-emitting control transistor is connected to the second electrode of the driving transistor; the first light-emitting control transistor and the second light-emitting control transistor are connected to different control lines, and the first light-emitting control transistor and the second light-emitting control transistor are respectively arranged on both sides of the driving transistor unit column direction.
  • the pixel driving circuit at least includes a driving
  • At least one control line includes a first signal line and a second signal line
  • the first light emission control transistor is connected to the first signal line
  • the second light emission control transistor is connected to the second signal line
  • the first signal line and the second signal line are respectively arranged on both sides of the column direction of the driving transistor unit.
  • the display substrate in a direction perpendicular to the display substrate, includes a plurality of conductive layers, and the first signal line and the second signal line are disposed in different conductive layers.
  • the second light emission control transistor includes at least a second gate, the second gate and the first signal line are disposed in the same conductive layer, and the second gate and the second signal line are disposed in different conductive layers.
  • the pixel driving circuit also includes a compensation transistor, a gate electrode of the compensation transistor is connected to the first scanning signal line, a first electrode of the compensation transistor is connected to the gate electrode of the driving transistor through a first connecting electrode, and a second electrode of the compensation transistor is respectively connected to the second electrode of the driving transistor and the first electrode of the second light-emitting control transistor; an orthographic projection of the first connecting electrode on a display substrate plane at least partially overlaps with an orthographic projection of the first signal line on a display substrate plane, and an orthographic projection of the first connecting electrode on a display substrate plane at least partially overlaps with an orthographic projection of the first scanning signal line on a display substrate plane.
  • the compensation transistor includes at least a compensation active layer
  • the second light-emitting control transistor includes at least a second light-emitting control active layer
  • the second region of the compensation active layer is connected to the first region of the second light-emitting control active layer through a fifth connecting electrode
  • the display substrate in a direction perpendicular to the display substrate, includes at least at least one semiconductor layer and at least one conductive layer, the compensation active layer and the second light-emitting control active layer are arranged in the semiconductor layer, and the fifth connecting electrode is arranged in the conductive layer.
  • the pixel driving circuit further includes a data writing transistor.
  • the first electrode of the transistor is connected to the data signal line
  • the second electrode of the data writing transistor is connected to the first electrode of the driving transistor
  • the data writing transistor and the compensation transistor are respectively arranged on both sides of the driving transistor unit column direction.
  • At least one control line includes a light emission signal line connected to the second light emission control transistor in a present cell row, and the light emission signal line is connected to the first light emission control transistor in a next cell row.
  • the first light emission control transistor includes at least a first gate
  • the second light emission control transistor includes at least a second gate
  • the light emission signal line is connected to the second gate in the current unit row
  • the light emission signal line is connected to the first light emission control transistor in the next unit row through a light emission signal connection line.
  • the display substrate in a direction perpendicular to the display substrate, includes multiple conductive layers, the first gate and the second gate are arranged in the same conductive layer, the first gate and the light-emitting signal line are arranged in different conductive layers, the first gate and the light-emitting signal connecting line are arranged in different conductive layers, and the light-emitting signal connecting line and the light-emitting signal line are arranged in different conductive layers.
  • the multiple conductive layers include at least a first conductive layer, a second conductive layer, a third conductive layer and a fourth conductive layer which are sequentially arranged on the substrate in a direction away from the substrate, the first gate and the second gate are arranged in the first conductive layer, the light-emitting signal line is arranged in the third conductive layer, the light-emitting signal line is connected to the second gate through a via, the light-emitting signal connecting line is arranged in the fourth conductive layer, the first end of the light-emitting signal connecting line is connected to the light-emitting signal line in the current unit row through a via, and the second end of the light-emitting signal connecting line is connected to the first gate in the next unit row through a via.
  • the multiple conductive layers also include a fifth conductive layer arranged on a side of the fourth conductive layer away from the substrate, the first power line is arranged in the fifth conductive layer, and the orthographic projection of the first power line on the display substrate plane at least partially overlaps with the orthographic projection of the light-emitting signal connection line on the display substrate plane.
  • At least one circuit unit also includes a first initial signal line extending along a pixel row direction and a first connecting line extending along a pixel column direction, the first initial signal line is configured to provide a first initial signal to the pixel driving circuit, and the first initial signal line and the first connecting line are connected to form a mesh connection structure for transmitting the first initial signal.
  • an orthographic projection of the first connection line on the plane of the display substrate does not overlap with an orthographic projection of the gate electrode of the driving transistor on the plane of the display substrate.
  • the pixel driving circuit further includes a compensation transistor, an active layer of the compensation transistor and an active layer of the driving transistor are interconnected via an active connecting line, and an orthographic projection of the first connecting line on a display substrate plane at least partially does not overlap with an orthographic projection of the active connecting line on a display substrate plane.
  • At least one circuit unit also includes a second initial signal line extending along a pixel row direction and a second connecting line extending along a pixel column direction, the second initial signal line is configured to provide a second initial signal to the pixel driving circuit, and the second initial signal line and the second connecting line are connected to form a mesh connection structure for transmitting the second initial signal.
  • an orthographic projection of the second connection line on the plane of the display substrate does not overlap with an orthographic projection of the gate electrode of the driving transistor on the plane of the display substrate.
  • the pixel driving circuit further includes a compensation transistor, an active layer of the compensation transistor and an active layer of the driving transistor are interconnected via an active connecting line, and an orthographic projection of the second connecting line on a display substrate plane at least partially does not overlap with an orthographic projection of the active connecting line on a display substrate plane.
  • At least one circuit unit further includes a third connection line extending along the pixel row direction and a second power line extending along the pixel column direction, and the second power line and the third connection line are connected to form a mesh connection structure for transmitting a second power signal.
  • the orthographic projection of the second power line on the display substrate plane is parallel to the driving crystal
  • the orthographic projections of the gate electrodes of the tubes on the plane of the display substrate do not overlap.
  • the pixel driving circuit further includes a compensation transistor, an active layer of the compensation transistor and an active layer of the driving transistor are interconnected via an active connecting line, and an orthographic projection of the second power line on a display substrate plane at least partially does not overlap with an orthographic projection of the active connecting line on a display substrate plane.
  • the pixel driving circuit also includes a storage capacitor and a first capacitor;
  • the storage capacitor includes a first plate and a second plate, the orthographic projection of the first plate on the display substrate plane at least partially overlaps with the orthographic projection of the second plate on the display substrate plane, the first plate serves as the gate electrode of the driving transistor, and the second plate is connected to the first power line;
  • the first capacitor includes a third plate and a fourth plate, the orthographic projection of the third plate on the display substrate plane at least partially overlaps with the orthographic projection of the fourth plate on the display substrate plane, the third plate is respectively connected to the first electrode of the driving transistor and the second electrode of the first light-emitting control transistor, and the fourth plate is connected to the first power line.
  • the display substrate in a direction perpendicular to the display substrate, includes at least a semiconductor layer, a first conductive layer, and a second conductive layer, which are sequentially arranged on a substrate in a direction away from the substrate, the third electrode plate is arranged in the semiconductor layer, the first electrode plate is arranged in the first conductive layer, and the second electrode plate and the fourth electrode plate are arranged in the second conductive layer.
  • the present disclosure further provides a display device, comprising the aforementioned display substrate.
  • FIG1 is a schematic structural diagram of a display device
  • FIG2 is a schematic diagram of a planar structure of a display substrate
  • FIG3 is a schematic diagram of a cross-sectional structure of a display substrate
  • FIG4 is a schematic diagram of an equivalent circuit of a pixel driving circuit according to an exemplary embodiment of the present disclosure
  • FIG5 is a schematic structural diagram of a display substrate according to an exemplary embodiment of the present disclosure.
  • FIG6 is a schematic diagram of a display substrate after a semiconductor layer pattern is formed according to the present disclosure.
  • FIG. 7A and 7B are schematic diagrams of a display substrate after a first conductive layer pattern is formed according to the present disclosure
  • FIGS. 8A and 8B are schematic diagrams of a display substrate after a second conductive layer pattern is formed according to the present disclosure
  • FIG9 is a schematic diagram of a display substrate after a fourth insulating layer pattern is formed according to the present disclosure.
  • FIGS. 10A and 10B are schematic diagrams of a display substrate after a third conductive layer pattern is formed according to the present disclosure
  • FIG11 is a schematic diagram of a display substrate after forming a first flat layer pattern according to the present disclosure
  • FIGS. 12A and 12B are schematic diagrams of a display substrate after a fourth conductive layer pattern is formed according to the present disclosure
  • 12C to 12E are schematic diagrams of a meshed connection structure of a first initial signal and a second initial signal according to the present invention.
  • FIG13 is a schematic diagram of a display substrate after a second flat layer pattern is formed according to the present disclosure.
  • FIGS. 14A and 14B are schematic diagrams of a display substrate after an anode conductive layer pattern is formed according to the present disclosure
  • FIG15 is a schematic diagram of a display substrate after forming a pixel definition layer pattern according to the present disclosure
  • FIG16 is a schematic diagram of an equivalent circuit of another pixel driving circuit according to an exemplary embodiment of the present disclosure.
  • 19A and 19B are schematic diagrams of another display substrate after forming a first conductive layer pattern according to the present disclosure
  • FIG21 is a schematic diagram of another display substrate after a fourth insulating layer pattern is formed in the present disclosure.
  • the terms “installed”, “connected”, and “connected” should be understood in a broad sense.
  • it can be a fixed connection, a detachable connection, or an integral connection; it can be a mechanical connection, or an electrical connection; it can be a direct connection, or an indirect connection through an intermediate, or the internal communication of two elements.
  • installed can be a fixed connection, a detachable connection, or an integral connection; it can be a mechanical connection, or an electrical connection; it can be a direct connection, or an indirect connection through an intermediate, or the internal communication of two elements.
  • the pixel array may include a plurality of sub-pixels Pxij, i and j may be natural numbers, at least one sub-pixel Pxij may include a circuit unit and a light emitting unit, the circuit unit may include at least a pixel driving circuit, the pixel driving circuit is respectively connected to the scan signal line, the light emitting signal line and the data signal line, the light emitting unit may include a light emitting device, and the light emitting device is connected to the pixel driving circuit of the circuit unit.
  • the timing controller may provide a grayscale value and a control signal suitable for the specifications of the data driver to the data driver, may provide a clock signal suitable for the specifications of the scan driver, a scan start signal, etc.
  • the scan driver may provide a clock signal suitable for the specifications of the light emitting driver, an emission stop signal, etc. to the light emitting driver.
  • the data driver can use the grayscale value and control
  • the control signal is used to generate the data voltage to be provided to the data signal lines DATA1, D2, D3, ... and Dn.
  • the data driver can sample the grayscale value using the clock signal, and apply the data voltage corresponding to the grayscale value to the data signal lines DATA1 to Dn in units of pixel rows, and n can be a natural number.
  • the scan driver can generate the scan signal to be provided to the scan signal lines S1, S2, S3, ... and Sm by receiving the clock signal, the scan start signal, etc. from the timing controller.
  • the scan driver can sequentially provide the scan signal with the conduction level pulse to the scan signal lines S1 to Sm.
  • the scan driver can be constructed in the form of a shift register, and the scan start signal provided in the form of the conduction level pulse can be sequentially transmitted to the next level circuit under the control of the clock signal to generate the scan signal, and m can be a natural number.
  • the light-emitting driver can generate the emission signal to be provided to the light-emitting signal lines EM1, E2, E3, ... and Eo by receiving the clock signal, the emission stop signal, etc. from the timing controller.
  • the light emitting driver may sequentially provide an emission signal having a cut-off level pulse to the light emitting signal lines EM1 to Eo.
  • the light emitting driver may be configured in the form of a shift register, and may generate an emission signal in a manner that sequentially transmits an emission stop signal provided in the form of a cut-off level pulse to a next stage circuit under the control of a clock signal, and o may be a natural number.
  • a pixel array may be provided on a display substrate.
  • FIG2 is a schematic diagram of a planar structure of a display substrate.
  • the display substrate may include a plurality of pixel units P arranged in a matrix manner, and at least one pixel unit P may include a first sub-pixel P1, a second sub-pixel P2, a third sub-pixel P3, and a fourth sub-pixel P4.
  • Each sub-pixel may include a circuit unit and a light-emitting unit, and the circuit unit may include at least a pixel driving circuit, and the pixel driving circuit is respectively connected to a scanning signal line, a data signal line, and a light-emitting signal line, and the pixel driving circuit is configured to receive a data voltage transmitted by the data signal line under the control of the scanning signal line and the light-emitting signal line, and output a corresponding current to the light-emitting unit.
  • the light-emitting unit may include a light-emitting device, and the light-emitting device is connected to the pixel driving circuit of the sub-pixel in which it is located, and the light-emitting device is configured to emit light of corresponding brightness in response to the current output by the pixel driving circuit of the sub-pixel in which it is located.
  • the first sub-pixel P1 may be a red sub-pixel (R) emitting red light
  • the second sub-pixel P2 and the fourth sub-pixel P4 may be green sub-pixels (G) emitting green light
  • the third sub-pixel P3 may be a blue sub-pixel (B) emitting blue light.
  • the shape of the sub-pixels may be rectangular, rhombus, pentagonal or hexagonal
  • the four sub-pixels may be arranged in a diamond shape to form an RGBG pixel arrangement.
  • the four sub-pixels may be arranged in a horizontal parallel arrangement, a vertical parallel arrangement or a square arrangement, etc., which is not limited in the present disclosure.
  • a pixel unit may include three sub-pixels, and the three sub-pixels may be arranged in a horizontal parallel arrangement, a vertical parallel arrangement, or a triangular arrangement, which is not limited in the present disclosure.
  • FIG3 is a schematic diagram of a cross-sectional structure of a display substrate, illustrating the structure of four sub-pixels in the display area.
  • the display substrate may include a driving circuit layer 102 disposed on a substrate 101, a light emitting structure layer 103 disposed on a side of the driving circuit layer 102 away from the substrate 101, and an encapsulation structure layer 104 disposed on a side of the light emitting structure layer 103 away from the substrate 101.
  • the display substrate may include other film layers, such as a touch structure layer, etc., which is not limited in the present disclosure.
  • the substrate 101 may be a flexible substrate, or may be a rigid substrate.
  • the driving circuit layer 102 may include a plurality of circuit units, each of which may include at least a pixel driving circuit composed of a plurality of transistors and a storage capacitor.
  • the light-emitting structure layer 103 may include a plurality of light-emitting units, each of which may include a light-emitting device, and the light-emitting device may include at least an anode, an organic light-emitting layer, and a cathode, the anode is connected to the pixel driving circuit, the organic light-emitting layer is connected to the anode, the cathode is connected to the organic light-emitting layer, and the organic light-emitting layer emits light of corresponding colors under the drive of the anode and the cathode.
  • the encapsulation structure layer 104 may include a first encapsulation layer, a second encapsulation layer, and a third encapsulation layer stacked, the first encapsulation layer and the third encapsulation layer may be made of inorganic materials, the second encapsulation layer may be made of organic materials, and the second encapsulation layer is arranged between the first encapsulation layer and the third encapsulation layer to form an inorganic material/organic material/inorganic material stacked structure, which can ensure that external water vapor cannot enter the light-emitting structure layer 103.
  • the display substrate may include a driving structure layer disposed on the substrate and a light-emitting structure layer disposed on a side of the driving structure layer away from the substrate.
  • the driving structure layer may include a plurality of circuit units constituting a plurality of unit rows and a plurality of unit columns, at least one circuit unit may include a pixel driving circuit, and the pixel driving circuit is configured to output a corresponding current to the connected light-emitting device.
  • the light-emitting structure layer may include a plurality of light-emitting units, at least one light-emitting unit may include a light-emitting device, the light-emitting device is connected to the pixel driving circuit of the corresponding circuit unit, and the light-emitting device is configured to emit light of corresponding brightness in response to the current output by the connected pixel driving circuit.
  • the circuit unit mentioned in the present disclosure refers to an area divided according to a pixel driving circuit
  • the light-emitting unit mentioned in the present disclosure refers to an area divided according to a light-emitting device.
  • the position and shape of the orthographic projection of the light-emitting unit on the substrate may correspond to the position and shape of the orthographic projection of the circuit unit on the substrate, or the position and shape of the orthographic projection of the light-emitting unit on the substrate may not correspond to the position and shape of the orthographic projection of the circuit unit on the substrate.
  • a substrate may include a plurality of circuit units constituting a plurality of unit rows and a plurality of unit columns, at least one circuit unit includes a pixel driving circuit and at least one control line, and the control line is configured to provide a light-emitting control signal to the pixel driving circuit; in at least one circuit unit, the pixel driving circuit includes at least a driving transistor, a first light-emitting control transistor, and a second light-emitting control transistor, a first electrode of the first light-emitting control transistor is connected to a first power line, a second electrode of the first light-emitting control transistor is connected to a first electrode of the driving transistor, and a first electrode of the second light-emitting control transistor is connected to a second electrode of the driving transistor; the first light-emitting control transistor and the second light-emitting control transistor are connected to different control lines, and the first light-emitting control transistor and the second light-emitting control transistor are respectively arranged on both sides
  • At least one control line includes a first signal line and a second signal line
  • the first light emission control transistor is connected to the first signal line
  • the second light emission control transistor is connected to the second signal line
  • the first signal line and the second signal line are respectively arranged on both sides of the column direction of the driving transistor unit.
  • At least one control line includes a light emission signal line connected to the second light emission control transistor in a present cell row, and the light emission signal line is connected to the first light emission control transistor in a next cell row.
  • the display substrate of the exemplary embodiments of the present disclosure is described below by way of some examples.
  • FIG4 is a schematic diagram of an equivalent circuit of a pixel driving circuit of an exemplary embodiment of the present disclosure.
  • the pixel driving circuit may include 7 transistors (first transistor T1 to seventh transistor T7) and 1 storage capacitor C, and the pixel driving circuit is respectively connected to 9 signal lines (first scanning signal line S1, second scanning signal line S2, third scanning signal line S3, first signal line EM1, second signal line EM2, first initial signal line INIT1, second initial signal line INIT2, first power line VDD and data signal line DATA).
  • the pixel driving circuit may include a first node N1, a second node N2, a third node N3, and a fourth node N4.
  • the first node N1 is respectively connected to the second electrode of the first transistor T1, the first electrode of the second transistor T2, the gate electrode of the third transistor T3, and the second end of the storage capacitor C
  • the second node N2 is respectively connected to the first electrode of the third transistor T3, the second electrode of the fourth transistor T4, and the second electrode of the fifth transistor T5
  • the third node N3 is respectively connected to the second electrode of the second transistor T2, the second electrode of the third transistor T3, and the first electrode of the sixth transistor T6
  • the fourth node N4 is respectively connected to the second electrode of the sixth transistor T6 and the second electrode of the seventh transistor T7
  • the fourth node N4 is also connected to the first electrode of the light emitting device EL.
  • a first end of the storage capacitor C is connected to the first power line VDD, and a second end of the storage capacitor C is connected to the first node N1.
  • a gate electrode of the first transistor T1 is connected to the second scan signal line S2, a first electrode of the first transistor T1 is connected to the first initial signal line INIT1, and a second electrode of the first transistor is connected to the first node N1.
  • a gate electrode of the second transistor T2 is connected to the first scan signal line S1, a first electrode of the second transistor T2 is connected to the first node N1, and a second electrode of the second transistor T2 is connected to the third node N3.
  • a gate electrode of the third transistor T3 is connected to The first node N1 is connected, the first electrode of the third transistor T3 is connected to the second node N2, and the second electrode of the third transistor T3 is connected to the third node N3.
  • the gate electrode of the fourth transistor T4 is connected to the third scan signal line S3, the first electrode of the fourth transistor T4 is connected to the data signal line DATA, and the second electrode of the fourth transistor T4 is connected to the second node N2.
  • the gate electrode of the fifth transistor T5 is connected to the first signal line EM1, the first electrode of the fifth transistor T5 is connected to the first power supply line VDD, and the second electrode of the fifth transistor T5 is connected to the second node N2.
  • the gate electrode of the sixth transistor T6 is connected to the second signal line EM2, the first electrode of the sixth transistor T6 is connected to the third node N3, and the second electrode of the sixth transistor T6 is connected to the fourth node N4.
  • the gate electrode of the seventh transistor T7 is connected to the third scan signal line S3, the first electrode of the seventh transistor T7 is connected to the second initial signal line INIT2, and the second electrode of the seventh transistor T7 is connected to the fourth node N4.
  • the present disclosure connects the fifth transistor T5 to the first signal line EM1 and the sixth transistor T6 to the second signal line EM2, that is, the fifth transistor T5 and the sixth transistor T6 are controlled by two light emitting signal lines respectively, thereby realizing separate control of the fifth transistor T5 and the sixth transistor T6.
  • the light emitting device EL may be an OLED including a stacked first electrode (anode), an organic light emitting layer, and a second electrode (cathode), or may be a QLED including a stacked first electrode (anode), a quantum dot light emitting layer, and a second electrode (cathode).
  • the first electrode of the light emitting device EL is connected to the fourth node N4, and the second electrode of the light emitting device EL is connected to the second power line VSS.
  • the signal of the first power line VDD may be a high level signal that is continuously provided
  • the signal of the second power line VSS may be a low level signal that is continuously provided.
  • the first transistor T1 to the seventh transistor T7 may be a P-type transistor, or may be an N-type transistor. Using the same type of transistors in the pixel driving circuit can simplify the process flow, reduce the process difficulty of the display panel, and improve the yield of the product. In some possible implementations, the first transistor T1 to the seventh transistor T7 may include a P-type transistor and an N-type transistor.
  • the first transistor T1 to the seventh transistor T7 may be a low-temperature polysilicon thin film transistor, or an oxide thin film transistor, or a low-temperature polysilicon thin film transistor and an oxide thin film transistor.
  • the active layer of the low-temperature polysilicon thin film transistor is low-temperature polysilicon (LTPS), and the active layer of the oxide thin film transistor is oxide semiconductor (Oxide).
  • LTPS low-temperature polysilicon
  • Oxide oxide semiconductor
  • the low-temperature polysilicon thin film transistor has the advantages of high mobility and fast charging, and the oxide thin film transistor has the advantages of low leakage current.
  • the low-temperature polysilicon thin film transistor and the oxide thin film transistor are integrated on a display substrate to form a low-temperature polycrystalline oxide (LTPO) display substrate, which can take advantage of the advantages of both, realize low-frequency driving, reduce power consumption, and improve display quality.
  • LTPO low-temperature polycrystalline oxide
  • FIG5 is a schematic diagram of a structure of a display substrate according to an exemplary embodiment of the present disclosure, illustrating a planar structure of eight circuit units (two unit rows and four unit columns).
  • the display substrate may include a plurality of circuit units, a plurality of circuit units sequentially arranged along a first direction X is called a unit row, a plurality of circuit units sequentially arranged along a second direction Y is called a unit column, a plurality of unit rows and a plurality of unit columns constitute an array of circuit units arranged in an array, and the first direction X intersects with the second direction Y.
  • At least one circuit unit may include a pixel driving circuit, which is respectively connected to a first power line 61, a first signal line 91, and a second signal line 92, the first power line 61 is configured to provide a first power signal to the pixel driving circuit, the first signal line 91 is configured to provide a first light-emitting control signal to the pixel driving circuit, and the second signal line 92 is configured to provide a second light-emitting control signal to the pixel driving circuit, and the first light-emitting control signal and the second light-emitting control signal are different signals.
  • the first signal line 91 and the second signal line 92 may be in the shape of a straight line or a zigzag line with the main part extending along the first direction X
  • the first power line 61 may be in the shape of a straight line or a zigzag line with the main part extending along the second direction Y.
  • a extending along the direction of B means that A may include a main part and a secondary part connected to the main part.
  • the main part is a line, a line segment or a strip-shaped body, the main part extends along direction B, and the length of the main part extending along direction B is greater than the length of the secondary part extending along other directions.
  • “A extends along direction B” means “the main part of A extends along direction B”.
  • At least one pixel driving circuit may include at least a plurality of transistors, and the plurality of transistors may include at least a third transistor T3 as a driving transistor, a fifth transistor T5 as a first light emission control transistor, and a sixth transistor T6 as a second light emission control transistor.
  • a gate electrode of the fifth transistor T5 is connected to the first signal line 91
  • a first electrode of the fifth transistor T5 is connected to the first power line 61
  • a second electrode of the fifth transistor T5 is connected to the first electrode of the third transistor T3
  • a gate electrode of the sixth transistor T6 is connected to the second signal line 92
  • a first electrode of the sixth transistor T6 is connected to the second electrode of the third transistor T3.
  • the fifth transistor T5 and the sixth transistor T6 may be disposed on both sides of the third transistor T3 in the first direction X (unit row direction).
  • the fifth transistor T5 may be disposed on one side of the third transistor T3 in the opposite direction of the first direction X
  • the sixth transistor T6 may be disposed on one side of the third transistor T3 in the first direction X.
  • the fifth transistor T5 and the sixth transistor T6 may be disposed on both sides of the third transistor T3 in the second direction Y (unit column direction).
  • the fifth transistor T5 may be disposed on one side of the third transistor T3 in the opposite direction of the second direction Y
  • the sixth transistor T6 may be disposed on one side of the third transistor T3 in the second direction Y.
  • the first signal line 91 and the second signal line 92 may be disposed on both sides of the third transistor T3 in the second direction Y (unit column direction).
  • the first signal line 91 may be disposed on one side of the third transistor T3 in the opposite direction of the second direction Y
  • the second signal line 92 may be disposed on one side of the third transistor T3 in the second direction Y.
  • the display substrate in a direction perpendicular to the display substrate, may include a plurality of conductive layers, and the first signal line 91 and the second signal line 92 may be disposed in different conductive layers.
  • the sixth transistor T6 may include at least a sixth gate electrode, which may serve as the second gate of the present disclosure, and the sixth gate electrode and the second signal line 92 may be disposed in different conductive layers, and the second signal line 92 may be connected to the sixth gate electrode through a via.
  • the sixth gate electrode and the first signal line 91 may be provided in the same conductive layer.
  • the pixel driving circuit may further include a second transistor T2 as a compensation transistor.
  • a gate electrode of the second transistor T2 is connected to the first scanning signal line 21, a first electrode of the second transistor T2 is connected to a gate electrode of the third transistor T3 through a first connection electrode 41, and a second electrode of the second transistor T2 is connected to a second electrode of the third transistor T3 and a first electrode of the sixth transistor T6, respectively.
  • the orthographic projection of the first connecting electrode 41 on the display substrate plane at least partially overlaps with the orthographic projection of the first signal line 91 on the display substrate plane
  • the orthographic projection of the first connecting electrode 41 on the display substrate plane at least partially overlaps with the orthographic projection of the first scanning signal line 21 on the display substrate plane, that is, the first connecting electrode 41 overlaps with the first signal line 91 and the first scanning signal line 21 at the same time.
  • the pixel driving circuit may further include a first transistor T1 as a first initialization transistor, the gate electrode of the first transistor T1 is connected to the second scanning signal line 22, the first electrode of the first transistor T1 is connected to the first initial signal line 31, the second electrode of the first transistor T1 is connected to the gate electrode of the third transistor T3 via the first connecting electrode 41, the first initial signal line 31 is configured to provide a first initial signal to the pixel driving circuit, and the shape of the first initial signal line 31 may be a straight line or a broken line extending along the first direction X.
  • At least one circuit unit may further include a first connection line 81 extending along the second direction Y, the first connection line 81 being connected to the first initial signal line 31 to form a mesh connection structure for transmitting the first initial signal on the display substrate.
  • the pixel driving circuit may further include a seventh transistor T7 as a second initialization transistor, wherein a gate electrode of the seventh transistor T7 is connected to the third scanning signal line 23, a first electrode of the seventh transistor T7 is connected to a second initialization signal line 32, a second electrode of the seventh transistor T7 is connected to a second electrode of the sixth transistor T6, and the second initialization signal line 32 is configured to provide a second initialization signal to the pixel driving circuit.
  • the shape of the second initialization signal line 32 may be A straight line or a broken line extending along the first direction X.
  • At least one circuit unit may further include a second connection line 82 extending along the second direction Y, the second connection line 82 being connected to the second initial signal line 32 to form a mesh connection structure for transmitting the second initial signal on the display substrate.
  • first preliminary signal line 31 and the second preliminary signal line 32 may be disposed in each cell row, and the first connection lines 81 and the second connection lines 82 may be alternately disposed in a plurality of cell columns.
  • the pixel driving circuit may further include a fourth transistor T4 as a data writing transistor, a gate electrode of the fourth transistor T4 is connected to the third scanning signal line 23, a first electrode of the fourth transistor T4 is connected to the data signal line 62, a second electrode of the fourth transistor T4 is connected to a first electrode of the third transistor T3, and the second transistor T2 and the fourth transistor T4 may be arranged on both sides of the second direction Y (unit column direction) of the third transistor T3.
  • the second transistor T2 may be arranged on one side of the second direction Y of the third transistor T3 in the opposite direction
  • the fourth transistor T4 may be arranged on one side of the second direction Y of the third transistor T3.
  • the display substrate in a plane perpendicular to the display substrate, may include a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, and a fourth conductive layer sequentially disposed on a substrate.
  • the semiconductor layer may include an active layer of a plurality of transistors
  • the first conductive layer may include at least a first signal line 91, a plurality of scanning signal lines, and gate electrodes of a plurality of transistors
  • the second conductive layer may include at least a second initial signal line 32
  • the third conductive layer may include at least a first initial signal line 31, a second signal line 92, and a plurality of connection electrodes
  • the fourth conductive layer may include at least a first power line 61, a first connection line 81, and a second connection line 82.
  • the display substrate may further include a first insulating layer, a second insulating layer, a third insulating layer, a fourth insulating layer and a first flat layer
  • the first insulating layer may be disposed between the substrate and the semiconductor layer
  • the second insulating layer may be disposed between the semiconductor layer and the first conductive layer
  • the third insulating layer may be disposed between the first conductive layer and the second conductive layer
  • the fourth insulating layer may be disposed between the second conductive layer and the third conductive layer
  • the first flat layer may be disposed between the third conductive layer and the fourth conductive layer.
  • the "patterning process” mentioned in the present disclosure includes deposition of film layers, coating of photoresist on the film layers, mask exposure, development, etching, stripping of photoresist and other processes for metal materials, inorganic materials or transparent conductive materials, and includes coating of organic materials, mask exposure and development and other processes for organic materials.
  • Deposition can be any one or more of sputtering, evaporation, chemical vapor deposition, coating can be any one or more of spraying, spin coating and inkjet printing, and etching can be any one or more of dry etching and wet etching, which are not limited in the present disclosure.
  • Thin film refers to a layer of thin film made of a certain material on a substrate by deposition, coating or other processes. If the "thin film” does not require a patterning process during the entire production process, the “thin film” can also be called a “layer”. If the "thin film” requires a patterning process during the entire production process, it is called a “thin film” before the patterning process and a “layer” after the patterning process. The “layer” after the patterning process contains at least one "pattern”.
  • the "A and B are arranged in the same layer” mentioned in the present disclosure means that A and B are formed simultaneously through the same patterning process, and the "thickness" of the film layer is the size of the film layer in the direction perpendicular to the display substrate.
  • the orthographic projection of B is within the range of the orthographic projection of A” or "the orthographic projection of A includes the orthographic projection of B” means that the boundary of the orthographic projection of B falls within the boundary of the orthographic projection of A, or the boundary of the orthographic projection of A overlaps with the boundary of the orthographic projection of B.
  • the preparation process of the display substrate of this embodiment may include the following operations.
  • Forming a semiconductor layer pattern may include: sequentially depositing a first insulating film and a semiconductor film on a substrate, patterning the semiconductor film through a patterning process to form a first insulating layer covering the substrate, and a semiconductor layer disposed on the first insulating layer, as shown in FIG. 6 .
  • the semiconductor layer of each circuit unit may include a first active layer 11 of a first transistor T1 to a seventh active layer 17 of a seventh transistor T7, and the first active layer 11 and the second active layer 12 are an integral structure connected to each other, and the third active layer 13 to the seventh active layer 17 are an integral structure connected to each other.
  • the fourth active layer 14 and the fifth active layer 15 in the Nth unit column may be located on a side of the third active layer 13 of the present circuit unit away from the N+1th unit column, and the sixth active layer 16 may be located on a side of the third active layer 13 of the present circuit unit close to the N+1th unit column, that is, the fifth active layer 15 and the sixth active layer 16 are respectively located on both sides of the third active layer 13 in the first direction X.
  • the first active layer 11, the second active layer 12 and the fifth active layer 15 in the Mth unit row can be located on the side of the third active layer 13 of the present circuit unit away from the M+1th unit row, and the fourth active layer 14, the sixth active layer 16 and the seventh active layer 17 can be located on the side of the third active layer 13 of the present circuit unit close to the M+1th unit row, that is, the fifth active layer 15 and the sixth active layer 16 are respectively located on both sides of the third active layer 13 in the second direction Y.
  • the present disclosure arranges the fifth transistor T5 and the sixth transistor T6 on both sides of the third transistor T3 in the first direction X and the second direction Y, thereby facilitating separate control of the fifth transistor T5 and the sixth transistor T6.
  • the first active layer 11 may be shaped like an "n" shape
  • the second active layer 12 and the seventh active layer 17 may be shaped like an "L” shape
  • the third active layer 13 may be shaped like an " ⁇ ” shape
  • the fourth active layer 14, the fifth active layer 15, and the sixth active layer 16 may be shaped like an "I”.
  • the active layer of each transistor may include a first region, a second region, and a channel region located between the first region and the second region.
  • the second region 11-2 of the first active layer may serve as the first region 12-1 of the second active layer, that is, the second region 11-2 of the first active layer and the first region 12-1 of the second active layer are connected to each other.
  • the first region 13-1 of the third active layer may serve as the second region 14-2 of the fourth active layer and the second region 15-2 of the fifth active layer at the same time, that is, the first region 13-1 of the third active layer, the second region 14-2 of the fourth active layer, and the second region 15-2 of the fifth active layer are connected to each other.
  • the second region 13-2 of the third active layer may serve as the first region 16-1 of the sixth active layer, that is, the second region 13-2 of the third active layer and the first region 16-1 of the sixth active layer are connected to each other.
  • the second region 16-2 of the sixth active layer may serve as the second region 17-2 of the seventh active layer, that is, the second region 16-2 of the sixth active layer and the second region 17-2 of the seventh active layer are connected to each other.
  • the first region 11 - 1 of the first active layer 11 , the second region 12 - 2 of the second active layer, the first region 14 - 1 of the fourth active layer, the first region 15 - 1 of the fifth active layer, and the first region 17 - 1 of the seventh active layer may be separately provided.
  • the first semiconductor layer may be made of polycrystalline silicon (p-Si), that is, the first transistor to the seventh transistor are LTPS transistors.
  • patterning the first semiconductor film through a patterning process may include: first forming an amorphous silicon (a-si) film on the first insulating film, dehydrogenating the amorphous silicon film, and crystallizing the amorphous silicon film after the dehydrogenation to form a polycrystalline silicon film. Subsequently, the polycrystalline silicon film is patterned to form a first semiconductor layer pattern.
  • forming the first conductive layer pattern may include: depositing a second insulating film and a first conductive film in sequence on the substrate on which the aforementioned pattern is formed, patterning the first conductive film by a patterning process, forming a second insulating layer covering the semiconductor layer pattern, and a first conductive layer pattern disposed on the second insulating layer, as shown in FIGS. 7A and 7B , where FIG. 7B is a plan view schematic diagram of the first conductive layer in FIG. 7A .
  • the first conductive layer may be referred to as a first gate metal (GATE1) layer.
  • the first conductive layer pattern of each circuit unit includes at least a first scan signal line 21 , a second scan signal line 22 , a third scan signal line 23 , a sixth gate electrode 26 , a first plate 71 of a storage capacitor, and a first signal line 91 .
  • the shape of the first electrode plate 71 may be rectangular, and the corners of the rectangle may be provided with chamfers or grooves, and the orthographic projection of the first electrode plate 71 on the substrate at least partially overlaps with the orthographic projection of the third active layer of the third transistor T3 on the substrate.
  • the first electrode plate 71 may simultaneously serve as a plate of the storage capacitor and a gate electrode of the third transistor T3.
  • the shape of the first scanning signal line 21 can be a straight line or a folded line with a main part extending along the first direction X.
  • the first scanning signal line 21 can be located on the side of the first electrode plate 71 opposite to the second direction Y.
  • the side of the first scanning signal line 21 away from the first electrode plate 71 is connected to the gate block 21-1.
  • the area where the line 21 and the gate block 21 - 1 overlap with the second active layer may serve as a gate electrode of the second transistor T2 of the double-gate structure.
  • the shape of the second scan signal line 22 can be a straight line or a broken line with the main part extending along the first direction X.
  • the second scan signal line 22 can be located on the side of the first scan signal line 21 away from the first electrode plate 71, and the area where the second scan signal line 22 overlaps with the first active layer can serve as the gate electrode of the first transistor T1 of the dual-gate structure.
  • the shape of the third scan signal line 23 can be a straight line or a broken line with the main part extending along the first direction X.
  • the third scan signal line 23 can be located on the side of the first electrode 71 in the opposite direction of the second direction Y.
  • the area where the third scan signal line 23 overlaps with the fourth active layer can be used as the gate electrode of the fourth transistor T4, and the area where the third scan signal line 23 overlaps with the seventh active layer can be used as the gate electrode of the seventh transistor T7, that is, the fourth transistor T4 and the seventh transistor T7 of the present disclosure are controlled to be turned on and off by the same scan signal line.
  • the shape of the first signal line 91 can be a straight line or a broken line with the main part extending along the first direction X.
  • the first signal line 91 can be located between the first scanning signal line 21 and the first electrode plate 71, and the area where the first signal line 91 overlaps with the fifth active layer can serve as the gate electrode of the fifth transistor T5.
  • the sixth gate electrode 26 may be in a strip shape extending along the first direction X, and the sixth gate electrode 26 may be located between the third scan signal line 23 and the first electrode plate 71, and the region where the sixth gate electrode 26 overlaps with the sixth active layer may serve as the gate electrode of the sixth transistor T6.
  • the sixth gate electrode 26 is configured to be connected to a second signal line formed subsequently.
  • the first scan signal line 21, the second scan signal line 22, the third scan signal line 23 and the first signal line 91 may include an overlapping area with the first semiconductor layer and a non-overlapping area with the first semiconductor layer.
  • the width of at least one signal line in the area overlapping with the first semiconductor layer may be greater than the width of at least one signal line in the area non-overlapping with the first semiconductor layer, and the width may be the dimension in the second direction Y.
  • the semiconductor layer can be conductorized using the first conductive layer as a shield, and the semiconductor layer in the area shielded by the first conductive layer forms the channel region of the first transistor T1 to the seventh transistor T7, and the semiconductor layer in the area not shielded by the first conductive layer is conductorized, that is, the first area and the second area of the first active layer to the seventh active layer are both conductorized.
  • Forming a second conductive layer pattern may include: depositing a third insulating film and a second conductive film in sequence on the substrate on which the aforementioned pattern is formed, patterning the second conductive film using a patterning process to form a third insulating layer covering the first conductive layer, and a second conductive layer pattern disposed on the third insulating layer, as shown in FIGS. 8A and 8B , where FIG. 8B is a plan view of the second conductive layer in FIG. 8A .
  • the second conductive layer may be referred to as a second gate metal (GATE2) layer.
  • the second conductive layer pattern of each circuit unit may include at least: a second initial signal line 32 and a second electrode plate 72 of a storage capacitor.
  • the outline of the second electrode plate 72 can be rectangular, and the corners of the rectangle can be chamfered.
  • the orthographic projection of the second electrode plate 72 on the substrate at least partially overlaps with the orthographic projection of the first electrode plate 71 on the substrate.
  • the second electrode plate 72 can serve as another electrode plate of the storage capacitor, and the first electrode plate 71 and the second electrode plate 72 constitute the storage capacitor of the pixel driving circuit.
  • an opening 75 is provided on the second electrode plate 72.
  • the opening 75 may be rectangular and may be located in the middle region of the second electrode plate 72, so that the second electrode plate 72 forms a ring structure.
  • the opening 75 exposes the third insulating layer covering the first electrode plate 71, and the orthographic projection of the first electrode plate 71 on the substrate includes the orthographic projection of the opening 75 on the substrate.
  • the opening 75 is configured to accommodate a ninth via hole formed subsequently.
  • the ninth via hole is located in the opening 75 and exposes the first electrode plate 71, so that the first connecting electrode formed subsequently is connected to the first electrode plate 71.
  • the second conductive layer of each circuit unit may further include a plate connecting bar 76.
  • the plate connecting bar 76 may be in the shape of a bar extending along the first direction X.
  • the plate connecting bar 76 may be disposed in the second On one side of the electrode 72 in the first direction X or the side in the opposite direction of the first direction X, the first end of the electrode connecting strip 76 is connected to the second electrode 72 in the circuit unit, and the second end of the electrode connecting strip 76 is connected to the second electrode 72 in the circuit unit adjacent to the first direction X, so that the second electrodes 72 in adjacent circuit units in a unit row are interconnected as an integrated structure.
  • the second electrode 72 in each circuit unit is connected to the first power line formed subsequently, by forming the second electrode plates 72 of adjacent circuit units into an integrated structure interconnected, the second electrode plates of the integrated structure can be reused as a power signal line, which can ensure that multiple second electrodes in a unit row have the same potential, which is conducive to improving the uniformity of the panel, avoiding poor display of the display substrate, and ensuring the display effect of the display substrate.
  • the shape of the second initial signal line 32 may be a straight line or a folded line with a main portion extending along the first direction X, and the second initial signal line 32 may be located on a side of the third scan signal line 23 away from the second electrode plate 72.
  • the second initial signal line 32 is configured to be connected to the first region of the seventh active layer through a sixth connection electrode formed subsequently.
  • Forming a fourth insulating layer pattern may include: depositing a fourth insulating film on the substrate on which the aforementioned pattern is formed, patterning the fourth insulating film using a patterning process to form a fourth insulating layer covering the second conductive layer, wherein a plurality of vias are disposed on the fourth insulating layer, as shown in FIG. 9 .
  • the multiple vias in each circuit unit may include at least: a first via V1, a second via V2, a third via V3, a fourth via V4, a fifth via V5, a sixth via V6, a seventh via V7, an eighth via V8, a ninth via V9, a tenth via V10, an eleventh via V11 and a twelfth via V12.
  • the orthographic projection of the first via hole V1 on the substrate is located within the range of the orthographic projection of the first region of the first active layer on the substrate, the fourth insulating layer, the third insulating layer, and the second insulating layer in the first via hole V1 are etched away to expose the surface of the first region of the first active layer, and the first via hole V1 is configured to connect a subsequently formed first initial connection block to the first region of the first active layer through the via hole.
  • the orthographic projection of the second via hole V2 on the substrate is located within the range of the orthographic projection of the second area of the first active layer (also the first area of the second active layer) on the substrate, the fourth insulating layer, the third insulating layer and the second insulating layer in the second via hole V2 are etched away to expose the surface of the second area of the first active layer, and the second via hole V2 is configured to connect a subsequently formed first connecting electrode to the second area of the first active layer (also the first area of the second active layer) through the via hole.
  • the orthographic projection of the third via hole V3 on the substrate is located within the range of the orthographic projection of the second region of the second active layer on the substrate, the fourth insulating layer, the third insulating layer and the second insulating layer in the third via hole V3 are etched away to expose the surface of the second region of the second active layer, and the third via hole V3 is configured to connect a subsequently formed fifth connecting electrode to the second region of the second active layer through the via hole.
  • the orthographic projection of the fourth via hole V4 on the substrate is located within the range of the orthographic projection of the second area of the third active layer (also the first area of the sixth active layer) on the substrate, the fourth insulating layer, the third insulating layer and the second insulating layer in the fourth via hole V4 are etched away to expose the surface of the second area of the third active layer, and the fourth via hole V4 is configured to connect a subsequently formed fifth connecting electrode to the second area of the third active layer (also the first area of the sixth active layer) through the via hole.
  • the orthographic projection of the fifth via hole V5 on the substrate is located within the range of the orthographic projection of the first area of the fourth active layer on the substrate, the fourth insulating layer, the third insulating layer and the second insulating layer in the fifth via hole V5 are etched away to expose the surface of the first area of the fourth active layer, and the fifth via hole V5 is configured to connect a subsequently formed third connecting electrode to the first area of the fourth active layer through the via hole.
  • the orthographic projection of the seventh via hole V7 on the substrate is located in the second region (also referred to as the sixth active layer) of the sixth active layer.
  • the fourth insulating layer, the third insulating layer and the second insulating layer in the seventh via hole V7 are etched away to expose the surface of the second area of the sixth active layer, and the seventh via hole V7 is configured to connect a subsequently formed fourth connecting electrode to the second area of the sixth active layer (which is also the second area of the seventh active layer) through the via hole.
  • the orthographic projection of the eighth via hole V8 on the substrate is located within the range of the orthographic projection of the first area of the seventh active layer on the substrate, the fourth insulating layer, the third insulating layer and the second insulating layer in the eighth via hole V8 are etched away to expose the surface of the first area of the seventh active layer, and the eighth via hole V8 is configured to connect a subsequently formed sixth connecting electrode to the first area of the seventh active layer through the via hole.
  • the orthographic projection of the eleventh via hole V11 on the substrate is located within the range of the orthographic projection of the second initial signal line 32 on the substrate, the fourth insulating layer in the eleventh via hole V11 is etched away to expose the surface of the second initial signal line 32, and the eleventh via hole V11 is configured to connect a subsequently formed sixth connecting electrode to the second initial signal line 32 through the via hole.
  • the shape of the first initial signal line 31 can be a straight line or a broken line extending along the first direction X.
  • the first initial signal line 31 can be located on the side of the first scanning signal line 21 away from the second electrode 72.
  • the positive projection of the first initial signal line 31 on the substrate at least partially overlaps with the positive projection of the second scanning signal line 22 on the substrate.
  • the first initial signal line 31 with a constant voltage can play a shielding role, reducing the influence of the second scanning signal line 22 on the pixel driving circuit.
  • a first power connection block 42-1 may be provided between the first end and the second end of the second connection electrode 42.
  • the shape of the first power connection block 42-1 may be block-shaped (such as a rectangle).
  • the orthographic projection of the first power connection block 42-1 on the substrate may be located within the range of the orthographic projection of the second electrode plate 72 on the substrate.
  • the first power connection block 42-1 is configured to be connected to a first power line formed subsequently.
  • the sixth connection electrode 46 in a part of the circuit unit may be connected to an initial connection block 46-1
  • the shape of the initial connection block 46-1 may be a block shape (such as a rectangle)
  • the initial connection block 46-1 is configured to be connected to a second connection line formed subsequently.
  • the initial connection block 46-1 may be provided in the circuit unit of the Nth unit column and the N+2th unit column.
  • the twenty-first via hole V21 may be referred to as a power via hole, and the orthographic projection of the twenty-first via hole V21 on the substrate may be located within the range of the orthographic projection of the second electrode plate 72 on the substrate.
  • the orthographic projection of the twenty-second via hole V22 on the substrate is located within the range of the orthographic projection of the third connecting electrode 43 on the substrate, the first flat layer in the twenty-second via hole V22 is removed to expose the surface of the third connecting electrode 43, and the twenty-second via hole V22 is configured to connect a subsequently formed data signal line to the third connecting electrode 43 through the via hole.
  • an orthographic projection of the first connection line 81 on the substrate does not overlap with an orthographic projection of the gate electrode (ie, the first plate) of the third transistor on the substrate.
  • an orthographic projection of the first connection line 81 on the substrate at least partially does not overlap with an orthographic projection of an active connection line 18 connecting the second active layer and the third active layer in the semiconductor layer on the substrate.
  • an orthographic projection of the second connection line 82 on the substrate does not overlap with an orthographic projection of the gate electrode (ie, the first plate) of the third transistor on the substrate.
  • an orthographic projection of the second connection line 82 on the substrate at least partially does not overlap with an orthographic projection of the active connection line 18 connecting the second active layer and the third active layer in the semiconductor layer on the substrate.
  • FIG30C and 30D are schematic diagrams of another initial signal mesh connection structure and a second power mesh connection structure of an exemplary embodiment of the present disclosure.
  • the first initial signal line 31, the second initial signal line 32 and the third connection line 83 can be arranged in each unit row, and the first connection line 81, the second power line 64, the second connection line 82 and the second power line 64 can be arranged alternately in four consecutive unit columns.
  • the Nth unit column can be provided with a second connection line 82
  • the N+1th unit column can be provided with a second power line 64
  • the N+2th unit column can be provided with a first connection line 81
  • the N+3th unit column can be provided with a second power line 64.
  • the first initial signal line 31, the second initial signal line 32 and the third connection line 83 can be arranged in each unit row, and the first connection line 81, the second power line 64, the second connection line 82 and the second power line 64 can be arranged alternately in eight consecutive unit columns.
  • forming the second planar layer pattern may include: coating a second planar film on the substrate on which the aforementioned pattern is formed, patterning the second planar film using a patterning process to form a second planar layer covering the fourth conductive layer, wherein a plurality of anode vias are provided on the second planar layer, and the anode vias are configured to connect a subsequently formed anode to the anode connection electrode through the vias.
  • a light emitting structure layer is first prepared on the driving circuit layer, and then a packaging structure layer is formed, which will not be described in detail here.
  • the display substrate provided in this embodiment also realizes the separate control of the fifth transistor and the sixth transistor, which can realize ultra-high frequency and higher precision pulse width modulation, light signal duty cycle compensation, low grayscale compensation and improved afterimage.
  • the sixth transistor T6 is controlled by the light signal line of the unit row
  • the fifth transistor T5 is controlled by the light-emitting signal line of the previous unit row, that is, the fifth transistor T5 adopts the light-emitting signal line drive (cascade) method of the sixth transistor T6 of the previous level, which can not only reduce the capacitance of the first node N1 and avoid the first node N1 being affected by the light-emitting signal line, but also reduce the number of light-emitting signal lines, which is conducive to achieving high resolution.
  • the display substrate of this embodiment adopts the 2SD mode and adds the first capacitor to form a mesh connection structure of the second power supply signal, a mesh connection structure of the first initial signal and a mesh connection structure of the second initial signal on the display substrate, thereby further improving the display effect.
  • Figures 31A and 31B are schematic diagrams of another display substrate of the present disclosure after forming an anode conductive layer pattern
  • Figure 31B is a plan schematic diagram of the anode conductive layer in Figure 31A.
  • a virtual electrode is provided in the third conductive layer or the fourth conductive layer, the consistency of the film layer in each sub-pixel can be ensured by providing an auxiliary electrode in the anode conductive layer.
  • the anode conductive layer may include a plurality of anodes 90, each anode 90 may be connected to the anode connection electrode of the corresponding circuit unit through an anode via, an auxiliary electrode 90A may be provided on at least one anode 90, a first end of the auxiliary electrode 90A is connected to the anode 90, a second end of the auxiliary electrode 90A extends in a direction away from the anode 90, and the positive projection of the auxiliary electrode 90A on the substrate overlaps at least partially with the positive projection of the fourteenth connection electrode as a virtual electrode on the substrate, as shown in FIG. 31A and FIG.
  • Figure 32 is a schematic diagram of another display substrate of the present disclosure after forming a pixel definition layer pattern.
  • the pixel definition layer may include a plurality of pixel openings K, each of which may expose the surface of the anode, and at least one pixel opening K may be connected to a sub-opening K1, which may expose the surface of the auxiliary electrode.
  • the pixel opening K and the sub opening K1 may be communicated with each other.
  • FIG33A and 33B are schematic diagrams of another display substrate after forming an anode conductive layer pattern in the present disclosure, and FIG33B is a plan view of the anode conductive layer in FIG33A.
  • the structure of the anode conductive layer in this embodiment is substantially the same as that shown in FIG31A and FIG31B, except that the auxiliary electrode 90A is provided separately, that is, the anode 90 is not connected to the auxiliary electrode 90A.
  • the anode conductive layer may include a plurality of anodes 90 and at least one auxiliary electrode 90A, each anode 90 may be connected to the anode connection electrode of the corresponding circuit unit through an anode via, and the positive projection of the auxiliary electrode 90A on the substrate overlaps at least partially with the positive projection of the fourteenth connection electrode as a virtual electrode on the substrate, as shown in FIG. 33A and FIG. 33B.
  • FIG. 33A and FIG. 33B only illustrate the example of setting an auxiliary electrode 90A in the anode conductive layer.
  • the anode conductive layer may be provided with a plurality of auxiliary electrodes 90A, and the plurality of auxiliary electrodes 90A overlap at least partially with the plurality of virtual electrodes, respectively.
  • the auxiliary electrode 90A may be set to a floating state. In the subsequent formation of the pixel definition layer, no sub-opening is set at the position of the auxiliary electrode 90A, and the present disclosure does not limit this.
  • the present disclosure can ensure the consistency of the film layer in each sub-pixel and reduce visualization defects by setting at least one auxiliary electrode in the anode conductive layer.
  • the auxiliary electrode provided on the anode conductive layer may be applied to the structure of the display substrate shown in FIG. 5 and FIG. 27 , and the present disclosure is not limited thereto.
  • the structure and preparation process shown above in the present disclosure are merely exemplary.
  • the corresponding structure can be changed and the patterning process can be increased or decreased according to actual needs, and the present disclosure does not limit this.
  • the display substrate of the present disclosure may be applied to a display device having a pixel driving circuit, such as an OLED, a quantum dot display (QLED), a light emitting diode display (Micro LED or Mini LED), or a quantum dot display (QLED).
  • a pixel driving circuit such as an OLED, a quantum dot display (QLED), a light emitting diode display (Micro LED or Mini LED), or a quantum dot display (QLED).
  • QLED quantum dot display
  • Mini LED micro LED or Mini LED
  • QLED quantum dot display
  • the present disclosure also provides a display device, which includes the aforementioned display substrate.
  • the display device can be any product or component with a display function, such as a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital photo frame, a navigator, etc., but the embodiments of the present invention are not limited thereto.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

一种显示基板和显示装置。显示基板包括构成多个单元行和多个单元列的多个电路单元，电路单元包括像素驱动电路和控制线，像素驱动电路包括驱动晶体管(T3)、第一发光控制晶体管(T5)和第二发光控制晶体管(T6)，第一发光控制晶体管(T5)的第二极与驱动晶体管(T3)的第一极连接，第二发光控制晶体管(T6)的第一极与驱动晶体管(T3)的第二极连接；第一发光控制晶体管(T5)和第二发光控制晶体管(T6)连接不同的控制线；第一发光控制晶体管(T5)和第二发光控制晶体管(T6)分别设置在驱动晶体管(T3)单元列方向的两侧。

Description

显示基板和显示装置 技术领域
本文涉及但不限于显示技术领域，具体涉及一种显示基板和显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开提供了一种显示基板，包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路和至少一条控制线，所述控制线被配置为向所述像素驱动电路提供发光控制信号；至少一个电路单元中，所述像素驱动电路至少包括驱动晶体管、第一发光控制晶体管和第二发光控制晶体管，所述第一发光控制晶体管的第一极与第一电源线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接，第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接；所述第一发光控制晶体管和所述第二发光控制晶体管连接不同的控制线，所述第一发光控制晶体管和所述第二发光控制晶体管分别设置在所述驱动晶体管单元列方向的两侧。
在示例性实施方式中，至少一条控制线包括第一信号线和第二信号线，所述第一发光控制晶体管与所述第一信号线连接，所述第二发光控制晶体管与所述第二信号线连接，所述第一信号线和所述第二信号线分别设置在所述驱动晶体管单元列方向的两侧。
在示例性实施方式中，在垂直于显示基板的方向上，所述显示基板包括多个导电层，所述第一信号线和所述第二信号线设置在不同的导电层中。
在示例性实施方式中，所述第二发光控制晶体管至少包括第二栅极，所述第二栅极和所述第一信号线设置在相同的导电层中，所述第二栅极和所述第二信号线设置在不同的导电层中。
在示例性实施方式中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的栅电极与第一扫描信号线连接，所述补偿晶体管的第一极通过第一连接电极与所述驱动晶体管的栅电极连接，所述补偿晶体管的第二极分别与所述驱动晶体管的第二极和第二发光控制晶体管的第一极连接；所述第一连接电极在显示基板平面上的正投影与所述第一信号线在显示基板平面上的正投影至少部分交叠，所述第一连接电极在显示基板平面上的正投影与所述第一扫描信号线在显示基板平面上的正投影至少部分交叠。
在示例性实施方式中，所述补偿晶体管至少包括补偿有源层，所述第二发光控制晶体管至少包括第二发光控制有源层，所述补偿有源层的第二区通过第五连接电极与所述第二发光控制有源层的第一区连接；在垂直于显示基板的方向上，所述显示基板至少包括至少一个半导体层和至少一个导电层，所述补偿有源层和第二发光控制有源层设置在所述半导体层中，所述第五连接电极设置在所述导电层中。
在示例性实施方式中，所述像素驱动电路还包括数据写入晶体管，所述数据写入晶体 管的第一极与数据信号线连接，所述数据写入晶体管的第二极与与所述驱动晶体管的第一极连接，所述数据写入晶体管和所述补偿晶体管分别设置在所述驱动晶体管单元列方向的两侧。
在示例性实施方式中，至少一条控制线包括发光信号线，所述发光信号线与本单元行中的所述第二发光控制晶体管连接，所述发光信号线与下一个单元行中的所述第一发光控制晶体管连接。
在示例性实施方式中，所述第一发光控制晶体管至少包括第一栅极，所述第二发光控制晶体管至少包括第二栅极，所述发光信号线与本单元行中的所述第二栅极连接，所述发光信号线通过发光信号连接线与下一个单元行中的所述第一发光控制晶体管连接。
在示例性实施方式中，在垂直于显示基板的方向上，所述显示基板包括多个导电层，所述第一栅极和所述第二栅极设置在相同的导电层中，所述第一栅极和所述发光信号线设置在不同的导电层中，所述第一栅极和所述发光信号连接线设置在不同的导电层中，所述发光信号连接线和所述发光信号线设置在不同的导电层中。
在示例性实施方式中，所述多个导电层至少包括在基底上沿着远离基底方向依次设置的第一导电层、第二导电层、第三导电层和第四导电层，所述第一栅极和所述第二栅极设置在所述第一导电层中，所述发光信号线设置在所述第三导电层中，所述发光信号线通过过孔与所述第二栅极连接，所述发光信号连接线设置在所述第四导电层中，所述发光信号连接线的第一端通过过孔与本单元行中的所述发光信号线连接，所述发光信号连接线的第二端通过过孔与下一个单元行中的所述第一栅极连接。
在示例性实施方式中，所述多个导电层还包括设置在所述第四导电层远离所述基底一侧的第五导电层，所述第一电源线设置在所述第五导电层中，所述第一电源线在显示基板平面上的正投影与所述发光信号连接线在显示基板平面上的正投影至少部分交叠。
在示例性实施方式中，至少一个电路单元还包括沿着像素行方向延伸的第一初始信号线和沿着像素列方向延伸的第一连接线，所述第一初始信号线被配置为向所述像素驱动电路提供第一初始信号，所述第一初始信号线和所述第一连接线连接，形成传输所述第一初始信号的网状连通结构。
在示例性实施方式中，所述第一连接线在显示基板平面上的正投影与所述驱动晶体管的栅电极在显示基板平面上的正投影没有交叠。
在示例性实施方式中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的有源层和所述驱动晶体管的有源层通过有源连接线相互连接，所述第一连接线在显示基板平面上的正投影与所述有源连接线在显示基板平面上的正投影至少部分不交叠。
在示例性实施方式中，至少一个电路单元还包括沿着像素行方向延伸的第二初始信号线和沿着像素列方向延伸的第二连接线，所述第二初始信号线被配置为向所述像素驱动电路提供第二初始信号，所述第二初始信号线和所述第二连接线连接，形成传输所述第二初始信号的网状连通结构。
在示例性实施方式中，所述第二连接线在显示基板平面上的正投影与所述驱动晶体管的栅电极在显示基板平面上的正投影没有交叠。
在示例性实施方式中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的有源层和所述驱动晶体管的有源层通过有源连接线相互连接，所述第二连接线在显示基板平面上的正投影与所述有源连接线在显示基板平面上的正投影至少部分不交叠。
在示例性实施方式中，至少一个电路单元还包括沿着像素行方向延伸的第三连接线和沿着像素列方向延伸的第二电源线，所述第二电源线和所述第三连接线连接，形成传输第二电源信号的网状连通结构。
在示例性实施方式中，所述第二电源线在显示基板平面上的正投影与所述驱动晶体 管的栅电极在显示基板平面上的正投影没有交叠。
在示例性实施方式中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的有源层和所述驱动晶体管的有源层通过有源连接线相互连接，所述第二电源线在显示基板平面上的正投影与所述有源连接线在显示基板平面上的正投影至少部分不交叠。
在示例性实施方式中，所述像素驱动电路还包括存储电容和第一电容；所述存储电容包括第一极板和第二极板，所述第一极板在显示基板平面上的正投影与所述第二极板在显示基板平面上的正投影至少部分交叠，所述第一极板作为所述驱动晶体管的栅电极，所述第二极板与所述第一电源线连接；所述第一电容包括第三极板和第四极板，所述第三极板在显示基板平面上的正投影与所述第四极板在显示基板平面上的正投影至少部分交叠，所述第三极板分别与所述驱动晶体管的第一极和所述第一发光控制晶体管的第二极连接，所述第四极板与所述第一电源线连接。
在示例性实施方式中，在垂直于显示基板的方向上，所述显示基板至少包括在基底上沿着远离基底方向依次设置的半导体层、第一导电层和第二导电层，所述第三极板设置在所述半导体层中，所述第一极板设置在所述第一导电层中，所述第二极板和所述第四极板设置在所述第二导电层中。
另一方面，本公开还提供了一种显示装置，包括前述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为一种显示装置的结构示意图；
图2为一种显示基板的平面结构示意图；
图3为一种显示基板的剖面结构示意图；
图4为本公开示例性实施例一种像素驱动电路的等效电路示意图；
图5为本公开示例性实施例一种显示基板的结构示意图；
图6为本公开一种显示基板形成半导体层图案后的示意图；
图7A和图7B为本公开一种显示基板形成第一导电层图案后的示意图；
图8A和图8B为本公开一种显示基板形成第二导电层图案后的示意图；
图9为本公开一种显示基板形成第四绝缘层图案后的示意图；
图10A和图10B为本公开一种显示基板形成第三导电层图案后的示意图；
图11为本公开一种显示基板形成第一平坦层图案后的示意图；
图12A和图12B为本公开一种显示基板形成第四导电层图案后的示意图；
图12C至图12E为本公开第一初始信号和第二初始信号网状连通结构的示意图；
图13为本公开一种显示基板形成第二平坦层图案后的示意图；
图14A和图14B为本公开一种显示基板形成阳极导电层图案后的示意图；
图15为本公开一种显示基板形成像素定义层图案后的示意图；
图16为本公开示例性实施例另一种像素驱动电路的等效电路示意图；
图17为本公开示例性实施例另一种显示基板的结构示意图；
图18为本公开另一种显示基板形成半导体层图案后的示意图；
图19A和图19B为本公开另一种显示基板形成第一导电层图案后的示意图；
图20A和图20B为本公开另一种显示基板形成第二导电层图案后的示意图；
图21为本公开另一种显示基板形成第四绝缘层图案后的示意图；
图22A和图22B为本公开另一种显示基板形成第三导电层图案后的示意图；
图23为本公开另一种显示基板形成第一平坦层图案后的示意图；
图24A和图24B为本公开另一种显示基板形成第四导电层图案后的示意图；
图25为本公开另一种显示基板形成第二平坦层图案后的示意图；
图26A和图26B为本公开另一种显示基板形成第五导电层图案后的示意图；
图26C为本公开一种初始信号和第二电源网状连通结构的示意图；
图27为本公开示例性实施例又一种显示基板的结构示意图；
图28A和图28B为本公开又一种显示基板形成第三导电层图案后的示意图；
图29为本公开又一种显示基板形成第一平坦层图案后的示意图；
图30A和图30B为本公开又一种显示基板形成第四导电层图案后的示意图；
图30C和图30D为本公开另一种初始信号和第二电源网状连通结构的示意图；
图31A和图31B为本公开另一种显示基板形成阳极导电层图案后的示意图；
图32为本公开另一种显示基板形成像素定义层图案后的示意图；
图33A和图33B为本公开又一种显示基板形成阳极导电层图案后的示意图。
附图标记说明:
11—第一有源层；           12—第二有源层；           13—第三有源层；
14—第四有源层；           15—第五有源层；           16—第六有源层；
17—第七有源层；           18—有源连接线；           21—第一扫描信号线；
22—第二扫描信号线；       23—第三扫描信号线；       31—第一初始信号线；
32—第二初始信号线；       41—第一连接电极；         42—第二连接电极；
43—第三连接电极；         44—第四连接电极；         45—第五连接电极；
46—第六连接电极；         47—第七连接电极；         48—第八连接电极；
49—第九连接电极；         51—第十一连接电极；       52—第十二连接电极；
53—第十三连接电极；       54—第十四连接电极；       55—第十五连接电极；
56—发光信号连接线；       61—第一电源线；           62—数据信号线；
63—阳极连接电极；         64—第二电源线；           71—第一极板；
72—第二极板；             73—第三极板；             74—第四极板；
75—开口；                 76—极板连接条；           81—第一连接线；
82—第二连接线；           83—第三连接线；           90—阳极；
91—第一信号线；           92—第二信号线；           93—发光信号线；
101—基底；                102—驱动电路层；          103—发光结构层；
104—封装结构层。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和发光单元，电路单元可以至少包括像素驱动电路，像素驱动电路分别与扫描信号线、发光信号线和数据信号线连接，发光单元可以包括发光器件，发光器件与电路单元的像素驱动电路连接。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控 制信号来产生将提供到数据信号线DATA1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线DATA1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线EM1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线EM1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。在示例性实施方式中，像素阵列可以设置在显示基板上。
图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元P，至少一个像素单元P可以包括第一子像素P1、第二子像素P2、第三子像素P3和第四子像素P4。每个子像素可以均包括电路单元和发光单元，电路单元可以至少包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光单元输出相应的电流。发光单元可以包括发光器件，发光器件与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2和第四子像素P4可以是出射绿色光线的绿色子像素(G)，第三子像素P3可以是出射蓝色光线的蓝色子像素(B)。在示例性实施方式中，子像素的形状可以是矩形状、菱形、五边形或六边形，四个子像素可以采用钻石形(Diamond)方式排列，形成RGBG像素排布。在其它示例性实施方式中，四个子像素可以采用水平并列、竖直并列或正方形等方式排列，本公开在此不做限定。
在示例性实施方式中，像素单元可以包括三个子像素，三个子像素可以采用水平并列、竖直并列或品字等方式排列，本公开在此不做限定。
图3为一种显示基板的剖面结构示意图，示意了显示区域中四个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装结构层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如触控结构层等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。驱动电路层102可以包括多个电路单元，每个电路单元可以至少包括由多个晶体管和存储电容构成的像素驱动电路。发光结构层103可以包括多个发光单元，每个发光单元可以包括发光器件，发光器件可以至少包括阳极、有机发光层和阴极，阳极与像素驱动电路连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装结构层104可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，形成无机材料/有机材料/无机材料叠层结构，可以保证外界水汽无法进入发光结构层103。
本公开示例性实施例提供了一种显示基板。在示例性实施方式中，在垂直于显示基板 的平面上，显示基板可以包括设置在基底上的驱动结构层和设置在驱动结构层远离基底一侧的发光结构层。在平行于显示基板的平面上，驱动结构层可以包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元可以包括像素驱动电路，像素驱动电路被配置为向所连接的发光器件输出相应的电流。发光结构层可以包括多个发光单元，至少一个发光单元可以包括发光器件，发光器件与对应电路单元的像素驱动电路连接，发光器件被配置为响应所连接的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，本公开中所说的电路单元，是指按照像素驱动电路划分的区域，本公开中所说的发光单元，是指按照发光器件划分的区域。在示例性实施方式中，发光单元在基底上正投影的位置和形状与电路单元在基底上正投影的位置和形状可以是对应的，或者，发光单元在基底上正投影的位置和形状与电路单元在基底上正投影的位置和形状可以是不对应的。
本公开示例性实施例显示基板可以包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路和至少一条控制线，所述控制线被配置为向所述像素驱动电路提供发光控制信号；至少一个电路单元中，所述像素驱动电路至少包括驱动晶体管、第一发光控制晶体管和第二发光控制晶体管，所述第一发光控制晶体管的第一极与第一电源线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接，第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接；所述第一发光控制晶体管和所述第二发光控制晶体管连接不同的控制线，所述第一发光控制晶体管和所述第二发光控制晶体管分别设置在所述驱动晶体管单元列方向的两侧。
在示例性实施方式中，至少一条控制线包括第一信号线和第二信号线，所述第一发光控制晶体管与所述第一信号线连接，所述第二发光控制晶体管与所述第二信号线连接，所述第一信号线和所述第二信号线分别设置在所述驱动晶体管单元列方向的两侧。
在示例性实施方式中，至少一条控制线包括发光信号线，所述发光信号线与本单元行中的所述第二发光控制晶体管连接，所述发光信号线与下一个单元行中的所述第一发光控制晶体管连接。
下面通过一些示例对本公开示例性实施例的显示基板进行举例说明。
图4为本公开示例性实施例一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1至第七晶体管T7)和1个存储电容C，像素驱动电路分别与9条信号线(第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、第一信号线EM1、第二信号线EM2、第一初始信号线INIT1、第二初始信号线INIT2、第一电源线VDD和数据信号线DATA)连接。
在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2、第三节点N3和第四节点N4。其中，第一节点N1分别与第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的栅电极和存储电容C的第二端连接，第二节点N2分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接，第四节点N4分别与第六晶体管T6的第二极和第七晶体管T7的第二极连接，第四节点N4还与发光器件EL的第一极连接。
在示例性实施方式中，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第一节点N1连接。
在示例性实施方式中，第一晶体管T1的栅电极与第二扫描信号线S2连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第一节点N1连接。第二晶体管T2的栅电极与第一扫描信号线S1连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第三节点N3连接。第三晶体管T3的栅电极与 第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的栅电极与第三扫描信号线S3连接，第四晶体管T4的第一极与数据信号线DATA连接，第四晶体管T4的第二极与第二节点N2连接。第五晶体管T5的栅电极与第一信号线EM1连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接。第六晶体管T6的栅电极与第二信号线EM2连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4连接。第七晶体管T7的栅电极与第三扫描信号线S3连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与第四节点N4连接。
本公开通过将第五晶体管T5与第一信号线EM1连接，第六晶体管T6与第二信号线EM2连接，即第五晶体管T5和第六晶体管T6分别由两条发光信号线控制，实现了第五晶体管T5和第六晶体管T6的分离控制。
在示例性实施方式中，发光器件EL可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)，或者可以是QLED，包括叠设的第一极(阳极)、量子点发光层和第二极(阴极)。发光器件EL的第一极与第四节点N4连接，发光器件EL的第二极与第二电源线VSS连接。
在示例性实施方式中，第一电源线VDD的信号可以为持续提供的高电平信号，第二电源线VSS的信号可以为持续提供的低电平信号。
在示例性实施方式中，第一晶体管T1至第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1至第七晶体管T7可以包括P型晶体管和N型晶体管。
在示例性实施方式中，第一晶体管T1至第七晶体管T7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
图5为本公开示例性实施例一种显示基板的结构示意图，示意了八个电路单元(2个单元行4个单元列)的平面结构。如图5所示，在平行于显示基板的平面内，显示基板可以包括多个电路单元，沿着第一方向X依次排布的多个电路单元称为单元行，沿着第二方向Y依次排布的多个电路单元称为单元列，多个单元行和多个单元列构成阵列排布的电路单元阵列，第一方向X与第二方向Y交叉。
在示例性实施方式中，至少一个电路单元可以包括像素驱动电路，像素驱动电路分别与第一电源线61、第一信号线91和第二信号线92连接，第一电源线61被配置向像素驱动电路提供第一电源信号，第一信号线91被配置为向像素驱动电路提供第一发光控制信号，第二信号线92被配置为向像素驱动电路提供第二发光控制信号，第一发光控制信号和第二发光控制信号为不同的信号。
在示例性实施方式中，第一信号线91和第二信号线92的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，第一电源线61的形状可以为主体部分沿着第二方向Y延伸的直线状或者折线状。
本公开中，A沿着B方向延伸是指，A可以包括主要部分和与主要部分连接的次要 部分，主要部分是线、线段或条形状体，主要部分沿着B方向伸展，且主要部分沿着B方向伸展的长度大于次要部分沿着其它方向伸展的长度。以下描述中所说的“A沿着B方向延伸”均是指“A的主体部分沿着B方向延伸”。
在示例性实施方式中，至少一个像素驱动电路可以至少包括多个晶体管，多个晶体管可以至少包括作为驱动晶体管的第三晶体管T3、作为第一发光控制晶体管的第五晶体管T5和作为第二发光控制晶体管的第六晶体管T6。第五晶体管T5的栅电极与第一信号线91连接，第五晶体管T5的第一极与第一电源线61连接，第五晶体管T5的第二极与第三晶体管T3的第一极连接，第六晶体管T6的栅电极与第二信号线92连接，第六晶体管T6的第一极与与第三晶体管T3的第二极连接。
在示例性实施方式中，第五晶体管T5和第六晶体管T6可以设置在第三晶体管T3第一方向X(单元行方向)的两侧。例如，第五晶体管T5可以设置在第三晶体管T3第一方向X的反方向的一侧，第六晶体管T6可以设置在第三晶体管T3第一方向X的一侧。
在示例性实施方式中，第五晶体管T5和第六晶体管T6可以设置在第三晶体管T3第二方向Y(单元列方向)的两侧。例如，第五晶体管T5可以设置在第三晶体管T3第二方向Y的反方向的一侧，第六晶体管T6可以设置在第三晶体管T3第二方向Y的一侧。
在示例性实施方式中，第一信号线91和第二信号线92可以设置在第三晶体管T3第二方向Y(单元列方向)的两侧。例如，第一信号线91可以设置在第三晶体管T3第二方向Y的反方向的一侧，第二信号线92可以设置在第三晶体管T3第二方向Y的一侧。
在示例性实施方式中，在垂直于显示基板的方向上，显示基板可以包括多个导电层，第一信号线91和第二信号线92可以设置在不同的导电层中。
在示例性实施方式中，第六晶体管T6可以至少包括第六栅电极，第六栅电极可以作为本公开的第二栅极，第六栅电极和第二信号线92可以设置在不同的导电层中，第二信号线92可以通过过孔与第六栅电极连接。
在示例性实施方式中，第六栅电极和第一信号线91可以设置在相同的导电层中。
在示例性实施方式中，像素驱动电路还可以包括作为补偿晶体管的第二晶体管T2。第二晶体管T2的栅电极与第一扫描信号线21连接，第二晶体管T2的第一极通过第一连接电极41与第三晶体管T3的栅电极连接，第二晶体管T2的第二极分别与第三晶体管T3的第二极和第六晶体管T6的第一极连接。
在示例性实施方式中，第一连接电极41在显示基板平面上的正投影与第一信号线91在显示基板平面上的正投影至少部分交叠，第一连接电极41在显示基板平面上的正投影与第一扫描信号线21在显示基板平面上的正投影至少部分交叠，即第一连接电极41同时与第一信号线91和第一扫描信号线21交叠。
在示例性实施方式中，像素驱动电路还可以包括作为第一初始化晶体管的第一晶体管T1，第一晶体管T1的栅电极与第二扫描信号线22连接，第一晶体管T1的第一极与第一初始信号线31连接，第一晶体管T1的第二极通过第一连接电极41与第三晶体管T3的栅电极连接，第一初始信号线31被配置为向像素驱动电路提供第一初始信号，第一初始信号线31的形状可以为沿着第一方向X延伸的直线状或者折线状。
在示例性实施方式中，至少一个电路单元还可以包括沿着第二方向Y延伸的第一连接线81，第一连接线81与第一初始信号线31连接，在显示基板上形成传输第一初始信号的网状连通结构。
在示例性实施方式中，像素驱动电路还可以包括作为第二初始化晶体管的第七晶体管T7，第七晶体管T7的栅电极与第三扫描信号线23连接，第七晶体管T7的第一极与第二初始信号线32连接，第七晶体管T7的第二极与第六晶体管T6的第二极连接，第二初始信号线32被配置为向像素驱动电路提供第二初始信号，第二初始信号线32的形状可以为 沿着第一方向X延伸的直线状或者折线状。
在示例性实施方式中，至少一个电路单元还可以包括沿着第二方向Y延伸的第二连接线82，第二连接线82与第二初始信号线32连接，在显示基板上形成传输第二初始信号的网状连通结构。
在示例性实施方式中，第一初始信号线31和第二初始信号线32可以设置在每个单元行中，第一连接线81和第二连接线82可以交替设置在多个单元列中。
在示例性实施方式中，像素驱动电路还可以包括作为数据写入晶体管的第四晶体管T4，第四晶体管T4的栅电极与第三扫描信号线23连接，第四晶体管T4的第一极与数据信号线62连接，第四晶体管T4的第二极与第三晶体管T3的第一极连接，第二晶体管T2和第四晶体管T4可以设置在第三晶体管T3第二方向Y(单元列方向)的两侧。例如，第二晶体管T2可以设置在第三晶体管T3第二方向Y的反方向的一侧，第四晶体管T4可以设置在第三晶体管T3第二方向Y的一侧。
在示例性实施方式中，在垂直于显示基板的平面内，显示基板可以包括在基底上依次设置的半导体层、第一导电层、第二导电层、第三导电层和第四导电层。半导体层可以包括多个晶体管的有源层，第一导电层可以至少包括第一信号线91、多条扫描信号线和多个晶体管的栅电极，第二导电层可以至少包括第二初始信号线32，第三导电层可以至少包括第一初始信号线31、第二信号线92和多个连接电极，第四导电层可以至少包括第一电源线61、第一连接线81和第二连接线82。
在示例性实施方式中，显示基板还可以包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第一平坦层，第一绝缘层可以设置在基底与半导体层之间，第二绝缘层可以设置在半导体层和第一导电层之间，第三绝缘层可以设置在第一导电层与第二导电层之间，第四绝缘层可以设置在第二导电层与第三导电层之间，第一平坦层可以设置在第三导电层与第四导电层之间。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括沉积膜层、在膜层上涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，以八个电路单元(2个单元行4个单元列)为例，本实施例显示基板的制备过程可以包括如下操作。
(11)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的半导体层，如图6所示。
在示例性实施方式中，每个电路单元的半导体层可以包括第一晶体管T1的第一有源层11至第七晶体管T7的第七有源层17，且第一有源层11和第二有源层12为相互连接的一体结构，第三有源层13至第七有源层17为相互连接的一体结构。
在示例性实施方式中，在第一方向X上，第N单元列中的第四有源层14和第五有源层15可以位于本电路单元的第三有源层13远离第N+1单元列的一侧，第六有源层16可以位于本电路单元的第三有源层13靠近第N+1单元列的一侧，即第五有源层15和第六有源层16分别位于第三有源层13第一方向X的两侧。
在示例性实施方式中，在第二方向Y上，第M单元行中的第一有源层11、第二有源层12和第五有源层15可以位于本电路单元的第三有源层13远离第M+1单元行的一侧，第四有源层14、第六有源层16和第七有源层17可以位于本电路单元的第三有源层13靠近第M+1单元行的一侧，即第五有源层15和第六有源层16分别位于第三有源层13第二方向Y的两侧。
本公开通过将第五晶体管T5和第六晶体管T6设置在第三晶体管T3的第一方向X和第二方向Y的两侧，有利于实现第五晶体管T5和第六晶体管T6分离控制。
在示例性实施方式中，第一有源层11的形状可以呈“n”字形状，第二有源层12和第七有源层17的形状可以呈“L”字形状，第三有源层13的形状可以呈“Ω”字形状，第四有源层14、第五有源层15和第六有源层16的形状可以呈的形状可以呈“I”字形状。
在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第一有源层的第二区11-2可以作为第二有源层的第一区12-1，即第一有源层的第二区11-2和第二有源层的第一区12-1相互连接。第三有源层的第一区13-1可以同时作为第四有源层的第二区14-2和第五有源层的第二区15-2，即第三有源层的第一区13-1、第四有源层的第二区14-2和第五有源层的第二区15-2相互连接。第三有源层的第二区13-2可以作为第六有源层的第一区16-1，即第三有源层的第二区13-2和第六有源层的第一区16-1相互连接。第六有源层的第二区16-2可以作为第七有源层的第二区17-2，即第六有源层的第二区16-2和第七有源层的第二区17-2相互连接。第一有源层11的第一区11-1、第二有源层的第二区12-2、第四有源层的第一区14-1、第五有源层的第一区15-1和第七有源层的第一区17-1可以单独设置。
在示例性实施方式中，第一半导体层可以采用多晶硅(p-Si)，即第一晶体管至第七晶体管为LTPS晶体管。在示例性实施方式中，通过图案化工艺对第一半导体薄膜进行图案化可以包括：先在第一绝缘薄膜上形成非晶硅(a-si)薄膜，对非晶硅薄膜进行脱氢处理，对脱氢处理后的非晶硅薄膜进行结晶处理，形成多晶硅薄膜。随后，对多晶硅薄膜进行图案化，形成第一半导体层图案。
(12)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图7A和图7B所示，图7B为图7A中第一导电层的平面示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。
在示例性实施方式中，每个电路单元的第一导电层图案至少包括：第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、第六栅电极26、存储电容的第一极板71和第一信号线91。
在示例性实施方式中，第一极板71的形状可以为矩形状，矩形状的角部可以设置倒角或者凹槽，第一极板71在基底上的正投影与第三晶体管T3的第三有源层在基底上的正投影至少部分交叠。在示例性实施方式中，第一极板71可以同时作为存储电容的一个极板和第三晶体管T3的栅电极。
在示例性实施方式中，第一扫描信号线21的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，第一扫描信号线21可以位于第一极板71第二方向Y的反方向的一侧，第一扫描信号线21远离第一极板71的一侧连接有栅极块21-1，第一扫描信号 线21和栅极块21-1与第二有源层相重叠的区域可以作为双栅结构的第二晶体管T2的栅电极。
在示例性实施方式中，第二扫描信号线22的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，第二扫描信号线22可以位于第一扫描信号线21远离第一极板71的一侧，第二扫描信号线22与第一有源层相重叠的区域可以作为双栅结构的第一晶体管T1的栅电极。
在示例性实施方式中，第三扫描信号线23的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，第三扫描信号线23可以位于第一极板71第二方向Y的反方向的一侧，第三扫描信号线23与第四有源层相重叠的区域可以作为第四晶体管T4的栅电极，第三扫描信号线23与第七有源层相重叠的区域可以作为第七晶体管T7的栅电极，即本公开的第四晶体管T4和第七晶体管T7由同一条扫描信号线控制导通和断开。
在示例性实施方式中，第一信号线91的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，第一信号线91可以位于第一扫描信号线21与第一极板71之间，第一信号线91与第五有源层相重叠的区域可以作为第五晶体管T5的栅电极。
在示例性实施方式中，第六栅电极26的形状可以为沿着第一方向X延伸的条形状，第六栅电极26可以位于第三扫描信号线23与第一极板71之间，第六栅电极26与第六有源层相重叠的区域可以作为第六晶体管T6的栅电极。在示例性实施方式中，第六栅电极26被配置为与后续形成的第二信号线连接。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23和第一信号线91可以包括与第一半导体层相重叠区域和与第一半导体层不相重叠区域，至少一个与第一半导体层相重叠区域的信号线的宽度可以大于至少一个与第一半导体层不相重叠区域的信号线的宽度，宽度可以是第二方向Y的尺寸。
在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第一晶体管T1至第七晶体管T7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第一有源层至第七有源层的第一区和第二区均被导体化。
(13)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图8A和图8B所示，图8B为图8A中第二导电层的平面示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。
在示例性实施方式中，每个电路单元的第二导电层图案可以至少包括：第二初始信号线32和存储电容的第二极板72。
在示例性实施方式中，第二极板72的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板72在基底上的正投影与第一极板71在基底上的正投影至少部分交叠，第二极板72可以作为存储电容的另一个极板，第一极板71和第二极板72构成像素驱动电路的存储电容。
在示例性实施方式中，第二极板72上设置有开口75，开口75的形状可以为矩形状，可以位于第二极板72的中部区域，使第二极板72形成环形结构。开口75暴露出覆盖第一极板71的第三绝缘层，且第一极板71在基底上的正投影包含开口75在基底上的正投影。在示例性实施方式中，开口75被配置为容置后续形成的第九过孔，第九过孔位于开口75内并暴露出第一极板71，使后续形成的第一连接电极与第一极板71连接。
在示例性实施方式中，每个电路单元的第二导电层还可以包括极板连接条76。极板连接条76的形状可以为沿着第一方向X延伸的条形状，极板连接条76可以设置在第二 极板72第一方向X的一侧或者第一方向X的反方向的一侧，极板连接条76的第一端与本电路单元中的第二极板72连接，极板连接条76的第二端与第一方向X相邻的电路单元中的第二极板72连接，使得一个单元行中相邻电路单元中的第二极板72为相互连接的一体结构。由于每个电路单元中的第二极板72与后续形成的第一电源线连接，通过将相邻电路单元的第二极板72形成相互连接的一体结构，一体结构的第二极板可以复用为电源信号线，可以保证一单元行中的多个第二极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第二初始信号线32的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，第二初始信号线32可以位于第三扫描信号线23远离第二极板72的一侧。在示例性实施方式中，第二初始信号线32被配置为通过后续形成第六连接电极与第七有源层的第一区连接。
(14)形成第四绝缘层图案。在示例性实施方式中，形成第四绝缘层图案可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，采用图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，第四绝缘层上设置有多个过孔，如图9所示。
在示例性实施方式中，每个电路单元中的多个过孔可以至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11和第十二过孔V12。
在示例性实施方式中，第一过孔V1在基底上的正投影位于第一有源层的第一区在基底上的正投影的范围之内，第一过孔V1内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面，第一过孔V1被配置为使后续形成的第一初始连接块通过该过孔与第一有源层的第一区连接。
在示例性实施方式中，第二过孔V2在基底上的正投影位于第一有源层的第二区(也是第二有源层的第一区)在基底上的正投影的范围之内，第二过孔V2内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第二区的表面，第二过孔V2配置为使后续形成的第一连接电极通过该过孔与第一有源层的第二区(也是第二有源层的第一区)连接。
在示例性实施方式中，第三过孔V3在基底上的正投影位于第二有源层的第二区在基底上的正投影的范围之内，第三过孔V3内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第二区的表面，第三过孔V3被配置为使后续形成的第五连接电极通过该过孔与第二有源层的第二区连接。
在示例性实施方式中，第四过孔V4在基底上的正投影位于第三有源层的第二区(也是第六有源层的第一区)在基底上的正投影的范围之内，第四过孔V4内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第二区的表面，第四过孔V4被配置为使后续形成的第五连接电极通过该过孔与第三有源层的第二区(也是第六有源层的第一区)连接。
在示例性实施方式中，第五过孔V5在基底上的正投影位于第四有源层的第一区在基底上的正投影的范围之内，第五过孔V5内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面，第五过孔V5配置为使后续形成的第三连接电极通过该过孔与第四有源层的第一区连接。
在示例性实施方式中，第六过孔V6在基底上的正投影位于第五有源层的第一区在基底上的正投影的范围之内，第六过孔V6内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面，第六过孔V6配置为使后续形成的第二连接电极通过该过孔与第五有源层的第一区连接。
在示例性实施方式中，第七过孔V7在基底上的正投影位于第六有源层的第二区(也 是第七有源层的第二区)在基底上的正投影的范围之内，第七过孔V7内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区的表面，第七过孔V7配置为使后续形成的第四连接电极通过该过孔与第六有源层的第二区(也是第七有源层的第二区)连接。
在示例性实施方式中，第八过孔V8在基底上的正投影位于第七有源层的第一区在基底上的正投影的范围之内，第八过孔V8内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第一区的表面，第八过孔V8配置为使后续形成的第六连接电极通过该过孔与第七有源层的第一区连接。
在示例性实施方式中，第九过孔V9在基底上的正投影位于开口75在基底上的正投影的范围之内，第九过孔V9内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板71的表面，第九过孔V9配置为使后续形成的第一连接电极与通过该过孔与第一极板71连接。
在示例性实施方式中，第十过孔V10在基底上的正投影位于第二极板72在基底上的正投影的范围之内，第十过孔V10内的第四绝缘层被刻蚀掉，暴露出第二极板72的表面，第十过孔V10配置为使后续形成的第二连接电极通过该过孔与第二极板72连接。
在示例性实施方式中，第十一过孔V11在基底上的正投影位于第二初始信号线32在基底上的正投影的范围之内，第十一过孔V11内的第四绝缘层被刻蚀掉，暴露出第二初始信号线32的表面，第十一过孔V11配置为使后续形成的第六连接电极通过该过孔与第二初始信号线32连接。
在示例性实施方式中，第十二过孔V12在基底上的正投影位于第六栅电极26在基底上的正投影的范围之内，第十二过孔V12内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第六栅电极26的表面，第十二过孔V12配置为使后续形成的第二信号线通过该过孔与第六栅电极26连接。
(15)形成第三导电层图案。在示例性实施方式中，形成第三导电层可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第四绝缘层上的第三导电层，如图10A和图10B所示，图10B为图10A中第三导电层的平面示意图。在示例性实施方式中，第三导电层可以称为第一源漏金属(SD1)层。
在示例性实施方式中，每个电路单元的第三导电层可以至少包括：第一初始信号线31、第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第五连接电极45、第六连接电极46、第七连接电极47、第八连接电极48和第二信号线92。
在示例性实施方式中，第一初始信号线31的形状可以为沿着第一方向X延伸的直线状或者折线状，第一初始信号线31可以位于第一扫描信号线21远离第二极板72的一侧，第一初始信号线31在基底上的正投影与第二扫描信号线22在基底上的正投影至少部分交叠，具有恒定电压的第一初始信号线31可以起到屏蔽作用，减少第二扫描信号线22对像素驱动电路的影响。
在示例性实施方式中，第二信号线92的形状可以为沿着第一方向X延伸的直线状或者折线状，第二信号线92可以位于第三扫描信号线23和第二极板72之间，第二信号线92可以通过每个电路单元的第十二过孔V12与每个电路单元的第六栅电极26连接，使得第二信号线92可以控制第六晶体管T6的导通和断开。
在示例性实施方式中，第一连接电极41的形状可以为沿着第二方向Y延伸的条形状，第一连接电极41的第一端通过第二过孔V2与第一有源层的第二区(也是第二有源层的第一区)连接，第一连接电极41的第二端通过第九过孔V9与第一极板71连接。在示例性实施方式中，由于第一极板71同时作为第三晶体管T3的栅电极，因而第一连接电极 51使第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的栅电极和第一极板71具有相同的电位，形成像素驱动电路的第一节点N1。
在示例性实施方式中，第一连接电极41在基底上的正投影与第一扫描信号线21在基底上的正投影至少部分交叠，第一连接电极41在基底上的正投影与第一信号线91在基底上的正投影至少部分交叠，即第一连接电极41同时与第一扫描信号线21和第一信号线91两条线交叠。与第一节点N1与一条信号线交叠的现有结构相比，本公开通过设置像素驱动电路的第一节点N1分别与第一扫描信号线21和第一信号线91交叠，可以通过两条信号线的跳变，将第一节点N1节点受到的耦合影响进行互补。
在示例性实施方式中，第二连接电极42的形状可以为沿着第二方向Y延伸的条形状，第二连接电极42的第一端通过第六过孔V6与第五有源层的第一区连接，第二连接电极42的第二端通过第十过孔V10与第二极板72连接。在示例性实施方式中，第二连接电极42实现了每个电路单元中第五晶体管T5的第一极和存储电容的第二极板72具有相同的电位。
在示例性实施方式中，第二连接电极42的第一端和第二端之间可以设置有第一电源连接块42-1，第一电源连接块42-1的形状可以为块形(如矩形)状，第一电源连接块42-1在基底上的正投影可以位于第二极板72在基底上的正投影的范围之内，第一电源连接块42-1被配置为与后续形成的第一电源线连接。
在示例性实施方式中，第三连接电极43的形状可以为块形状(如矩形)，第三连接电极43通过第五过孔V5与第四有源层的第一区连接。在示例性实施方式中，第三连接电极43可以作为第四晶体管T4的第一极，第三连接电极43被配置为与后续形成的数据信号线连接。
在示例性实施方式中，第四连接电极44的形状可以为块形状(如矩形)，第四连接电极44通过第七过孔V7与第六有源层的第二区(也是第七有源层的第二区)连接。在示例性实施方式中，第四连接电极44可以同时作为第六晶体管T6的第二极和第七晶体管T7的第二极，第四连接电极44被配置为与后续形成的阳极连接电极连接。
在示例性实施方式中，第五连接电极45的形状可以为沿着第二方向Y延伸的条形状，第五连接电极45的第一端通过第三过孔V3与第二有源层的第二区连接，第五连接电极45的第二端通过第四过孔V4与第六有源层的第一区连接。在示例性实施方式中，由于第六有源层的第一区可以作为第三有源层的第二区，因而第五连接电极45使得第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极具有相同的电位，形成像素驱动电路的第三节点N3。第二有源层可以作为本公开的补偿有源层，第六有源层可以作为本公开的第二发光控制有源层，第二有源层和第六有源层设置在半导体层中，第五连接电极设置在第三导电层，因而第六有源层和第五连接电极设置在不同的膜层中。
在示例性实施方式中，第六连接电极46的形状可以为沿着第一方向X延伸的条形状，第六连接电极46的第一端通过第八过孔V8与第七有源层的第一区连接，第六连接电极46的第二端通过第十一过孔V11与第二初始信号线32连接，使得第二初始信号线32可以将第二初始信号写入第七晶体管T7的第一极。
在示例性实施方式中，部分电路单元中的第六连接电极46可以连接有初始连接块46-1，初始连接块46-1的形状可以为块形状(如矩形)，初始连接块46-1被配置为与后续形成的第二连接线连接。例如，初始连接块46-1可以设置在第N单元列和第N+2单元列的电路单元中。
在示例性实施方式中，第七连接电极47的形状可以为块形状(如矩形)，第七连接电极47可以设置在第一初始信号线31靠近第一扫描信号线21的一侧，第七连接电极47的第一端与第一初始信号线31连接，第七连接电极47的第二端通过第一过孔V1与第一 有源层的第一区连接连接，使得第一初始信号线31可以将第一初始信号写入第一晶体管T1的第一极。
在示例性实施方式中，第一初始信号线31和第七连接电极47可以为相互连接的一体结构。
在示例性实施方式中，第八连接电极48的形状可以为块形状(如矩形)，第八连接电极48可以设置在第一初始信号线31靠近第一扫描信号线21的一侧，第八连接电极48的第一端与第一初始信号线31连接，第八连接电极48的第二端向着第一扫描信号线21的方向延伸，第八连接电极48可以作为节点屏蔽电极，第八连接电极48在基底上的正投影与第二晶体管T2的两个栅电极之间的第二有源层在基底上的正投影至少部分交叠，具有恒定电压的第八连接电极48可以起到屏蔽作用，减少像素驱动电路中的信号对第二晶体管T2的两个栅电极之间节点的影响，保证第二晶体管T2的电学性能。
在示例性实施方式中，第一初始信号线31和第八连接电极48可以为相互连接的一体结构。
在示例性实施方式中，第N+1单元列和第N+3单元列的电路单元中的第八连接电极48还被配置为与后续形成的第一连接线连接，而第N单元列和第N+2单元列的电路单元中的第八连接电极48作为虚拟电极(dummy-pad)，与后续形成的第四导电层没有连接。
(16)形成第一平坦层图案。在示例性实施方式中，形成第一平坦层图案可以包括：在形成前述图案的基底上，涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜进行图案化，形成覆盖第三导电层的第一平坦层，第一平坦层上设置有多个过孔，如图11所示。
在示例性实施方式中，每个电路单元中的多个过孔至少包括：第二十一过孔V21、第二十二过孔V22和第二十三过孔V23。
在示例性实施方式中，第二十一过孔V21在基底上的正投影位于第一电源连接块42-1在基底上的正投影的范围之内，第二十一过孔V21内的第一平坦层被去掉，暴露出第一电源连接块42-1的表面，第二十一过孔V21被配置为使后续形成的第一电源线通过该过孔与第一电源连接块42-1连接。
在示例性实施方式中，第二十一过孔V21可以称为电源过孔，第二十一过孔V21在基底上的正投影可以位于第二极板72在基底上的正投影的范围之内。
在示例性实施方式中，第二十二过孔V22在基底上的正投影位于第三连接电极43在基底上的正投影的范围之内，第二十二过孔V22内的第一平坦层被去掉，暴露出第三连接电极43的表面，第二十二过孔V22被配置为使后续形成的数据信号线通过该过孔与第三连接电极43连接。
在示例性实施方式中，第二十三过孔V23在基底上的正投影位于第四连接电极44在基底上的正投影的范围之内，第二十三过孔V23内的第一平坦层被去掉，暴露出第四连接电极44的表面，第二十三过孔V23被配置为使后续形成的阳极连接电极通过该过孔与第四连接电极44连接。
在示例性实施方式中，第一平坦层上还可以设置有第二十四过孔V24和第二十五过孔V25。
在示例性实施方式中，第二十四过孔V24在基底上的正投影位于第八连接电极48在基底上的正投影的范围之内，第二十四过孔V24内的第一平坦层被去掉，暴露出第八连接电极48的表面，第二十四过孔V24被配置为使后续形成的第一连接线通过该过孔与第八连接电极48连接。在示例性实施方式中，第二十四过孔V24可以设置在第N+1单元列和第N+3单元列的电路单元中。
在示例性实施方式中，第二十五过孔V25在基底上的正投影位于初始连接块46-1在 基底上的正投影的范围之内，第二十五过孔V25内的第一平坦层被去掉，暴露出初始连接块46-1的表面，第二十五过孔V25被配置为使后续形成的第二连接线通过该过孔与初始连接块46-1连接。在示例性实施方式中，第二十五过孔V25可以设置在第N单元列和第N+2单元列的电路单元中。
(17)形成第四导电层图案。在示例性实施方式中，形成第四导电层图案可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第一平坦层上的第四导电层，如图12A和图12B所示，图12B为图12A中第四导电层的平面示意图。在示例性实施方式中，第四导电层可以称为第二源漏金属(SD2)层。
在示例性实施方式中，每个电路单元中的第四导电层至少包括第一电源线61、数据信号线62和阳极连接电极63。
在示例性实施方式中，第一电源线61的形状可以为沿着第二方向Y延伸的直线状或者折线状，第一电源线61通过第二十一过孔V21与第一电源连接块42-1连接。由于第一电源连接块42-1与第二连接电极42连接，第二连接电极42与第五晶体管T5的第一极和存储电容的第二极板72连接，因而实现了第一电源线61将第一电源信号写入第五晶体管T5和存储电容的第二极板72。
在示例性实施方式中，数据信号线62的形状可以为沿着第二方向Y延伸的直线状或者折线状，数据信号线62通过第二十二过孔V22与第三连接电极43连接。由于第三连接电极43与第四有源层的第一区连接，因而实现了数据信号线62与第四晶体管T4的第一极的连接，数据信号线62可以将数据信号写入第四晶体管T4的第一极。
在示例性实施方式中，阳极连接电极63的形状可以为沿着第二方向Y延伸的条形状，阳极连接电极63通过第二十三过孔V23与第四连接电极44连接，阳极连接电极63被配置为与后续形成的阳极连接。由于第四连接电极44与第六有源层的第二区和第七有源层的第二区连接，因而可以实现后续形成的阳极与第六晶体管T6的第二极和第七晶体管T7的第二极的连接，像素驱动电路可以驱动发光器件发光。
在示例性实施方式中，第四导电层还可以包括第一连接线81和第二连接线82。
在示例性实施方式中，第一连接线81的形状可以为沿着第二方向Y延伸的直线状或者折线状，第一连接线81通过第二十四过孔V24与第八连接电极48连接。由于第八连接电极48与第一初始信号线31连接，因而实现了主体部分沿第一方向X延伸的第一初始信号线31与主体部分沿着第二方向Y延伸的第一连接线81的相互连接，在显示基板上形成网状连通结构。本公开通过设置第一初始信号线31与第一连接线81形成网状连通结构，不仅可以有效降低信号线电阻，减小第一初始信号的压降，而且可以有效提升显示基板中第一初始信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。
在示例性实施方式中，第二连接线82的形状可以为沿着第二方向Y延伸的直线状或者折线状，第二连接线82通过第二十五过孔V25与初始连接块46-1连接。由于初始连接块46-1与第六连接电极46连接，第六连接电极46与第二初始信号线32连接，因而实现了主体部分沿第一方向X延伸的第二初始信号线32与主体部分沿着第二方向Y延伸的第二连接线82的相互连接，在显示基板上形成网状连通结构。本公开通过设置第二初始信号线32与第二连接线82形成网状连通结构，不仅可以有效降低信号线电阻，减小第二初始信号的压降，而且可以有效提升显示基板中第二初始信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。
图12C为本公开示例性实施例第一初始信号网状连通结构的示意图，图12D为本公开示例性实施例第二初始信号网状连通结构的示意图，图12E为本公开示例性实施例第一初始信号网状连通结构和第二初始信号网状连通结构的示意图。
如图12C和图12E所示，第一初始信号线31可以连接第八连接电极48，第一连接线81上可以设置第一连接块81-1。第一连接块81-1的形状可以为沿着第一方向X延伸的条形状，第一连接块81-1的第一端与第一连接线81连接，第一连接块81-1的第二端通过过孔与第八连接电极48连接，因而实现了主体部分沿第一方向X延伸的第一初始信号线31与主体部分沿着第二方向Y延伸的第一连接线81的相互连接，在显示基板上形成第一初始信号网状连通结构。
在示例性实施方式中，第一连接线81和第一连接块81-1可以为相互连接的一体结构。
如图12D和图12E所示，第二连接线82上可以设置第二连接块82-1。第二连接块82-1的形状可以为块形状，第二连接块82-1的第一端与第二连接线82连接，第二连接块82-1的第二端通过过孔与初始连接块46-1连接，初始连接块46-1通过过孔与第二初始信号线32连接，因而实现了主体部分沿第一方向X延伸的第二初始信号线32与主体部分沿着第二方向Y延伸的第二连接线82的相互连接，在显示基板上形成第二初始信号网状连通结构。
在示例性实施方式中，第二连接线82和第二连接块82-1可以为相互连接的一体结构。
如图12E所示，第一初始信号线31、初始连接块46-1和第八连接电极48可以设置在第三导电层中，第二初始信号线32可以设置在第二导电层中，第一连接线81和第二连接线82可以设置在第四导电层中。
在示例性实施方式中，第一连接线81和第二连接线82可以设置在不同的电路单元中。例如，第一连接线81可以设置在第N+1单元列和第N+3单元列的电路单元中，第二连接线82可以设置在第N单元列和第N+2单元列的电路单元中。又如，第一连接线81可以设置在第N单元列和第N+2单元列的电路单元中，第二连接线82可以设置在第N+1单元列和第N+3单元列的电路单元中。
在示例性实施方式中，第一初始信号线31和第二初始信号线32可以设置在每个单元行中，第一连接线81和第二连接线82可以交替设置在多个单元列中，可以充分利用布局空间，避免因设置第一连接线81和第二连接线82影响光透过率，提高了显示效果。
(18)形成第二平坦层图案。在示例性实施方式中，形成第二平坦层图案可以包括：在形成前述图案的基底上，涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成覆盖第四导电层的第二平坦层，第二平坦层上设置有多个过孔，如图13所示。
在示例性实施方式中，每个电路单元中的多个过孔至少包括阳极过孔V30。
在示例性实施方式中，阳极过孔V30在基底上的正投影位于阳极连接电极63在基底上的正投影的范围之内，阳极过孔V30内的第二平坦层被去掉，暴露出阳极连接电极63的表面，阳极过孔V30配置为使后续形成的阳极通过该过孔与阳极连接电极63连接。
至此，在基底上制备完成驱动电路层。在平行于显示基板的平面内，驱动电路层可以包括多个电路单元，每个电路单元可以包括像素驱动电路，以及与像素驱动电路连接的第一扫描信号线、第二扫描信号线、第三扫描信号线、第一信号线、第二信号线、数据信号线、第一电源线、第一初始信号线和第二初始信号线。在垂直于显示基板的平面内，驱动电路层可以包括在基底上依次叠设的第一绝缘层、半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层、第一平坦层、第四导电层和第二平坦层。
在示例性实施方式中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。
(19)形成阳极导电层图案。在示例性实施方式中，形成阳极导电层图案可以包括：在形成前述图案的基底上，沉积阳极导电薄膜，采用图案化工艺对阳极导电薄膜进行图案化，在第二平坦层上形成阳极导电层，如图14A和图14B所示，图14B为图14A中阳极 导电层的平面示意图。
在示例性实施方式中，阳极导电层可以包括多个阳极90，每个阳极90可以通过阳极过孔V30与对应电路单元的阳极连接电极63连接。由于阳极连接电极63与第四连接电极44连接，而第四连接电极44与第六有源层的第二区和第七有源层的第二区连接，因而实现了发光器件与像素驱动电路的对应连接，像素驱动电路可以驱动发光器件发光。
在示例性实施方式中，多个阳极90可以包括红色发光器件的第一阳极、第一绿色发光器件的第二阳极、蓝色发光器件的第三阳极和第二绿色发光器件的第四阳极，第一阳极、第二阳极、第三阳极和第四阳极可以沿着第一方向X依次设置，相邻行的第一阳极、第二阳极、第三阳极和第四阳极错位设置，形成RGBG像素排布。
(20)形成像素定义层图案。在示例性实施方式中，形成像素定义层图案可以包括：在形成前述图案的基底上，涂覆像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层图案，如图15所示。
在示例性实施方式中，像素定义层可以包括多个像素开口K，每个像素开口K可以暴露出阳极90的表面。
在示例性实施方式中，后续制备流程可以包括：采用蒸镀或喷墨打印工艺形成有机发光层，有机发光层通过像素开口与阳极连接，在有机发光层上形成阴极，阴极与有机发光层连接。形成封装结构层，封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。
在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性衬底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，半导体层的材料可以采用非晶硅(a-si)。
在示例性实施方式中，第一导电层、第二导电层、第三导电层和第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。阳极导电层可以采用单层结构，如氧化铟锡ITO或氧化铟锌IZO，或者可以采用多层复合结构，如ITO/Ag/ITO等。第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一平坦层和第二平坦层可以采用有机材料，如树脂等。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或多种，或采用上述金属中任意一种或多种制成的合金。
本公开示例性实施例提供了一种显示基板，通过将第五晶体管和第六晶体管分离控制，第五晶体管T5与第一信号线连接，第六晶体管T6与第二信号线连接，第一信号线和第二信号线共同调节脉冲宽度调制(PWM)的占空比(duty)，可以实现超高频率精度更高的脉冲宽度调制、发光信号占空比补偿、低灰阶补偿以及改善残像。
本公开显示基板通过将第一信号线和第二信号线设置在不同的导电层，第一信号线和第二信号线设置在第三晶体管T3第二方向的两侧，第五晶体管T5和第六晶体管T6设置 在第三晶体管T3第一方向和第二方向的两侧，有利于实现第五晶体管T5和第六晶体管T6分离控制。
本公开显示基板通过设置像素驱动电路的第一节点分别与第一扫描信号线和第一信号线交叠，可以通过两条信号线的跳变，将第一节点节点受到的耦合影响进行互补。
本公开显示基板通过设置主体部分沿第一方向延伸的第一初始信号线和主体部分沿第二方向延伸的第一连接线，通过设置主体部分沿第一方向延伸的第二初始信号线和主体部分沿第二方向延伸的第二连接线，使得第一初始信号线和第二初始信号线分别形成网状连通结构，不仅有效降低了初始信号线的电阻，减小了初始电压的压降，而且有效提升了显示基板中初始电压的均一性，有效提升了显示均一性，提高了显示品质和显示质量。
本公开显示基板通过设置节点屏蔽电极，减少像素驱动电路中的信号对第二晶体管T2的两个栅电极之间节点的影响，保证第二晶体管T2的电学性能。
本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
图16为本公开示例性实施例另一种像素驱动电路的等效电路示意图。如图16所示，本公开实施例像素驱动电路的主体结构与图4所示基本上相同，所不同的是，本实施例像素驱动电路还包括1个第一电容C1，第一电容C1的第一端与第一电源线VDD连接，第一电容C1的第二端与第二节点N2连接。
在示例性实施方式中，本实施例像素驱动电路中第五晶体管T5的栅电极与上一单元行中的发光信号线EM_n-1连接，第六晶体管T6的栅电极与本单元行中的发光信号线EM_n连接，实现了第五晶体管T5和第六晶体管T6的分离控制。
图17为本公开示例性实施例另一种显示基板的结构示意图，示意了八个电路单元(2个单元行4个单元列)的平面结构。在示例性实施方式中，本实施例显示基板的主体结构与图5所示基本上相同，所不同的是，本实施例显示单元中仅设置一条发光信号线，该发光信号线一方面与本单元行中第六晶体管T6的栅电极连接，另一方面与下一个单元行中第五晶体管T5的栅电极连接。
在示例性实施方式中，至少一个电路单元可以包括像素驱动电路，像素驱动电路分别与第一电源线61和发光信号线93连接，发光信号线93被配置为向本单元行中第六晶体管T6和下一个单元行中第五晶体管T5提供发光控制信号。
在示例性实施方式中，至少一个像素驱动电路可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4第五晶体管T5、第六晶体管T6和第七晶体管T7，上述晶体管的位置和连接关系与前述实施例基本上相同。
在示例性实施方式中，发光信号线93的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，发光信号线93可以设置在第三晶体管T3第二方向Y的一侧。
在示例性实施方式中，第五晶体管T5可以至少包括第五栅电极，第六晶体管T6可以至少包括第六栅电极，第五栅电极可以作为本公开的第一栅极，第六栅电极可以作为本公开的第二栅极。至少一个电路单元中，发光信号线93与本单元行中的第六栅电极连接，发光信号线93通过发光信号连接线56与下一个单元行中的第五栅电极连接。
在示例性实施方式中，在垂直于显示基板的方向上，显示基板可以包括多个导电层，第五栅电极和第六栅电极可以设置在相同的导电层中，第五栅电极(第六栅电极)和发光信号线93可以设置在不同的导电层中，第五栅电极(第六栅电极)和发光信号连接线56可以设置在不同的导电层中，发光信号连接线56和发光信号线93可以设置在不同的导电层中。
在示例性实施方式中，多个导电层可以至少包括在基底上沿着远离基底方向依次设置的第一导电层、第二导电层、第三导电层和第四导电层，第五栅电极和第六栅电极可以设 置在第一导电层中，发光信号线93可以设置在第三导电层中，发光信号连接线56可以设置在第四导电层中。
在示例性实施方式中，发光信号线93可以通过过孔与第六栅电极连接，发光信号连接线56的形状可以为沿着第二方向Y延伸的条形状，发光信号连接线56的第一端通过过孔与本单元行中的发光信号线93连接，发光信号连接线56的第二端从本单元行延伸到下一个单元行后，通过过孔与下一个单元行中的第五栅电极连接。
在示例性实施方式中，多个导电层还可以包括设置在第四导电层远离基底一侧的第五导电层，第一电源线61可以设置在第五导电层中，第一电源线61在显示基板平面上的正投影与发光信号连接线56在显示基板平面上的正投影至少部分交叠。
在示例性实施方式中，至少一个电路单元可以包括沿着第一方向X延伸的第一初始信号线31和沿着第二方向Y延伸的第一连接线81，第一连接线81与第一初始信号线31连接，在显示基板上形成传输第一初始信号的网状连通结构。
在示例性实施方式中，至少一个电路单元可以包括沿着第一方向X延伸的第二初始信号线32和沿着第二方向Y延伸的第二连接线82，第二连接线82与第二初始信号线32连接，在显示基板上形成传输第二初始信号的网状连通结构。
在示例性实施方式中，至少一个电路单元可以包括沿着第一方向X延伸的第三连接线83和沿着第二方向Y延伸的第二电源线64，第三连接线83与第二电源线64连接，在显示基板上形成传输第二电源信号的网状连通结构。
在示例性实施方式中，以八个电路单元(2个单元行4个单元列)为例，本实施例显示基板的制备过程可以包括如下操作。
(21)形成半导体层图案，形成半导体层图案的过程以及半导体层的结构与图6所示基本上相同，半导体层可以包括第一有源层11至第七有源层17，所不同的是，第一有源层11至第七有源层17为相互连接的一体结构，且半导体层还包括第一电容的第三极板73，如图18所示。
在示例性实施方式中，第三有源层的第二区13-2可以同时作为第二有源层的第二区12-2和第六有源层的第一区16-1，即第二有源层的第二区12-2、第三有源层的第二区13-2和第六有源层的第一区16-1相互连接。与图6所示第二有源层和第三有源层之间没有连接所不同的是，本实施例第二有源层的第二区12-2和第三有源层的第二区13-2通过有源连接线18连接，即有源连接线18的一端与第二有源层12的第二区12-2连接，有源连接线18的另一端与第三有源层13的第二区13-2连接，且第二有源层12、第三有源层13和有源连接线18为相互连接的一体结构。
在示例性实施方式中，第三极板73的形状可以为块形(如矩形)状，可以设置在本电路单元的第三有源层13远离第N+1单元列的一侧，第三极板73分别与第三有源层的第一区13-1、第四有源层的第二区14-2和第五有源层的第二区15-2连接。在示例性实施方式中，第三极板73可以作为第一电容的一个极板。
(22)形成第一导电层图案，形成第一导电层图案的过程以及第一导电层的结构与图7A和图7B所示基本上相同，所不同的是，第一导电层设置有第五栅电极25，而没有设置发光信号线，如图19A和图19B所示，图19B为图19A中第一导电层的平面示意图。。
在示例性实施方式中，每个电路单元中的第一导电层图案可以包括第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、第五栅电极25、第六栅电极26和存储电容的第一极板71，第一扫描信号线21至第三扫描信号线23、第六栅电极26和第一极板71的结构与前述实施例基本上相同。
在示例性实施方式中，第五栅电极25的形状可以为沿着第一方向X延伸的条形状，第五栅电极25可以位于第一扫描信号线21与第一极板71之间，第五栅电极25与第五有 源层相重叠的区域可以作为第五晶体管T5的栅电极。在示例性实施方式中，第五栅电极25被配置为与后续形成的发光信号连接线连接，第六栅电极26被配置为与后续形成的发光信号线连接。
在示例性实施方式中，第一极板71在基底上的正投影与第三极板73在基底上的正投影没有交叠。
(23)形成第二导电层图案，形成第二导电层图案的过程以及第二导电层的结构与图8A和图8B所示基本上相同，所不同的是，第二导电层还设置有第一电容的第四极板74，如图20A和图20B所示，图20B为图20A中第二导电层的平面示意图。
在示例性实施方式中，每个电路单元的第二导电层图案可以至少包括第二初始信号线32、存储电容的第二极板72和第一电容的第四极板74，第二初始信号线32和第二极板72的结构与前述实施例基本上相同。
在示例性实施方式中，第四极板74的形状可以为矩形状，矩形状的角部可以设置倒角，第四极板74可以设置在本电路单元的第二极板72远离第N+1单元列的一侧，第四极板74在基底上的正投影与第三极板73在基底上的正投影至少部分交叠，第四极板74可以作为第一电容的另一个极板，第三极板73和第四极板74构成像素驱动电路的第一电容。
在示例性实施方式中，每个电路单元的第二极板72和第四极板74可以为相互连接的一体结构。
(24)形成第四绝缘层图案，形成第四绝缘层图案的过程以及多个过孔的结构与图9所示基本上相同，所不同的是，多个过孔中还包括第十三过孔V13，但没有第三过孔和第四过孔，如图21所示。
在示例性实施方式中，每个电路单元中的多个过孔可以至少包括：第一过孔V1、第二过孔V2、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11、第十二过孔V12和第十三过孔V13。
第一过孔V1至第二过孔V2、第五过孔V5至第十二过孔V12的位置和连接结构与前述实施例基本上相同。
在示例性实施方式中，第十三过孔V13在基底上的正投影位于第五栅电极25在基底上的正投影的范围之内，第十三过孔V13内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第五栅电极25的表面，第十三过孔V13配置为使后续形成的第九连接电极通过该过孔与第五栅电极25连接。
(25)形成第三导电层图案，形成第三导电层的过程以及第三导电层的结构与图10A和图10B所示基本上相同，所不同的是，第三导电层还设置有第九连接电极49，没有设置第五连接电极，如图22A和图22B所示，图22B为图22A中第三导电层的平面示意图。
在示例性实施方式中，每个电路单元中的第三导电层可以至少包括：第一初始信号线31、发光信号线93、第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第六连接电极46、第七连接电极47、第八连接电极48和第九连接电极49，第一初始信号线31、第一连接电极41至第四连接电极44、第六连接电极46至第八连接电极48的结构与前述实施例基本上相同。
在示例性实施方式中，发光信号线93的形状可以为沿着第一方向X延伸的直线状或者折线状，发光信号线93可以位于第三扫描信号线23和第二极板72之间，发光信号线93可以通过每个电路单元的第十二过孔V12与每个电路单元的第六栅电极26连接，使得发光信号线93可以控制第六晶体管T6的导通和断开。
在示例性实施方式中，发光信号线93远离第二极板72的一侧还可以设置有发光连接块93-1，发光连接块93-1的形状可以为块形状(如矩形)，发光连接块93-1的第一端与 发光信号线93连接，发光连接块93-1的第二端向着远离第二极板72的方向延伸，发光连接块93-1被配置为与后续形成的发光信号连接线连接。
在示例性实施方式中，第一连接电极41在基底上的正投影与第一扫描信号线21在基底上的正投影至少部分交叠。
在示例性实施方式中，第一电源连接块42-1可以设置在第二连接电极42的第二端，第一电源连接块42-1的形状可以为块形(如矩形)状，第一电源连接块42-1在基底上的正投影可以位于第二极板72在基底上的正投影的范围之内，第一电源连接块42-1被配置为与后续形成的第一电源线连接。
在示例性实施方式中，初始连接块46-1可以设置在第N单元列的电路单元中，初始连接块46-1被配置为与后续形成的第二连接线连接。
在示例性实施方式中，第九连接电极49的形状可以为块形状(如矩形)，第九连接电极49可以设置在第一初始信号线31和第二极板72之间，第九连接电极49通过第十三过孔V13与第五栅电极25连接，第九连接电极49被配置为与后续形成的发光信号连接线连接。
(26)形成第一平坦层图案。在示例性实施方式中，形成第一平坦层图案可以包括：在形成前述图案的基底上，涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜进行图案化，形成覆盖第三导电层的第一平坦层，第一平坦层上设置有多个过孔，如图23所示。
在示例性实施方式中，第一平坦层上的多个过孔至少包括：第二十一过孔V21、第二十二过孔V22、第二十三过孔V23、第二十四过孔V24、第二十五过孔V25、第二十六过孔V26和第二十七过孔V27。
在示例性实施方式中，第二十一过孔V21在基底上的正投影位于第一电源连接块42-1在基底上的正投影的范围之内，第二十一过孔V21内的第一平坦层被去掉，暴露出第一电源连接块42-1的表面，第二十一过孔V21被配置为使后续形成的第十一连接电极通过该过孔与第一电源连接块42-1连接。在示例性实施方式中，第二十一过孔V21可以设置在每个电路单元中。
在示例性实施方式中，第二十一过孔V21在基底上的正投影可以位于第二极板72在基底上的正投影的范围之内。
在示例性实施方式中，第二十二过孔V22在基底上的正投影位于第三连接电极43在基底上的正投影的范围之内，第二十二过孔V22内的第一平坦层被去掉，暴露出第三连接电极43的表面，第二十二过孔V22被配置为使后续形成的第十二连接电极通过该过孔与第三连接电极43连接。在示例性实施方式中，第二十二过孔V22可以设置在每个电路单元中。
在示例性实施方式中，第二十三过孔V23在基底上的正投影位于第四连接电极44在基底上的正投影的范围之内，第二十三过孔V23内的第一平坦层被去掉，暴露出第四连接电极44的表面，第二十三过孔V23被配置为使后续形成的第十三连接电极通过该过孔与第四连接电极44连接。在示例性实施方式中，第二十三过孔V23可以设置在每个电路单元中。
在示例性实施方式中，第二十四过孔V24在基底上的正投影位于第八连接电极48在基底上的正投影的范围之内，第二十四过孔V24内的第一平坦层被去掉，暴露出第八连接电极48的表面，第二十四过孔V24被配置为使后续形成的第十四连接电极通过该过孔与第八连接电极48连接。在示例性实施方式中，第二十四过孔V24可以设置在每个电路单元中。
在示例性实施方式中，第二十五过孔V25在基底上的正投影位于初始连接块46-1在基底上的正投影的范围之内，第二十五过孔V25内的第一平坦层被去掉，暴露出初始连 接块46-1的表面，第二十五过孔V25被配置为使后续形成的第十五连接电极通过该过孔与初始连接块46-1连接。在示例性实施方式中，第二十五过孔V25可以设置在第N单元列的电路单元中。
在示例性实施方式中，第二十六过孔V26在基底上的正投影位于发光信号线93的发光连接块93-1在基底上的正投影的范围之内，第二十六过孔V26内的第一平坦层被去掉，暴露出发光连接块93-1的表面，第二十六过孔V26被配置为使后续形成的发光信号连接线通过该过孔与发光连接块93-1连接。在示例性实施方式中，第二十六过孔V26可以设置在每个电路单元中。
在示例性实施方式中，第二十七过孔V27在基底上的正投影位于第九连接电极49在基底上的正投影的范围之内，第二十七过孔V27内的第一平坦层被去掉，暴露出第九连接电极49的表面，第二十七过孔V27被配置为使后续形成的发光信号连接线通过该过孔与第九连接电极49连接。在示例性实施方式中，第二十七过孔V27可以设置在每个电路单元中。
(27)形成第四导电层图案。在示例性实施方式中，形成第四导电层图案可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第一平坦层上的第四导电层，如图24A和图24B所示，图24B为图24A中第四导电层的平面示意图。
在示例性实施方式中，第四导电层至少包括：第十一连接电极51、第十二连接电极52、第十三连接电极53、第十四连接电极54、第十五连接电极55、发光信号连接线56和第三连接线83。
在示例性实施方式中，第十一连接电极51的形状可以为块形(如矩形)状，第十一连接电极51通过第二十一过孔V21与第一电源连接块42-1连接，第十一连接电极51被配置为与后续形成的第一电源线连接。在示例性实施方式中，第十一连接电极51可以设置在每个电路单元中。
在示例性实施方式中，第十一连接电极51在基底上的正投影与第二极板72在基底上的正投影至少部分交叠。
在示例性实施方式中，第十二连接电极52的形状可以为沿着第二方向Y延伸的条形状，第十二连接电极52通过第二十二过孔V22与第三连接电极43连接，第十二连接电极52被配置为与后续形成的数据信号线连接。在示例性实施方式中，第十二连接电极52可以设置在每个电路单元中。
在示例性实施方式中，第十三连接电极53的形状可以为沿着第二方向Y延伸的条形状，第十三连接电极53通过第二十三过孔V23与第四连接电极44连接，第十三连接电极53被配置为与后续形成的阳极连接电极连接。在示例性实施方式中，第十三连接电极53可以设置在每个电路单元中。
在示例性实施方式中，第十四连接电极54的形状可以为块形(如矩形)状或者条形状，第十四连接电极54通过第二十四过孔V24与第八连接电极48连接。在示例性实施方式中，第十四连接电极54可以设置在每个电路单元中，第N单元列、第N+1单元列和第N+3单元列的电路单元中的第十四连接电极54为块形(如矩形)状，块形状的第十四连接电极54为虚拟电极(dummy-pad)，与后续形成的第五导电层没有连接，虚拟电极被配置为保证刻蚀均一性和子像素之间的均一性。第N+2单元列的电路单元中的第十四连接电极54为条形状，第N+2单元列的第十四连接电极54被配置为与后续形成的第一连接线连接。
在示例性实施方式中，第十五连接电极55的形状可以为块形(如矩形)状，第十五连接电极55通过第二十五过孔V25与初始连接块46-1连接，第十五连接电极55被配置 为与后续形成的第二连接线连接。在示例性实施方式中，第十五连接电极55可以设置在第N单元列的电路单元中。
在示例性实施方式中，发光信号连接线56的形状可以为沿着第二方向Y延伸的条形状，发光信号连接线56的第一端通过第二十六过孔V26与本单元行中电路单元的发光连接块93-1连接，发光信号连接线56的第二端沿着第二方向Y延伸到下一个单元行的电路单元，通过第二十七过孔V27与下一个单元行中电路单元的第九连接电极49连接。在示例性实施方式中，发光信号连接线56可以设置在每个电路单元中。
在示例性实施方式中，由于本单元行中电路单元的发光连接块93-1与本单元行中的发光信号线93连接，下一个单元行中电路单元的第九连接电极49与该电路单元的第五栅电极25连接，因而发光信号连接线56实现了本单元行中的发光信号线93与下一个单元行中的第五栅电极25连接，本单元行中的发光信号线93不仅可以控制本单元行中第六晶体管T6的导通和断开，而且可以控制下一个单元行中第五晶体管T5的导通和断开，即本单元行的电路单元中，第五晶体管T5由上一个单元行的发光信号线93控制，第六晶体管T6由本单元行的发光信号线93控制。例如，第M-1单元行中的发光信号线93可以控制第M-1单元行中第六晶体管T6的导通和断开，同时控制第M单元行中第五晶体管T5的导通和断开。又如，第M单元行中的发光信号线93可以控制第M单元行中第六晶体管T6的导通和断开，同时第M+1单元行中第五晶体管T5的导通和断开，即第M单元行的电路单元中，第五晶体管T5由第M-1单元行中发光信号线93控制，第六晶体管T6由第M单元行中发光信号线93控制。再如，第M+1单元行中的发光信号线93可以控制第M+1单元行中第六晶体管T6的导通和断开，同时第M+2单元行中第五晶体管T5的导通和断开。
在示例性实施方式中，第三连接线83的形状可以为沿着第一方向X延伸的直线状或者折线状，第三连接线83可以位于第一扫描信号线21和第二极板72之间，第三连接线83被配置为与后续形成的第二电源线连接。
在示例性实施方式中，第三连接线83靠近第一扫描信号线21的一侧连接有第二电源连接块83-1，第二电源连接块83-1的形状可以为块形(如矩形)状，第二电源连接块83-1被配置为与后续形成的第二电源线连接。在示例性实施方式中，第二电源连接块83-1可以设置在第N+1单元列和第N+3单元列的电路单元中。
在示例性实施方式中，第三连接线83在基底上的正投影与第二极板72在基底上的正投影没有交叠，第三连接线83在基底上的正投影与第一连接电极41和第二连接电极42在基底上的正投影至少部分交叠。
(28)形成第二平坦层图案。在示例性实施方式中，形成第二平坦层图案可以包括：在形成前述图案的基底上，涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成覆盖第四导电层的第二平坦层，第二平坦层上设置有多个过孔，如图25所示。
在示例性实施方式中，第二平坦层上的多个过孔至少包括：第三十一过孔V31、第三十二过孔V32、第三十三过孔V33、第三十四过孔V34、第三十五过孔V35和第三十六过孔V36。
在示例性实施方式中，第三十一过孔V31在基底上的正投影位于第十一连接电极51在基底上的正投影的范围之内，第三十一过孔V31内的第二平坦层被去掉，暴露出第三十一过孔V31的表面，第三十一过孔V31被配置为使后续形成的第一电源线通过该过孔与第十一连接电极51连接。在示例性实施方式中，第三十一过孔V31可以设置在每个电路单元中。
在示例性实施方式中，第三十二过孔V32在基底上的正投影位于第十二连接电极52在基底上的正投影的范围之内，第三十二过孔V32内的第二平坦层被去掉，暴露出第十 二连接电极52的表面，第三十二过孔V32被配置为使后续形成的数据信号线通过该过孔与第十二连接电极52连接。在示例性实施方式中，第三十二过孔V32可以设置在每个电路单元中。
在示例性实施方式中，第三十三过孔V33在基底上的正投影位于第十三连接电极53在基底上的正投影的范围之内，第三十三过孔V33内的第二平坦层被去掉，暴露出第十三连接电极53的表面，第三十三过孔V33被配置为使后续形成的阳极连接电极通过该过孔与第十三连接电极53连接。在示例性实施方式中，第三十三过孔V33可以设置在每个电路单元中。
在示例性实施方式中，第三十四过孔V34在基底上的正投影位于第十四连接电极54在基底上的正投影的范围之内，第三十四过孔V34内的第二平坦层被去掉，暴露出第十四连接电极54的表面，第三十四过孔V34被配置为使后续形成的第一连接线通过该过孔与第十四连接电极54连接。在示例性实施方式中，第三十四过孔V34可以设置在第N+2单元列的电路单元中。
在示例性实施方式中，第三十五过孔V35在基底上的正投影位于第十五连接电极55在基底上的正投影的范围之内，第三十五过孔V35内的第二平坦层被去掉，暴露出第十五连接电极55的表面，第三十五过孔V35被配置为使后续形成的第二连接线通过该过孔与第十五连接电极55连接。在示例性实施方式中，第三十五过孔V35可以设置在第N单元列的电路单元中。
在示例性实施方式中，第三十六过孔V36在基底上的正投影位于第三连接线83的第二电源连接块83-1在基底上的正投影的范围之内，第三十六过孔V36内的第二平坦层被去掉，暴露出第二电源连接块83-1的表面，第三十六过孔V36被配置为使后续形成的第二电源线通过该过孔与第二电源连接块83-1连接。在示例性实施方式中，第三十六过孔V36可以设置在第N+1单元列和第N+3单元列的电路单元中。
(29)形成第五导电层图案。在示例性实施方式中，形成第五导电层图案可以包括：在形成前述图案的基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第二平坦层上的第五导电层，如图26A和图26B所示，图26B为图26A中第五导电层的平面示意图。在示例性实施方式中，第五导电层可以称为第三源漏金属(SD3)层。
在示例性实施方式中，第五导电层可以至少包括第一电源线61、数据信号线62、阳极连接电极63、第二电源线64、第一连接线81和第二连接线82。
在示例性实施方式中，第一电源线61的形状可以为沿着第二方向Y延伸的直线状或者折线状，第一电源线61通过第三十一过孔V31与第十一连接电极51连接。由于第十一连接电极51与第一电源连接块42-1连接，第一电源连接块42-1与第二连接电极42连接，第二连接电极42与第五晶体管T5的第一极、存储电容的第二极板72和第一电容的第四极板74连接，因而实现了第一电源线61将第一电源信号写入第五晶体管T5的第一极、存储电容的第二极板72和第一电容的第四极板74。在示例性实施方式中，第一电源线61可以设置在每个电路单元中。
在示例性实施方式中，第一电源线61在基底上的正投影与发光信号连接线56在基底上的正投影至少部分交叠，具有恒定电压的第一电源线61可以起到屏蔽作用，可以减少发光信号对像素驱动电路的影响，且可以稳定发光信号的电位。
在示例性实施方式中，数据信号线62的形状可以为沿着第二方向Y延伸的直线状或者折线状，数据信号线62通过第三十二过孔V32与第十二连接电极52连接。由于第十二连接电极52与第三连接电极43连接，第三连接电极43与第四有源层的第一区连接，因而实现了数据信号线62与第四晶体管T4的第一极的连接，数据信号线62可以将数据 信号写入第四晶体管T4的第一极。在示例性实施方式中，数据信号线62可以设置在每个电路单元中。
在示例性实施方式中，阳极连接电极63的形状可以为沿着第一方向X或者沿着第二方向Y延伸的条形状，阳极连接电极63通过第三十三过孔V33与第十三连接电极53连接，阳极连接电极63被配置为与后续形成的阳极连接。由于第十三连接电极53与第四连接电极44连接，第四连接电极44与第六有源层的第二区和第七有源层的第二区连接，因而可以实现后续形成的阳极与第六晶体管T6的第二极和第七晶体管T7的第二极的连接，像素驱动电路可以驱动发光器件发光。在示例性实施方式中，阳极连接电极63可以设置在每个电路单元中。
在示例性实施方式中，第二电源线64的形状可以为沿着第二方向Y延伸的直线状或者折线状，第二电源线64通过第三十六过孔V36与第二电源连接块83-1连接。由于第二电源连接块83-1与第三连接线83连接，因而实现了主体部分沿第一方向X延伸的第三连接线83与主体部分沿着第二方向Y延伸的第二电源线64的相互连接，在显示基板上形成网状连通结构。本公开通过第二电源线64与第三连接线83形成网状连通结构，不仅可以有效降低第二电源线的电阻，减小第二电源信号的压降，而且可以有效提升显示基板中第二电源信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。在示例性实施方式中，第二电源线64可以设置在第N+1单元列和第N+3单元列的电路单元中。
在示例性实施方式中，第一连接线81的形状可以为沿着第二方向Y延伸的直线状或者折线状，第一连接线81通过第三十四过孔V34与第十四连接电极54连接。由于第十四连接电极54与第八连接电极48连接，第八连接电极48与第一初始信号线31连接，因而实现了主体部分沿第一方向X延伸的第一初始信号线31与主体部分沿着第二方向Y延伸的第一连接线81的相互连接，在显示基板上形成网状连通结构。本公开通过第一初始信号线31与第一连接线81形成网状连通结构，不仅可以有效降低初始信号线的电阻，减小第一初始信号的压降，而且可以有效提升显示基板中第一初始信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。在示例性实施方式中，第一连接线81可以设置在第N+2单元列的电路单元中。
在示例性实施方式中，第二连接线82的形状可以为沿着第二方向Y延伸的直线状或者折线状，第二连接线82通过第三十五过孔V35与第十五连接电极55连接。由于第十五连接电极55与初始连接块46-1连接，初始连接块46-1与第六连接电极46连接，第六连接电极46与第二初始信号线32连接，因而实现了主体部分沿第一方向X延伸的第二初始信号线32与主体部分沿着第二方向Y延伸的第二连接线82的相互连接，在显示基板上形成网状连通结构。本公开通过第二初始信号线32与第二连接线82形成网状连通结构，不仅可以有效降低初始信号线的电阻，减小第二初始信号的压降，而且可以有效提升显示基板中第二初始信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。在示例性实施方式中，第二连接线82可以设置在第N单元列的电路单元中。
图26C为本公开示例性实施例一种初始信号网状连通结构和第二电源网状连通结构的示意图。如图26C所示，第三连接线83上可以设置有第二电源连接块83-1，第二电源线64通过过孔与第二电源连接块83-1连接，因而实现了主体部分沿第一方向X延伸的第三连接线83与主体部分沿着第二方向Y延伸的第二电源线64的相互连接，在显示基板上形成第二电源网状连通结构。第一连接线81通过过孔与第十四连接电极54连接，第十四连接电极54通过过孔与第八连接电极48连接，第八连接电极48与第一初始信号线31连接，因而实现了主体部分沿第一方向X延伸的第一初始信号线31与主体部分沿着第二方向Y延伸的第一连接线81的相互连接，在显示基板上形成第一初始信号网状连通结构。第二连接线82通过过孔与第十五连接电极55连接，第十五连接电极55通过过孔与 初始连接块46-1连接，初始连接块46-1与第二初始信号线32连接，因而实现了主体部分沿第一方向X延伸的第二初始信号线32与主体部分沿着第二方向Y延伸的第二连接线82的相互连接，在显示基板上形成第二初始信号网状连通结构。
在示例性实施方式中，第二初始信号线32可以设置在第二导电层中，第一初始信号线31、初始连接块46-1和第八连接电极48可以设置在第三导电层中，第十四连接电极54、第十五连接电极55和第三连接线83可以设置在第四导电层中，第二电源线64、第一连接线81和第二连接线82可以设置在第五导电层中。
在示例性实施方式中，第一初始信号线31、第二初始信号线32和第三连接线83可以设置在每个单元行中，第一连接线81、第二电源线64、第二连接线82和第二电源线64可以交替设置在单元列中，四个单元列中分别设置一条第一连接线81、一条第二连接线82和两条第二电源线64，第一连接线81、第二连接线82和第二电源线64设置在不同的单元列中，可以充分利用布局空间，避免影响光透过率，提高了显示效果。
在示例性实施方式中，第N单元列可以设置一条第二连接线82，第N+1单元列可以设置一条第二电源线64，第N+2单元列可以设置一条第一连接线81，第N+3单元列可以设置一条第二电源线64。
(30)形成第三平坦层图案。在示例性实施方式中，形成第三平坦层图案可以包括：在形成前述图案的基底上，涂覆第三平坦薄膜，采用图案化工艺对第三平坦薄膜进行图案化，形成覆盖第五导电层的第三平坦层，第三平坦层上设置有多个阳极过孔，阳极过孔配置为使后续形成的阳极通过该过孔与阳极连接电极连接。
至此，在基底上制备完成驱动电路层。在平行于显示基板的平面内，驱动电路层可以包括多个电路单元，每个电路单元可以包括像素驱动电路，以及与像素驱动电路连接的第一扫描信号线、第二扫描信号线、第三扫描信号线、发光信号线、数据信号线、第一电源线、第一初始信号线和第二初始信号线，发光信号线分别与本单元行中的第六晶体管T6和下一个单元行中的第五栅电极25连接。在垂直于显示基板的平面内，驱动电路层可以包括在基底上依次叠设的第一绝缘层、半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层、第一平坦层、第四导电层、第二平坦层、第五导电层和第三平坦层。
在示例性实施方式中，制备完成驱动电路层后，先在驱动电路层上制备发光结构层，然后形成封装结构层。发光结构层可以包括阳极导电层、像素定义层、有机发光层和阴极，阳极导电层可以包括多个阳极，像素定义层可以包括多个像素开口，封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层。
本实施例提供的显示基板同样实现了第五晶体管和第六晶体管分离控制，可以实现超高频率精度更高的脉冲宽度调制、发光信号占空比补偿、低灰阶补偿以及改善残像。本实施例的至少一个电路单元中，第六晶体管T6由本单元行的发光信号线控制，第五晶体管T5由上一个单元行的发光信号线控制，即第五晶体管T5采用上一级第六晶体管T6的发光信号线驱动(级联)方式，不仅可以减小第一节点N1出的电容，避免第一节点N1节点受到发光信号线的影响，而且减少了发光信号线的数量，有利于实现高分辨率。
本实施例显示基板通过在第一导电层中设置第五栅电极和第六栅电极，在第三导电层中设置发光信号线，发光信号线通过过孔与第六栅电极连接，在第四导电层中设置发光信号连接线，发光信号连接线的第一端与本单元行中的发光信号线连接，发光信号连接线的第二端与下一个单元行中的第五栅电极连接，级联的发光控制信号采用位于SD2层的发光信号连接线进行转接，且SD3层的第一电源线对发光信号连接线进行屏蔽，有效稳定了发光信号的电位。
本公开显示基板通过设置主体部分沿第一方向延伸的第三连接线和主体部分沿第二 方向延伸的第二电源线，形成网状连通结构，不仅有效降低了第二电源线的电阻，减小了第二电源电压的压降，而且有效提升了显示基板中第二电源电压的均一性，有效提升了显示均一性，提高了显示品质和显示质量。
本公开显示基板采用3SD模式和增加第一电容，在显示基板上分别形成第二电源信号的网状连通结构、第一初始信号的网状连通结构和第二初始信号的网状连通结构，进一步提升了显示效果。
图27为本公开示例性实施例又一种显示基板的结构示意图，示意了八个电路单元(2个单元行4个单元列)的平面结构。在示例性实施方式中，本实施例显示基板的主体结构与图17所示基本上相同，所不同的是，本实施例显示基板为2SD结构。
在示例性实施方式中，多个导电层可以至少包括在基底上沿着远离基底方向依次设置的第一导电层、第二导电层、第三导电层和第四导电层，第五栅电极和第六栅电极可以设置在第一导电层中，第三连接线83和发光信号线93可以设置在第三导电层中，发光信号连接线56、第一电源线61、数据信号线62、第二电源线64、第一连接线81和第二连接线82可以设置在第四导电层中。
在示例性实施方式中，以八个电路单元(2个单元行4个单元列)为例，本实施例显示基板的制备过程可以包括如下操作。
(31)形成半导体层图案，形成半导体层图案的过程以及半导体层的结构与图18所示基本上相同。
(32)形成第一导电层图案，形成第一导电层图案的过程以及第一导电层的结构与图19A和图19B所示基本上相同。
(33)形成第二导电层图案，形成第二导电层图案的过程以及第二导电层的结构与图20A和图20B所示基本上相同。
(34)形成第四绝缘层图案，形成第四绝缘层图案的过程以及多个过孔的结构与图21所示基本上相同。
(35)形成第三导电层图案，形成第三导电层的过程以及第三导电层的结构与图22A和图22B所示基本上相同，所不同的是，第三导电层还设置有第三连接线83，如图28A和图28B所示，图28B为图28A中第三导电层的平面示意图。
在示例性实施方式中，每个电路单元中的第三导电层可以至少包括：第一初始信号线31、第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第六连接电极46、第七连接电极47、第八连接电极48、第九连接电极49、第三连接线83和发光信号线93，第一初始信号线31、发光信号线93、第一连接电极41至第四连接电极44、第六连接电极46至第九连接电极49的结构与前述实施例基本上相同。
在示例性实施方式中，第三连接线83的形状可以为沿着第一方向X延伸的直线状或者折线状，第三连接线83可以位于第一扫描信号线21和发光信号线93之间，第三连接线83被配置为与后续形成的第二电源线连接。
在示例性实施方式中，第三连接线83靠近第一扫描信号线21的一侧连接有第二电源连接块83-1，第二电源连接块83-1的形状可以为块形(如矩形)状，第二电源连接块83-1被配置为与后续形成的第二电源线连接。在示例性实施方式中，第二电源连接块83-1可以设置在第N+1单元列和第N+3单元列的电路单元中。
在示例性实施方式中，第三连接线83在基底上的正投影与第二极板72在基底上的正投影至少部分交叠，第三连接线83在基底上的正投影与第一连接电极41和第二连接电极42在基底上的正投影没有交叠。
(36)形成第一平坦层图案。在示例性实施方式中，形成第一平坦层图案可以包括：在形成前述图案的基底上，涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜进行图案 化，形成覆盖第三导电层的第一平坦层，第一平坦层上设置有多个过孔，如图29所示。
在示例性实施方式中，第一平坦层上的多个过孔至少包括：第二十一过孔V21、第二十二过孔V22、第二十三过孔V23、第二十四过孔V24、第二十五过孔V25、第二十六过孔V26、第二十七过孔V27和第二十八过孔V28。
在示例性实施方式中，第二十一过孔V21在基底上的正投影位于第一电源连接块42-1在基底上的正投影的范围之内，第二十一过孔V21内的第一平坦层被去掉，暴露出第一电源连接块42-1的表面，第二十一过孔V21被配置为使后续形成的第一电源线通过该过孔与第一电源连接块42-1连接。在示例性实施方式中，第二十一过孔V21可以设置在每个电路单元中。
在示例性实施方式中，第二十一过孔V21在基底上的正投影可以位于第二极板72在基底上的正投影的范围之内。
在示例性实施方式中，第二十二过孔V22在基底上的正投影位于第三连接电极43在基底上的正投影的范围之内，第二十二过孔V22内的第一平坦层被去掉，暴露出第三连接电极43的表面，第二十二过孔V22被配置为使后续形成的数据信号线通过该过孔与第三连接电极43连接。在示例性实施方式中，第二十二过孔V22可以设置在每个电路单元中。
在示例性实施方式中，第二十三过孔V23在基底上的正投影位于第四连接电极44在基底上的正投影的范围之内，第二十三过孔V23内的第一平坦层被去掉，暴露出第四连接电极44的表面，第二十三过孔V23被配置为使后续形成的阳极连接电极通过该过孔与第四连接电极44连接。在示例性实施方式中，第二十三过孔V23可以设置在每个电路单元中。
在示例性实施方式中，第二十四过孔V24在基底上的正投影位于第八连接电极48在基底上的正投影的范围之内，第二十四过孔V24内的第一平坦层被去掉，暴露出第八连接电极48的表面，第二十四过孔V24被配置为使后续形成的第一连接线通过该过孔与第八连接电极48连接。在示例性实施方式中，第二十四过孔V24可以设置在第N+2单元列的电路单元中。
在示例性实施方式中，第二十五过孔V25在基底上的正投影位于初始连接块46-1在基底上的正投影的范围之内，第二十五过孔V25内的第一平坦层被去掉，暴露出初始连接块46-1的表面，第二十五过孔V25被配置为使后续形成的第二连接线通过该过孔与初始连接块46-1连接。在示例性实施方式中，第二十五过孔V25可以设置在第N单元列的电路单元中。
在示例性实施方式中，第二十六过孔V26在基底上的正投影位于发光信号线93的发光连接块93-1在基底上的正投影的范围之内，第二十六过孔V26内的第一平坦层被去掉，暴露出发光连接块93-1的表面，第二十六过孔V26被配置为使后续形成的发光信号连接线通过该过孔与发光连接块93-1连接。在示例性实施方式中，第二十六过孔V26可以设置在每个电路单元中。
在示例性实施方式中，第二十七过孔V27在基底上的正投影位于第九连接电极49在基底上的正投影的范围之内，第二十七过孔V27内的第一平坦层被去掉，暴露出第九连接电极49的表面，第二十七过孔V27被配置为使后续形成的发光信号连接线通过该过孔与第九连接电极49连接。在示例性实施方式中，第二十七过孔V27可以设置在每个电路单元中。
在示例性实施方式中，第二十八过孔V28在基底上的正投影位于第三连接线83的第二电源连接块83-1在基底上的正投影的范围之内，第二十八过孔V28内的第一平坦层被去掉，暴露出第二电源连接块83-1的表面，第二十八过孔V28被配置为使后续形成的第 二电源线通过该过孔与第二电源连接块83-1连接。在示例性实施方式中，第二十八过孔V28可以设置在第N+1单元列和第N+3单元列的电路单元中。
(37)形成第四导电层图案。在示例性实施方式中，形成第四导电层图案可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第一平坦层上的第四导电层，如图30A和图30B所示，图30B为图30A中第四导电层的平面示意图。
在示例性实施方式中，第四导电层至少包括：发光信号连接线56、第一电源线61、数据信号线62、阳极连接电极63、第二电源线64、第一连接线81和第二连接线82。
在示例性实施方式中，发光信号连接线56的形状可以为沿着第二方向Y延伸的条形状，发光信号连接线56的第一端通过第二十六过孔V26与本单元行中电路单元的发光连接块93-1连接，发光信号连接线56的第二端沿着第二方向Y延伸到下一个单元行的电路单元，通过第二十七过孔V27与下一个单元行中电路单元的第九连接电极49连接。在示例性实施方式中，发光信号连接线56可以设置在每个电路单元中。
在示例性实施方式中，由于本单元行中电路单元的发光连接块93-1与本单元行中的发光信号线93连接，下一个单元行中电路单元的第九连接电极49与该电路单元的第五栅电极25连接，因而发光信号连接线56实现了本单元行中的发光信号线93与下一个单元行中的第五栅电极25连接，本单元行中的发光信号线93不仅可以控制本单元行中第六晶体管T6的导通和断开，而且可以控制下一个单元行中第五晶体管T5的导通和断开，即本单元行的电路单元中，第五晶体管T5由上一个单元行的发光信号线93控制，第六晶体管T6由本单元行的发光信号线93控制。
在示例性实施方式中，第一电源线61的形状可以为沿着第二方向Y延伸的直线状或者折线状，第一电源线61通过第二十一过孔V21与第一电源连接块42-1连接。由于第一电源连接块42-1与第二连接电极42连接，第二连接电极42与第五晶体管T5的第一极、存储电容的第二极板72和第一电容的第四极板74连接，因而实现了第一电源线61将第一电源信号写入第五晶体管T5的第一极、存储电容的第二极板72和第一电容的第四极板74。在示例性实施方式中，第一电源线61可以设置在每个电路单元中。
在示例性实施方式中，数据信号线62的形状可以为沿着第二方向Y延伸的直线状或者折线状，数据信号线62通过第二十二过孔V22与第三连接电极43连接。由于第三连接电极43与第四有源层的第一区连接，因而实现了数据信号线62与第四晶体管T4的第一极的连接，数据信号线62可以将数据信号写入第四晶体管T4的第一极。在示例性实施方式中，数据信号线62可以设置在每个电路单元中。
在示例性实施方式中，阳极连接电极63的形状可以为沿着第一方向X或者第二方向Y延伸的条形状，阳极连接电极63通过第二十三过孔V23与第四连接电极44连接，阳极连接电极63被配置为与后续形成的阳极连接。由于第四连接电极44与第六有源层的第二区和第七有源层的第二区连接，因而可以实现后续形成的阳极与第六晶体管T6的第二极和第七晶体管T7的第二极的连接，像素驱动电路可以驱动发光器件发光。在示例性实施方式中，阳极连接电极63可以设置在每个电路单元中。
在示例性实施方式中，第二电源线64的形状可以为沿着第二方向Y延伸的直线状或者折线状，第二电源线64通过第二十八过孔V28与第二电源连接块83-1连接。由于第二电源连接块83-1与第三连接线83连接，因而实现了主体部分沿第一方向X延伸的第三连接线83与主体部分沿着第二方向Y延伸的第二电源线64的相互连接，在显示基板上形成网状连通结构。在示例性实施方式中，第二电源线64可以设置在第N+1单元列和第N+3单元列的电路单元中。
在示例性实施方式中，第二电源线64在基底上的正投影与第三晶体管的栅电极(即 第一极板)在基底上的正投影没有交叠。
在示例性实施方式中，第二电源线64在基底上的正投影与半导体层中连接第二有源层和第三有源层的有源连接线18在基底上的正投影至少部分不交叠。
在示例性实施方式中，第一连接线81的形状可以为沿着第二方向Y延伸的直线状或者折线状，第一连接线81通过第二十四过孔V24与第八连接电极48连接。由于第八连接电极48与第一初始信号线31连接，因而实现了主体部分沿第一方向X延伸的第一初始信号线31与主体部分沿着第二方向Y延伸的第一连接线81的相互连接，在显示基板上形成网状连通结构。在示例性实施方式中，第一连接线81可以设置在第N+2单元列的电路单元中。
在示例性实施方式中，第一连接线81在基底上的正投影与第三晶体管的栅电极(即第一极板)在基底上的正投影没有交叠。
在示例性实施方式中，第一连接线81在基底上的正投影与半导体层中连接第二有源层和第三有源层的有源连接线18在基底上的正投影至少部分不交叠。
在示例性实施方式中，第二连接线82的形状可以为沿着第二方向Y延伸的直线状或者折线状，第二连接线82通过第二十五过孔V25与初始连接块46-1连接。由于初始连接块46-1与第六连接电极46连接，第六连接电极46与第二初始信号线32连接，因而实现了主体部分沿第一方向X延伸的第二初始信号线32与主体部分沿着第二方向Y延伸的第二连接线82的相互连接，在显示基板上形成网状连通结构。在示例性实施方式中，第二连接线82可以设置在第N单元列的电路单元中。
在示例性实施方式中，第二连接线82在基底上的正投影与第三晶体管的栅电极(即第一极板)在基底上的正投影没有交叠。
在示例性实施方式中，第二连接线82在基底上的正投影与半导体层中连接第二有源层和第三有源层的有源连接线18在基底上的正投影至少部分不交叠。
图30C和图30D为本公开示例性实施例另一种初始信号网状连通结构和第二电源网状连通结构的示意图。如图30C所示，第一初始信号线31、第二初始信号线32和第三连接线83可以设置在每个单元行中，第一连接线81、第二电源线64、第二连接线82和第二电源线64可以在四个连续的单元列中交替设置。例如，第N单元列可以设置一条第二连接线82，第N+1单元列可以设置一条第二电源线64，第N+2单元列可以设置一条第一连接线81，第N+3单元列可以设置一条第二电源线64。如图30D所示，第一初始信号线31、第二初始信号线32和第三连接线83可以设置在每个单元行中，第一连接线81、第二电源线64、第二连接线82和第二电源线64可以在八个连续的单元列中交替设置。例如，第N单元列可以设置一条第二连接线82，第N+2单元列可以设置一条第二电源线64，第N+4单元列可以设置一条第一连接线81，第N+5单元列可以设置一条第二电源线64，第N+1单元列、第N+3单元列、第N+5单元列和第N+7单元列不设置第一连接线、第二连接线和第二电源线，本公开在此不做限定。
(38)形成第二平坦层图案。在示例性实施方式中，形成第二平坦层图案可以包括：在形成前述图案的基底上，涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成覆盖第四导电层的第二平坦层，第二平坦层上设置有多个多个阳极过孔，阳极过孔配置为使后续形成的阳极通过该过孔与阳极连接电极连接。
在示例性实施方式中，制备完成驱动电路层后，先在驱动电路层上制备发光结构层，然后形成封装结构层，这里不再赘述。
本实施例提供的显示基板同样实现了第五晶体管和第六晶体管分离控制，可以实现超高频率精度更高的脉冲宽度调制、发光信号占空比补偿、低灰阶补偿以及改善残像。本实施例的至少一个电路单元中，第六晶体管T6由本单元行的发光信号线控制，第五晶体管 T5由上一个单元行的发光信号线控制，即第五晶体管T5采用上一级第六晶体管T6的发光信号线驱动(级联)方式，不仅可以减小第一节点N1出的电容，避免第一节点N1节点受到发光信号线的影响，而且减少了发光信号线的数量，有利于实现高分辨率。
本实施例显示基板通过采用2SD模式和增加第一电容，在显示基板上分别形成第二电源信号的网状连通结构、第一初始信号的网状连通结构和第二初始信号的网状连通结构，进一步提升了显示效果。
图31A和图31B为本公开另一种显示基板形成阳极导电层图案后的示意图，图31B为图31A中阳极导电层的平面示意图。对于前述实施例的显示基板，由于第三导电层或者第四导电层中设置有虚拟电极，因而可以通过在阳极导电层中设置辅助电极来保证各个子像素中膜层的一致性。
在示例性实施方式中，以图17所示显示基板为例，阳极导电层可以包括多个阳极90，每个阳极90可以通过阳极过孔与对应电路单元的阳极连接电极连接，至少一个阳极90上可以设置有辅助电极90A，辅助电极90A的第一端与该阳极90连接，辅助电极90A的第二端向着远离该阳极90的方向延伸，辅助电极90A在基底上的正投影与作为虚拟电极的第十四连接电极在基底上的正投影至少部分交叠，如图31A和图31B所示。图31A和图31B中仅以一个阳极90设置一个辅助电极90A为例进行了示意，实际上，可以在多个阳极90上分别设置辅助电极90A，多个辅助电极90A分别与多个虚拟电极至少部分交叠，或者，一个阳极90上设置多个辅助电极90A，本公开在此不做限定。本公开通过在至少一个阳极上设置辅助电极，可以保证各个子像素中膜层的一致性，减少可视化缺陷。
在示例性实施方式中，阳极90和辅助电极90A可以为相互连接的一体结构。
图32为本公开另一种显示基板形成像素定义层图案后的示意图。如图32所示，像素定义层可以包括多个像素开口K，每个像素开口K可以暴露出阳极的表面，至少一个像素开口K可以连接子开口K1，子开口K1可以暴露出辅助电极的表面。
在示例性实施方式中，像素开口K和子开口K1可以相互连通。
图33A和图33B为本公开又一种显示基板形成阳极导电层图案后的示意图，图33B为图33A中阳极导电层的平面示意图。本实施例阳极导电层的结构与图31A和图31B所示基本上相同，所不同的是，辅助电极90A单独设置，即阳极90与辅助电极90A没有连接。
在示例性实施方式中，以图17所示显示基板为例，阳极导电层可以包括多个阳极90和至少一个辅助电极90A，每个阳极90可以通过阳极过孔与对应电路单元的阳极连接电极连接，辅助电极90A在基底上的正投影与作为虚拟电极的第十四连接电极在基底上的正投影至少部分交叠，如图33A和图33B所示。图33A和图33B中仅以阳极导电层设置一个辅助电极90A为例进行了示意，实际上，阳极导电层可以设置多个辅助电极90A，多个辅助电极90A分别与多个虚拟电极至少部分交叠，辅助电极90A可以设置成浮置(floating)状态，在后续形成像素定义层中，辅助电极90A所在位置没有设置子开口，本公开在此不做限定。本公开通过在阳极导电层设置至少一个辅助电极，可以保证各个子像素中膜层的一致性，减少可视化缺陷。
在示例性实施方式中，阳极导电层设置辅助电极可以应用于图5和图27所示显示基板的结构中，本公开在此不做限定。
本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开在此不做限定。
在示例性实施方式中，本公开显示基板可以应用于具有像素驱动电路的显示装置中，如OLED、量子点显示(QLED)、发光二极管显示(Micro LED或Mini LED)或量子 点发光二极管显示(QDLED)等，本公开在此不做限定。
本公开还提供一种显示装置，显示装置包括前述的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。
虽然本公开所揭露的实施方式如上，但应该注意，上述实施方式仅仅是示例性的，而不是限制性的。因此，本公开不限于在此具体示出和描述的内容。可以对实施的形式及细节进行多种修改、替换或省略，而不脱离本公开的范围。

Claims (24)

  1. 一种显示基板，包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路和至少一条控制线，所述控制线被配置为向所述像素驱动电路提供发光控制信号；至少一个电路单元中，所述像素驱动电路至少包括驱动晶体管、第一发光控制晶体管和第二发光控制晶体管，所述第一发光控制晶体管的第一极与第一电源线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接，第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接；所述第一发光控制晶体管和所述第二发光控制晶体管连接不同的控制线，所述第一发光控制晶体管和所述第二发光控制晶体管分别设置在所述驱动晶体管单元列方向的两侧。
  2. 根据权利要求1所述的显示基板，其中，至少一条控制线包括第一信号线和第二信号线，所述第一发光控制晶体管与所述第一信号线连接，所述第二发光控制晶体管与所述第二信号线连接，所述第一信号线和所述第二信号线分别设置在所述驱动晶体管单元列方向的两侧。
  3. 根据权利要求2所述的显示基板，其中，在垂直于显示基板的方向上，所述显示基板包括多个导电层，所述第一信号线和所述第二信号线设置在不同的导电层中。
  4. 根据权利要求3所述的显示基板，其中，所述第二发光控制晶体管至少包括第二栅极，所述第二栅极和所述第一信号线设置在相同的导电层中，所述第二栅极和所述第二信号线设置在不同的导电层中。
  5. 根据权利要求2所述的显示基板，其中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的栅电极与第一扫描信号线连接，所述补偿晶体管的第一极通过第一连接电极与所述驱动晶体管的栅电极连接，所述补偿晶体管的第二极分别与所述驱动晶体管的第二极和第二发光控制晶体管的第一极连接；所述第一连接电极在显示基板平面上的正投影与所述第一信号线在显示基板平面上的正投影至少部分交叠，所述第一连接电极在显示基板平面上的正投影与所述第一扫描信号线在显示基板平面上的正投影至少部分交叠。
  6. 根据权利要求5所述的显示基板，其中，所述补偿晶体管至少包括补偿有源层，所述第二发光控制晶体管至少包括第二发光控制有源层，所述补偿有源层的第二区通过第五连接电极与所述第二发光控制有源层的第一区连接；在垂直于显示基板的方向上，所述显示基板至少包括至少一个半导体层和至少一个导电层，所述补偿有源层和第二发光控制有源层设置在所述半导体层中，所述第五连接电极设置在所述导电层中。
  7. 根据权利要求5所述的显示基板，其中，所述像素驱动电路还包括数据写入晶体管，所述数据写入晶体管的第一极与数据信号线连接，所述数据写入晶体管的第二极与与所述驱动晶体管的第一极连接，所述数据写入晶体管和所述补偿晶体管分别设置在所述驱动晶体管单元列方向的两侧。
  8. 根据权利要求1所述的显示基板，其中，至少一条控制线包括发光信号线，所述发光信号线与本单元行中的所述第二发光控制晶体管连接，所述发光信号线与下一个单元行中的所述第一发光控制晶体管连接。
  9. 根据权利要求8所述的显示基板，其中，所述第一发光控制晶体管至少包括第一栅极，所述第二发光控制晶体管至少包括第二栅极，所述发光信号线与本单元行中的所述第二栅极连接，所述发光信号线通过发光信号连接线与下一个单元行中的所述第一发光控制晶体管连接。
  10. 根据权利要求9所述的显示基板，其中，在垂直于显示基板的方向上，所述显示基板包括多个导电层，所述第一栅极和所述第二栅极设置在相同的导电层中，所述第一栅极和所述发光信号线设置在不同的导电层中，所述第一栅极和所述发光信号连接线设置在不同的导电层中，所述发光信号连接线和所述发光信号线设置在不同的导电层中。
  11. 根据权利要求10所述的显示基板，其中，所述多个导电层至少包括在基底上沿着远离基底方向依次设置的第一导电层、第二导电层、第三导电层和第四导电层，所述第一栅极和所述第二栅极设置在所述第一导电层中，所述发光信号线设置在所述第三导电层中，所述发光信号线通过过孔与所述第二栅极连接，所述发光信号连接线设置在所述第四导电层中，所述发光信号连接线的第一端通过过孔与本单元行中的所述发光信号线连接，所述发光信号连接线的第二端通过过孔与下一个单元行中的所述第一栅极连接。
  12. 根据权利要求11所述的显示基板，其中，所述多个导电层还包括设置在所述第四导电层远离所述基底一侧的第五导电层，所述第一电源线设置在所述第五导电层中，所述第一电源线在显示基板平面上的正投影与所述发光信号连接线在显示基板平面上的正投影至少部分交叠。
  13. 根据权利要求1至12任一项所述的显示基板，其中，至少一个电路单元还包括沿着像素行方向延伸的第一初始信号线和沿着像素列方向延伸的第一连接线，所述第一初始信号线被配置为向所述像素驱动电路提供第一初始信号，所述第一初始信号线和所述第一连接线连接，形成传输所述第一初始信号的网状连通结构。
  14. 根据权利要求13所述的显示基板，其中，所述第一连接线在显示基板平面上的正投影与所述驱动晶体管的栅电极在显示基板平面上的正投影没有交叠。
  15. 根据权利要求13所述的显示基板，其中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的有源层和所述驱动晶体管的有源层通过有源连接线相互连接，所述第一连接线在显示基板平面上的正投影与所述有源连接线在显示基板平面上的正投影至少部分不交叠。
  16. 根据权利要求1至12任一项所述的显示基板，其中，至少一个电路单元还包括沿着像素行方向延伸的第二初始信号线和沿着像素列方向延伸的第二连接线，所述第二初始信号线被配置为向所述像素驱动电路提供第二初始信号，所述第二初始信号线和所述第二连接线连接，形成传输所述第二初始信号的网状连通结构。
  17. 根据权利要求16所述的显示基板，其中，所述第二连接线在显示基板平面上的正投影与所述驱动晶体管的栅电极在显示基板平面上的正投影没有交叠。
  18. 根据权利要求16所述的显示基板，其中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的有源层和所述驱动晶体管的有源层通过有源连接线相互连接，所述第二连接线在显示基板平面上的正投影与所述有源连接线在显示基板平面上的正投影至少部分不交叠。
  19. 根据权利要求1至12任一项所述的显示基板，其中，至少一个电路单元还包括沿着像素行方向延伸的第三连接线和沿着像素列方向延伸的第二电源线，所述第二电源线和所述第三连接线连接，形成传输第二电源信号的网状连通结构。
  20. 根据权利要求19所述的显示基板，其中，所述第二电源线在显示基板平面上的正投影与所述驱动晶体管的栅电极在显示基板平面上的正投影没有交叠。
  21. 根据权利要求19所述的显示基板，其中，所述像素驱动电路还包括补偿晶体管，所述补偿晶体管的有源层和所述驱动晶体管的有源层通过有源连接线相互连接，所述第二电源线在显示基板平面上的正投影与所述有源连接线在显示基板平面上的正投影至少部分不交叠。
  22. 根据权利要求1至12任一项所述的显示基板，其中，所述像素驱动电路还包括存储电容和第一电容；所述存储电容包括第一极板和第二极板，所述第一极板在显示基板平面上的正投影与所述第二极板在显示基板平面上的正投影至少部分交叠，所述第一极板作为所述驱动晶体管的栅电极，所述第二极板与所述第一电源线连接；所述第一电容包括第三极板和第四极板，所述第三极板在显示基板平面上的正投影与所述第四极板在显示基 板平面上的正投影至少部分交叠，所述第三极板分别与所述驱动晶体管的第一极和所述第一发光控制晶体管的第二极连接，所述第四极板与所述第一电源线连接。
  23. 根据权利要求22所述的显示基板，其中，在垂直于显示基板的方向上，所述显示基板至少包括在基底上沿着远离基底方向依次设置的半导体层、第一导电层和第二导电层，所述第三极板设置在所述半导体层中，所述第一极板设置在所述第一导电层中，所述第二极板和所述第四极板设置在所述第二导电层中。
  24. 一种显示装置，包括如权利要求1至23任一项所述的显示基板。
PCT/CN2023/121688 2023-09-26 2023-09-26 显示基板和显示装置 Ceased WO2025065261A1 (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202380010909.2A CN120112981A (zh) 2023-09-26 2023-09-26 显示基板和显示装置
PCT/CN2023/121688 WO2025065261A1 (zh) 2023-09-26 2023-09-26 显示基板和显示装置
DE112023006963.8T DE112023006963T5 (de) 2023-09-26 2023-09-26 Anzeigesubstrat und Anzeigevorrichtung
US18/842,814 US20260182176A1 (en) 2023-09-26 2023-09-26 Display Substrate and Display Apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2023/121688 WO2025065261A1 (zh) 2023-09-26 2023-09-26 显示基板和显示装置

Publications (2)

Publication Number Publication Date
WO2025065261A1 true WO2025065261A1 (zh) 2025-04-03
WO2025065261A9 WO2025065261A9 (zh) 2025-05-22

Family

ID=95204474

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2023/121688 Ceased WO2025065261A1 (zh) 2023-09-26 2023-09-26 显示基板和显示装置

Country Status (4)

Country Link
US (1) US20260182176A1 (zh)
CN (1) CN120112981A (zh)
DE (1) DE112023006963T5 (zh)
WO (1) WO2025065261A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282266A (zh) * 2014-08-26 2015-01-14 苹果公司 具有降低的电容敏感度的有机发光二极管显示器
US20160322450A1 (en) * 2015-04-28 2016-11-03 Samsung Display Co., Ltd. Organic light-emitting diode display
CN113539176A (zh) * 2021-07-29 2021-10-22 上海天马有机发光显示技术有限公司 像素电路及其驱动方法、显示面板和显示装置
CN115191036A (zh) * 2021-02-04 2022-10-14 京东方科技集团股份有限公司 阵列基板和显示装置
CN115938276A (zh) * 2021-10-05 2023-04-07 三星显示有限公司 像素和显示装置
CN116129792A (zh) * 2022-09-30 2023-05-16 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741709B (zh) * 2016-03-28 2020-03-27 苹果公司 发光二极管显示器
KR102607897B1 (ko) * 2016-11-18 2023-11-29 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102472310B1 (ko) * 2017-09-27 2022-11-30 삼성디스플레이 주식회사 유기 발광 표시 장치
US11348524B2 (en) * 2017-09-30 2022-05-31 Boe Technology Group Co., Ltd. Display substrate and display device
KR102566278B1 (ko) * 2018-08-23 2023-08-16 삼성디스플레이 주식회사 화소 회로
KR102686898B1 (ko) * 2018-12-28 2024-07-22 엘지디스플레이 주식회사 유기발광 표시장치
EP4064357A4 (en) * 2019-11-21 2022-11-30 BOE Technology Group Co., Ltd. DISPLAY PANEL AND METHOD OF MANUFACTURE THEREOF, AND DISPLAY DEVICE
CN119562597B (zh) * 2019-11-29 2026-03-10 京东方科技集团股份有限公司 显示基板和显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282266A (zh) * 2014-08-26 2015-01-14 苹果公司 具有降低的电容敏感度的有机发光二极管显示器
US20160322450A1 (en) * 2015-04-28 2016-11-03 Samsung Display Co., Ltd. Organic light-emitting diode display
CN115191036A (zh) * 2021-02-04 2022-10-14 京东方科技集团股份有限公司 阵列基板和显示装置
CN113539176A (zh) * 2021-07-29 2021-10-22 上海天马有机发光显示技术有限公司 像素电路及其驱动方法、显示面板和显示装置
CN115938276A (zh) * 2021-10-05 2023-04-07 三星显示有限公司 像素和显示装置
CN116129792A (zh) * 2022-09-30 2023-05-16 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板和显示装置

Also Published As

Publication number Publication date
CN120112981A (zh) 2025-06-06
DE112023006963T5 (de) 2026-07-09
WO2025065261A9 (zh) 2025-05-22
US20260182176A1 (en) 2026-06-25

Similar Documents

Publication Publication Date Title
WO2024260148A9 (zh) 显示基板及其制备方法、显示装置
WO2023000125A1 (zh) 显示基板及其制备方法、显示装置
WO2024027669A1 (zh) 显示基板及其制备方法、显示装置
WO2025065838A1 (zh) 显示基板及其驱动方法、显示装置
WO2023004763A1 (zh) 显示基板及其制备方法、显示装置
CN115835701A (zh) 显示基板及其制备方法、显示装置
WO2023159353A1 (zh) 显示基板及其制备方法、显示装置
CN116129792A (zh) 像素电路及其驱动方法、显示基板和显示装置
WO2025175995A1 (zh) 显示基板及其制备方法、显示装置
WO2024092434A1 (zh) 显示基板及其制备方法、显示装置
WO2023206462A1 (zh) 显示基板及其制备方法、显示装置
WO2023205997A1 (zh) 显示基板及其制备方法、显示装置
WO2023159511A1 (zh) 显示基板及其制备方法、显示装置
WO2025086910A9 (zh) 显示基板及其制备方法、显示装置
WO2023226050A1 (zh) 显示基板及其制备方法、显示装置
WO2025065261A9 (zh) 显示基板和显示装置
WO2025081415A1 (zh) 显示基板及其制备方法、显示装置
WO2025180146A1 (zh) 显示基板及其制备方法、显示装置
WO2026007690A1 (zh) 显示基板及其制备方法、显示装置
WO2026066719A1 (zh) 显示基板及其制备方法、显示装置
WO2025185436A1 (zh) 显示基板及其制备方法、显示装置
WO2026081715A1 (zh) 显示基板及其制备方法、显示装置
WO2026000151A9 (zh) 显示基板及其制备方法、显示装置
WO2025086285A1 (zh) 显示基板及其制备方法、显示装置
WO2025218405A1 (zh) 显示基板及其制备方法、显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 202380010909.2

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 18842814

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23953420

Country of ref document: EP

Kind code of ref document: A1

WWP Wipo information: published in national office

Ref document number: 202380010909.2

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 112023006963

Country of ref document: DE

WWP Wipo information: published in national office

Ref document number: 18842814

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 112023006963

Country of ref document: DE