WO2025041294A1 - 入力回路 - Google Patents

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    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Definitions

  • This disclosure relates to an input circuit (hereinafter simply referred to as "input circuit") that receives a signal from outside an LSI.
  • Patent Document 1 discloses an input circuit equipped with the above-mentioned conversion circuit.
  • an input circuit is needed that can convert the input signal to an appropriate voltage and prevent the transistors from deteriorating over time, even as the transistor's withstand voltage continues to decline.
  • the present invention aims to solve the above problems.
  • An input circuit includes an input buffer, a first voltage conversion circuit, a second voltage conversion circuit, and a third voltage conversion circuit.
  • the input buffer includes a first transistor of a first conductivity type having a source connected to a first power supply, a drain connected to a first node, and a gate connected to a second node, a second transistor of a first conductivity type having a source connected to the first node, a drain connected to an output terminal, and a gate connected to a third node, a third transistor of a second conductivity type having a source connected to a second power supply, a drain connected to a fourth node, and a gate connected to a fifth node, and a fourth transistor of a second conductivity type having a source connected to the fourth node, a drain connected to the output terminal, and a gate connected to the third node.
  • the first voltage conversion circuit includes a fifth transistor of a first conductivity type provided between an input terminal and the second node and having a gate connected to a first bias power supply, and a sixth transistor of a first conductivity type provided between the first bias power supply and the second node and having a gate connected to the input terminal.
  • the second voltage conversion circuit is provided between the input terminal and the fifth node and includes a seventh transistor of a second conductivity type having a gate connected to a second bias power supply, and an eighth transistor of a second conductivity type having a gate connected to the input terminal and between the second bias power supply and the fifth node.
  • the third voltage conversion circuit is provided between the second node and the third node and includes a ninth transistor of a second conductivity type having a gate connected to the second bias power supply, and a tenth transistor of a second conductivity type having a gate connected to the second node and between the second bias power supply and the third node.
  • This disclosure makes it possible to prevent deterioration of transistors over time.
  • FIG. 1 is a circuit diagram showing a configuration example of an input circuit according to a first embodiment
  • FIG. 1 is a diagram showing an example of a voltage transition during operation of the input circuit according to the first embodiment
  • FIG. 11 is a circuit diagram showing a configuration example of an input circuit according to a second embodiment
  • FIG. 13 is a circuit diagram showing a configuration example of an input circuit according to a third embodiment
  • FIG. 13 is a circuit diagram showing a configuration example of an input circuit according to a fourth embodiment
  • FIG. 13 is a circuit diagram showing a configuration example of an input circuit according to a fifth embodiment
  • FIG. 13 is a diagram showing an example of a voltage transition during operation of the input circuit according to the fifth embodiment
  • FIG. 13 is a circuit diagram showing a configuration example of an input circuit according to a sixth embodiment
  • FIG. 13 is a circuit diagram showing a configuration example of an input circuit according to a seventh embodiment
  • FIG. 13 is a circuit diagram showing a configuration example of an input circuit according to an eighth embodiment.
  • the same reference numerals may be used to refer to a power supply node and a power supply voltage supplied to the power supply node.
  • the same reference numerals may be used to refer to a terminal and a signal passing through the terminal, and a node and a signal passing through the node.
  • LSIs are broadly classified into internal circuits that drive relatively low-voltage transistors at low voltages, and interface circuits that drive relatively high-voltage transistors at high voltages when sending and receiving signals from outside the LSI.
  • the input circuits disclosed herein are primarily included in interface circuits.
  • the input circuit 10 includes an input buffer 4, a first voltage conversion circuit 1, a second voltage conversion circuit 2, and a third voltage conversion circuit 3.
  • the input buffer 4 includes a P-type (corresponding to a first conductivity type) transistor P1 and a P-type transistor P2 connected in series between a power supply VDD (corresponding to a first power supply) and an output terminal OUT, and an N-type (corresponding to a second conductivity type) transistor N2 and an N-type transistor N1 connected in series between the output terminal OUT and a ground VSS (corresponding to a second power supply).
  • the gates of transistors P1 and P2 are independent, and the gates of transistors N1 and N2 are independent.
  • the gates of transistors P2 and N2 are connected to node Ld (corresponding to the third node).
  • Transistor P1 (corresponding to the first transistor) has a source connected to the power supply VDD, a drain connected to node Le (corresponding to the first node), and a gate connected to node La (corresponding to the second node).
  • Transistor P2 (corresponding to the second transistor) has a source connected to node Le, a drain connected to the output terminal OUT, and a gate connected to node Ld.
  • Transistor N1 (corresponding to the third transistor) has a source connected to ground VSS, a drain connected to node Lf (corresponding to the fourth node), and a gate connected to node Lb (corresponding to the fifth node).
  • Transistor N2 (corresponding to the fourth transistor) has a source connected to node Lf, a drain connected to the output terminal OUT, and a gate connected to node Ld.
  • the first voltage conversion circuit 1 is provided between an input terminal IN and a node La, and includes a P-type transistor P3 and a P-type transistor P4.
  • the voltage of an input signal IN input to the input terminal IN changes between a voltage VSS and a voltage VDD.
  • Transistor P3 (corresponding to the fifth transistor) is provided between the input terminal IN and node La, and its gate is connected to the bias power supply VbiasP (corresponding to the first bias power supply).
  • Transistor P4 (corresponding to the sixth transistor) is provided between the bias power supply VbiasP and node La, and its gate is connected to the input terminal IN.
  • the power supply voltage of the bias power supply VbiasP is higher than the power supply voltage of the ground VSS, and is equal to or lower than the power supply voltage of the bias power supply VbiasN described below.
  • the power supply voltage of the bias power supply VbiasN is lower than the power supply voltage of the power supply VDD. In other words, the relationship between the power supply voltages is VSS ⁇ VbiasP ⁇ VbiasN ⁇ VDD.
  • the second voltage conversion circuit 2 is provided between the input terminal IN and a node Lb, and includes an N-type transistor N3 and an N-type transistor N4.
  • Transistor N3 (corresponding to the seventh transistor) is provided between the input terminal IN and node Lb, and its gate is connected to the bias power supply VbiasN (corresponding to the second bias power supply).
  • Transistor N4 (corresponding to the eighth transistor) is provided between the bias power supply VbiasN and node Lb, and its gate is connected to the input terminal IN.

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Abstract

入力回路（１０）は、入力バッファ（４）と、第１電圧変換回路（１）と、第２電圧変換回路（２）と、第３電圧変換回路（３）を備える。入力バッファ（４）は、第１電源と出力端子（ＯＵＴ）との間に直列接続された第１および第２トランジスタと、第２電源と出力端子（ＯＵＴ）との間に直列接続された第３および第４トランジスタとを備える。第１電圧変換回路（１）は、入力端子（ＩＮ）と第１トランジスタのゲートに接続された第２ノードとの間に設けられる。第２電圧変換回路（２）は、入力端子（ＩＮ）と第３トランジスタのゲートに接続された第５ノードとの間に設けられる。第３電圧変換回路（３）は、第２ノードと、第２トランジスタのゲートおよび第４トランジスタのゲートに接続された第３ノードとの間に設けられる。

Description

入力回路
　本開示は、ＬＳＩ外部からの信号を受信する入力回路（以下、単に「入力回路」という）に関する。
　ＬＳＩを構成するトランジスタの微細化により、トランジスタが耐え得る電圧ストレス（以下、単に「耐圧」という）の低下が進んでいる。そうすると、入力回路には、ＬＳＩの外部からトランジスタの耐圧を超える電圧の信号が入力される場合がある。そこで、ＬＳＩ外部から入力された入力信号の電圧を、トランジスタの耐圧を超えない電圧に変換する変換回路を有する入力回路が知られている。
  例えば、特許文献１には、上記の変換回路が設けられた入力回路が開示されている。
米国登録第１１１９０１８７号明細書
　しかし、半導体デバイスの微細化が進み、トランジスタの耐圧が更に低下すると、耐圧を超える電圧が入力されてトランジスタの経年劣化を生じる場合がある。
　そこで、トランジスタの耐圧の低下が進んでも、入力信号を適切な電圧に変換し、トランジスタの経年劣化を防ぐ入力回路が必要となる。
　本願発明は、上記の課題を解決することを目的とする。
　本開示の一態様に係る入力回路は、入力バッファと、第１電圧変換回路と、第２電圧変換回路と、第３電圧変換回路とを備える。前記入力バッファは、ソースが第１電源に接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第１導電型の第１トランジスタと、ソースが前記第１ノードに接続され、ドレインが出力端子に接続され、ゲートが第３ノードに接続された第１導電型の第２トランジスタと、ソースが第２電源に接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第２導電型の第３トランジスタと、ソースが前記第４ノードに接続され、ドレインが前記出力端子に接続され、ゲートが前記第３ノードに接続された第２導電型の第４トランジスタとを備える。前記第１電圧変換回路は、入力端子と前記第２ノードとの間に設けられ、ゲートが第１バイアス電源に接続された第１導電型の第５トランジスタと、前記第１バイアス電源と前記第２ノードとの間に設けられ、ゲートが前記入力端子に接続された第１導電型の第６トランジスタとを備える。前記第２電圧変換回路は、前記入力端子と前記第５ノードとの間に設けられ、ゲートが第２バイアス電源に接続された第２導電型の第７トランジスタと、前記第２バイアス電源と前記第５ノードとの間に設けられ、ゲートが前記入力端子に接続された第２導電型の第８トランジスタとを備える。前記第３電圧変換回路は、前記第２ノードと前記第３ノードとの間に設けられ、ゲートが前記第２バイアス電源に接続された第２導電型の第９トランジスタと、前記第２バイアス電源と前記第３ノードとの間に設けられ、ゲートが前記第２ノードに接続された第２導電型の第１０トランジスタとを備える、という構成にした。
　本開示によると、トランジスタの経年劣化を防ぐことができる。
第１の実施形態に係る入力回路の構成例を示す回路図 第１の実施形態に係る入力回路の動作時の電圧遷移の一例を示す図 第２の実施形態に係る入力回路の構成例を示す回路図 第３の実施形態に係る入力回路の構成例を示す回路図 第４の実施形態に係る入力回路の構成例を示す回路図 第５の実施形態に係る入力回路の構成例を示す回路図 第５の実施形態に係る入力回路の動作時の電圧遷移の一例を示す図 第６の実施形態に係る入力回路の構成例を示す回路図 第７の実施形態に係る入力回路の構成例を示す回路図 第８の実施形態に係る入力回路の構成例を示す回路図
　以下、実施形態について、図面を参照して説明する。なお、以下の説明において、電源ノードとその電源ノードに供給される電源電圧とについて、同じ符号を用いて説明する場合がある。また、端子とその端子を通る信号およびノードとそのノードを通る信号について、同じ符号を用いて説明する場合がある。
　ＬＳＩは、比較的耐圧の低いトランジスタを低電圧で駆動する内部回路と、ＬＳＩ外部との信号の送受信において比較的耐圧の高いトランジスタを高電圧で駆動するインターフェース回路に大きく分類される。本開示に係る入力回路は、主にインターフェース回路に含まれる。
　＜第１の実施形態＞
　図１を参照しつつ、本実施形態に係る入力回路１０について説明する。
　本実施形態に係る入力回路１０は、入力バッファ４と、第１電圧変換回路１と、第２電圧変換回路２と、第３電圧変換回路３とを備える。
　－入力バッファ－
　入力バッファ４は、電源ＶＤＤ（第１電源に相当）と出力端子ＯＵＴとの間に直列に接続されたＰ型（第１導電型に相当）のトランジスタＰ１およびＰ型のトランジスタＰ２と、出力端子ＯＵＴとグランドＶＳＳ（第２電源に相当）との間に直列に接続されたＮ型（第２導電型に相当）のトランジスタＮ２およびＮ型のトランジスタＮ１とを備える。
　本開示の入力バッファ４では、トランジスタＰ１とトランジスタＰ２とのゲートを独立させ、トランジスタＮ１とトランジスタＮ２とのゲートを独立させている。そして、トランジスタＰ２のゲートと、トランジスタＮ２のゲートとがノードＬｄ（第３ノードに相当）に接続されている。
　トランジスタＰ１（第１トランジスタに相当）は、ソースが電源ＶＤＤに接続され、ドレインがノードＬｅ（第１ノードに相当）に接続され、ゲートがノードＬａ（第２ノードに相当）に接続される。トランジスタＰ２（第２トランジスタに相当）は、ソースがノードＬｅに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートがノードＬｄに接続される。トランジスタＮ１（第３トランジスタに相当）は、ソースがグランドＶＳＳに接続され、ドレインがノードＬｆ（第４ノードに相当）に接続され、ゲートがノードＬｂ（第５ノードに相当）に接続される。トランジスタＮ２（第４トランジスタに相当）は、ソースがノードＬｆに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートがノードＬｄに接続される。
　－第１電圧変換回路－
　第１電圧変換回路１は、入力端子ＩＮとノードＬａとの間に設けられ、Ｐ型のトランジスタＰ３とＰ型のトランジスタＰ４とを備える。入力端子ＩＮに入力される入力信号ＩＮの電圧は、電圧ＶＳＳから電圧ＶＤＤの間で変化する。
　トランジスタＰ３（第５トランジスタに相当）は、入力端子ＩＮとノードＬａとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＰ（第１バイアス電源に相当）に接続される。トランジスタＰ４（第６トランジスタに相当）は、バイアス電源ＶｂｉａｓＰとノードＬａとの間に設けられ、ゲートが入力端子ＩＮに接続される。
　バイアス電源ＶｂｉａｓＰの電源電圧は、グランドＶＳＳの電源電圧より高く、後述するバイアス電源ＶｂｉａｓＮの電源電圧以下である。そして、バイアス電源ＶｂｉａｓＮの電源電圧は、電源ＶＤＤの電源電圧未満である。すなわち、各電源電圧の関係は、ＶＳＳ＜ＶｂｉａｓＰ≦ＶｂｉａｓＮ＜ＶＤＤである。
　－第２電圧変換回路－
　第２電圧変換回路２は、入力端子ＩＮとノードＬｂとの間に設けられ、Ｎ型のトランジスタＮ３とＮ型のトランジスタＮ４とを備える。
　トランジスタＮ３（第７トランジスタに相当）は、入力端子ＩＮとノードＬｂとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＮ（第２バイアス電源に相当）に接続される。トランジスタＮ４（第８トランジスタに相当）は、バイアス電源ＶｂｉａｓＮとノードＬｂとの間に設けられ、ゲートが入力端子ＩＮに接続される。
　－第３電圧変換回路－
　第３電圧変換回路３は、ノードＬａとノードＬｄとの間に設けられ、Ｎ型のトランジスタＮ５とＮ型のトランジスタＮ６とを備える。第３電圧変換回路３の構成は、第２電圧変換回路２と同じである。
　トランジスタＮ５（第９トランジスタに相当）は、ノードＬａとノードＬｄとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＮに接続される。トランジスタＮ６（第１０トランジスタに相当）は、バイアス電源ＶｂｉａｓＮとノードＬｄとの間に設けられ、ゲートがノードＬａに接続される。
　－入力回路の動作－
　次に、入力回路１０の動作について説明する。以下の説明において、各端子および各ノードの電圧について、「（端子名またはノード名）＝（電圧を示す符号）」のように表記する。具体的に、入力端子ＩＮの電圧がＶＤＤ（電源ＶＤＤの電圧）の場合、ＩＮ＝ＶＤＤと表記する。同様に、ノードＬａの電圧がＶｂｉａｓＰ（第１バイアス電源の電圧）の場合、Ｌａ＝ＶｂｉａｓＰと表記する。他の実施形態についても同様とする。
　ＩＮ＝ＶＳＳのとき、トランジスタＰ３がオフするとともにトランジスタＰ４がオンして、Ｌａ=ＶｂｉａｓＰとなる。そうすると、トランジスタＮ５がオンするとともにトランジスタＮ６がオフし、Ｌｄ=ＶｂｉａｓＰとなる。また、トランジスタＮ３がオンするとともにトランジスタＮ４がオフしてＬｂ＝ＶＳＳとなる。これにより、トランジスタＰ１およびトランジスタＰ２がオンし、トランジスタＮ１がオフしてＯＵＴ＝ＶＤＤとなる。
　ＩＮ＝ＶＤＤのとき、トランジスタＰ３がオンするとともにトランジスタＰ４がオフして、Ｌａ＝ＶＤＤとなる。そうすると、トランジスタＮ５がオフするとともにトランジスタＮ６がオンしてＬｄ＝ＶｂｉａｓＮとなる。また、トランジスタＮ３がオフするとともにトランジスタＮ４がオンしてＬｂ＝ＶｂｉａｓＮとなる。これにより、トランジスタＰ１がオフし、トランジスタＮ１およびトランジスタＮ２がオンしてＯＵＴ＝ＶＳＳとなる。
　以下の表１は、ＩＮ＝ＶＳＳおよびＩＮ＝ＶＤＤのときの各ノードの電圧を示している。また、図２には、時刻ｔ１から時刻ｔ２にかけて入力信号ＩＮがＶＳＳからＶＤＤに線形的に変化し、その後、時刻ｔ３から時刻ｔ４にかけて入力信号ＩＮがＶＤＤからＶＳＳに線形的に変化した場合における各ノードの電圧の遷移を示している。
　表１に示すように、各トランジスタの端子間電圧は、ＶＤＤ、ＶｂｉａｓＰおよびＶｂｉａｓＮに依存する。具体的に、ＩＮ＝ＶＤＤのとき、トランジスタＰ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、ＶｂｉａｓＮとなる。また、ＩＮ＝ＶＳＳのとき、トランジスタＮ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、“ＶＤＤ－ＶｂｉａｓＰ”となる。また、図２にも示すように、特許文献１のトランジスタＭ２，Ｍ３のゲート（Ｘ，Ｙ）の電圧範囲に相当するノードＬｄの電圧は、ＶｂｉａｓＰからＶｂｉａｓＮの間で遷移する。
　これにより、例えば、トランジスタＰ２およびトランジスタＮ２の耐圧を超えないように、ＶｂｉａｓＰおよびＶｂｉａｓＮの値（バイアス電源電圧値）を決定することにより、トランジスタの経年劣化を防ぐことができる。また、微細化が進む半導体デバイスにおいて、トランジスタの耐圧が更に低下しても、同様に経年劣化を防ぐことができる。
 なお、本実施形態において、各トランジスタの耐圧を超えなければ、ＶｂｉａｓＰ＝ＶｂｉａｓＮにできる。さらに、バイアス電源ＶｂｉａｓＰおよび／またはバイアス電源ＶｂｉａｓＮを内部回路の電圧に置き換えることができる。これにより、電源数の削減が可能である。また、本実施形態に係る入力回路１０は、内部回路と同じ低耐圧のトランジスタで回路を構成することができるため、高耐圧のトランジスタがない半導体デバイスにおいても、適用が可能という特徴がある。後述する実施形態についても同様である。
　＜第２の実施形態＞
　次に、図３を参照しつつ、本実施形態に係る入力回路１０について説明する。図３では、図１と対応する構成要素について、同一の符号を付している。ただし、本実施形態（図３）において、第１の実施形態（図１）と共通の符号を付している構成要素を限定する意図はない。すなわち、本実施形態と第１の実施形態で共通の符号を付している構成要素について電圧、特性等が互いに異なってもよい。本実施形態と他の実施形態との関係および他の実施形態同士の関係についても同様である。
　また、以下の説明では、第１の実施形態との相違点を中心に説明するものとし、重複する説明を省略する場合がある。
　本実施形態では、図３に示すように、第３電圧変換回路３の構成が第１の実施形態（図１）と異なる。本実施形態では、トランジスタに関し、Ｎ型のトランジスタが第１導電型のトランジスタに相当し、Ｐ型のトランジスタが第２導電型のトランジスタに相当する。電源に関し、グランドＶＳＳが第１電源に相当し、電源ＶＤＤが第２電源に相当し、バイアス電源ＶｂｉａｓＮが第１バイアス電源に相当し、バイアス電源ＶｂｉａｓＰが第２バイアス電源に相当する。ノードに関し、ノードＬｆが第１ノードに相当し、ノードＬｂが第２ノードに相当し、ノードＬｄが第３ノードに相当し、ノードＬｅが第４ノードに相当し、ノードＬａが第５ノードに相当する。
　－第３電圧変換回路－
　第３電圧変換回路３は、ノードＬｂとノードＬｄとの間に設けられ、Ｐ型のトランジスタＰ５と、Ｐ型のトランジスタＰ６とを備える。第３電圧変換回路３の構成は、第１電圧変換回路１と同じである。
　トランジスタＰ５（第９トランジスタに相当）は、ノードＬｂとノードＬｄとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＰに接続される。トランジスタＰ６（第１０トランジスタに相当）は、バイアス電源ＶｂｉａｓＰとノードＬｄとの間に設けられ、ゲートがノードＬｂに接続される。
　なお、本実施形態では、入力バッファ４において、トランジスタＮ１は、第１導電型の第１トランジスタに相当し、トランジスタＮ２は、第１導電型の第２トランジスタに相当する。トランジスタＰ１は、第２導電型の第３トランジスタに相当し、トランジスタＰ２は、第２導電型の第４トランジスタに相当する。
　第１電圧変換回路１（第２電圧変換回路に相当）において、トランジスタＰ３は、第２導電型の第７トランジスタに相当し、トランジスタＰ４は、第２導電型の第８トランジスタに相当する。
　第２電圧変換回路２（第１電圧変換回路に相当）において、トランジスタＮ３は、第１導電型の第５トランジスタに相当し、トランジスタＮ４は、第１導電型の第６トランジスタに相当する。
　－入力回路の動作－
　次に、入力回路１０の動作について説明する。
　ＩＮ＝ＶＳＳのとき、トランジスタＮ３がオンするとともにトランジスタＮ４がオフしてＬｂ＝ＶＳＳとなる。そうすると、トランジスタＰ５がオフするとともにトランジスタＰ６がオンし、Ｌｄ=ＶｂｉａｓＰとなる。また、トランジスタＰ３がオフするとともにトランジスタＰ４がオンして、Ｌａ=ＶｂｉａｓＰとなる。これにより、トランジスタＰ１およびトランジスタＰ２がオンし、トランジスタＮ１がオフしてＯＵＴ＝ＶＤＤとなる。
　ＩＮ＝ＶＤＤのとき、トランジスタＮ３がオフするとともにトランジスタＮ４がオンしてＬｂ＝ＶｂｉａｓＮとなる。そうすると、トランジスタＰ５がオンするとともにトランジスタＰ６がオフしてＬｄ＝ＶｂｉａｓＮとなる。また、トランジスタＰ３がオンするとともにトランジスタＰ４がオフして、Ｌａ＝ＶＤＤとなる。これにより、トランジスタＰ１がオフし、トランジスタＮ１およびトランジスタＮ２がオンしてＯＵＴ＝ＶＳＳとなる。
　以下の表２は、ＩＮ＝ＶＳＳおよびＩＮ＝ＶＤＤのときの各ノードの電圧を示している。
　表２に示すように、入力電圧ＩＮに対する各ノードの電圧は、第１の実施形態と同じになる。図示は省略するが、各ノードの電圧遷移についても図２の波形と同様であり、第１の実施形態と同様の効果が得られる。
　すなわち、本実施形態によると、第１の実施形態と同様に、各トランジスタの端子間電圧は、ＶＤＤ、ＶｂｉａｓＰおよびＶｂｉａｓＮに依存する。具体的に、ＩＮ＝ＶＤＤのとき、トランジスタＰ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、ＶｂｉａｓＮとなる。また、ＩＮ＝ＶＳＳのとき、トランジスタＮ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、“ＶＤＤ－ＶｂｉａｓＰ”となる。
　これにより、例えば、トランジスタＰ２およびトランジスタＮ２の耐圧を超えないように、ＶｂｉａｓＰおよびＶｂｉａｓＮの値（バイアス電源電圧値）を決定することにより、トランジスタの経年劣化を防ぐことができる。また、微細化が進む半導体デバイスにおいて、トランジスタの耐圧が更に低下しても、同様に経年劣化を防ぐことができる。
　＜第３の実施形態＞
　次に、図４を参照しつつ、本実施形態に係る入力回路１０について説明する。図４では、図１と対応する構成要素について、同一の符号を付している。また、以下の説明では、第１の実施形態との相違点を中心に説明するものとし、重複する説明を省略する場合がある。
　第１の実施形態では、第３電圧変換回路３がノードＬａに接続されるので、ノードＬａを駆動する第１電圧変換回路１の負荷が、ノードＬｂを駆動する第２電圧変換回路２の負荷に比べて大きくなる。そのため、ノードＬａを伝搬する信号が、ノードＬｂの信号に対して遅延を生じる場合がある。そこで、本実施形態は、上記の課題を解決するように構成されている。
　具体的には、図４に示すように、第３電圧変換回路３の構成および接続先が第１の実施形態（図１）と異なる。
　－第３電圧変換回路－
　第３電圧変換回路３は、入力端子ＩＮとノードＬｄとの間に設けられ、第２の実施形態に係る第３電圧変換回路３と同じ回路構成の第２変換回路３２と、第１の実施形態に係る第３電圧変換回路３と同じ回路構成の第１変換回路３１とが直列に接続された構成になっている。
　第２変換回路３２は、入力端子ＩＮとノードＬｃ（第６ノードに相当）との間に設けられ、Ｐ型のトランジスタＰ５と、Ｐ型のトランジスタＰ６とを備える。トランジスタＰ５（第９トランジスタに相当）は、入力端子ＩＮとノードＬｃとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＰに接続される。トランジスタＰ６（第１０トランジスタに相当）は、バイアス電源ＶｂｉａｓＰとノードＬｃとの間に設けられ、ゲートが入力端子ＩＮに接続される。
　第１変換回路３１は、ノードＬｃとノードＬｄとの間に設けられ、Ｎ型のトランジスタＮ５と、Ｎ型のトランジスタＮ６とを備える。トランジスタＮ５（第１１トランジスタに相当）は、ノードＬｃとノードＬｄとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＮに接続される。トランジスタＮ６（第１２トランジスタに相当）は、バイアス電源ＶｂｉａｓＮとノードＬｄとの間に設けられ、ゲートがノードＬｃに接続される。
　－入力回路の動作－
　次に、入力回路１０の動作について説明する。ここで、第１電圧変換回路１、第２電圧変換回路２および入力バッファ４の回路構成は、第１の実施形態と同じなので、ノードＬａおよびノードＬｂの状態は、第１の実施形態と同じになる。
　また、第２変換回路３２の構成は、第１電圧変換回路１と同じなので、ノードＬａの状態とノードＬｃの状態とは同じになる。さらに、第２変換回路３２と第１変換回路３１との直列回路は、図１における第１電圧変換回路１と第３電圧変換回路３の直列回路と同じ回路構成である。したがって、本実施形態のノードＬｄの状態は、第１の実施形態に係るノードＬｄの状態と同じになる。
　以下の表３は、ＩＮ＝ＶＳＳおよびＩＮ＝ＶＤＤのときの各ノードの電圧を示している。
　以上のように、本実施形態によると、第１の実施形態と同様に、各トランジスタの端子間電圧は、ＶＤＤ、ＶｂｉａｓＰおよびＶｂｉａｓＮに依存する。具体的に、ＩＮ＝ＶＤＤのとき、トランジスタＰ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、ＶｂｉａｓＮとなる。また、ＩＮ＝ＶＳＳのとき、トランジスタＮ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、“ＶＤＤ－ＶｂｉａｓＰ”となる。
　これにより、例えば、トランジスタＰ２およびトランジスタＮ２の耐圧を超えないように、ＶｂｉａｓＰおよびＶｂｉａｓＮの値（バイアス電源電圧値）を決定することにより、トランジスタの経年劣化を防ぐことができる。また、微細化が進む半導体デバイスにおいて、トランジスタの耐圧が更に低下しても、同様に経年劣化を防ぐことができる。
　さらに、第３電圧変換回路３を、入力端子ＩＮとノードＬｄと間に接続することで、第１電圧変換回路１の負荷を軽減し、ノードＬｂの信号に対するノードＬａの信号遅延を軽減することができる。これにより、回路を伝搬する信号の遅延時間を短縮し、入力回路１０の動作速度を速めることができる。
　＜第４の実施形態＞
　次に、図５を参照しつつ、本実施形態に係る入力回路１０について説明する。図５では、図３と対応する構成要素について、同一の符号を付している。また、以下の説明では、第２の実施形態との相違点を中心に説明するものとし、重複する説明を省略する場合がある。
　第２の実施形態は、第３電圧変換回路３がノードＬｂに接続されるので、ノードＬｂを駆動する第２電圧変換回路２の負荷が、ノードＬａを駆動する第１電圧変換回路１の負荷に比べて大きくなる。そのため、ノードＬｂを伝搬する信号が、ノードＬａの信号に対して遅延を生じる場合がある。そこで、本実施形態は、上記の課題を解決するように構成されている。
　具体的には、図５に示すように、第３電圧変換回路３の構成および接続先が第２の実施形態（図３）と異なる。
　－第３電圧変換回路－
　第３電圧変換回路３は、入力端子ＩＮとノードＬｄとの間に設けられ、第１の実施形態に係る第３電圧変換回路３と同じ回路構成の第１変換回路３１と、第２の実施形態に係る第３電圧変換回路３と同じ回路構成の第２変換回路３２とが直列に接続された構成になっている。
　第１変換回路３１は、入力端子ＩＮとノードＬｃ（第６ノードに相当）との間に設けられ、Ｎ型のトランジスタＮ５と、Ｎ型のトランジスタＮ６とを備える。トランジスタＮ５（第９トランジスタに相当）は、入力端子ＩＮとノードＬｃとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＮに接続される。トランジスタＮ６（第１０トランジスタに相当）は、バイアス電源ＶｂｉａｓＮとノードＬｃとの間に設けられ、ゲートが入力端子ＩＮに接続される。
　第２変換回路３２は、ノードＬｃとノードＬｄとの間に設けられ、Ｐ型のトランジスタＰ５と、Ｐ型のトランジスタＰ６とを備える。トランジスタＰ５（第１１トランジスタに相当）は、ノードＬｃとノードＬｄとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＰに接続される。トランジスタＰ６（第１２トランジスタに相当）は、バイアス電源ＶｂｉａｓＰとノードＬｄとの間に設けられ、ゲートがノードＬｃに接続される。
　－入力回路の動作－
　次に、入力回路１０の動作について説明する。ここで、第１電圧変換回路１、第２電圧変換回路２および入力バッファ４の回路構成は、第２の実施形態と同じなので、ノードＬａおよびノードＬｂの状態は、第２の実施形態と同じになる。
　また、第１変換回路３１の構成は、第２電圧変換回路２と同じなので、ノードＬｂの状態とノードＬｃの状態とは同じになる。さらに、第１変換回路３１と第２変換回路３２との直列回路は、図３における第２電圧変換回路２と第３電圧変換回路３の直列回路と同じ回路構成である。したがって、本実施形態のノードＬｄの状態は、第２の実施形態に係るノードＬｄの状態と同じになる。
　以下の表４は、ＩＮ＝ＶＳＳおよびＩＮ＝ＶＤＤのときの各ノードの電圧を示している。
　以上のように、本実施形態によると、第２の実施形態と同様に、各トランジスタの端子間電圧は、ＶＤＤ、ＶｂｉａｓＰおよびＶｂｉａｓＮに依存する。具体的に、ＩＮ＝ＶＤＤのとき、トランジスタＰ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、ＶｂｉａｓＮとなる。また、ＩＮ＝ＶＳＳのとき、トランジスタＮ２のゲート・ドレイン間電圧、すなわち、ノードＬｄと出力端子ＯＵＴとの電位差は、“ＶＤＤ－ＶｂｉａｓＰ”となる。
　＜第５の実施形態＞
　次に、図６を参照しつつ、本実施形態に係る入力回路１０について説明する。図６では、図１と対応する構成要素について、同一の符号を付している。また、以下の説明では、第１の実施形態との相違点を中心に説明するものとし、重複する説明を省略する場合がある。
　第１の実施形態では、入力電圧ＩＮがＶＳＳからＶＤＤへの遷移中に、トランジスタＰ４は、“ＩＮ≦ＶｂｉａｓＰ－Ｖｔｈｐ(Ｖｔｈｐ＝Ｐ型トランジスタの閾値)”でオンし、オンするとバイアス電源ＶｂｉａｓＰとノードＬａとが導通する。トランジスタＰ３は、“ＩＮ≧ＶｂｉａｓＰ＋Ｖｔｈｐ”でオンし、オンすると入力端子ＩＮとノードＬａとが導通する。また、“ＶｂｉａｓＰ－Ｖｔｈｐ＜ＩＮ＜ＶｂｉａｓＰ＋Ｖｔｈｐ”の期間は、トランジスタＰ３およびトランジスタＰ４がともにオフする。トランジスタＮ３は、“ＩＮ≦ＶｂｉａｓＮ－Ｖｔｈｎ（Ｖｔｈｎ＝Ｎ型トランジスタの閾値)”でオンし、オンすると入力端子ＩＮとノードＬｂとが導通する。トランジスタＮ４は“ＩＮ≧ＶｂｉａｓＮ＋Ｖｔｈｎ”でオンし、オンするとバイアス電源ＶｂｉａｓＮとノードＬｂとが導通する。また、“ＶｂｉａｓＮ－Ｖｔｈｎ＜ＩＮ＜ＶｂｉａｓＮ＋Ｖｔｈｎ”の期間は、トランジスタＮ３およびトランジスタＮ４がともにオフする。同様に、トランジスタＮ５およびトランジスタＮ６は、“ＶｂｉａｓＮ－Ｖｔｈｎ＜Ｌａ＜ＶｂｉａｓＮ＋Ｖｔｈｎ”の期間においてともにオフする。そして、それぞれの電圧変換回路１～３において、上記トランジスタがオフする期間は信号を伝搬しない。そうすると、図２の破線の丸印で示すように、各ノードＬａ，Ｌｂ，Ｌｄの遷移が停滞または不安定になる場合がある。その結果として、出力端子ＯＵＴの信号変化が遅れる場合がある。そこで、本実施形態は、上記の課題を解決するように構成されている。
　本実施形態では、図１の回路構成と比較して、第１バッファ回路Ｂ１と第２バッファ回路Ｂ２が追加されている。また、第１電圧変換回路１、第２電圧変換回路２および第３電圧変換回路３にトランジスタが追加されている。
　－第１バッファ回路－
　第１バッファ回路Ｂ１は、Ｐ型のトランジスタＰ１１と、第１インバータＩＮＶ１とを備える。トランジスタＰ１１（第１１のトランジスタに相当）は、ソースがノードＬｅに接続され、ドレインがバイアス電源ＶｂｉａｓＰに接続され、ゲートが出力端子ＯＵＴに接続される。第１インバータＩＮＶ１は、ノードＬｅとノードＬｇ（第６ノードに相当）との間に設けられる。第１インバータＩＮＶ１は、第１電源端子Ｔ１１が電源ＶＤＤに接続され、第２電源端子Ｔ１２がバイアス電源ＶｂｉａｓＰに接続される。
　－第２バッファ回路－
　第２バッファ回路Ｂ２は、Ｎ型のトランジスタＮ１３と、第２インバータＩＮＶ２とを備える。トランジスタＮ１３（第１２のトランジスタに相当）は、ソースがノードＬｆに接続され、ドレインがバイアス電源ＶｂｉａｓＮに接続され、ゲートが出力端子ＯＵＴに接続される。第２インバータＩＮＶ２は、ノードＬｆとノードＬｈ（第７ノードに相当）との間に設けられる。第２インバータＩＮＶ２は、第１電源端子Ｔ２１がバイアス電源ＶｂｉａｓＮに接続され、第２電源端子Ｔ２２がグランドＶＳＳに接続される。
　第１電圧変換回路１は、第１の実施形態の回路構成に加えて、入力端子ＩＮとノードＬａとの間に設けられ、ゲートがノードＬｈに接続されたＮ型のトランジスタＮ７（第１３トランジスタに相当）をさらに備える。第２電圧変換回路２は、入力端子ＩＮとノードＬｂとの間に設けられ、ゲートがノードＬｇに接続されたＰ型のトランジスタＰ７（第１４トランジスタに相当）をさらに備える。第３電圧変換回路３は、ノードＬａとノードＬｄとの間に設けられ、ゲートがノードＬｇに接続されたＰ型のトランジスタＰ８（第１５トランジスタに相当）とを備える。
　－入力回路の動作－
　次に、入力回路１０の動作について、図７を参照しつつ説明する。ここでは、第１実施形態との相違点を中心に説明する。
　まず、時刻ｔ１のＩＮ＝ＶＳＳのとき、トランジスタＰ１およびトランジスタＰ２がオンし、Ｌｅ＝ＶＤＤ、Ｌｇ＝ＶｂｉａｓＰとなり、トランジスタＰ７およびトランジスタＰ８はオフする。また、トランジスタＮ１およびトランジスタＮ２がオフし、トランジスタＮ１３がオンして、Ｌｆ＝ＶｂｉａｓＮ、Ｌｈ＝ＶＳＳとなり、トランジスタＮ７はオフする。
　時刻ｔ１から時刻ｔ２の間のＩＮ＝ＶＳＳからＩＮ＝ＶＤＤの遷移中には、トランジスタＮ３がオンしてノードＬｂの電圧が上昇すると、トランジスタＮ１がオンして出力端子ＯＵＴ及びノードＬｆの電圧が下降する。その遷移中にトランジスタＮ１３がオフし、第２インバータＩＮＶ２が反転して、Ｌｈ＝ＶｂｉａｓＮになる。よって、トランジスタＮ７は“ＩＮ≦ＶｂｉａｓＮ－Ｖｔｈｎ”の期間でオンする。これにより、第１の実施形態でトランジスタＰ３およびトランジスタＰ４がオフする期間と対応する“ＶｂｉａｓＰ－Ｖｔｈｐ＜ＩＮ≦ＶｂｉａｓＮ－Ｖｔｈｎ”の期間にトランジスタＮ７がオンすることになり、入力端子ＩＮとノードＬａとが導通する。よって、ノードＬａの電圧は、入力端子ＩＮの電圧の上昇に伴って上昇していく（図７参照）。
　また、ＩＮ＝ＶＳＳからＩＮ＝ＶＤＤの遷移中には、トランジスタＰ７が、“ＩＮ≧ＶｂｉａｓＰ＋Ｖｔｈｐ”の期間でオンする。これにより、第１の実施形態でトランジスタＮ３およびトランジスタＮ４がオフする期間に対応する“ＶｂｉａｓＰ＋Ｖｔｈｐ≦ＩＮ＜ＶｂｉａｓＮ＋Ｖｔｈｎ”の期間にトランジスタＰ７がオンすることになり、入力端子ＩＮとノードＬｂとが導通する。よって、ノードＬｂの電圧は、入力端子ＩＮの電圧の上昇に伴って上昇していく（図７参照）。
　同様に、トランジスタＰ８は、“Ｌａ≧ＶｂｉａｓＰ＋Ｖｔｈｐ”の期間でオンする。これにより、トランジスタＮ５およびトランジスタＮ６がオフする期間に対応する“ＶｂｉａｓＰ＋Ｖｔｈｐ≦Ｌａ＜ＶｂｉａｓＮ＋Ｖｔｈｎ”の期間にトランジスタＰ８がオンすることになり、ノードＬａとノードＬｄとが導通する。よって、ノードＬｄの電圧は、ノードＬａの電圧の遷移、つまり、入力端子ＩＮの電圧の上昇に伴って上昇していく。
　時刻ｔ２から時刻ｔ３の間のＩＮ＝ＶＤＤのとき、トランジスタＰ１およびトランジスタＰ２がオフし、トランジスタＰ１１がオンして、Ｌｅ＝ＶｂｉａｓＰ、Ｌｇ＝ＶＤＤと なり、トランジスタＰ７およびトランジスタＰ８がオフする。また、トランジスタＮ１およびトランジスタＮ２がオンし、トランジスタＮ１３がオフして、Ｌｆ＝ＶＳＳ、Ｌｈ＝ＶｂｉａｓＮとなり、トランジスタＮ７はオフする。
　時刻ｔ３から時刻ｔ４の間のＩＮ＝ＶＤＤからＩＮ＝ＶＳＳの遷移中には、ＩＮ＝ＶＳＳからＩＮ＝ＶＤＤの遷移のときと同じ期間において、トランジスタＰ７、トランジスタＰ８およびトランジスタＮ７がオンして、各ノードの電圧は、入力端子ＩＮの電圧の下降に伴って下降していく（図７参照）。
　以上のように、本実施形態によると、各電圧変換回路１～３の第１実施形態との共通回路がオフする期間に、トランジスタＮ７、トランジスタＰ７およびトランジスタＰ８がオンする。これにより、各ノードの遷移が停滞又は不安定になることを改善することができ、出力端子ＯＵＴの信号変化を早めることができる。
　＜第６の実施形態＞
　次に、図８を参照しつつ、本実施形態に係る入力回路１０について説明する。図８では、図６と対応する構成要素について、同一の符号を付している。以下の説明では、第５の実施形態との相違点を中心に説明するものとし、重複する説明を省略する場合がある。
　本実施形態では、図８に示すように、第３電圧変換回路３の構成が第５の実施形態（図６）と異なる。本実施形態では、トランジスタに関し、Ｎ型のトランジスタが第１導電型のトランジスタに相当し、Ｐ型のトランジスタが第２導電型のトランジスタに相当する。電源に関し、グランドＶＳＳが第１電源に相当し、電源ＶＤＤが第２電源に相当し、バイアス電源ＶｂｉａｓＮが第１バイアス電源に相当し、バイアス電源ＶｂｉａｓＰが第２バイアス電源に相当する。ノードに関し、ノードＬｆが第１ノードに相当し、ノードＬｂが第２ノードに相当し、ノードＬｄが第３ノードに相当し、ノードＬｅが第４ノードに相当し、ノードＬａが第５ノードに相当する。
　第５の実施形態で説明した第１の実施形態の有する課題と同様に、第２の実施形態においても、それぞれの電圧変換回路１～３において、トランジスタがオフする期間は信号を伝搬しない。そうすると、各ノードＬａ，Ｌｂ，Ｌｄの遷移が停滞または不安定になる場合がある。その結果として、出力端子ＯＵＴの信号変化が遅れる場合がある。そこで、本実施形態は、上記の課題を解決するように構成されている。
　－第３電圧変換回路－
　第３電圧変換回路３は、ノードＬｂとノードＬｄとの間に設けられ、Ｐ型のトランジスタＰ５と、Ｐ型のトランジスタＰ６と、Ｎ型のトランジスタＮ８とを備える。第３電圧変換回路３の構成は、第１電圧変換回路１と同じである。
　トランジスタＰ５（第９トランジスタに相当）は、ノードＬｂとノードＬｄとの間に設けられ、ゲートがバイアス電源ＶｂｉａｓＰに接続される。トランジスタＰ６（第１０トランジスタに相当）は、バイアス電源ＶｂｉａｓＰとノードＬｄとの間に設けられ、ゲートがノードＬｂに接続される。トランジスタＮ８（第１５トランジスタに相当）は、ノードＬｂとノードＬｄとの間に設けられ、ゲートがノードＬｈに接続される。
　－入力回路の動作－
　次に、入力回路１０の動作について説明する。ここでは、第５の実施形態との相違点を中心に説明する。
　まず、時刻ｔ１のＩＮ＝ＶＳＳのとき、Ｌｂ＝ＶＳＳ、Ｌｈ＝ＶＳＳとなり、トランジスタＮ８がオフする。
　時刻ｔ１から時刻ｔ２の間のＩＮ＝ＶＳＳからＩＮ＝ＶＤＤの遷移中において、Ｌｈ＝ＶｂｉａｓＮになると、トランジスタＮ８は、“Ｌｂ≦ＶｂｉａｓＮ－Ｖｔｈｎ”の期間でオンする。これにより、トランジスタＰ５およびトランジスタＰ６がオフする期間(トランジスタＰ３およびトランジスタＰ４と同じ）と対応する“ＶｂｉａｓＰ－Ｖｔｈｐ＜Ｌｂ≦ＶｂｉａｓＮーＶｔｈｎ”の期間に、トランジスタＮ８がオンすることになり、ノードＬｂとノードＬｄとが導通する。よって、ノードＬｄは、ノードＬｂの上昇、すなわち、入力端子ＩＮの上昇に伴って上昇していく。
　時刻ｔ２から時刻ｔ３の間のＩＮ＝ＶＤＤのとき、Ｌｂ＝ＶｂｉａｓＮおよびＬｈ＝ＶｂｉａｓＮとなり、トランジスタＮ８はオフする。
　時刻ｔ３から時刻ｔ４の間のＩＮ＝ＶＤＤからＩＮ＝ＶＳＳの遷移中には、ＩＮ＝ＶＳＳからＩＮ＝ＶＤＤの遷移のときと同じ期間において、トランジスタＮ８がオンする。よって、ノードＬｄは、ノードＬｂの下降、すなわち、入力端子ＩＮ電圧の下降に伴って下降していく。
　本実施形態においても、第５の実施形態と同様の効果が得られる。具体的に、各電圧変換回路１～３の第２実施形態との共通回路がオフする期間に、トランジスタＮ７、トランジスタＮ８およびトランジスタＰ７がオンする。これにより、各ノードの遷移が停滞又は不安定になることを改善することができ、出力端子ＯＵＴの信号変化を早めることができる。
　＜第７の実施形態＞
　次に、図９を参照しつつ、本実施形態に係る入力回路１０について説明する。
　前述の第３の実施形態において、第３電圧変換回路３の第２変換回路３２の構成は、第１電圧変換回路１の構成と同じである。そのため、入力端子ＩＮの遷移に伴うノードＬｃの遷移状態は、ノードＬａと同じになる。また、第３の実施形態において、第３電圧変換回路３以外の回路構成は、第１の実施形態と同じである。よって、第３の実施形態の構成（図４参照）には、第５の実施形態での説明と共通する課題がある、すなわち、出力端子ＯＵＴの信号変化が遅れる場合がある。そこで、本実施形態は、上記の課題を解決するように構成されている。
　本実施形態に係る入力回路１０は、第３の実施形態と、第５の実施形態とを組み合わせたような構成になっている。具体的に、本実施形態に係る入力回路１０は、第３の実施形態の回路構成に加えて、第５の実施形態と同様に、第１バッファ回路Ｂ１および第２バッファ回路Ｂ２を備える。また、第３の実施形態に係る第１電圧変換回路１、第２電圧変換回路２および第３電圧変換回路３にトランジスタが追加されている。
　具体的に、第１電圧変換回路１は、第３の実施形態の回路構成に加えて、入力端子ＩＮとノードＬａとの間に設けられ、ゲートがノードＬｈに接続されたＮ型のトランジスタＮ７（第１５トランジスタに相当）をさらに備える。第２電圧変換回路２は、入力端子ＩＮとノードＬｂとの間に設けられ、ゲートがノードＬｇに接続されたＰ型のトランジスタＰ７（第１６トランジスタに相当）をさらに備える。第３電圧変換回路３は、入力端子ＩＮとノードＬｃとの間に設けられ、ゲートがノードＬｈに接続されたＮ型のトランジスタＮ８（第１７トランジスタに相当）と、ノードＬｃとノードＬｄとの間に設けられ、ゲートがノードＬｇに接続されたＰ型のトランジスタＰ８（第１８トランジスタに相当）とを備える。
　－入力回路の動作－
　入力回路１０の動作に関し、トランジスタＮ８の動作は、第５の実施形態に係るトランジスタＮ７と共通である。また、それ以外の追加の構成要素については、第５の実施形態と共通している。したがって、ここではその詳細説明を省略する。
　以上のように、本実施形態によると、各電圧変換回路１～３の第３実施形態との共通回路がオフする期間に、トランジスタＰ７、トランジスタＰ８、トランジスタＮ７およびトランジスタＮ８がオンする。これにより、各ノードの遷移が停滞又は不安定になることを改善することができ、出力端子ＯＵＴの信号変化を早めることができる。
　＜第８の実施形態＞
　次に、図１０を参照しつつ、本実施形態に係る入力回路１０について説明する。
　前述の第４の実施形態において、第３電圧変換回路３の第１変換回路３１の構成は、第２電圧変換回路２の構成と同じである。そのため、入力端子ＩＮの遷移に伴うノードＬｃの遷移状態は、ノードＬｂと同じになる。また、第４の実施形態において、第３電圧変換回路３以外の回路構成は、第２の実施形態と同じである。よって、第４の実施形態の構成（図５参照）には、第６の実施形態での説明と共通する課題がある、すなわち、出力端子ＯＵＴの信号変化が遅れる場合がある。そこで、本実施形態は、上記の課題を解決するように構成されている。
　本実施形態に係る入力回路１０は、第４の実施形態と、第６の実施形態とを組み合わせたような構成になっている。具体的に、本実施形態に係る入力回路１０は、第４の実施形態の回路構成に加えて、第１バッファ回路Ｂ１および第２バッファ回路Ｂ２を備える。また、第３の実施形態に係る第１電圧変換回路１、第２電圧変換回路２および第３電圧変換回路３にトランジスタが追加されている。
　具体的に、第１電圧変換回路１は、第４の実施形態の回路構成に加えて、入力端子ＩＮとノードＬａとの間に設けられ、ゲートがノードＬｈに接続されたＮ型のトランジスタＮ７（第１５トランジスタに相当）をさらに備える。第２電圧変換回路２は、入力端子ＩＮとノードＬｂとの間に設けられ、ゲートがノードＬｇに接続されたＰ型のトランジスタＰ７（第１６トランジスタに相当）をさらに備える。第３電圧変換回路３は、入力端子ＩＮとノードＬｃとの間に設けられ、ゲートがノードＬｇに接続されたＰ型のトランジスタＰ８（第１７トランジスタに相当）と、ノードＬｃとノードＬｄとの間に設けられ、ゲートがノードＬｈに接続されたＮ型のトランジスタＮ８（第１８トランジスタに相当）とを備える。
　－入力回路の動作－
　入力回路１０の動作に関し、トランジスタＰ８の動作は、第６の実施形態に係るトランジスタＰ７と共通している。また、それ以外の追加の構成要素については、第６の実施形態と共通している。したがって、ここではその詳細説明を省略する。
　以上のように、本実施形態によると、各電圧変換回路１～３の第４実施形態との共通回路がオフする期間に、トランジスタＰ７、トランジスタＰ８、トランジスタＮ７およびトランジスタＮ８がオンする。これにより、各ノードの遷移が停滞又は不安定になることを改善することができ、出力端子ＯＵＴの信号変化を早めることができる。
　本開示に係る入力回路は、微細化が進む半導体デバイスにおいて、トランジスタの耐圧が更に低下しても、トランジスタの経年劣化を防ぐことができるので、極めて有用である。
１　第１電圧変換回路
２　第２電圧変換回路
３　第３電圧変換回路
４　入力バッファ
１０　入力回路
ＩＮ　入力端子
Ｌａ　ノード（第２ノード）
Ｌｂ　ノード（第５ノード）
Ｌｄ　ノード（第３ノード）
Ｌｅ　ノード（第１ノード）
Ｌｆ　ノード（第４ノード）
Ｎ１　トランジスタ（第３トランジスタ）
Ｎ２　トランジスタ（第４トランジスタ）
Ｎ３　トランジスタ（第７トランジスタ）
Ｎ４　トランジスタ（第８トランジスタ）
Ｎ５　トランジスタ（第９トランジスタ）
Ｎ６　トランジスタ（第１０トランジスタ）
ＯＵＴ　出力端子
Ｐ１　トランジスタ（第１トランジスタ）
Ｐ２　トランジスタ（第２トランジスタ）
Ｐ３　トランジスタ（第５トランジスタ）
Ｐ４　トランジスタ（第６トランジスタ）
ＶＤＤ　電源（第１電源）
ＶＳＳ　グランド（第２電源）
ＶｂｉａｓＮ　バイアス電源（第２バイアス電源）
ＶｂｉａｓＰ　バイアス電源（第１バイアス電源）

Claims (8)

  1. 　入力バッファと、第１電圧変換回路と、第２電圧変換回路と、第３電圧変換回路とを備え、
    　前記入力バッファは、
    　　ソースが第１電源に接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第１導電型の第１トランジスタと、
    　　ソースが前記第１ノードに接続され、ドレインが出力端子に接続され、ゲートが第３ノードに接続された第１導電型の第２トランジスタと、
    　　ソースが第２電源に接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第２導電型の第３トランジスタと、
    　　ソースが前記第４ノードに接続され、ドレインが前記出力端子に接続され、ゲートが前記第３ノードに接続された第２導電型の第４トランジスタとを備え、
    　前記第１電圧変換回路は、
    　　入力端子と前記第２ノードとの間に設けられ、ゲートが第１バイアス電源に接続された第１導電型の第５トランジスタと、
    　　前記第１バイアス電源と前記第２ノードとの間に設けられ、ゲートが前記入力端子に接続された第１導電型の第６トランジスタとを備え、
    　前記第２電圧変換回路は、
    　　前記入力端子と前記第５ノードとの間に設けられ、ゲートが第２バイアス電源に接続された第２導電型の第７トランジスタと、
    　　前記第２バイアス電源と前記第５ノードとの間に設けられ、ゲートが前記入力端子に接続された第２導電型の第８トランジスタとを備え、
    　前記第３電圧変換回路は、
    　　前記第２ノードと前記第３ノードとの間に設けられ、ゲートが前記第２バイアス電源に接続された第２導電型の第９トランジスタと、
    　　前記第２バイアス電源と前記第３ノードとの間に設けられ、ゲートが前記第２ノードに接続された第２導電型の第１０トランジスタとを備える、
    ことを特徴とする入力回路。
  2. 　請求項１に記載の入力回路において、
    　ソースが前記第１ノードに接続され、ドレインが前記第１バイアス電源に接続され、ゲートが前記出力端子に接続された第１導電型の第１１トランジスタと、前記第１ノードと第６ノードとの間に設けられ、第１電源端子が前記第１電源に接続され、第２電源端子が前記第１バイアス電源に接続された第１インバータとを備える第１バッファ回路と、
    　ソースが前記第４ノードに接続され、ドレインが前記第２バイアス電源に接続され、ゲートが前記出力端子に接続された第２導電型の第１２トランジスタと、前記第４ノードと第７ノードとの間に設けられ、第１電源端子が前記第２バイアス電源に接続され、第２電源端子が前記第２電源に接続された第２インバータとを備える第２バッファ回路とをさらに備え、
    　前記第１電圧変換回路は、前記入力端子と前記第２ノードとの間に設けられ、ゲートが前記第７ノードに接続された第２導電型の第１３トランジスタを備え、
    　前記第２電圧変換回路は、前記入力端子と前記第５ノードとの間に設けられ、ゲートが前記第６ノードに接続された第１導電型の第１４トランジスタを備え、
    　前記第３電圧変換回路は、前記第２ノードと前記第３ノードとの間に設けられ、ゲートが前記第６ノードに接続された第１導電型の第１５トランジスタとを備える、
    ことを特徴とする入力回路。
  3. 　請求項１または２に記載の入力回路において、
    　前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
    　前記第１バイアス電源の電源電圧は、前記第２電源の電源電圧より高く、前記第２バイアス電源の電源電圧以下であり、
    　前記第２バイアス電源の電源電圧は、前記第１電源の電源電圧未満である
    ことを特徴とする入力回路。
  4. 　請求項１または２に記載の入力回路において、
    　前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、
    　前記第２バイアス電源の電源電圧は、前記第１電源の電源電圧よりも高く、前記第１バイアス電源の電源電圧以下であり、
    　前記第１バイアス電源の電源電圧は、前記第２電源の電源電圧未満である
    ことを特徴とする入力回路。
  5. 　入力バッファと、第１電圧変換回路と、第２電圧変換回路と、第３電圧変換回路とを備え、
    　前記入力バッファは、
    　　ソースが第１電源に接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第１導電型の第１トランジスタと、
    　　ソースが前記第１ノードに接続され、ドレインが出力端子に接続され、ゲートが第３ノードに接続された第１導電型の第２トランジスタと、
    　　ソースが第２電源に接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第２導電型の第３トランジスタと、
    　　ソースが前記第４ノードに接続され、ドレインが前記出力端子に接続され、ゲートが前記第３ノードに接続された第２導電型の第４トランジスタとを備え、
    　前記第１電圧変換回路は、
    　　入力端子と前記第２ノードとの間に設けられ、ゲートが第１バイアス電源に接続された第１導電型の第５トランジスタと、
    　　前記第１バイアス電源と前記第２ノードとの間に設けられ、ゲートが前記入力端子に接続された第１導電型の第６トランジスタとを備え、
    　前記第２電圧変換回路は、
    　　前記入力端子と前記第５ノードとの間に設けられ、ゲートが第２バイアス電源に接続された第２導電型の第７トランジスタと、
    　　前記第２バイアス電源と、前記第５ノードとの間に設けられ、ゲートが前記入力端子に接続された第２導電型の第８トランジスタとを備え、
    　前記第３電圧変換回路は、
    　　前記入力端子と第６ノードとの間に設けられ、ゲートが前記第１バイアス電源に接続された第１導電型の第９トランジスタと、
    　　前記第１バイアス電源と前記第６ノードとの間に設けられ、ゲートが前記入力端子に接続された第１導電型の第１０トランジスタと、
    　　前記第６ノードと前記第３ノードとの間に設けられ、ゲートが前記第２バイアス電源に接続された第２導電型の第１１トランジスタと、
    　　前記第２バイアス電源と前記第３ノードとの間に設けられ、ゲートが前記第６ノードに接続された第２導電型の第１２トランジスタとを備える、
    ことを特徴とする入力回路。
  6. 　請求項５に記載の入力回路において、
    　ソースが前記第１ノードに接続され、ドレインが前記第１バイアス電源に接続され、ゲートが前記出力端子に接続された第１導電型の第１３トランジスタと、前記第１ノードと第７ノードとの間に設けられ、第１電源端子が前記第１電源に接続され、第２電源端子が前記第１バイアス電源に接続された第１インバータとを備える第１バッファ回路と、
    　ソースが前記第４ノードに接続され、ドレインが前記第２バイアス電源に接続され、ゲートが前記出力端子に接続された第２導電型の第１４トランジスタと、前記第４ノードと第８ノードとの間に設けられ、第１電源端子が前記第２バイアス電源に接続され、第２電源端子が前記第２電源に接続された第２インバータとを備える第２バッファ回路とをさらに備え、
    　前記第１電圧変換回路は、前記入力端子と前記第２ノードとの間に設けられ、ゲートが前記第８ノードに接続された第２導電型の第１５トランジスタを備え、
    　前記第２電圧変換回路は、前記入力端子と前記第５ノードとの間に設けられ、ゲートが前記第７ノードに接続された第１導電型の第１６トランジスタを備え、
    　前記第３電圧変換回路は、前記入力端子と前記第６ノードとの間に設けられ、ゲートが前記第８ノードに接続された第２導電型の第１７トランジスタと、前記第６ノードと前記第３ノードとの間に設けられ、ゲートが前記第７ノードに接続された第１導電型の第１８トランジスタとを備える、
    ことを特徴とする入力回路。
  7. 　請求項５または６に記載の入力回路において、
    　前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
    　前記第１バイアス電源の電源電圧は、前記第２電源の電源電圧より高く、前記第２バイアス電源の電源電圧以下であり、
    　前記第２バイアス電源の電源電圧は、前記第１電源の電源電圧未満である
    ことを特徴とする入力回路。
  8. 　請求項５または６に記載の入力回路において、
    　前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、
    　前記第２バイアス電源の電源電圧は、前記第１電源の電源電圧よりも高く、前記第１バイアス電源の電源電圧以下であり、
    　前記第１バイアス電源の電源電圧は、前記第２電源の電源電圧未満である
    ことを特徴とする入力回路。
     
     
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