WO2025013136A1 - 半導体素子を用いたメモリ装置 - Google Patents

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gate
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gate conductor
memory cell
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康司 作井
望 原田
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Unisantis Electronics Singapore Pte Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention is a memory device that uses semiconductor elements.
  • DRAM Dynamic Random Access Memory
  • SGT Square Gate Transistor
  • Patent Document 1 and Non-Patent Document 1 a selection transistor and connects a capacitor
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • Non-Patent Document 4 a resistive variable element
  • MRAM Magnetic-resistive Random Access Memory
  • DRAM memory cells (see Patent Document 2, Non-Patent Documents 6 to 10) that are composed of one MOS transistor without a capacitor.
  • a DRAM memory cell composed of one MOS transistor for example, a source-drain current of an N-channel MOS transistor generates holes and electrons in the channel by impact ionization, and some or all of the holes are retained in the channel to write logical memory data "1". Then, the holes are removed from the channel to write logical memory data "0".
  • this memory cell there are random memory cells with "1” written and memory cells with "0" written for a common selected word line.
  • the floating body channel voltage of the selected memory cell connected to this selected word line fluctuates greatly due to the capacitive coupling between the gate electrode and the channel.
  • the issues are to improve the decrease in operating margin due to the floating body channel voltage fluctuation, and to improve the decrease in data retention characteristics due to the removal of some of the holes, which are the signal charges stored in the channel.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 3 and 4, and Non-Patent Document 11).
  • an N + layer which serves as a source or drain and separates the floating body channels of the two MOS transistors, is formed in contact with an insulating layer on the substrate side.
  • This N + layer electrically separates the floating body channels of the two MOS transistors.
  • a group of holes which is a signal charge, is stored only in the floating body channel of one MOS transistor.
  • the other MOS transistor serves as a switch for reading out the group of holes of the signal stored in the other MOS transistor.
  • the group of holes which is a signal charge
  • the problem is to improve the decrease in the operating margin or to improve the decrease in data retention characteristics caused by removing part of the group of holes, which is the signal charge stored in the channel.
  • FIG. 3 there is a dynamic flash memory cell 111 shown in FIG. 3, which is composed of a MOS transistor without a capacitor (see Patent Document 5 and Non-Patent Document 12).
  • FIG. 3(a) there is a floating body semiconductor body 102 on a SiO 2 layer 101 of an SOI substrate. At both ends of the floating body semiconductor body 102, there is an N + layer 103 connected to a source line SL and an N + layer 104 connected to a bit line BL.
  • first gate insulating layer 109a connected to the N + layer 103 and covering the floating body semiconductor body 102, the N + layer 104, and a second gate insulating layer 109b connected to the first gate insulating layer 109a via a slit insulating film 110 and covering the floating body semiconductor body 102.
  • first gate conductor layer 105a that covers the first gate insulating layer 109a and is connected to the plate line PL
  • second gate conductor layer 105b that covers the second gate insulating layer 109b and is connected to the word line WL.
  • a slit insulating layer 110 between the first gate conductor layer 105a and the second gate conductor layer 105b.
  • DFM Dynamic Flash Memory
  • a zero voltage is applied to the N + layer 103, and a positive voltage is applied to the N + layer 104, so that the first N-channel MOS transistor region made of the floating body semiconductor body 102 covered with the first gate conductor layer 105a is operated in the saturation region, and the second N-channel MOS transistor region made of the floating body semiconductor body 102 covered with the second gate conductor layer 105b is operated in the linear region.
  • no pinch-off point exists in the second N-channel MOS transistor region, and an inversion layer 107b is formed over the entire surface.
  • the inversion layer 107b formed under the second gate conductor layer 105b connected to the word line WL acts as a substantial drain of the first N-channel MOS transistor region.
  • the memory write operation is performed by removing the electrons from the electron-hole group generated by the impact ionization phenomenon from the floating body semiconductor body 102 and retaining some or all of the hole group 106 in the floating body semiconductor body 102. This state becomes logical storage data "1".
  • a positive voltage is applied to the plate line PL
  • a zero voltage is applied to the word line WL and the bit line BL
  • a negative voltage is applied to the source line SL to remove the hole group 106 from the floating body semiconductor body 102 to perform an erase operation.
  • This state becomes logical memory data "0".
  • the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set to be higher than the threshold voltage when the logical memory data is "1" and lower than the threshold voltage when the logical memory data is "0", thereby obtaining a characteristic in which no current flows even if the voltage of the word line WL is increased when reading logical memory data "0", as shown in FIG. 3(d).
  • This characteristic allows a significant expansion of the operating margin compared to a DRAM memory cell composed of a single MOS transistor without a capacitor.
  • the channels of the first and second N-channel MOS transistor regions whose gates are the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL, are connected by the floating body semiconductor body 102, so that the voltage fluctuation of the floating body semiconductor body 102 when a selection pulse voltage is applied to the word line WL is greatly suppressed.
  • a dynamic flash memory cell 8 having three gates and composed of a MOS transistor without a capacitor is known (see Patent Document 6 and Non-Patent Document 13).
  • a silicon semiconductor pillar (Si pillar) 2 is provided on a substrate 1.
  • the Si pillar 2 has an N+ layer 3a, a P layer 7, and an N+ layer 3b from below.
  • the P layer 7 between the N+ layers 3a and 3b becomes a channel region 7a.
  • Surrounding the lower part of the Si pillar 2 from below are a first gate insulating layer 4a, a second gate insulating layer 4b, and a third gate insulating layer 4c.
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a, surrounding the second gate insulating layer 4b is a second gate conductor layer 5b, and surrounding the third gate insulating layer 4c is a third gate conductor layer 5c.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6a, and the second gate conductor layer 5b and the third gate conductor layer 5c are separated by an insulating layer 6b.
  • a feature of this structure is that the recombination of the holes stored in the channel region 7a between the N+ layers 3a and 3b is significantly suppressed in the N+ layers 3a and 3b by utilizing the electrical shielding between the first gate conductor layer 5a and the third gate conductor layer 5c. As a result, the retention characteristic of data "1" is significantly improved.
  • the dynamic flash memory cells can be arranged horizontally on the substrate 1, and multiple memory cells can be stacked vertically to increase the degree of integration (see Patent Document 8).
  • the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c can be divided (see, for example, Patent Document 9 and Non-Patent Document 18).
  • Non-Patent Documents 14 and 15 a thyristor RAM memory with three gates and no capacitor has been announced (see Non-Patent Documents 14 and 15).
  • This thyristor memory has the advantage that the equivalent memory cell size can be reduced by stacking multiple layers, but because it uses a thyristor as the read mechanism, there is a problem that the read current value increases or decreases significantly, resulting in high power consumption.
  • Non-Patent Documents 16 and 17 a 1T1C DRAM cell with a stackable capacitor has been announced (see Non-Patent Documents 16 and 17).
  • the aspect ratio of the capacitor in a DRAM memory cell is large at 50. Therefore, when a DRAM cell is placed horizontally, the area of this capacitor is very large, and in order to obtain an equivalent area to an economical memory cell like a current vertically placed DRAM cell, for example, 200 layers must be stacked.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using F ield Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory d esign using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N.
  • a memory device using a semiconductor element comprises: a first block in which a plurality of semiconductor memory cells including a first memory cell and a second memory cell are arranged in a matrix on a substrate;
  • the first memory cell includes a first semiconductor body extending parallel to the substrate, and the second memory cell includes a second semiconductor body separated vertically or horizontally from the first semiconductor body and overlapping the first semiconductor body in a plan view or a cross-sectional view;
  • the first block comprises: a first impurity region and a second impurity region connected to both ends of the first semiconductor body, a third impurity region and a fourth impurity region respectively connected to both ends of the second semiconductor body; a first gate insulating layer surrounding the first semiconductor body; a second gate insulating layer surrounding the second semiconductor body; a first gate conductor layer and a second gate conductor layer in contact with and adjacent to a first side surface of the first gate insulating layer and the second gate insulating layer; a
  • the second invention is the above-mentioned first invention, the first and third impurity regions are connected to a source line, the second impurity region is connected to a first bit line, the fourth impurity region is connected to a second bit line, and if one of the first gate conductor layer and the second gate conductor layer is connected to a select gate line, the other of the second gate conductor layer is connected to a plate line, and the third gate conductor layer is connected to a shield line; controlling voltages applied to the source line, the first and second bit lines, the plate line, the select gate line, and the shield line to perform the data erase operation, the data write operation, and the data read operation; It is characterized by:
  • the third invention is the second invention described above, characterized in that a ground voltage is applied to the shielded line during the data erase operation, the data write operation, and the data read operation.
  • the fourth invention is the third invention described above, characterized in that the ground voltage is zero volts.
  • the fifth invention is the second invention described above, characterized in that the first and second semiconductor bodies overlap in a cross-sectional view of the substrate, and the plate line, the select gate line, and the shield line are arranged parallel to the substrate in a plan view.
  • the sixth invention is the second invention, characterized in that the first and second bit lines are orthogonal to the plate line, the select gate line, and the shield line in a vertical cross-sectional view relative to the substrate, and the source line is arranged parallel to the plate line, the select gate line, and the shield line in a plan view.
  • the seventh invention is the second invention described above, characterized in that the first and second semiconductor bodies overlap in a plan view of the substrate, and the plate line, the select gate line, and the shield line are arranged parallel to the substrate in a cross-sectional view.
  • the eighth invention is the second invention, characterized in that the first and second bit lines are arranged perpendicular to the plate line, the select gate line, and the shield line in a plan view of the substrate, and the source line is arranged parallel to the plate line, the select gate line, and the shield line in a cross-sectional view of the substrate.
  • the ninth invention is the first invention described above, characterized in that it has a fourth gate conductor layer that contacts the first side surface of each of the first gate insulating layer and the second gate insulating layer and is aligned with the first and second gate conductor layers.
  • the tenth invention is the ninth invention, characterized in that the fourth gate conductor layer is connected to a second select gate line.
  • the eleventh invention is characterized in that in the second invention, the channel length of the second gate conductor layer is longer than either or both of the channel length of the first gate conductor layer and the channel length of the third gate conductor layer.
  • the twelfth invention is the first invention, characterized in that the third gate conductor layer is made up of the first gate conductor layer, a fifth gate conductor layer facing the second gate conductor layer, and a sixth gate conductor layer.
  • 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; 1 is a structural diagram of a memory cell according to a first embodiment; A diagram illustrating a dynamic flash memory cell composed of MOS transistors and not having a capacitor as in the conventional example. A diagram illustrating a dynamic flash memory cell having three gates and composed of MOS transistors, without a capacitor as in the conventional example.
  • FIG. 1A shows a bird's-eye view of the dynamic flash memory cell structure according to the first embodiment of the present invention.
  • FIG. 1B(a) shows a plan view of the dynamic flash memory cell structure according to the first embodiment of the present invention
  • FIG. 1B(b) and FIG. 1B(c) show an X-X' cross-sectional view and a Y-Y' cross-sectional view.
  • Parallel to a substrate 10 an example of a "substrate” in the claims
  • a first semiconductor body 14 an example of a "first semiconductor body” in the claims).
  • N + layer 15 an example of a "first impurity region” in the claims
  • N + layer 16 an example of a "second impurity region” in the claims
  • a second semiconductor body 20 (an example of the "second semiconductor body” in the claims) of a P layer, an N + layer 21 (an example of the "third impurity region” in the claims), and an N + layer 22 (an example of the "fourth impurity region” in the claims) are located at the back side of the first semiconductor body 14.
  • a first gate insulating film 34 (an example of the "first gate insulating film” in the claims) and a second gate insulating film 38 (an example of the "second gate insulating film” in the claims) are formed around the first semiconductor body 14 and the second semiconductor body 20 (see FIG. 1B(c)).
  • the first gate conductor layer 11 (an example of the "first gate conductor layer” in the claims), the second gate conductor layer 12 (an example of the “second gate conductor layer” in the claims), and the fourth gate conductor layer 13, which are separated from each other, are in contact with the first side surface (an example of the "first side surface” in the claims) of the first gate insulating layer 34 and the second gate insulating layer 38.
  • third gate conductor layer 33 (an example of the "third gate conductor layer” in the claims) which is in contact with the second side surface (an example of the "second side surface” in the claims) of the first gate insulating layer 34 and the second gate insulating layer 38 facing the first side surface and serves as a common gate for the first semiconductor body 14 and the second semiconductor body 22.
  • the first gate conductor layer 11 and the fourth gate conductor layer 13 may not be present as shown in Figures 1D and 1E, respectively.
  • the first impurity region 15 and the third impurity region 21 are connected to SL0, which is the first source line 17 (an example of the "source line” in the claims), the second impurity region 16 is connected to BL0, which is the first bit line 18 (an example of the "first bit line” in the claims), and the fourth impurity region 22 is connected to BL1, which is the second bit line 19 (an example of the "second bit line” in the claims).
  • the first gate conductor layer 11 is connected to the first select gate line SG10 (an example of the "select gate line” in the claims)
  • the second gate conductor layer 12 is connected to the plate line PL0 (an example of the "plate line” in the claims)
  • the fourth gate conductor layer 13 is connected to the second select gate line SG20
  • the third gate conductor layer 33 is connected to the shield line SH01 (an example of the "shield line” in the claims).
  • the six terminals of the first memory cell are composed of the first select gate line SG10, the plate line PL0, the second select gate line SG20, the shield line SH01, the first source line SL0, and the first bit line BL0
  • the six terminals of the second memory cell are composed of the first select gate line SG10, the plate line PL0, the second select gate line SG20, the shield line SH01, the first source line SL0, and the second bit line BL1.
  • the first memory cell and the second memory cell form a part of the first block (an example of the "first block" in the claims).
  • the second block includes a third memory cell (an example of the "third memory cell” in the claims) and a fourth memory cell (an example of the "fourth memory cell” in the claims).
  • the six terminals of the third memory cell are composed of a first select gate line SG11, a plate line PL1, a second select gate line SG21, a shield line SH01 shared with the first block, a second source line SL1, and a first bit line BL0
  • the six terminals of the fourth memory cell are composed of a first select gate line SG11, a plate line PL1, a second select gate line SG21, a shield line SH01 shared with the first block, a second source line SL1, and a second bit line BL1.
  • the voltages applied to the source line SL1, the first bit line BL0, the second bit line BL1, the plate line PL0, the first select gate line SG10, the second select gate line SG20, and the shield line SH01 are controlled to perform a page erase operation, a page write operation, and a page read operation for the first memory cell and the second memory cell.
  • zero volts which is the ground voltage, is applied to the shield line SH01.
  • the silicon film thickness of the floating body can be made thinner. Even if multiple memory cells are stacked, the aspect ratio can be reduced, making it possible to stack more memory cells, thereby achieving further cost reduction.
  • the shielding wire is shared between the memory cells above and below the stack, the process steps and aspect ratio can be reduced, resulting in further cost reduction.
  • FIG. 1C shows an example in which the gate length (length in the X-X' direction) of the plate lines PL0 and PL1 is longer than the first select gate lines SG10 and SG11 and the second select gate lines SG20 and SG21. This provides excellent control of the plate line voltage for the floating bodies of the first to fourth memory cells. Also, depending on the gate length of the plate lines, a larger number of holes can be held in the floating body in the "1" write state.
  • Figure 1D shows an example in which the first select gate lines SG10 and SG11 adjacent to the source lines SL0 and SL1 are eliminated.
  • Figure 1E shows an example in which the second select gate lines SG20 and SG21 adjacent to the bit lines BL0 and BL1 are eliminated.
  • This allows the cell size of the dynamic flash memory cell to be further miniaturized. It also allows the cell current to be increased, making it possible to achieve higher speeds.
  • the select gates the data retention capacity is slightly reduced, but the controllability of the plate line voltage for the floating bodies of the first to fourth memory cells is excellent. Also, depending on the gate length of the plate line, a larger number of holes can be held in the floating body in the "1" write state. This is a design choice for applications using dynamic flash memory cells.
  • Figure 1F shows an example of four dynamic flash memory cells stacked together.
  • Shield line SH01 is shared by the memory cells in the first and second blocks
  • shield line SH23 is shared by the memory cells in the third and fourth blocks.
  • Figure 1G shows an example in which the shield line is divided into three equal parts SH01A, SH01B, and SH01C according to the channel lengths of the first and second select gate lines and the plate line. This makes it possible to further simplify process steps such as etching for gate fabrication.
  • the three equal parts SH01A, SH01B, and SH01C are short-circuited within the memory array or at the end of the memory array, and a ground voltage is applied to them in each operating mode.
  • FIG. 2A shows an example in which the first select gate lines SG10 and SG11, plate lines PL0 and PL1, the second select gate lines SG20 and SG21, the first source line SL0, and the second source line SL1 are arranged vertically relative to the substrate 10, and the first bit line BL0 and the second bit line BL1 are arranged horizontally.
  • this corresponds to the dynamic flash memory cell shown in FIGS. 1A to 1G rotated 90 degrees toward the back of the drawing relative to the substrate 10.
  • this is a design choice for applications using dynamic flash memory cells, the main features are similar to those of the dynamic flash memory cells shown in FIGS. 1A to 1G.
  • FIG. 2B shows an example in which the shield line is divided into three equal parts SH01A, SH01B, and SH01C in accordance with the channel lengths of the first and second select gate lines and the plate line. This makes it possible to further simplify process steps such as etching for gate fabrication.
  • the three equal parts of the shield line SH01A, SH01B, and SH01C are short-circuited within the memory array or at the end of the memory array, and a ground voltage is applied to them in each operating mode.
  • dynamic flash memory cells shown in Figures 1A through 1G and 2A and 2B have been described using components with rectangular vertical cross sections, these vertical cross-sectional shapes may be other shapes, such as trapezoidal, for example. Also, the vertical cross sections of each component may be different.
  • Dynamic flash memory operation can also be performed in a structure in which the conductivity types of the N + layers 15, 16, 25, and 26 of the dynamic flash memory cell shown in Figures 1A and 1B and the semiconductor body of the P layers 14 and 24 are reversed.
  • the majority carriers become electrons. Therefore, a group of electrons generated by impact ionization is stored in the floating body, and the "1" state is set. This is similar to other embodiments.
  • the N + layers 15, 16, 25, and 26 may have the same conductivity type as the semiconductor base material of the P layers 14 and 24, forming a junctionless structure. This also applies to the other embodiments.
  • the fourth gate conductor layer 33 is made to function as a shield gate.
  • the potential of the floating body semiconductor bases 14, 20, 24, and 27 can be stabilized during operation. This allows the floating body semiconductor bases 14, 20, 24, and 27 to be thin-filmed. This reduces the aspect ratio of the stacked memory cells, allowing a larger number of memory cells to be stacked, thereby reducing costs. This also applies to the memory cells shown in Figures 1C to 2B.
  • the gate conductor layer connected to the plate line may be a single layer or a combination of multiple conductor material layers.
  • the gate conductor layer connected to the first and second select gate lines may be a single layer or a combination of multiple conductor material layers.
  • the outside of the gate conductor layer may be connected to a wiring metal layer such as W. This also applies to other embodiments of the present invention.
  • the voltage applied to the plate line PL in the description of the embodiment may be a fixed voltage of, for example, 0 V, regardless of the operating mode.
  • the voltage applied to the plate line PL may be a fixed voltage or a voltage that changes over time, as long as the voltage satisfies the conditions for dynamic flash memory operation.
  • an N-type or P-type impurity region may be present between the first impurity region N + layer 15 and/or the second impurity region N + layer 16 and the first semiconductor body P layer 14. This also applies to other embodiments of the present invention.
  • the memory device using semiconductor elements according to the present invention provides a high-density, high-performance dynamic flash memory.

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  • Engineering & Computer Science (AREA)
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  • Semiconductor Memories (AREA)
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  • Non-Volatile Memory (AREA)

Abstract

複数のダイナミック フラッシュ メモリセルが基板上に行列状に配列された第１のブロックは、第１のダイナミック フラッシュ メモリセルと第２のダイナミック フラッシュ メモリセルとを含み、共有するシールド線に対して第１のブロックと鏡像対称な関係にある構造を有する第２のブロックは、第３のダイナミック フラッシュ メモリセルと第４のダイナミック フラッシュ メモリセルとを含み、ダイナミック フラッシュ メモリが形成される。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置。
　近年、ＬＳＩ（Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
　メモリ素子の高密度化と高性能化が進められている。ＳＧＴ（Surrounding Gate Transistor、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（特許文献２、非特許文献６～非特許文献１０を参照）などがある。１個のＭＯＳトランジスタで構成されたＤＲＡＭメモリセルでは、例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、共通の選択ワード線に対して、ランダムに“１”書込みのメモリセルと“０”書込みのメモリセルが存在する。選択ワード線にオン電圧が印加されると、この選択ワード線に繋がる選択メモリセルのフローティングボディチャネル電圧はゲート電極とチャネルとの容量結合により大きく変動する。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistor MOSトランジスタメモリ素子がある（例えば、特許文献３、４、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このＮ+層により、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のＭＯＳトランジスタのフローティングボディ チャネルだけに蓄積される。他方のＭＯＳトランジスタは、片方のＭＯＳトランジスタに溜められた信号の正孔群を読みだすためのスイッチとなる。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、図３に示す、キャパシタを有しない、ＭＯＳトランジスタで構成された、ダイナミック フラッシュ メモリセル１１１がある（特許文献５、非特許文献１２を参照）。図３（ａ）に示すように、ＳＯＩ基板のＳｉＯ2層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するＮ+層１０３とビット線ＢＬに接続するＮ+層１０４がある。そして、Ｎ+層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、Ｎ+層１０４と、スリット絶縁膜１１０を介して第１のゲート絶縁層１０９ａに繋がり、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層１０５ａがあり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間には、スリット絶縁層１１０がある。これにより、ＤＦＭ（Dynamic Flash Memory）のメモリセル１１１が形成される。なお、ソース線ＳＬがＮ+層１０４に接続し、ビット線ＢＬがＮ+層１０３に接続するように構成してもよい。
　そして、図３（ａ）に示すように、例えば、Ｎ+層１０３にゼロ電圧、Ｎ+層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで覆われたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで覆われたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間の半導体母体の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図３（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。この状態が論理記憶データ“１”となる。
　そして、図３（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線ＷＬと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図３（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルと比べ、大幅に動作マージンの拡大が図られる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂとをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善が求められる。
　また、図４に示す、キャパシタを有しない、ＭＯＳトランジスタで構成された、３個のゲートを有するダイナミック フラッシュ メモリセル８が知られている（特許文献６、非特許文献１３を参照）。基板１上にシリコン半導体柱（Ｓｉ柱）２がある。そして、Ｓｉ柱２には、下よりＮ+層３ａ、Ｐ層７、Ｎ+層３ｂがある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで、下から第１のゲート絶縁層４ａと、第２のゲート絶縁層４ｂと、第３のゲート絶縁層４ｃがある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａがあり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂがあり、第３のゲート絶縁層４ｃを囲んで、第３のゲート導体層５ｃがある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６ａにより分離され、第２のゲート導体層５ｂ、第３のゲート導体層５ｃは絶縁層６ｂにより分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセルが形成される。この構造の特徴として、Ｎ+層３ａ、３ｂ間のチャネル領域７ａに蓄えられた正孔群は、第１のゲート導体層５ａと第３のゲート導体層５ｃとの電気的な遮蔽を活用することにより、Ｎ+層３ａ、３ｂにおける再結合が著しく抑制される。この結果、データ“１”の保持特性（Retention）が大幅に改善される。なお、ダイナミック フラッシュ メモリセルを基板１に対して、水平方向に設け、複数のメモリセルを垂直方向に積み上げて集積度を上げることが出来る（特許文献８を参照）。また、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃを分割することが出来る（例えば、特許文献９、非特許文献１８を参照）。
　また、キャパシタを有しない、３つのゲートを有するサイリスタ（Thyristor）RAMメモリの発表がある（非特許文献１４、非特許文献１５を参照）。このサイリスタ メモリは、複数の層を積層させて、等価的なメモリセルサイズを縮小可能という利点があるが、読出しメカニズムとして、サイリスタを用いているため、読出し電流値が大幅に増減する問題があり、この結果、消費電力が大きくなってしまう。
　また、積層可能なキャパシタを有する１T１CのDRAMセルの発表がある（非特許文献１６、非特許文献１７を参照）。しかし、DRAMメモリセルのキャパシタのアスペクト比（Aspect Ratio）は、５０と大きい。このため、DRAMセルを横置きにすると、このキャパシタの面積が非常に大きいため、現在の縦置きのDRAMセルのような経済的なメモリセルの等価面積を得るためには、例えば、２００層も積層する必要がある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルを積層する提案がある（特許文献７を参照）。この構造は、上述した選択ワード線にオン電圧が印加されると、この選択ワード線に繋がる選択メモリセルのフローティングボディチャネル電圧はゲート電極とチャネルとの容量結合により大きく変動する問題が生じる。また、特許文献７のＦｉｇ．１Ｆに示されているが、例えば、２つのワード線ＷＬ０とＷＬ１で共通のフローティングボディＦＢ１を制御しているため、選択性の問題を生じる。その回避策として、Ｆｉｇ．１Ｇのように交互のワード線をシールド線として接地する手法が示されているが、この方法では、メモリ容量が半減し、コストが倍増する問題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報 ＵＳ２０２３／０１８６９６６　Ａ１ ＵＳ２０２３／０１０６５６１　Ａ１ ＵＳ２０２２／０３６７６８１　Ａ１ ＵＳ２０２２／０３６７４７３　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.W.Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) K. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: " Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007) K. Sakui, and N. Harada, "Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),"Proc. IEEE IMW, pp.72-75(2021). K. Sakui, Y. Li, M. Kakumu, K. Kanazawa, I. Kunishima, Y. Iwata, and N. Harada, "Design Impact on Three Gate Dynamic Flash Memory (3G_DFM) for Long Hole Retention Time and Robust Disturbance Shield," in Memories - Materials, Devices, Circuits and Systems, Elsevier, 4, 100054, pp.1-5, May 2023. W.-C. Chen, H.-T. Lue, M.-Y. Wu, T.-H. Yeh, P.-Y. Du, T.-H. Hsu, C.-C. Hsieh, K.-C. Wang, and C.-Y. Lu, "A 3D Stackable DRAM: Capacitor-less Three-Wordline Gate-Controlled Thyristor (GCT) RAM with >40μA Current Sensing Window, >1010 Endurance, and 3-second Retention at Room Temperature," in IEEE IEDM (International Electron Devices Meeting), pp.607-610, Dec.2022. W.-C. Chen, H.-T. Lue, T.-H. Hsu, K.-C. Wang, and C.-Y. Lu, "A Simulation Study of Scaling Capability toward 10nm for the 3D Stackable Gate-Controlled Thyristor (GCT) DRAM Device," in IEEE IMW (International Memory Workshop), pp.25-28, May 2023. M. Huang, S. Si, Z. He, Y. Zhou, S. Li, H. Wang, J. Liu, D. Xie, M. Yang, K. You, C. Choi, Y. Tang, X. Li, S. Qian, X. Yang, L. Hou, W. Bai, Z. Liu, Y. Tang, Q. Wu, Y. Wang, T. Dou, J. Kim, G.-L. Wang, J. Bai, A. Takao, C. Zhao, A. Yoo, M. Zhou, "A 3D Stackable 1T1C DRAM: Architecture, Process Integration and Circuit Simulation," in IEEE IMW (International Memory Workshop), pp.29-32, May 2023. J.W. Han, S.H. Park, M.Y. Jeong, K.S. Lee, K.N. Kim, H.J. Kim, J.C. Shin, S.M. Park, S.H. Shin,　S.W. Park, K.S. Lee, J.H. Lee, S.H. Kim, B.C Kim, M.H. Jung, I.Y. Yoon, H. Kim, S.U. Jang, K.J. Park, Y.K. Kim, I.G. Kim, J.H Oh, S.Y. Han, B.S. Kim, B.J. Kuh, and J.M. Park, "Ongoing Evolution of DRAM Scaling via Third Dimension- Vertically Stacked DRAM," in 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, TFS1-1, pp.1-2, Jun. 2023. K. Sakui, and N. Harada, "Read Non-Destructive Dynamic Flash Memory (DFM) with Dual and Double Gates," Extended Abstracts of the 2022 International Conference on Solid State Devices and Materials, pp.405-406, Sep. 2022.
　ダイナミック フラッシュ メモリセルにおいて、実効的なセルサイズのより小さいメモリセルの実現が求められる。
　上記の課題を解決するために、第１発明に係る半導体素子を用いたメモリ装置は、
　第１のメモリセル及び第２のメモリセルを含む複数の半導体メモリセルが基板上に行列状に配列された第１のブロックを有し、
　前記第１のメモリセルは、前記基板に対して平行に伸延した第１の半導体母体を含み、前記第２のメモリセルは、前記第１の半導体母体と垂直方向又は水平方向に離れ、且つ平面視もしくは断面視で前記第１の半導体母体と重なった第２の半導体母体を含み、
　前記第１のブロックは、
　前記第１の半導体母体の両端にそれぞれ繋がる第１の不純物領域及び第２の不純物領域と、
　前記第２の半導体母体の両端にそれぞれ繋がる第３の不純物領域及び第４の不純物領域と、
　前記第１の半導体母体を囲む第１のゲート絶縁層と、
　前記第２の半導体母体を囲む第２のゲート絶縁層と、
　前記第１のゲート絶縁層と前記第２のゲート絶縁層のそれぞれの第１の側面に接し、且つ繋がって並んだ第１のゲート導体層と、第２のゲート導体層と、
　前記第１のゲート絶縁層と前記第２のゲート絶縁層の前記第１の側面に対向するそれぞれの第２の側面に接した第３のゲート導体層と、を具備し、
　前記１乃至第４の不純物領域と、前記１乃至第３のゲート導体層と、に印加する電圧を制御して、前記第１及び第２の半導体母体内に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた多数キャリアである前記正孔群または前記電子群の一部または全てを、前記第１及び前記第２の半導体母体内に残存させる、データ書き込み動作と、
　前記第１及び第２の不純物領域の一方もしくは両方、そして前記第３及び第４の不純物領域の一方もしくは両方から、残存する前記正孔群または前記電子群を抜きとる、データ消去動作と、を行い、
　さらに、前記第１のブロックと前記第３のゲート導体層を共有し且つ第３のメモリセルおよび第４のメモリセルを含む第２のブロックを含み、前記第２のブロックは、第３のゲート導体層に対して前記第１のブロックと鏡像対称な関係にある構造を有する、
　ことを特徴とする。
　第２発明は、上記の第１発明において、
　前記第１及び第３の不純物領域はソース線に接続し、前記第２の不純物領域は第１のビット線に接続し、前記第４の不純物領域は第２のビット線に接続し、前記第１のゲート導体層と前記第２のゲート導体層との一方が選択ゲート線に接続すれば、他方が前記第２のゲート導体層はプレート線に接続し、前記第３のゲート導体層はシールド線に接続し、
　前記ソース線と、前記第１および第２のビット線と、前記プレート線と、前記選択ゲート線と、前記シールド線に印加する電圧を制御して、前記データ消去動作と、前記データ書込み動作と、データ読出し動作とを行う、
　ことを特徴とする。
　第３発明は、上記の第２発明において、前記データ消去動作と、前記データ書込み動作と、データ読出し動作において、前記シールド線には、接地電圧が印加されることを特徴とする。
　第４発明は、上記の第３発明において、前記接地電圧は零ボルトであることを特徴とする。
　第５発明は、上記の第２発明において、前記第１及び第２の半導体母体は、前記基板の断面視において重なり、前記プレート線と、前記選択ゲート線と、前記シールド線は、前記基板に対して、平面視において平行に配設されていることを特徴とする。
　第６発明は、上記の第２発明において、前記第１及び第２のビット線は、前記基板に対する垂直断面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と直交し、前記ソース線は、平面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と平行に配設されていることを特徴とする。
　第７発明は、上記の第２発明において、前記第１及び第２の半導体母体とは、前記基板の平面視において重なり、前記プレート線と、前記選択ゲート線と、前記シールド線は、前記基板に対して、断面視において平行に配設されていることを特徴とする。
　第８発明は、上記の第２発明において、前記第１および第２のビット線は前記基板の平面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と直交して、前記ソース線は、前記基板の断面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と平行に配設されていることを特徴とする。
　第９発明は、上記の第１発明において、前記第１のゲート絶縁層と前記第２のゲート絶縁層のそれぞれの前記第１の側面に接し、且つ前記第１及び第２のゲート導体層と並んだ第４のゲート導体層を有することを特徴とする。
　第１０発明は、上記の第９発明において、前記第４のゲート導体層が第２の選択ゲート線に接続していることを特徴とする。
　第１１発明は、上記の第２発明において、前記第２のゲート導体層のチャネル長は、前記第１のゲート導体層のチャネル長と前記第３のゲート導体層のチャネル長の一方もしくは双方よりも長いことを特徴とする。
　第１２発明は、上記の第１発明において、前記第３のゲート導体層が前記第１のゲート導体層と、前記第２のゲート導体層と対面してある第５のゲート導体層と、第６のゲート導体層よりなることを特徴とする。
第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 第１実施形態に係るメモリセルの構造図である。 従来例のキャパシタを有しない、ＭＯＳトランジスタで構成された、ダイナミック フラッシュ メモリセルを説明するための図である。 従来例のキャパシタを有しない、ＭＯＳトランジスタで構成された、３個のゲートを有するダイナミック フラッシュ メモリセルを説明するための図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリとも呼ぶ）の構造、駆動方式の実施形態について、図面を参照しながら説明する。
　（第１実施形態）
　図１Ａ～図１Ｆと図２を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１Ａ、図１Ｂを用いて、基板に対してビット線が垂直方向に配設され、第１および第２の選択ゲート線と、プレート線が水平方向に配設された構造を説明する。図２を用いて、基板に対してビット線が水平方向に配設され、第１および第２の選択ゲート線と、プレート線が垂直方向に配設された構造を説明する。
　図１Ａに本発明の第１実施形態に係るダイナミック フラッシュ メモリセル構造の鳥観図を示す。図１Ｂ（ａ）に本発明の第１実施形態に係るダイナミック フラッシュ メモリセル構造の平面図を、図１Ｂ（ｂ）と図１Ｂ（ｃ）にＸ－Ｘ’断面図とＹ－Ｙ’断面図を示す。基板１０（特許請求の範囲の「基板」の一例である）に平行に、Ｐ層の第１の半導体母体１４（特許請求の範囲の「第１の半導体母体」の一例である）がある。第１の半導体母体１４の両端には、Ｎ+層１５（特許請求の範囲の「第１の不純物領域」の一例である）と、Ｎ+層１６（特許請求の範囲の「第２の不純物領域」の一例である）がある。そして、第１の半導体母体１４の奥側にＰ層の第２の半導体母体２０（特許請求の範囲の「第２の半導体母体」の一例である）と、Ｎ+層２１（特許請求の範囲の「第３の不純物領域」の一例である）と、Ｎ+層２２（特許請求の範囲の「第４の不純物領域」の一例である）がある。第１の半導体母体１４および第２の半導体母体２０の周りには、第１のゲート絶縁膜３４（特許請求の範囲の「第１のゲート絶縁膜」の一例である）と第２のゲート絶縁膜３８（特許請求の範囲の「第２のゲート絶縁膜」の一例である）が形成されている（図１Ｂ（ｃ）参照）。
　互いに分離された第１のゲート導体層１１（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層１２（特許請求の範囲の「第２のゲート導体層」の一例である）、第４のゲート導体層１３は、第１のゲート絶縁層３４と第２のゲート絶縁層３８のそれぞれの第１の側面（特許請求の範囲の「第１の側面」の一例である）に接している。。第１のゲート絶縁層３４と第２のゲート絶縁層３８の第１の側面に対向するそれぞれの第２の側面（特許請求の範囲の「第２の側面」の一例である）に接し、かつ第１の半導体母体１４と第２の半導体母体２２の共通ゲートとなる第３のゲート導体層３３（特許請求の範囲の「第３のゲート導体層」の一例である）がある。なお、後述するが、第１のゲート導体層１１と、第４のゲート導体層１３は、それぞれ図１Ｄと図１Ｅに示すように無くても良い。
　第１の不純物領域１５と第３の不純物領域２１は第１のソース線１７（特許請求の範囲の「ソース線」の一例である）であるＳＬ０に接続し、第２の不純物領域１６は第１のビット線１８（特許請求の範囲の「第１のビット線」の一例である）であるＢＬ０に接続し、第４の不純物領域２２は第２のビット線１９（特許請求の範囲の「第２のビット線」の一例である）であるＢＬ１に接続する。第１のゲート導体層１１は第１の選択ゲート線ＳＧ１０（特許請求の範囲の「選択ゲート線」の一例である）に接続し、第２のゲート導体層１２はプレート線ＰＬ０（特許請求の範囲の「プレート線」の一例である）に接続し、第４のゲート導体層１３は第２の選択ゲート線ＳＧ２０に接続し、第３のゲート導体層３３はシールド線ＳＨ０１（特許請求の範囲の「シールド線」の一例である）に接続する。
　第１のメモリセル（特許請求の範囲の「第１のメモリセル」の一例である）の６端子は、第１の選択ゲート線ＳＧ１０と、プレート線ＰＬ０と、第２の選択ゲート線ＳＧ２０と、シールド線ＳＨ０１と、第１のソース線ＳＬ０と、第１のビット線ＢＬ０とで構成され、第２のメモリセル（特許請求の範囲の「第２のメモリセル」の一例である）の６端子は、第１の選択ゲート線ＳＧ１０と、プレート線ＰＬ０と、第２の選択ゲート線ＳＧ２０と、シールド線ＳＨ０１と、第１のソース線ＳＬ０と、第２のビット線ＢＬ１とで構成される。第１のメモリセルと第２のメモリセルとで第１のブロック（特許請求の範囲の「第１のブロック」の一例である）の一部を構成する。
　第３のゲート導体層３３を共有し、第３のゲート導体層３３であるシールド線ＳＨ０１を軸とし、第１ブロックとは線対称に折り返した位置に配置した第１のブロックと対向する第２のブロック（特許請求の範囲の「第２のブロック」の一例である）がある。第２のブロックに第３のメモリセル（特許請求の範囲の「第３のメモリセル」の一例である）および第４のメモリセル（特許請求の範囲の「第４のメモリセル」の一例である）が含まれる。
　第３のメモリセルの６端子は、第１の選択ゲート線ＳＧ１１と、プレート線ＰＬ１と、第２の選択ゲート線ＳＧ２１と、第１のブロックと共通のシールド線ＳＨ０１と、第２のソース線ＳＬ１と、第１のビット線ＢＬ０とで構成され、第４のメモリセルの６端子は、第１の選択ゲート線ＳＧ１１と、プレート線ＰＬ１と、第２の選択ゲート線ＳＧ２１と、第１のブロックと共通のシールド線ＳＨ０１と、第２のソース線ＳＬ１と、第２のビット線ＢＬ１とで構成される。
　例えば、第１のブロックが選択された場合には、ソース線ＳＬ１と、第１のビット線ＢＬ０と、第２のビット線ＢＬ１と、プレート線ＰＬ０と、第１の選択ゲート線ＳＧ１０と、第２の選択ゲート線ＳＧ２０と、シールド線ＳＨ０１に印加する電圧を制御して、第１のメモリセルと第２のメモリセルに対して、ページ消去動作と、ページ書込み動作と、ページ読出し動作とを行う。この３つの動作モードでは、シールド線ＳＨ０１には、接地電圧である零ボルトを印加する。このようにシリコン薄膜の対面、すなわち（シリコン薄膜を挟んで、その上面と下面、もしくはその左面と右面を２つのゲートで制御するデュアルゲート構造のダイナミック フラッシュ メモリセルにおいて、一方のゲートを接地電圧にすると、“１”書込み状態の正孔群を安定的に保持できる。
　また、デュアルゲート構造のダイナミック フラッシュ メモリセルにおいて、一方のゲートを接地電圧にすると、フローティングボディのシリコン膜厚を薄膜化でき、このメモリセルを複数個積層させても、そのアスペクト比を低減でき、より多くのメモリセルを積層することが可能であり、更なる低コスト化が実現可能である。
　また、シールド線を積層上下のメモリセルで共有しているため、プロセス工程およびアスペクト比が低減でき、より低コスト化が実現できる。
　図１Ｃは、プレート線ＰＬ０とＰＬ１のゲート長（Ｘ－Ｘ’線方向の長さ）を、第１の選択ゲート線ＳＧ１０とＳＧ１１および第２の選択ゲート線ＳＧ２０とＳＧ２１よりも長くした例を示している。これにより、第１から第４のメモリセルのフローティングボディに対するプレート線電圧の制御性が優れる。また、プレート線のゲート長に応じて、“1”書込み状態のフローティングボディには、より多く正孔数を保持できる。
　図１Ｄは、ソース線ＳＬ０とＳＬ１に隣接する第１の選択ゲート線ＳＧ１０とＳＧ１１を無くした例を示している。また、図１Ｅは、ビット線ＢＬ０とＢＬ１に隣接する第２の選択ゲート線ＳＧ２０とＳＧ２１を無くした例を示している。これにより、ダイナミック フラッシュ メモリセルのセルサイズをより微細化可能である。また、セル電流を増大でき、より高速化が可能である。しかし、片方の選択ゲートを無くすことで、データ保持能力が若干低下するが、第１から第４のメモリセルのフローティングボディに対するプレート線電圧の制御性が優れる。また、プレート線のゲート長に応じて、“1”書込み状態のフローティングボディには、より多く正孔数を保持できる。ダイナミック フラッシュ メモリセル使用のアプリケーションに対する設計選択事項である。
　図１Ｆは、４個のダイナミック フラッシュ メモリセルを積層した例を示している。シールド線ＳＨ０１は、第１と第２のブロックのメモリセルで共有し、シールド線ＳＨ２３は、第３と第４のブロックのメモリセルで共有している。この結果、積層メモリ構造において、シールド線の本数を半減でき、その分、積層メモリのアスペクト比とプロセス工程を低減でき、より高集積化が可能なメモリ装置を安価で提供できる。
　図１Ｇは、シールド線を第１および第２の選択ゲート線とプレート線のチャネル長に合わせて、３等分のＳＨ０１Ａ、ＳＨ０１Ｂ、ＳＨ０１Ｃに分離した例を示している。これにより、ゲート加工のエッチング等のプロセス工程をより簡便化可能である。なお、３等分されたシールド線ＳＨ０１Ａ、ＳＨ０１Ｂ、ＳＨ０１Ｃは、メモリアレイ内、もしくはメモリアレイ端で短絡され、各動作モードで接地電圧が印加される。
　図２Ａは、基板１０に対して、第１の選択ゲート線ＳＧ１０とＳＧ１１、プレート線ＰＬ０とＰＬ１、第２の選択ゲート線ＳＧ２０とＳＧ２１と、第１のソース線ＳＬ０と、第２のソース線ＳＬ１を垂直方向に配設し、第１のビット線ＢＬ０と第２のビット線ＢＬ１を水平方向に配設した例を示している。すなわち、図１Ａから図１Ｇで示したダイナミック フラッシュ メモリセルを基板１０に対して、図面奥方向に向かって９０度回転したダイナミック フラッシュ メモリセルに相当する。ダイナミック フラッシュ メモリセル使用のアプリケーションに対する設計選択事項であるが、主たる特徴は、図１Ａから図１Ｇで示したダイナミック フラッシュ メモリセルと同様である。
　図１Ｇと同様に図２Ｂは、シールド線を第１および第２の選択ゲート線とプレート線のチャネル長に合わせて、３等分のＳＨ０１Ａ、ＳＨ０１Ｂ、ＳＨ０１Ｃに分離した例を示している。これにより、ゲート加工のエッチング等のプロセス工程をより簡便化可能である。なお、３等分されたシールド線ＳＨ０１Ａ、ＳＨ０１Ｂ、ＳＨ０１Ｃは、メモリアレイ内、もしくはメモリアレイ端で短絡され、各動作モードで接地電圧が印加される。
　また、図１Ａから図１Ｇおよび図２Ａと図２Ｂで示したダイナミック フラッシュ メモリセルは、各構成物を矩形状の垂直断面を有する形状を用いて説明したが、これらの垂直断面形状は例えば台形状などの他の形状であってもよい。また、それぞれの構成要素の垂直断面が異なっていてもよい。
　また、図１Ａ、図１Ｂで示したダイナミック フラッシュ メモリセルのＮ+層１５、１６、２５、２６と、Ｐ層１４、２４の半導体母体のそれぞれの導電型を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型の半導体母体では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がフローティングボディに蓄えられて、“１”状態が設定される。このことは、他の実施例でも同様である。
　また、図１Ａ、図１Ｂで示したダイナミック フラッシュ メモリセルのＮ+層１５、１６、２５、２６と、Ｐ層１４、２４の半導体母体のそれぞれの導電型を同じにしたジャンクションレス構造であってもよい。このことは、他の実施例でも同様である。　
　本実施形態は、下記の特徴を有する。
（特徴１）
　本実施形態に係るダイナミック フラッシュ メモリセルでは、図１Ａ、図１Ｂに示すように、第４のゲート導体層３３にシールドゲートの役割を持たせる。例えば、第４のゲート導体層３３に接地電圧を印加することにより、フローティングボディである半導体母体１４、２０、２４、２７の駆動時の電位の安定化を図ることが出来る。これにより、フローティングボディの半導体母体１４、２０、２４、２７の薄膜化が可能である。このため、積層された複数のメモリセルのアスペクト比が小さくなるため、更に多数のメモリセルを積層させることができて、低コスト化が実現できる。このことは、図１Ｃ～図２Ｂで示したメモリセルについても同様である。
（特徴２）
　メモリセルの積層に関して、シールド線を中心軸とした線対称の折り返し位置にメモリセルを積層しているため、シールド線のゲート材を重複させる必要がない。この結果、メモリ容量を半減することなく、積層メモリのアスペクト比を低減でき、更なる大容量化が実現できる。また、プロセス工程が簡略化でき、より安価なメモリ装置を提供できる。
　（その他の実施形態）
　なお、プレート線に繋がるゲート導体層は、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、第１および第２の選択ゲート線に繋がるゲート導体層は、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲート導体層の外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、実施形態の説明におけるプレート線ＰＬの電圧は、各動作モードに関わらず、例えば、０Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧は、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図１において、第１の不純物領域Ｎ+層１５及び／又は第２の不純物領域Ｎ+層１６と、第１の半導体母体Ｐ層１４との間に、Ｎ型、またはＰ型の不純物領域があってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１０、１　基板
１１１、８　ダイナミック フラッシュ メモリセル
１０１　ＳＯＩ基板のＳｉＯ2層
ＳＬ　ソース線
１０３、１０４、３ａ、３ｂ　Ｎ+層
ＢＬ　ビット線
１０２　フローティングボディ半導体母体
１０９ａ、４ａ　第１のゲート絶縁層
１１０　スリット絶縁膜
１０９ｂ、４ｂ　第２のゲート絶縁層
ＰＬ　プレート線
１０５ａ　第１のゲート導体層
ＷＬ　ワード線ＷＬ
１０５ｂ　第２のゲート導体層
１１０　スリット絶縁層
２　シリコン半導体柱（Ｓｉ柱）
７　Ｐ層
７ａ　チャネル領域
４ｃ　ゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
４ｃ　第３のゲート絶縁層
５ｃ　第３のゲート導体層
６ａ　絶縁層６ａ
１４　Ｐ層の第１の半導体母体
２２　Ｐ層の第２の半導体母体
１５、１６、２１、２２　Ｎ+層
２０　Ｐ層の第２の半導体母体
３４　第１のゲート絶縁膜
３８　第２のゲート絶縁膜
３５　第３のゲート絶縁膜
３９　第４のゲート絶縁膜
１１　第１のゲート導体層
１２　第２のゲート導体層
１３　第３のゲート導体層
３３　第４のゲート導体層
１７、ＳＬ０　ソース線
１８、ＢＬ０　第１のビット線
１９、ＢＬ１　第２のビット線
ＳＧ１０、ＳＧ１１　第１の選択ゲート線
ＰＬ０、ＰＬ１　プレート線
ＳＧ２０、ＳＧ２１　第１の選択ゲート線
ＳＨ０１　シールド線

Claims (12)

  1. 　第１のメモリセル及び第２のメモリセルを含む複数の半導体メモリセルが基板上に行列状に配列された第１のブロックを有し、
    　前記第１のメモリセルは、前記基板に対して平行に伸延した第１の半導体母体を含み、前記第２のメモリセルは、前記第１の半導体母体と垂直方向又は水平方向に離れ、且つ平面視もしくは断面視で前記第１の半導体母体と重なった第２の半導体母体を含み、
    　前記第１のブロックは、
    　前記第１の半導体母体の両端にそれぞれ繋がる第１の不純物領域及び第２の不純物領域と、
    　前記第２の半導体母体の両端にそれぞれ繋がる第３の不純物領域及び第４の不純物領域と、
    　前記第１の半導体母体を囲む第１のゲート絶縁層と、
    　前記第２の半導体母体を囲む第２のゲート絶縁層と、
    　前記第１のゲート絶縁層と前記第２のゲート絶縁層のそれぞれの第１の側面に接し、且つ繋がって並んだ第１のゲート導体層と、第２のゲート導体層と、
    　前記第１のゲート絶縁層と前記第２のゲート絶縁層の前記第１の側面に対向するそれぞれの第２の側面に接した第３のゲート導体層と、を具備し、
    　前記１乃至第４の不純物領域と、前記１乃至第３のゲート導体層と、に印加する電圧を制御して、前記第１及び第２の半導体母体内に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた多数キャリアである前記正孔群または前記電子群の一部または全てを、前記第１及び前記第２の半導体母体内に残存させる、データ書き込み動作と、
    　前記第１及び第２の不純物領域の一方もしくは両方、そして前記第３及び第４の不純物領域の一方もしくは両方から、残存する前記正孔群または前記電子群を抜きとる、データ消去動作と、を行い、
    　さらに、前記第１のブロックと前記第３のゲート導体層を共有し且つ第３のメモリセルおよび第４のメモリセルを含む第２のブロックを含み、前記第２のブロックは、第３のゲート導体層に対して前記第１のブロックと鏡像対称な関係にある構造を有する、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１及び第３の不純物領域はソース線に接続し、前記第２の不純物領域は第１のビット線に接続し、前記第４の不純物領域は第２のビット線に接続し、前記第１のゲート導体層と前記第２のゲート導体層との一方が選択ゲート線に接続すれば、他方がプレート線に接続し、前記第３のゲート導体層はシールド線に接続し、
    　前記ソース線と、前記第１および第２のビット線と、前記プレート線と、前記選択ゲート線と、前記シールド線に印加する電圧を制御して、前記データ消去動作と、前記データ書込み動作と、データ読出し動作とを行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記データ消去動作と、前記データ書込み動作と、データ読出し動作において、前記シールド線には、接地電圧が印加される、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  4. 　前記接地電圧は零ボルトである、
    　ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１及び第２の半導体母体は、前記基板の断面視において重なり、前記プレート線と、前記選択ゲート線と、前記シールド線は、前記基板に対して、平面視において平行に配設されている、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１及び第２のビット線は、前記基板に対する垂直断面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と直交し、前記ソース線は、平面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と平行に配設されている、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１及び第２の半導体母体とは、前記基板の平面視において重なり、前記プレート線と、前記選択ゲート線と、前記シールド線は、前記基板に対して、断面視において平行に配設されている、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  8. 　前記第１および第２のビット線は前記基板の平面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と直交して、前記ソース線は、前記基板の断面視において、前記プレート線と、前記選択ゲート線と、前記シールド線と平行に配設されている、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  9. 　前記第１のゲート絶縁層と前記第２のゲート絶縁層のそれぞれの前記第１の側面に接し、且つ前記第１及び第２のゲート導体層と並んだ第４のゲート導体層を有する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記第４のゲート導体層が第２の選択ゲート線に接続している、
    　ことを特徴とする請求項９に記載の半導体素子を用いたメモリ装置。
  11. 　前記第２のゲート導体層のチャネル長は、前記第１のゲート導体層のチャネル長と前記第３のゲート導体層のチャネル長の一方もしくは双方よりも長い、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  12. 　前記第３のゲート導体層が前記第１のゲート導体層と、前記第２のゲート導体層と対面してある第５のゲート導体層と、第６のゲート導体層よりなる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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