WO2025004538A1 - 光検出装置 - Google Patents

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WO2025004538A1
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column
switch
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祐喜 小澤
俊一 小田
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to a photodetector device. More specifically, it relates to a photodetector device in which a source floor can be configured between a pixel and a load transistor via a vertical signal line.
  • This technology was developed in light of these circumstances, and aims to reduce the current in the load transistors during non-readout periods while minimizing degradation of image quality.
  • a first aspect of the present technology is a photodetector device including a first signal line connected to a first effective pixel, a first current source connected to the first signal line, a first switch provided between the first effective pixel and the first current source, a second signal line connected to a second effective pixel, a second current source connected to the second signal line, a second switch provided between the second effective pixel and the second current source, a horizontal connection signal line connecting the first signal line and the second signal line, a dummy signal line connected to a dummy pixel, a third current source connected to the dummy signal line, and a control unit that controls the potential of the horizontal connection signal line based on the potential of the dummy signal line.
  • control unit may control the dummy signal line and the horizontal connection signal line to have the same potential. This brings about the effect of stopping the current of the load transistor during the non-readout period, while making the potential of the vertical signal line during the non-readout period equal to the potential of the vertical signal line during the readout period.
  • control unit may include an operational amplifier having a first input connected to the dummy signal line and a second input connected to the horizontal connecting signal line. This provides the effect of comparing the potential of the dummy signal line with the potential of the horizontal connecting signal line.
  • control unit may include a transistor that drives the horizontal connection signal line based on the output of the operational amplifier. This provides the effect of controlling the potential of the horizontal connection signal line based on the comparison result between the potential of the dummy signal line and the potential of the horizontal connection signal line.
  • control unit may include a mode setting unit that sets the current flowing through the transistor during the readout period. This provides the effect of controlling the current flowing through the transistor during the readout period.
  • the dummy pixel may include an OPB (Opitical Black) pixel. This provides the effect of matching the potential of the vertical signal line during the non-readout period with the potential of the vertical signal line during the readout period while accommodating manufacturing variations in the characteristics of the photodetector device.
  • OPB Organic Black
  • the device may further include a third switch provided between the first signal line and the horizontal connecting signal line, and a fourth switch provided between the second signal line and the horizontal connecting signal line. This provides the effect of enabling the first and second signal lines to be disconnected from the horizontal connecting signal line during the readout period.
  • the first switch and the second switch may be turned off during a vertical blanking period, and the third switch and the fourth switch may be turned on during the vertical blanking period. This brings about the effect that the current of the load transistor is stopped during the vertical blanking period, while the potential of the vertical signal line during the vertical blanking period is made to coincide with the potential of the vertical signal line during the readout period.
  • the first switch and the second switch may be turned off during a horizontal blanking period, and the third switch and the fourth switch may be turned on during the horizontal blanking period. This brings about the effect of stopping the current of the load transistor during the horizontal blanking period, while making the potential of the vertical signal line during the horizontal blanking period coincide with the potential of the vertical signal line during the readout period.
  • a fifth switch may be provided between the dummy pixel and the third current source. This provides the effect of disconnecting the dummy pixel from the third current source during the readout period.
  • the fifth switch may be turned on during the vertical blanking period and turned off during the readout period. This provides the effect of allowing a current to flow through the dummy signal line during the vertical blanking period and stopping the current flowing through the dummy signal line during the readout period.
  • the fifth switch may be turned on during a horizontal blanking period and turned off during a readout period. This provides the effect of allowing a current to flow through the dummy signal line during the horizontal blanking period and stopping the current flowing through the dummy signal line during the readout period.
  • a first column in which the first effective pixels are arranged in a column direction, a second column in which the second effective pixels are arranged in the column direction, and a dummy column in which the dummy pixels are arranged in the column direction may be provided.
  • This provides the effect of preventing the current of the load transistor from flowing during a non-readout period and the deviation between the potential of the vertical signal line during the non-readout period and the potential of the vertical signal line during the readout period in a pixel array portion in which effective pixels are arranged in a matrix in the row and column directions.
  • the first column may include the first effective pixel and a first OPB pixel
  • the second column may include the second effective pixel and a second OPB pixel
  • the dummy column may include a dummy effective pixel and a dummy OPB pixel.
  • a plurality of the dummy columns may be provided. This improves the output accuracy of the dummy columns.
  • 1 is a block diagram illustrating an example of a configuration of an imaging device according to a first embodiment.
  • 1 is a block diagram illustrating an example of a configuration of a solid-state imaging device according to a first embodiment.
  • 2 is a diagram illustrating an example of a circuit configuration of a pixel provided in the solid-state imaging device according to the first embodiment;
  • 2 is a diagram illustrating an example of a configuration of a column readout circuit provided in the solid-state imaging device according to the first embodiment;
  • 4 is a timing chart showing an example of a readout period and a non-readout period of the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a timing chart showing an example of waveforms of vertical signal lines during a horizontal blanking period and an AD conversion period of the solid-state imaging device according to the first embodiment.
  • 5A and 5B are diagrams illustrating the relationship between the load current and the control current in each mode of the solid-state imaging device according to the first embodiment.
  • 5A and 5B are diagrams illustrating the relationship between the frame rate and current consumption in each mode of the solid-state imaging device according to the first embodiment.
  • 13 is a diagram illustrating an example of a configuration of a column readout circuit provided in a solid-state imaging device according to a second embodiment.
  • FIG. 13 is a block diagram illustrating an example of the configuration of a solid-state imaging device according to a third embodiment.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of a pixel provided in a solid-state imaging device according to a fourth embodiment.
  • FIG. 13 is a perspective view showing an example of a stack of layers in a solid-state imaging device according to a fifth embodiment.
  • First embodiment an example in which the potential of a horizontal connecting signal line connecting vertical signal lines to which effective pixels are connected is controlled based on the potential of a dummy signal line connected to a dummy pixel provided in a dummy column
  • Second embodiment example in which a plurality of dummy columns are provided in which dummy pixels connected to dummy signal lines are arranged in the column direction
  • Third embodiment an example in which n (n is a positive integer smaller than m) columns of dummy columns are provided as part of m (m is a positive integer) columns of ineffective pixels provided around an effective pixel array
  • Fourth embodiment (example in which Hall sensors are used for pixels) 5.
  • Fifth embodiment an example in which semiconductor chips forming a solid-state imaging device are stacked
  • First embodiment 1 is a diagram showing an example of the configuration of an imaging device including a photodetector according to a first embodiment of the present invention.
  • a solid-state imaging device is taken as an example of the photodetector.
  • the imaging device 100 includes an optical system 101, a solid-state imaging device 102, an imaging control unit 103, an image processing unit 104, a storage unit 105, a display unit 106, and an operation unit 107.
  • the imaging control unit 103, the image processing unit 104, the storage unit 105, the display unit 106, and the operation unit 107 are connected to each other via a bus 108.
  • the imaging device 100 may be used as a standalone device, or may be incorporated into a mobile terminal such as a smartphone, an authentication device, a monitoring device, or may be incorporated into a vehicle or a drone.
  • the optical system 101 allows light from a subject to be incident on the solid-state imaging device 102, and forms an optical image on the light receiving surface of the solid-state imaging device 102.
  • the optical system 101 may include, for example, a focus lens, a zoom lens, and an aperture.
  • the optical system 101 may also include multiple lenses, such as a wide-angle lens, a standard lens, and a telephoto lens.
  • the solid-state imaging device 102 converts the optical image formed on the light receiving surface into an electrical signal for each pixel, digitizes the electrical signal, and outputs it.
  • the solid-state imaging device 102 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the CMOS image sensor may be a back-illuminated image sensor or a front-illuminated image sensor.
  • the light detection device is not limited to the solid-state imaging device 102, and may be applied to a ToF (Time of Flight) sensor, an event-based vision sensor, or the like.
  • ToF Time of Flight
  • the imaging control unit 103 controls imaging by the solid-state imaging device 102 based on commands from the operation unit 107. At this time, the imaging control unit 103 can control the exposure time, exposure amount, imaging timing, etc. of the solid-state imaging device 102.
  • the image processing unit 104 performs image processing based on the output from the solid-state imaging device 102.
  • the image processing includes, for example, gamma correction, white balance processing, sharpness processing, and tone conversion processing.
  • the image processing unit 104 may include a processor that executes processing based on software.
  • the storage unit 105 stores images captured by the solid-state imaging device 102, and stores imaging parameters of the solid-state imaging device 102.
  • the storage unit 105 can also store programs that operate the imaging device 100 based on software.
  • the storage unit 105 may include a ROM (Read Only Memory), a RAM (Random Access Memory), and a memory card.
  • the display unit 106 displays captured images and various information that supports the imaging operation.
  • the display unit 106 may be a liquid crystal display or an organic EL (Electro Luminescence) display.
  • the operation unit 107 provides a user interface for operating the imaging device 100.
  • the operation unit 107 may include, for example, buttons, dials, and switches provided on the imaging device 100.
  • the operation unit 107 may be configured as a touch panel together with the display unit 106.
  • the imaging device 100 may have additional functions that are not disclosed.
  • FIG. 2 is a block diagram showing an example of the configuration of a solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 102 includes a pixel array section 111, a vertical scanning circuit 112, a column readout circuit 113, a column signal processing section 114, a horizontal scanning circuit 115, and a control circuit 116.
  • the pixel array section 111 includes a dummy pixel DIX and a plurality of pixels PIX.
  • the pixel array section 111 may be provided with a dummy column DCA in which the dummy pixels DIX are arranged in a column direction.
  • the pixels PIX are arranged in a matrix along the row direction (also called the horizontal direction) and the column direction (also called the vertical direction).
  • Each dummy pixel DIX and each pixel PIX may include an effective pixel capable of receiving incident light and a light-shielded OPB pixel.
  • Each dummy pixel DIX and each pixel PIX may be sensitive to visible light, may be sensitive to near infrared light (NIR: Near InfraRed), may be sensitive to shortwave infrared light (SWIR: Short Wavelength InfraRed), may be sensitive to ultraviolet light, X-rays, or the like.
  • NIR Near InfraRed
  • SWIR Short Wavelength InfraRed
  • each pixel PIX may be arranged in a Bayer array or a quad Bayer array.
  • each dummy pixel DIX and each pixel PIX is sensitive to infrared light, in order to improve conversion efficiency, each dummy pixel DIX and each pixel PIX may be configured with a Hall sensor. In a Hall sensor, holes can be generated more efficiently than electrons during photoelectric conversion.
  • Each dummy pixel DIX and each pixel PIX can form a source follower with the column readout circuit 113 when reading out a signal.
  • the dummy pixel DIX and each pixel PIX are connected to a horizontal drive line HSL for each row.
  • the dummy pixel DIX is connected to a dummy signal line DSL for each column, and the pixel PIX is connected to a vertical signal line VSL for each column.
  • the horizontal drive line HSL drives each dummy pixel DIX and each pixel PIX for each row when reading out a signal from each dummy pixel DIX and each pixel PIX.
  • the vertical signal line VSL transmits the signal read out from the pixel PIX to the column signal processing unit 114 for each column.
  • the dummy signal line DSL connects each dummy pixel DIX to a current source.
  • the vertical scanning circuit 112 scans the pixels PIX to be read in the column direction.
  • the vertical scanning circuit 112 may be configured to include a vertical register.
  • the vertical scanning circuit 112 can drive each pixel PIX row by row via the horizontal drive line HSL.
  • the column readout circuit 113 can form a source follower with each pixel PIX when reading out a signal from the pixel PIX. At this time, the column readout circuit 113 can change the potential of the vertical signal line VSL based on the charge held in the pixel PIX.
  • the column readout circuit 113 can connect the vertical signal lines VSL of each column to each other during the non-readout period. Then, the column readout circuit 113 can control the potential of the vertical signal line VSL of each column based on the potential of the dummy signal line DSL. At this time, the column readout circuit 113 can control the dummy signal line DSL and the vertical signal line VSL of each column to have the same potential. This control may be performed during the vertical blanking period or the horizontal blanking period.
  • the column signal processing unit 114 processes signals transmitted in the column direction from each pixel PIX.
  • the column signal processing unit 114 can perform correlated double sampling (CDS) processing based on the signals transmitted in the column direction from each pixel PIX.
  • CDS correlated double sampling
  • the column signal processing unit 114 can also perform AD (Analog to Digital) conversion processing based on the signals transmitted in the column direction from each pixel PIX, and output the image signal Gout.
  • AD Analog to Digital
  • the column signal processing unit 114 includes a column ADC unit 114A.
  • the column ADC unit 114A can perform AD conversion processing in parallel for each column. At this time, the column ADC unit 114A can perform AD conversion for each column based on the result of comparing the pixel signal read out from the pixel PIX with a reference signal.
  • the column readout circuit 113 and the column signal processing unit 114 may be located on both sides of the pixel array unit 111 in the column direction.
  • the horizontal scanning circuit 115 scans the pixels PIX to be read in the row direction.
  • the horizontal scanning circuit 115 may be configured to include a horizontal register.
  • the control circuit 116 controls the vertical scanning circuit 112, the column readout circuit 113, the column signal processing unit 114, and the horizontal scanning circuit 115.
  • the control circuit 116 can control the scanning timing in the column direction, the scanning timing in the row direction, the operation timing of the column readout circuit 113, and the processing timing of the column signal processing unit 114.
  • the control circuit 116 can also set the timing at which the potential of the vertical signal line VSL of each column is controlled based on the potential of the dummy signal line DSL.
  • the control circuit 116 can set this timing to the vertical blanking period or the horizontal blanking period.
  • the control circuit 116 includes a mode setting unit 116A.
  • the mode setting unit 116A can set a mode that controls the potential of the vertical signal line VSL of each column based on the potential of the dummy signal line DSL. This mode can switch the current consumption during the readout period. At this time, the mode setting unit 116A can set a normal mode, a low power consumption mode, and a standby mode.
  • the control circuit 116 is an example of a control unit described in the claims.
  • FIG. 3 is a block diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the first embodiment.
  • pixel PIX includes a photodiode 121, a transfer transistor 122, a reset transistor 123, an amplification transistor 124, a selection transistor 125, and a floating diffusion FD.
  • MOS Metal Oxide Semiconductor
  • the amplification transistor 124 and the selection transistor 125 are connected in series.
  • the cathode of the photodiode 121 is connected to the floating diffusion FD via the transfer transistor 122.
  • the floating diffusion FD is connected to the power supply VDD via the reset transistor 123.
  • the power supply VDD is connected to the vertical signal line VSL via the series circuit of the amplification transistor 124 and the selection transistor 125.
  • the gate of the amplification transistor 124 is connected to the floating diffusion FD.
  • a transfer signal TGL is applied to the gate of the transfer transistor 122.
  • a reset signal RST is applied to the gate of the reset transistor 123.
  • a selection signal SEL is applied to the gate of the selection transistor 125.
  • the transfer signal TGL, reset signal RST, and selection signal SEL can be transmitted to each pixel PIX via the horizontal drive line HSL in FIG. 2.
  • the transfer transistor 122 When the transfer transistor 122 is turned on, the charge accumulated in the photodiode 121 is transferred to the floating diffusion FD. Then, when the selection transistor 125 is turned on, the source potential of the amplification transistor 124 changes according to the potential of the floating diffusion FD. Then, the source potential of the amplification transistor 124 is applied to the vertical signal line VSL via the selection transistor 125, and transmitted via the vertical signal line VSL. Also, when the reset transistor 123 is turned on, the charge accumulated in the floating diffusion FD is discharged.
  • FIG. 4 is a diagram showing an example of the configuration of a column readout circuit provided in a solid-state imaging device according to the first embodiment.
  • the pixel array section 111 is provided with an effective pixel region 131 and an OPB pixel region 231.
  • a dummy effective pixel DVX and effective pixels PVX1 to PVX3, etc. are arranged in the effective pixel region 131.
  • a dummy OPB pixel DBX and OPB pixels PBX1 to PBX3, etc. are arranged in the OPB pixel region 231.
  • the dummy effective pixel DVX and the dummy OPB pixel DBX are arranged in a dummy column DCA.
  • Dummy effective pixel DVX includes pixel circuit 132-0, amplifier transistor 124-0, and selection transistor 125-0.
  • Dummy OPB pixel DBX includes pixel circuit 232-0, amplifier transistor 224-0, and selection transistor 225-0.
  • Each effective pixel PVX1 to PVX3 includes pixel circuits 132-1 to 132-3, amplifier transistors 124-1 to 124-3, and selection transistors 125-1 to 125-3.
  • Each OPB pixel PBX1 to PBX3 includes pixel circuits 232-1 to 232-3, amplifier transistors 224-1 to 224-3, and selection transistors 225-1 to 225-3.
  • Each pixel circuit 132-0 to 132-3, 232-0 to 232-3 can include a photodiode 121, a transfer transistor 122, a reset transistor 123, and a floating diffusion FD.
  • the dummy effective pixel DVX and the dummy OPB pixel DBX are connected to a dummy signal line DSL.
  • Each of the effective pixels PVX1 to PVX3... and each of the OPB pixels PBX1 to PBX3... are connected to vertical signal lines VSL1 to VSL3..., respectively.
  • the selection transistor 225-0 of the dummy OPB pixel DBX can be turned on/off independently of the selection transistor 125-0 of the dummy effective pixel DVX, the selection transistors 125-1 to 125-3... of each of the effective pixels PVX1 to PVX3..., and the selection transistors 225-1 to 225-3... of each of the OPB pixels PBX1 to PBX3....
  • the dummy signal line DSL is connected to the current source 160 via the switch 180.
  • the dummy signal line DSL is also connected to the inverting input terminal of the operational amplifier 191 via the switch 170.
  • the vertical signal lines VSL1 to VSL3 are connected to the current sources 161 to 163 via the switches 181 to 183, respectively.
  • the vertical signal lines VSL1 to VSL3 are connected to the horizontal connecting signal line HCL via the switches 171 to 173, respectively.
  • the switches 170 to 173, 180 to 183 may be field effect transistors.
  • the non-inverting input terminal of the operational amplifier 191 and the drain of the drive transistor 192 are connected to the horizontal connecting signal line HCL.
  • the output of the operational amplifier 191 is connected to the gate of the drive transistor 192.
  • the operational amplifier 191 can compare the potential of the dummy signal line DSL with the potential of the horizontal connecting signal line HCL, and drive the drive transistor 192 so that the dummy signal line DSL and the horizontal connecting signal line HCL are at the same potential.
  • the drive transistor 192 may be a field effect transistor.
  • Each of the comparators 151 to 153... is connected to the vertical signal lines VSL1 to VSL3. At this time, the potentials of the vertical signal lines VSL1 to VSL3... are applied to the inverting inputs of each of the comparators 151 to 153....
  • a reference signal DAC is input to the non-inverting inputs of each of the comparators 151 to 153....
  • the reference signal DAC is, for example, a ramp signal. Then, each of the comparators 151 to 153... can compare the potentials of the vertical signal lines VSL1 to VSL3 with the reference signal DAC, and output the comparison results VO1 to VO3.
  • the control circuit 116 can turn off the switches 181 to 183... and turn on the switches 170 to 173... and 180.
  • the vertical scanning circuit 112 also turns on the selection transistor 225-0 of the dummy OPB pixel DBX and turns off the selection transistor 125-0 of the dummy effective pixel DVX, the selection transistors 125-1 to 125-3... of each effective pixel PVX1 to PVX3..., and the selection transistors 225-1 to 225-3... of each OPB pixel PBX1 to PBX3.
  • the column readout circuit 113 can control the dummy signal line DSL and the vertical signal line VSL of each column so that they are at the same potential.
  • the control circuit 116 can turn on the switches 181 to 183... and turn off the switches 170 to 173... and 180.
  • the vertical scanning circuit 112 turns off the selection transistor 225-0 of the dummy OPB pixel DBX and the selection transistor 125-0 of the dummy effective pixel DVX, and turns on the selection transistors 125-1 to 125-3... of each effective pixel PVX1 to PVX3... and the selection transistors 225-1 to 225-3... of each OPB pixel PBX1 to PBX3.
  • the column ADC unit 114A can AD convert the pixel signals read out from each pixel PVX1 to PVX3 based on the comparison results VO1 to VO3 output from each comparator 151 to 153....
  • control circuit 116 can independently control the on/off state of the switch 180 and the on/off state of the switches 181 to 183.... For example, when the switches 181 to 183... are on, the control circuit 116 may turn on the switch 180 or may turn off the switch 180. Here, by turning off the switch 180 when the switches 181 to 183... are on, the current flowing through the dummy signal line DSL during the read period can be cut off, thereby achieving low power consumption.
  • the control circuit 116 also inputs a mode setting signal MOD to the operational amplifier 191.
  • the mode setting signal MOD can set the normal mode, the low power consumption mode, and the standby mode.
  • FIG. 5 is a timing chart showing an example of a readout period and a non-readout period of the solid-state imaging device according to the first embodiment.
  • a vertical period H6 for one frame is set in accordance with the vertical synchronization signal XVS.
  • a waiting period H1 may be provided before the vertical period H6.
  • a vertical readout period H2 and a vertical blanking period H3 are set in each vertical period H6.
  • a non-exposure period H4 and an exposure period H5 are also set in each vertical period H6.
  • the switches 181 to 183 are off, the switches 170 to 173, 180 are turned on.
  • the vertical signal lines VSL1 to VSL3 are connected to the horizontal connecting signal line HCL via the switches 171 to 173.
  • the dummy signal line DSL is connected to the current source 160.
  • the operational amplifier 191 drives the drive transistor 192 so that the dummy signal line DSL and the horizontal connecting signal line HCL are at the same potential. This suppresses the rise in the potential VL2 of the vertical signal lines VSL1 to VSL3 during the vertical blanking period H3, and suppresses the occurrence of horizontal stripes caused by the coupling CUP between the vertical signal lines VSL1 to VSL3 and the pixels.
  • FIG. 6 is a timing chart showing an example of waveforms of vertical signal lines during a horizontal blanking period and an AD conversion period of a solid-state imaging device according to the first embodiment. Note that in the figure, the potentials VL1 and VL2 of the vertical signal lines are shown with inverted polarity.
  • a horizontal blanking period H11 and a horizontal readout period H12 are set based on a horizontal enable signal H11.
  • Each horizontal readout period H12 is provided with a P-phase AD conversion period PAD and a D-phase AD conversion period DAD.
  • the switches 181 to 183... are turned off, and the vertical signal lines VSL1 to VSL3... are respectively disconnected from the current sources 161 to 163.
  • the potential VL1 of the vertical signal lines VSL1 to VSL3... rises based on the off-leakage from the selection transistor 125.
  • the switches 181 to 183 are off, the switches 170 to 173, 180 are turned on.
  • the vertical signal lines VSL1 to VSL3 are connected to the horizontal connecting signal line HCL via the switches 171 to 173.
  • the dummy signal line DSL is connected to the current source 160.
  • the operational amplifier 191 drives the drive transistor 192 so that the dummy signal line DSL and the horizontal connecting signal line HCL are at the same potential. This prevents the rise in the potential VL2 of the vertical signal lines VSL1 to VSL3 during the horizontal blanking period H11.
  • the potential VL2 of the vertical signal lines VSL1 to VSL3 can be set to any level, and the settling time can be shortened. This makes it possible to increase the proportion (duty ratio) of the horizontal blanking period H11 in one horizontal period, thereby reducing power consumption during the horizontal blanking period H11.
  • FIG. 7 is a diagram showing the relationship between the load current and the control current in each mode of the solid-state imaging device according to the first embodiment.
  • a in the figure shows the current flowing through the vertical signal lines VSL1 to VSL3... in the constant current mode (when the switches 181 to 183... are turned on during the vertical blanking period).
  • b in the figure shows the current flowing through the vertical signal lines VSL1 to VSL3... in the normal mode when the switches 181 to 183... are turned off during the vertical blanking period.
  • c in the figure shows the current flowing through the vertical signal lines VSL1 to VSL3... in the standby mode when the switches 181 to 183... are turned off during the vertical blanking period.
  • d in the figure shows the current flowing through the vertical signal lines VSL1 to VSL3... in the low power consumption mode when the switches 181 to 183... are turned off during the vertical blanking period.
  • the current consumption during the readout period and vertical blanking period is IPAmA.
  • the current consumption during the readout period is IPBmA
  • the current consumption during the vertical blanking period is IPCmA.
  • IPB IPA + IPC.
  • the current consumption during the readout period increases compared to the constant current mode, but the current consumption during the vertical blanking period decreases.
  • the number of vertical signal lines VSL is greater than the number of dummy signal lines DSL. Therefore, the increase in current consumption during the readout period is small, but the decrease in current consumption during the vertical blanking period is large. Therefore, in this normal mode, power consumption can be reduced compared to the constant current mode.
  • the current consumption during the readout period is IPAmA
  • the current consumption during the vertical blanking period is IPCmA.
  • the current consumption during the readout period is equal to the current consumption in the constant current mode, but the current consumption during the vertical blanking period is reduced compared to the constant current mode. Therefore, in this standby mode, power consumption can be reduced compared to normal mode.
  • the current consumption during the readout period is IPAmA+ ⁇
  • the current consumption during the vertical blanking period is IPCmA.
  • the current consumption is slightly higher than in the constant current mode, and the current consumption during the vertical blanking period is lower than in the constant current mode. Therefore, in this low power consumption mode, power consumption can be reduced compared to the constant current mode.
  • FIG. 8 is a diagram showing the relationship between the frame rate and current consumption in each mode of the solid-state imaging device according to the first embodiment. Note that L1 indicates the constant current mode, L2 indicates the normal mode, L3 indicates the low power consumption mode, and L4 indicates the standby mode.
  • normal mode L2, low power consumption mode L3, and standby mode L4 are more effective at reducing power consumption at low frame rates such as long exposure times than constant current mode L1.
  • normal mode L2 may result in increased power consumption at high frame rates compared to constant current mode L1. For this reason, at high frame rates where the frame rate is fixed, operation may be performed in constant current mode L1. Alternatively, operation may be performed in low power consumption mode L3 or standby mode L4 during the readout period.
  • the potential of the horizontal connecting signal line HCL connecting the vertical signal lines VSL1 to VSL3... is controlled based on the potential of the dummy signal line DSL connected to the dummy pixels provided in the dummy column DCA.
  • the potential of the horizontal connection signal line HCL is controlled based on the potential of the dummy signal line DSL connected to the dummy pixel provided in the dummy column DCA.
  • a plurality of dummy columns are provided in which dummy pixels connected to the dummy signal lines are arranged in the column direction.
  • FIG. 9 shows an example of the configuration of a light detection device according to the second embodiment.
  • the imaging device has dummy columns DCA1 and DCA2 instead of the dummy column DCA of the first embodiment described above.
  • the rest of the configuration of the imaging device of the second embodiment is the same as the configuration of the imaging device of the first embodiment described above.
  • Each of the dummy columns DCA1 and DCA2 can be configured in the same way as the dummy column DCA.
  • the dummy effective pixel DVX1 and the dummy OPB pixel DBX1 are arranged in the dummy column DCA1.
  • the dummy effective pixel DVX2 and the dummy OPB pixel DBX2 are arranged in the dummy column DCA2.
  • the dummy effective pixel DVX1 includes a pixel circuit 132-01, an amplifier transistor 124-01, and a selection transistor 125-01.
  • the dummy OPB pixel DBX1 includes a pixel circuit 232-01, an amplifier transistor 224-01, and a selection transistor 225-01.
  • the dummy effective pixel DVX1 and the dummy OPB pixel DBX1 are connected to a dummy signal line DSL1.
  • the dummy signal line DSL1 is connected to a current source 160-1 via a switch 180-1.
  • the dummy signal line DSL1 is also connected to the inverting input terminal of an operational amplifier 191 via a switch 170.
  • the dummy effective pixel DVX2 includes a pixel circuit 132-02, an amplifier transistor 124-02, and a selection transistor 125-02.
  • the dummy OPB pixel DBX2 includes a pixel circuit 232-02, an amplifier transistor 224-02, and a selection transistor 225-02.
  • the dummy effective pixel DVX2 and the dummy OPB pixel DBX2 are connected to a dummy signal line DSL2.
  • the dummy signal line DSL2 is connected to a current source 160-2 via a switch 180-2.
  • the dummy signal line DSL2 is also connected to the inverting input terminal of an operational amplifier 191 via a switch 170.
  • Each pixel circuit 132-01, 132-02, 232-01, 232-02 can include a photodiode 121, a transfer transistor 122, a reset transistor 123, and a floating diffusion FD.
  • the potentials of the multiple dummy signal lines DSL1, DSL2 are averaged and input to the non-inverting input of the operational amplifier 191.
  • the operational amplifier 191 compares the average value of the potentials of the dummy signal lines DSL1, DSL2 with the potential of the horizontal connecting signal line HCL. Then, the operational amplifier 191 can drive the drive transistor 192 so that the average value of the potentials of the dummy signal lines DSL1, DSL2 and the horizontal connecting signal line HCL are at the same potential.
  • multiple dummy columns DCA1, DCA2 are provided in which dummy pixels connected to each dummy signal line DSL1, DSL2 are arranged in the column direction.
  • the potential of the horizontal connection signal line HCL is controlled based on the potential of the dummy signal line DSL connected to the dummy pixel provided in the dummy column DCA.
  • n columns of dummy columns are provided in part of m columns of ineffective pixels provided around the effective pixel array.
  • FIG. 10 is a block diagram showing an example of the configuration of a solid-state imaging device according to the third embodiment.
  • solid-state imaging device 302 has pixel array section 311 instead of pixel array section 111 of the first embodiment described above.
  • the rest of the configuration of solid-state imaging device 302 of the third embodiment is similar to the configuration of solid-state imaging device 102 of the first embodiment described above.
  • the pixel array section 311 includes an effective pixel array 312, an ineffective pixel row 313, and an ineffective pixel column 314.
  • the ineffective pixel row 313 may be arranged on both sides of the effective pixel array 312 in the column direction.
  • the ineffective pixel column 314 may be arranged on both sides of the effective pixel array 312 in the row direction.
  • valid pixels are arranged in a matrix along the row and column directions.
  • invalid pixels are arranged along the row direction.
  • invalid pixels are arranged along the column direction. Only m invalid pixel columns 314 can be provided. In this case, n dummy columns 315 can be provided in the invalid pixel column 314.
  • dummy pixels are arranged in the column direction. The dummy pixels can be provided with dummy valid pixels and dummy OPB pixels.
  • the dummy column 315 is connected to a dummy signal line DSL.
  • the configuration of one column of the dummy column 315 can be configured in the same way as the dummy column DCA of the first embodiment described above.
  • dummy columns 315 are provided in some of the invalid pixel rows 314 provided around the valid pixel array 312. This makes it possible to arrange n rows of dummy pixels around the valid pixel array 312.
  • a pixel in which electrons are accumulated based on photoelectric conversion is applied to a solid-state imaging device.
  • a pixel in which holes are accumulated based on photoelectric conversion is applied to a solid-state imaging device.
  • FIG. 11 is a diagram showing an example of the circuit configuration of a pixel provided in a solid-state imaging device according to the fourth embodiment.
  • pixel PHX has a photodiode 410, a transfer transistor 412, and a reset transistor 413 instead of the photodiode 121, transfer transistor 122, and reset transistor 123 of pixel PIX of the first embodiment described above. Furthermore, pixel PHX has capacitors SN1, SN2, and a discharge transistor 414 added to pixel PIX of the first embodiment described above.
  • the amplification transistor 124 and selection transistor 125 may be N-channel field effect transistors.
  • the transfer transistor 412, reset transistor 413, and discharge transistor 414 may be P-channel field effect transistors.
  • Capacitors SN1 and SN2 may be MIM (Metal Insulation Metal) capacitances or junction capacitances formed on a semiconductor substrate.
  • the photodiode 410 generates holes based on photoelectric conversion.
  • the material of the photodiode 410 can be, for example, InGaP, InAlP, InGaAs, InAlAs, or a compound semiconductor with a chalcopyrite structure.
  • the photodiode 410 can be made sensitive to infrared light (for example, a wavelength band of 900 nm to 1700 nm).
  • a power supply voltage Vtop is applied to the anode of the photodiode 410.
  • the power supply voltage Vtop is variable depending on a reset voltage for initializing the charge of the photodiode 410.
  • the transfer transistor 412 transfers the charge stored in the photodiode 410 to the floating diffusion FD.
  • the reset transistor 413 resets the charge stored in the floating diffusion FD.
  • the discharge transistor 414 discharges the charge stored in the capacitor SN1.
  • the amplification transistor 124 and the selection transistor 125 are connected in series.
  • the series circuit of the amplification transistor 124 and the selection transistor 125 is connected between the power supply voltage VDD3 and the vertical signal line VSL.
  • the cathode of the photodiode 410 is connected to the floating diffusion FD via the transfer transistor 412.
  • the floating diffusion FD is also connected to the power supply voltage VDD1 via the reset transistor 123.
  • the voltage VDD1 is lower than the power supply voltage Vtop.
  • Capacitor SN1 is connected to the anode of the photodiode 410.
  • the transfer transistor 412 and the discharge transistor 414 are connected in series.
  • the series circuit of the transfer transistor 412 and the discharge transistor 414 is connected between the power supply voltage VDD1 and the floating diffusion FD.
  • Capacitor SN2 is connected to the floating diffusion FD.
  • a transfer signal TGL is applied to the gate of the transfer transistor 412.
  • a reset signal PST is applied to the gate of the reset transistor 413.
  • a discharge signal OFG is applied to the gate of the discharge transistor 414.
  • the pixel PHX in which holes are accumulated based on photoelectric conversion is applied to a solid-state imaging device. This makes it possible to reduce power consumption while suppressing the occurrence of horizontal stripes caused by coupling between the vertical signal line VSL and the pixel PHX, and also improve sensitivity in the infrared region.
  • the potential of the horizontal connecting signal line HCL connecting the vertical signal lines VSL1 to VSL3, etc. is controlled based on the potential of the dummy signal line DSL connected to the dummy pixel provided in the dummy column DCA.
  • semiconductor chips on which a solid-state imaging device is formed, the solid-state imaging device having a pixel array portion in which pixels are arranged in a matrix, are stacked.
  • FIG. 12 is a perspective view showing an example of a stack of a solid-state imaging device according to the fifth embodiment.
  • the solid-state imaging device includes semiconductor chips 921 and 922.
  • Semiconductor chip 922 is stacked on semiconductor chip 921.
  • a pixel array section 923 is formed in the semiconductor chip 922.
  • pixels 931 are arranged in a matrix in the row and column directions.
  • the pixels 931 may be pixels PIX in FIG. 3 or pixels PHX in FIG. 11.
  • a pad electrode 932 and a via electrode 933 are formed around the pixel array section 923.
  • the via electrode 933 passes through the semiconductor chip 922 and can electrically connect the semiconductor chips 921 and 922 to each other.
  • a peripheral circuit 924 is formed on the semiconductor chip 921.
  • a column readout circuit 925, a column ADC 926, a communication interface 927, and an oscillator circuit 928 are formed on the peripheral circuit 924.
  • the column readout circuit 925 and the column ADC 926 may be formed to correspond to positions on both sides of the pixel array section 923 in the column direction.
  • the semiconductor chips 921 and 922 may be directly bonded. Hybrid bonding may be used for directly bonding the semiconductor chips 921 and 922. In this case, the semiconductor chips 921 and 922 may be electrically connected based on a Cu-Cu connection.
  • the material of the semiconductor substrate used for the semiconductor chips 921 and 922 may be Si, InGaAs, or InP.
  • the semiconductor chip 922 in which the pixel array section 923 is formed is stacked on the semiconductor chip 921 in which the peripheral circuit 924 is formed. This makes it possible to increase the sensitivity of the solid-state imaging device while suppressing an increase in the mounting area of the semiconductor chip in which the solid-state imaging device is formed.
  • the above-described embodiment shows an example for realizing the present technology, and there is a corresponding relationship between the matters in the embodiment and the matters specifying the invention in the claims. Similarly, there is a corresponding relationship between the matters specifying the invention in the claims and the matters in the embodiment of the present technology that have the same name.
  • the present technology is not limited to the embodiment, and can be realized by making various modifications to the embodiment without departing from the gist of the technology.
  • the effects described in this specification are merely examples and are not limiting, and other effects may also be present.
  • the present technology can also be configured as follows. (1) a first signal line connected to a first effective pixel; a first current source connected to the first signal line; a first switch provided between the first effective pixel and the first current source; a second signal line connected to the second effective pixel; a second current source connected to the second signal line; a second switch provided between the second effective pixel and the second current source; a horizontal connecting signal line connecting the first signal line and the second signal line; A dummy signal line connected to the dummy pixel; a third current source connected to the dummy signal line; a control unit that controls a potential of the horizontal-connection signal line based on a potential of the dummy signal line.
  • the control unit includes an operational amplifier having a first input connected to the dummy signal line and a second input connected to the horizontal connecting signal line.
  • the control unit includes a transistor that drives the horizontal connection signal line based on an output of the operational amplifier.
  • the control unit includes a mode setting unit that sets a current flowing through the transistor during a readout period.
  • the photodetection device according to any one of (1) to (5), wherein the dummy pixels include OPB (Opitical Black) pixels.
  • a third switch provided between the first signal line and the horizontal connecting signal line;
  • the first switch and the second switch are turned off during a vertical blanking period;
  • the first switch and the second switch are turned off during a horizontal blanking period;
  • the first column includes the first effective pixel and a first OPB pixel; the second column includes the second effective pixel and a second OPB pixel;
  • the photodetection device according to (13), wherein the dummy column includes a dummy effective pixel and a dummy OPB pixel.
  • Imaging device 101 Optical system 102 Solid-state imaging device 103 Imaging control unit 104 Image processing unit 105 Memory unit 106 Display unit 107 Operation unit 108 Bus 111 Pixel array unit 112 Vertical scanning circuit 113 Column readout circuit 114 Column signal processing unit 115 Horizontal scanning circuit 116 Control circuit 121 Photodiode 122 Transfer transistor 123 Reset transistor 124 Amplification transistor 125 Selection transistor PIX Pixel DIX Dummy pixel HSL Horizontal drive line VSL Vertical signal line HCL Horizontal connection signal line DSL Dummy signal line DCA Dummy column 132-0 to 132-3, 232-0 to 232-3 Pixel circuit 151 to 153 Comparator 161 to 163 Current source 170 to 173, 180 to 183 Switch 191 Operational amplifier 192 Drive transistor 131 Effective pixel area 231 OPB pixel area DVX Dummy effective pixel DBX Dummy OPB pixel PVX Effective pixel PBX OPB pixel

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

画質の低下を抑制しつつ、非読出し期間の負荷トランジスタの電流を低減する。　光検出装置は、第１の有効画素に接続される第１の信号線と、第１の信号線に接続される第１の電流源と、第１の有効画素と第１の電流源との間に設けられる第１のスイッチと、第２の有効画素に接続される第２の信号線と、第２の信号線に接続される第２の電流源と、第２の有効画素と第２の電流源との間に設けられる第２のスイッチと、第１の信号線と第２の信号線とを接続する横つなぎ信号線と、ダミー画素に接続されるダミー信号線と、ダミー信号線に接続される第３の電流源と、ダミー信号線の電位に基づいて、横つなぎ信号線の電位を制御する制御部とを備える。

Description

光検出装置
　本技術は、光検出装置に関する。詳しくは、垂直信号線を介して画素と負荷トランジスタとの間でソースフロアを構成可能な光検出装置に関する。
　撮像装置の低消費電力化を図るため、非読出し期間に垂直信号線と負荷トランジスタとを切り離す方法がある。例えば、Ａ／Ｄ変換部のコンパレータが反転した後は、負荷ＭＯＳ回路では電流の供給を停止させ、消費電力の低減を図るようにした固体撮像装置が提案されている（例えば、特許文献１参照）。
特開２０２０－８８７８５号公報
　しかしながら、非読出し期間に負荷トランジスタの電流を停止させると、非読出し期間の垂直信号線の電位が読出し期間の垂直信号線の電位と乖離し、容量カップリングにより、画質の低下を招くおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、画質の低下を抑制しつつ、非読出し期間の負荷トランジスタの電流を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１の有効画素に接続される第１の信号線と、前記第１の信号線に接続される第１の電流源と、前記第１の有効画素と前記第１の電流源との間に設けられる第１のスイッチと、第２の有効画素に接続される第２の信号線と、前記第２の信号線に接続される第２の電流源と、前記第２の有効画素と前記第２の電流源との間に設けられる第２のスイッチと、前記第１の信号線と前記第２の信号線とを接続する横つなぎ信号線と、ダミー画素に接続されるダミー信号線と、前記ダミー信号線に接続される第３の電流源と、前記ダミー信号線の電位に基づいて、前記横つなぎ信号線の電位を制御する制御部とを備える光検出装置である。これにより、非読出し期間に負荷トランジスタの電流を停止させつつ、非読出し期間の垂直信号線の電位と読出し期間の垂直信号線の電位との乖離が抑制されるという作用をもたらす。
　また、第１の側面において、前記制御部は、前記ダミー信号線と前記横つなぎ信号線とが同電位となるように制御してもよい。これにより、非読出し期間に負荷トランジスタの電流を停止させつつ、非読出し期間の垂直信号線の電位が読出し期間の垂直信号線の電位と一致されるという作用をもたらす。
　また、第１の側面において、前記制御部は、第１入力が前記ダミー信号線に接続され、第２入力が前記横つなぎ信号線に接続されるオペアンプを備えてもよい。これにより、ダミー信号線の電位と横つなぎ信号線の電位とが比較されるという作用をもたらす。
　また、第１の側面において、前記制御部は、前記オペアンプの出力に基づいて、前記横つなぎ信号線を駆動するトランジスタを備えてもよい。これにより、ダミー信号線の電位と横つなぎ信号線の電位との比較結果に基づいて、横つなぎ信号線の電位が制御されるという作用をもたらす。
　また、第１の側面において、前記制御部は、読出し期間に前記トランジスタに流れる電流を設定するモード設定部を備えてもよい。これにより、読出し期間にトランジスタに流れる電流が制御されるという作用をもたらす。
　また、第１の側面において、前記ダミー画素は、ＯＰＢ（Opitical Black）画素を含んでもよい。これにより、光検出装置の特性の製造バラツキに対応しつつ、非読出し期間の垂直信号線の電位が読出し期間の垂直信号線の電位と一致されるという作用をもたらす。
　また、第１の側面において、前記第１の信号線と前記横つなぎ信号線との間に設けられる第３のスイッチと、前記第２の信号線と前記横つなぎ信号線との間に設けられる第４のスイッチとをさらに備えてもよい。これにより、読出し期間に第１および第２の信号線と横つなぎ信号線との切り離しが可能となるという作用をもたらす。
　また、第１の側面において、前記第１のスイッチおよび前記第２のスイッチは垂直ブランキング期間にオフされ、前記第３のスイッチおよび前記第４のスイッチは前記垂直ブランキング期間にオンされてもよい。これにより、垂直ブランキング期間に負荷トランジスタの電流を停止させつつ、垂直ブランキング期間の垂直信号線の電位が読出し期間の垂直信号線の電位と一致されるという作用をもたらす。
　また、第１の側面において、前記第１のスイッチおよび前記第２のスイッチは水平ブランキング期間にオフされ、前記第３のスイッチおよび前記第４のスイッチは前記水平ブランキング期間にオンされてもよい。これにより、水平ブランキング期間に負荷トランジスタの電流を停止させつつ、水平ブランキング期間の垂直信号線の電位が読出し期間の垂直信号線の電位と一致されるという作用をもたらす。
　また、第１の側面において、前記ダミー画素と前記第３の電流源との間に設けられる第５のスイッチをさらに備えてもよい。これにより、読出し期間にダミー画素と第３の電流源とが切り離されるという作用をもたらす。
　また、第１の側面において、前記第５のスイッチは、垂直ブランキング期間にオンされ、読出し期間にオフされてもよい。これにより、垂直ブランキング期間にダミー信号線に電流が流され、読出し期間にダミー信号線に流れる電流が停止されるという作用をもたらす。
　また、第１の側面において、前記第５のスイッチは、水平ブランキング期間にオンされ、読出し期間にオフされてもよい。これにより、水平ブランキング期間にダミー信号線に電流が流され、読出し期間にダミー信号線に流れる電流が停止されるという作用をもたらす。
　また、第１の側面において、前記第１の有効画素がカラム方向に配列された第１のカラムと、前記第２の有効画素が前記カラム方向に配列された第２のカラムと、前記ダミー画素が前記カラム方向に配列されたダミーカラムとを備えてもよい。これにより、有効画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部において、非読出し期間に負荷トランジスタの電流を停止させつつ、非読出し期間の垂直信号線の電位と読出し期間の垂直信号線の電位との乖離が抑制されるという作用をもたらす。
　また、第１の側面において、前記第１のカラムは、前記第１の有効画素および第１のＯＰＢ画素を含み、前記第２のカラムは、前記第２の有効画素および第２のＯＰＢ画素を含み、前記ダミーカラムは、ダミー有効画素およびダミーＯＰＢ画素を含んでもよい。これにより、有効画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部において、光検出装置の特性の製造バラツキに対応しつつ、非読出し期間の垂直信号線の電位が読出し期間の垂直信号線の電位と一致されるという作用をもたらす。
　また、第１の側面において、前記ダミーカラムは複数設けられてもよい。これにより、ダミーカラムの出力精度が向上されるという作用をもたらす。
第１の実施の形態に係る撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第１の実施の形態に係る固体撮像装置に設けられたカラム読出し回路の構成例を示す図である。 第１の実施の形態に係る固体撮像装置の読出し期間および非読出し期間の一例を示すタイミングチャートである。 第１の実施の形態に係る固体撮像装置の水平ブランキング期間およびＡＤ変換期間の垂直信号線の波形の一例を示すタイミングチャートである。 第１の実施の形態に係る固体撮像装置の各モードにおける負荷電流と制御電流との関係を示す図である。 第１の実施の形態に係る固体撮像装置の各モードにおけるフレームレートと消費電流との関係を示す図である。 第２の実施の形態に係る固体撮像装置に設けられたカラム読出し回路の構成例を示す図である。 第３の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第４の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。 第５の実施の形態に係る固体撮像装置の積層例を示す斜視図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ダミーカラムに設けられたダミー画素に接続されるダミー信号線の電位に基づいて、有効画素が接続される垂直信号線を接続する横つなぎ信号線の電位を制御する例）
　２．第２の実施の形態（ダミー信号線に接続されるダミー画素がカラム方向に配列されたダミーカラムを複数設けた例）
　３．第３の実施の形態（有効画素アレイの周囲に設けられたｍ（ｍは正の整数）列分の無効画素列の一部にｎ（ｎは、ｍより小さな正の整数）列分のダミーカラムを設けた例）
　４．第４の実施の形態（画素にホールセンサを用いた例）
　５．第５の実施の形態（固体撮像装置が形成される半導体チップを積層化した例）
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る光検出装置を含む撮像装置の構成例を示す図である。なお、以下の説明では、光検出装置として固体撮像装置を例にとる。
　同図において、撮像装置１００は、光学系１０１、固体撮像装置１０２、撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７を備える。撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７は、バス１０８を介して互いに接続されている。なお、撮像装置１００は、単体としても用いられてもよいし、スマートフォンなどの携帯端末に組み込まれてもよいし、認証装置や監視装置に組み込まれてもよいし、車両やドローンに組み込まれてもよい。
　光学系１０１は、被写体からの光を固体撮像装置１０２に入射させ、光学像を固体撮像装置１０２の受光面に結像させる。光学系１０１は、例えば、フォーカスレンズ、ズームレンズおよび絞りなどを備えることができる。光学系１０１は、広角レンズ、標準レンズおよび望遠レンズなどの複数のレンズを備えてもよい。
　固体撮像装置１０２は、受光面に結像された光学像を画素ごとに電気信号に変換し、その電気信号をデジタル化して出力する。固体撮像装置１０２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。ＣＭＯＳイメージセンサは、裏面照射型イメージセンサでもよいし、表面照射型イメージセンサでもよい。なお、光検出装置は、固体撮像装置１０２に限定されず、ＴｏＦ（Time of Flight）センサやイベントベースビジョンセンサなどに適用されてもよい。
　撮像制御部１０３は、操作部１０７からの指令に基づいて固体撮像装置１０２による撮像を制御する。このとき、撮像制御部１０３は、固体撮像装置１０２の露光時間、露光量および撮像タイミングなどを制御することができる。
　画像処理部１０４は、固体撮像装置１０２からの出力に基づいて画像処理を実施する。画像処理は、例えば、ガンマ補正、ホワイトバランス処理、シャープネス処理、階調変換処理である。画像処理部１０４は、ソフトウェアに基づいて処理を実行するプロセッサを備えてもよい。
　記憶部１０５は、固体撮像装置１０２で撮像された撮像画像を記憶したり、固体撮像装置１０２の撮像パラメータなどを記憶したりする。また、記憶部１０５は、ソフトウェアに基づいて撮像装置１００を動作させるプログラムを記憶することができる。記憶部１０５は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードを含んでもよい。
　表示部１０６は、撮像画像を表示したり、撮像操作をサポートする各種情報を表示したりする。表示部１０６は、液晶ディスプレイでもよいし、有機ＥＬ（Electro Luminescence）ディスプレイでもよい。
　操作部１０７は、撮像装置１００を操作するユーザインターフェースを提供する。操作部１０７は、例えば、撮像装置１００に設けられたボタン、ダイヤルおよびスイッチを含んでもよい。操作部１０７は、表示部１０６とともにタッチパネルで構成してもよい。
　なお、撮像装置１００の形態によっては、上述の機能の一部がなくてよいし、逆に開示していない機能をさらに有してもよい。
　図２は、第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置１０２は、画素アレイ部１１１、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４、水平走査回路１１５および制御回路１１６を備える。
　画素アレイ部１１１は、ダミー画素ＤＩＸおよび複数の画素ＰＩＸを備える。このとき、画素アレイ部１１１には、ダミー画素ＤＩＸをカラム方向に配列するダミーカラムＤＣＡを設けることができる。画素ＰＩＸは、ロウ方向（水平方向とも言う）およびカラム方向（垂直方向とも言う）に沿ってマトリックス状に配列される。各ダミー画素ＤＩＸおよび各画素ＰＩＸは、入射光を受光可能な有効画素および遮光されたＯＰＢ画素を備えることができる。各ダミー画素ＤＩＸおよび各画素ＰＩＸは、可視光に感度を持ってもよいし、近赤外光（ＮＩＲ：Near InfraRed）に感度を持ってもよいし、短波赤外光（ＳＷＩＲ：Short Wavelength InfraRed）に感度を持ってもよいし、紫外光またはＸ線などに感度を持ってもよい。なお、各画素ＰＩＸが可視光に感度を持つ場合、各画素ＰＩＸは、ベイヤ配列を構成してもよいし、クワッドベイヤ配列を構成してもよい。各ダミー画素ＤＩＸおよび各画素ＰＩＸが赤外光に感度を持つ場合、変換効率を向上させるため、各ダミー画素ＤＩＸおよび各画素ＰＩＸは、ホールセンサで構成されてもよい。ホールセンサでは、光電変換時に電子よりもホールを効率的に生成することができる。
　各ダミー画素ＤＩＸおよび各画素ＰＩＸは、信号の読出し時にカラム読出し回路１１３との間でソースフォロワを構成することができる。ダミー画素ＤＩＸおよび各画素ＰＩＸは、ロウごとに水平駆動線ＨＳＬに接続される。また、ダミー画素ＤＩＸはカラムごとにダミー信号線ＤＳＬに接続され、画素ＰＩＸはカラムごとに垂直信号線ＶＳＬに接続される。水平駆動線ＨＳＬは、各ダミー画素ＤＩＸおよび各画素ＰＩＸからの信号の読出し時に各ダミー画素ＤＩＸおよび各画素ＰＩＸをロウごとに駆動する。垂直信号線ＶＳＬは、画素ＰＩＸから読出された信号をカラムごとにカラム信号処理部１１４に伝送する。ダミー信号線ＤＳＬは、各ダミー画素ＤＩＸを電流源に接続する。
　垂直走査回路１１２は、読出し対象となる画素ＰＩＸをカラム方向に走査する。垂直走査回路１１２は、垂直レジスタを含んで構成してもよい。ここで、垂直走査回路１１２は、各画素ＰＩＸからの信号の読出し時に、水平駆動線ＨＳＬを介して各画素ＰＩＸをロウごとに駆動することができる。
　カラム読出し回路１１３は、各画素ＰＩＸからの信号の読出し時に、各画素ＰＩＸとの間でソースフォロワを構成することができる。このとき、カラム読出し回路１１３は、画素ＰＩＸに保持された電荷に基づいて垂直信号線ＶＳＬの電位を変化させることができる。
　また、カラム読出し回路１１３は、非読出し期間において、各カラムの垂直信号線ＶＳＬを互いに接続することができる。そして、カラム読出し回路１１３は、ダミー信号線ＤＳＬの電位に基づいて、各カラムの垂直信号線ＶＳＬの電位を制御することができる。このとき、カラム読出し回路１１３は、ダミー信号線ＤＳＬと各カラムの垂直信号線ＶＳＬとが同電位となるように制御することができる。この制御は、垂直ブランキング期間に実施されてもよいし、水平ブランキング期間に実施されてもよい。
　カラム信号処理部１１４は、各画素ＰＩＸからカラム方向に伝送された信号を処理する。例えば、カラム信号処理部１１４は、各画素ＰＩＸからカラム方向に伝送された信号に基づいて、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を実施することができる。また、カラム信号処理部１１４は、各画素ＰＩＸからカラム方向に伝送された信号に基づいて、ＡＤ（Analog to Digital）変換処理を実施し、撮像信号Ｇｏｕｔを出力することができる。
　カラム信号処理部１１４は、カラムＡＤＣ部１１４Ａを備える。カラムＡＤＣ部１１４Ａは、ＡＤ変換処理をカラムごとに並列に実施することができる。このとき、カラムＡＤＣ部１１４Ａは、画素ＰＩＸから読出された画素信号と参照信号との比較結果に基づいてカラムごとにＡＤ変換することができる。なお、カラム読出し回路１１３およびカラム信号処理部１１４は、カラム方向において、画素アレイ部１１１の両側にあってもよい。
　水平走査回路１１５は、読出し対象となる画素ＰＩＸをロウ方向に走査する。水平走査回路１１５は、水平レジスタを含んで構成してもよい。
　制御回路１１６は、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４および水平走査回路１１５を制御する。例えば、制御回路１１６は、カラム方向の走査タイミング、ロウ方向の走査タイミング、カラム読出し回路１１３の動作タイミングおよびカラム信号処理部１１４の処理タイミングを制御することができる。
　また、制御回路１１６は、ダミー信号線ＤＳＬの電位に基づいて各カラムの垂直信号線ＶＳＬの電位が制御されるタイミングを設定することができる。制御回路１１６は、このタイミングを垂直ブランキング期間に設定してもよいし、水平ブランキング期間に設定してもよい。
　制御回路１１６は、モード設定部１１６Ａを備える。モード設定部１１６Ａは、ダミー信号線ＤＳＬの電位に基づいて各カラムの垂直信号線ＶＳＬの電位を制御するモードを設定することができる。このモードは、読出し期間の消費電流を切り替えることができる。このとき、モード設定部１１６Ａは、通常モード、低消費電力モードおよびスタンバイモードを設定することができる。なお、制御回路１１６は、特許請求の範囲に記載の制御部の一例である。
　図３は、第１の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示すブロック図である。
　同図において、画素ＰＩＸは、フォトダイオード１２１、転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４、選択トランジスタ１２５およびフローティングディフュージョンＦＤを備える。転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４および選択トランジスタ１２５として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることができる。
　増幅トランジスタ１２４と選択トランジスタ１２５は、直列に接続されている。フォトダイオード１２１のカソードは、転送トランジスタ１２２を介してフローティングディフュージョンＦＤに接続されている。また、フローティングディフュージョンＦＤは、リセットトランジスタ１２３を介して電源ＶＤＤに接続されている。また、電源ＶＤＤは、増幅トランジスタ１２４と選択トランジスタ１２５の直列回路を介して垂直信号線ＶＳＬに接続されている。増幅トランジスタ１２４のゲートはフローティングディフュージョンＦＤに接続されている。
　転送トランジスタ１２２のゲートには、転送信号ＴＧＬが印加される。リセットトランジスタ１２３のゲートには、リセット信号ＲＳＴが印加される。選択トランジスタ１２５のゲートには、選択信号ＳＥＬが印加される。転送信号ＴＧＬ、リセット信号ＲＳＴおよび選択信号ＳＥＬは、図２の水平駆動線ＨＳＬを介して各画素ＰＩＸに伝送することができる。
　転送トランジスタ１２２がオンすると、フォトダイオード１２１に蓄積された電荷がフローティングディフュージョンＦＤに転送される。そして、選択トランジスタ１２５がオンすると、フローティングディフュージョンＦＤの電位に応じて増幅トランジスタ１２４のソース電位が変化する。そして、増幅トランジスタ１２４のソース電位は、選択トランジスタ１２５を介して垂直信号線ＶＳＬに印加され、垂直信号線ＶＳＬを介して伝送される。また、リセットトランジスタ１２３がオンすると、フローティングディフュージョンＦＤに蓄積された電荷が排出される。
　図４は、第１の実施の形態に係る固体撮像装置に設けられたカラム読出し回路の構成例を示す図である。
　同図において、画素アレイ部１１１には、有効画素領域１３１およびＯＰＢ画素領域２３１が設けられる。有効画素領域１３１には、ダミー有効画素ＤＶＸおよび有効画素ＰＶＸ１からＰＶＸ３・・が配置される。ＯＰＢ画素領域２３１には、ダミーＯＰＢ画素ＤＢＸおよびＯＰＢ画素ＰＢＸ１からＰＢＸ３・・が配置される。ダミー有効画素ＤＶＸおよびダミーＯＰＢ画素ＤＢＸは、ダミーカラムＤＣＡに配置される。
　ダミー有効画素ＤＶＸは、画素回路１３２－０、増幅トランジスタ１２４－０および選択トランジスタ１２５－０を備える。ダミーＯＰＢ画素ＤＢＸは、画素回路２３２－０、増幅トランジスタ２２４－０および選択トランジスタ２２５－０を備える。各有効画素ＰＶＸ１からＰＶＸ３・・は、画素回路１３２－１から１３２－３・・、増幅トランジスタ１２４－１から１２４－３・・および選択トランジスタ１２５－１から１２５－３・・を備える。各ＯＰＢ画素ＰＢＸ１からＰＢＸ３・・は、画素回路２３２－１から２３２－３・・、増幅トランジスタ２２４－１から２２４－３・・および選択トランジスタ２２５－１から２２５－３・・を備える。各画素回路１３２－０から１３２－３、２３２－０から２３２－３は、フォトダイオード１２１、転送トランジスタ１２２、リセットトランジスタ１２３およびフローティングディフュージョンＦＤを備えることができる。
　ダミー有効画素ＤＶＸおよびダミーＯＰＢ画素ＤＢＸは、ダミー信号線ＤＳＬに接続される。各有効画素ＰＶＸ１からＰＶＸ３・・および各ＯＰＢ画素ＰＢＸ１からＰＢＸ３・・は、垂直信号線ＶＳＬ１からＶＳＬ３・・にそれぞれ接続される。ダミーＯＰＢ画素ＤＢＸの選択トランジスタ２２５－０は、ダミー有効画素ＤＶＸの選択トランジスタ１２５－０、各有効画素ＰＶＸ１からＰＶＸ３・・の選択トランジスタ１２５－１から１２５－３・・および各ＯＰＢ画素ＰＢＸ１からＰＢＸ３・・の選択トランジスタ２２５－１から２２５－３・・と独立にオン／オフさせることができる。
　ダミー信号線ＤＳＬは、スイッチ１８０を介して電流源１６０に接続される。また、ダミー信号線ＤＳＬは、スイッチ１７０を介してオペアンプ１９１の反転入力端子に接続される。
　各垂直信号線ＶＳＬ１からＶＳＬ３・・は、スイッチ１８１から１８３・・をそれぞれ介して電流源１６１から１６３・・に接続される。また、各垂直信号線ＶＳＬ１からＶＳＬ３・・は、スイッチ１７１から１７３・・をそれぞれ介して横つなぎ信号線ＨＣＬに接続される。各スイッチ１７０から１７３・・、１８０から１８３・・は、電界効果トランジスタでもよい。
　オペアンプ１９１の非反転入力端子および駆動トランジスタ１９２のドレインは、横つなぎ信号線ＨＣＬに接続される。オペアンプ１９１の出力は、駆動トランジスタ１９２のゲートに接続される。このとき、オペアンプ１９１は、ダミー信号線ＤＳＬの電位と横つなぎ信号線ＨＣＬの電位とを比較し、ダミー信号線ＤＳＬと横つなぎ信号線ＨＣＬとが同電位になるように駆動トランジスタ１９２を駆動することができる。駆動トランジスタ１９２は、電界効果トランジスタでもよい。
　各コンパレータ１５１から１５３・・は、垂直信号線ＶＳＬ１からＶＳＬ３に接続される。このとき、各コンパレータ１５１から１５３・・の反転入力には、垂直信号線ＶＳＬ１からＶＳＬ３・・の電位がそれぞれ印加される。各コンパレータ１５１から１５３・・の非反転入力には、参照信号ＤＡＣが入力される。参照信号ＤＡＣは、例えば、ランプ信号である。そして、各コンパレータ１５１から１５３・・は、各垂直信号線ＶＳＬ１からＶＳＬ３の電位と参照信号ＤＡＣとを比較し、その比較結果ＶＯ１からＶＯ３を出力することができる。
　制御回路１１６は、垂直ブランキング期間および水平ブランキング期間において、スイッチ１８１から１８３・・をオフし、スイッチ１７０から１７３・・、１８０をオンすることができる。また、垂直走査回路１１２は、ダミーＯＰＢ画素ＤＢＸの選択トランジスタ２２５－０をオン、ダミー有効画素ＤＶＸの選択トランジスタ１２５－０、各有効画素ＰＶＸ１からＰＶＸ３・・の選択トランジスタ１２５－１から１２５－３・・および各ＯＰＢ画素ＰＢＸ１からＰＢＸ３・・の選択トランジスタ２２５－１から２２５－３・・をオフする。このとき、カラム読出し回路１１３は、ダミー信号線ＤＳＬと各カラムの垂直信号線ＶＳＬとが同電位となるように制御することができる。
　また、制御回路１１６は、読出し期間において、スイッチ１８１から１８３・・をオンし、スイッチ１７０から１７３・・、１８０をオフすることができる。また、垂直走査回路１１２は、ダミーＯＰＢ画素ＤＢＸの選択トランジスタ２２５－０およびダミー有効画素ＤＶＸの選択トランジスタ１２５－０をオフ、各有効画素ＰＶＸ１からＰＶＸ３・・の選択トランジスタ１２５－１から１２５－３・・および各ＯＰＢ画素ＰＢＸ１からＰＢＸ３・・の選択トランジスタ２２５－１から２２５－３・・をオンする。このとき、カラムＡＤＣ部１１４Ａは、各コンパレータ１５１から１５３・・から出力される比較結果ＶＯ１からＶＯ３に基づいて、各画素ＰＶＸ１からＰＶＸ３より読出された画素信号をＡＤ変換することができる。
　また、制御回路１１６は、スイッチ１８０のオン／オフ制御とスイッチ１８１から１８３・・のオン／オフ制御とを独立して実施することができる。例えば、制御回路１１６は、スイッチ１８１から１８３・・がオンしている場合、スイッチ１８０をオンしてもよいし、スイッチ１８０をオフしてもよい。ここで、スイッチ１８１から１８３・・がオンしているときにスイッチ１８０をオフすることにより、読出し期間においてダミー信号線ＤＳＬに流れる電流を遮断し、低消費電力化を図ることができる。
　また、制御回路１１６は、オペアンプ１９１にモード設定信号ＭＯＤを入力する。モード設定信号ＭＯＤは、通常モード、低消費電力モードおよびスタンバイモードを設定することができる。
　図５は、第１の実施の形態に係る固体撮像装置の読出し期間および非読出し期間の一例を示すタイミングチャートである。
　同図において、垂直同期信号ＸＶＳに従って、１フレーム分の垂直期間Ｈ６が設定される。垂直期間Ｈ６の前に待機期間Ｈ１が設けられてもよい。各垂直期間Ｈ６には、垂直読出し期間Ｈ２および垂直ブランキング期間Ｈ３が設定される。また、各垂直期間Ｈ６には、非露光期間Ｈ４および露光期間Ｈ５が設定される。
　垂直読出し期間Ｈ２に移行すると、各画素からの読出し動作ＰＲＥＡＤが行ごとに実施される。露光期間Ｈ５に移行すると、各画素のシャッタ動作ＲＳＨが行ごとに実施される。ここで、垂直ブランキング期間Ｈ３において、スイッチ１８１から１８３・・がオフし、各垂直信号線ＶＳＬ１からＶＳＬ３・・が電流源１６１から１６３・・からそれぞれ切り離されたものとする。このとき、選択トランジスタ１２５からのオフリークに基づいて、各垂直信号線ＶＳＬ１からＶＳＬ３・・の電位ＶＬ１は上昇し、各垂直信号線ＶＳＬ１からＶＳＬ３・・と画素とのカップリングＣＵＰに起因して、横筋が発生する。
　一方、垂直ブランキング期間Ｈ３においてスイッチ１８１から１８３・・がオフしているときに、スイッチ１７０から１７３・・、１８０をオンする。このとき、各垂直信号線ＶＳＬ１からＶＳＬ３・・は、スイッチ１７１から１７３・・をそれぞれ介して横つなぎ信号線ＨＣＬに接続される。また、ダミー信号線ＤＳＬは、電流源１６０に接続される。そして、オペアンプ１９１は、ダミー信号線ＤＳＬと横つなぎ信号線ＨＣＬとが同電位になるように駆動トランジスタ１９２を駆動する。これにより、垂直ブランキング期間Ｈ３において、各垂直信号線ＶＳＬ１からＶＳＬ３・・の電位ＶＬ２の上昇は抑えられ、各垂直信号線ＶＳＬ１からＶＳＬ３・・と画素とのカップリングＣＵＰに起因する横筋の発生が抑制される。
　図６は、第１の実施の形態に係る固体撮像装置の水平ブランキング期間およびＡＤ変換期間の垂直信号線の波形の一例を示すタイミングチャートである。なお、同図では、垂直信号線の電位ＶＬ１、ＶＬ２は、極性を反転して示した。
　同図において、水平イネーブル信号Ｈ１１に基づいて、水平ブランキング期間Ｈ１１および水平読出し期間Ｈ１２が設定される。各水平読出し期間Ｈ１２には、Ｐ相ＡＤ変換期間ＰＡＤおよびＤ相ＡＤ変換期間ＤＡＤが設けられる。
　ここで、水平ブランキング期間Ｈ１１において、スイッチ１８１から１８３・・がオフし、各垂直信号線ＶＳＬ１からＶＳＬ３・・が電流源１６１から１６３・・からそれぞれ切り離されたものとする。このとき、選択トランジスタ１２５からのオフリークに基づいて、各垂直信号線ＶＳＬ１からＶＳＬ３・・の電位ＶＬ１は上昇する。
　一方、水平ブランキング期間Ｈ１１においてスイッチ１８１から１８３・・がオフしているときに、スイッチ１７０から１７３・・、１８０をオンする。このとき、各垂直信号線ＶＳＬ１からＶＳＬ３・・は、スイッチ１７１から１７３・・をそれぞれ介して横つなぎ信号線ＨＣＬに接続される。また、ダミー信号線ＤＳＬは、電流源１６０に接続される。そして、オペアンプ１９１は、ダミー信号線ＤＳＬと横つなぎ信号線ＨＣＬとが同電位になるように駆動トランジスタ１９２を駆動する。これにより、水平ブランキング期間Ｈ１１において、各垂直信号線ＶＳＬ１からＶＳＬ３・・の電位ＶＬ２の上昇は抑えられる。このとき、各垂直信号線ＶＳＬ１からＶＳＬ３・・の電位ＶＬ２を任意のレベルに設定することができ、セトリング時間を短縮することができる。このため、１水平期間において水平ブランキング期間Ｈ１１が占める割合（デューティ比）を増大させることができ、水平ブランキング期間Ｈ１１における低消費電力化を図ることができる。
　図７は、第１の実施の形態に係る固体撮像装置の各モードにおける負荷電流と制御電流との関係を示す図である。なお、同図におけるａは、常時電流モード（垂直ブランキング期間においてスイッチ１８１から１８３・・がオンされるとき）の垂直信号線ＶＳＬ１からＶＳＬ３・・に流れる電流を示す。同図におけるｂは、垂直ブランキング期間においてスイッチ１８１から１８３・・がオフされるときの通常モードの垂直信号線ＶＳＬ１からＶＳＬ３・・に流れる電流を示す。同図におけるｃは、垂直ブランキング期間においてスイッチ１８１から１８３・・がオフされるときのスタンバイモードの垂直信号線ＶＳＬ１からＶＳＬ３・・に流れる電流を示す。同図におけるｄは、垂直ブランキング期間においてスイッチ１８１から１８３・・がオフされるときの低消費電力モードの垂直信号線ＶＳＬ１からＶＳＬ３・・に流れる電流を示す。
　同図におけるａにおいて、常時電流モードでは、読出し期間および垂直ブランキング期間の消費電流はＩＰＡｍＡとなる。
　同図におけるｂにおいて、通常モードでは、読出し期間の消費電流はＩＰＢｍＡ、垂直ブランキング期間の消費電流はＩＰＣｍＡとなる。ＩＰＢ＝ＩＰＡ＋ＩＰＣである。この通常モードでは、常時電流モードに比べて、読出し期間の消費電流は増大するが、垂直ブランキング期間の消費電流は減少する。ここで、垂直信号線ＶＳＬの本数は、ダミー信号線ＤＳＬの本数に比べて多い。このため、読出し期間の消費電流の増大分は僅かであるが、垂直ブランキング期間の消費電流の減少分は大きい。このため、この通常モードでは、常時電流モードに比べて、消費電力を低減することができる。
　同図におけるｃにおいて、スタンバイモードでは、読出し期間の消費電流はＩＰＡｍＡ、垂直ブランキング期間の消費電流はＩＰＣｍＡとなる。このスタンバイモードでは、読出し期間の消費電流は常時電流モードの消費電流と等しいが、垂直ブランキング期間の消費電流は常時電流モードに比べて減少する。このため、このスタンバイモードでは、通常モードに比べて、消費電力を低減することができる。
　同図におけるｄにおいて、低消費電力モードでは、読出し期間の消費電流はＩＰＡｍＡ＋α、垂直ブランキング期間の消費電流はＩＰＣｍＡとなる。この低消費電力モードでは、常時電流モードの消費電流に比べて僅かに増大し、垂直ブランキング期間の消費電流は常読出し期間の消費電流は時電流モードに比べて減少する。このため、この低消費電力モードでは、常時電流モードに比べて、消費電力を低減することができる。
　図８は、第１の実施の形態に係る固体撮像装置の各モードにおけるフレームレートと消費電流との関係を示す図である。なお、Ｌ１は常時電流モード、Ｌ２は通常モード、Ｌ３は低消費電力モード，Ｌ４はスタンバイモードを示す。
　同図において、通常モードＬ２、低消費電力モードＬ３およびスタンバイモードＬ４は、常時電流モードＬ１に比べて、長時間露光などの低フレームレートで消費電力の低減効果が大きい。ただし、通常モードＬ２では、高フレームレートにおいて、常時電流モードＬ１に比べて、消費電力の増大を招くことがある。このため、フレームレートが固定された高フレームレートでは、常時電流モードＬ１で動作させてもよい。あるいは、読出し期間において、低消費電力モードＬ３またはスタンバイモードＬ４で動作させてもよい。
　このように、上述の第１の実施の形態では、ダミーカラムＤＣＡに設けられたダミー画素に接続されるダミー信号線ＤＳＬの電位に基づいて、垂直信号線ＶＳＬ１からＶＳＬ３・・を接続する横つなぎ信号線ＨＣＬの電位を制御する。これにより、各垂直信号線ＶＳＬ１からＶＳＬ３・・が電流源１６１から１６３・・と切り離されているときに、ダミー信号線ＤＳＬと横つなぎ信号線ＨＣＬとを同電位に設定することができる。このため、各垂直信号線ＶＳＬ１からＶＳＬ３・・と画素とのカップリングに起因する横筋の発生を抑制しつつ、消費電力を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ダミーカラムＤＣＡに設けられたダミー画素に接続されるダミー信号線ＤＳＬの電位に基づいて、横つなぎ信号線ＨＣＬの電位を制御した。この第２の実施の形態では、ダミー信号線に接続されるダミー画素がカラム方向に配列されたダミーカラムを複数設ける。
　図９は、第２の実施の形態に係る光検出装置の構成例を示す図である。
　同図において、撮像装置は、上述の第１の実施の形態のダミーカラムＤＣＡに代えて、ダミーカラムＤＣＡ１、ＤＣＡ２を備える。第２の実施の形態の撮像装置のそれ以外の構成は、上述の第１の実施の形態の撮像装置の構成と同様である。
　各ダミーカラムＤＣＡ１、ＤＣＡ２は、ダミーカラムＤＣＡと同様に構成することができる。このとき、ダミー有効画素ＤＶＸ１およびダミーＯＰＢ画素ＤＢＸ１は、ダミーカラムＤＣＡ１に配置される。ダミー有効画素ＤＶＸ２およびダミーＯＰＢ画素ＤＢＸ２は、ダミーカラムＤＣＡ２に配置される。
　ダミー有効画素ＤＶＸ１は、画素回路１３２－０１、増幅トランジスタ１２４－０１および選択トランジスタ１２５－０１を備える。ダミーＯＰＢ画素ＤＢＸ１は、画素回路２３２－０１、増幅トランジスタ２２４－０１および選択トランジスタ２２５－０１を備える。
　ダミー有効画素ＤＶＸ１およびダミーＯＰＢ画素ＤＢＸ１は、ダミー信号線ＤＳＬ１に接続される。ダミー信号線ＤＳＬ１は、スイッチ１８０－１を介して電流源１６０－１に接続される。また、ダミー信号線ＤＳＬ１は、スイッチ１７０を介してオペアンプ１９１の反転入力端子に接続される。
　ダミー有効画素ＤＶＸ２は、画素回路１３２－０２、増幅トランジスタ１２４－０２および選択トランジスタ１２５－０２を備える。ダミーＯＰＢ画素ＤＢＸ２は、画素回路２３２－０２、増幅トランジスタ２２４－０２および選択トランジスタ２２５－０２を備える。
　ダミー有効画素ＤＶＸ２およびダミーＯＰＢ画素ＤＢＸ２は、ダミー信号線ＤＳＬ２に接続される。ダミー信号線ＤＳＬ２は、スイッチ１８０－２を介して電流源１６０－２に接続される。また、ダミー信号線ＤＳＬ２は、スイッチ１７０を介してオペアンプ１９１の反転入力端子に接続される。
　各画素回路１３２－０１、１３２－０２、２３２－０１、２３２－０２は、フォトダイオード１２１、転送トランジスタ１２２、リセットトランジスタ１２３およびフローティングディフュージョンＦＤを備えることができる。
　ここで、複数のダミー信号線ＤＳＬ１、ＤＳＬ２の電位は平均化され、オペアンプ１９１の非反転入力に入力される。このとき、オペアンプ１９１は、ダミー信号線ＤＳＬ１、ＤＳＬ２の電位の平均値と横つなぎ信号線ＨＣＬの電位とを比較する。そして、オペアンプ１９１は、ダミー信号線ＤＳＬ１、ＤＳＬ２の電位の平均値と横つなぎ信号線ＨＣＬとが同電位になるように駆動トランジスタ１９２を駆動することができる。
　このように、上述の第２の実施の形態では、各ダミー信号線ＤＳＬ１、ＤＳＬ２に接続されるダミー画素がカラム方向に配列された複数のダミーカラムＤＣＡ１、ＤＣＡ２を設ける。これにより、複数のダミー信号線ＤＳＬ１、ＤＳＬ２の電位の平均値に基づいて、オペアンプ１９１の非反転入力を設定することができる。このため、各垂直信号線ＶＳＬ１からＶＳＬ３・・が電流源１６１から１６３・・と切り離されているときに、ダミー信号線ＤＳＬと横つなぎ信号線ＨＣＬとを同電位にするためのオペアンプ１９１の駆動精度を向上させることができる。
　なお、上述の第２の実施の形態では、２個のダミーカラムＤＣＡ１、ＤＣＡ２を設けた例を示したが、３個以上のダミーカラムを設けてもよい。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ダミーカラムＤＣＡに設けられたダミー画素に接続されるダミー信号線ＤＳＬの電位に基づいて、横つなぎ信号線ＨＣＬの電位を制御した。この第３の実施の形態では、有効画素アレイの周囲に設けられたｍ列分の無効画素列の一部にｎ列分のダミーカラムを設ける。
　図１０は、第３の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置３０２は、上述の第１の実施の形態の画素アレイ部１１１に代えて、画素アレイ部３１１を備える。第３の実施の形態の固体撮像装置３０２のそれ以外の構成は、上述の第１の実施の形態の固体撮像装置１０２の構成と同様である。
　画素アレイ部３１１は、有効画素アレイ３１２、無効画素行３１３および無効画素列３１４を備える。無効画素行３１３は、カラム方向において、有効画素アレイ３１２の両側に配置してもよい。無効画素列３１４は、ロウ方向において、有効画素アレイ３１２の両側に配置してもよい。
　有効画素アレイ３１２には、ロウ方向およびカラム方向に沿ってマトリックス状に有効画素が配列される。無効画素行３１３には、ロウ方向に沿って無効画素が配列される。無効画素列３１４には、カラム方向に沿って無効画素が配列される。無効画素列３１４は、ｍ列分だけ設けることができる。このとき、無効画素列３１４には、ｎ列分のダミーカラム３１５を設けることができる。ダミーカラム３１５には、ダミー画素がカラム方向に配置される。ダミー画素には、ダミー有効画素およびダミーＯＰＢ画素を設けることができる。ダミーカラム３１５は、ダミー信号線ＤＳＬに接続される。ダミーカラム３１５の１列分の構成は、上述の第１の実施の形態のダミーカラムＤＣＡと同様に構成することができる。
　このように、上述の第３の実施の形態では、有効画素アレイ３１２の周囲に設けられた無効画素列３１４の一部にダミーカラム３１５を設ける。これにより、有効画素アレイ３１２の周囲にｎ列分のダミー画素を配置することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、光電変換に基づいて電子が蓄積される画素を固体撮像装置に適用した。この第４の実施の形態では、光電変換に基づいてホールが蓄積される画素を固体撮像装置に適用する。
　図１１は、第４の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示す図である。
　同図において、画素ＰＨＸは、上述の第１の実施の形態の画素ＰＩＸのフォトダイオード１２１、転送トランジスタ１２２およびリセットトランジスタ１２３に代えて、フォトダイオード４１０、転送トランジスタ４１２およびリセットトランジスタ４１３を備える。また、画素ＰＨＸは、上述の第１の実施の形態の画素ＰＩＸにコンデンサＳＮ１、ＳＮ２および排出トランジスタ４１４が追加されている。増幅トランジスタ１２４および選択トランジスタ１２５は、Ｎチャンネル電界効果トランジスタを用いることができる。転送トランジスタ４１２、リセットトランジスタ４１３および排出トランジスタ４１４は、Ｐチャンネル電界効果トランジスタを用いることができる。コンデンサＳＮ１、ＳＮ２は、ＭＩＭ（Metal Insulation Metal）容量でもよいし、半導体基板に形成された接合容量でもよい。
　フォトダイオード４１０は、光電変換に基づいてホールを生成する。フォトダイオード４１０の材料は、例えば、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓまたはカルコパイライト構造の化合物半導体などを用いることができる。このとき、フォトダイオード４１０には、赤外領域光（例えば、波長９００ｎｍ～１７００ｎｍの波長帯）に感度を持たせることができる。フォトダイオード４１０のアノードには、電源電圧Ｖｔｏｐが印加される。電源電圧Ｖｔｏｐは、フォトダイオード４１０の電荷を初期化するためのリセット電圧に応じて可変である。
　転送トランジスタ４１２は、フォトダイオード４１０に蓄積された電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタ４１３は、フローティングディフュージョンＦＤに蓄積された電荷をリセットする。排出トランジスタ４１４は、コンデンサＳＮ１に蓄積された電荷を排出する。
　増幅トランジスタ１２４および選択トランジスタ１２５は、直列に接続されている。増幅トランジスタ１２４および選択トランジスタ１２５の直列回路は、電源電圧ＶＤＤ３と垂直信号線ＶＳＬとの間に接続されている。フォトダイオード４１０のカソードは、転送トランジスタ４１２を介してフローティングディフュージョンＦＤに接続されている。また、フローティングディフュージョンＦＤは、リセットトランジスタ１２３を介して電源電圧ＶＤＤ１に接続されている。電圧ＶＤＤ１は、電源電圧Ｖｔｏｐよりも低い。
　コンデンサＳＮ１は、フォトダイオード４１０のアノードに接続されている。転送トランジスタ４１２および排出トランジスタ４１４は、直列に接続されている。転送トランジスタ４１２および排出トランジスタ４１４の直列回路は、電源電圧ＶＤＤ１とフローティングディフュージョンＦＤとの間に接続されている。フローティングディフュージョンＦＤには、コンデンサＳＮ２が接続されている。
　転送トランジスタ４１２のゲートには、転送信号ＴＧＬが印加される。リセットトランジスタ４１３のゲートには、リセット信号ＰＳＴが印加される。排出トランジスタ４１４のゲートには、排出信号ＯＦＧが印加される。
　このように、上述の第４の実施の形態では、光電変換に基づいてホールが蓄積される画素ＰＨＸを固体撮像装置に適用する。これにより、垂直信号線ＶＳＬと画素ＰＨＸとのカップリングに起因する横筋の発生を抑制しつつ、消費電力を低減することが可能となるとともに、赤外領域の感度を向上させることができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、ダミーカラムＤＣＡに設けられたダミー画素に接続されるダミー信号線ＤＳＬの電位に基づいて、垂直信号線ＶＳＬ１からＶＳＬ３・・を接続する横つなぎ信号線ＨＣＬの電位を制御した。この第５の実施の形態では、画素がマトリックス状に配列された画素アレイ部が設けられた固体撮像装置が形成される半導体チップを積層化する。
　図１２は、第５の実施の形態に係る固体撮像装置の積層例を示す斜視図である。
　同図において、固体撮像装置は、半導体チップ９２１、９２２を備える。半導体チップ９２２は、半導体チップ９２１上に積層される。
　半導体チップ９２２には、画素アレイ部９２３が形成される。画素アレイ部９２３には、画素９３１がロウ方向およびカラム方向にマトリックス状に配置される。画素９３１は、図３の画素ＰＩＸでもよいし、図１１の画素ＰＨＸでもよい。画素アレイ部９２３の周辺には、パッド電極９３２およびビア電極９３３が形成される。ビア電極９３３は、半導体チップ９２２を貫通し、半導体チップ９２１、９２２同士を電気的に接続することができる。
　半導体チップ９２１には、周辺回路９２４が形成される。周辺回路９２４には、カラム読出し回路９２５、カラムＡＤＣ９２６、通信インタフェース９２７および発振回路９２８が形成される。カラム読出し回路９２５およびカラムＡＤＣ９２６は、画素アレイ部９２３のカラム方向の両側の位置に対応するように形成してもよい。
　半導体チップ９２１、９２２は、直接接合してもよい。半導体チップ９２１、９２２の直接接合では、ハイブリッドボンディングを用いることができる。このとき、半導体チップ９２１、９２２は、Ｃｕ－Ｃｕ接続に基づいて電気的に接続してもよい。半導体チップ９２１、９２２に用いられる半導体基板の材料は、Ｓｉでもよいし、ＩｎＧａＡｓでもよいし、ＩｎＰでもよい。
　このように、上述の第５の実施の形態では、画素アレイ部９２３が形成される半導体チップ９２２を、周辺回路９２４が形成される半導体チップ９２１上に積層する。これにより、固体撮像装置が形成された半導体チップの実装面積の増大を抑制しつつ、固体撮像装置の感度を増大させることが可能となる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１の有効画素に接続される第１の信号線と、
　前記第１の信号線に接続される第１の電流源と、
　前記第１の有効画素と前記第１の電流源との間に設けられる第１のスイッチと、
　第２の有効画素に接続される第２の信号線と、
　前記第２の信号線に接続される第２の電流源と、
　前記第２の有効画素と前記第２の電流源との間に設けられる第２のスイッチと、
　前記第１の信号線と前記第２の信号線とを接続する横つなぎ信号線と、
　ダミー画素に接続されるダミー信号線と、
　前記ダミー信号線に接続される第３の電流源と、
　前記ダミー信号線の電位に基づいて、前記横つなぎ信号線の電位を制御する制御部と
を備える光検出装置。
（２）前記制御部は、前記ダミー信号線と前記横つなぎ信号線とが同電位となるように制御する
前記（１）に記載の光検出装置。
（３）前記制御部は、第１入力が前記ダミー信号線に接続され、第２入力が前記横つなぎ信号線に接続されるオペアンプ
を備える前記（１）または（２）に記載の光検出装置。
（４）前記制御部は、前記オペアンプの出力に基づいて、前記横つなぎ信号線を駆動するトランジスタ
を備える前記（３）に記載の光検出装置。
（５）前記制御部は、読出し期間に前記トランジスタに流れる電流を設定するモード設定部
を備える前記（４）に記載の光検出装置。
（６）前記ダミー画素は、ＯＰＢ（Opitical Black）画素を含む
前記（１）から（５）のいずれかに記載の光検出装置。
（７）前記第１の信号線と前記横つなぎ信号線との間に設けられる第３のスイッチと、
　前記第２の信号線と前記横つなぎ信号線との間に設けられる第４のスイッチと
をさらに備える前記（１）から（６）のいずれかに記載の光検出装置。
（８）前記第１のスイッチおよび前記第２のスイッチは垂直ブランキング期間にオフされ、
　前記第３のスイッチおよび前記第４のスイッチは前記垂直ブランキング期間にオンされる
前記（７）に記載の光検出装置。
（９）前記第１のスイッチおよび前記第２のスイッチは水平ブランキング期間にオフされ、
　前記第３のスイッチおよび前記第４のスイッチは前記水平ブランキング期間にオンされる
前記（７）または（８）に記載の光検出装置。
（１０）前記ダミー画素と前記第３の電流源との間に設けられる第５のスイッチと
をさらに備える請求項１に記載の光検出装置。
（１１）前記第５のスイッチは、垂直ブランキング期間にオンされ、読出し期間にオフされる
前記（１）から（１０）のいずれかに記載の光検出装置。
（１２）前記第５のスイッチは、水平ブランキング期間にオンされ、読出し期間にオフされる
前記（１１）に記載の光検出装置。
（１３）前記第１の有効画素がカラム方向に配列された第１のカラムと、
　前記第２の有効画素が前記カラム方向に配列された第２のカラムと、
　前記ダミー画素が前記カラム方向に配列されたダミーカラムと
を備える前記（１）から（１２）のいずれかに記載の光検出装置。
（１４）前記第１のカラムは、前記第１の有効画素および第１のＯＰＢ画素を含み、
　前記第２のカラムは、前記第２の有効画素および第２のＯＰＢ画素を含み、
　前記ダミーカラムは、ダミー有効画素およびダミーＯＰＢ画素を含む
前記（１３）に記載の光検出装置。
（１５）前記ダミーカラムは複数設けられる
前記（１３）または（１４）に記載の光検出装置。
　１００　撮像装置
　１０１　光学系
　１０２　固体撮像装置
　１０３　撮像制御部
　１０４　画像処理部
　１０５　記憶部
　１０６　表示部
　１０７　操作部
　１０８　バス
　１１１　画素アレイ部
　１１２　垂直走査回路
　１１３　カラム読出し回路
　１１４　カラム信号処理部
　１１５　水平走査回路
　１１６　制御回路
　１２１　フォトダイオード
　１２２　転送トランジスタ
　１２３　リセットトランジスタ
　１２４　増幅トランジスタ
　１２５　選択トランジスタ
　ＰＩＸ　画素
　ＤＩＸ　ダミー画素
　ＨＳＬ　水平駆動線
　ＶＳＬ　垂直信号線
　ＨＣＬ　横つなぎ信号線
　ＤＳＬ　ダミー信号線
　ＤＣＡ　ダミーカラム
　１３２－０から１３２－３、２３２－０から２３２－３　画素回路
　１５１から１５３　コンパレータ
　１６１から１６３　電流源
　１７０から１７３、１８０から１８３　スイッチ
　１９１　オペアンプ
　１９２　駆動トランジスタ
　１３１　有効画素領域
　２３１　ＯＰＢ画素領域
　ＤＶＸ　ダミー有効画素
　ＤＢＸ　ダミーＯＰＢ画素
　ＰＶＸ　有効画素
　ＰＢＸ　ＯＰＢ画素

Claims (15)

  1. 　第１の有効画素に接続される第１の信号線と、
    　前記第１の信号線に接続される第１の電流源と、
    　前記第１の有効画素と前記第１の電流源との間に設けられる第１のスイッチと、
    　第２の有効画素に接続される第２の信号線と、
    　前記第２の信号線に接続される第２の電流源と、
    　前記第２の有効画素と前記第２の電流源との間に設けられる第２のスイッチと、
    　前記第１の信号線と前記第２の信号線とを接続する横つなぎ信号線と、
    　ダミー画素に接続されるダミー信号線と、
    　前記ダミー信号線に接続される第３の電流源と、
    　前記ダミー信号線の電位に基づいて、前記横つなぎ信号線の電位を制御する制御部と
    を備える光検出装置。
  2. 　前記制御部は、前記ダミー信号線と前記横つなぎ信号線とが同電位となるように制御する
    請求項１に記載の光検出装置。
  3. 　前記制御部は、第１入力が前記ダミー信号線に接続され、第２入力が前記横つなぎ信号線に接続されるオペアンプ
    を備える請求項１に記載の光検出装置。
  4. 　前記制御部は、前記オペアンプの出力に基づいて、前記横つなぎ信号線を駆動するトランジスタ
    を備える請求項３に記載の光検出装置。
  5. 　前記制御部は、読出し期間に前記トランジスタに流れる電流を設定するモード設定部
    を備える請求項４に記載の光検出装置。
  6. 　前記ダミー画素は、ＯＰＢ（Opitical Black）画素を含む
    請求項１に記載の光検出装置。
  7. 　前記第１の信号線と前記横つなぎ信号線との間に設けられる第３のスイッチと、
    　前記第２の信号線と前記横つなぎ信号線との間に設けられる第４のスイッチと
    をさらに備える請求項１に記載の光検出装置。
  8. 　前記第１のスイッチおよび前記第２のスイッチは垂直ブランキング期間にオフされ、
    　前記第３のスイッチおよび前記第４のスイッチは前記垂直ブランキング期間にオンされる
    請求項７に記載の光検出装置。
  9. 　前記第１のスイッチおよび前記第２のスイッチは水平ブランキング期間にオフされ、
    　前記第３のスイッチおよび前記第４のスイッチは前記水平ブランキング期間にオンされる
    請求項７に記載の光検出装置。
  10. 　前記ダミー画素と前記第３の電流源との間に設けられる第５のスイッチと
    をさらに備える請求項１に記載の光検出装置。
  11. 　前記第５のスイッチは、垂直ブランキング期間にオンされ、読出し期間にオフされる
    請求項１０に記載の光検出装置。
  12. 　前記第５のスイッチは、水平ブランキング期間にオンされ、読出し期間にオフされる
    請求項１０に記載の光検出装置。
  13. 　前記第１の有効画素がカラム方向に配列された第１のカラムと、
    　前記第２の有効画素が前記カラム方向に配列された第２のカラムと、
    　前記ダミー画素が前記カラム方向に配列されたダミーカラムと
    を備える請求項１に記載の光検出装置。
  14. 　前記第１のカラムは、前記第１の有効画素および第１のＯＰＢ画素を含み、
    　前記第２のカラムは、前記第２の有効画素および第２のＯＰＢ画素を含み、
    　前記ダミーカラムは、ダミー有効画素およびダミーＯＰＢ画素を含む
    請求項１３に記載の光検出装置。
  15. 　前記ダミーカラムは複数設けられる
    請求項１３に記載の光検出装置。
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