WO2024253055A1 - 配線基板 - Google Patents

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conductive layer
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • This disclosure relates to a wiring board in which conductive layers are connected to each other by via conductors.
  • this type of wiring board is known in which the lands of the via conductors that connect the conductive layers are surrounded by a solid pattern (see, for example, Patent Document 1).
  • the wiring board of the present disclosure is a wiring board having a first conductive layer, an insulating layer covering the first conductive layer, a second conductive layer formed on the insulating layer, and a via conductor penetrating the insulating layer and connecting the first conductive layer to the second conductive layer, and the first conductive layer is provided with a pad connected to the via conductor and a solid pattern having an opening containing the pad, and a gap is provided between the side of the pad and the insulating layer, or between the inner side of the opening of the solid pattern and the insulating layer.
  • FIG. 1 is a cross-sectional side view of a wiring board according to an embodiment of the present disclosure.
  • Side cross section of the via land 1 is a side cross-sectional view showing a method for manufacturing a wiring board.
  • 1 is a side cross-sectional view showing a method for manufacturing a wiring board.
  • 1 is a side cross-sectional view showing a method for manufacturing a wiring board.
  • 1 is a side cross-sectional view showing a method for manufacturing a wiring board.
  • FIG. 13 is a cross-sectional side view of a wiring board according to a modified example.
  • the wiring board 10 of this embodiment has a core board 11 and first and second build-up layers 12A, 12B laminated on both the front and back surfaces (first surface 11F and second surface 11S) of the core board 11.
  • the core substrate 11 includes, for example, an insulating layer 11K and conductive layers 13 laminated on both sides of the insulating layer 11K.
  • the insulating layer 11K has a structure in which, for example, multiple prepregs (B-stage resin sheets made by impregnating a core material made of fibers such as glass cloth with resin) are laminated.
  • through-hole conductors 14 are formed in the insulating layer 11K.
  • the first and second build-up layers 12A and 12B are formed by alternately stacking insulating layers 15 and conductive layers 16.
  • the first insulating layer 15A, the first conductive layer 16A, the second insulating layer 15B, the second conductive layer 16B, the third insulating layer 15C, and the third conductive layer 16C are stacked in order from the core substrate 11 side.
  • Each insulating layer 15 is, for example, an insulating film for a build-up substrate (a film having no core material, for example, made of a thermosetting resin containing an inorganic filler), and the conductive layer 16 is mainly electrolytic plating.
  • first to third insulating layers 15A to 15C have via conductors 19 formed to connect the conductive layer 13 of the core substrate 11 to the first conductive layer 16A, between the first conductive layer 16A and the second conductive layer 16B, and between the second conductive layer 16B and the third conductive layer 16C, respectively.
  • first and second buildup layers 12A and 12B have the same number of layers, but they may have different numbers of layers.
  • a solder resist layer 17 having a number of openings 17A corresponding to the number of pads 18 included in the third conductive layer 16C is laminated on the first and second build-up layers 12A and 12B.
  • each conductive layer 16 has a via land 20 (also called a "pad 20") connected through a via conductor 19 and a through-hole conductor 14, and a solid pattern 21 surrounding the via land 20.
  • the via land 20, the via conductor 19, and the through-hole conductor 14 of each conductive layer 16 are aligned in the vertical direction, and the pad 18 on the first buildup layer 12A side is electrically connected to the pad 18 on the second buildup layer 12B side.
  • the via land 20 has a circular shape in a plan view
  • the solid pattern 21 has a circular opening 21A corresponding to the via land 20.
  • the diameter of the opening 21A of the solid pattern 21 is 2 to 3 times the diameter of the via land 20, and the distance between the side of the via land 20 and the opening edge of the opening 21A of the solid pattern 21 is about 300 to 700 ⁇ m.
  • the side surface of the via land 20 has a smaller roughness than the top surface of the via land 20.
  • the insulating layer 15 is in close contact with the top surface of the via land 20, but is partially peeled off from the side surface of the via land 20, leaving a via land side gap 25 between the side surface of the via land 20 and the insulating layer 15.
  • the inner surface of the opening 21A of the solid pattern 21 has a smaller roughness than the top surface of the solid pattern 21.
  • the insulating layer 15 is in close contact with the top surface of the solid pattern 21, but is peeled off from the inner surface of the opening 21A of the solid pattern 21, and a solid pattern-side gap 26 (see FIG. 2) is provided between the inner surface of the opening 21A of the solid pattern 21 and the insulating layer 15.
  • the lateral length of the via land side void 25 and the solid pattern side void 26 is about 0.01 to 0.1 ⁇ m. Note that although FIGS. 2 and 3 show the via land 20 and solid pattern 21 in the first conductive layer 16A on the first buildup layer 12A side, the via land side void 25 is also arranged on the side of the via land 20 in the second conductive layer 16B on the first buildup layer 12A side. The via land side void 25 may be arranged on the side of all the via lands 20, or may be arranged only on the side of some of the via lands 20. A gap may also be arranged between the via land 20 of the third conductive layer 16C and the solder resist layer 17.
  • the via land side voids 25 and the solid pattern side voids 26 may be scattered as shown in FIG. 2, or may be disposed between the insulating layer 15 and the side of the via land 20 and the entire inner surface of the opening 21A of the solid pattern 21.
  • the via land side voids 25 and the solid pattern side voids 26 may also be scattered in the vertical direction.
  • a copper-clad laminate 11Z is prepared, in which copper foil 11C is laminated on both sides of an insulating layer 11K. As shown in FIG. 4(A), a laser is irradiated onto both sides of the copper-clad laminate 11Z to form through holes 14H.
  • an insulating film for a build-up board is laminated as an insulating layer 15 on the conductive layers 13 on both the front and back of the core board 11 and then hot pressed. At this time, the non-patterned portions of the conductive layers 13 are filled with the insulating film. This forms insulating layers 15 (first insulating layers 15A) on both the front and back of the core board 11.
  • a laser is irradiated to form a tapered via hole 19H penetrating the insulating layer 15, and the inside of the via hole 19H is cleaned (dry desmear process).
  • an electroless plating process is performed to form an electroless plating film (not shown) on the insulating layer 15 and the inner surface of the via hole 19H.
  • a plating resist 33 of a predetermined pattern is formed on the electroless plating film.
  • an electrolytic plating process is performed, filling the via holes 19H with electrolytic plating to form via conductors 19, and forming electrolytic plating film 16M on the portions of the electroless plating film (not shown) on the first surface 11F and second surface 11S that are exposed from the plating resist 33.
  • the plating resist 33 is peeled off.
  • the electroless plating film below the plating resist 33 is removed, and the remaining electroless plating film and electrolytic plating film 16M form the conductive layer 16 (first conductive layer 16A).
  • the first conductive layer 16A is provided with a via land 20 connected to a via conductor 19 that penetrates the first insulating layer 15A, and a solid pattern 21 that surrounds the via land 20.
  • a protective film 35 is placed between the via land 20 and the solid pattern 21, and then the surface of the first conductive layer 16A is roughened.
  • the side surface of the via land 20 and the inner surface of the opening 21A of the solid pattern 21 are not roughened, but the top surface of the via land 20 and the top surface of the solid pattern 21 are roughened, so that the roughness of the side surface of the via land 20 and the inner surface of the opening 21A of the solid pattern 21 is smaller than the roughness of the top surface of the via land 20 and the top surface of the solid pattern 21.
  • an insulating film for a build-up board is laminated as the insulating layer 15 and then hot pressed. At that time, the non-patterned portions of the conductive layer 16, including the spaces between the via lands 20 and the solid pattern 21, are filled with the insulating film. This forms the insulating layer 15 (second insulating layer 15B) on the first conductive layer 16A.
  • the portion of the insulating layer 15 between the via land 20 and the solid pattern 21 is partially peeled off from the side of the via land 20, which has a relatively small degree of roughness, and from the inner surface of the opening 21A of the solid pattern 21.
  • a via land side gap 25 and a solid pattern side gap 26 are formed between the side of the via land 20 and the insulating layer 15, and between the inner surface of the opening 21A of the solid pattern 21 and the insulating layer 15, respectively.
  • a solder resist layer 17 is laminated on the third conductive layer 16C.
  • openings 17A are formed in predetermined locations of the solder resist layer 17, for example, by laser processing or photolithography processing.
  • pads 18 are formed in the portions of the third conductive layer 16C that are exposed from the solder resist layer 17 by the openings 17A.
  • a metal film is formed on the pad 18 by stacking a nickel layer, a palladium layer, and a gold layer in that order. This completes the wiring board 10 shown in Figure 1.
  • the via lands 20 connected in the vertical direction through the via conductors 19 are surrounded by the solid pattern 21.
  • stray capacitance occurs between the side surfaces of the via lands 20 and the solid pattern 21, it is thought that this will affect high-frequency signals.
  • a via land side gap 25 is provided between the side of the via land 20 and the insulating layer 15, and the presence of air with a low dielectric constant reduces the stray capacitance that occurs. This also reduces the effect on high frequency signals.
  • a solid pattern side gap 26 is provided between the inner surface of the opening 21A of the solid pattern 21 and the insulating layer 15, so the stray capacitance that occurs can be further reduced.
  • a via land side gap 25 and a solid pattern side gap 26 can be selectively generated between the side surfaces when the insulating film serving as the insulating layer 15 is hot pressed, thereby suppressing the generation of unnecessary gaps (for example, the generation of a gap between the top surface of the via land 20 and the insulating layer 15).
  • the via land side gap 25 is formed by reducing the roughness of the side surface of the via land 20.
  • the via land side gap 25 may be formed by allowing the desmear liquid of the desmear process to enter the via hole 19H. In this case, it is considered that the via land side gap 25 is scattered on the upper surface and the side surface of the via land 20.
  • multiple via lands 20 may be arranged within the opening 21A of the solid pattern 21, and multiple wiring may be arranged in the conductive layer 16.
  • the distance between the via lands 20 or between the wiring is narrower than the distance between the side of the via land 20 and the inner surface of the opening 21A of the solid pattern 21, the volume of the resin of the insulating layer 15 arranged between the via lands 20 and between the wiring is small, and peeling due to thermal shrinkage is unlikely to occur.
  • Only one of the via land side gap 25 and the solid pattern side gap 26 may be provided.

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】ランドの側面とベタパターンの側面との間に発生する浮遊容量を小さくすることが求められている。 【解決手段】本開示の配線基板は、第１導電層と、前記第１導電層を覆う絶縁層と、前記絶縁層上に形成される第２導電層と、前記絶縁層を貫通し、前記第１導電層と前記第２導電層を接続するビア導体と、を有する配線基板であって、前記第１導電層には、前記ビア導体と接続されるパッドと、前記パッドを内包する開口を有するベタパターンと、が設けられ、前記パッドの側面と前記絶縁層との間、または、前記ベタパターンの前記開口の内側面と前記絶縁層との間に、空隙が設けられている。

Description

配線基板
　本開示は、導電層同士がビア導体により接続されている配線基板に関する。
　従来、この種の配線基板として、導電層同士を接続するビア導体のランドがベタパターンに囲まれているものが知られている（例えば、特許文献１参照）。
特開２０１７－１１０９３号公報（図１等）
　上述した従来の配線基板においては、ランドの側面とベタパターンの側面との間に発生する浮遊容量を小さくすることが求められている。
　本開示の配線基板は、第１導電層と、前記第１導電層を覆う絶縁層と、前記絶縁層上に形成される第２導電層と、前記絶縁層を貫通し、前記第１導電層と前記第２導電層を接続するビア導体と、を有する配線基板であって、前記第１導電層には、前記ビア導体と接続されるパッドと、前記パッドを内包する開口を有するベタパターンと、が設けられ、前記パッドの側面と前記絶縁層との間、または、前記ベタパターンの前記開口の内側面と前記絶縁層との間に、空隙が設けられている。
本開示の一実施形態に係る配線基板の側断面図 ビアランド近傍の平断面図 ビアランド近傍の側断面図 配線基板の製造方法を示す側断面図 配線基板の製造方法を示す側断面図 配線基板の製造方法を示す側断面図 配線基板の製造方法を示す側断面図 配線基板の製造方法を示す側断面図 変形例に係る配線基板の側断面図
　以下、図１～図８を参照して本開示の一実施形態について説明する。図１に示すように、本実施形態の配線基板１０は、コア基板１１と、その表裏の両面（第１面１１Ｆ、第２面１１Ｓ）に積層される第１と第２のビルドアップ層１２Ａ，１２Ｂとを有する。
　コア基板１１は、例えば、絶縁層１１Ｋと、その表裏の両面に積層される導電層１３とを備えている。絶縁層１１Ｋは、例えば、複数のプリプレグ（ガラスクロス等の繊維からなる心材を樹脂含侵してなるＢステージの樹脂シート）が積層された構造をなしている。また、絶縁層１１Ｋには、スルーホール導体１４が形成されている。
　第１と第２のビルドアップ層１２Ａ，１２Ｂは、絶縁層１５と導電層１６とが交互に積層されてなる。詳細には、それぞれ、コア基板１１側から順番に、第１絶縁層１５Ａ、第１導電層１６Ａ、第２絶縁層１５Ｂ、第２導電層１６Ｂ、第３絶縁層１５Ｃ、第３導電層１６Ｃが積層されている。各絶縁層１５は、例えば、ビルドアップ基板用の絶縁フィルム（心材を有さず、例えば、無機フィラーを含む熱硬化性樹脂からなるフィルム）であり、導電層１６は、主として電解めっきである。また、第１～３の絶縁層１５Ａ～１５Ｃには、コア基板１１の導電層１３と第１導電層１６Ａとの間、第１導電層１６Ａと第２導電層１６Ｂとの間、第２導電層１６Ｂと第３導電層１６Ｃとの間をそれぞれ接続するビア導体１９が形成されている。なお、本実施形態では、第１と第２のビルドアップ層１２Ａ，１２Ｂは、同じ層数になっているが、互いに異なる層数であってもよい。
　第１と第２のビルドアップ層１２Ａ，１２Ｂの上には、第３導電層１６Ｃに含まれる複数のパッド１８に対応して複数の開口部１７Ａを有するソルダーレジスト層１７が積層されている。
　さて、本実施形態の配線基板１０では、各導電層１６が、ビア導体１９及びスルーホール導体１４を介して接続されるビアランド２０（「パッド２０」ともいう）と、ビアランド２０を囲うベタパターン２１と、を有している。各導電層１６のビアランド２０、ビア導体１９及びスルーホール導体１４は、上下方向で並んでいて、第１ビルドアップ層１２Ａ側のパッド１８と第２ビルドアップ層１２Ｂのパッド１８とが電気的に接続されている。図２に示すように、ビアランド２０は平面視円形状をなし、ベタパターン２１には、ビアランド２０に対応する円形の開口２１Ａが形成されている。ベタパターン２１の開口２１Ａの径は、ビアランド２０の径の２～３倍であり、ビアランド２０の側面と、ベタパターン２１の開口２１Ａの開口縁との間の距離は、３００～７００μｍ程である。
　ここで、図３に示されるように、ビアランド２０の側面は、ビアランド２０の上面よりも粗度が小さくなっている。そして、絶縁層１５は、ビアランド２０の上面には密着している一方、ビアランド２０の側面からは一部剥離していて、ビアランド２０の側面と絶縁層１５との間にビアランド側空隙２５が設けられている。
　同様に、ベタパターン２１の開口２１Ａの内側面も、ベタパターン２１の上面よりも粗度が小さくなっている。そして、絶縁層１５は、ベタパターン２１の上面には密着している一方、ベタパターン２１の開口２１Ａの内側面からは剥離し、ベタパターン２１の開口２１Ａの内側面と絶縁層１５との間にベタパターン側空隙２６（図２参照）が設けられている。
　ビアランド側空隙２５及びベタパターン側空隙２６の横方向の長さは０．０１～０．１μｍ程である。なお、図２及び図３には、第１のビルドアップ層１２Ａ側の第１導電層１６Ａにおけるビアランド２０及びベタパターン２１が例示されているが、ビアランド側空隙２５は、第１のビルドアップ層１２Ａ側の第２導電層１６Ｂにおけるビアランド２０の側面にも配されている。また、ビアランド側空隙２５は、全てのビアランド２０の側面に配されていてもよいし、一部のビアランド２０の側面にのみ配されていてもよい。また、第３導電層１６Ｃのビアランド２０とソルダーレジスト層１７との間に空隙が配されていてもよい。
　ビアランド側空隙２５及びベタパターン側空隙２６は、図２に示されるように、点在していてもよいし、絶縁層１５とビアランド２０の側面及びベタパターン２１の開口２１Ａの内側面の全体との間に配されていてもよい。また、ビアランド側空隙２５及びベタパターン側空隙２６は、上下方向で点在していてもよい。
　次に、配線基板１０の製造方法について説明する。
　（１）まず、絶縁層１１Ｋの両面に銅箔１１Ｃが積層されている銅張積層板１１Ｚが用意され、図４（Ａ）に示されるように、銅張積層板１１Ｚの両面にレーザが照射されてスルーホール１４Ｈが形成される。
　（２）サブトラクティブ法により、絶縁層１１Ｋの表裏の両面に銅箔１１Ｃを含む導電層１３が形成されると共に、スルーホール１４Ｈの内面にスルーホール導体１４が形成される（図４（Ｂ）参照）。これにより、コア基板１１が形成される。
　（３）次いで、コア基板１１の表裏の両面の導電層１３上に、絶縁層１５としてビルドアップ基板用の絶縁フィルムが積層されて加熱プレスされる。その際、導電層１３のパターンの非形成部分が絶縁フィルムにより埋められる。これにより、コア基板１１の表裏の両面に絶縁層１５（第１絶縁層１５Ａ）が形成される。
　（４）図４（Ｃ）に示されるように、レーザが照射されて、絶縁層１５を貫通するテーパー状のビアホール１９Ｈが形成され、ビアホール１９Ｈ内が洗浄（ドライデスミア処理）される。次いで、無電解めっき処理が行われ、絶縁層１５上と、ビアホール１９Ｈの内面とに無電解めっき膜（図示せず）が形成される。
　（５）図５（Ａ）に示されるように、無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
　（６）図５（Ｂ）に示されるように、電解めっき処理が行われ、ビアホール１９Ｈ内に電解めっきが充填されてビア導体１９が形成されると共に、第１面１１Ｆ側及び第２面１１Ｓ側の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜１６Ｍが形成される。
　（７）図６（Ａ）に示されるように、めっきレジスト３３が剥離される。次いで、めっきレジスト３３の下側の無電解めっき膜が除去され、残された無電解めっき膜及び電解めっき膜１６Ｍにより、導電層１６（第１導電層１６Ａ）が形成される。第１導電層１６Ａには、第１絶縁層１５Ａを貫通するビア導体１９に接続されるビアランド２０と、ビアランド２０を囲うベタパターン２１と、が設けられる。
　（８）次いで、図６（Ｂ）に示されるように、ビアランド２０とベタパターン２１との間に保護膜３５が配されたのち、第１導電層１６Ａの表面が粗化処理される。これにより、ビアランド２０の側面及びベタパターン２１の開口２１Ａの内側面は粗化されず、ビアランド２０の上面及びベタパターン２１の上面が粗化され、ビアランド２０の側面及びベタパターン２１の開口２１Ａの内側面の粗度がビアランド２０の上面及びベタパターン２１の上面の粗度よりも小さくなる。
　（９）図７（Ａ）に示されるように、保護膜３５が除去される。
　（１０）図７（Ｂ）に示されるように、絶縁層１５としてビルドアップ基板用の絶縁フィルムが積層されて加熱プレスされる。その際、ビアランド２０とベタパターン２１との間を含め、導電層１６のパターンの非形成部分が絶縁フィルムにより埋められる。これにより、第１導電層１６Ａ上に絶縁層１５（第２絶縁層１５Ｂ）が形成される。
　このとき、ビルドアップ基板用の絶縁フィルムの熱収縮により、絶縁層１５のうちビアランド２０とベタパターン２１との間の部分が、粗度が比較的小さいビアランド２０の側面及びベタパターン２１の開口２１Ａの内側面から一部剥離する。これにより、ビアランド２０の側面と絶縁層１５との間及びベタパターン２１の開口２１Ａの内側面と絶縁層１５との間に、ビアランド側空隙２５及びベタパターン側空隙２６がそれぞれ形成される。
　（１１）上述した（４）～（１０）と同様の工程が繰り返され、図８に示されるように、第２導電層１６Ｂ、第３絶縁層１５Ｃ、第３導電層１６Ｃが形成される。
　（１２）第３導電層１６Ｃ上に、ソルダーレジスト層１７が積層される。次いで、ソルダーレジスト層１７の所定箇所に、例えば、レーザ加工やフォトリソグラフィ処理等により、開口１７Ａが形成される。そして、第３導電層１６Ｃのうち開口１７Ａによりソルダーレジスト層１７から露出した部分にパッド１８が形成される。
　（１３）パッド１８上に、ニッケル層、パラジウム層、金層の順に積層されて金属膜が形成される。以上で図１に示される配線基板１０が完成する。
　次に配線基板１０及びその製造方法の作用効果について説明する。本実施形態の配線基板１０では、ビア導体１９を介して上下方向で接続されたビアランド２０がベタパターン２１に囲まれている。ここで、ビアランド２０とベタパターン２１との側面同士の間に浮遊容量が発生すると高周波信号に影響が及ぶことが考えられる。
　これに対して、本実施形態の配線基板１０では、ビアランド２０の側面と絶縁層１５との間にビアランド側空隙２５が設けられ、誘電率が低い空気が存在することで、発生する浮遊容量を小さくすることができる。これにより、高周波信号に対する影響も小さくすることができる。
　しかも、ベタパターン２１の開口２１Ａの内側面と絶縁層１５との間にもベタパターン側空隙２６が設けられているので、発生する浮遊容量をより小さくすることができる。
　また、導電層１６の粗化の段階でビアランド２０の側面及びベタパターン２１の開口２１Ａの内側面を保護しておくことで、絶縁層１５としての絶縁フィルムを加熱プレスする際に側面同士の間にビアランド側空隙２５及びベタパターン側空隙２６を選択的に生じさせることができるので、不要な空隙の発生（例えば、ビアランド２０の上面と絶縁層１５との間の空隙の発生）を抑制することができる。
　［他の実施形態］
（１）上記実施形態では、ビアランド側空隙２５が、ビアランド２０の側面の粗度を小さくすることにより形成されていたが、例えば、ビアホール１９Ｈ内のデスミア処理のデスミア液を入り込ませることによって形成されてもよい。この場合、ビアランド２０の上面上とビアランド２０の側面上とにビアランド側空隙２５が点在することになると考えられる。
（２）めっきレジスト３３が配されている図５（Ｂ）の状態で、電解めっき膜１６Ｍの上面の粗化が行われてもよい。この場合も、ビアランド２０の側面と上面とで粗度に差を付けることができる。なお、この場合、保護膜３５を形成する工程が不要となるので、製造工程が簡素化できるが、粗化の後に無電解めっき膜の除去処理（例えば、クイックエッチング）が行われることとなるため、粗化の際に、ビアランド２０の上面の粗度が小さくなることを想定した粗度としておくことが必要になる。
（３）図９に示されるように、ベタパターン２１の開口２１Ａ内に複数のビアランド２０が配置されたり、導電層１６において配線が複数並ぶ箇所があってもよい。この場合、ビアランド２０間や配線間の距離が、ビアランド２０の側面とベタパターン２１の開口２１Ａの内側面との間の距離よりも狭い間隔で並んでいれば、ビアランド２０間及び配線間に配される絶縁層１５の樹脂の体積が小さく、熱収縮による剥離が起きにくいと考えられる。
（４）配線基板１０は、コアレス構造であってもよい。
（５）ビアランド側空隙２５とベタパターン側空隙２６とのうち一方のみが設けられていてもよい。
　なお、本明細書及び図面には、特許請求の範囲に含まれる技術の具体例が開示されているが、特許請求の範囲に記載の技術は、これら具体例に限定されるものではなく、具体例を様々に変形、変更したものも含み、また、具体例から一部を単独で取り出したものも含む。
　１０　　配線基板
　１５　　絶縁層
　１５Ａ　　第１絶縁層
　１５Ｂ　　第２絶縁層
　１６　　導電層
　１６Ａ　　第１導電層
　１６Ｂ　　第２導電層
　１９　　ビア導体
　２０　　ビアランド
　２１　　ベタパターン
　２１Ａ　　開口
　２５　　ビアランド側空隙
　２６　　ベタパターン側空隙
　３５　　保護膜

Claims (7)

  1. 　第１導電層と、
    　前記第１導電層を覆う絶縁層と、
    　前記絶縁層上に形成される第２導電層と、
    　前記絶縁層を貫通し、前記第１導電層と前記第２導電層を接続するビア導体と、を有する配線基板であって、
    　前記第１導電層には、前記ビア導体と接続されるパッドと、前記パッドを内包する開口を有するベタパターンと、が設けられ、
    　前記パッドの側面と前記絶縁層との間、または、前記ベタパターンの前記開口の内側面と前記絶縁層との間に、空隙が設けられている。
  2. 　請求項１に記載の配線基板であって、
    　前記パッドの側面と前記絶縁層との間、および、前記ベタパターンの前記開口の内側面と前記絶縁層との間に、空隙が設けられている。
  3. 　請求項１に記載の配線基板であって、
    　前記パッドの側面の粗度が、前記パッドの上面の粗度よりも小さい。
  4. 　請求項１に記載の配線基板であって、
    　前記空隙は、複数の箇所に点在している。
  5. 　請求項１に記載の配線基板であって、
    　前記空隙の最大幅は、０．０１～０．１μｍである。
  6. 　請求項１に記載の配線基板であって、
    　前記パッドの側面と前記ベタパターンの前記開口の内側面との間の距離は３００～７００μｍである。
  7. 　請求項１に記載の配線基板であって、
    　前記ベタパターンの前記開口の径が前記パッドの径の２～３倍である。
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