WO2024228317A1 - 半導体装置実装用の配線基板およびその製造方法ならびに半導体装置 - Google Patents

半導体装置実装用の配線基板およびその製造方法ならびに半導体装置 Download PDF

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Definitions

  • the present invention relates to a wiring board for mounting semiconductor devices, which is used to mount electronic components such as semiconductor devices (chips), a manufacturing method thereof, and a semiconductor device.
  • Patent Document 1 discloses, for example, that during the development period of an IC package 10 having a new IC chip 1, an alternative IC package 20 is fabricated, and a circuit board on which the IC package 10 is mounted and a product are evaluated using the IC package 20.
  • the IC package 20 has two stacked IC chips 11a and 11b, an interposer substrate 12, and a solder ball terminal 16 provided on the back surface of the interposer substrate 12.
  • Patent Document 2 discloses that a wiring board 1 and a semiconductor device 2, or a semiconductor device 2 sandwiched between two semiconductor devices 2, have bump connection electrodes 3 on both the surface facing the wiring board 1 and the surface on the opposite side, and that some or all of the bump connection electrodes 3 formed on one surface are electrically connected to the bump connection electrodes 3 provided on the other surface.
  • the area of the second semiconductor element needs to be smaller than the area of the first semiconductor element. Because of the limitations of the size of the semiconductor device, it has been difficult to increase the design freedom of the three-dimensional stacked structure.
  • the present invention was made in consideration of these problems, and aims to provide a wiring board for mounting semiconductor devices and a manufacturing method thereof that allows for greater design freedom in three-dimensional stacked structures.
  • One aspect of the present invention to solve the above problem is a wiring board for mounting a semiconductor device, characterized in that the wiring board has a first connection terminal region and a second connection terminal region on the semiconductor device mounting surface, a first connection terminal including a first connection pad and a solder bump is formed in the first connection terminal region, a second connection terminal including a second connection pad and a solder bump is formed in the second connection terminal region, the side and a portion of the top surface of the first connection pad are covered with a solder resist layer, and the side and top surface of the second connection pad are not covered with the solder resist layer.
  • FIG. 1 is a diagram showing an example of a cross section of a wiring board for mounting a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing an example of a method for manufacturing a core substrate according to the present invention.
  • FIG. 3 is an explanatory diagram showing a method for manufacturing a wiring board according to the first embodiment of the present invention.
  • FIG. 4 is an explanatory diagram showing a method for manufacturing a wiring board according to the first embodiment of the present invention.
  • FIG. 5 is an explanatory diagram showing a method for manufacturing a wiring board according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing an example of a mounting state.
  • FIG. 1 is a diagram showing an example of a cross section of a wiring board for mounting a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing an example of a method for manufacturing a core substrate according to the present invention.
  • FIG. 3 is an
  • FIG. 7 is an explanatory diagram showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • FIG. 8 is an explanatory diagram showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • FIG. 9 is an explanatory diagram showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • FIG. 10 is an explanatory diagram showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • FIG. 11 is an explanatory diagram showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • FIG. 12 is an explanatory diagram showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • FIG. 13 is a diagram showing an example of a cross section of a wiring board according to the second embodiment of the present invention.
  • FIG. 14 is a diagram showing an example of a cross section of a wiring board according to a third embodiment of the present invention.
  • FIG. 15 is a diagram showing an example of a cross section of a wiring board according to a fourth embodiment of the present invention.
  • FIG. 16 is a diagram showing an example of a mounting state.
  • FIG. 17 is a diagram showing an example of a cross section of a conventional wiring board for mounting a semiconductor device.
  • FIG. 18 is an explanatory diagram showing a method for manufacturing a wiring board according to a fifth embodiment of the present invention.
  • FIG. 19 is an explanatory diagram showing a method for manufacturing a wiring board according to a fifth embodiment of the present invention.
  • FIG. 20 is a diagram showing an example of a mounting state.
  • FIG. 21 is an explanatory diagram showing an example of a second connection terminal region according to the fifth embodiment of the present invention.
  • FIG. 22 is an explanatory diagram showing an example of a second connection terminal region according to the fifth embodiment of the present invention.
  • FIG. 23 is an explanatory diagram showing an example of a second connection terminal region according to the fifth embodiment of the present invention.
  • FIG. 24 is an explanatory diagram showing an example of a second connection terminal region according to the fifth embodiment of the present invention.
  • FIG. 25 is an explanatory diagram showing an example of a second connection terminal region according to the fifth embodiment of the present invention.
  • FIG. 27 is an explanatory diagram showing an example of a second connection terminal region according to the fifth embodiment of the present invention.
  • the wiring board of the present disclosure has a core substrate, and layers having the same function are arranged symmetrically on a first surface and a second surface opposite the first surface.
  • the "top surface” of a layer refers to the surface farther from the core substrate
  • the “bottom surface” of a layer refers to the surface closer to the core substrate.
  • top layer refers to the layer that is in the direction away from the core substrate
  • bottom layer refers to the layer that is in the direction closer to the core substrate.
  • ⁇ Conventional Example> 17 is a diagram showing an example of a cross section of a conventional wiring board 900 for mounting a semiconductor device.
  • the surface on which the first connection terminals 24 are formed is the side on which the semiconductor device is mounted
  • the surface on which the solder bumps 20 are formed is the side on which the wiring board 200 is connected to a motherboard or the like.
  • the first connection terminals 24 are formed to have a common height. For this reason, when semiconductor devices are mounted one on top of the other, the mounting surface cannot be used efficiently.
  • Figure 1 is a diagram showing an example of a cross section of a wiring board for mounting a semiconductor device according to the first embodiment of the present invention.
  • the wiring board 100 for mounting a semiconductor device includes a core substrate 10, a plurality of insulating resin layers 11, and a plurality of conductor layers 13.
  • the pad portion 43 formed on the core substrate 10 is electrically connected to the conductor layer 13 laminated on the core substrate 10.
  • the insulating resin layer 11 is made of a thermosetting resin, a thermoplastic resin, a photosensitive resin, or a resin made by mixing at least two of these, such as an epoxy resin, an acrylic resin, a phenolic resin, a melamine resin, a silicone resin, a polyimide resin, a polyphenylene ether resin, a maleimide resin, a liquid crystal polymer, a fluororesin, or a resin made by combining at least two of these, and may contain an inorganic filler or an organic filler.
  • a thermosetting resin such as an epoxy resin, an acrylic resin, a phenolic resin, a melamine resin, a silicone resin, a polyimide resin, a polyphenylene ether resin, a maleimide resin, a liquid crystal polymer, a fluororesin, or a resin made by combining at least two of these, and may contain an inorganic filler or an organic filler.
  • the conductor layer 13 has a seed layer 13a and a plating layer 13b in this order from the lower insulating resin layer 11 side.
  • a plurality of conductor layers 13 are formed by plating using a resist pattern 16, and etching the seed layer 13a exposed after peeling off the resist pattern 16.
  • the conductor layer 13 may include various patterns such as wiring, vias, pads, shields, grounds, and dummies, but wiring, vias, and pads are shown in FIG. 1.
  • Adjacent conductor layers 13 are formed spaced apart in the surface direction of the insulating resin layer 11.
  • the seed layer 13a is laminated on the insulating resin layer 11.
  • the material constituting the seed layer 13a is not particularly limited, but when it is formed by electroless plating, for example, metal materials such as Cu, Pd, Al, Sn, Ni and Cr can be used.
  • a material containing at least one of Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO (indium tin oxide), IZO (indium zinc oxide), AZO (aluminum-doped zinc oxide), ZnO, PZT (lead zirconate titanate), TiN, Cu 3 N 4 , and a Cu alloy can be used.
  • the plating layer 13b is laminated on the upper surface of the seed layer 13a.
  • the material constituting the plating layer 13b is mainly a metal, and the type is not particularly limited.
  • the material constituting the plating layer 13b may be a material containing at least one of Cu and Cu alloys, Ag and Ag alloys, Sn, Pd, Au, Ni, Cr, Pt, and Fe.
  • the solder resist layer 17 is made of a thermosetting resin, a thermoplastic resin, a photosensitive resin, or a resin made by mixing at least two of these, such as an epoxy resin, an acrylic resin, a phenol resin, a melamine resin, a silicone resin, a polyimide resin, a polyphenylene ether resin, a maleimide resin, a liquid crystal polymer, a fluororesin, or a resin made by combining at least two of these, and may contain an inorganic filler or an organic filler.
  • a thermosetting resin such as an epoxy resin, an acrylic resin, a phenol resin, a melamine resin, a silicone resin, a polyimide resin, a polyphenylene ether resin, a maleimide resin, a liquid crystal polymer, a fluororesin, or a resin made by combining at least two of these, and may contain an inorganic filler or an organic filler.
  • the surface on which the first connection terminal 24 and the second connection terminal 25 are formed is connected to, for example, a semiconductor device.
  • the first connection terminal 24 is composed of a first connection pad 14 (or a surface treatment layer 19) and a solder bump 20.
  • the second connection terminal 25 is composed of a second connection pad 15 (or a surface treatment layer 19) and a solder bump 20.
  • the top of the first connection terminal 24 is located farther from the core substrate 10 than the top of the second connection terminal 25.
  • the pad portion 26 has a solder bump 20 formed thereon, which is used for connection to a motherboard or the like.
  • FIG. 2 is an explanatory diagram showing an example of a method for manufacturing the core board 10 of the present invention.
  • through holes 3 for electrically connecting the front and back surfaces are formed by a drill or the like in a core resin 1 having copper foils 2 attached to both sides thereof (FIG. 2(a)).
  • a conductor layer 23 is formed on the surface of the copper foil 2 and the wall surface of the through hole 3 by electroless plating and electrolytic plating (FIG. 2(b)).
  • electroless plating of the conductor layer 23 a material similar to the material used for the seed layer 13a described below can be used.
  • electrolytic plating of the conductor layer 23 a material similar to the material used for the plating layer 13b described below can be used.
  • the through-holes 3 are filled with filling resin 4. Any excess filling resin 4 that protrudes from the through-holes 3 is removed by buffing or the like ( Figure 2(c)). Note that if the through-holes 3 are completely filled with plating in the step shown in Figure 2(b), this step is omitted.
  • a conductor layer 33 is formed on the entire surface by electroless plating and electrolytic plating (Fig. 2(d)). Note that this step may be omitted if the through-holes 3 are completely filled with plating in the step shown in Fig. 2(b) or if the conductor layer 33 is not required on the hole filling resin.
  • a resist is applied or laminated, and a resist pattern 6 is formed by photolithography on the portions of the conductor layers 23 and 33 that are to remain as conductors ( Figure 2(e)). Note that a photosensitive resist is used here.
  • the resist pattern 6 is removed to form the core substrate 10 having the pad portion 43 (FIG. 2(g)).
  • the pad portion 43 is electrically connected to the conductor layer 13 laminated on the core substrate 10, as described below.
  • the manufacturing method for the core substrate 10 has been described above, but this is only one example and other manufacturing methods may also be used.
  • FIGS. 3 to 5 are explanatory diagrams showing a method for manufacturing a wiring board according to a first embodiment of the present invention. Note that the illustration of the core resin 1 of the core board 10 is omitted here. Also shown are the wiring layers that are formed on the vertically upward surface of the core board when the core board 10 is placed.
  • an insulating resin layer 11 is formed on a core substrate 10, and in the case of a thermosetting resin, a UV or CO2 laser is irradiated to expose a pad portion 43 underneath, and a via opening 8 is formed by photolithography in the case of a photosensitive resin (FIG. 3(a)). Residual resin in the via opening 8 is removed by a desmear solution such as permanganic acid or a dry desmear such as plasma.
  • a desmear solution such as permanganic acid or a dry desmear such as plasma.
  • a seed layer 13a is formed on the top surface of the insulating resin layer 11, the wall surface of the via opening 8, and the pad portion 43 that corresponds to the bottom surface of the via opening 8 by electroless plating or sputtering ( Figure 3 (b)).
  • a resist is applied or laminated on the seed layer 13a, and then exposed and developed to form a resist pattern 16 that corresponds to the pattern of the plating layer 13b ( Figure 3(c)). Note that a photosensitive resist is used here.
  • a plating layer 13b is formed by electrolytic plating on the seed layer 13a on which the resist pattern 16 has been formed (FIG. 3(d)).
  • the resist pattern 16 is removed (FIG. 3(e)).
  • the seed layer 13a (the seed layer 13a that is not covered by the plating layer 13b) that is exposed by removing the resist pattern 16 is removed by etching ( Figure 3(f)).
  • the insulating resin layer 11 is laminated so as to cover the conductor layer 13 and the underlying insulating resin layer 11. Note that this step is omitted if a circuit with the desired number of layers has been formed.
  • solder resist layer 17 is formed on the outermost layer by coating or laminating ( Figure 4(h)).
  • solder resist layer 17 around the second connection pad 15 is removed by photolithography or the like, and an opening 18 is formed in the solder resist layer 17 on the first connection pad 14 (FIG. 4(i)).
  • the solder resist layer 17 is, for example, a photosensitive epoxy resin, and may contain an inorganic filler.
  • a UV laser or a CO2 laser is irradiated, and the solder resist around the second connection pad 15 is removed by photolithography or the like, and an opening 18 is formed in the solder resist layer 17 on the first connection pad 14.
  • the side and part of the top surface of the first connection pad 14 are covered by the solder resist layer 17, and the side and top surface of the second connection pad 15 are not covered by the solder resist layer 17.
  • a surface treatment layer 19 is formed on the first connection pad 14 and on the top and side surfaces of the second connection pad 15 within the opening 18 of the solder resist layer ( Figure 4(j)).
  • solder bumps 20 are formed on the first connection pads 14 and the second connection pads 15 in the openings 18 of the solder resist layer 17, thereby forming a wiring board 100 for mounting a semiconductor device having a first connection terminal region 124 and a second connection terminal region 125 on the semiconductor device mounting surface (FIG. 5(k)).
  • a first connection terminal 24 including a first connection pad 14 and a solder bump 20 is formed
  • a second connection terminal 25 including a second connection pad 15 and a solder bump 20 is formed in the second connection terminal region 125.
  • first connection terminal 24 is formed according to a first pattern width (pitch), and in the second connection terminal region, at least one second connection terminal is formed according to a second pattern width.
  • the first pattern width and the second pattern width can be set to a predetermined length.
  • the first pattern width and the second pattern width may be the same length or different lengths.
  • the solder bumps 20 can be formed by screen printing when a solder paste is used, or by using solder balls, which are then mounted by ball transfer after screen printing of flux, and melted by reflow.
  • solder bumps 20 of the first connection terminals 24 are connected to the surface where the solder resist layer 17 is opened and the first connection pads 14 are exposed, and the solder bumps 20 of the second connection terminals 25 connect to the surface and side of the second connection pads 15. At this time, the solder bumps 20 on the second connection pads 15 spread over the entire top surface or side of the pad, so that the relationship between the height H1 of the solder bumps on the first connection pads 14 and the height H2 of the solder bumps on the second connection pads 15 is H1>H2.
  • the pad diameter of the first connection pad 14 is denoted as P1, and the pad diameter of the second connection pad 15 is denoted as P2.
  • the pad diameter is not limited to the case where the shape of the connection pad is circular, but is used to indicate the size of the connection pad even when the connection pad has another shape.
  • the diameter of the first connection pad 14 (the opening diameter of the solder resist layer 17 on the first connection pad 14) and the diameter of the second connection pad 15 can be made different. With this configuration, it is possible to create a difference between the height H1 of the solder bump on the first connection pad 14 and the height H2 of the solder bump on the second connection pad 15.
  • FIG. 6 is a diagram showing an example of the mounting state.
  • a state in which a three-dimensional semiconductor element 53 (silicon chip) is mounted on the wiring board 100 is shown.
  • This three-dimensional semiconductor element 53 may be a case where a plurality of semiconductor elements are stacked (three-dimensional mounting) or a case where a step exists in the mounting surface of one semiconductor element, and the electrode terminals are electrically connected to the corresponding first connection terminal 24 and second connection terminal 25 on the wiring board 100 via a conductive material such as a solder bump 20 (flip-chip mounting).
  • the gap between the mounted three-dimensional semiconductor element 53 and the wiring board 100 is filled with underfill resin 35 such as a thermosetting epoxy resin, and the mechanical joint between the three-dimensional semiconductor element 53 and the wiring board 100 is ensured by heat curing.
  • underfill resin 35 such as a thermosetting epoxy resin
  • a plurality of unit areas, which are areas on which the three-dimensional semiconductor element 53 is mounted may be formed on the core board 10.
  • the wiring board 100 is formed by performing dicing or the like to separate each unit area.
  • three-dimensional semiconductor element 53 shows a case where second semiconductor element 52 is mounted on first semiconductor element 51.
  • Wiring board 100 is electrically connected to second semiconductor element 52 via first connection terminal 24.
  • Wiring board 100 is also electrically connected to first semiconductor element 51 via second connection terminal 25.
  • First semiconductor element 51 and second semiconductor element 52 are in direct contact with each other and are electrically connected.
  • the three-dimensional semiconductor element 53 is composed of a first semiconductor element 51 and a second semiconductor element 52, and has one step formed in a direction perpendicular to the mounting surface, but there may be at least one step, and there may be two or more steps. That is, the three-dimensional semiconductor element may be one in which two or more types of semiconductor elements are stacked and mounted.
  • the step can be formed in the solder resist layer 17 by using a method similar to the method shown in Figures 3 to 5.
  • the shape of the solder bumps 20 is described here as being columnar, the shape is not limited to this, and it is also conceivable that the solder bumps may be cylindrical or barrel-shaped after mounting.
  • solder bumps 20 used as external connection terminals are formed on the pads 16 exposed from the solder resist layer 17 on the side opposite the mounting surface of the three-dimensional semiconductor element 53.
  • the wiring board 100 is mounted on a motherboard or the like via the solder bumps 20.
  • FIG. 7 to Fig. 12 show examples of the arrangement of the second connection terminal region 125.
  • Fig. 7 to Fig. 12 are explanatory views showing an example of the second connection terminal region according to the first embodiment of the present invention.
  • Fig. 7 to Fig. 12 are views of the wiring substrate 100 in a mounted state, as viewed from the semiconductor element mounting surface side.
  • FIG. 7 shows a case where the second connection terminal area 125 has a rectangular shape and is located in the center of the wiring board 100.
  • the second connection terminal area 125 is formed in the same orientation as two opposing sides of the four sides that form the periphery of the wiring board 100.
  • first connection terminal region 124 is included in the areas of the wiring board 100 other than the second connection terminal region 125. The same applies to Figures 8 to 12.
  • FIG. 8 shows the case where the second connection terminal area 125 has a shape divided into two areas.
  • the divided second connection terminal area 125 has a rectangular shape, and the area of the rectangular portion is equal.
  • FIG. 9 shows a case where the second connection terminal area 125 occupies approximately half the area of the wiring board 100.
  • FIG. 10 shows a case where the second connection terminal region 125 has a rectangular shape and is formed at a position that overlaps with the center of gravity of the wiring board 100.
  • the second connection terminal region 125 has a shape similar to the shape of the wiring board 100.
  • FIG. 11 shows a case where the second connection terminal region 125 is formed to surround the region including the first connection terminal region 124.
  • FIG. 12 shows a case where the second connection terminal region 125 has a shape divided into two regions.
  • the two regions are rectangular in shape and share vertices of the rectangle.
  • the second connection terminal region 125 shown in the figure is just one example, and various other regions may be used depending on the size and shape of the three-dimensional semiconductor element 53.
  • the shape of the wiring board 100 is a square, the present invention is also applicable to cases where the wiring board 100 has a shape other than a square.
  • the arrangement of the first connection terminal region 124 and the second connection terminal region 125 may be interchanged.
  • Example 1 In Example 1, an example in which the first connection terminal 24 and the second connection terminal 25 of the first embodiment are formed will be described.
  • an interlayer insulating resin manufactured by Ajinomoto Co., Inc.
  • a copper-clad laminate manufactured by Showa Denko Materials Co., Ltd.
  • desmearing was performed using permanganic acid without forming via holes.
  • an electroless copper plating layer was formed on the desmeared interlayer insulating resin.
  • a dry film resist Showa Denko Materials
  • the dry film resist was peeled off, and the electroless copper plating layer not covered by the electrolytic copper plating was etched to form connection pads with a diameter of approximately 180 ⁇ m.
  • the copper surface is roughened using a roughening liquid (manufactured by MEC).
  • a dry film solder resist manufactured by Showa Denko Materials
  • a direct imaging exposure machine and spray developed. This forms an opening in the solder resist layer at the first connection pad area, and removes the solder resist at the second connection pad area.
  • the opening in the solder resist layer at this time is formed with a diameter of approximately 80 ⁇ m at the bottom.
  • solder balls manufactured by Senju Metal Industry Co., Ltd.
  • the diameter of the solder balls used is, for example, 70 ⁇ m.
  • the difference in height between the completed first and second connection terminals was measured using a laser interferometer, and the largest difference between the first and second connection terminals was approximately 25 ⁇ m.
  • the wiring board 100 By configuring the wiring board 100 so that the height of the first connection terminal 24 in the first connection terminal region 124 is higher than the height of the terminal of the second connection terminal 25 in the second connection terminal region 125, when mounting a semiconductor device on the wiring board 100, it becomes possible to mount a semiconductor device in the second connection terminal region 125 and then mount another semiconductor device on the semiconductor device.
  • the wiring board for mounting a semiconductor device according to the present disclosure makes it possible to increase the degree of freedom in designing a three-dimensional stacked structure.
  • the second embodiment differs from the first embodiment in that the pad diameter of the second connection pad 15 is changed.
  • the same or equivalent components as those in the first embodiment described above are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
  • FIG. 13 is a diagram showing an example of a cross section of a wiring board 200 according to a second embodiment of the present invention.
  • the pad diameter P2a of the second connection pad 15a is formed to be smaller than the pad diameter P2 of the second connection pad 15 in the first embodiment.
  • the solder bump 20 is formed by screen printing or a method using solder balls, and the amount of solder used per second connection pad 15a is not changed. Therefore, the height H2a of the solder bump 20 of the second connection pad 15a is greater than the height H2 of the solder bump 20 of the second connection pad 15 in the first embodiment.
  • the pad diameter P2a of the second connection pad 15a is made small
  • the pad diameter may be made large.
  • the height of the solder bump 20 of the second connection pad 15a will be smaller than the height H2 of the judgment bump of the second connection pad in the first embodiment.
  • the third embodiment differs from the first embodiment in that the opening diameter of the solder resist layer 17 on the first connection pad is changed.
  • the same or equivalent components as those in the first embodiment described above are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
  • FIG. 14 is a diagram showing an example of a cross section of a wiring board 300 according to a third embodiment of the present invention.
  • the opening diameter S of the first connection pad 14 is smaller than that in the first embodiment. This is because the opening 18a formed in the solder resist layer 17 is made smaller. Therefore, the size of the surface treatment layer 19 on the first connection pad 14 also changes according to the size of the opening 18a.
  • the solder bump 20 is formed by screen printing or a method using solder balls, but the amount of solder used per first connection pad 14 is not changed. Therefore, the height H1a of the solder bump 20 of the first connection pad 14 is greater than the height H1 of the solder bump 20 of the first connection pad 14 in the first embodiment.
  • the opening diameter S of the opening 18a in the solder resist layer 17 is made small
  • the opening diameter S may be made large.
  • the height of the solder bump 20 of the first connection pad 14 will be smaller than the height H1 of the judgment bump of the first connection pad 14 in the first embodiment.
  • the opening diameter S of the opening 18a of the solder resist layer 17 on the first connection pad 14 it is possible to control the height H1a of the solder bump on the first connection pad 14.
  • the height gap adjustment between the solder bump 20 of the first connection terminal 24 and the solder bump 20 of the second connection terminal 25 can be controlled by the size of the opening diameter of the solder resist layer 17 on the first connection pad 14.
  • the wiring board for mounting a semiconductor device of the present disclosure makes it possible to further increase the degree of freedom in designing a three-dimensional stacked structure.
  • the fourth embodiment differs from the first embodiment in that the shape of the solder resist layer 17 is changed.
  • the same or equivalent components as those in the first embodiment described above are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
  • FIG. 15 is a diagram showing an example of a cross section of a wiring board 300 according to a fourth embodiment of the present invention.
  • the solder resist layer 17 was not formed between the second connection pads 15, but here, the solder resist layer 17a is left between the second connection pads 15 without being removed.
  • FIG. 16 shows an example of the mounting state.
  • the second connection terminals 25 around the solder resist layer 17a electrically connect the first semiconductor element 51 and the wiring board 400.
  • solder resist layer 17a By leaving the solder resist layer 17a between the second connection pads 15, it is possible to suppress the occurrence of a so-called solder bridge, in which the solder bumps 20 on the second connection pads 15 are connected to each other. In this way, since the solder resist layer can be formed between the solder bumps depending on, for example, the conditions of the semiconductor device to be mounted, the wiring board for mounting a semiconductor device according to the present disclosure allows for greater freedom in designing a three-dimensional stacked structure.
  • the fifth embodiment differs from the first embodiment in that both the first connection pad 14 and the second connection pad 15 are covered with a solder resist layer.
  • the same or equivalent components as those in the first embodiment described above are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
  • FIGS. 18 to 20 are explanatory diagrams showing a method for manufacturing a wiring board according to a fifth embodiment of the present invention. Note that in FIG. 18 and FIG. 19, the core resin 1 of the core board 10 is omitted. Also shown is the wiring layer that is formed on the vertically upward surface of the core board when the core board 10 is placed.
  • the manufacturing method of the core substrate 10 can be the manufacturing method in the first embodiment described with reference to FIG. 2. Also, the wiring layer can be formed by the formation method in the embodiment of the base 1 described with reference to FIG. 3.
  • FIG. 18(g) shows the state where the wiring layers are repeatedly formed and the circuit with the desired number of layers is formed. Also, FIG. 4(h) shows the state where the solder resist layer 17 is formed on the outermost layer by coating or lamination after the circuit with the desired number of layers is formed.
  • the solder resist layer 17 is partially removed by photolithography or the like to form an opening 18 in the solder resist layer 17 (FIG. 18(i)).
  • the solder resist layer 17 is, for example, a photosensitive epoxy resin, and may contain an inorganic filler.
  • a UV laser or a CO2 laser is irradiated, and the opening 18 is formed in the solder resist layer 17 by photolithography or the like.
  • the opening diameter of the opening 18 in the solder resist layer 17 in the first connection terminal region 101 may be smaller than the opening diameter of the opening 18 in the solder resist layer 17 in the second connection terminal region 102.
  • the opening diameter of the opening 18 in the first connection terminal region 101 and the opening diameter of the opening 18 in the second connection terminal region 102 can be appropriately selected.
  • a surface treatment layer 19 is formed on the first connection pad 14 and the second connection pad 15 within the opening 18 of the solder resist layer 17 ( Figure 18 (j)).
  • solder bump 20 is formed on the first connection pad 14 in the opening 18 of the solder resist layer 17 to form a first connection terminal region 101 (FIG. 19(k)). If a solder paste is used, the solder bump 20 can be formed by screen printing. If a solder ball is used, the solder ball is placed by ball transfer after screen printing of flux, and then melted by reflow. Also, the second connection pad 15 is covered with an arbitrary resist to prevent a solder bump from being formed, and is peeled off after the solder bump is formed on the first connection pad 14.
  • solder resist layer 17a and an opening 18a in the solder resist layer 17a are formed (FIG. 19(m)).
  • the solder resist layer 17 in the first connection terminal region 101 is thinner than the solder resist layer (solder resist layer 17 and solder resist layer 17a) in the second connection terminal region 102.
  • the solder resist layer (solder resist layer 17 and solder resist layer 17a) in the second connection terminal region 102 is obtained by stacking at least two or more solder resist layers, and the number of layers is greater than the number of layers of the solder resist layer 17 in the first connection terminal region 101.
  • the second connection terminal region 102 is formed by forming a solder bump 20 on the second connection pad 15 (FIG. 19(n)).
  • a wiring board 100 for mounting a semiconductor device having the first connection terminal region 101 and the second connection terminal region 102 on the semiconductor device mounting surface can be formed.
  • the solder resist layer 17 and the solder bumps 20 for the first connection terminal region 101 are formed on the front surface of the outermost surface of the board before the solder resist layer 17a is formed, and then a new solder resist layer 17a and a solder bump 20 are formed only in the second connection terminal region 102 to form the second connection terminal region 102.
  • the first connection terminal region 101 and the second connection terminal region 102 are regions having a solder resist layer and a solder bump.
  • FIG. 20 is a diagram showing an example of the mounting state.
  • a semiconductor device is shown in which a three-dimensional semiconductor element having at least two or more thicknesses is mounted on a wiring board 100.
  • a state in which a three-dimensional semiconductor element 53 (silicon chip) is mounted on the wiring board 100 is shown.
  • This three-dimensional semiconductor element 53 may be a case in which multiple semiconductor elements are stacked (three-dimensional mounting) or a case in which a step exists in the mounting surface of one semiconductor element, and the electrode terminals are electrically connected to the corresponding first connection terminal 24 and second connection terminal 25 on the wiring board 100 via a conductive material such as a solder bump 20 (flip-chip mounting).
  • the gap between the mounted three-dimensional semiconductor element 53 and the wiring board 100 is filled with underfill resin 35 such as a thermosetting epoxy resin, and the mechanical joint between the three-dimensional semiconductor element 53 and the wiring board 100 is ensured by heat curing.
  • underfill resin 35 such as a thermosetting epoxy resin
  • a plurality of unit areas which are areas in which the three-dimensional semiconductor element 53 is mounted, may be formed on the core board 10.
  • the wiring substrate 100 is formed by dividing into individual unit areas.
  • the height of the solder bump and the thickness of the solder resist layer are different, as shown in the first connection terminal 24 and the second connection terminal 25.
  • the solder bump 20 in the first connection terminal region 101 is shorter in height than the solder bump 20 in the second connection terminal region 102.
  • three-dimensional semiconductor element 53 shows a case where second semiconductor element 52 is mounted on first semiconductor element 51.
  • Wiring board 100 is electrically connected to second semiconductor element 52 via first connection terminal 24.
  • Wiring board 100 is also electrically connected to first semiconductor element 51 via second connection terminal 25.
  • First semiconductor element 51 and second semiconductor element 52 are in direct contact with each other and are electrically connected.
  • the three-dimensional semiconductor element 53 is composed of a first semiconductor element 51 and a second semiconductor element 52, and has one step formed in the direction perpendicular to the mounting surface, but the step may be two or more steps. In other words, the three-dimensional semiconductor element may be one in which two or more types of semiconductor elements are stacked and mounted.
  • the shape of the solder bumps 20 is described here as being columnar, the shape is not limited to this, and it is also conceivable that the solder bumps may be cylindrical or barrel-shaped after mounting. Further, although the case is shown in which the thickness of the first semiconductor element 51 is different from the thickness of the second semiconductor element 52, the thicknesses of the first semiconductor element 51 and the second semiconductor element 52 can be set as appropriate.
  • solder bumps 20 used as external connection terminals are formed on the pads 16 exposed from the solder resist layer 17 on the side opposite the mounting surface of the three-dimensional semiconductor element 53.
  • the wiring board 100 is mounted on a motherboard or the like via the solder bumps 20.
  • FIG. 21 to 26 show examples of the arrangement of the second connection terminal region 102.
  • Fig. 21 to Fig. 26 are explanatory views showing an example of the second connection terminal region according to the fifth embodiment of the present invention.
  • Fig. 21 to Fig. 26 are views of the wiring substrate 100 in a mounted state, as viewed from the semiconductor element mounting surface side.
  • FIG. 21 shows a case where the second connection terminal area 102 has a rectangular shape and is arranged in the center of the wiring board 100.
  • the second connection terminal area 102 is formed in the same orientation as two opposing sides of the four sides that form the periphery of the wiring board 100.
  • first connection terminal region 101 is included in the areas of the wiring board 100 other than the second connection terminal region 102.
  • FIG. 22 shows a case where the second connection terminal area 102 has a shape divided into two areas.
  • the divided second connection terminal area 102 has a rectangular shape, and the area of the rectangular portion is equal.
  • FIG. 23 shows a case where the second connection terminal area 102 occupies approximately half the area of the wiring board 100.
  • FIG. 24 shows a case where the second connection terminal region 102 has a rectangular shape and is formed at a position that overlaps with the center of gravity of the wiring board 100.
  • the second connection terminal region 102 has a shape similar to the shape of the wiring board 100.
  • FIG. 25 shows a case where the second connection terminal region 102 is formed to surround the region including the first connection terminal region 101.
  • FIG. 26 shows a case where the second connection terminal region 102 has a shape divided into two regions.
  • the two regions are rectangular in shape and share vertices of the rectangle.
  • the second connection terminal region 102 shown in the figure is an example, and various other regions can be used depending on the size and shape of the three-dimensional semiconductor element 53.
  • the shape of the wiring board 100 is a square, but the wiring board 100 can also be applied to cases where the wiring board 100 has a shape other than a square.
  • the arrangement of the first connection terminal region 101 and the second connection terminal region 102 may be interchanged.
  • the connection terminal region on the inside when viewed from above is the first connection terminal region 101
  • the connection terminal region on the outside when viewed from above is the second connection terminal region 102, but it is also possible for the outside to be the first connection terminal region 101 and the inside to be the second connection terminal region 102.
  • Example 2 In Example 2, an example in which the first connection terminal 24 and the second connection terminal 25 of the fifth embodiment are formed will be described.
  • an interlayer insulating resin manufactured by Ajinomoto Co., Inc.
  • a copper-clad laminate manufactured by Showa Denko Materials Co., Ltd.
  • desmearing was performed using permanganic acid without forming via holes.
  • an electroless copper plating layer was formed on the desmeared interlayer insulating resin.
  • a dry film resist Showa Denko Materials
  • the dry film resist was peeled off, and the electroless copper plating layer not covered by the electrolytic copper plating was etched to form connection pads with a diameter of approximately 180 ⁇ m.
  • the copper surface is roughened using a roughening liquid (manufactured by MEC).
  • a dry film solder resist manufactured by Showa Denko Materials
  • a direct imaging exposure machine and spray developed. This forms an opening in the solder resist layer at the first connection pad area, and removes the solder resist at the second connection pad area.
  • the opening in the solder resist layer at this time is formed with a diameter of approximately 80 ⁇ m at the bottom.
  • solder balls manufactured by Senju Metal Industry Co., Ltd.
  • the diameter of the solder balls used is, for example, 70 ⁇ m.
  • the difference in height between the completed first and second connection terminals was measured using a laser interferometer, and the largest difference between the first and second connection terminals was approximately 25 ⁇ m.
  • the wiring board 100 By configuring the wiring board 100 so that the height of the second connection terminal 25 in the second connection terminal region 102 is higher than the height of the terminal of the first connection terminal 24 in the first connection terminal region 101, when mounting a semiconductor device on the wiring board 100, it becomes possible to mount a semiconductor device in the first connection terminal region 101 and then mount another semiconductor device on the semiconductor device.
  • the wiring board for mounting a semiconductor device according to the present disclosure makes it possible to increase the degree of freedom in designing a three-dimensional stacked structure.
  • the solder resist layer also has the effect of preventing solder from adhering to unnecessary areas. Because the solder resist layer is provided between the first connection terminal 24 and the second connection terminal 25, the distance between the connection terminals can be made smaller than when there is no solder resist layer, making it possible to realize a pattern of connection terminals with a narrow pitch. For example, when there is a solder resist layer, the width between the connection terminals can be set to a value of 45 ⁇ m to 50 ⁇ m. On the other hand, when there is no solder resist layer, the width between the connection terminals is approximately 100 ⁇ m.
  • a wiring board for mounting a semiconductor device A semiconductor device mounting surface has a first connection terminal area and a second connection terminal area, A first connection terminal including a first connection pad and a solder bump is formed in the first connection terminal region;
  • a wiring board for mounting a semiconductor device characterized in that a second connection terminal including a second connection pad and a solder bump is formed in the second connection terminal area, a side surface and a portion of an upper surface of the first connection pad are covered by a solder resist layer, and a side surface and an upper surface of the second connection pad are not covered by the solder resist layer.
  • Aspect 5 The wiring board for mounting a semiconductor device according to claim 1, wherein a diameter of an opening in the solder resist layer on the first connection pad and a diameter of the second connection pad are different in size.
  • the method for manufacturing a wiring substrate for mounting a semiconductor device according to the first aspect is characterized in that the height gap between the solder bump of the first connection terminal and the solder bump of the second connection terminal is adjusted by controlling the diameter of the second connection pad.
  • a wiring board for mounting a semiconductor device A semiconductor device mounting surface has a first connection terminal area and a second connection terminal area, the first connection terminal region and the second connection terminal region are regions having a solder resist layer and a solder bump, a height of the solder bump and a thickness of the solder resist layer in the first connection terminal region and the second connection terminal region, the height of the solder bump and the thickness of the solder resist layer being different from each other.
  • Aspect 10 10. The wiring board according to claim 9, wherein the solder bumps in the first connection terminal region are lower in height than the solder bumps in the second connection terminal region.
  • a semiconductor device comprising the wiring board according to any one of aspects 9 to 14, and a three-dimensional semiconductor element having at least two thicknesses mounted on the wiring board.

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Abstract

本発明は、３次元積層構造の設計自由度を高めることを可能とする半導体装置実装用の配線基板およびその製造方法を提供することを目的とする。本発明の一つは、半導体装置実装用の配線基板であって、半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする。

Description

半導体装置実装用の配線基板およびその製造方法ならびに半導体装置
　本発明は、半導体装置（チップ）等の電子部品を実装するのに用いられる半導体装置実装用の配線基板およびその製造方法ならびに半導体装置に関する。
　近年、半導体装置の高集積化に対応するため、半導体素子の集積方法は平面集積から立体集積へと移行し、３次元積層構造を有する半導体装置が注目されている。
　３次元積層構造を有する半導体装置の実装方法として、特許文献１は、例えば、新たなＩＣチップ１を有するＩＣパッケージ１０の開発期間中に代替となるＩＣパッケージ２０を作製し、ＩＣパッケージ１０が実装される回路基板と製品の評価をＩＣパッケージ２０を用いて行うことを開示する。ＩＣパッケージ２０は、積層された２個のＩＣチップ１１ａ・１１ｂと、インターポーザー基板１２と、インターポーザー基板１２の裏面に設けられたハンダボール端子１６とを有する。ハンダボール端子１６の位置をＩＣパッケージ１０に設けられるハンダボール端子と同じとすることにより、ＩＣパッケージ２０の回路基板への実装を可能とし、回路基板と回路基板が実装される製品の試験を行う。
　また、特許文献２は、配線基板１と半導体装置２、または２つの半導体装置２に挟まれた半導体装置２の配線基板１側の面とその反対側の面との双方にバンプ接続用電極３を有し、そのうち一方の面に形成された一部又は全部のバンプ接続用電極３がもう一方の面に設けられたバンプ接続用電極３に電気的に接続されることを開示する。
　３次元積層構造を有する半導体装置として、半導体装置実装用の配線基板の直上に実装される第一半導体素子の上にさらに第二半導体素子を実装される積層構造の場合は、第二半導体素子と配線基板との間の電気的な接続を取るためには、特許文献１のように、半導体装置実装用の配線基板側と反対側の面からワイヤーボンディンクにより接続するか、特許文献２のように、はんだボール接続にて第一半導体素子を介して接続する必要がある。
特開２００３－２８９１２７号公報 特開２００２－２６１２３２号公報
　これら従来の実装（接続）方法では、第二半導体素子の面積は第一半導体素子の面積よりも小さくする必要がある。半導体装置の大きさの制限を受けるため、３次元積層構造の設計自由度を高めることは困難であった。
　本発明は、このような課題を鑑みてなされたものであり、３次元積層構造の設計自由度を高めることを可能とする半導体装置実装用の配線基板およびその製造方法を提供することを目的とする。
　上記課題を解決するための本発明の一つは、半導体装置実装用の配線基板であって、半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする。
　本発明の半導体装置実装用の配線基板によれば、３次元積層構造の設計自由度を高めることを可能とする。
　上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
図１は、本発明の第１の実施形態に係る半導体装置実装用の配線基板の断面の一例を示す図である。 図２は、本発明のコア基板の製造方法の一例を示す説明図である。 図３は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。 図４は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。 図５は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。 図６は、実装状態の一例を示す図である。 図７は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。 図８は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。 図９は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。 図１０は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。 図１１は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。 図１２は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。 図１３は、本発明の第２の実施形態に係る配線基板の断面の一例を示す図である。 図１４は、本発明の第３の実施形態に係る配線基板の断面の一例を示す図である。 図１５は、本発明の第４の実施形態に係る配線基板の断面の一例を示す図である。 図１６は、実装状態の一例を示す図である。 図１７は、従来の半導体装置実装用の配線基板の断面の一例を示す図である。 図１８は、本発明の第５の実施形態に係る配線基板の製造方法を示す説明図である。 図１９は、本発明の第５の実施形態に係る配線基板の製造方法を示す説明図である。 図２０は、実装状態の一例を示す図である。 図２１は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。 図２２は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。 図２３は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。 図２４は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。 図２５は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。 図２７は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。
　図面を用いて実施形態について説明する。図面の寸法比率は、説明の都合上実際の比率と異なる場合や、層数や構成の一部が図面から省略される場合がある。
　本開示の配線基板はコア基板を有し、第一面と第一面に対向する第二面に、同じ機能を有する層を対称的に配置する。このため、ある層の「上面」とはコア基板から遠い側の面であり、ある層の「下面」とはコア基板に近い側の面を意味する。また、「上層」とはコア基板から離れる方向にある層を意味し、「下層」とはコア基板に近づく方向にある層を意味する。
＜従来例＞
　図１７は、従来の半導体装置実装用の配線基板９００の断面の一例を示す図である。ここで、第一接続端子２４が形成された面は半導体装置が実装される側であり、はんだバンプ２０が形成された面は配線基板２００がマザーボード等に接続される側である。半導体装置が実装される側の面において、第一接続端子２４は共通の高さを持つように形成されている。このため、半導体装置を重ねて実装する場合、実装面を効率的に用いることができない。
＜第１の実施形態＞
　図１～図１２を参照して第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置実装用の配線基板の断面の一例を示す図である。
［配線基板の構造］
　半導体装置実装用の配線基板１００は、コア基板１０と複数の絶縁樹脂層１１と、複数の導体層１３とを備える。コア基板１０上に形成されたパッド部４３は、コア基板１０に積層される導体層１３と電気的に接続される。
　（絶縁樹脂層）
　絶縁樹脂層１１は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうち少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
　（導体層）
　導体層１３は、後述するように、下層の絶縁樹脂層１１側から順に、シード層１３ａおよびめっき層１３ｂを有する。レジストパターン１６を用いてめっきし、レジストパターン１６を剥離後に剥き出しとなったシード層１３ａをエッチングすることにより、複数の導体層１３が形成される。導体層１３には、配線、ビア、パッド、シールド、グランド、ダミーなどの様々なパターンが含まれ得るが、図１においては配線、ビア、パッド部を示す。隣接する導体層１３は絶縁樹脂層１１の面方向に離間して形成されている。
　（シード層）
　シード層１３ａは、絶縁樹脂層１１上に積層される。シード層１３ａを構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Ｃｕ、Ｐｄ、Ａｌ、Ｓｎ、ＮｉおよびＣｒなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＡＺＯ（Aluminum-doped Zinc Oxide）、ＺｎＯ、ＰＺＴ（チタン酸ジルコン酸鉛）、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金のうちの少なくとも１つを含む材料を用いることができる。
　（めっき層）
　めっき層１３ｂは、シード層１３ａの上面に積層される。めっき層１３ｂを構成する材料は、主に金属であり、種類は特に制限されない。めっき層１３ｂを構成する材料は、例えば、ＣｕおよびＣｕ合金、ＡｇおよびＡｇ合金、Ｓｎ、Ｐｄ、Ａｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｆｅのうち少なくとも１つ含む材料を用いることができる。
　（ソルダーレジスト層）
　ソルダーレジスト層１７は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうちの少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
　（接続端子）
　第一接続端子２４および第二接続端子２５が形成された面は、例えば、半導体装置が接続される。第一接続端子２４は、第一接続パッド１４（または表面処理層１９）とはんだバンプ２０によって構成される。第二接続端子２５は、第二接続パッド１５（または表面処理層１９）とはんだバンプ２０によって構成される。ここで示されるように、第一接続端子２４の頂部のほうが、第二接続端子２５の頂部よりも、コア基板１０から離れた位置にある。
　また、パッド部２６は、はんだバンプ２０が形成され、マザーボード等との接続に用いられる。
［配線基板の製造方法］
　第１の実施形態に係る配線基板１００の製造方法を説明する。まず、図２を参照しながら、コア基板１０を製造する工程を説明する。図２は、本発明のコア基板１０の製造方法の一例を示す説明図である。
（コア基板の製造）
　まず、両面に銅箔２が貼付されたコア樹脂１に、ドリル等で表裏面を電気的に接続するためのスルーホール３を形成する（図２（ａ））。
　次に、銅箔２の表面およびスルーホール３の壁面に、無電解めっきおよび電解めっきにより導体層２３を形成する（図２（ｂ））。導体層２３の無電解めっきにおいては、後述するシード層１３ａに用いる材料と同様の材料を用いることができる。また、導体層２３の電解めっきにおいては、後述するめっき層１３ｂに用いる材料と同様の材料を用いることができる。
　次に、スルーホール３を穴埋め樹脂４で埋める。スルーホール３からはみ出した不要な穴埋め樹脂４はバフ研磨等により除去する（図２（ｃ））。なお、図２（ｂ）に示す工程で、スルーホール３を完全にめっきで埋める場合、本工程は省略される。
　次に、全面に無電解めっきと電解めっきにより導体層３３を形成する（図２（ｄ））。なお、図２（ｂ）に示す工程で、スルーホール３を完全にめっきで埋める場合や、穴埋め樹脂上に導体層３３が不要な場合は、本工程は省略してもよい。
　次に、レジストを塗布またはラミネートし、導体層２３、３３のうち、導体として残す部分にフォトリソグラフィーにてレジストパターン６を形成する（図２（ｅ））。なお、ここでは感光性を有するレジストを用いている。
　次に、レジストパターン６が形成されていない導体層２３、３３の部分をエッチングにて除去する。残された導体層２３、３３の部分は、複数の導体片を形成する（図２（ｆ））。
　次に、レジストパターン６を除去することで、パッド部４３を備えるコア基板１０が形成される（図２（ｇ））。パッド部４３は、後述するように、コア基板１０に積層される導体層１３と電気的に接続される。
　以上、コア基板１０の製造方法を説明したが、これは一例であり他の方法で製造してもよい。
（絶縁樹脂層および導体層の製造）
　次に、製造したコア基板１０に絶縁樹脂層と導体片が形成された層（導体層１３）を複数積層し、配線基板１００を作製（製造）する工程を説明する。なお、絶縁樹脂層と導体層は、コア基板１０の両面に積層される。
　図３から図５は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。なお、ここでは、コア基板１０のコア樹脂１の記載を省略している。また、コア基板１０を載置したときに、コア基板の鉛直方向上向きの面側に形成される配線層を表示する。
　まず、コア基板１０上に絶縁樹脂層１１を形成し、下層のパッド部４３が露出するように、熱硬化性樹脂の場合はＵＶやＣＯ２などのレーザーを照射し、感光性樹脂の場合はフォトリソグラフィーにてビア開口８を形成する（図３（ａ））。ビア開口８内の樹脂残差は、過マンガン酸などのデスミア液またはプラズマなどのドライデスミアにて除去する。
　次に、絶縁樹脂層１１の上面、ビア開口８の壁面、およびビア開口８の底面に当たるパッド部４３に無電解めっきやスパッタにてシード層１３ａを形成する（図３（ｂ））。
　次に、シード層１３ａ上にレジストを塗布またはラミネートし露光現像することによって、めっき層１３ｂのパターンに対応するレジストパターン１６を形成する（図３（ｃ））。なお、ここでは感光性を有するレジストを用いている。
　次に、レジストパターン１６が形成されたシード層１３ａに、電解めっきによりめっき層１３ｂを形成する（図３（ｄ））。
　次に、レジストパターン１６を除去する（図３（ｅ））。
　次に、レジストパターン１６が除去されたことによって露出したシード層１３ａ（めっき層１３ｂに覆われていないシード層１３ａ）を、エッチングにより除去する（図３（ｆ））。
　次に、導体層１３と、下層の絶縁樹脂層１１とを覆うように絶縁樹脂層１１を積層する。なお、所望の層数の回路が形成された場合には、この工程は省略される。
　以上の工程を、所望の層数の回路が形成できるまで繰り返し行う（図４（ｇ））。
　所望の層数の回路を形成後、最外層にソルダーレジスト層１７を、塗布またはラミネートで形成する（図４（ｈ））。
　続いて、フォトリソグラフィーなどにより第二接続パッド１５外周のソルダーレジスト層１７を除去および第一接続パッド１４上のソルダーレジスト層１７に開口部１８を形成する（図４（ｉ））。ソルダーレジスト層１７は、例えば、感光性のエポキシ系樹脂であり、無機フィラーを含有していても良い。ＵＶレーザーやＣＯ２レーザーを照射し、フォトリソグラフィーなどにより第二接続パッド１５外周のソルダーレジスト除去および第一接続パッド１４上のソルダーレジスト層１７に開口部１８を形成する。ここでは、第一接続パッド１４の側面と上面の一部はソルダーレジスト層１７によって覆われており、第二接続パッド１５の側面および上面はソルダーレジスト層１７によって覆われていない。
　次に、ソルダーレジスト層の開口部１８内の第一接続パッド１４上および第二接続パッド１５上面および側面に、表面処理層１９を形成する（図４（ｊ））。
　以上の工程を行うことによって、ソルダーレジスト層１７の開口部１８内の第一接続パッド１４上および第二接続パッド１５上にはんだバンプ２０を形成することによって、半導体装置実装面において第一接続端子領域１２４と、第二接続端子領域１２５を有する半導体装置実装用の配線基板１００を形成することができる（図５（ｋ））。第一接続端子領域１２４には、第一接続パッド１４とはんだバンプ２０を含む第一接続端子２４が形成され、第二接続端子領域１２５には、第二接続パッド１５とはんだバンプ２０を含む第二接続端子２５が形成される。第一接続端子領域１２４には少なくとも１つの第一接続端子２４が第一のパターン幅（ピッチ）に従って形成され、第二接続端子領域には少なくとも１つの第二接続端子が第二のパターン幅に従って形成される。第一のパターン幅および第二のパターン幅は所定の長さに設定することが可能である。第一のパターン幅と第二のパターン幅は同じ長さでもよく、また異なる長さであってもよい。はんだバンプ２０は、はんだペーストを用いる場合はスクリーン印刷で形成でき、はんだボールを用いる場合は、フラックスをスクリーン印刷後にボール振込にてはんだボールを搭載し、それぞれリフローにて溶融させて形成できる。また、第一接続端子２４のはんだバンプ２０は、ソルダーレジスト層１７が開口し第一接続パッド１４が露出する表面と接続されており、第二接続端子２５のはんだバンプ２０は、第二接続パッド１５の表面および側面とを接続する。このとき、第二接続パッド１５上のはんだバンプ２０がパッド上面全体または側面にまで濡れ広がることにより、第一接続パッド１４上のはんだバンプの高さＨ１と第二接続パッド１５上のはんだバンプの高さＨ２の関係は、Ｈ１＞Ｈ２となる。
　なお、第一接続パッド１４のパッド径をＰ１、第二接続パッド１５のパッド径をＰ２、とそれぞれ示す。パッド径は接続パッドの形状が円形の場合に限定するものではなく、接続パッドが他の形状を有する場合でも接続パッドの大きさを示すために用いる。また、配線基板１００を、半導体装置実装面に垂直な方向から見た場合、第一接続パッド１４の径（第一接続パッド１４上のソルダーレジスト層１７の開口径）と、第二接続パッド１５の径は異なるようにすることが可能である。このような構成とすることによって、第一接続パッド１４上のはんだバンプの高さＨ１と第二接続パッド１５上のはんだバンプの高さＨ２の間に、差を形成することが可能となる。
　図６は、実装状態の一例を示す図である。ここでは、配線基板１００に３次元半導体素子５３（シリコンチップ）を実装した状態を示している。この３次元半導体素子５３は、複数の半導体素子をスタック（３次元実装）した場合や、１つの半導体素子の実装面内に段差が存在する場合などがあり、その電極端子は、はんだバンプ２０等の導電性材料を介して配線基板１００上の対応する第一接続端子２４および第二接続端子２５に電気的に接続されている（フリップチップ実装）。さらに、実装した３次元半導体素子５３と配線基板１００との間の空隙には、熱硬化性のエポキシ系樹脂等のアンダーフィル樹脂３５が充填されており、加熱硬化によって３次元半導体素子５３と配線基板１００との機械的な接合が確保されている。なお、製造工程において、３次元半導体素子５３を搭載する領域である単位領域がコア基板１０上に複数形成される場合がある。このような場合、ダイシング等を行い単位領域ごとに個片化することによって、配線基板１００が形成される。
　ここでは、３次元半導体素子５３は、第一半導体素子５１上に第二半導体素子５２を実装した場合を示している。配線基板１００は、第一接続端子２４を介して、第二半導体素子５２と電気的に接続する。また、配線基板１００は、第二接続端子２５を介して、第一半導体素子５１と電気的に接続する。第一半導体素子５１および第二半導体素子５２は、直接的に接触して、電気的に接続する。
　なお、３次元半導体素子５３は、第一半導体素子５１と第二半導体素子５２によって構成され、実装面に垂直な方向に対して段差が１段形成されているが、段差は少なくとも１つあればよく、２段以上であってもよい。すなわち、３次元半導体素子は、２種類以上の半導体素子を重ねて実装したものであってもよい。例えば、段差は、ソルダーレジスト層１７において図３から図５に示す方法と同様の方法を用いることによって形成することが可能である。
　また、ここでははんだバンプ２０の形状を柱状に記載しているが、形状はこれに限定されるものではない。実装後には円柱または樽状になる場合も考えられる。
　一方、３次元半導体素子５３の実装面側と反対側のソルダーレジスト層１７から露出するパッド部１６には、外部接続端子として用いられるはんだバンプ２０が３次元半導体素子５３の実装後に形成される。このはんだバンプ２０を介して配線基板１００はマザーボード等に実装される。
（第二接続端子領域の配置）
　第二接続端子領域１２５の配置の例を図７～図１２に示す。図７～図１２は、本発明の第１の実施形態に係る第二接続端子領域の一例を示す説明図である。図７～図１２は、実装状態において、配線基板１００を半導体素子実装面側から見た図である。
　図７は、第二接続端子領域１２５が矩形の形状を有しており、配線基板１００の中央部分に配置される場合を示す。配線基板１００の周囲を形成する４つの辺のうち対抗する２辺の向きと同じ向きに、第二接続端子領域１２５が形成される。
　なお、配線基板１００における第二接続端子領域１２５以外の箇所については、第一接続端子領域１２４が含まれる。図８～図１２においても同様である。
　図８は、第二接続端子領域１２５が２つの領域に区分した形状を有する場合を示す。分割された第二接続端子領域１２５は、矩形の形状を有しており、矩形部分の面積は等しい。
　図９は、第二接続端子領域１２５が配線基板１００のおよそ半分の面積を占める場合を示す。
　図１０は、第二接続端子領域１２５が矩形の形状を有しており、配線基板１００の重心と重なる位置に形成される場合を示す。第二接続端子領域１２５は、配線基板１００の形の相似形を有している。
　図１１は、第二接続端子領域１２５が第一接続端子領域１２４を含む領域を囲むように形成される場合を示す。
　図１２は、第二接続端子領域１２５が２つの領域に区分した形状を有する場合を示す。
２つの領域は矩形の形状であり、矩形の頂点を共有している。
　なお、図に示した第二接続端子領域１２５は一例であり、３次元半導体素子５３のサイズおよび形状によりこれら以外にも様々な領域を取りうる。例えば、配線基板１００の形状を正方形としているが、配線基板１００は正方形以外の形状を有する場合にも適用することが可能である。また、第一接続端子領域１２４と第二接続端子領域１２５の配置を交換してもよい。
＜実施例１＞
　実施例１では第１の実施形態の第一接続端子２４および第二接続端子２５を形成した例について説明する。
　まず、銅張積層板（昭和電工マテリアル社製）上に層間絶縁樹脂（味の素社製）をラミネートし、ビア開口は形成せずに、過マンガン酸によるデスミアを実施した。
　次にデスミア後の層間絶縁樹脂上に無電解銅めっき層を形成した。無電解銅めっき層の上にドライフィルムレジスト（昭和電工マテリアル社製）をラミネート、露光、現像して、接続パッドパターンを形成した。電解銅めっき後にドライフィルムレジストを剥離し、電解銅めっきに覆われていない無電解銅めっき層をエッチングして直径約１８０μｍの接続パッドを形成した。
　次に、銅表面を粗化液（メック社製）を用いて粗化処理する。粗化処理の後にドライフィルムソルダーレジスト（昭和電工マテリアル社製）を真空ラミネートし、直描露光機にて露光し、スプレー現像する。これにより、第一接続パッド部においてはソルダーレジスト層の開口部を形成し、第二接続パッド部においてはソルダーレジストを除去した。この時のソルダーレジスト層の開口部はボトムで直径約８０μｍで形成した。
　次に、第一および第二接続パッド上にはんだボール（千住金属工業社製）を搭載し、リフローを行うことによって、第一および第二接続端子を形成した。はんだボールの直径は、例えば７０μｍが用いられる。
　完成した第一および第二接続端子の高さの差をレーザー干渉計を用いて測定した結果、第一接続端子と第二接続端子の間の差のうち最も大きいものは、約２５μｍであった。
（作用・効果）
　第一接続端子領域１２４における第一接続端子２４の高さを第二接続端子領域１２５における第二接続端子２５の端子の高さよりも高くした配線基板１００とすることによって、半導体装置を配線基板１００に実装する場合、第二接続端子領域１２５に半導体装置を搭載したうえで、さらに、その半導体装置上に別の半導体装置を実装することが可能になる。このように、本開示の半導体装置実装用の配線基板によれば、３次元積層構造の設計自由度を高めることが可能となる。
＜第２の実施形態＞
　第２の実施形態は、第二接続パッド１５のパッド径を変更した点で、第１の実施形態と異なる。以下の説明において、上述の第１の実施形態と同一または同等の構成要素については同一の符号を付し、その説明を簡略または省略する。
　図１３は、本発明の第２の実施形態に係る配線基板２００の断面の一例を示す図である。ここでは、第二接続パッド１５ａのパッド径Ｐ２ａは、第１の実施形態における第二接続パッド１５のパッド径Ｐ２よりも小さくなるように形成されている。はんだバンプ２０は、スクリーン印刷またははんだボールを用いる方法で形成されるところ、第二接続パッド１５ａ１つあたりに用いられるはんだの量は変更されていない。このため、第二接続パッド１５ａのはんだバンプ２０の高さＨ２ａは、第１の実施形態における第二接続パッド１５のはんだバンプ２０の高さＨ２よりも大きくなる。
　なお、ここでは、第二接続パッド１５ａのパッド径Ｐ２ａを小さくする例を示したが、パッド径を大きくしてもよい。この場合には、第二接続パッド１５ａのはんだバンプ２０の高さは、第１の実施形態における第二接続パッドの判断バンプの高さＨ２よりも小さくなる。
（作用・効果）
　このように、第一接続パッド１４および第二接続パッド１５を形成する際に、第二接続パッド１５のパッド径Ｐ２を調整することで、後のはんだバンプ２０の濡れ広がり幅が変わり、第二接続パッド上のはんだバンプ高さを制御することができる。言い換えると、第一接続端子２４のはんだバンプ２０と、第二接続端子２５のはんだバンプ２０の高さギャップ調整は、第二接続パッド１５の径の大きさで制御することができる。このように、はんだバンプの高さの変更を、例えば実装する半導体装置の条件に応じて行うことができるため、本開示の半導体装置実装用の配線基板によれば、３次元積層構造の設計自由度をより高めることが可能となる。
＜第３の実施形態＞
　第３の実施形態は、第一接続パッド上のソルダーレジスト層１７の開口径を変更した点で、第１の実施形態と異なる。以下の説明において、上述の第１の実施形態と同一または同等の構成要素については同一の符号を付し、その説明を簡略または省略する。
　図１４は、本発明の第３の実施形態に係る配線基板３００の断面の一例を示す図である。ここでは、第一接続パッド１４の開口径Ｓは、第１の実施形態の場合に比べて小さい。ソルダーレジスト層１７に形成する開口部１８ａを小さくしたためである。このため、第一接続パッド１４上の表面処理層１９の大きさも開口部１８ａの大きさに合わせて変化している。また、はんだバンプ２０は、スクリーン印刷またははんだボールを用いる方法で形成されるところ、第一接続パッド１４の１つあたりに用いられるはんだの量は変更されていない。このため、第一接続パッド１４のはんだバンプ２０の高さＨ１ａは、第１の実施形態における第一接続パッド１４のはんだバンプ２０の高さＨ１よりも大きくなる。
　なお、ここでは、ソルダーレジスト層１７の開口部１８ａの開口径Ｓを小さくする例を示したが、開口径Ｓを大きくしてもよい。この場合には、第一接続パッド１４のはんだバンプ２０の高さは、第１の実施形態における第一接続パッド１４の判断バンプの高さＨ１よりも小さくなる。
（作用・効果）
　このように、第一接続パッド１４上の、ソルダーレジスト層１７の開口部１８ａの開口径Ｓを調整することによって、第一接続パッド１４上のはんだバンプの高さＨ１ａを制御することができる。言い換えると、第一接続端子２４のはんだバンプ２０と、第二接続端子２５のはんだバンプ２０の間における高さのギャップ調整は、第一接続パッド１４上のソルダーレジスト層１７の開口径の大きさで制御することができる。このように、はんだバンプの高さの変更を、例えば実装する半導体装置の条件に応じて行うことができるため、本開示の半導体装置実装用の配線基板によれば、３次元積層構造の設計自由度をより高めることが可能となる。
＜第４の実施形態＞
　第４の実施形態は、ソルダーレジスト層１７の形状を変更した点で、第１の実施形態と異なる。以下の説明において、上述の第１の実施形態と同一または同等の構成要素については同一の符号を付し、その説明を簡略または省略する。
　図１５は、本発明の第４の実施形態に係る配線基板３００の断面の一例を示す図である。第１の実施形態においては、第二接続パッド１５の間のソルダーレジスト層１７を形成していなかったが、ここでは、第二接続パッド１５の間にソルダーレジスト層１７ａを除去せずに残している。
　図１６は、実装状態の一例を示す図である。ソルダーレジスト層１７ａの周囲にある第二接続端子２５は、第一半導体素子５１と配線基板４００の間を電気的に接続している。
（作用・効果）
　第二接続パッド１５の間にソルダーレジスト層１７ａを残すことによって、第二接続パッド１５上のはんだバンプ２０同士が接続してしまう、いわゆるはんだブリッジの発生を抑制することができる。このように、例えば実装する半導体装置の条件に応じて、はんだバンプの間にソルダーレジスト層を形成することができるため、本開示の半導体装置実装用の配線基板によれば、３次元積層構造の設計自由度をより高めることが可能となる。
＜第５の実施形態＞
　第５の実施形態は、第一接続パッド１４と第二接続パッド１５のいずれもソルダーレジスト層で覆われる点で、第１の実施形態と異なる。以下の説明において、上述の第１の実施形態と同一または同等の構成要素については同一の符号を付し、その説明を簡略または省略する。
　図１８から図２０は、本発明の第５の実施形態に係る配線基板の製造方法を示す説明図である。なお、図１８およぶ図１９では、コア基板１０のコア樹脂１の記載を省略している。また、コア基板１０を載置したときに、コア基板の鉛直方向上向きの面側に形成される配線層を表示する。
　コア基板１０の製造方法は、図２を参照して説明した第１の実施形態における製造方法を適用することが可能である。また、配線層の形成方法は、図３を参照して説明した台１の実施形態における形成方法を適用することが可能である。
　図１８（ｇ）は、配線層の形成を繰り返し行い、所望の層数の回路が形成できた状態を示す。また、図４（ｈ）は、所望の層数の回路を形成後に、最外層にソルダーレジスト層１７が塗布またはラミネートで形成された状態を示す。
　続いて、フォトリソグラフィーなどにより部分的にソルダーレジスト層１７を除去し、ソルダーレジスト層１７に開口部１８を形成する（図１８（ｉ））。ソルダーレジスト層１７は、例えば、感光性のエポキシ系樹脂であり、無機フィラーを含有していても良い。ＵＶレーザーやＣＯ２レーザーを照射し、フォトリソグラフィーなどによりソルダーレジスト層１７に開口部１８を形成する。なお、第一接続端子領域１０１のソルダーレジスト層１７の開口部１８の開口径は、第二接続端子領域１０２のソルダーレジスト層１７の開口部１８の開口径よりも小さい構成としてもよい。第一接続端子領域１０１における開口部１８の開口径と第二接続端子領域１０２における開口部１８の開口径は、適宜選択することが可能である。
　次に、ソルダーレジスト層１７の開口部１８内の第一接続パッド１４上および第二接続パッド１５上に、表面処理層１９を形成する（図１８（ｊ））。
　次に、ソルダーレジスト層１７の開口部１８内の第一接続パッド１４上に、はんだバンプ２０を形成することで第一接続端子領域１０１を形成する（図１９（ｋ））。はんだバンプ２０は、はんだペーストを用いる場合はスクリーン印刷で形成でき、はんだボールを用いる場合は、フラックスをスクリーン印刷後にボール振込にてはんだボールを搭載し、それぞれリフローにて溶融させて形成できる。また、第二接続パッド１５上にははんだバンプが形成されないように任意のレジストで覆うようにしておき、第一接続パッド１４上のはんだバンプ形成後に剥離をする。
　次に、新たなソルダーレジスト層１７ａとソルダーレジスト層１７ａの開口部１８ａを形成する（図１９（ｍ））。別の言い方をすると、第一接続端子領域１０１のソルダーレジスト層１７は、第二接続端子領域１０２のソルダーレジスト層（ソルダーレジスト層１７およびソルダーレジスト層１７ａ）よりも薄い。また、第二接続端子領域１０２のソルダーレジスト層（ソルダーレジスト層１７およびソルダーレジスト層１７ａ）は、少なくとも２層以上のソルダーレジスト層を積層して得られ、かつ第一接続端子領域１０１のソルダーレジスト層１７の積層数よりも多い。更に第二接続パッド１５上にはんだバンプ２０を形成することで第二接続端子領域１０２を形成する（図１９（ｎ））。これにより、半導体装置実装面において、第一接続端子領域１０１と第二接続端子領域１０２を有する半導体装置実装用の配線基板１００を形成することができる。このような製造方法について別の言い方をすると、配線基板１００の製造において、ソルダーレジスト層１７ａ形成前の基板最外面の前面に第一接続端子領域１０１用のソルダーレジスト層１７とはんだバンプ２０を形成した後に、第二接続端子領域１０２のみ新たなソルダーレジスト層１７ａとはんだバンプ２０を形成して第二接続端子領域１０２を形成する。また上述のとおり、第一接続端子領域１０１および第二接続端子領域１０２は、ソルダーレジスト層およびはんだバンプを有する領域である。
　図２０は、実装状態の一例を示す図である。配線基板１００に、少なくとも２つ以上の厚みを有する３次元半導体素子を実装してなる半導体装置を示す。ここでは、配線基板１００に３次元半導体素子５３（シリコンチップ）を実装した状態を示している。この３次元半導体素子５３は、複数の半導体素子をスタック（３次元実装）した場合や、１つの半導体素子の実装面内に段差が存在する場合などがあり、その電極端子は、はんだバンプ２０等の導電性材料を介して配線基板１００上の対応する第一接続端子２４および第二接続端子２５に電気的に接続されている（フリップチップ実装）。さらに、実装した３次元半導体素子５３と配線基板１００との間の空隙には、熱硬化性のエポキシ系樹脂等のアンダーフィル樹脂３５が充填されており、加熱硬化によって３次元半導体素子５３と配線基板１００との機械的な接合が確保されている。なお、製造工程において、３次元半導体素子５３を搭載する領域である単位領域がコア基板１０上に複数形成される場合がある。このような場合、単位領域ごとに個片化することによって、配線基板１００が形成される。
　第一接続端子領域１０１と第二接続端子領域１０２において、第一接続端子２４と第二接続端子２５に示されるように、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なる。第一接続端子領域１０１のはんだバンプ２０は、第二接続端子領域１０２のはんだバンプ２０よりも高さが低い。
　ここでは、３次元半導体素子５３は、第一半導体素子５１上に第二半導体素子５２を実装した場合を示している。配線基板１００は、第一接続端子２４を介して、第二半導体素子５２と電気的に接続する。また、配線基板１００は、第二接続端子２５を介して、第一半導体素子５１と電気的に接続する。第一半導体素子５１および第二半導体素子５２は、直接的に接触して、電気的に接続する。
　なお、３次元半導体素子５３は、第一半導体素子５１と第二半導体素子５２によって構成され、実装面に垂直な方向に対して段差が１段形成されているが、段差は２段以上であってもよい。すなわち、３次元半導体素子は、２種類以上の半導体素子を重ねて実装したものであってもよい。
　また、ここでははんだバンプ２０の形状を柱状に記載しているが、形状はこれに限定されるものではない。実装後には円柱または樽状になる場合も考えられる。
　また、第一半導体素子５１の厚みは第二半導体素子５２の厚みとは異なる場合が示されているが、第一半導体素子５１の厚みと第二半導体素子５２の厚みは適宜設定しうる。
　一方、３次元半導体素子５３の実装面側と反対側のソルダーレジスト層１７から露出するパッド部１６には、外部接続端子として用いられるはんだバンプ２０が３次元半導体素子５３実装後に形成される。このはんだバンプ２０を介して配線基板１００はマザーボード等に実装される。
（第二接続端子領域の配置）
　第二接続端子領域１０２の配置の例を図２１～図２６に示す。図２１～図２６は、本発明の第５の実施形態に係る第二接続端子領域の一例を示す説明図である。図２１～図２６は、実装状態において、配線基板１００を半導体素子実装面側から見た図である。
　図２１は、第二接続端子領域１０２が矩形の形状を有しており、配線基板１００の中央部分に配置される場合を示す。配線基板１００の周囲を形成する４つの辺のうち対抗する２辺の向きと同じ向きに、第二接続端子領域１０２が形成される。
　なお、配線基板１００における第二接続端子領域１０２以外の箇所については、第一接続端子領域１０１が含まれる。図２２～図２６においても同様である。
　図２２は、第二接続端子領域１０２が２つの領域に区分した形状を有する場合を示す。分割された第二接続端子領域１０２は、矩形の形状を有しており、矩形部分の面積は等しい。
　図２３は、第二接続端子領域１０２が配線基板１００のおよそ半分の面積を占める場合を示す。
　図２４は、第二接続端子領域１０２が矩形の形状を有しており、配線基板１００の重心と重なる位置に形成される場合を示す。第二接続端子領域１０２は、配線基板１００の形の相似形を有している。
　図２５は、第二接続端子領域１０２が第一接続端子領域１０１を含む領域を囲むように形成される場合を示す。
　図２６は、第二接続端子領域１０２が２つの領域に区分した形状を有する場合を示す。２つの領域は矩形の形状であり、矩形の頂点を共有している。
　なお、図に示した第二接続端子領域１０２は一例であり、３次元半導体素子５３のサイズおよび形状によりこれら以外にも様々な領域を取りうる。例えば、配線基板１００の形状を正方形としているが、配線基板１００は正方形以外の形状を有する場合にも適用することが可能である。また、第一接続端子領域１０１と第二接続端子領域１０２の配置を交換してもよい。たとえば、図２４において、上面視にて内側にある接続端子領域を第一接続端子領域１０１とし、上面視にて外側にある接続端子領域を第二接続端子領域１０２としているが、外側を第一接続端子領域１０１とし、内側を第二接続端子領域１０２とすることも可能である。
＜実施例２＞
　実施例２では第５の実施形態の第一接続端子２４および第二接続端子２５を形成した例について説明する。
　まず、銅張積層板（昭和電工マテリアル社製）上に層間絶縁樹脂（味の素社製）をラミネートし、ビア開口は形成せずに、過マンガン酸によるデスミアを実施した。
　次にデスミア後の層間絶縁樹脂上に無電解銅めっき層を形成した。無電解銅めっき層の上にドライフィルムレジスト（昭和電工マテリアル社製）をラミネート、露光、現像して、接続パッドパターンを形成した。電解銅めっき後にドライフィルムレジストを剥離し、電解銅めっきに覆われていない無電解銅めっき層をエッチングして直径約１８０μｍの接続パッドを形成した。
　次に、銅表面を粗化液（メック社製）を用いて粗化処理する。粗化処理の後にドライフィルムソルダーレジスト（昭和電工マテリアル社製）を真空ラミネートし、直描露光機にて露光し、スプレー現像する。これにより、第一接続パッド部においてはソルダーレジスト層の開口部を形成し、第二接続パッド部においてはソルダーレジストを除去した。この時のソルダーレジスト層の開口部はボトムで直径約８０μｍで形成した。
　次に、第一および第二接続パッド上にはんだボール（千住金属工業社製）を搭載し、リフローを行うことによって、第一および第二接続端子を形成した。はんだボールの直径は、例えば７０μｍが用いられる。
　完成した第一および第二接続端子の高さの差をレーザー干渉計を用いて測定した結果、第一接続端子および第二接続端子の間の差のうち最も大きいものは、約２５μｍであった。
（作用・効果）
　第二接続端子領域１０２における第二接続端子２５の高さを第一接続端子領域１０１における第一接続端子２４の端子の高さよりも高くした配線基板１００とすることによって、半導体装置を配線基板１００に実装する場合、第一接続端子領域１０１に半導体装置を搭載したうえで、さらに、その半導体装置上に別の半導体装置を実装することが可能になる。このように、本開示の半導体装置実装用の配線基板によれば、３次元積層構造の設計自由度を高めることが可能となる。
　また、ソルダーレジスト層は、不要な部分にはんだが付着することを抑制する効果がある。第一接続端子２４および第二接続端子２５の間にはソルダーレジスト層が設けられているため、ソルダーレジスト層がない場合と比較して、接続端子の間の間隔を小さくすることができ狭ピッチの接続端子のパターンを実現することが可能となる。例えば、ソルダーレジスト層がある場合、接続端子間の幅は４５μｍ～５０μｍの値とすることが可能である。一方、ソルダーレジスト層がない場合、接続端子間の幅は１００μｍ程の値となる。
　以上、本発明の実施形態について説明したが、本開示は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
［他の実施形態］
　本開示は、次の態様も含む。
（態様１）
　半導体装置実装用の配線基板であって、
　半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
　前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、
　前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され
　前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする半導体装置実装用の配線基板。
（態様２）
　前記半導体装置実装面において、前記第一接続端子のはんだバンプの高さは、前記第二接続端子のはんだバンプよりも高さよりも高いことを特徴とする態様１に記載の半導体装置実装用の配線基板。
（態様３）
　前記第一接続端子のはんだバンプは、前記ソルダーレジスト層が開口し前記第一接続パッドが露出する表面と接続されており、
　前記第二接続端子のはんだバンプは、前記第二接続パッドの表面および側面とを接続すること特徴とする態様１または２に記載の半導体装置実装用の配線基板。
（態様４）
　前記半導体装置実装面に垂直な方向から見た場合、前記第一接続パッドの径と、前記第二接続パッドの径は異なることを特徴とする態様１から態様３のいずれか１つに記載の半導体装置実装用の配線基板。
（態様５）
　前記第一接続パッド上のソルダーレジスト層の開口径と前記第二接続パッドの径は、大きさが異なる態様１から態様４のいずれか１つに記載の半導体装置実装用の配線基板。
（態様６）
　少なくとも１つの段差を有する３次元半導体素子が実装されることを特徴とする態様１から態様５のいずれか１つに記載の半導体装置実装用の配線基板。
（態様７）
　前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第一接続パッド上のソルダーレジスト開口径の大きさで制御することを特徴とする態様１に記載の半導体装置実装用の配線基板の製造方法。
（態様８）
　前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第二接続パッドの径の大きさで制御することを特徴とする態様１に記載の半導体装置実装用の配線基板の製造方法。（態様９）
　半導体装置実装用の配線基板であって、
　半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
　前記第一接続端子領域および前記第二接続端子領域は、ソルダーレジスト層および半田バンプを有する領域であり、
　前記第一接続端子領域と前記第二接続端子領域において、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なることを特徴とする配線基板。
（態様１０）
　前記第一接続端子領域のはんだバンプは、前記第二接続端子領域のはんだバンプよりも高さが低いことを特徴とする態様９に記載の配線基板。
（態様１１）
　前記第一接続端子領域のソルダーレジスト層の開口径は、前記第二接続端子領域のソルダーレジスト層の開口径よりも小さいことを特徴とする態様９または態様１０に記載の配線基板。
（態様１２）
　前記第一接続端子領域のソルダーレジスト層は、前記第二接続端子領域のソルダーレジスト層よりも薄いことを特徴とする態様９から態様１１のいずれか１つに記載の配線基板。
（態様１３）
　前記第二接続端子領域のソルダーレジスト層は、少なくとも２層以上のソルダーレジスト層を積層して得られ、かつ前記第一接続端子領域のソルダーレジスト層の積層数よりも多いことを特徴とする態様９から態様１２のいずれか１つに記載の配線基板。
（態様１４）
　上面視にて内側にある接続端子領域を前記第一接続端子領域とし、上面視にて外側にある接続端子領域を前記第二接続端子領域とすることを特徴とする態様９から態様１３のいずれか１つに記載の配線基板。
（態様１５）
　態様９から態様１４のいずれか１つに記載の前記配線基板に、少なくとも２つ以上の厚みを有する３次元半導体素子を実装してなる半導体装置。
（態様１６）
　態様９から態様１５のいずれか１つに記載の配線基板の製造方法であって、
　前記配線基板の製造において、ソルダーレジスト層形成前の基板最外面の前面に第一接続端子領域用のソルダーレジスト層とはんだバンプを形成した後に、前記第二接続端子領域のみ新たなソルダーレジスト層とはんだバンプを形成して前記第二接続端子領域を形成する製造方法。
１：コア樹脂，２：銅箔，３：スルーホール，４：穴埋め樹脂，６、１６：レジストパターン，８：ビア開口，１０：コア基板，１１：絶縁樹脂層，１３、２３、３３：導体層，１３ａ：シード層，１３ｂ：めっき層，１４：第一接続パッド，１５：第二接続パッド，１６：接続パッド，１７：ソルダーレジスト層，１８：ソルダーレジスト層の開口部，１９：表面処理層，２０：はんだバンプ，２４：第一接続端子，２５：第二接続端子，３５：アンダーフィル樹脂，４３：コア基板上のパッド部，５１：第一半導体素子，５２：第二半導体素子，５３：３次元半導体素子，１００：半導体装置実装用の配線基板，１０１：第一接続端子領域，１０２：第二接続端子領域，１２４：第一接続端子領域，１２５：第二接続端子領域，Ｈ１：第一接続端子上のはんだバンプの高さ，Ｈ２：第二接続端子上のはんだバンプの高さ，Ｐ１：第一接続パッドの径，Ｐ２：第二接続パッドの径，Ｓ：ソルダーレジスト開口径

 

Claims (16)

  1. 　半導体装置実装用の配線基板であって、
    　半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
    　前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、
    　前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され
    　前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする半導体装置実装用の配線基板。
  2. 　前記半導体装置実装面において、前記第一接続端子のはんだバンプの高さは、前記第二接続端子のはんだバンプよりも高さよりも高いことを特徴とする請求項１に記載の半導体装置実装用の配線基板。
  3. 　前記第一接続端子のはんだバンプは、前記ソルダーレジスト層が開口し前記第一接続パッドが露出する表面と接続されており、
    　前記第二接続端子のはんだバンプは、前記第二接続パッドの表面および側面とを接続すること特徴とする請求項１記載の半導体装置実装用の配線基板。
  4. 　前記半導体装置実装面に垂直な方向から見た場合、前記第一接続パッドの径と、前記第二接続パッドの径は異なることを特徴とする請求項１に記載の半導体装置実装用の配線基板。
  5. 　前記第一接続パッド上のソルダーレジスト層の開口径と前記第二接続パッドの径は、大きさが異なる請求項１に記載の半導体装置実装用の配線基板。
  6. 　少なくとも１つの段差を有する３次元積層半導体素子が実装されることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置実装用の配線基板。
  7. 　前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第一接続パッド上のソルダーレジスト開口径の大きさで制御することを特徴とする請求項１に記載の半導体装置実装用の配線基板の製造方法。
  8. 　前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第二接続パッドの径の大きさで制御することを特徴とする請求項１に記載の半導体装置実装用の配線基板の製造方法。
  9. 　半導体装置実装用の配線基板であって、
    　半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
    　前記第一接続端子領域および前記第二接続端子領域は、ソルダーレジスト層および半田バンプを有する領域であり、
    　前記第一接続端子領域と前記第二接続端子領域において、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なることを特徴とする配線基板。
  10. 　前記第一接続端子領域のはんだバンプは、前記第二接続端子領域のはんだバンプよりも高さが低いことを特徴とする請求項９に記載の配線基板。
  11. 　前記第一接続端子領域のソルダーレジスト層の開口径は、前記第二接続端子領域のソルダーレジスト層の開口径よりも小さいことを特徴とする請求項９に記載の配線基板。
  12. 　前記第一接続端子領域のソルダーレジスト層は、前記第二接続端子領域のソルダーレジスト層よりも薄いことを特徴とする請求項９に記載の配線基板。
  13. 　前記第二接続端子領域のソルダーレジスト層は、少なくとも２層以上のソルダーレジスト層を積層して得られ、かつ前記第一接続端子領域のソルダーレジスト層の積層数よりも多いことを特徴とする請求項１２に記載の配線基板。
  14. 　上面視にて内側にある接続端子領域を前記第一接続端子領域とし、上面視にて外側にある接続端子領域を前記第二接続端子領域とすることを特徴とする請求項９に記載の配線基板。
  15. 　請求項９から請求項１４のいずれか１項に記載の前記配線基板に、少なくとも２つ以上の厚みを有する３次元半導体素子を実装してなる半導体装置。
  16. 　請求項９から請求項１４のいずれか１項に記載の配線基板の製造方法であって、
    　前記配線基板の製造において、ソルダーレジスト層形成前の基板最外面の前面に第一接続端子領域用のソルダーレジスト層とはんだバンプを形成した後に、前記第二接続端子領域のみ新たなソルダーレジスト層とはんだバンプを形成して前記第二接続端子領域を形成する製造方法。

     
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