WO2024166236A1

WO2024166236A1 - 表示装置およびその駆動方法

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Publication number: WO2024166236A1
Application number: PCT/JP2023/004108
Authority: WO
Inventors: 耕平田中
Original assignee: Sharp Display Technology Corp
Current assignee: Sharp Display Technology Corp
Priority date: 2023-02-08
Filing date: 2023-02-08
Publication date: 2024-08-15
Anticipated expiration: 2025-08-08

Abstract

本願は、低周波駆動を行う電流駆動型の表示装置であって、画素回路の構成や駆動の複雑化を抑えつつ駆動トランジスタへのオンバイアス電圧の印加によりフリッカの発生を十分に抑制できる表示装置を開示する。内部補償方式の表示装置が休止駆動モードで動作する場合に、リフレッシュフレーム期間と非リフレッシュフレーム期間のいずれの非発光期間においても、画素回路内の駆動トランジスタにオンバイアス電圧を印加するためのオンバイアス印加期間Ｔｏｂｓが設けられる。リフレッシュフレーム期間内の非発光期間では、非発光期間が開始されてからデータ電圧の画素回路への書込開始までの間にオンバイアス電圧の印加が行われるように、既存の信号線および電圧線を介して当該画素回路が駆動される。これにより、リフレッシュフレーム期間と非リフレッシュフレーム期間との間での駆動トランジスタのストレス状態の差異が低減される。

Description

表示装置およびその駆動方法

　本発明は表示装置に関し、より詳しくは、有機ＥＬ（Electro Luminescence）素子等の電流で駆動される表示素子を備えた電流駆動型の表示装置、および、その駆動方法に関する。

　近年、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）を用いた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、それに流れる電流に応じた輝度で発光する自発光型表示素子である。有機ＥＬ表示装置の画素回路には、有機ＥＬ素子に加えて、それに流れる電流を制御する駆動トランジスタ等が含まれている。この駆動トランジスタの特性にばらつきや変動が発生することから、有機ＥＬ表示装置において高画質表示を行うためには、この特性のばらつきや変動を補償する必要がある。そこで、有機ＥＬ表示装置の画素回路では、その内部で駆動トランジスタにおける閾値電圧のばらつきや変動を補償するように構成されたものがある（以下、このような閾値電圧のばらつきや変動の補償を「閾値補償」といい、このように画素回路内で閾値補償を行う方式を「内部補償方式」という）。

　一方、消費電力を低減するために低周波駆動を行えるように構成された表示装置が知られている。このような表示装置では、例えば静止画を表示するときに、リフレッシュ動作を行う隣接するフレーム期間の間にリフレッシュ動作を行わないフレーム期間を挿入することによりリフレッシュレートを大きく低下させた低周波駆動を行うことで、消費電力を大幅に低減することができる。

　有機ＥＬ表示装置において低周波駆動を行う場合、各画素回路における有機ＥＬ素子は、リフレッシュ動作を行うフレーム期間であるリフレッシュフレーム期間では、フレーム期間毎に設けられる非発光期間に発光制御トランジスタにより消灯状態とされるが、リフレッシュ動作を行わないフレーム期間である非リフレッシュフレーム期間では、駆動回路の動作が停止し、その前のリフレッシュフレーム期間において当該画素回路に書き込まれたデータ電圧に応じた輝度で発光を続ける。一般に、静止画表示を行う場合、リフレッシュ動作を行わずに表示を継続する期間（これは連続する複数の非リフレッシュフレーム期間から構成され、以下「休止期間」という）は、リフレッシュ動作を行う期間（１つのリフレッシュフレーム期間または連続する複数のリフレッシュフレーム期間から構成され、以下「駆動期間」という）に比べ格段に長く、表示動作中に、そのような駆動期間と休止期間とが交互に現れる。このため、低周波駆動により静止画を表示すると、駆動期間における有機ＥＬ素子の消灯がフリッカとして視認されることになる。

　これに対し特許文献１には、低周波駆動を行う場合に視認されるフリッカを解消すべく、駆動期間（データリフレッシュ期間Ｔ＿ｒｅｆｒｅｃｈ）での有機ＥＬ素子（発光ダイオード304）の消灯による輝度低下に加えて、休止期間（拡張ブランキング期間Ｔ＿ｂｌａｎｋ）においても適切な頻度で輝度低下が生じるように構成された画素回路とその駆動方法が記載されている。

米国特許出願公開第２０１９／００５７６４６号明細書日本国特開２０２０－１１２７９５号公報

　しかし、有機ＥＬ表示装置が低周波駆動を行う場合に休止期間においても適切な頻度で輝度低下が生じるように構成されていても（以下、このような構成を「周期的消灯構成」という）、画素回路における駆動トランジスタとしての薄膜トランジスタはヒステリシス特性を有することから、低周波駆動において依然としてフリッカが視認される。

　これに対し上記の特許文献１には、駆動期間（データリフレッシュ期間Ｔ＿ｒｅｆｒｅｃｈ）のみならず休止期間（拡張ブランキング期間Ｔ＿ｂｌａｎｋ）においても、駆動トランジスタに意図的にバイアスストレス電圧（以下「オンバイアス電圧」または単に「バイアス電圧」という）を印加して、ヒステリシス特性による（有機ＥＬ素子の輝度への）影響をバランスさせることが記載されている。また、特許文献２においても、有機発光ダイオードディスプレイの低周波駆動において、駆動トランジスタのヒステリシス特性を軽減するために駆動トランジスタにオンバイアス電圧を印加する構成が記載されている。

　しかし、特許文献１や特許文献２に記載の表示装置では、駆動トランジスタにオンバイアス電圧を印加するために画素回路の構成や駆動の複雑化を招く。これは、表示の高精細化を妨げ回路規模を増大させる要因となる。

　そこで、低周波駆動を行う有機ＥＬ表示装置のような電流駆動型の表示装置において、画素回路の構成や駆動の複雑化を抑えつつ駆動トランジスタへのオンバイアス電圧の印加によりフリッカの発生を十分に抑制することが望まれている。

　本発明の幾つかの実施形態に係る表示装置は、
　複数の画素回路を含む表示部と、
　前記複数の画素回路を駆動する駆動回路と、
　前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように前記駆動回路を制御する表示制御回路と
を備え、
　前記複数の画素回路のそれぞれは、
　　電流によって駆動される表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　前記駆動トランジスタの前記制御端子の電圧を保持するために一端が前記駆動トランジスタの前記制御端子に接続された保持キャパシタと、
　　前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
　　前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
　　前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
　　前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
　前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路は、当該画素回路または他の画素回路におけるトランジスタのうち前記バイアス印加回路に含まれないトランジスタの制御端子に与えられる信号の１つまたは前記複数の画素回路の電源電圧の１つを受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続された第２端子とを有し、前記第１端子において受け取る前記信号または前記電圧に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に与えるように構成されている。

　本発明の他の幾つかの実施形態に係る駆動方法は、電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、複数の画素回路を含む表示部を備え、
　前記複数の画素回路のそれぞれは、
　　電流によって駆動される表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　前記駆動トランジスタの前記制御端子の電圧を保持するために一端が前記駆動トランジスタの前記制御端子に接続された保持キャパシタと、
　　前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
　　前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
　　前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
　　前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
　前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路は、当該画素回路または他の画素回路におけるトランジスタのうち前記バイアス印加回路に含まれないトランジスタの制御端子に与えられる信号の１つまたは前記複数の画素回路の電源電圧の１つを受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続された第２端子とを有し、
　前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数の画素回路を駆動する休止駆動ステップを備え、
　前記休止駆動ステップは、前記リフレッシュフレーム期間および前記非リフレッシュフレーム期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に、前記バイアス印加回路が前記第１端子において受け取る前記信号または前記電圧に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記複数の画素回路を駆動するバイアス印加ステップを含む。

　本発明の上記幾つかの実施形態によれば、電流によって駆動される表示素子、駆動トランジスタ、書込制御トランジスタ、閾値補償トランジスタ、発光制御トランジスタ、および、保持キャパシタを含む画素回路を備えた内部補償方式の表示装置において、各画素回路は、駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を駆動トランジスタの第１導通端子に印加するためのバイアス印加回路を更に含んでいる。表示部における上記複数の画素回路のそれぞれにおいて、バイアス印加回路は、当該画素回路または他の画素回路におけるトランジスタのうちバイアス印加回路に含まれないトランジスタの制御端子に与えられる信号の１つまたは上記複数の画素回路の電源電圧の１つを受け取る第１端子と、駆動トランジスタの第１導通端子に接続された第２端子とを有している。このような表示装置において、リフレッシュフレーム期間からなる駆動期間と非リフレッシュフレーム期間からなる休止期間とが交互に現れる休止駆動が行われる場合に、バイアス印加回路が第１端子において受け取る上記信号または上記電圧に基づき上記バイアス電圧が駆動トランジスタの第１導通端子に与えられる。これにより、休止駆動を行う場合であっても、リフレッシュフレーム期間と非リフレッシュフレーム期間の間での駆動トランジスタのストレス状態の差異を低減し、画素回路の構成や駆動の複雑化を招くことなくフリッカを抑制することができる。

第１の実施形態に係る表示装置の全体構成を示すブロック図である。上記第１の実施形態に係る表示装置の通常駆動モードにおける概略動作を説明するためのタイミングチャートである。上記第１の実施形態に係る表示装置の休止駆動モードにおける概略動作を説明するためのタイミングチャートである。上記第１の実施形態における画素回路の構成を示す回路図である。上記第１の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。上記第１の実施形態の効果を説明するためのタイミングチャートである。第２の実施形態に係る表示装置における画素回路の構成を示す回路図である。上記第２の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。第３の実施形態に係る表示装置における画素回路の第１構成例を示す回路図である。上記第３の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。上記第３の実施形態に係る表示装置における画素回路の第２構成例を示す回路図である。第４の実施形態における画素回路の幾つかの構成例を説明するための回路図である（Ａ～Ｄ）。第５の実施形態に係る表示装置における画素回路の構成を示す回路図である。上記第５の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。

　以下、添付図面を参照しつつ実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、以下の各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらにまた、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図１は、第１の実施形態に係る表示装置１０の全体構成を示すブロック図である。この表示装置１０は、内部補償を行う有機ＥＬ表示装置であり、この表示装置１０における各画素回路は、その内部の駆動トランジスタの閾値電圧のばらつきや変動を補償する機能を有している。また、この表示装置１０は、通常駆動モードと休止駆動モードとの２つの動作モードを有している。すなわち表示装置１０は、通常駆動モードでは、表示部の画像データ（各画素回路内のデータ電圧）を書き換えるリフレッシュフレーム期間Ｔｒｆが連続するように動作し、休止駆動モードでは、リフレッシュフレーム期間Ｔｒｆのみからなる駆動期間ＴＤと表示部の画像データの書き換えを停止する複数の非リフレッシュフレーム期間Ｔｎｒｆからなる休止期間ＴＰとが交互に現れるように動作する。

　図１に示すように、この表示装置１０は、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。データ側駆動回路３０は、データ信号線駆動回路として機能する。走査側駆動回路４０は、走査信号線駆動回路および発光制御回路として機能する。図１に示す構成ではこれら走査側の２つの回路が１つの走査側駆動回路４０として実現されているが、これら２つの回路が適宜分離された構成であってもよく、また、これら２つの回路が表示部１１の一方側と他方側に分離されて配置される構成であってもよい。また、データ側駆動回路および走査側駆動回路の少なくとも一部が表示部１１と一体的に形成されていてもよい。これらの点は、後述の他の実施形態や変形例においても同様である。電源回路５０は、表示部１１に供給すべき後述のハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉと、表示制御回路２０、データ側駆動回路３０、および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。

　表示部１１には、ｍ本（ｍは２以上の整数）のデータ信号線Ｄ１，Ｄ２，…，Ｄｍと、これらに交差するｎ本の第１走査信号線ＰＳ１，ＰＳ２，…，ＰＳｎおよびｎ＋２本（ｎは２以上の整数）の第２走査信号線ＮＳ-1，ＮＳ０，ＮＳ１，…，ＮＳｎとが配設されている。また、表示部１１には、データ信号線Ｄ１，Ｄ２，…，Ｄｍに交差するｎ＋１本の発光制御線ＥＭ１～ＥＭｎ+1が設けられており、これらのうちｎ本の発光制御線ＥＭ１～ＥＭｎは、ｎ本の第１走査信号線ＰＳ１，ＰＳ２，…，ＰＳｎにそれぞれ沿って配設されている。また表示部１１には、ｍ本のデータ信号線Ｄ１～Ｄｍおよびｎ本の第１走査信号線ＰＳ１～ＰＳｎに沿ってマトリクス状に配置されたｍ×ｎ個の画素回路１５が設けられている。各画素回路１５は、ｍ本のデータ信号線Ｄ１～Ｄｍのいずれか１つに対応するとともにｎ本の第１走査信号線ＰＳ１～ＰＳｎのいずれか１つに対応する（以下、各画素回路１５を区別する場合には、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「ｉ行ｊ列目の画素回路」ともいい、符号“Ｐｉｘ（ｉ，ｊ）”で示す）。また各画素回路１５は、ｎ本の第２走査信号線ＮＳ１～ＮＳｎのいずれか１つに対応するとともに、ｎ本の発光制御線ＥＭ１～ＥＭｎのいずれか１つに対応する。なお、上記のデータ信号線Ｄ１，Ｄ２，…，Ｄｍを駆動するデータ側駆動回路３０と、上記の第１走査信号線ＰＳ１，ＰＳ２，…，ＰＳｎ、第２走査信号線ＮＳ-1，ＮＳ０，ＮＳ１，…，ＮＳｎ、および、発光制御線ＥＭ１～ＥＭｎを駆動する走査側駆動回路４０とは、表示部１１におけるｍ×ｎ個の画素回路１５を駆動する駆動回路を構成する。

　また表示部１１には、各画素回路１５に共通の図示しない電源線が配設されている。すなわち、後述の有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するための第１電源線（以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じく符号“ＥＬＶＤＤ”で示す）、および、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するための第２電源線（以下「ローレベル電源線」といい、ローレベル電源電圧と同じく符号“ＥＬＶＳＳ”で示す）が配設されている。さらに表示部１１には、各画素回路１５の初期化のためのリセット動作（「初期化動作」ともいう）に使用する初期化電圧Ｖｉｎｉを供給するための図示しない初期化電圧線（初期化電圧と同じく符号“Ｖｉｎｉ”で示す）も配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉは、電源回路５０から供給される。

　表示制御回路２０は、表示すべき画像を表す画像情報および画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置１０の外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路３０に、走査側制御信号Ｓｃｓを走査側駆動回路４０にそれぞれ出力する。

　データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～Ｄｍを駆動する。すなわちデータ側駆動回路３０は、リフレッシュフレーム期間Ｔｒｆにおいて、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）を生成してデータ信号線Ｄ１～Ｄｍにそれぞれ印加する。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、ｎ本の第１走査信号線ＰＳ１～ＰＳｎおよびｎ＋２本の第２走査信号線ＮＳ-1～ＮＳｎを駆動する走査信号線駆動回路、および、ｎ＋１本の発光制御線ＥＭ１～ＥＭｎ+1を駆動する発光制御回路として機能する。すなわち走査側駆動回路４０は、リフレッシュフレーム期間Ｔｒｆにおいて、走査信号線駆動回路として、走査側制御信号Ｓｃｓに基づき、ｎ本の第１走査信号線ＰＳ１～ＰＳｎを１水平期間に対応する所定期間ずつ順次に選択するとともに、ｎ＋２本の第２走査信号線ＮＳ-1～ＮＳｎを１水平期間に対応する所定期間ずつ順次に選択する。また走査側駆動回路４０は、リフレッシュフレーム期間Ｔｒｆにおいて、発光制御線ＥＭ１～ＥＭｎを、それらが第１および第２走査信号線ＰＳ１～ＰＳｎ，ＮＳ-1～ＮＳｎの上記駆動に連動して選択的に非活性化されるように駆動する。ｉ番目の発光制御線ＥＭｉが活性化状態である期間は、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の発光期間であり、ｉ番目の発光制御線ＥＭｉが非活性化状態である期間は、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の非発光期間である。なお、後述の図４に示すように本実施形態では、第１走査信号線ＰＳi1は画素回路１５内のＰチャネル型（以下「Ｐ型」ともいう）トランジスタのゲート端子に接続され（ｉ１＝１～ｎ）、第２走査信号線ＮＳi2は画素回路１５内のＮチャネル型（以下「Ｎ型」ともいう）トランジスタのゲート端子に接続される（ｉ２＝－１～ｎ）。このため、選択した第１走査信号線ＰＳi1にはアクティブな信号としてローレベル電圧が印加され、選択した第２走査信号線ＮＳi2にはアクティブな信号としてハイレベル電圧が印加される。

＜１．２　概略動作＞
　以下、図２および図３を参照して、通常駆動モードおよび休止駆動モードにおける表示装置１０の概略動作を説明する。

　図２は、通常駆動モードにおける表示装置１０の概略動作を説明するためのタイミングチャートである。通常駆動モードにおいて走査側駆動回路４０は、表示制御回路２０から与えられる走査側制御信号Ｓｃｓに基づき、図２に示すような第１走査信号ＰＳ（１），ＰＳ（２），…，ＰＳ（ｎ）および第２走査信号ＮＳ（－１），ＮＳ（０），ＮＳ（１），…，ＮＳ（ｎ）を生成し、第１走査信号ＰＳ（１）～ＰＳ（ｎ）を第１走査信号線ＰＳ１～ＰＳｎにそれぞれ印加し、第２走査信号ＮＳ（－１）～ＮＳ（ｎ）を第２走査信号線ＮＳ-1～ＮＳｎにそれぞれ印加する。また、走査側駆動回路４０は、上記走査側制御信号Ｓｃｓに基づき、図２に示すような発光制御信号ＥＭ（１）～ＥＭ（ｎ＋１）を生成して発光制御線ＥＭ１～ＥＭn+1にそれぞれ印加する。一方、データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づき、図２に示すように第１走査信号ＰＳ（１）～ＰＳ（ｎ）に連動して変化するデータ信号Ｄ（１）～Ｄ（ｍ）を生成し、データ信号線Ｄ１～Ｄｍにそれぞれ印加する。このようにして表示部１１における第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ-1～ＮＳｎ、発光制御線ＥＭ１～ＥＭn+1、および、データ信号線Ｄ１～Ｄｍが駆動されることで、非発光期間において、各画素回路Ｐｉｘ（ｉ，ｊ）に対し初期化およびデータ電圧の書き込みが行われ、発光期間において、各画素回路Ｐｉｘ（ｉ，ｊ）は書き込まれたデータ電圧に応じた輝度で発光する。

　通常駆動モードでは、図２に示した上記各種信号により第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ-1～ＮＳｎ、発光制御線ＥＭ１～ＥＭn+1、および、データ信号線Ｄ１～Ｄｍが上記のように駆動されることで、１フレーム期間において第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎを順次選択して表示部１１の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（ｎ，ｍ）に画像データを書き込むリフレッシュフレーム期間Ｔｒｆが繰り返される。

　図３は、休止駆動モードにおける表示装置１０の概略動作を説明するためのタイミングチャートである。休止駆動モードでは、図３に示すように、上記のリフレッシュフレーム期間（以下「ＲＦフレーム期間」ともいう）Ｔｒｆからなる駆動期間ＴＤと、複数の非リフレッシュフレーム期間（以下「ＮＲＦフレーム期間」ともいう）Ｔｎｒｆからなる休止期間ＴＰとが交互に繰り返される。休止期間ＴＰ（ＮＲＦフレーム期間Ｔｎｒｆ）では、走査側駆動回路４０による第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎの駆動とデータ側駆動回路３０によるデータ信号線Ｄ１～Ｄｍの駆動とが停止し、直前の駆動期間ＴＤ（ＲＦフレーム期間Ｔｒｆ）に書き込まれた画像データによる表示が継続する。このため休止駆動モードは、静止画を表示する場合において表示装置１０の消費電力の削減に有効である。ただし、後述のように、休止期間ＴＰにおいても第１走査信号線ＰＳ１～ＰＳｎが駆動される実施形態もある。なお、図３に示す例では駆動期間ＴＤは１つのＲＦフレーム期間Ｔｒｆのみから構成されるが、２つ以上のＲＦフレーム期間Ｔｒｆから構成されていてもよい。

　外部からの入力信号Ｓｉｎには、上記のような通常駆動モードと休止駆動モードのうちいずれの動作モードで表示部１１を駆動するかを示す動作モード信号Ｓｍが含まれている。この動作モード信号Ｓｍは、走査側制御信号Ｓｃｓの一部として走査側駆動回路４０に与えられるともに、データ側制御信号Ｓｃｄの一部としてデータ側駆動回路３０に与えられる。走査側駆動回路４０は、この動作モード信号Ｓｍで示される動作モードに応じて第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎを駆動し、発光制御線ＥＭ１～ＥＭn+1を通常駆動モードか休止駆動モードかに拘わらず同様の形態（同一の周期および同一のデューティ）で駆動する。データ側駆動回路３０は、この動作モード信号Ｓｍで示される動作モードに応じてデータ信号線Ｄ１～Ｄｎを駆動する。なお、本願の課題は通常駆動モードとは関係しないので、以下において、表示装置１０またはその画素回路の動作については休止駆動モードにおける動作を中心に説明する（後述の他の実施形態においても同様）。

　本実施形態では、ＲＦフレーム期間Ｔｒｆにおいて、各画素回路Ｐｉｘ（ｉ，ｊ）に対し、それに対応する第１および第２走査信号線ＰＳｉ，ＮＳｉが選択状態のときにデータ書込動作が行われ、その第２走査信号線ＮＳｉの２つ前の第２走査信号線ＮＳi-2が選択状態のとき初期化動作が行われる。各画素回路Ｐｉｘ（ｉ，ｊ）がそのデータ書込動作および初期化動作が行われる期間において消灯状態となるように発光制御線ＥＭｉが駆動される（ｉ＝１～ｎ）（図３参照）。後述のように、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、第１および第２発光制御トランジスタＴ５，Ｔ６としてＰ型トランジスタが使用されているので、各発光制御線ＥＭｉは、ローレベル（Ｌレベル）の電圧を与えられると活性化状態となり、ハイレベル（Ｈレベル）の電圧を与えられると非活性化状態となる。

＜１．３　画素回路の構成＞
　図４は、本実施形態における画素回路１５の構成を示す回路図であり、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、表示素子としての１個の有機ＥＬ素子ＯＬと、７個のトランジスタＴ１～Ｔ７（以下、これらを「第１初期化トランジスタＴ１」、「閾値補償トランジスタＴ２」、「書込制御トランジスタＴ３」、「駆動トランジスタＴ４」、「第１発光制御トランジスタＴ５」、「第２発光制御トランジスタＴ６」、「第２初期化トランジスタＴ７」という）と、１個の保持キャパシタＣｓｔとを含んでいる。また、この画素回路１５は、これらの素子に加えて、バイアス印加キャパシタＣｏｂを含むバイアス印加回路１５１を含んでいる。

　この画素回路１５において、トランジスタＴ１，Ｔ２，Ｔ７はＮ型トランジスタであり、トランジスタＴ３～Ｔ６はＰ型トランジスタである。本実施形態では、Ｎ型トランジスタＴ１，Ｔ２，Ｔ７は、チャネル層が酸化物半導体で形成された薄膜トランジスタ（以下「酸化物ＴＦＴ」という）であり、より詳しくは酸化物半導体として酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を使用した酸化物ＴＦＴ（以下、「ＩＧＺＯ－ＴＦＴ」という）である。酸化物ＴＦＴは、オフリーク電流が小さいので、画素回路等におけるスイッチング素子として好適である。また、Ｐ型のトランジスタＴ３～Ｔ６は、チャネル層が低温ポリシリコンで形成された薄膜トランジスタ（以下「ＬＴＰＳ－ＴＦＴ」という）である。低温ポリシリコンは移動度が高いので、ＬＴＰＳ－ＴＦＴを駆動トランジスタとして使用すると、画素回路において有機ＥＬ素子に対する駆動能力が向上し、スイッチング素子として使用するとオン抵抗が低くなる。ただし、画素回路１５において使用可能なトランジスタは、このようなＩＧＺＯ－ＴＦＴやＬＴＰＳ－ＴＦＴには限定されない。なお、画素回路１５において、駆動トランジスタＴ４以外のトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７はスイッチング素子として動作する。

　図１および図４に示すように、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）には、それに対応する第１走査信号線（以下、画素回路に注目した説明において「対応第１走査信号線」ともいう）ＰＳｉと、それに対応する第２走査信号線（以下、画素回路に注目した説明において「対応第２走査信号線」ともいう）ＮＳｉと、それに対応する発光制御線（以下、画素回路に注目した説明において「対応発光制御線」ともいう）ＥＭｉと、それに対応するデータ信号線（以下、画素回路に注目した説明において「対応データ信号線」ともいう）Ｄｊと、対応第２走査信号線ＮＳｉの２つ前の第２走査信号線（第２走査信号線ＮＳ-1～ＮＳｎの走査順における２つ前の走査信号線であり、以下、画素回路に注目した説明において単に「先行第２走査信号線」ともいう）ＮＳi-2と、初期化電圧線Ｖｉｎｉと、ハイレベル電源線ＥＬＶＤＤと、ローレベル電源線ＥＬＶＳＳとが接続されており、更に、対応発光制御線ＥＭｉに後続する発光制御線ＥＭi+Xが接続されている。なお、画素回路Ｐｉｘ（ｉ，ｊ）に、先行第２走査信号線ＮＳi-2に代えて直前の第２走査信号線ＮＳi-1が接続される構成であってもよい。

　本実施形態において画素回路Ｐｉｘ（ｉ，ｊ）に接続される上記後続の発光制御線ＥＭi+Xを特定するＸは、０以上の整数であって、ＲＦフレーム期間Ｔｒｆにおいて、画素回路Ｐｉｘ（ｉ，ｊ）につき対応発光制御線ＥＭｉが非活性化状態に変化してから閾値補償を伴うデータ書込が開始されるまでの間に上記後続の発光制御線ＥＭi+Xの発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化するように選定されている（後述の図５参照）。ただし後述のように、Ｘは１以上の整数であることが好ましい。また、「閾値補償を伴うデータ書込が開始されるまで」とは「対応第１走査信号ＰＳ（ｉ）のＬレベルへの変化により書込制御トランジスタＴ３がオン状態に変化するまで」に相当するが、対応第２走査信号ＮＳ（ｉ）のＨレベルへの変化により閾値補償トランジスタＴ２がオン状態に変化する前に当該後続の発光制御線ＥＭi+Xの発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化するようにＸを選定するのが好ましい。

　以下では、このような画素回路Ｐｉｘ（ｉ，ｊ）に関する説明において、対応第１走査信号線ＰＳｉの信号ＰＳ（ｉ）、対応第２走査信号線ＮＳｉの信号ＮＳ（ｉ）、先行第２走査信号線ＮＳi-2の信号ＮＳ（ｉ－２）、対応発光制御線ＥＭｉの信号ＥＭ（ｉ）、後続発光制御線ＥＭi+Xの信号ＥＭ（ｉ＋Ｘ）、および、対応データ信号線Ｄｊの信号Ｄ（ｊ）を、それぞれ、対応第１走査信号ＰＳ（ｉ）、対応第２走査信号ＮＳ（ｉ）、先行第２走査信号ＮＳ（ｉ－２）、対応発光制御信号ＥＭ（ｉ）、後続発光制御信号ＥＭ（ｉ＋Ｘ）、および、対応データ信号Ｄ（ｊ）と呼ぶものとする。

　図４に示すように画素回路Ｐｉｘ（ｉ，ｊ）において、駆動トランジスタＴ４のソース端子は、書込制御トランジスタＴ３を介して対応データ信号線Ｄｊに接続されるとともに、第１発光制御トランジスタＴ５を介してハイレベル電源線ＥＬＶＤＤに接続されている。駆動トランジスタＴ４のドレイン端子は、第２発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬの第１端子としてのアノードに接続されており、有機ＥＬ素子ＯＬの第２端子としてのカソードはローレベル電源線ＥＬＶＳＳに接続されている。駆動トランジスタＴ４のゲート端子は、閾値補償トランジスタＴ２を介して駆動トランジスタＴ４のドレイン端子に接続され、かつ、保持キャパシタＣｓｔを介してハイレベル電源線ＥＬＶＤＤに接続され、かつ、第１初期化トランジスタＴ１を介して初期化電圧線Ｖｉｎｉに接続されている。また、有機ＥＬ素子ＯＬのアノードも、表示素子初期化トランジスタとしての第２初期化トランジスタＴ７を介して初期化電圧線Ｖｉｎｉに接続されている。バイアス印加回路１５１は、後続発光制御線ＥＭi+Xに接続された第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、既述のバイアス印加キャパシタＣｏｂを含んでおり、当該第１端子は、そのバイアス印加キャパシタＣｏｂを介して当該第２端子に接続されている。

＜１．４　画素回路の休止駆動モードでの動作＞
　以下、図４に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の休止駆動モードでの動作を、図４とともに図５を参照して説明する。図５は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。なお図５には、上下方向に延びる複数の点線が記載されており、これらの点線の間隔が１水平期間に相当する。また、発光制御信号ＥＭ（ｉ）がＨレベルである期間が非発光期間であり、発光制御信号ＥＭ（ｉ）がＬレベルである期間が発光期間である（これらの点は後述のタイミングチャートを示す図６、図８、図１０、図１４においても同様である）。

　まず、ＲＦフレーム期間Ｔｒｆにおける非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作について説明する。図５に示すように、非発光期間（対応発光制御信号ＥＭ（ｉ）がＨレベルである期間）の開始時点では、対応第１走査信号ＰＳ（ｉ）はＨレベルであり、先行第２走査信号ＮＳ（ｉ－２）および対応第２走査信号ＮＳ（ｉ）はＬレベルである。この非発光期間では、第１および第２発光制御トランジスタＴ５，Ｔ６がオフ状態であるので有機ＥＬ素子ＯＬは消灯状態であり、第２初期化トランジスタＴ７がオン状態であることにより有機ＥＬ素子ＯＬのアノードが初期化される。

　図５に示すように、この非発光期間において、まず、先行第２走査信号ＮＳ（ｉ－２）が略１水平期間に相当する所定期間だけＨレベルとなり、この所定期間（以下「初期化期間Ｔｉｎｉ」という）では、第１初期化トランジスタＴ１がオン状態であることにより保持キャパシタＣｓｔおよび駆動トランジスタＴ４のゲート端子の電圧（以下「ゲート電圧」という）が初期化電圧Ｖｉｎｉで初期化される。

　その後、この非発光期間において、対応第２走査信号ＮＳ（ｉ）が略１水平期間に相当する所定期間だけＨレベルとなり、この所定期間内において対応第１走査信号ＰＳ（ｉ）が略１水平期間に相当する所定期間だけＬレベルとなる。ここで、対応第２走査信号ＮＳ（ｉ）がＨレベルであり対応第１走査信号ＰＳ（ｉ）がＬレベルとなる水平期間を「補償・書込期間Ｔｗ」または単に「書込期間Ｔｗ」と呼ぶものとする。この書込期間Ｔｗでは、閾値補償トランジスタＴ２がオン状態となることで駆動トランジスタＴ４がダイオード接続状態となっており、書込制御トランジスタＴ３がオン状態となることによって、対応データ信号Ｄ（ｊ）の電圧Ｖｄａｔａがダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに書き込まれる。これにより、駆動トランジスタＴ４のゲート端子が閾値補償後のデータ電圧（Ｖｄａｔａ－｜Ｖｔｈ｜）に保持される。ここで、Ｖｔｈは駆動トランジスタＴ４の閾値電圧である。

　バイアス印加回路１５１の第１端子には、後続発光制御信号ＥＭ（ｉ＋Ｘ）が与えられる。既述のように、後続発光制御線ＥＭi+Xを特定するＸは、０以上の整数であって、ＲＦフレーム期間Ｔｒｆにおいて、画素回路Ｐｉｘ（ｉ，ｊ）につき対応発光制御線ＥＭｉが非活性化状態に変化してから閾値補償を伴うデータ書込が開始されるまでの間に当該後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化するように選定されており、図５に示す例ではＸ＝１である。このような後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルへと変化する時点において、書込制御トランジスタＴ３、第１および第２発光制御トランジスタＴ５，Ｔ６、ならびに、閾値補償トランジスタＴ２はいずれもオフ状態であって、駆動トランジスタＴ４のソース端子を含むノードＮｄＳはフローティング状態であるので、そのソース端子の電圧（以下「ソース電圧」ともいう）Ｖｓは、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＬレベルからＨレベルへの変化と同じ方向に変化する。すなわち、駆動トランジスタＴ４のソース電圧Ｖｓは、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＬレベルからＨレベルへの変化に応じて上昇する。なお、このソース電圧Ｖｓの上昇分は、バイアス印加キャパシタＣｏｂの容量を上記ノードＮｄＳに付加されている寄生容量に比べて十分に大きく設定することにより、後続発光制御信号ＥＭ（ｉ＋Ｘ）におけるＬレベルとＨレベルとの電圧差に略等しくすることができる。

　ＲＦフレーム期間Ｔｒｆでは、上記のような動作により、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化する時点（図５における上向き矢印参照）から初期化期間Ｔｉｎｉの開始時点（先行第２走査信号ＮＳ（ｉ－２）がＨレベルへと変化する時点）まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。本実施形態では、このようにして比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる期間がオンバイアス印加期間Ｔｏｂｓである。このオンバイアス印加期間Ｔｏｂｓは、ＮＲＦフレーム期間Ｔｎｒｆにおける後述のオンバイアス印加期間Ｔｏｂｓと同様、その終了時点が発光デューティに依存せず、その長さは発光デューティが低くなるほど長くなる。以下、この点につき図６を参照して説明する。

　図６は、ＲＦフレーム期間Ｔｒｆでのオンバイアス印加期間Ｔｏｂｓと発光デューティとの関係を説明するためのタイミングチャートである。本実施形態では、図６に示すように、発光制御信号ＥＭ（ｉ）の立ち上がりタイミングを変えることで発光デューティが調整されるように構成されている（この点は後述の他の実施形態においても同様である）。このため、発光デューティが低い場合（低輝度設定の場合）には、発光制御信号ＥＭ（ｉ）の立ち上がりタイミングが早く、これに応じて後続発光制御信号ＥＭ（ｉ＋Ｘ）の立ち上がりタイミングも早くなるので、駆動トランジスタＴ４に比較的大きなオンバイアス電圧Ｖｏｂｓ（電圧ストレスＶｇｓ）が印加される期間Ｔｏｂｓが長くなる。このように本実施形態では、ＲＦフレーム期間Ｔｒｆにおいて、発光デューティが低い程、オンバイアス印加期間Ｔｏｂｓが長くなる。この点は、ＮＲＦフレーム期間Ｔｎｒｆにおいても同様である。また本実施形態では、各画素回路Ｐｉｘ（ｉ，ｊ）において、対応発光制御信号ＥＭ（ｉ）の立ち上がりと後続発光制御信号ＥＭ（ｉ＋Ｘ）との間に書込期間Ｔｗを設ける必要がなく、対応発光制御線ＥＭｉが非活性化状態に変化してからデータ書込が開始されるまでの間に後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化することにより、駆動トランジスタＴ４が比較的大きな電圧ストレス（Ｖｇｓ）を印加される状態となる。このため、Ｘを小さな値に選定することで比較的大きな電圧ストレス（Ｖｇｓ）を長い期間、印加することができる。このような構成の本実施形態は、表示装置の狭額縁化において有利である。

　既述のように、上記オンバイアス印加期間Ｔｏｂｓ後の書込期間Ｔｗにおいてデータ電圧Ｖｄａｔａの書き込みが行われ、これにより駆動トランジスタＴ４のゲート端子が閾値補償後のデータ電圧（Ｖｄａｔａ－｜Ｖｔｈ｜）に保持される。

　その後、対応発光制御信号ＥＭ（ｉ）がＬレベルに変化し、これにより発光期間が開始される。この発光期間では、第１および第２発光制御トランジスタＴ５，Ｔ６がオン状態であり、駆動トランジスタＴ４を除く他のトランジスタＴ１，Ｔ２，Ｔ３，Ｔ７はオフ状態である。これにより、保持キャパシタＣｓｔに書き込まれたデータ電圧Ｖｄａｔａに応じた電流Ｉ１が有機ＥＬ素子ＯＬに流れ、有機ＥＬ素子ＯＬはその電流Ｉ１に応じた輝度で発光する。

　次に、ＮＲＦフレーム期間Ｔｎｒｆにおける非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作について説明する。ＮＲＦフレーム期間Ｔｎｒｆでは、第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ-1～ＮＳｎの駆動は停止されるので、図５に示すように、対応第１走査信号ＰＳ（ｉ）はＨレベルに維持され、先行第２走査信号ＮＳ（ｉ－２）および対応第２走査信号ＮＳ（ｉ）はＬレベルに維持される。このＮＲＦフレーム期間Ｔｎｒｆにおいても、非発光期間では、第１および第２発光制御トランジスタＴ５，Ｔ６がオフ状態であるので有機ＥＬ素子ＯＬは消灯状態であり、第２初期化トランジスタＴ７がオン状態であることにより有機ＥＬ素子ＯＬのアノードが初期化される。

　図５に示すように、対応発光制御信号ＥＭ（ｉ）がＬレベルからＨレベルに変化して非発光期間が開始された後に、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化する。図５に示す例では、対応発光制御信号ＥＭ（ｉ）がＨレベルに変化してから１水平期間経過後に後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルに変化する。この後続発光制御信号ＥＭ（ｉ＋Ｘ）はバイアス印加回路１５１の第１端子に与えられ、図４に示すように、この第１端子はバイアス印加キャパシタＣｏｂを介して駆動トランジスタＴ４のソース端子に接続されている。また、この後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルへと変化する時点では、書込制御トランジスタＴ３、第１および第２発光制御トランジスタＴ５，Ｔ６、ならびに、閾値補償トランジスタＴ２はいずれのオフ状態であって、駆動トランジスタＴ４のソース端子を含むノードＮｄＳはフローティング状態である。したがって、駆動トランジスタＴ４のソース端子の電圧（ソース電圧）Ｖｓは、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＬレベルからＨレベルへの変化と同じ方向に変化する。すなわち、駆動トランジスタＴ４のソース電圧Ｖｓは、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＬレベルからＨレベルへの変化に応じて上昇する。このようにしてレベルの上昇したソース電圧Ｖｓは、対応発光制御信号ＥＭ（ｉ）がＬレベルに変化する時点（非発光期間の終了時点）まで維持される。そこで、ＮＲＦフレーム期間Ｔｎｒｆでは、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルに変化してから対応発光制御信号ＥＭ（ｉ）がＬレベルに変化するまでの期間を「オンバイアス印加期間Ｔｏｂｓ」と呼ぶ。なお、ＮＲＦフレーム期間Ｔｎｒｆでは、第１初期化トランジスタＴ１、閾値補償トランジスタＴ２、および、書込制御トランジスタＴ３は、オフ状態に維持される（図４、図５参照）。また、データ信号線Ｄ１～Ｄｍに印加されるデータ信号Ｄ（１）～Ｄ（ｍ）は、いずれも高インピーダンス状態に維持される。

　その後、対応発光制御信号ＥＭ（ｉ）がＬレベルに変化して発光期間が開始される。この発光期間では、画素回路Ｐｉｘ（ｉ，ｊ）はＲＦフレーム期間Ｔｒｆにおける発光期間と同様に動作する。

　上記のように本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、ＮＲＦフレーム期間Ｔｎｒｆにおいて、非発光期間が開始されると、後続発光制御信号ＥＭ（ｉ＋Ｘ）のＨレベルへの変化によってレベルの上昇したソース電圧Ｖｓがオンバイアス電圧として、上記のオンバイアス印加期間Ｔｏｂｓの間、駆動トランジスタＴ４のソース端子に印加される。これにより、そのオンバイアス電圧の印加後、発光期間の開始時まで、比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。したがって、ＲＦフレーム期間Ｔｒｆに駆動トランジスタＴ４に加わる電圧ストレス（Ｖｇｓ）を示す図６を図５とともに参照するとわかるように、発光制御信号ＥＭ（ｉ）の立ち上がりタイミングすなわち非発光期間の開始タイミングを変えることで発光デューティを調整する構成では、発光デューティに拘わらずＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。

＜１．５　効果＞
　上記のような本実施形態によれば、図５および図６からわかるように、非発光期間の開始タイミングを変えることで発光デューティを調整する構成において、発光デューティに拘わらずＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減される。その結果、ＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆの間での輝度差が低減され、発光デューティを低く設定して休止駆動を行ってもフリッカが視認されない。すなわち、本実施形態によれば、休止駆動を行う場合において発光デューティに依存することのないフリッカ抑制効果が得られる。なお、ＲＦフレーム期間Ｔｒｆにおいてデータ書込の際に駆動トランジスタＴ４への電圧ストレス（Ｖｇｓ）が小さな値（Ｖｔｈ）となる期間は１水平期間程度の長さであって相対的には極めて短いので、当該期間でのストレス電圧（Ｖｇｓ）の低下は上記のフリッカ抑制においては問題にはならない。また、本実施形態では、駆動トランジスタＴ４にオンバイアス電圧を印加するための電圧線や制御線を別途必要としないので、画素回路の構成や駆動の複雑化を招くことなく、休止駆動においてこのようなフリッカ抑制効果を得ることができる。

＜２．第２の実施形態＞
　次に、図７および図８を参照して、第２の実施形態に係る有機ＥＬ表示装置について説明する。なお、本実施形態につき以下で新たに説明しない構成については、上記第１の実施形態と同様であるものとする（図１、図４参照）。本実施形態に係る表示装置では、ｎ本の第１走査信号線ＰＳ１～ＰＳｎにそれぞれ沿ってｎ本のバイアス制御用の信号線（以下「バイアス制御線」という）ＰＳＢ１～ＰＳＢｎが配設されている。各画素回路１５は、ｎ本のバイアス制御線ＰＢ１～ＰＢｎのいずれか１つに対応する。なお、本実施形態における走査側駆動回路４０は、休止駆動モードにおいて後述のバイアス制御信号ＰＳＢ（１）～ＰＳＢ（ｎ）を生成してバイアス制御線ＰＢ１～ＰＢｎにそれぞれ印加することによりバイアス制御線ＰＢ１～ＰＢｎを駆動するバイアス制御回路としても機能する（図８参照）。通常駆動モードでは、バイアス制御線ＰＳＢ１～ＰＳＢｎの駆動は停止され、バイアス制御線ＰＳＢ１～ＰＳＢｎは全て非活性化状態に維持される。

　図７は、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１の構成を除き、上記第１の実施形態における画素回路１５（図４）と同様の構成を有している。

　図７に示すように、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第１走査信号線ＰＳｉ、当該画素回路Ｐｉｘ（ｉ，ｊ）に対応するバイアス制御線（以下、画素回路に注目した説明において「対応バイアス制御線」ともいう）ＰＳＢｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。また、この画素回路１５に設けられたバイアス印加回路１５１は、対応第１走査信号線ＰＳｉに接続されて非アクティブ状態の対応第１走査信号ＰＳ（ｉ）の電圧をオンバイアス電圧として受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたソース端子およびドレイン端子を有するＰ型のバイアス印加トランジスタＴ８を含んでいる。バイアス印加トランジスタＴ８は、対応バイアス制御線ＰＳＢｉに接続されたゲート端子を有し、スイッチング素子として動作する。

　次に、図７に示した画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図８を参照して説明する。図８は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。

　図８を図５と比較すればわかるように、ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第１の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。このため、ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７は、上記第１の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作し、これにより、同様の初期化動作およびデータ書込動作が行われる。その後、対応発光制御信号ＥＭ（ｉ）がＬレベルへと変化すると、発光期間が開始され、上記第１の実施形態と同様、そのデータ書込動作により保持キャパシタに書き込まれたデータ電圧Ｖｄａｔａに応じた輝度で有機ＥＬ素子ＯＬが発光する。

　図８に示すように本実施形態では、対応バイアス制御信号ＰＳＢ（ｉ）は、ＲＦフレーム期間Ｔｒｆにおける非発光期間において、対応発光制御信号ＥＭ（ｉ）がＬレベルからＨレベルに変化して非発光期間が開始されてから先行第２走査信号ＮＳ（ｉ－２）がＬレベルからＨレベルに変化して初期化期間Ｔｉｎｉが開始されるまでに、対応バイアス制御信号ＰＳＢ（ｉ）が所定期間だけＬレベルとなる。この所定期間において、対応第１走査信号線ＰＳｉの電圧がオンバイアス電圧としてバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に与えられる。その後、対応バイアス制御信号ＰＳＢ（ｉ）がＨレベルへと変化してバイアス印加トランジスタＴ８がオフ状態となるが、対応第２走査信号ＮＳ（ｉ）がＨレベルへと変化して閾値補償トランジスタＴ２がオン状態となるまでは、駆動トランジスタＴ４のソース端子の電圧（ソース電圧Ｖｓ）は維持される。また、先行第２走査信号ＮＳ（ｉ－２）がＨレベルへと変化して第１初期化トランジスタＴ１がオン状態となるまでは、駆動トランジスタＴ４のゲート端子の電圧（ゲート電圧Ｖｇ）は、保持キャパシタＣｓｔの保持電圧に応じた電圧に維持される。このため、対応第１走査信号ＰＳ（ｉ）がＬレベルへと変化してから先行第２走査信号ＮＳ（ｉ－２）がＨレベルへと変化して初期化期間Ｔｉｎｉが開始されるまでの期間は、対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧に基づく比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に印加される。そこで本実施形態では、ＲＦフレーム期間Ｔｒｆにおけるこの期間を「オンバイアス印加期間Ｔｏｂｓ」と呼ぶ。

　ＲＦフレーム期間Ｔｒｆにおける初期化期間Ｔｉｎｉ以降の画素回路Ｐｉｘ（ｉ，ｊ）の動作は、上記第１の実施形態と同様である。

　次に、ＮＲＦフレーム期間Ｔｎｒｆにおける非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作について説明する。図８に示すように、非発光期間の開始時点では、上記のＲＦフレーム期間Ｔｒｆの場合と同様、対応第１走査信号ＰＳ（ｉ）はＨレベルであり、先行第２走査信号ＮＳ（ｉ－２）および対応第２走査信号ＮＳ（ｉ）はＬレベルである。この非発光期間において、第１および第２発光制御トランジスタＴ５，Ｔ６がオフ状態であるので有機ＥＬ素子ＯＬは消灯状態であり、第２初期化トランジスタＴ７がオン状態であることにより有機ＥＬ素子ＯＬのアノードが初期化される。ＮＲＦフレーム期間Ｔｎｒｆにおいても、対応バイアス制御信号ＰＳＢ（ｉ）は、ＲＦフレーム期間Ｔｒｆと同様に変化するが、ＮＲＦフレーム期間Ｔｎｒｆの間、第１走査信号ＰＳ（ｉ）はＨレベルに維持され、先行第２走査信号ＮＳ（ｉ－２）および対応第２走査信号ＮＳ（ｉ）はＬレベルに維持される。対応バイアス制御信号ＰＳＢ（ｉ）がＬレベルの間、バイアス印加トランジスタＴ８がオン状態となり、このＬレベルの期間の間、対応第１走査信号線ＰＳｉの電圧がオンバイアス電圧としてバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に与えられる。その後、対応バイアス制御信号ＰＳＢ（ｉ）がＨレベルへと変化してバイアス印加トランジスタＴ８がオフ状態となるが、対応発光制御信号ＥＭ（ｉ）がＬレベルとなって第１および第２発光制御トランジスタＴ５，Ｔ６がオン状態となるまで駆動トランジスタＴ４のソース端子はフローティング状態であり、駆動トランジスタＴ４のゲート端子の電圧Ｖｇは、保持キャパシタＣｓｔに書き込まれた電圧Ｖｄａｔａに応じた電圧となる。このため、対応バイアス制御信号ＰＳＢ（ｉ）がＬレベルへと変化してから対応発光制御信号ＥＭ（ｉ）がＬレベルへと変化して発光期間が開始されるまでの期間は、対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧に基づく比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に印加される。そこで本実施形態では、ＮＲＦフレーム期間Ｔｎｒｆにおけるこの期間も「オンバイアス印加期間Ｔｏｂｓ」と呼ぶ。

　その後、対応発光制御信号ＥＭ（ｉ）がＬレベルに変化し発光期間が開始される。ＮＲＦフレーム期間Ｔｎｒｆにおける発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作は、上記第１の実施形態と同様である。

　上記のような本実施形態においても、上記第１の実施形態と同様、休止駆動を行う場合においても発光デューティに拘わらずフリッカが抑制される。しかも、駆動トランジスタＴ４にオンバイアス電圧を印加するための電圧線を別途必要としないので、画素回路の構成や駆動の複雑化を抑えつつ、休止駆動においてこのようなフリッカ抑制効果を得ることができる。

　なお本実施形態では、各画素回路Ｐｉｘ（ｉ，ｊ）において、バイアス印加回路１５１を構成するバイアス印加トランジスタＴ８のゲート端子に対応バイアス制御線ＰＳＢｉが接続され、対応バイアス制御信号ＰＳＢ（ｉ）によってバイアス印加トランジスタＴ８のオン・オフが制御される。しかし、対応第１走査信号ＰＳ（ｉ）に先行する第１走査信号ＰＳ（ｉ－Ｘ）（Ｘは２以上の整数）につきＸを適切に設定すると、当該先行する第１走査信号ＰＳ（ｉ－Ｘ）を対応バイアス制御信号ＰＳＢ（ｉ）として使用することができる。ただし、この場合、第１走査信号ＰＳ（ｉ）が、図８において点線で示すように、ＮＲＦフレーム期間での非リフレッシュ期間においても所定期間だけＬレベルとなるように、第１走査信号ＰＳ（ｉ）が生成される。このような構成によれば、バイアス制御信号ＰＳＢ（１）～ＰＳＢ（ｎ）を生成するための回路やバイアス制御線ＰＳＢ１～ＰＳＢｎを設けることなく、より簡易な構成で上記のような効果を得ることができる。

　また本実施形態では、各画素回路Ｐｉｘ（ｉ，ｊ）において、バイアス印加回路１５１の第１端子に対応第１走査信号線ＰＳｉが接続されており、対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧がオンバイアス電圧としてバイアス印加回路１５１に与えられる。しかし、バイアス印加トランジスタＴ８がオン状態であるオンバイアス印加期間Ｔｏｂｓの間、オンバイアス電圧として使用可能な電圧を有する信号線であれば、他の信号線が当該第１端子に接続されるようにしてもよい。例えば、対応第１走査信号線ＰＳｉに代えて、対応発光制御線ＥＭｉがバイアス印加回路１５１の第１端子に接続されるようにしてもよい。

＜３．第３の実施形態＞
　次に、図９および図１０を参照して、第３の実施形態に係る有機ＥＬ表示装置について説明する。なお、本実施形態につき以下で新たに説明しない構成については、上記第１の実施形態と同様であるものとする（図１、図４参照）。

＜３．１　第１の構成例＞
　図９は、本実施形態における画素回路１５の第１構成例を示す回路図であり、より詳しくは、ｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１の構成を除き、上記第１の実施形態における画素回路１５（図４）と同様の構成を有している。

　図９に示すように、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第１走査信号線ＰＳｉ、対応第２走査信号線ＮＳｉ、先行第２走査信号線ＮＳi-2、対応発光制御線ＥＭｉ、対応データ信号線Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されており、更に、先行の第２走査信号線ＮＳi-Xが接続されている。ここで、Ｘは、正の整数であって、ＲＦフレーム期間Ｔｒｆにおいて、画素回路Ｐｉｘ（ｉ，ｊ）につき対応発光制御線ＥＭｉが非活性化状態に変化してから閾値補償を伴うデータ書込が開始されるまでの間に当該先行の第２走査信号線ＮＳi-Xにおける第２走査信号ＮＳ（ｉ－Ｘ）のＨレベルの期間が含まれるように選定されている（後述の図１０参照）。ただし、Ｘは２以上の整数であることが好ましい。また、「閾値補償を伴うデータ書込が開始されるまで」とは「対応第１走査信号ＰＳ（ｉ）のＬレベルへの変化により書込制御トランジスタＴ３がオン状態に変化するまで」に相当するが、対応第２走査信号ＮＳ（ｉ）のＨレベルへの変化により閾値補償トランジスタＴ２がオン状態に変化する前に当該先行の第２走査信号線ＮＳi-Xにおける第２走査信号ＮＳ（ｉ－Ｘ）がＨレベルからＬレベルへと変化するようにＸを選定するのが好ましい。以下、画素回路Ｐｉｘ（ｉ，ｊ）に注目した説明において、このようなＸにより特定される先行の第２走査信号線ＮＳi-Xを「バイアス制御用第２走査信号線ＮＳi-X」といい、バイアス制御用第２走査信号線ＮＳi-Xの信号を「バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）」という（後述の他の実施形態においても同様）。

　本構成例による画素回路１５に設けられたバイアス印加回路１５１は、図９に示すように、バイアス制御用第２走査信号線ＮＳi-Xに接続されてバイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）の電圧をオンバイアス電圧Ｖｏｂｓとして受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたソース端子およびドレイン端子を有するＰ型のバイアス印加トランジスタＴ８を含んでいる。このバイアス印加トランジスタＴ８は、そのゲート端子をそのドレイン端子に接続されてダイオード接続形態となっている。

　次に、図９に示した本構成例によるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図１０を参照して説明する。図１０は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。

　図１０を図５と比較すればわかるように、ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第１の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７が、上記第１の実施形態における画素回路１５に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。

　図９に示すように本構成例による画素回路Ｐｉｘ（ｉ，ｊ）では、バイアス印加回路１５１は、その第１端子においてバイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）を受け取る。この第１端子は、図９に示すようにダイオード接続形態のＰ型のバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に接続されている。このため、バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）がＨレベルのときに、そのＨレベルの電圧がバイアス印加トランジスタＴ８を介して駆動トランジスタＴ４のソース端子に印加される。

　バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）を特定するＸの値は既述のように選定されるので、バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）がＨレベルである期間は、図１０に示すように、通常、対応発光制御信号ＥＭ（ｉ）のＨレベルへの変化により非発光期間が開始されてから先行第２走査信号ＮＳ（ｉ－２）のＨレベルへの変化により初期化期間Ｔｉｎｉが開始されるまでの間において、所定期間だけＨレベルとなる。その後、バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）がＬレベルへと変化してバイアス印加トランジスタＴ８がオフ状態となるが、先行第２走査信号ＮＳ（ｉ－２）のＨレベルへの変化により初期化期間Ｔｉｎｉが開始されるまで、バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）のＨレベルの電圧に基づく比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に印加される。そこで本実施形態では、ＲＦフレーム期間Ｔｒｆにおいて、バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）がＨレベルへと変化してから初期化期間Ｔｉｎｉが開始されるまでの期間を「オンバイアス印加期間Ｔｏｂｓ」と呼ぶ。なお、ＲＦフレーム期間Ｔｒｆにおける初期化期間Ｔｉｎｉ以降の画素回路Ｐｉｘ（ｉ，ｊ）の動作は、上記第１の実施形態と同様である。

　本実施形態におけるＮＲＦフレーム期間Ｔｎｒｆでは、図１０に示すように、対応第１走査信号線ＰＳｉが駆動されるとともに、対応第１走査信号線ＰＳｉの選択期間（対応第１走査信号ＰＳ（ｉ）がＬレベルの期間）に対応データ信号線Ｄｊから書込制御トランジスタＴ３を介して駆動トランジスタＴ４のソース端子にオンバイアス電圧Ｖｏｂｓが与えられるように対応データ信号線Ｄｊが駆動される。これによりＮＲＦフレーム期間Ｔｎｒｆでは、非発光期間において、対応第１走査信号ＰＳ（ｉ）がＬレベルへと変化してから対応発光制御信号ＥＭ（ｉ）のＬレベルへの変化により発光期間が開始されるまでの期間は、第１走査信号ＰＳ（ｉ）の選択期間に対応データ信号線Ｄｊから与えられるオンバイアス電圧Ｖｏｂｓに基づく比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に印加される。本実施形態におけるＮＲＦフレーム期間Ｔｎｒｆでは、この期間が「オンバイアス印加期間Ｔｏｂｓ」である。

　上記のような本実施形態においても、バイアス制御用第２走査信号ＮＳ（ｉ－Ｘ）を特定するＸを適切に選定するとともに、ＮＲＦフレーム期間Ｔｎｒｆにおける対応第１走査信号線ＰＳｉの選択期間を適切に設定することにより、上記第１の実施形態と同様、休止駆動を行う場合においても発光デューティに拘わらずフリッカを抑制することができる。また本実施形態においても、駆動トランジスタＴ４にオンバイアス電圧を印加するための制御線や電圧線を別途必要としないので、画素回路の構成や駆動の複雑化を抑えつつこのようなフリッカ抑制効果を得ることができる。

＜３．２　第２の構成例＞
　図１１は、本実施形態における画素回路１５の第２構成を示す回路図であり、より詳しくは、ｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１におけるバイアス印加トランジスタＴ８がＮ型である点で上記第１構成例による画素回路１５（図９）と相違するが、その他の構成は上記第１構成例と同じである。本構成例におけるバイアス印加回路１５１の第１および第２端子には、バイアス印加トランジスタＴ８のドレイン端子およびソース端子がそれぞれ接続されており、このバイアス印加トランジスタＴ８は、そのゲート端子をそのドレイン端子に接続されてダイオード接続形態となっている。

　本構成例による画素回路Ｐｉｘ（ｉ，ｊ）も、図１０に示すように変化する第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２），ＮＳ（ｉ－Ｘ）、発光制御信号ＥＭ（ｉ）、データ信号Ｄ（ｊ）により、上記第１構成例による画素回路Ｐｉｘ（ｉ，ｊ）と同様に動作する。したがって、本実施形態において本構成例による画素回路Ｐｉｘ（ｉ，ｊ）を使用する場合であっても、上記第１構成例による画素回路Ｐｉｘ（ｉ，ｊ）を使用した場合と同様の効果が得られる。

＜４．第４の実施形態＞
　次に、図１２を参照して、第４の実施形態に係る有機ＥＬ表示装置について説明する。なお、本実施形態につき以下で新たに説明しない構成については、上記第３の実施形態と同様であるものとする（図１、図１０、図１１参照）。

　図１２の（Ａ）～（Ｄ）は、それぞれ、本実施形態における画素回路の第１から第４構成例を説明するための回路図であり、図１１に示す画素回路１５のうち１点鎖線で囲まれた部分の構成をそれぞれ示している。本実施形態における第１から第４構成例による画素回路１５は、いずれも、バイアス印加回路１５１以外については上記第３の実施形態における第２構成例による画素回路１５（図１１）と同じ構成を有している。

　図１２の（Ａ）～（Ｄ）に示すように、上記第１から第４構成例による画素回路１５のいずれに設けられたバイアス印加回路１５１も、オンバイアス電圧Ｖｏｂｓを受け取る第１端子と、駆動トランジスタＴ４のソース端子に接続された第２端子とを有し、当該第１および第２端子にそれぞれ接続されたドレイン端子およびソース端子を有するＮ型のバイアス印加トランジスタＴ８を含んでいる。上記第１から第４構成例のいずれにおいても、このバイアス印加トランジスタＴ８は、バイアス制御用第２走査信号線ＮＳi-Xに接続されたゲート端子を有し、スイッチング素子として動作する。このバイアス制御用第２走査信号線ＮＳi-Xを特定する正の整数Ｘは上記第３の実施形態と同様に選定される。

　図１２の（Ａ）に示すように、上記第１構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、第１走査信号ＰＳ（ｉ）または第２走査信号ＮＳ（ｉ）等のＨレベルの電圧ＶＧＨを供給するための電圧線（以下「ゲートハイレベル電圧線」という）が接続されていて電圧ＶＧＨがオンバイアス電圧Ｖｏｂｓとして与えられる。図１２の（Ｂ）に示すように、上記第２構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、ハイレベル電源線ＥＬＶＤＤが接続されていてハイレベル電源電圧ＥＬＶＤＤがオンバイアス電圧Ｖｏｂｓとして与えられる。図１２の（Ｃ）に示すように、上記第３構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、対応第１走査信号線ＰＳｉが接続されていて対応第１走査信号ＰＳ（ｉ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして与えられる。図１２の（Ｄ）に示すように、上記第４構成例による画素回路１５では、バイアス印加回路１５１の第１端子に、対応発光制御線ＥＭｉが接続されていて発光制御信号ＥＭ（ｉ）のＨレベルの電圧がオンバイアス電圧Ｖｏｂｓとして与えられる。

　このように、バイアス印加回路１５１の第１端子に接続される信号線または電圧線は上記第１から第４構成によって異なる。しかし、本実施形態における第１から第４構成例による画素回路Ｐｉｘ（ｉ，ｊ）は、いずれも、図１０に示すように変化する第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２），ＮＳ（ｉ－Ｘ）、発光制御信号ＥＭ（ｉ）、データ信号Ｄ（ｊ）により、上記第３の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）と同様に動作する。したがって、本実施形態によれば、画素回路Ｐｉｘ（ｉ，ｊ）につき上記第１から第４構成例のいずれを採用しても、上記第３の実施形態と同様の効果が得られる。

　なお、本実施形態における画素回路１５では、Ｎ型のバイアス印加トランジスタＴ８が使用されているが（図１２参照）、これに代えて、Ｐ型のバイアス印加トランジスタＴ８を使用し、バイアス印加トランジスタＴ８のゲート端子に対応第１走査信号線ＰＳｉに先行する第１走査信号線ＰＳi-Xを接続するようにしてもよい。

＜５．第５の実施形態＞
　次に、図１３および図１４を参照して、第５の実施形態に係る有機ＥＬ表示装置について説明する。なお、本実施形態につき以下で新たに説明しない構成については、上記第１の実施形態と同様であるものとする（図１、図４参照）。

　図１３は、本実施形態における画素回路１５であるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、バイアス印加回路１５１を構成するバイアス印加キャパシタＣｏｂの接続形態を除き、上記第１の実施形態における画素回路１５（図４）と同様の構成を有している。

　本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）に設けられたバイアス印加回路１５１においても、その第１端子はバイアス印加キャパシタＣｏｂを介してその第２端子に接続されている。このバイアス印加回路１５１は、図１３に示すように、その第１端子を対応第１走査信号線ＰＳｉに接続され、その第２端子を駆動トランジスタＴ４のソース端子（ノードＮｄＳ）に接続されている。したがって、対応第１走査信号線ＰＳｉが接続された書込制御トランジスタＴ３のゲート端子は、バイアス印加キャパシタＣｏｂを介して、書込制御トランジスタＴ３のドレイン端子を含むノードＮｄＳに接続されている。なお、このような接続形態を考慮し、画素回路Ｐｉｘ（ｉ，ｊ）の書込制御トランジスタＴ３におけるゲート・ドレイン間の寄生容量をバイアス印加キャパシタＣｏｂとして利用してもよい。

　次に、図１３に示した本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図１４を参照して説明する。図１４は、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆに含まれる非発光期間での画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。

　図１４に示すように、本実施形態における走査側駆動回路４０は、ＲＦフレーム期間Ｔｒｆにおいて、各第１走査信号線ＰＳｉに対応する画素回路Ｐｉｘ（ｉ，ｊ）につき、対応第１走査信号線ＰＳｉが書込期間Ｔｗ内で選択状態となるだけでなく、非発光期間が開始されてから書込期間Ｔｗが開始されるまでの間においても所定期間だけ選択状態となるように、第１走査信号線ＰＳ１～ＰＳｎを駆動する。しかし、図１４を図５と比較すればわかるように、この点を除き、ＲＦフレーム期間Ｔｒｆにおいて、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）は、上記第１の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）を駆動するための第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ－２）、発光制御信号ＥＭ（ｉ）、および、データ信号Ｄ（ｊ）と同様に変化する。これにより、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７が、上記第１の実施形態における画素回路Ｐｉｘ（ｉ，ｊ）に含まれるスイッチング素子としてのトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７と同様に動作することで、同様の初期化動作およびデータ書込動作が行われる。

　図１３に示すように本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、バイアス印加回路１５１は、その第１端子において対応第１走査信号ＰＳ（ｉ）を受け取る。上記のような第１走査信号線ＰＳ１～ＰＳｎの駆動により、この対応第１走査信号ＰＳ（ｉ）は、ＲＦフレーム期間Ｔｒｆにおいて、対応発光制御信号ＥＭ（ｉ）のＨレベルへの変化により非発光期間が開始されてから対応第１走査信号ＰＳ（ｉ）のＬレベルへの変化により書込期間Ｔｗが開始されるまでの間において所定期間だけＬレベルとなる。ただし、後述のオンバイアス印加期間Ｔｏｂｓを長くする観点から当該所定期間を非発光期間の開始時点から初期化期間Ｔｉｎｉの開始時点までの間に配置するのが好ましく、非発光期間の開始時点の近くに当該所定期間を配置するのがより好ましい。以下では、図１４に示すように、対応第１走査信号ＰＳ（ｉ）は初期化期間Ｔｉｎｉの開始前に所定期間、Ｌレベルとなるものとする。このようにして非発光期間の開始後で初期化期間Ｔｉｎｉの開始前において対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化する時点では（図１４における上向き矢印参照）、第１発光制御トランジスタＴ５はオフ状態であり、書込制御トランジスタＴ３はオン状態からオフ状態へと変化する。このため、駆動トランジスタＴ４のソース端子の電圧（ソース電圧）Ｖｓは、対応第１走査信号ＰＳ（ｉ）のＬレベルからＨレベルへの変化と同じ方向に変化する。すなわち、駆動トランジスタＴ４のソース電圧Ｖｓは、対応第１走査信号ＰＳ（ｉ）のＬレベルからＨレベルへの変化に応じて上昇する。

　ＲＦフレーム期間Ｔｒｆでは、上記のような動作により、初期化期間Ｔｉｎｉの開始前に対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化する時点から初期化期間Ｔｉｎｉの開始時点まで比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加わる。そこで本実施形態では、ＲＦフレーム期間Ｔｒｆでの非発光期間において初期化期間Ｔｉｎｉの開始前に対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化する時点から初期化期間Ｔｉｎｉの開始時点までを「オンバイアス印加期間Ｔｏｂｓ」と呼ぶ。

　本実施形態におけるＮＲＦフレーム期間Ｔｎｒｆでは、図１４に示すように、第１走査信号線ＰＳ１～ＰＳｎはＮＲＦフレーム期間Ｔｎｒｆにおいても対応第１走査信号ＰＳ（ｉ）が非発光期間内で所定期間だけＬレベルとなるように駆動される。ここで、第１走査信号線ＰＳ１～ＰＳｎは、対応第１走査信号ＰＳ（ｉ）が非発光期間において１回だけＬレベルとなるように駆動されてもよいが、図１４で点線にて示すパルスを含めて２回Ｌレベルとなるように駆動されてもよい。また、発光制御線ＥＭ１～ＥＭｎは、ＮＲＦフレーム期間Ｔｎｒｆにおいて、ＲＦフレーム期間Ｔｒｆと同様の形態で駆動される。各データ信号線Ｄｊは、ＮＲＦフレーム期間Ｔｎｒｆの間、高インピーダンス状態とされる。

　上記のような動作により、ＮＲＦフレーム期間Ｔｎｒｆにおいても、ＲＦフレーム期間と同様、各画素回路Ｐｉｘ（ｉ，ｊ）につき対応第１走査信号ＰＳ（ｉ）が非発光期間において所定期間だけＬレベルとなり（図１４参照）、非発光期間において対応第１走査信号ＰＳ（ｉ）が最初にＬレベルからＨレベルへと変化する時点から対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化して発光期間が開始する時点まで、比較的大きな電圧ストレス（Ｖｇｓ）が駆動トランジスタＴ４に加えられる。

　上記のような本実施形態によれば、上記第１の実施形態と同様、発光デューティに拘わらずＲＦフレーム期間ＴｒｆとＮＲＦフレーム期間Ｔｎｒｆとの間での駆動トランジスタＴ４のストレス状態の差異が低減され、休止駆動モードにおいてフリッカの発生が十分に抑制される。また、本実施形態においても、駆動トランジスタＴ４にオンバイアス電圧を印加するための電圧線や制御線を別途必要としないので、上記第１の実施形態と同様、画素回路の構成や駆動の複雑化を招くことなく、休止駆動モードにおいてこのようなフリッカ抑制効果を得ることができる。

＜６．変形例＞
　本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。例えば、下記のような変形例が考えられる。

　上記各実施形態では、画素回路１５は、Ｐ型トランジスタとＮ型トランジスタの双方を含み、典型的には、Ｐ型トランジスタについては移動度の高いＬＴＰＳ－ＴＦＴが使用され、Ｎ型トランジスタについてオフリーク特性が良いＩＧＺＯ－ＴＦＴ等の酸化物ＴＦＴが使用される。しかし、これらのＴＦＴに限定されるものではなく、また、使用すべきトランジスタのチャネル型をＰ型とＮ型の間で適宜に変更して同様に動作するように構成されていてもよい。例えば、各実施形態においてＰ型のＬＴＰＳ－ＴＦＴに代えてＮ型のＬＴＰＳ－ＴＦＴを使用した構成を採用してもよい。

　上記各実施形態に係る表示装置では、図４等に示すように構成された画素回路１５が使用されているが、画素回路の構成はこれらに限定されず、閾値補償トランジスタを含む内部補償方式の画素回路であって、保持キャパシタに書き込まれたデータ電圧を保持しつつ、駆動トランジスタのヒステリシス特性による閾値シフトの低減のためのオンバイアス電圧の印加が可能に構成された画素回路であればよい。

　上記各実施形態に係る表示装置のように休止駆動モードを有する有機ＥＬ表示装置では、通常、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆのいずれにおいても同じ発光デューティとなるように発光制御線ＥＭ１～ＥＭｎが駆動されるが、ＲＦフレーム期間ＴｒｆおよびＮＲＦフレーム期間Ｔｎｒｆとで異なる発光デューティを設定できるように構成されていてもよい。

　上記第１の実施形態は、図６に示すように、発光制御信号ＥＭ（ｉ）の立ち上がりタイミングすなわち非発光期間の開始タイミングを変えることで発光デューティが調整されるように構成されている。しかし、発光制御信号ＥＭ（ｉ）の立ち上がりタイミングを変えることなく、発光制御信号ＥＭ（ｉ）の立ち下がりタイミングすなわち非発光期間の終了タイミングを変えることで発光デューティが調整されるように構成されていてもよい。この点は他の実施形態においても同様である。ただし、上記各実施形態では、ＲＦフレーム期間内の非発光期間において、当該非発光期間の開始時点から書込期間Ｔｗの開始時点までにオンバイアス印加期間Ｔｏｂｓが設けられていることから、前者の構成は、休止駆動モードにおいて発光デューティに拘わらずフリッカの発生を十分に抑制できる点において後者の構成よりも有利である。また、ＲＦフレーム期間内の非発光期間において、上記オンバイアス印加期間Ｔｏｂｓに加えて、書込期間Ｔｗの終了時点から当該非発光期間の終了時点までにおいてもオンバイアス印加期間を設けるようにしてもよい。このようにすれば、発光デューティの調整のために前者と後者のいずれの構成が採用されている場合であっても、休止駆動モードにおいて発光デューティに拘わらずフリッカの発生を十分に抑制することが可能となる。

　以上においては、有機ＥＬ表示装置を例に挙げて各実施形態が説明されたが、本発明は、有機ＥＬ表示装置に限定されるものではなく、電流で駆動される表示素子を用いた内部補償方式の表示装置であって休止駆動を行う表示装置であれば適用可能である。ここで使用可能な表示素子は、例えば、有機ＥＬ素子すなわち有機発光ダイオード（Organic Light Emitting Diode（ＯＬＥＤ））の他、無機発光ダイオードや量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））等である。

１０　　…表示装置
１１　　…表示部
１５　　…画素回路
２０　　…表示制御回路
３０　　…データ側駆動回路（データ信号線駆動回路）
４０　　…走査側駆動回路（走査信号線駆動回路／発光制御回路）
１５１　…バイアス印加回路
Ｐｉｘ（ｊ，ｉ）…画素回路（ｉ＝１～ｎ、ｊ＝１～ｍ）
ＰＳｉ　…第１走査信号線（ｉ＝１，２，…，ｎ）
ＮＳｉ　…第２走査信号線（ｉ＝－１，０，１，…，ｎ）
ＥＭｉ　…発光制御線（ｉ＝１～ｎ）
ＰＳＢｉ…バイアス制御線（ｉ＝１～ｎ）
Ｄｊ　　…データ信号線（ｊ＝１～ｍ）
ＥＬＶＤＤ…ハイレベル電源線（第１電源線）、ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源線（第２電源線）、ローレベル電源電圧
ＯＬ　　…有機ＥＬ素子（表示素子）
Ｃｓｔ　…保持キャパシタ
Ｃｏｂ　…バイアス印加キャパシタ
Ｔ１　　…第１初期化トランジスタ
Ｔ２　　…閾値補償トランジスタ
Ｔ３　　…データ書込制御トランジスタ
Ｔ４　　…駆動トランジスタ
Ｔ５　　…第１発光制御トランジスタ
Ｔ６　　…第２発光制御トランジスタ
Ｔ７　　…第２初期化トランジスタ
Ｔ８　　…バイアス印加トランジスタ
ＴＤ　　…駆動期間
ＴＰ　　…休止期間
Ｔｒｆ　…リフレッシュフレーム期間（ＲＦフレーム期間）
Ｔｎｒｆ…非リフレッシュフレーム期間（ＮＲＦフレーム期間）
Ｔｏｂｓ…オンバイアス印加期間
Ｖｏｂｓ…オンバイアス電圧

Claims

　複数の画素回路を含む表示部と、
　前記複数の画素回路を駆動する駆動回路と、
　前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように前記駆動回路を制御する表示制御回路と
を備え、
　前記複数の画素回路のそれぞれは、
　　電流によって駆動される表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　前記駆動トランジスタの前記制御端子の電圧を保持するために一端が前記駆動トランジスタの前記制御端子に接続された保持キャパシタと、
　　前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
　　前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
　　前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
　　前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
　前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路は、当該画素回路または他の画素回路におけるトランジスタのうち前記バイアス印加回路に含まれないトランジスタの制御端子に与えられる信号の１つまたは前記複数の画素回路の電源電圧の１つを受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続された第２端子とを有し、前記第１端子において受け取る前記信号または前記電圧に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に与えるように構成されている、表示装置。
　前記表示制御回路は、
　　前記リフレッシュフレーム期間において所定の発光デューティで前記表示素子が発光するとともに前記非リフレッシュフレーム期間において所定の発光デューティで前記表示素子が発光するよう前記発光制御トランジスタがオンおよびオフし、前記リフレッシュフレーム期間および前記非リフレッシュフレーム期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に前記バイアス電圧が前記駆動トランジスタの前記第１導通端子に印加されるように、前記駆動回路を制御し、
　　前記リフレッシュフレーム期間では、前記複数の画素回路のそれぞれにおいて、前記発光制御トランジスタがオフ状態である期間内に前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となり、前記発光制御トランジスタがオフ状態に変化してから前記書込制御トランジスタがオン状態に変化するまでの期間の少なくとも一部を含むように設けられたバイアス期間の間、前記バイアス印加回路が、前記第１端子において受け取る前記信号または前記電圧に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記駆動回路を制御する、請求項１に記載の表示装置。
　前記バイアス印加回路は、バイアス印加キャパシタを含み、前記第１端子を、当該バイアス印加キャパシタを介して前記第２端子に接続されており、
　前記複数の画素回路のそれぞれは、当該画素回路以外の他の画素回路におけるトランジスタの制御端子に与えられる信号のうち、前記リフレッシュフレーム期間において前記発光制御トランジスタがオフ状態に変化してから前記書込制御トランジスタがオン状態に変化するまでの間に、前記駆動トランジスタの前記第１導通端子の電圧を前記駆動トランジスタがオンする方向に前記バイアス印加キャパシタを介して変化させる得る信号が、前記バイアス印加回路の前記第１端子に与えられるように構成されている、請求項２に記載の表示装置。
　前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、
　前記駆動回路は、
　　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を有する第１および第２発光制御トランジスタを含み、
　前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
　前記駆動トランジスタの前記第１導通端子は、
　　前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
　　前記第１発光制御トランジスタを介して前記第１電源線に接続され、かつ、
　　前記バイアス印加キャパシタを介して所定の後続発光制御線に接続されており、
　前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続されており、
　前記表示素子の第２端子は前記第２電源線に接続されており、
　前記所定の後続発光制御線は、前記複数の画素回路のそれぞれにつき、前記複数の発光制御線のうち対応する発光制御線よりも後に非活性化状態となる発光制御線の中から選定された発光制御線であって、前記リフレッシュフレーム期間において前記対応する発光制御線が非活性化状態に変化してから前記対応する第１走査信号線が選択状態に変化するまでの間に、前記駆動トランジスタの前記第１導通端子の電圧を前記駆動トランジスタがオンする方向に前記バイアス印加キャパシタを介して変化させるように電圧が変化する発光制御線である、請求項３に記載の表示装置。
　前記バイアス印加回路は、前記バイアス印加回路の前記第１および第２端子にそれぞれ接続された第１および第２導通端子を有するスイッチング素子としてのバイアス印加トランジスタを含み、
　前記表示制御回路は、前記バイアス印加トランジスタが前記バイアス期間の間、オン状態であるように前記駆動回路を制御し、
　前記複数の画素回路のそれぞれは、当該画素回路または他の画素回路において前記バイアス印加トランジスタ以外の他のトランジスタの制御端子に与えられる信号のうち前記バイアス電圧に相当する電圧を前記バイアス期間に有する信号、または、前記電源電圧のうち前記バイアス電圧に相当する電圧が前記バイアス印加回路の前記第１端子に与えられるように構成されている、請求項２に記載の表示装置。
　前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、複数のバイアス制御線、第１電源線、および、第２電源線を更に含み、
　前記駆動回路は、
　　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、かつ、前記複数のバイアス制御線のいずれか１つに対応し、
　前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を有する第１および第２発光制御トランジスタを含み、
　前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
　前記駆動トランジスタの前記第１導通端子は、
　　前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
　　前記第１発光制御トランジスタを介して前記第１電源線に接続されており、
　前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
　前記バイアス印加回路の前記第１端子は、前記対応する第１走査信号線に接続され、
　前記バイアス印加トランジスタは、対応するバイアス制御線に接続された制御端子を有し、
　前記表示素子の第２端子は前記第２電源線に接続され、
　前記走査側駆動回路は、前記リフレッシュフレーム期間では、前記複数のバイアス制御線のそれぞれに対応する画素回路において前記バイアス印加トランジスタが前記バイアス期間でオン状態であるように、前記複数のバイアス制御線を駆動する、請求項５に記載の表示装置。
　前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、
　前記駆動回路は、
　　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を有する第１および第２発光制御トランジスタを含み、
　前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
　前記駆動トランジスタの前記第１導通端子は、
　　前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
　　前記第１発光制御トランジスタを介して前記第１電源線に接続されており、
　前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
　前記バイアス印加回路の前記第１端子は、前記対応する第１走査信号線に接続され、
　前記バイアス印加トランジスタは、所定の先行第１走査信号線に接続された制御端子を有し、
　前記表示素子の第２端子は前記第２電源線に接続され、
　前記所定の先行第１走査信号線は、前記複数の画素回路のそれぞれにつき、前記複数の第１走査信号線のうち対応する前記第１走査信号線よりも先に選択状態となる第１走査信号線の中から選定された第１走査信号線であって、前記リフレッシュフレーム期間では前記対応する発光制御線が非活性化状態に変化してから前記対応する第１走査信号線が選択状態に変化するまでの間において選択状態である第１走査信号線である、請求項５に記載の表示装置。
　前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、
　前記駆動回路は、
　　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の第２走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　前記少なくとも１つの発光制御トランジスタは、いずれも、Ｐチャネル型であって、対応する発光制御線に接続された制御端子を有する第１および第２発光制御トランジスタを含み、
　前記書込制御トランジスタは、Ｐチャネル型であって、対応する第１走査信号線に接続された制御端子を更に有し、
　前記閾値補償トランジスタは、Ｎチャネル型であって、対応する第２走査信号線に接続された制御端子を更に有し、
　前記駆動トランジスタは、Ｐチャネル型であって、
　　前記第１導通端子を、前記書込制御トランジスタを介して対応するデータ信号線に接続されるとともに、前記第１発光制御トランジスタを介して前記第１電源線に接続され、
　　前記第２導通端子を、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
　前記表示素子の第２端子は前記第２電源線に接続され、
　前記バイアス印加トランジスタの制御端子には、前記複数の第１走査信号線のうち前記対応する第１走査信号線よりも先に選択状態となる第１走査信号線および前記複数の第２走査信号線のうち前記対応する第２走査信号線よりも先に選択状態となる第２走査信号線の中から選定された走査信号線であって、前記リフレッシュフレーム期間では前記対応する発光制御線が非活性化状態に変化してから前記対応する第１走査信号線が選択状態に変化するまでの間において前記バイアス印加トランジスタをオン状態とする走査信号線が接続されており、
　前記バイアス印加回路の前記第１端子は、前記第１電源線、前記対応する第１走査信号線、または、前記対応する発光制御線のいずれかに接続されている、請求項５に記載の表示装置。
　前記バイアス印加回路は、前記バイアス印加回路の前記第１および第２端子にそれぞれ接続された第１および第２導通端子を有するスイッチング素子としてのバイアス印加トランジスタを含み、
　前記バイアス印加トランジスタは、ダイオード接続形態に構成されており、
　前記複数の画素回路のそれぞれは、当該画素回路または他の画素回路において前記バイアス印加トランジスタ以外の他のトランジスタの制御端子に与えられる信号のうち前記バイアス電圧に相当する電圧を前記バイアス期間に有する信号が前記バイアス印加回路の前記第１端子に与えられるように構成されている、請求項２に記載の表示装置。
　前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、
　前記駆動回路は、
　　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の第２走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を有する第１および第２発光制御トランジスタを含み、
　前記書込制御トランジスタは、対応する第１走査信号線に接続された制御端子を更に有し、
　前記閾値補償トランジスタは、対応する第２走査信号線に接続された制御端子を更に有し、
　前記駆動トランジスタの前記第１導通端子は、
　　前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
　　前記第１発光制御トランジスタを介して前記第１電源線に接続されており、
　前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
　前記バイアス印加回路の前記第１端子は所定の先行第２走査信号線に接続され、
　前記表示素子の第２端子は前記第２電源線に接続され、
　前記所定の先行第２走査信号線は、前記複数の画素回路のそれぞれにつき、前記複数の第２走査信号線のうち前記対応する第２走査信号線よりも先に選択状態となる第２走査信号線の中から選定された第２走査信号線であって、前記リフレッシュフレーム期間では前記対応する発光制御線が非活性化状態に変化してから前記対応する第１走査信号線が選択状態に変化するまでの間において選択状態である第２走査信号線である、請求項９に記載の表示装置。
　前記バイアス印加トランジスタは、前記第２導通端子を制御端子に接続することによりダイオード接続形態に構成されたＰチャネル型トランジスタ、または、前記第１導通端子を制御端子に接続することによりダイオード接続形態に構成されたＮチャネル型トランジスタである、請求項９または１０に記載の表示装置。
　前記バイアス印加回路は、バイアス印加キャパシタを含み、前記第１端子を、当該バイアス印加キャパシタを介して前記第２端子に接続されており、
　前記複数の画素回路のそれぞれは、当該画素回路における前記書込制御トランジスタの制御端子に与えられる第１走査信号が前記バイアス印加回路の前記第１端子に与えられるように構成されており、
　前記駆動回路は、前記リフレッシュフレーム期間では、前記複数の画素回路のそれぞれにおける前記書込制御トランジスタの前記制御端子に与えられる前記第１走査信号が、当該画素回路において、前記保持キャパシタへのデータ電圧の書込期間でアクティブであるとともに、前記発光制御トランジスタがオフ状態に変化してから前記書込期間が開始するまでの間でアクティブであり、前記書込期間の前に前記第１走査信号が非アクティブへと変化することにより前記駆動トランジスタの前記第１導通端子の電圧が前記駆動トランジスタのオンする方向に変化するように、前記第１走査信号を生成する、請求項２に記載の表示装置。
　前記表示部は、複数のデータ信号線、複数の第１走査信号線、複数の発光制御線、第１電源線、および、第２電源線を更に含み、
　前記駆動回路は、
　　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路を含み、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１つに対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　前記少なくとも１つの発光制御トランジスタは、いずれも、対応する発光制御線に接続された制御端子を有する第１および第２発光制御トランジスタを含み、
　前記書込制御トランジスタの前記制御端子は、対応する第１走査信号線に接続され、
　前記駆動トランジスタの前記第１導通端子は、
　　前記書込制御トランジスタを介して対応するデータ信号線に接続され、かつ、
　　前記第１発光制御トランジスタを介して前記第１電源線に接続されており、
　前記駆動トランジスタの前記第２導通端子は、前記第２発光制御トランジスタを介して前記表示素子の第１端子に接続され、
　前記表示素子の第２端子は前記第２電源線に接続され、
　前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路の前記第１端子には前記対応する第１走査信号線が接続され、
　前記走査側駆動回路は、前記複数の第１走査信号線のそれぞれが、当該第１走査信号線に対応する画素回路における前記保持キャパシタへのデータ電圧の書込期間で選択状態であるとともに、前記対応する発光制御線が非活性化状態に変化してから前記書込期間が開始するまでの間で選択状態であり、前記書込期間の前に当該第１走査信号が非選択状態へと変化することにより前記駆動トランジスタの前記第１導通端子の電圧が前記駆動トランジスタのオンする方向に変化するように、前記複数の第１走査信号線を駆動する、請求項１２に記載の表示装置。
　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、複数の画素回路を含む表示部を備え、
　前記複数の画素回路のそれぞれは、
　　電流によって駆動される表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　前記駆動トランジスタの前記制御端子の電圧を保持するために一端が前記駆動トランジスタの前記制御端子に接続された保持キャパシタと、
　　前記保持キャパシタに書き込むべきデータ電圧を受け取る第１導通端子と前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有するスイッチング素子としての書込制御トランジスタと、
　　前記駆動トランジスタの前記第２導通端子と前記制御端子との間に設けられ、オン状態のときに前記駆動トランジスタをダイオード接続状態とするスイッチング素子としての閾値補償トランジスタと、
　　前記表示素子および前記駆動トランジスタに対し直列に設けられたスイッチング素子としての少なくとも１つの発光制御トランジスタと、
　　前記駆動トランジスタのヒステリシス特性による閾値電圧のシフトを低減するためのバイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するバイアス印加回路と
を含み、
　前記複数の画素回路のそれぞれにおいて、前記バイアス印加回路は、当該画素回路または他の画素回路におけるトランジスタのうち前記バイアス印加回路に含まれないトランジスタの制御端子に与えられる信号の１つまたは前記複数の画素回路の電源電圧の１つを受け取る第１端子と、前記駆動トランジスタの前記第１導通端子に接続された第２端子とを有し、
　前記駆動方法は、前記複数の画素回路に複数のデータ信号の電圧をデータ電圧として書き込む１つまたは複数のリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する１つまたは複数の非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数の画素回路を駆動する休止駆動ステップを備え、
　前記休止駆動ステップは、前記リフレッシュフレーム期間および前記非リフレッシュフレーム期間のいずれにおいても、前記複数の画素回路のそれぞれにおいて前記発光制御トランジスタがオフ状態である期間内に、前記バイアス印加回路が前記第１端子において受け取る前記信号または前記電圧に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記複数の画素回路を駆動する、バイアス印加ステップを含む、駆動方法。
　前記休止駆動ステップは、
　　前記リフレッシュフレーム期間において所定の発光デューティで前記表示素子が発光するとともに前記非リフレッシュフレーム期間において所定の発光デューティで前記表示素子が発光するように前記発光制御トランジスタをオンおよびオフさせる発光制御ステップと、
　　前記リフレッシュフレーム期間において、前記発光制御トランジスタがオフ状態である期間内に、前記書込制御トランジスタと前記閾値補償トランジスタとがそれぞれ所定期間だけオン状態となるように、前記複数の画素回路を駆動するデータ書込ステップとを更に含み、
　前記バイアス印加ステップでは、前記リフレッシュフレーム期間において、前記複数の画素回路のそれぞれで、前記発光制御トランジスタがオフ状態に変化してから前記書込制御トランジスタがオン状態に変化するまでの期間の少なくとも一部を含むように設けられたバイアス期間の間、前記バイアス印加回路が、前記第１端子において受け取る前記信号または前記電圧に基づき前記バイアス電圧を前記駆動トランジスタの前記第１導通端子に印加するように、前記複数の画素回路が駆動される、請求項１４に記載の駆動方法。