WO2024157752A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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semiconductor device
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semiconductor element
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昂樹 中野
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/071—Connecting or disconnecting

Definitions

  • This disclosure relates to a semiconductor device.
  • the chip is mounted on one side of the lead frame and is electrically connected to the lead frame via a solder layer, which also fixes the chip in place.
  • One of the objectives of this disclosure is to provide a semiconductor device that is an improvement over conventional semiconductor devices.
  • one of the objectives of this disclosure is to provide a semiconductor device that can improve reliability against temperature cycles.
  • a semiconductor device provided by one aspect of the present disclosure includes a support member having a first surface, a semiconductor element having a second surface, and a bonding material.
  • the first surface or the second surface has a recess and a flat portion.
  • the bonding material is filled in the recess.
  • the first surface and the second surface are electrically bonded by the bonding material.
  • the above configuration makes it possible to improve reliability against temperature cycles.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure
  • FIG. 2 is a perspective view of the semiconductor device shown in FIG. 1 , with a sealing resin omitted.
  • 1 is a plan view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 4 is a cross-sectional view taken along line VV in FIG. 3.
  • 1 is a cross-sectional view showing a first modified example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 11 is a plan view showing a second modified example of the semiconductor device according to the first embodiment of the present disclosure.
  • 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 13 is a plan view showing a third modified example of the semiconductor device according to the first embodiment of the present disclosure.
  • 10 is a cross-sectional view taken along line XX of FIG. 9 , showing a third modified example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present disclosure.
  • First embodiment: 1 to 5 show a semiconductor device A10 according to a first embodiment of the present disclosure.
  • the semiconductor device A10 according to the present disclosure is of a type that is surface-mounted on an electrical circuit board of, for example, an automobile, electronic device, or the like.
  • the semiconductor device A10 includes a semiconductor element 1, a lead frame 2, a bonding material 3, a wire 4, and a sealing resin 5.
  • the wire 4 includes a first wire 41 and a second wire 42.
  • the semiconductor device according to the present disclosure is not limited to a configuration that includes the wire 4, and may include a conductive member formed, for example, using a metal plate material instead of the wire 4.
  • FIG. 1 is a perspective view of the semiconductor device A10.
  • FIG. 2 is a perspective view of FIG. 1 with the sealing resin 5 omitted.
  • FIG. 3 is a plan view of the semiconductor device A10.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 3.
  • FIG. 5 is a cross-sectional view taken along line V-V in FIG. 3. Note that the sealing resin 5 is shown through FIG. 3.
  • the thickness direction of the semiconductor device A10 is defined as the first direction z
  • the up-down direction in the plan view (FIG. 3) perpendicular to the first direction z is defined as the second direction x
  • the left-right direction in the plan view FIG.
  • the semiconductor element 1 is a circuit element made of semiconductor material, and is the core element of the function of the semiconductor device A10. Specific examples of the semiconductor element 1 are not limited in any way, and may be, for example, an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), a diode, etc. In this embodiment, the semiconductor element 1 is an IGBT (Insulated Gate Bipolar Transistor). As shown in FIG. 4, the semiconductor element 1 has a semiconductor element main surface 111 and a semiconductor element back surface 112.
  • the semiconductor element main surface 111 is the upper surface of the semiconductor element 1.
  • the semiconductor element back surface 112 is the lower surface of the semiconductor element 11.
  • the semiconductor element back surface 112 corresponds to the "second surface” of this disclosure.
  • the semiconductor element main surface 111 and the semiconductor element back surface 112 face in opposite directions to each other in the first direction z.
  • Part of the semiconductor element main surface 111 is a first electrode pad 113 and a second electrode pad 114.
  • the area of the first electrode pad 113 is smaller than the area of the second electrode pad 114.
  • the first electrode pad 113 is the gate electrode of the IGBT
  • the second electrode pad 114 is the emitter electrode of the IGBT.
  • the main part of the semiconductor element rear surface 112 is a third electrode pad 115.
  • the third electrode pad 115 is the collector electrode of the IGBT.
  • the semiconductor element 1 has a rectangular shape when viewed in the thickness direction (first direction z).
  • the dimensions of the semiconductor element 1 when viewed in the first direction z are 1 mm to 10 mm square.
  • the dimensions of the semiconductor element 1 in the thickness direction are 40 ⁇ m to 300 ⁇ m.
  • the lead frame 2 is a conductive member, and by being joined to the circuit board, forms a conductive path between the semiconductor device A10 and the circuit board.
  • the lead frame 2 is made of an alloy mainly composed of Cu. Note that a part of the surface may be plated in consideration of corrosion resistance, electrical conductivity, thermal conductivity, or joinability.
  • the lead frame 2 has a first lead 21, a second lead 22, and a third lead 23.
  • the first lead 21 corresponds to the "support member" in this disclosure.
  • the first lead 21 includes a first pad 211 (die pad), a first terminal 212, and an intermediate connection portion 213.
  • the material of the first lead 21 includes copper, nickel, iron, etc.
  • the first pad 211 has a pad main surface 211a and a pad back surface 211b.
  • the pad main surface 211a is the upper surface of the first pad 211.
  • the pad main surface 211a corresponds to the "first surface” of this disclosure.
  • the pad main surface 211a is the surface on which the semiconductor element 1 is mounted, and as shown in FIG. 4, the semiconductor element back surface 112 faces the pad main surface 211a.
  • the pad back surface 211b is the lower surface of the first pad 211. Both the pad main surface 211a and the pad back surface 211b are flat and face opposite each other in the first direction z.
  • the pad main surface 211a includes a first recess 215 and a first flat portion 216.
  • the first flat portion 216 is a flat portion, and in this embodiment, is perpendicular to the first direction z.
  • the first recess 215 is recessed in the first direction z from the first flat portion 216, and is an example of a "recess" in this disclosure.
  • the first recess 215 includes a first recess bottom surface 215a and a first recess circumferential surface 215b.
  • the first recess bottom surface 215a is the surface located at the deepest part in the depth direction (first direction z) of the first recess 215.
  • the first recess circumferential surface 215b is located between the first recess bottom surface 215a and the first flat portion 216.
  • the area of the first recess 215 in a plan view i.e., the area surrounded by the side where the first recess circumferential surface 215b and the first flat portion 216 intersect, is smaller than the area of the semiconductor element back surface 112.
  • the first recess 215 is contained within the semiconductor element 1.
  • a portion of the first flat portion 216 overlaps with the semiconductor element 1.
  • the first recess bottom surface 215a is assumed to be rectangular, but may be triangular, polygonal, circular, or other shapes.
  • the angle ⁇ between the first recess bottom surface 215a and the first recess circumferential surface 215b is approximately 45 degrees.
  • the depth of the first recess 215 is not particularly limited, but is approximately 10 ⁇ m to 650 ⁇ m. The thicker the first pad 211, the deeper the first recess 215 can be.
  • a pad through hole 211c is formed in the first pad 211, which extends from the pad main surface 211a to the pad back surface 211b.
  • the pad through hole 211c is spaced apart from the semiconductor element 1 when viewed in the thickness direction.
  • the pad through hole 211c is circular when viewed in the thickness direction, but the shape is not limited thereto.
  • the first terminal 212 extends along the second direction x and is partially exposed from the sealing resin 5.
  • the first terminal 212 is electrically connected to the third electrode pad 115 via the intermediate connecting portion 213, the first pad 211, and the bonding material 3.
  • the third electrode pad 115 is a collector electrode, and therefore the first terminal 212 is the collector terminal of the semiconductor device A1.
  • the intermediate connecting portion 213 is a portion that connects the first pad 211 and the first terminal 212. As shown in Figure 5, the positions of the first pad 211 and the first terminal 212 are different in the first direction z, and the first pad 211 is located lower than the first terminal 212 in Figure 5. Therefore, the intermediate connecting portion 213 is inclined with respect to the first pad 211 and the first terminal 212. The entire intermediate connecting portion 213 is covered with the sealing resin 5.
  • the second lead 22 is a member that is spaced apart from the first lead 21 and extends along the second direction x. In the third direction y, the second lead 22 is located on one side of the first terminal 212.
  • the second lead 22 includes a second pad 221 and a second terminal 222.
  • the second pad 221 is longer in the third direction y than the second terminal 222, and is entirely covered with the sealing resin 5. As shown in FIGS. 2 and 3, the first wire 41 is connected to the second pad 221.
  • the second terminal 222 extends along the second direction x and is partially exposed from the sealing resin 5.
  • the second terminal 222 is electrically connected to the first electrode pad 113 via the second pad 221 and the first wire 41.
  • the first electrode pad 113 is a gate electrode, and therefore the second terminal 222 is a gate terminal of the semiconductor device A1.
  • the third lead 23 is a member that is spaced apart from the first lead 21 and the second lead 22 and extends along the second direction x. In the third direction y, the third lead 23 is located on the opposite side of the first terminal 212 from the second lead 22.
  • the third lead 23 includes a third pad 231 and a third terminal 232.
  • the third pad 231 is a portion that is longer in the third direction y than the third pad 231 and is entirely covered with the sealing resin 5. As shown in FIGS. 2 and 3, a second wire 42 is connected to the third pad 231.
  • the third terminal 232 extends along the second direction x and is partially exposed from the sealing resin 5.
  • the third terminal 232 is electrically connected to the second electrode pad 114 via the third pad 231 and the second wire 42.
  • the second electrode pad 114 is an emitter electrode, and therefore the third terminal 232 is the emitter terminal of the semiconductor device A10.
  • the portions of the first terminal 212, the second terminal 222, and the third terminal 232 that are exposed from the sealing resin 5 may be covered with plating. By covering these with plating, corrosion resistance can be improved.
  • the bonding material 3 is a conductive material that is interposed between the semiconductor element 1 and the first pad 211 of the first lead 21.
  • the bonding material 3 includes a thick portion 31 and a thin portion 32.
  • the thick portion 31 fills the first recess 215.
  • the thin portion 32 is interposed between the back surface 112 of the semiconductor element and the first flat portion 216.
  • the thickness of the thick portion 31 is about 15 ⁇ m to 750 ⁇ m, and the thickness of the thin portion 32 is about 10 ⁇ m to 120 ⁇ m.
  • the thickness of the thick portion 31 is the sum of the thickness of the thin portion 32 and the depth of the first recess 215.
  • the bonding material 3 mounts the semiconductor element 1 on the first pad 211 and ensures electrical continuity between the third electrode pad 115 of the semiconductor element 1 and the first lead 21. Any conductive material such as solder or silver paste can be used as the bonding material 3.
  • the first wire 41 and the second wire 42 are made of the same metal and are conductive members.
  • the first wire 41 and the second wire 42 are made of Al (aluminum) or an Al alloy.
  • one end of the first wire 41 is bonded to the second pad 221, and the other end is bonded to the first electrode pad 113 on the semiconductor element main surface 111.
  • the first wire 41 provides electrical conductivity between the second pad 221 and the first electrode pad 113.
  • one end of the second wire 42 is bonded to the third pad 231, and the other end is bonded to the second electrode pad 114 on the semiconductor element main surface 111. Therefore, the second wire 42 provides electrical conductivity between the third pad 231 and the second electrode pad 114.
  • the sealing resin 5 is a member that covers a part of the lead frame 2, the semiconductor element 1, the first wire 41, and the second wire 42.
  • the sealing resin 5 is a thermosetting synthetic resin that has electrical insulation properties. In this embodiment, it is a black epoxy resin.
  • the sealing resin 5 has a resin main surface 51, a resin back surface 52, a pair of resin first side surfaces 53, and a pair of resin second side surfaces 54.
  • the resin main surface 51 is the upper surface of the sealing resin 5 shown in Figures 4 and 5.
  • the resin back surface 52 is the lower surface of the sealing resin 5 shown in Figures 4 and 5.
  • the resin main surface 51 and the resin back surface 52 face in opposite directions to each other in the first direction z.
  • the pair of resin first side surfaces 53 are surfaces formed at a distance from each other in the second direction x, as shown in FIG. 5.
  • the pair of resin first side surfaces 53 face opposite each other in the second direction x.
  • the upper end of the resin first side surface 53 shown in FIG. 5 is connected to the resin main surface 51, and the lower end of the resin first side surface 53 shown in FIG. 5 is connected to the resin back surface 52.
  • a portion of each of the first lead 21 (first terminal 212) and the second lead 22 (second terminal 222) is exposed from one of the resin first side surfaces 53.
  • the pair of resin second side surfaces 54 are surfaces formed at a distance in the third direction y as shown in FIG. 4.
  • the pair of resin second side surfaces 54 face opposite each other in the third direction y.
  • the upper end of the resin second side surface 54 shown in FIG. 4 is connected to the resin main surface 51, and the lower end of the resin second side surface 54 shown in FIG. 4 is connected to the resin back surface 52.
  • the sealing resin 5 has a pair of recesses 55 recessed into the sealing resin 5 from the upper portions of the pair of resin second side surfaces 54 shown in FIG. 1. Also, as shown in FIGS. 1 and 5, in the first direction z, the sealing resin 5 has a resin through hole 56 formed from the resin main surface 51 to the resin back surface 52. In this embodiment, the center of the resin through hole 56 is the same (or approximately the same) as the center of the pad through hole 211c. Also, the diameter of the resin through hole 56 is smaller than the diameter of the pad through hole 211c. In this embodiment, the hole walls of the pad through hole 211c are all covered with the sealing resin 5.
  • FIGS. 6 to 12 show modified examples and other embodiments of the present disclosure.
  • elements that are the same as or similar to those in the above-described embodiment are given the same reference numerals as in the above-described embodiment.
  • the configurations of the various parts in each modified example and each embodiment can be combined with each other as appropriate to the extent that no technical contradictions arise.
  • First Modification of First Embodiment 6 shows a first modified example of the semiconductor device A10.
  • the shape of the first recess 215 is different from that of the semiconductor device A10.
  • the angle between the first recess bottom surface 215a and the first recess circumferential surface 215b is approximately 90 degrees.
  • the volume of the bonding material 3 is increased, so the stress generated in the bonding material 3 is reduced.
  • the angle between the bottom surface 215a of the first recess and the peripheral surface 215b of the first recess is arbitrary.
  • Second Modification of First Embodiment shows a second modified example of the semiconductor device A10.
  • the configuration of the first recess 215 is different from that of the semiconductor device A10.
  • the first recess 215 includes a plurality of regions 217. Specifically, the plurality of regions 217 are separated from one another in a plan view, and a portion of the first flat portion 216 is present between each of the regions 217. There is no limitation on the number of the plurality of regions 217, and in the illustrated example, there are four. Correspondingly, the first recess 215 has four first recess bottom surfaces 215a. As can be seen from this modified example, the first recess 215 may be configured to include a plurality of regions 217 that are separated from one another. In the illustrated example, the shape of the regions 217 is rectangular, but other shapes are also possible. In FIG. 7, the four regions 217 are arranged in two rows and two columns, but the arrangement is also arbitrary.
  • the first recess 215 includes a region 217 and a plurality of regions 218.
  • the region 217 and the plurality of regions 218 are connected to each other.
  • the region 217 overlaps the semiconductor element back surface 112 and is contained within the semiconductor element back surface 112.
  • the plurality of regions 218 are arranged so as to overlap the four corners of the semiconductor element back surface 112.
  • the plurality of regions 218 are connected to the four corners of the region 217.
  • the thick portion 31 is filled in the region 217 and the region 218. That is, a portion of the region 218 overlaps the semiconductor element back surface 112 in a plan view, and another portion protrudes from the semiconductor element back surface 112.
  • the region 217 and the plurality of regions 218 are rectangular in a plan view, but the shape is arbitrary.
  • This modification also increases the volume of the bonding material 3, making it possible to reduce the stress in the bonding material 3 below the semiconductor element 1. Furthermore, according to the inventors' analysis, significant stress concentration was observed in the portions of the bonding material 3 located directly below the four corners of the semiconductor element 1. In this modification, multiple regions 218 exist at the four corners of the semiconductor element 1. For this reason, multiple thick portions 31 are arranged at the four corners of the semiconductor element 1. This makes it possible to more efficiently alleviate the stress concentration in the bonding material 3 at the four corners of the semiconductor element 1. Furthermore, a first flat portion 216 is provided in the areas other than the region 217 and the multiple regions 218. This makes it possible to properly support the semiconductor element 1.
  • FIG. 11 shows a semiconductor device according to the second embodiment of the present disclosure.
  • the semiconductor element back surface 112 includes a second recess 117 and a second flat portion 118.
  • the second flat portion 118 is a flat portion, and in this embodiment, is perpendicular to the first direction z.
  • the second recess 117 is recessed in the first direction z from the second flat portion 118, and is an example of a "recess" in this disclosure.
  • the second recess 117 includes a second recess bottom surface 117a and a second recess circumferential surface 117b.
  • the second recess bottom surface 117a is the surface located at the deepest part in the depth direction (first direction z) of the second recess 117.
  • the second recess circumferential surface 117b is located between the second recess bottom surface 117a and the second flat portion 118.
  • the second recess bottom surface 117a is assumed to be rectangular, but may be another shape such as a triangular shape, a polygonal shape, or a circle.
  • the angle formed by the second recess bottom surface 117a and the second recess circumferential surface 117b is arbitrary.
  • the depth of the second recess 117 is not particularly limited, but is about 1 ⁇ m to 230 ⁇ m. Note that the thicker the semiconductor element 1 is, the deeper the second recess 117 can be.
  • the thick portion 31 is filled in the second recess 117.
  • the thick portion 31 can be formed, so that the stress of the bonding material 3 can be relieved as in the first embodiment.
  • the recess in this disclosure may be provided on either the first surface or the second surface of the disclosure.
  • Third embodiment: 12 shows a semiconductor device according to a third embodiment of the present disclosure.
  • a semiconductor device A30 of this embodiment has a recess 8.
  • the recess 8 includes a first region 219 and a second region 119.
  • the pad main surface 211a includes a first flat portion 216 and the first region 219.
  • the semiconductor element back surface 112 includes a second flat portion 118 and the second region 119.
  • the first region 219 and the second region 119 overlap each other in a plan view.
  • the thick portion 31 fills the first region 219 and the second region 119.
  • the thick portion 31 can be formed, and the stress of the bonding material 3 can be relieved in the same manner as in the first embodiment.
  • the volume of the thick portion 31 can be increased, which is favorable for stress relief of the bonding material 3.
  • Appendix 1 a support member having a first surface; a semiconductor element having a second surface; A bonding material, At least one of the first surface and the second surface has a recess and a flat portion, The recess is recessed from the flat portion, The bonding material is filled in the recess, The first surface and the second surface are electrically connected by the bonding material.
  • the recess includes a recess bottom surface and a recess circumferential surface located between the recess bottom surface and the flat portion. 2.
  • Appendix 3. The bottom surface of the recess is rectangular in plan view. 3.
  • the recess includes a plurality of regions. 4. The semiconductor device according to claim 1 , Appendix 5. The bonding material includes a thick portion and a thin portion, The thick portion fills the recess. 5. The semiconductor device according to claim 1 . Appendix 6. The bonding material is solder. 6. The semiconductor device according to claim 1 . Appendix 7. The recess of the first surface is included in the semiconductor element in a plan view. 7. The semiconductor device according to claim 1 . Appendix 8. The recess of the first surface includes a region protruding from the semiconductor element in a plan view. 7. The semiconductor device according to claim 1 . Appendix 9. The recess includes a first region included in the first surface and a second region included in the second surface. 2. The semiconductor device according to claim 1.

Landscapes

  • Die Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体装置は、第１面を有する支持部材と、第２面を有する半導体素子と、接合材と、を有し、前記第１面は第１凹部及び平坦部を有し、前記接合材が前記第１凹部に充填されており、前記第１面と前記第２面が、前記接合材によって導通接合されている。

Description

半導体装置の製造方法および半導体装置
　本開示は、半導体装置に関する。
　チップは、リードフレームの一方の面に搭載され、半田層を介して前記リードフレームに電気的に接続され、チップの固定もこの半田層によって行われている。
特開２０１８－１４４９０号公報
　チップのサイズが大きい場合、温度サイクル試験にて半田クラック等意図しない現象が生じてしまい、熱抵抗が上昇してしまうということが懸念される。
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、温度サイクルに対する信頼性の向上を図ることができる半導体装置を提供することをその一の課題とする。
　本開示の一の側面によって提供される半導体装置は、第１面を有する支持部材と、第２面を有する半導体素子と、接合材と、を有する。前記第１面または前記第２面は凹部及び平坦部を有する。前記接合材が前記凹部に充填されている。前記第１面と前記第２面が、前記接合材によって導通接合されている。
　上記構成によれば、温度サイクルに対する信頼性の向上を図ることが可能である。
　本開示のその他の特徴および利点は、添付の図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態に係る半導体装置を示す斜視図である。 図１に示す半導体装置において、封止樹脂を省略した斜視図である。 本開示の第１実施形態に係る半導体装置を示す平面図である。 図３のＩＶ－ＩＶ線に沿う断面図である。 図３のＶ－Ｖ線に沿う断面図である。 本開示の第１実施形態に係る半導体装置の第１変形例を示す断面図である。 本開示の第１実施形態に係る半導体装置の第２変形例を示す平面図である。 本開示の第１実施形態に係る半導体装置の第２変形例を示す図７のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 本開示の第１実施形態に係る半導体装置の第３変形例を示す平面図である。 本開示の第１実施形態に係る半導体装置の第３変形例を示す図９のＸ－Ｘ線に沿う断面図である。 本開示の第２実施形態に係る半導体装置を示す断面図である。 本開示の第３実施形態に係る半導体装置を示す断面図である。
　以下、本開示の実施の形態について、図面を参照して具体的に説明する。
　第１実施形態：
　図１～図５は、本開示の第１実施形態に係る半導体装置Ａ１０を示している。本開示の半導体装置Ａ１０は、例えば、自動車、電子機器などの電装回路基板に表面実装される形式のものである。半導体装置Ａ１０は、半導体素子１、リードフレーム２、接合材３、ワイヤ４、および、封止樹脂５を備えている。ここで、ワイヤ４は、第１のワイヤ４１及び第２のワイヤ４２を含む。なお、本開示の半導体装置は、ワイヤ４を備える構成に限定されず、ワイヤ４に代えてたとえば金属板材料を用いて形成された導通部材を備える構成であってもよい。
　図１は、半導体装置Ａ１０の斜視図である。図２は、図１の斜視図において、封止樹脂５の図示を省略したものである。図３は、半導体装置Ａ１０の平面図である。図４は、図３のＩＶ－ＩＶ線に沿う断面図である。図５は、図３のＶ－Ｖ線に沿う断面図である。なお、図３においては、封止樹脂５を透過させている。理解の便宜上、例えば、半導体装置Ａ１０の厚さ方向を第１方向ｚ、第１方向ｚと直交する平面図（図３）の上下方向を第２方向ｘ、第１方向ｚおよび第２方向ｘと直交する平面図（図３）の左右方向を第３方向ｙとそれぞれ定義する。なお、以下の説明における「上下」の語句は、説明の便宜を図るために用いるものであり、本開示の半導体装置Ａ１０の設置姿勢を限定するものではない。
　半導体素子１は、半導体を材料とする回路素子であり、半導体装置Ａ１０の機能の中枢となる素子である。半導体素子１の具体例は何ら限定されず、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ダイオード等であってもよい。本実施形態においては、半導体素子１は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）である。半導体素子１は、図４に示すように、半導体素子主面１１１および半導体素子裏面１１２を有する。
　半導体素子主面１１１は、半導体素子１の上面である。半導体素子裏面１１２は、半導体素子１１の下面である。ここで、半導体素子裏面１１２が、本開示の「第２面」に相当する。半導体素子主面１１１および半導体素子裏面１１２は、第１方向ｚにおいて互いに反対側を向いている。
　半導体素子主面１１１の一部は、第１電極パッド１１３および第２電極パッド１１４である。第１電極パッド１１３の面積は、第２電極パッド１１４の面積よりも小とされている。本実施形態においては、第１電極パッド１１３は上記ＩＧＢＴのゲート電極であり、第２電極パッド１１４は上記ＩＧＢＴのエミッタ電極である。また、半導体素子裏面１１２の主たる部分は、第３電極パッド１１５である。本実施形態においては、第３電極パッド１１５は上記ＩＧＢＴのコレクタ電極である。
　半導体素子１は、厚さ方向視（第１方向ｚ視）において、矩形状をなす。本実施形態においては、半導体素子１は、第１方向ｚ視の寸法が１ｍｍ～１０ｍｍ角である。また、半導体素子１の厚さ方向寸法は、４０μｍ～３００μｍである。
　リードフレーム２は、導通性を有する部材であり、回路基板に接合されることにより、半導体装置Ａ１０と回路基板との導通経路を構成する。リードフレーム２は、Ｃｕを主成分とする合金からなる。なお、耐食性、導電性、熱伝導性、あるいは、接合性などを考慮して、表面の一部にめっきを施していてもよい。リードフレーム２は、第１リード２１、第２リード２２、および、第３リード２３を有する。ここで、第１リード２１が、本開示の「支持部材」に相当する。
　第１リード２１は、第１パッド２１１（ダイパッド）、第１端子２１２、および、中間連結部２１３を含む。第１リード２１の材質は、銅、ニッケル、鉄などを含む。
　第１パッド２１１は、パッド主面２１１ａおよびパッド裏面２１１ｂを有する。パッド主面２１１ａは、第１パッド２１１の上面である。ここで、パッド主面２１１aが、本開示の「第１面」に相当する。パッド主面２１１ａは、半導体素子１が搭載された面であり、図４に示すように、半導体素子裏面１１２がパッド主面２１１ａに向かい合っている。パッド裏面２１１ｂは、第１パッド２１１の下面である。パッド主面２１１ａおよびパッド裏面２１１ｂはともに、平坦であり、第１方向ｚにおいて互いに反対側を向いている。
　パッド主面２１１aは、第１凹部２１５及び第１平坦部２１６を含む。第１平坦部２１６は、平坦な部分であり、本実施形態においては、第１方向ｚと直交している。第１凹部２１５は、第１平坦部２１６から第１方向ｚに凹んでおり、本開示における「凹部」の一例である。第１凹部２１５は、第１凹部底面２１５aと第１凹部周面２１５bとを含む。第１凹部底面２１５ａは、第１凹部２１５の深さ方向（第１方向ｚ）において最も奥方に位置する面である。第１凹部周面２１５ｂは、第１凹部底面２１５ａと第１平坦部２１６との間に位置する。平面視における第１凹部２１５の面積、すなわち、第１凹部周面２１５bと第１平坦部２１６が交わる辺で囲まれる面積は、半導体素子裏面１１２の面積よりも小さい。平面視において、第１凹部２１５は、半導体素子１に内包されている。平面視において、第１平坦部２１６の一部は、半導体素子１に重なる。図３から理解されるように、第１凹部底面２１５aは、矩形状を想定するが、三角形状、多角形状、円形等の形状でもよい。第１凹部底面２１５aと第１凹部周面２１５bが成す角度αは約４５度である。第１凹部２１５の深さは特に限定されないが、１０μｍ～６５０μｍ程度である。なお、第１パッド２１１の厚さが厚いほど、第１凹部２１５も深くすることができる。
　また、第１パッド２１１には、パッド主面２１１ａからパッド裏面２１１ｂに至るパッド貫通孔２１１ｃが形成されている。パッド貫通孔２１１ｃは、厚さ方向視において、半導体素子１から離間している。本実施形態においては、パッド貫通孔２１１ｃは、厚さ方向視において、円形であるが、その形状は限定されない。
　第１端子２１２は、図１～図３に示すように、第２方向ｘに沿って延出し、かつ、一部が封止樹脂５から露出した部分である。第１端子２１２は、中間連結部２１３、第１パッド２１１および接合材３を介して第３電極パッド１１５に導通している。上記するように第３電極パッド１１５はコレクタ電極であるので、第１端子２１２は、半導体装置Ａ１のコレクタ端子である。
　中間連結部２１３は、図２および図３に示すように、第１パッド２１１と第１端子２１２とに繋がる部分である。図５に示すように、第１方向ｚにおいて、第１パッド２１１と第１端子２１２との位置が異なり、第１パッド２１１は、第１端子２１２よりも図５の下方に位置している。よって、中間連結部２１３は、第１パッド２１１および第１端子２１２に対して傾斜している。中間連結部２１３はすべて、封止樹脂５に覆われている。
　第２リード２２は、図１～図３に示すように、第１リード２１から離間して配置され、かつ、第２方向ｘに沿って延出する部材である。第３方向ｙにおいて、第２リード２２は、第１端子２１２の片側に位置している。第２リード２２は、第２パッド２２１および第２端子２２２を含む。
　第２パッド２２１は、図３に示すように、第３方向ｙの長さが第２端子２２２よりも長く、かつ、全体が封止樹脂５に覆われた部分である。図２および図３に示すように、第２パッド２２１には、第１のワイヤ４１が接続されている。
　第２端子２２２は、図１～図３に示すように、第２方向ｘに沿って延出し、かつ、一部が封止樹脂５から露出する部分である。第２端子２２２は、第２パッド２２１および第１のワイヤ４１を介して、第１電極パッド１１３に導通している。本実施形態においては、上記するように第１電極パッド１１３はゲート電極であるので、第２端子２２２は、半導体装置Ａ１のゲート端子である。
　第３リード２３は、図１～図３に示すように、第１リード２１および第２リード２２から離間して配置され、かつ、第２方向ｘに沿って延出する部材である。第３方向ｙにおいて、第３リード２３は、第１端子２１２に対して第２リード２２とは反対側に位置している。第３リード２３は、第３パッド２３１および第３端子２３２を含む。
　第３パッド２３１は、図３に示すように、第３方向ｙの長さが、第３パッド２３１よりも長く、かつ、全体が封止樹脂５に覆われた部分である。図２および図３に示すように、第３パッド２３１には、第２のワイヤ４２が接続されている。
　第３端子２３２は、図１～図３に示すように、第２方向ｘに沿って延出し、かつ、一部が封止樹脂５から露出する部分である。第３端子２３２は、第３パッド２３１および第２のワイヤ４２を介して、第２電極パッド１１４に導通している。本実施形態においては、上記するように第２電極パッド１１４はエミッタ電極であるので、第３端子２３２は、半導体装置Ａ１０のエミッタ端子である。
　なお、第１端子２１２、第２端子２２２、第３端子２３２の封止樹脂５から露出した部分をめっきで覆っておいてもよい。これらをめっきで覆っておくことで、耐食性を向上させることができる。
　接合材３は、図２および図４に示すように、半導体素子１と第１リード２１の第１パッド２１１との間に介在し、かつ、導電性を有する部材である。接合材３は厚肉部３１と薄肉部３２を含む。厚肉部３１は第１凹部２１５に充填されている。薄肉部３２は、半導体素子裏面１１２と第１平坦部２１６との間に介在している。厚肉部３１の厚さは１５μｍ～７５０μｍ程度、薄肉部３２の厚さは１０μｍ～１２０μｍ程度である。なお、厚肉部３１の厚さは、薄肉部３２の厚さに第１凹部２１５の深さを足した量となる。接合材３によって、半導体素子１が第１パッド２１１に搭載され、かつ、半導体素子１の第３電極パッド１１５と第１リード２１との導通が確保される。接合材３の材質は、半田や銀ペースト等、導電性のものであれば適宜採用可能である。
　第１のワイヤ４１および第２のワイヤ４２は、同一の金属からなり、導電性を有する部材である。本実施形態においては、第１のワイヤ４１および第２のワイヤ４２は、Ａｌ（アルミニウム）あるいはＡｌ合金からなる。
　第１のワイヤ４１は、図２および図３に示すように、一端が第２パッド２２１にボンディングされ、他端が半導体素子主面１１１の第１電極パッド１１３にボンディングされている。よって、第１のワイヤ４１は、第２パッド２２１と第１電極パッド１１３とを導通させている。
　第２のワイヤ４２は、図２および図３に示すように、一端が第３パッド２３１にボンディングされ、他端が半導体素子主面１１１の第２電極パッド１１４にボンディングされている。よって、第２のワイヤ４２は、第３パッド２３１と第２電極パッド１１４とを導通させている。
　封止樹脂５は、リードフレーム２の一部、半導体素子１、第１のワイヤ４１および第２のワイヤ４２を覆う部材である。封止樹脂５は電気絶縁性を有する熱硬化性の合成樹脂である。本実施形態においては、黒色のエポキシ樹脂である。封止樹脂５は、樹脂主面５１、樹脂裏面５２、一対の樹脂第１側面５３、および、一対の樹脂第２側面５４を有する。
　樹脂主面５１は、図４および図５に示す封止樹脂５の上面である。樹脂裏面５２は、図４および図５に示す封止樹脂５の下面である。樹脂主面５１および樹脂裏面５２は、第１方向ｚに対して互いに反対側を向いている。
　一対の樹脂第１側面５３は、図５に示すように、第２方向ｘに離間して形成された面である。一対の樹脂第１側面５３は、第２方向ｘにおいて互いに反対側を向いている。図５に示す樹脂第１側面５３の上端が樹脂主面５１に繋がり、図５に示す樹脂第１側面５３の下端が樹脂裏面５２に繋がっている。本実施形態においては、一方の樹脂第１側面５３から、第１リード２１（第１端子２１２）および第２リード２２（第２端子２２２）のそれぞれ一部が露出している。
　一対の樹脂第２側面５４は、図４に示すように第３方向ｙに離間して形成された面である。一対の樹脂第２側面５４は、第３方向ｙにおいて互いに反対側を向いている。図４に示す樹脂第２側面５４の上端が樹脂主面５１に繋がり、図４に示す樹脂第２側面５４の下端が樹脂裏面５２に繋がっている。
　封止樹脂５には、図１に示す一対の樹脂第２側面５４のそれぞれ上部から封止樹脂５の内部に窪む一対の凹部５５が形成されている。また、図１および図５に示すように、第１方向ｚにおいて、封止樹脂５には、樹脂主面５１から樹脂裏面５２に至る樹脂貫通孔５６が形成されている。本実施形態においては、樹脂貫通孔５６の中心は、パッド貫通孔２１１ｃの中心と同一（あるいは略同一）である。また、樹脂貫通孔５６の直径は、パッド貫通孔２１１ｃの直径よりも小である。本実施形態においては、パッド貫通孔２１１ｃの孔壁はすべて、封止樹脂５によって覆われている。
　次に、半導体装置Ａ1０の作用について説明する。
　本実施形態とは異なり、第１凹部２１５を有さない半導体装置に温度サイクルを与えられると、接合材３にクラックが生じることが懸念されていた。そこで、本実施形態の半導体装置Ａ１のように、リードフレーム２に第１凹部２１５を設けることにより接合材３の厚さを厚くした構成に温度サイクロを与えた解析を行った。その結果、第１凹部２１５を設けない場合と比べて、接合材３に生じる応力を低減させる効果が認められた。したがって、第１凹部２１５を設けることで、半田クラックの発生を抑制できることが明らかとなり、温度サイクルに対する信頼性を向上することができる。なお、接合材３の体積が大きい方がより効果を奏することが分かった。具体的には、第１凹部２１５の深さ及び第１凹部底面２１５aの面積は、大きいほうが応力低減の効果がより期待できる。第１凹部底面２１５aと第１凹部周面２１５bの成す角度αは、４５度よりも小さい方が、応力低減に有利である結果が得られた。
　図６～図１２は、本開示の変形例および他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。また、各変形例および各実施形態における各部の構成は、技術的な矛盾を生じない範囲において相互に適宜組み合わせ可能である。
　第１実施形態　第１変形例：
　図６は、半導体装置Ａ1０の第１変形例を示している。本変形例の半導体装置Ａ１１においては、第１凹部２１５の形状が、半導体装置Ａ1０と異なっている。
　本変形例においては、第１凹部底面２１５aと第１凹部周面２１５bが成す角度は、ほぼ９０度である。
　本変形例によっても、接合材３の体積は大きくなるので、接合材３に生じる応力が減少する。本変形例から理解されるように、第１凹部底面２１５aと第１凹部周面２１５ｂの成す角度は任意である。
　第１実施形態　第２変形例：
　図７、図８は、半導体装置Ａ1０の第２変形例を示している。本変形例の半導体装置Ａ1２においては、第１凹部２１５の構成が、半導体装置Ａ1０と異なっている。
　本変形例では、第１凹部２１５が複数の領域２１７を含む。具体的には、複数の領域２１７は、平面視において互いに離れており、互いの間それぞれに第１平坦部２１６の一部が存在する。複数の領域２１７の個数は何ら限定されず、図示された例においては、４つである。これに対応して、第１凹部２１５は、４つの第１凹部底面２１５aを有する。本変形例から分かるように、第１凹部２１５は、互いに離れた複数の領域２１７を含む構成であってもよい。図示された例では、領域２１７の形状は四角形だが、他の形状でもよい。図７では、４つの領域２１７が２行２列で配置されているが、配置についても任意である。
　第１実施形態　第３変形例：
　図９、図１０は、半導体装置Ａ1０の第３変形例を示している。本変形例の半導体装置Ａ1３においては、第１凹部２１５の形状が、半導体装置Ａ1０と異なっている。
　本変形例においては、第１凹部２１５が、領域２１７と複数の領域２１８とを含む。本変形例においては、領域２１７と複数の領域２１８とは、互いに繋がっている。平面視において、領域２１７は、半導体素子裏面１１２に重なり、半導体素子裏面１１２に内包されている。複数の領域２１８、は半導体素子裏面１１２の四隅に重なるように配置されている。複数の領域２１８は、領域２１７の四隅に繋がっている。この場合、厚肉部３１は領域２１７及び領域２１８に充填されている。すなわち、領域２１８は、平面視において一部が半導体素子裏面１１２とかさなり、他の部分が半導体素子裏面１１２からはみ出している。図９では、平面視において、領域２１７と複数の領域２１８は、矩形状だが、形状は任意である。
　本変形例によっても、接合材３の体積は大きくなるので、半導体素子１の下の接合材３の応力を減少させることが可能である。また、発明者らの解析によると、接合材３のうち半導体素子１の四隅の直下に位置する部分に、顕著な応力集中が認められた。本変形例においては、半導体素子１の四隅に、複数の領域２１８が存在する。このため、半導体素子１の四隅には、複数の厚肉部３１が配置されている。これにより、半導体素子１の四隅における接合材３の応力集中をより効率よく緩和することができる。また、領域２１７および複数の領域２１８以外の領域には、第１平坦部２１６が設けられている。これにより、半導体素子１を適切に支持することができる。
　第２実施形態：
　図１１は、本開示の第２実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ２０は、半導体素子裏面１１２が、第２凹部１１７及び第２平坦部１１８を含む。第２平坦部１１８は、平坦な部分であり、本実施形態においては、第１方向ｚと直交している。第２凹部１１７は、第２平坦部１１８から第１方向ｚに凹んでおり、本開示における「凹部」の一例である。第２凹部１１７は、第２凹部底面１１７aと第２凹部周面１１７bを含む。第２凹部底面１１７ａは、第２凹部１１７の深さ方向（第１方向ｚ）において最も奥方に位置する面である。第２凹部周面１１７ｂは、第２凹部底面１１７ａと第２平坦部１１８との間に位置する。第２凹部底面１１７aは矩形状を想定するが、三角形状、多角形状、円形等別の形状でもよい。第２凹部底面１１７aと第２凹部周面１１７bが成す角度は任意である。第２凹部１１７の深さは特に限定されないが、１μｍ～２３０μｍ程度である。なお、半導体素子１の厚さが厚いほど、第２凹部１１７も深くすることができる。厚肉部３１は、第２凹部１１７に充填されている。
　本実施形態においても、厚肉部３１を形成することができるので、第１実施形態と同様に接合材３の応力緩和を図ることができる。また、本実施形態から理解されるように、本開示における凹部は、本開示の第１面および第２面のいずれに設けられてもよい。
　第３実施形態：
　図１２は、本開示の第３実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ３０は、凹部８を有する。
　凹部８は、第１領域２１９と第２領域１１９とを含む。また、パッド主面２１１aは、第１平坦部２１６と第１領域２１９とを含む構成である。半導体素子裏面１１２は、第２平坦部１１８と第２領域１１９とを含む構成である。第１領域２１９と第２領域１１９とは、平面視において互いに重なっている。本実施形態においては、厚肉部３１は、第１領域２１９と第２領域１１９とに充填されている。
　本実施形態によっても、厚肉部３１を形成することができるので、第１実施形態と同様に接合材３の応力緩和を図ることができる。また、凹部８が、第１領域２１９と第２領域１１９とを含むことにより、厚肉部３１の体積を増大させることが可能であり、接合材３の応力緩和に好ましい。
　本開示は、以下の付記に係る実施形態を含む。
　付記１．
　第１面を有する支持部材と、
　第２面を有する半導体素子と、
　接合材と、を有し、
　前記第１面及び前記第２面の少なくとも一方に凹部及び平坦部を有し、
　前記凹部は前記平坦部から凹んでおり、
　前記接合材が前記凹部に充填されており、
　前記第１面と前記第２面が、前記接合材によって導通接合されている、
　半導体装置。
　付記２．
　前記凹部は、凹部底面と、前記凹部底面と前記平坦部との間に位置する凹部周面と、を含む、
　付記１に記載の半導体装置。
　付記３．
　前記凹部底面は、平面視において矩形状である、
　付記２に記載の半導体装置。
　付記４．
　前記凹部は、複数の領域を含む、
　付記１ないし３のいずれかに記載の半導体装置。
　付記５．
　前記接合材は、厚肉部と薄肉部とを含み、
　前記厚肉部は、前記凹部に充填されている、
　付記１ないし４のいずれかに記載の半導体装置。
　付記６．
　前記接合材は、半田である、
　付記１ないし５のいずれかに記載の半導体装置。
　付記７．
　前記第１面の前記凹部は、平面視において前記半導体素子に内包されている、
　付記１ないし６のいずれかに記載の半導体装置。
　付記８．
　前記第１面の前記凹部は、平面視において前記半導体素子からはみ出した領域を含む、
　付記１ないし６のいずれかに記載の半導体装置。
　付記９．
　前記凹部は、前記第１面に含まれる第１領域と、前記第２面に含まれる第２領域と、を含む、
　付記１に記載の半導体装置。
Ａ１，Ａ1０，Ａ１０，Ａ１１，Ａ1２，Ａ1３，Ａ２：半導体装置
１：半導体素子　　　２：リードフレーム
３：接合材　　　４：ワイヤ
５：封止樹脂　　　８：凹部
１１：半導体素子　　　２１：第１リード
２２：第２リード　　　２３：第３リード
３１：厚肉部　　　３２：薄肉部
４１：第１のワイヤ　　　４２：第２のワイヤ
５１：樹脂主面　　　５２：樹脂裏面
５３：樹脂第１側面　　　５４：樹脂第２側面
５５：凹部　　　５６：樹脂貫通孔
１１１：半導体素子主面　　　１１２：半導体素子裏面
１１３：第１電極パッド　　　１１４：第２電極パッド
１１５：第３電極パッド　　　１１７：第２凹部
１１７ａ：第２凹部底面　　　１１７a：第２凹部底面
１１７ｂ：第２凹部周面　　　１１７b：第２凹部周面
１１８：第２平坦部　　　１１９：第２領域
２１１：第１パッド　　　２１１a：パッド主面
２１１ａ：パッド主面　　　２１１ｂ：パッド裏面
２１１ｃ：パッド貫通孔　　　２１２：第１端子
２１３：中間連結部　　　２１５：第１凹部
２１５a：第１凹部底面　　　２１５ａ：第１凹部底面
２１５b：第１凹部周面　　　２１５ｂ：第１凹部周面
２１６：第１平坦部　　　２１７：領域
２１８：領域　　　２１９：第１領域
２２１：第２パッド　　　２２２：第２端子
２３１：第３パッド　　　２３２：第３端子
ｘ：第２方向　　　ｙ：第３方向
ｚ：第１方向　　　α：角度

Claims (9)

  1. 　第１面を有する支持部材と、
    　第２面を有する半導体素子と、
    　接合材と、を有し、
    　前記第１面及び前記第２面の少なくとも一方に凹部及び平坦部を有し、
    　前記凹部は前記平坦部から凹んでおり、
    　前記接合材が前記凹部に充填されており、
    　前記第１面と前記第２面が、前記接合材によって導通接合されている、
    　半導体装置。
  2. 　前記凹部は、凹部底面と、前記凹部底面と前記平坦部との間に位置する凹部周面と、を含む、
    　請求項１に記載の半導体装置。
  3. 　前記凹部底面は、平面視において矩形状である、
    　請求項２に記載の半導体装置。
  4. 　前記凹部は、複数の領域を含む、
    　請求項１ないし３のいずれかに記載の半導体装置。
  5. 　前記接合材は、厚肉部と薄肉部とを含み、
    　前記厚肉部は、前記凹部に充填されている、
    　請求項１ないし４のいずれかに記載の半導体装置。
  6. 　前記接合材は、半田である、
    　請求項１ないし５のいずれかに記載の半導体装置。
  7. 　前記第１面の前記凹部は、平面視において前記半導体素子に内包されている、
    　請求項１ないし６のいずれかに記載の半導体装置。
  8. 　前記第１面の前記凹部は、平面視において前記半導体素子からはみ出した領域を含む、
    　請求項１ないし６のいずれかに記載の半導体装置。
  9. 　前記凹部は、前記第１面に含まれる第１領域と、前記第２面に含まれる第２領域と、を含む、
    　請求項１に記載の半導体装置。
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JP2003168694A (ja) * 2001-12-03 2003-06-13 Mitsubishi Electric Corp 半導体パッケージ
JP2007096042A (ja) * 2005-09-29 2007-04-12 Rohm Co Ltd 半導体装置
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