WO2024121176A1 - Structure comprenant une couche d'arseniure de bore de haute conductivite thermique et procede de fabrication - Google Patents

Structure comprenant une couche d'arseniure de bore de haute conductivite thermique et procede de fabrication Download PDF

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    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate

Definitions

  • the invention relates to a semiconductor crystal of high thermal conductivity which can take the form of a substrate for applications in the semiconductor industry, in particular in the thermal management of semiconductor devices formed on such a substrate.
  • Heat dissipation is a primary issue in the electronics and semiconductor industry.
  • the high power and high density of integrated circuit components increase the temperature of electronic devices incorporating them, leading to overheating and failure.
  • thermal management In order to improve the reliability of these devices, it is necessary to quickly distribute and evacuate the heat generated in integrated circuits, an aspect of electronic devices known as thermal management.
  • boron arsenide (BAs) appeared attractive, with in particular a thermal conductivity theoretically evaluated at around 1400 W/m.K and measured experimentally around 1200 W/m.K, therefore much higher than conventionally used materials. in the field, such as copper which has a thermal conductivity of approximately 400 W/m.K.
  • boron arsenide is notoriously difficult to synthesize, and can only offer its maximum thermal conductivity in a perfect crystalline form, free of defects and impurities that scatter phonons in the material, drastically dropping its thermal conductivity to only a few hundred watts per meter per kelvin.
  • Fei Tian and Zhifeng Ren “High Thermal Conductivity in Boron Arsenide: From Prediction to Reality” in Angew. Chem. 2019, 131, 2-10.
  • boron arsenide in high quality crystalline form, preferably in a monocrystalline form, suitable for use in the development of electronic circuits, and in particular for the management thermal of these circuits. More specifically, it is particularly desirable to provide boron arsenide in the form of a substrate or a layer capable of being transferred to a substrate capable of accommodating a plurality of electronic circuits, such as a silicon wafer. 6”, 8”, or 12”.
  • a first object of the invention is to provide a structure for microelectronic applications consisting at least in part of a crystalline layer of boron arsenide of chemical formula BAs, of zinc-blende structure.
  • a second object is to provide a manufacturing process making it possible to obtain such a structure, suitable for accommodating a plurality of electronic circuits or already equipped with such circuits.
  • a first aspect of the invention is a structure for microelectronic applications, extending along an extension plane (xy), comprising a crystalline layer of boron arsenide BAs having two dimensions each of at least 2 cm in, respectively, two directions normal to each other and included in the extension plane.
  • An advantage of the structure according to the invention derives from the fact that it has very high thermal conductivity while having a geometry suitable for placing it in intimate contact with a plurality of electronic circuits in a collective manufacturing process compatible with conventional techniques manufacturing of the microelectronics industry.
  • this structure is able to effectively evacuate the heat produced by electronic circuits integrated on this structure or the heat produced by electronic circuits with which this structure is placed in intimate contact, and therefore to improve the reliability of these circuits. electronic.
  • the crystalline layer of boron arsenide BAs can be monocrystalline
  • the structure may further comprise a layer of polytype 3C silicon carbide in direct contact with the layer of boron arsenide BAs;
  • one of the crystalline layer of boron arsenide BAs and the layer of polytype 3C silicon carbide may comprise an implantation layer comprising hydrogen and/or helium;
  • the structure may include a temporary support attached to the crystalline layer of boron arsenide BAs;
  • the temporary support may be adhesive thermal tape
  • the structure may include a layer of stressful material between the temporary support and the crystalline layer of boron arsenide BAs;
  • the invention extends to an electronic device integrating the structure. According to additional non-limiting characteristics of the electronic device according to the invention, considered individually or in any technically feasible combination:
  • the electronic device may comprise a semiconductor substrate integrating at least one electronic circuit juxtaposed to the crystalline layer of boron arsenide BAs;
  • the crystalline layer of boron arsenide BAs can be assembled to the semiconductor substrate by direct bonding
  • the electronic device may comprise a transistor configured to comprise a channel forming in the crystalline layer of boron arsenide BAs.
  • a second aspect of the invention relates to the manufacture of a structure comprising a crystalline layer of boron arsenide of chemical formula BAs, so as to produce in a practical and economical manner layers of boron arsenide BAs of dimensions compatible with the industrial needs of the semiconductor industry.
  • a first aspect of the invention is a method of manufacturing a structure for microelectronic applications, comprising the steps of providing a layer of polytype 3C silicon carbide having a flat surface and of making growing a crystalline layer of boron arsenide BAs on the layer of silicon carbide, the layer (3C-SiC lay ) of silicon carbide and the crystalline layer of boron arsenide BAs having two dimensions each of at least 2 cm according, respectively, to two directions normal to each other and included in a plane of extension parallel to the flat surface of the silicon carbide layer
  • the process according to the invention is advantageous in that it makes it possible to obtain layers of boron arsenide BAs of large dimensions, of the order of a centimeter or tens of centimeters, by using techniques well mastered in the semiconductor industry.
  • This process makes it possible to envisage standardized and serial manufacturing of structures comprising layers of boron arsenide BAs capable of being integrated into an electronic circuit manufacturing process.
  • the dimensions of the layers obtained make it possible to envisage the collective manufacturing of a plurality of semiconductor circuits on the same layer of boron arsenide BAs obtained according to the process of the invention.
  • the method may further comprise the formation of a detachment layer and the detachment, at the level of the detachment layer, of at least part of the crystalline layer of boron arsenide BAs with respect to at least part of the silicon carbide layer;
  • the formation of the detachment layer may include a step of introducing a light species into the silicon carbide layer so as to define a weakening plane there before the step of growing the crystalline arsenide layer boron BAs, then heat treatment to fracture the silicon carbide layer into two parts at the weakening plane;
  • the step of growing the crystalline layer of boron arsenide BAs on the silicon carbide layer can be carried out at a temperature below 850°C;
  • the crystalline layer of boron arsenide BAs can be grown to a thickness of between 100 ⁇ m and 2000 ⁇ m;
  • the formation of the detachment layer may include a step of introducing a light species into the crystalline layer of boron arsenide BAs so as to define a plane of weakening there, then a thermal fracture treatment of the layer of boron arsenide BAs in two parts at this plane of embrittlement;
  • the crystalline layer of boron arsenide BAs can be grown to a thickness of between 0.5 ⁇ m and 5 ⁇ m;
  • the formation of the detachment layer may include a step of covering the silicon carbide substrate with a layer (vdW lay ) of van der Waals material before the step of growing the crystalline layer of boron arsenide BAs ;
  • the van der Waals material layer may comprise a graphene layer
  • the method may further comprise a step of detaching the layer of boron arsenide BAs from the layer of silicon carbide by traction applied to an intermediate support attached to the layer of boron arsenide BAs.
  • the invention extends to a method of manufacturing a microelectronic circuit, comprising the method of manufacturing a structure described above, and further comprising the steps of assembling the crystalline layer of boron arsenide BAs to a semiconductor substrate on which a plurality of electronic circuits are integrated and a step of separating the electronic circuits from each other after the assembly step.
  • a difficulty in growing crystals, and therefore crystal layers, of boron arsenide BAs is that we do not have a substrate that can serve as a seed for the crystalline growth of this material in the form of thin layers or wafers usable as such for the integration of electronic circuits. Indeed, until now, seeds of micrometric sizes are usually used, leading to the slow growth of crystals of uncontrolled geometries.
  • the applicant has realized that a material known but little used in the semiconductor industry has crystalline parameters compatible with those of boron arsenide and can therefore serve as a basis for its crystal growth: this is the polytype 3C silicon carbide, also called ⁇ -SiC or 3C-SiC, sphalerite type.
  • the lattice parameter of 3C-SiC is 4.3596 ⁇ , sufficiently close to the lattice parameter of 4.777 ⁇ of BAs to serve as a seed for crystal growth.
  • This material can, for example, be manufactured by growth on a monocrystalline Si silicon substrate with a (001) crystalline orientation, typically in the form of generally circular wafers, or wafers in English terminology, in dimensions compatible with conventional manufacturing processes. semiconductor industry, for example 6 inches, 8 inches, 12 inches, or even 300 mm. Indeed, thanks to the good compatibility of 3C-SiC with Si, in particular with regard to their thermal expansion coefficients, respectively 3.8 10 -6 K -1 and 2.6 10 -6 K -1 , it is easy to increase the sizes of the substrates of the 3C-SiC/Si composite structures.
  • wafers can be made up of disc-shaped insulating or semiconductor substrates, with two opposing surfaces that are substantially parallel and flat, as well as a notch or a flat area on the periphery, serving as a reference for the crystal orientation of the substrate if applicable.
  • a first embodiment of the invention is illustrated by the .
  • (A) represents an intermediate Struct inter structure obtained by a process comprising the steps detailed below.
  • a 3C-SiC lay layer of 3C-SiC is grown using conventional heteroepitaxy methods to a thickness of between 0.3 and 5 ⁇ m, preferably between 0.5 and 1.5 ⁇ m for example by CVD or MOCVD, respectively Chemical Vapor Deposition and Metalorganic Chemical Vapor Deposition in English terminology.
  • BAs layer lay crystalline boron arsenide of chemical formula BAs by an MOCVD method at atmospheric pressure using boron precursor gases such as diborane B 2 H 6 or triethylboron B(C 2 H 5 ) 3 evaporated in hydrogen and arsine (AsH 3 ) or TertiaryButylArsine (TBAs) or TrimethylArsenic (TMAs), hydrogen being used as carrier gas at reduced pressure and at a growth temperature of between 450°C and 800°C, preferably between 500°C and 750°C.
  • boron precursor gases such as diborane B 2 H 6 or triethylboron B(C 2 H 5 ) 3 evaporated in hydrogen and arsine (AsH 3 ) or TertiaryButylArsine (TBAs) or TrimethylArsenic (TMAs)
  • iodine I 2 capable of reversibly forming boron triiodide BI 3 with boron in elemental form B as with boron arsenide BAs, and in the same way capable of forming arsenic triiodide AsI 3 .
  • ammonium iodide NH 4 I and tellurium tetraiodide TeI 4 can be used as a carrier agent.
  • a thickness makes it possible to obtain a layer of BAs which will be self-supporting: it will not require the use of a temporary support for its handling.
  • An advantage of this process compared to the methods of the prior art lies in the use of a layer of 3C-SiC epitaxied on a silicon substrate as seed, which makes it possible to obtain layers of crystalline BAs and preferably monocrystalline with relatively large surfaces, for example using a silicon wafer of 6 inches, 8 inches, 12 inches, i.e. 150 mm, 200 mm or even 300 mm in diameter respectively, as the surface for forming the 3C-SiC layer .
  • crystalline layers of boron arsenide having a dimension of at least 2 cm in a given direction, and more, depending on the size of the substrate used, for example 4 inches, 6 inches, 8 inches, 12 inches, 100 mm, 150 mm, 200 mm or even 300 mm respectively if wafers of these diameters are used, the shape of the 3C-SiC layer not being limited to the typical circular shape of a semiconductor substrate wafer.
  • the crystalline layers of boron arsenide according to the invention can also have a flat surface having an area greater than 1 cm 2 , preferably greater than 10 cm 2 , even preferably greater than 100 cm 2 .
  • the crystalline layers of boron arsenide according to the invention can also have a flat surface in which a circle with a diameter greater than 2 cm, preferably greater than 5 cm, preferably greater than 10 cm is inscribed.
  • the BAs lay layer it is desirable to be able to detach the BAs lay layer from the Sprt support, for example by implementing the Smart Cut TM process.
  • the 3C-SiCl ay layer by introducing one or more light species such as hydrogen or helium.
  • This introduction can correspond to an implantation of hydrogen, that is to say, an ion bombardment of hydrogen through a flat face of the 3C-SiCl ay layer. This face can optionally be provided with a protective layer formed before the ion bombardment, which can possibly be removed after it.
  • the hydrogen ions H + implanted form an Imp implantation layer within the 3C-SiCl ay layer and aim to form a weakening plane Frgl SiC defined by this implantation layer and dividing the 3C-SiCl ay layer into two parts, one on the support side, the other on the side of the BAsl ay layer which will be separated from the support at the level of this weakening plane at a later stage.
  • the Imp implantation layer as a detachment layer of the BAsl ay layer with respect to its Sprt support and part of the 3C-SiCl ay layer.
  • the dose of the implanted species and the implantation energy are chosen according to the thickness of the layer that we wish to transfer.
  • the 3C-SiCl ay layer we can choose to implant a dose of hydrogen between 10 16 and 5.10 17 at/cm2 with an energy between 30 and 300 keV to define a weakening plane at a depth of the order of 200 to 2000 nm.
  • the step of detaching the Sprt support is carried out by fracture at the level of the weakening plane Frgl SiC , which can be caused by application to the intermediate structure Struct inter of a heat treatment in a temperature range between 850 ° C to 920 °C, preferably between 900°C and 920°C, to allow the detachment of the BAs lay layer while avoiding a phase change from the BAs layer to a B 12 As 6 layer. Furthermore, it is preferable to carry out this heat treatment in an atmosphere with an overpressure of arsenic (AsH 3 , TBAs, TMAs) in order to avoid desorption of the arsenic. As a replacement or in addition to the heat treatment, this step may include the application of a blade or a jet of gaseous or liquid fluid, or any other force of a mechanical nature at the level of the Frgl SiC weakening plane.
  • the step of detaching part of the donor substrate can be replaced by a step of mechanical-chemical thinning of the Sprt support and, possibly, of all or part of the 3C-SiC lay layer.
  • any type of finishing treatment can be applied to the Struct structure thus formed making it possible to conform the BAs lay layer to specifications. thickness, thickness uniformity, roughness, crystal quality or any other type of specifications.
  • the Struct structure consists of the BAs lay crystalline layer of boron arsenide and part of the 3C-SiC layer having served for its growth as a seed crystal. It is of course possible to completely eliminate the 3C-SiC layer, for example by mechanical-chemical thinning, in which case the Struct structure consists only of the crystalline BAs lay layer of boron arsenide.
  • the example taken for this embodiment consists of a layer of BAs with a thickness of between 200 and 1000 ⁇ m. Alternatively, this thickness could be between 0.5 and 2000 ⁇ m.
  • a thick layer is self-supporting, a thin layer may have a certain flexibility during handling, depending on its lateral dimensions, and may therefore need to be directly assembled to a definitive support or to be assembled to a flexible or rigid auxiliary support temporarily, to facilitate its handling.
  • Such a scenario will be dealt with in the following embodiments, in particular the second and the fourth, which can be combined with this first embodiment.
  • the crystalline BAs lay layer of boron arsenide finally obtained reproduces the shape and dimensions of the 3C-SiC layer which served as the seed for its growth, and which itself reproduces, where appropriate, the shape and dimensions of the silicon substrate which served as the basis for its formation. It is practical and appropriate to use a substantially circular shaped silicon wafer widely available from semiconductor material suppliers; but any type of support capable of growing the 3C-SiC layer is suitable, whether it is a portion of a silicon substrate or any other material of arbitrary shape, preferably extending in a plane so as to grow a layer of BAs having a planar geometric configuration suitable for use in the semiconductor industry.
  • the layer obtained according to the invention can for example characterize the layer obtained according to the invention as forming a plate, that is to say as an element having two dimensions in two directions normal to each other located in the same plane of extension which are each at least ten times, preferably at least a hundred times, more preferably at least 1000 times and, even more preferably at least 10,000 times greater than a thickness of this element, thickness considered as a dimension of this element in a direction perpendicular to said plane or to said two directions normal to each other.
  • This perpendicular direction is also perpendicular to a flat surface of the 3C-SiC layer and to a flat surface of its substrate, the silicon wafer in the present example.
  • these two dimensions are each preferably greater than 2 cm, more preferably greater than 5 cm, even more preferably greater than 10 cm.
  • the BAs layer is thinner than in the first mode, with a thickness of between 0.5 and 5 ⁇ m, preferably 1 to 2 ⁇ m.
  • the fracture plane for separation of the BAs lay layer from the Sprt support is not defined in the 3C-SiC lay layer but in the BAs lay layer itself, it is then designated as Frgl BAs on the , so that the fracture, caused as explained in the first embodiment, occurs within the BAs lay layer and only a BAs splt.lay part of this layer will ultimately be preserved, as illustrated in (B) of the .
  • the Imp implantation layer of the first embodiment is this time formed in the BAs lay layer, this time as a detachment layer of only part (the BAs splt.lay part defined below) of the BAsl ay layer opposite the BAs lay layer of the support.
  • the BAs lay layer is assembled on the rear face of a semiconductor substrate Sub on a front face of which is integrated a plurality of electronic circuits Crct, before the step of detaching the support Sprt, which makes it possible to avoid the difficulties associated with handling a layer of this thickness, which is generally flexible and fragile.
  • These circuits are intended to be separated from each other during a so-called “dicing” step consisting of separating different electronic circuits formed on a common support from each other.
  • the electronic circuit comprises a transistor whose channel is formed in the volume of the semiconductor substrate, which can be made up of a wafer of semiconductor material or a layer of semiconductor material supported by a support, as in the case of an SOI type structure.
  • the Sub semiconductor substrate on which the circuits are integrated is thinned by its rear face, for example to less than 300 ⁇ m, preferably 200 ⁇ m, so as to promote thermal evacuation.
  • the semiconductor substrate may consist of any semiconductor material usually used in the semiconductor industry, such as a silicon wafer, optionally of crystalline orientation (100).
  • SOI Silicon on Insulator
  • the circuits are manufactured on an SOI (Silicon on Insulator) type substrate comprising a semiconductor layer supported by a base substrate via an electrically insulating layer, it is also possible to chemically eliminate the entire base substrate and selectively stop the chemical attack on the electrically insulating layer.
  • the BAs lay layer can be assembled to the Sub substrate of the electronic Crct circuits using an adhesive substance that is a good conductor of heat, comprising for example silver.
  • assembly can be carried out by means of direct bonding by bringing into intimate contact at an interface between one face of the BAs layer and the rear face of the semiconductor substrate Sub.
  • the free face of the BAs lay layer and the rear face of the Sub substrate can be prepared in such a way as to allow direct bonding by placing them in intimate contact, by molecular adhesion for example. It is thus possible to form a dielectric layer such as silicon dioxide (not shown here) on one or other of the faces to be contacted of the Crct circuit and the BAs lay layer, or both, in order to facilitate the assembly.
  • the surfaces to be adhered to each other are placed in intimate contact to promote the development of molecular bonds, for example of the van der Waals type or covalent.
  • the assembly of the two bodies is then obtained without the use of an adhesive.
  • the assembly process may include the application of a low temperature heat treatment (for example between 50°C and 300°C, typically 100°C) making it possible to reinforce the bonding energy.
  • a BAs splt.lay part of the BAs lay layer remains attached to the Crct circuit, as illustrated in (B) of the .
  • An advantage of using direct adhesion is to avoid the formation of an adhesive layer between the Crct circuit and the BAs splt.lay layer, which is less conductive than the latter. If this solution is not practicable, for technical or economic reasons, we can of course implement an adhesive layer even if this is not the most optimal technical solution from the point of view of heat exchange.
  • the BAs layer alternatively to assembling the BAs layer on an electronic circuit, it is possible to assemble the BAs layer to a rigid support such as a wafer of semiconductor material or to a flexible support such as a ribbon thermal adhesive, as will be seen in the case of the fourth embodiment illustrated by the . It is also possible to assemble the BAs layer on the front face of the semiconductor substrate rather than on its rear face.
  • the example taken for this embodiment consists of a layer of BAs with a thickness of between 0.5 and 5 ⁇ m. Alternatively, this thickness could be between 0.5 and 2 ⁇ m.
  • FIG. 1 There illustrates a third embodiment of forming a Struct structure in the form of a BA wafer.
  • this third embodiment is based on 2DLT technology, or 2D material-based Layer Transfer in English terminology.
  • This is a technology developed to produce elements such as single crystal layers, thin films or even more complex structures, in a form detached from the substrate on which they were formed.
  • a material called 2D van der Waals material (2D because it is essentially two-dimensional) is interposed between the element considered and its substrate, allowing subsequent detachment.
  • the van der Waals material is used to separate a layer of BAs from a substrate on which it was grown.
  • a layer of material called van der Waals material is formed on a 3C-SiC lay layer of 3C-SiC carried by a Sprt support.
  • a van der Waals material is defined as a material made up of atoms strongly bonded to each other by covalent or ionic bonds only in the plane of formation of the material, without strong bonds perpendicular to this plane. From a practical point of view, one or more layers of graphene or 2D material can thus be used, preferably a monolayer, to remove a structure formed on top of the graphene layer from the support located beneath it, as detailed for example by Celesta Chang et al. in “Remote Epitaxy”, Nature Methods, June 2022, or in document WO 2017/044577 A1.
  • the intermediate Struct inter structure shown in (A) of the is formed to include, in this order, a Sprt support, such as single crystal silicon, a 3C-SiC lay layer of 3C-SiC, a vdW lay layer of van der Waals material such as a graphene layer, a layer BAs lay from BaS, and a temporary Temp Sprt support such as adhesive thermal tape.
  • a Stres lay layer of material involving strong mechanical stress such as nickel or copper facilitating subsequent detachment at the level of the vdW lay layer can be interposed between the layer of BAs and the temporary support, as illustrated by the .
  • a layer of BAs sufficiently thick to be self-supporting, of thickness similar to that of the layer of the first embodiment.
  • the graphene layer can be obtained for example by a wet transfer method of a layer obtained by CVD on a catalytic metal substrate or by graphitic transformation of the SiC layer by sublimation of silicon. It should be noted that the crystal pattern of the 3C-SiC layer is capable of guiding the crystal growth of the BAs layer through the graphene layer when it is sufficiently thin, preferably from 1 to less than 10, preferably from 1 to 3 sheets of graphene.
  • (B) the result of the simple traction of the temporary support: the BAs lay layer was detached from the support at the level of the vdW lay layer then the temporary support was detached by application of heat if it is adhesive thermal tape, and the Stres lay layer was chemically removed in a conventional manner.
  • the self-supporting BAs lay layer then forms the Struct structure by itself. It is possible to leave the Stres lay layer on the BAs lay layer, depending on the applications targeted by the practitioner.
  • the vdW lay layer is considered as a detachment layer of the BAsl ay layer of its Sprt support and of the 3C-SiC lay layer of 3C-SiC.
  • a reduced thickness of BAs is grown on the graphene layer, between 0.5 and 5 ⁇ m, preferably 1 to 2 ⁇ m, so that the BAs lay layer is not self-supporting. , or is too fragile to be easily handled alone, without auxiliary support.
  • the BAs lay layer of BAs is supported by the Temp Sprt temporary support.
  • FIG. 1 There illustrates an implementation of the BAs lay layer assembled with a temporary support as illustrated in (B) of the .
  • This embodiment can be described as a combination of the second embodiment for the aspects linked to the assembly of the BAs lay layer to electronic circuits C rct with the fourth embodiment for the aspects linked to obtaining a layer of BAs attached to a temporary support and to the third embodiment for the aspect concerning the elimination of the temporary support and the Stres lay layer.
  • one or other of the assembly techniques mentioned in the second embodiment can be applied to assemble the BAs lay layer of the fourth embodiment to one or more Crct electronic circuits integrated into a substrate semiconductor Sub, the contacting of the Bas lay layer taking place while this layer is manipulated via its temporary support Temp Sprt as illustrated in (A) of the , this support and the Stres lay layer being removed after assembly with the electronic circuit, so as to obtain the Dev device illustrated in (B) of the .
  • the BAs lay layer is assembled on the front face of the semiconductor substrate Sub, that is to say on the face on which the electronic Crct circuits are integrated.
  • the second embodiment after assembly, it is possible to carry out a step of separating the electronic circuits from each other during an operation known in the microelectronics industry under the name "dicing" in English terminology. .
  • the BAs lay-n layer can be separated from the intermediate structure. Subsequently, the layer of van der Waals material vdWlay-n is removed, then a new layer of stressful material is deposited on the BAs lay-(n-1) layer then exposed and a new temporary support is attached to it. The process is then repeated until the n layers of BAs have been removed from the intermediate structure and form as many BAs structures in the form of platelets. This process is advantageous in that it allows greater productivity during the manufacture of BA wafers.
  • the layers of BAs can be separated from their respective temporary supports and cleaned of their layers of stressful material. This option is suitable when the lay-x BAs layers are thick enough to be self-supporting. Alternatively, when the layers are too thin to be easily manipulated, they can be kept attached to their temporary support, as for the case illustrated in (B) of the .
  • an application of the BAs layers described in the preceding modes of claim is in the heat evacuation of integrated electronic circuits.
  • an integrated electronic circuit is equipped with a heat sink or heat sink, possibly equipped with heat evacuation fins, in order to limit the heating of this electronic circuit during its operation by evacuating the heat that 'he produces.
  • a BAs lay layer of BAs obtained according to any one of the embodiments described above, as illustrated by the .
  • the advantage is to allow heat to be evacuated as close as possible to the circuit and to limit the appearance of hot spots, heat islands located on the surface of the circuit.
  • the high thermal conductivity of the BAs layer and its proximity to the circuit considerably improve the efficiency of heat removal from an electronic circuit compared to known solutions.
  • the BAs lay layer can be located on the rear face or on the front face of a Chip integrated circuit and be fixed there by direct bonding (without adding a layer of intermediate adhesive material) or by means of an adhesive, preferably a good conductor of heat. Direct bonding is preferable in order to ensure intimate contact between the BAs and the electronic circuit and to promote thermal exchange between the circuit and the BAs layer.
  • An adhesive, even a relatively good conductor of heat, will represent a thermal barrier taken in comparison with the crystalline layer of BAs according to the invention, a better conductor of heat.
  • the present embodiment consists of taking advantage of the semiconductor characteristics of the BAs, which is a III-V type semiconductor, by integrating a Dev device comprising an electronic circuit comprising at least one transistor configured so as to comprise a channel forming in a layer of BAs formed according to any of the processes described above, as illustrated by the with a transistor Tr integrated on a BAs lay layer of BAs according to any one of the preceding embodiments.
  • the transistor Tr comprises a source S, a drain D and a gate G which can be formed of metals, two Dop doping zones surrounding the gate, formed superficially in the volume of the BAs lay layer and in electrical contact respectively with the source and drain, and a channel formation zone Ch located between the two doping zones, superficially in the volume of the BAs lay layer, a dielectric layer Diel insulating the gate from this channel formation zone.

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Abstract

Structure (Struct) pour applications microélectroniques, s'étendant selon un plan d'extension, comprenant une couche (BAslay) cristalline d'arséniure de bore BaS présentant deux dimensions chacune d'au moins 2 cm selon, respectivement, deux directions normales l'une à l'autre et comprises dans le plan d'extension.

Description

STRUCTURE COMPRENANT UNE COUCHE D’ARSENIURE DE BORE DE HAUTE CONDUCTIVITE THERMIQUE ET PROCEDE DE FABRICATION DOMAINE TECHNIQUE DE L’INVENTION
L'invention porte sur un cristal semiconducteur de haute conductivité thermique pouvant prendre la forme d’un substrat en vue d’applications dans l’industrie des semiconducteurs, en particulier dans la gestion thermique de dispositifs semiconducteurs formés sur un tel substrat.
ARRIERE PLAN TECHNOLOGIQUE
La dissipation de la chaleur est une question primordiale dans l'industrie de l'électronique et des semi-conducteurs. La puissance élevée et la haute densité des composants des circuits intégrés augmentent la température des appareils électroniques les incorporant, ce qui entraîne une surchauffe et des défaillances. Afin d’améliorer la fiabilité de ces appareils, il est nécessaire de répartir et d’évacuer rapidement la chaleur générée dans les circuits intégrés, aspect des dispositifs électronique connu sous la désignation de gestion thermique, ou « thermal management » en terminologie anglaise.
Des matériaux de hautes conductivités thermiques sont proposées pour évacuer la chaleur produite par les circuits intégrés. On peut citer en particulier le nitrure d'aluminium (AlN) et le carbure de silicium (SiC), de conductivités thermiques respectives d’environ 285 W/m.K et 300 W/m.K, insuffisantes une gestion thermique satisfaisante. Le diamant a une conductivité thermique élevée d'environ 2000 W/m.K mais souffre de son coût élevé et de sa difficulté de mise en œuvre dans des dispositifs intégrés.
Dans ce contexte, les caractéristiques thermiques de l’arséniure de bore (BAs) sont apparues attrayantes, avec en particulier une conductivité thermique évaluée théoriquement à environ 1400 W/m.K et mesurée expérimentalement vers 1200 W/m.K, donc bien supérieure aux matériaux conventionnellement utilisés dans le domaine, tel que le cuivre qui présente une conductivité thermique d’environ 400 W/m.K.
Cependant, l’arséniure de bore est notoirement difficile à synthétiser, et ne peut offrir sa conductivité thermique maximale que sous une forme cristalline parfaite, exempte de défauts et d’impuretés qui diffusent les phonons dans le matériau, faisant drastiquement chuter sa conductivité thermique à seulement quelques centaines de watts par mètre et par kelvin. A ce sujet, on peut consulter la publication de de Fei Tian et Zhifeng Ren, « High Thermal Conductivity in Boron Arsenide : From Prediction to Reality » dans Angew. Chem. 2019, 131, 2-10.
Le document US 2021/0035885 A1 décrit un circuit intégré disposé dans ou sur un substrat de BAs ainsi qu’un procédé de croissance cristalline d’un monocristal de BAs. Le procédé de croissance du BAs met en œuvre une technique de transport chimique en phase vapeur en présence d’un monocristal de phosphure de bore BP utilisé comme germe cristallin, à des températures d’environ 1000°C pour des périodes réactionnelles dans un tube de quartz scellé s’étendant sur 5 semaines, périodes répétés jusqu’à obtention de cristaux de BAs de haute qualité présentant des conductivités thermiques pouvant atteindre 1300 W/m.K à température ambiante.
Le document US 2021/0269318 A1 décrit un procédé similaire, avec une première réaction de transport chimique en phase vapeur dans un tube de quartz en utilisant des monocristaux de BAs de tailles micrométriques comme germes cristallins, à des températures d’environ 800°C pour 2 semaines, suivie d’une deuxième réaction similaire à la première en utilisant les cristaux de meilleure qualités obtenus suite à la première réaction comme germes cristallins, pour obtenir des cristaux de BAs de tailles millimétriques.
Nous constatons qu’il existe un besoin fort de fournir de l’arséniure de bore sous forme cristalline de haute qualité, préférablement sous une forme monocristalline, apte à être utilisée en vue de l’élaboration de circuits électroniques, et en particulier pour la gestion thermique de ces circuits. Plus spécifiquement, il est particulièrement souhaitable de fournir de l’arséniure de bore sous forme d’un substrat ou d’une couche apte à être transférée sur un substrat susceptible d’accueillir une pluralité de circuits électroniques, tel qu’une plaquette de silicium de 6”, 8”, ou 12”.
Un premier objet de l’invention est de fournir une structure pour applications microélectroniques constituée au moins en partie d’une couche cristalline d’arséniure de bore de formule chimique BAs, de structure zinc-blende. Un second objet est de fournir un procédé de fabrication permettant d’obtenir d’une telle structure, apte à l’accueil d’une pluralité de circuits électroniques ou déjà munie de tels circuits.
En vue de la réalisation de ce but, un premier aspect de l’invention est une structure pour applications microélectroniques, s’étendant selon un plan d’extension (xy), comprenant une couche cristalline d’arséniure de bore BAs présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans le plan d’extension.
Un avantage de la structure selon l’invention dérive du fait qu’elle possède une très forte conductivité thermique tout en présentant une géométrie apte à sa mise en contact intime avec une pluralité de circuits électroniques dans un procédé de fabrication collectif compatible avec les techniques conventionnelles de fabrication de l’industrie microélectronique. Ainsi, cette structure est à même d’évacuer efficacement la chaleur produite par des circuits électroniques intégrés sur cette structure ou la chaleur produite par des circuits électroniques avec lesquels cette structure est mise en contact intime, et donc d’améliorer la fiabilité de ces circuits électroniques.
Selon des caractéristiques additionnelles non-limitative du premier aspect de l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable :
- la couche cristalline d’arséniure de bore BAs peut être monocristalline ;
- la structure peut en outre comprendre une couche de carbure de silicium de polytype 3C en contact direct avec la couche d’arséniure de bore BAs ;
- l’une de la couche cristalline d’arséniure de bore BAs et de la couche de carbure de silicium de polytype 3C peut comprendre une couche d’implantation comprenant de l’hydrogène et/ou de l’hélium ;
- la structure peut comprendre un support temporaire attaché à la couche cristalline d’arséniure de bore BAs ;
- le support temporaire peut être un ruban thermique adhésif ; et
- la structure peut comprendre une couche de matériau stressant entre le support temporaire et la couche cristalline d’arséniure de bore BAs ;
L’invention s’étend à un dispositif électronique intégrant la structure. Selon des caractéristiques additionnelles non-limitative du dispositif électronique selon l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable :
- le dispositif électronique peut comprendre un substrat semiconducteur intégrant au moins un circuit électronique juxtaposé à la couche cristalline d’arséniure de bore BAs ;
- la couche cristalline d’arséniure de bore BAs peut être assemblée au substrat semiconducteur par collage direct ;
- le dispositif électronique peut comprendre un transistor configuré pour comprendre un canal se formant dans la couche cristalline d’arséniure de bore BAs.
Un second aspect de l’invention porte sur la fabrication d’une structure comprenant une couche cristalline d’arséniure de bore de formule chimique BAs, de manière à produire de manière pratique et économique des couches d’arséniure de bore BAs de dimensions compatibles avec les besoins industriels de l’industrie des semi-conducteurs.
En vue de la réalisation de ce but, un premier aspect de l’invention est un procédé de fabrication d’une structure pour applications microélectroniques, comprenant les étapes de fournir une couche de carbure de silicium de polytype 3C  présentant une surface plane et de faire croître une couche cristalline d’arséniure de bore BAs sur la couche de carbure de silicium, la couche (3C-SiClay) de carbure de silicium et la couche cristalline d’arséniure de bore BAs présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans un plan d’extension parallèle à la surface plane de la couche de carbure de silicium
Le procédé selon l’invention est avantageux en ce qu’il permet d’obtenir des couches d’arséniure de bore BAs de grandes dimensions, de l’ordre du centimètre ou de dizaines de centimètres, en employant des techniques bien maîtrisées dans l’industrie des semi-conducteurs. Ce procédé permet d’envisager une fabrication standardisée et en série de structures comprenant des couches d’arséniure de bore BAs aptes à être intégrées dans un procédé de fabrication de circuits électroniques. Les dimensions des couches obtenues permettent d’envisager la fabrication collective d’une pluralité de circuits semiconducteurs sur une même couche d’arséniure de bore BAs obtenue selon le procédé de l’invention.
Selon des caractéristiques additionnelles non-limitative du second aspect de l’invention, considérées individuellement ou selon toute combinaison techniquement réalisable :
- le procédé peut en outre comprendre la formation d’une couche de détachement et le détachement, au niveau de la couche de détachement, d’au moins une partie de la couche cristalline d’arséniure de bore BAs vis-à-vis d’au moins une partie de la couche de carbure de silicium ;
- la formation de la couche de détachement peut comprendre une étape d’introduction d’une espèce légère dans la couche de carbure de silicium de manière à y définir un plan de fragilisation avant l’étape de croissance de la couche cristalline d’arséniure de bore BAs, puis un traitement thermique de fracture de la couche de carbure de silicium en deux parties au niveau du plan de fragilisation ;
- l’étape de croissance de la couche cristalline d’arséniure de bore BAs sur la couche de carbure de silicium peut être mise en œuvre à une température inférieure à 850°C ;
- on peut faire croître la couche cristalline d’arséniure de bore BAs jusqu’à une épaisseur comprise entre 100 µm et 2000 µm ;
- la formation de la couche de détachement peut comprendre une étape d’introduction d’une espèce légère dans la couche cristalline d’arséniure de bore BAs de manière à y définir un plan de fragilisation, puis un traitement thermique de fracture de la couche de d’arséniure de bore BAs en deux parties au niveau de ce plan de fragilisation ;
- on peut faire croître la couche cristalline d’arséniure de bore BAs jusqu’à une épaisseur comprise entre 0,5 µm et 5 µm ;
- la formation de la couche de détachement peut comprendre une étape de recouvrir le substrat de carbure de silicium d’une couche (vdWlay) de matériau de van der Waals avant l’étape de faire croître la couche cristalline d’arséniure de bore BAs ;
- la couche de matériau de van der Waals peut comprendre une couche de graphène ; et
- le procédé peut en outre comprendre une étape de détachement de la couche d’arséniure de bore BAs de la couche de carbure de silicium par traction appliquée sur un support intermédiaire attaché à la couche d’arséniure de bore BAs.
L’invention s’étend à un procédé de fabrication d’un circuit microélectronique, comprenant le procédé de fabrication d’une structure décrit ci-dessus, et comportant en outre les étapes d’assembler la couche cristalline d’arséniure de bore BAs à un substrat semiconducteur sur lequel est intégrée une pluralité de circuits électroniques et une étape de séparation des circuits électroniques les uns des autres après l’étape d’assemblage.
 BREVE DESCRIPTION DES FIGURES
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée de l’invention qui va suivre en référence aux figures annexées sur lesquels :
La représente une première structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ;
La représente une seconde structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ;
La représente une troisième structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ;
La représente une quatrième structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ;
La représente une mise en œuvre particulière de la structure de la  ;
La représente une cinquième structure comprenant une couche cristalline d’arséniure de bore selon l’invention et son procédé de fabrication ; et
La représente une première mise en œuvre particulière des structures des figures 1 à 6 ;
La représente une seconde mise en œuvre particulière des structures des figures 1 à 6 ; et
La illustre la géométrie des couches cristallines d’arséniure de bore des figures 1 à 6.
 DESCRIPTION DETAILLEE DE L’INVENTION
Comme vu dans la section sur l’arrière-plan technologique de l’invention, une difficulté pour faire croître des cristaux, et donc des couches cristallines, d’arséniure de bore BAs est que l’on ne dispose pas de substrat pouvant servir de germe à la croissance cristalline de ce matériau sous forme de couches minces ou de plaquettes exploitables en tant que telle pour l’intégration de circuits électroniques. En effet, jusqu’ici, des germes de tailles micrométriques sont usuellement employés, menant à la croissance lente de cristaux de géométries non contrôlées.
Cependant, la demanderesse a réalisé qu’un matériau connu mais peu utilisé dans l’industrie des semiconducteurs possède des paramètres cristallins compatibles avec ceux de l’arséniure de bore et peut donc servir de base à sa croissance cristalline : il s’agit du polytype 3C du carbure de silicium, aussi appelé β-SiC ou 3C-SiC, de type sphalérite. On notera en particulier que le paramètre de maille du 3C-SiC est de 4,3596 Å, suffisamment proche du paramètre de maille de 4,777 Å du BAs pour lui servir de germe en vue d’une croissance cristalline.
Ce matériau peut, par exemple, être fabriqué par croissance sur un substrat de silicium Si monocristallin d’orientation cristalline (001), typiquement sous forme de plaquettes généralement circulaires, ou wafers en terminologie anglaise, dans des dimensions compatibles avec les procédés conventionnels de l’industrie des semiconducteurs, par exemple 6 pouces, 8 pouces, 12 pouces, ou encore 300 mm. En effet, grâce à la bonne compatibilité du 3C-SiC avec le Si, en particulier ce qui concerne leurs coefficients de dilatation thermiques, respectivement 3.8 10-6 K-1 et 2.6 10-6 K-1, il est aisé d’augmenter les tailles des substrats des structures composites 3C-SiC/Si. Comme bien connu dans l’industrie du semiconducteur, des plaquettes peuvent être constituées de substrats isolants ou semiconducteurs en forme de disque, avec deux surfaces opposées sensiblement parallèles et planes, ainsi qu’une encoche ou un méplat en périphérie, servant de repère à l’orientation cristalline du substrat le cas échéant.
Premier mode de réalisation
Un premier mode de réalisation de l’invention est illustré par la .
En (A), la représente une structure intermédiaire Structinter obtenue par un procédé comprenant les étapes détaillées ci-dessous.
Sur un support Sprt, par exemple un substrat de silicium monocristallin d’orientation (001), on fait croître selon des méthodes conventionnelles d’hétéroépitaxie une couche 3C-SiClay de 3C-SiC jusqu’à une épaisseur comprise entre 0,3 et 5 µm, préférablement entre 0,5 et 1,5 µm par exemple par CVD ou MOCVD, respectivement Chemical Vapor Deposition et Metalorganic Chemical Vapour Deposition en terminologie anglaise.
Sur la couche 3C-SiClay, on fait croître une couche BAslay cristalline d’arséniure de bore de formule chimique BAs par une méthode de MOCVD à pression atmosphérique en employant des gaz précurseurs de bore comme le diborane B2H6 ou triethylboron B(C2H5)3évaporé dans l’hydrogèneet d’arsine (AsH3 )ou TertiaryButylArsine (TBAs) ou TrimethylArsenic (TMAs), de l’hydrogène étant utilisé comme gaz porteur à pression réduite et à une température de croissance comprise entre 450°C et 800°C, de préférence entre 500°C et 750°C.
Alternativement à la méthode de MOCVD ou MBE, il est possible de faire croître la couche BAslay cristalline de BAs sur la couche 3C-SiClay par une méthode de CVT (Chemical Vapour Transport) similaire à celle décrite par Tian et mentionnée dans la section « Arrière-plan technologique », une importante différence tenant dans le fait que la couche de 3C-SiC est utilisée en tant que germe. Pour ce faire, on peut utiliser comme sources d’arsenic et de bore de l’arsenic et du bore sous forme élémentaire ou de l’arséniure de bore BAs, éventuellement en combinaison et, en tant qu’agent transporteur, de l’iode I2 capable de former de façon réversible du triiodure de bore BI3 avec le bore sous forme élémentaire B comme avec l’arséniure de bore BAs, et de la même manière capable de forme du triiodure d’arsenic AsI3. Outre l’iode I2, de l’iodure d’ammonium NH4I et du tétraiodure de tellure TeI4 peuvent être employés comme agent transporteur. Placer la couche de 3C-SiC, la source et l’agent transporteur dans un réacteur fermé présentant un gradient de température mène à la croissance de BAs sous forme cristalline sur la couche de 3C-SiC placée du côté froid du réacteur, et donc à une couche de BAs sous forme cristalline. On peut considérer des plages de températures telles que 613°C-850°C ou 613°C-900°C, ou encore 727°C-850°C ou 727°C-900°C.
Selon l’une ou l’autre de la méthode MOCVD et de la méthode CVT, on fait croître une couche cristalline, préférablement monocristalline, de BAs de 300 à 1000 µm d’épaisseur, préférablement 500 à 800 µm d’épaisseur. Une telle épaisseur permet d’obtenir une couche de BAs qui sera autoportante : elle ne nécessitera pas l’emploi d’un support temporaire pour sa manipulation.
Un avantage de ce procédé par rapport aux méthodes de l’art antérieur réside dans l'utilisation d’une couche de 3C-SiC épitaxiée sur un substrat en silicium en tant que germe, ce qui permet d’obtenir des couches de BAs cristallin et préférablement monocristallin de relativement grandes surfaces, par exemple en utilisant une plaquette de silicium de 6 pouces, 8 pouces, 12 pouces, soit 150 mm, 200 mm ou encore 300 mm de diamètre respectivement, comme surface de formation de la couche de 3C-SiC. On peut ainsi obtenir des couches cristallines d’arséniure de bore présentant une dimension d’au moins 2 cm selon une direction donnée, et plus, selon la taille du substrat utilisé, par exemple 4 pouces, 6 pouces, 8 pouces, 12 pouces, 100 mm, 150 mm, 200 mm ou encore 300 mm respectivement si des plaquettes de ces diamètres sont utilisées, la forme de la couche de 3C-SiC ne se limitant en outre pas à la forme circulaire typique d’une plaquette de substrat semiconducteur. Les couches cristallines d’arséniure de bore selon l’invention peuvent encore présenter une surface plane présentant une aire supérieure à 1 cm2, préférablement supérieure à 10 cm2, encore préférablement supérieure à 100 cm2. Les couches cristallines d’arséniure de bore selon l’invention peuvent aussi présenter une surface plane dans laquelle un cercle d’un diamètre supérieur à 2 cm, préférablement supérieur à 5 cm, préférablement supérieur à 10 cm est inscrit.
A ce stade, il est souhaitable de pouvoir détacher la couche BAslay du support Sprt, par exemple par mise en œuvre du procédé Smart CutTM. A cette fin, préalablement à la croissance de la couche BAslay, on a pu préparer la couche 3C-SiClay en y introduisant une ou des d’espèces légères telles que de l’hydrogène ou de l’hélium. Cette introduction peut correspondre à une implantation d’hydrogène, c’est-à-dire, un bombardement ionique d’hydrogène à travers une face plane de la couche 3C-SiClay. Cette face peut optionnellement être munie d’une couche de protection formée avant le bombardement ionique, qui peut éventuellement être retirée après celui-ci. De façon connue en soi, et comme cela est illustré en (A), les ions hydrogène H+ implantés de forment une couche d’implantation Imp au sein de la couche 3C-SiClay et ont pour but de former un plan de fragilisation FrglSiC défini par cette couche d’implantation et divisant la couche 3C-SiClay en deux parties, l’une du côté support, l’autre du côté de la couche BAslay qui sera séparée du support au niveau de ce plan de fragilisation à une étape ultérieure. On considère la couche d’implantation Imp comme une couche de détachement de la couche BAslay vis-à-vis de son support Sprt et d’une partie de la couche 3C-SiClay.
La nature, la dose des espèces implantées et l’énergie d’implantation sont choisies en fonction de l’épaisseur de la couche que l’on souhaite transférer. Dans le cas de la couche 3C-SiClay, on pourra choisir d’implanter une dose d’hydrogène comprise entre 1016 et 5.1017 at/cm² avec une énergie comprise entre 30 et 300 keV pour définir un plan de fragilisation à une profondeur de l’ordre de 200 à 2000 nm. Lorsqu’un tel procédé est mis en œuvre, incluant la formation d’un plan de fragilisation, il est préférable de maintenir la température de croissance de la couche de BAs inférieure à 850°C, par exemple entre 613°C et 850°C ou entre 727°C et 850°C, de manière à limiter les risques de clivage incontrôlé de la couche 3C-SiClay.
La illustre en (B) une structure Struct comprenant une couche BAslay cristalline d’arséniure de bore obtenue à la suite du détachement du support Sprt, et se présentant sous la forme d’une plaquette.
L’étape de détachement du support Sprt est réalisée par fracture au niveau du plan de fragilisation FrglSiC, qui peut être provoquée par application à la structure intermédiaire Structinter d’un traitement thermique dans une gamme de température comprise entre 850°C à 920°C, préférablement entre 900°C et 920°C, pour permettre le détachement de la couche BAslay tout en évitant un changement de phase de la couche BAs vers une couche B12As6. En outre, il est préférable d’opérer ce traitement thermique dans une atmosphère présentant une surpression en arsenic (AsH3 ,TBAs, TMAs) afin d’éviter une désorption de l’arsenic. En remplacement ou en complément du traitement thermique, cette étape peut comprendre l’application d’une lame ou un jet de fluide gazeux ou liquide, ou de tout autre effort de nature mécanique au niveau du plan de fragilisation FrglSiC.
Alternativement à la mise en œuvre du procédé Smart CutTM détaillé ci-dessus, l’étape de détachement d’une partie du substrat donneur peut être remplacée par une étape d’amincissement mécano-chimique du support Sprt et, éventuellement, de tout ou partie de la couche 3C-SiClay.
Que l’élimination d’une partie de l’épaisseur du substrat donneur soit réalisée par amincissement ou par fracture, on peut appliquer à la structure Struct ainsi formée tout type de traitement de finition permettant de conformer la couche BAslay à des spécifications d’épaisseur, d’uniformité d’épaisseur, de rugosité, de qualité cristalline ou à tout autre type de spécifications.
Dans le présent exemple où le procédé Smart CutTM est employé en fracturant la couche de 3C-SiC, la structure Struct est constituée de la couche BAslay cristalline d’arséniure de bore et d’une partie de la couche de 3C-SiC ayant servi à sa croissance en tant que germe cristallin. Il est bien entendu possible d’éliminer totalement la couche 3C-SiC, par exemple par amincissement mécano-chimique, auquel cas la structure Struct n’est constituée que de la couche BAslay cristalline d’arséniure de bore.
L’exemple pris pour ce mode de réalisation consiste en une couche de BAs d’épaisseur comprise entre 200 et 1000 µm. Alternativement, cette épaisseur pourrait être comprise entre 0,5 et 2000 µm. Une couche épaisse est autoportante, une couche fine peut présenter une certaine souplesse lors de sa manipulation, selon ses dimensions latérales, et peut donc nécessiter d’être directement assemblée à un support définitif ou bien d’être assemblée à un support auxiliaire souple ou rigide de façon temporaire, pour faciliter sa manipulation. Un tel cas de figure sera traité dans les modes de réalisation suivants, en particulier le second et le quatrième, qui peuvent être combinés avec ce premier mode de réalisation.
La couche BAslay cristalline d’arséniure de bore obtenue finalement reproduit la forme et les dimensions de la couche de 3C-SiC qui a servi de germe pour sa croissance, et qui reproduit elle-même, le cas échéant, la forme et les dimensions du substrat de silicium ayant servi de base à sa formation. Il est pratique et approprié d’utiliser une plaquette de silicium de forme sensiblement circulaire largement disponible chez les fournisseurs de matériaux semiconducteurs ; mais tout type de support apte à faire croître la couche de 3C-SiC est adéquat, qu’il s’agisse d’une portion d’un substrat de silicium ou de tout autre matériau de forme arbitraire, préférablement s’étendant dans un plan de manière à faire croître une couche de BAs ayant une configuration géométrique plane apte à être utilisée dans l’industrie des semiconducteurs. On peut par exemple caractériser la couche obtenue selon l’invention comme formant une plaquette, c’est-à-dire comme un élément ayant deux dimensions dans deux directions normales l’une à l’autre situées dans un même plan d’extension qui soient chacune au moins dix fois, préférablement au moins cent fois, plus préférablement au moins 1000 fois et, encore plus préférablement au moins 10000 fois supérieures à une épaisseur de cet élément, épaisseur considérée comme une dimension de cet élément dans une direction perpendiculaire audit plan ou auxdites deux directions normales l’une à l’autre. Cette direction perpendiculaire est également perpendiculaire à une surface plane de la couche de 3C-SiC et à une surface plane de son substrat, la plaquette de silicium dans l’exemple présent. En outre, ces deux dimensions sont chacune préférablement supérieures à 2 cm, plus préférablement supérieure à 5 cm, encore plus préférablement supérieures à 10 cm.
La illustre cette géométrie, avec une couche BAslay cristalline d’arséniure de bore obtenue par l’un quelconque des modes de réalisation ci-dessus, s’étendant dans un plan xy perpendiculaire à une direction z, le plan xy étant défini par les directions x et y, les directions x, y et z formant un trièdre direct rectangle. En (a), la illustre la couche BAslay vue selon la direction z, le plan xy se situant dans le plan de la figure ; en (b), la illustre une vue en coupe selon le plan xz de la couche BAslay passant par l’axe AA’ défini en (a).
Second mode de réalisation
La illustre un second mode de réalisation de l’invention, proche du premier mode de sorte que la description ci-dessous se concentrera sur les différences d’avec le premier mode, et on pourra se reporter à la description du premier mode pour les éléments communs.
Dans ce mode, la couche de BAs est plus fine que dans le premier mode, avec une épaisseur comprise entre 0,5 et 5 µm, préférablement 1 à 2 µm. En outre, comme illustré en (A) de la , le plan de fracture pour séparation de la couche BAslay du support Sprt n’est pas défini dans la couche 3C-SiClay mais dans la couche BAslay elle-même, il est alors désigné comme FrglBAs sur la , de sorte que la fracture, provoquée comme expliqué dans le premier mode de réalisation, intervient au sein de la couche BAslay et seule une partie BAssplt.lay de cette couche sera finalement conservée, comme illustré en (B) de la . La couche d’implantation Imp du premier mode de réalisation est cette fois formée dans la couche BAslay, cette fois comme une couche de détachement d’une partie seulement (la partie BAssplt.lay définie ci-dessous) de la couche BAslay vis-à-vis de de la couche BAslay du support.
Dans ce mode de réalisation, la couche BAslay est assemblée à la face arrière d’un substrat semiconducteur Sub sur une face avant duquel est intégré une pluralité de circuits électroniques Crct, avant l’étape de détachement du support Sprt, ce qui permet d’éviter les difficultés liées à la manipulation d’une couche de cette épaisseur, généralement souple et fragile. Ces circuits sont destinés à être séparés les uns des autres au cours d’une étape dite de « dicing » consistant à séparer les uns des autres différents circuits électroniques formés sur un support commun. Lorsque l’on mentionne l’intégration d’un circuit électronique sur une face d’un substrat semiconducteur, ceci peut signifier que le circuit électronique comprend un transistor dont le canal se forme dans le volume du substrat semiconducteur, lequel peut être constitué d’une plaquette de matériau semiconducteur ou d’une couche de matériau semiconducteur supportée par un support, comme dans le cas d’une structure de type SOI.
De préférence, avant l’étape d’assemblage, le substrat semiconducteur Sub sur lequel sont intégrés les circuits est aminci par sa face arrière, par exemple à moins de 300 µm, préférablement 200 µm, de manière à favoriser l’évacuation thermique. Le substrat semiconducteur peut être constitué de tout matériau semiconducteur usuellement utilisé dans l’industrie des semiconducteur, comme une plaquette de silicium, éventuellement d’orientation cristalline (100). Dans le cas où les circuits sont fabriqués sur un substrat de type SOI (Silicon on Insulator) comportant une couche semiconductrice supportée par un substrat de base par l’intermédiaire d’une couche électriquement isolante, il est également possible d’éliminer chimiquement l’entièreté du substrat de base et de stopper sélectivement l’attaque chimique à la couche électriquement isolante.
On peut procéder à l’assemblage de la couche BAslay au substrat Sub des circuits Crct électroniques au moyen d’une substance adhésive bonne conductrice de chaleur, comprenant par exemple de l’argent. Préférentiellement, on peut procéder à un assemblage au moyen d’un collage direct par mise en contact intime à une interface entre une face de la couche de BAs et la face arrière du substrat semoinconducteur Sub. En préalable, la face libre de la couche BAslay et la face arrière du substrat Sub peuvent être préparée de manière à permettre un collage direct par mise en contact intime, par adhésion moléculaire par exemple. On peut ainsi former une couche diélectrique telle que du dioxyde de silicium (non représentée ici) sur l’une ou l’autre des faces à contacter du circuit Crct et de la couche BAslay, ou bien les deux, afin de faciliter l’assemblage.
Comme cela est bien connu, au cours d’un procédé d’adhésion moléculaire, les surfaces à adhérer l’une à l’autre (l’une et/ou l’autre étant éventuellement recouverte d’une couche diélectrique), parfaitement propres, planes et lisses, sont mises en contact intime pour favoriser le développement de liaisons moléculaires, par exemple de type van der Waals ou covalentes. L’assemblage des deux corps est alors obtenu sans utilisation d’un adhésif. Le processus d’assemblage peut comprendre l’application d’un traitement thermique de faible température (compris par exemple entre 50°C et 300°C, typiquement 100°C) permettant de renforcer l’énergie de collage. Suite à l’adhésion et à l’étape de fracture au niveau du plan de fragilisation, une partie BAssplt.lay de la couche BAslay reste fixée au circuit Crct, comme illustré en (B) de la .
Un avantage de passer par une adhésion directe est d’éviter la formation d’une couche adhésive entre le circuit Crct et la couche BAssplt.lay, moins bonne conductrice que cette dernière. Si cette solution n’est pas praticable, pour des raisons techniques ou économique, on peut bien sûr mettre en œuvre une couche adhésive même s’il ne s’agit pas de la solution technique la plus optimale du point de vue des échanges thermiques.
Dans ce mode de réalisation, alternativement à un assemblage de la couche BAs sur un circuit électronique, il est possible d’assembler la couche BAs à un support rigide tel qu’une plaquette de matériau semiconducteur ou à un support souple tel qu’un ruban thermique adhésif, comme cela sera vu dans le cas du quatrième mode de réalisation illustré par la . Il est également possible d’assembler la couche BAs à la face avant du substrat semiconducteur plutôt que sur sa face arrière.
L’exemple pris pour ce mode de réalisation consiste en une couche de BAs d’épaisseur comprise entre 0,5 et 5 µm. Alternativement, cette épaisseur pourrait être comprise entre 0,5 et 2 µm.
Troisième mode de réalisation
La illustre un troisième mode de réalisation de formation d’une structure Struct se présentant sous la forme d’une plaquette de BAs. A la différence des premier et deuxième modes de mise en œuvre, ce troisième mode de réalisation repose sur la technologie 2DLT, ou 2D material-based Layer Transfer en terminologie anglaise. Il s’agit d’une technologie développée pour produire des éléments tels que des couches monocristallines, des films minces ou encore des structures plus complexes, sous une forme détachée du substrat sur lequel ils ont été formés. A cette fin, un matériau dit matériau 2D de van der Waals (2D car essentiellement à deux dimension) est interposé entre l’élément considéré et son substrat, permettant un détachement ultérieur. Dans le cas présent, le matériau de van der Waals est utilisé pour séparer une couche de BAs d’un substrat sur lequel on l’a faite croître. Pour les éléments en commun entre les modes de mises en œuvre, on peut se référer aux explications données pour le premier mode de réalisation. En particulier, les méthodes de croissances décrites dans le premier mode de réalisation sont applicables et on peut se référer à ce premier mode pour ces aspects du présent mode.
Comme illustré en (A) de la , une couche de matériau dit matériau de van der Waals est formée sur une couche 3C-SiClay de 3C-SiC portée par un support Sprt. Un matériau de van der Waals est définit comme un matériau constitué d’atomes fortement liés les uns aux autres par des liaisons covalentes ou ioniques uniquement dans le plan de formation du matériau, sans liaisons fortes perpendiculairement à ce plan. D’un point de vue pratique, on peut ainsi utiliser une ou plusieurs couches de graphène ou matériau 2D, de préférence une monocouche, pour retirer une structure formée sur le dessus de la couche de graphène du support situé sous celle-ci, comme détaillé par exemple par Celesta Chang et al. dans « Remote Epitaxy », Nature Methods, June 2022, ou encore dans le document WO 2017/044577 A1.
La structure intermédiaire Structinter illustré en (A) de la est formée pour comprendre, dans cet ordre, un support Sprt, tel que du silicium monocristallin, une couche 3C-SiClay de 3C-SiC, une couche vdWlay de matériau de van der Waals telle qu’une couche de graphène, une couche BAslay de BaS, et un support temporaire TempSprt tel qu’un ruban thermique adhésif. Optionnellement, une couche Streslay de matériau impliquant un fort stress mécanique tel que du nickel ou du cuivre facilitant le détachement ultérieur au niveau de la couche vdWlay peut être interposée entre la couche de BAs et le support temporaire, comme illustré par la . Nous considérons ici une couche de BAs suffisamment épaisse pour être autoportante, d’épaisseur similaire à celle de la couche du premier mode de réalisation.
La couche de graphène peut être obtenue par exemple par une méthode de transfert humide d’une couche obtenue par CVD sur un substrat de métal catalytique ou par transformation graphitique de la couche de SiC par sublimation du silicium. Il est à noter que le motif cristallin de la couche de 3C-SiC est capable de guider la croissance cristalline de la couche de BAs à travers la couche de graphène lorsqu’elle est suffisamment fine, préférablement de 1 à moins de 10, préférablement de 1 à 3 feuilles de graphène.
La illustre en (B) le résultat de la simple traction du support temporaire : la couche BAslay a été détachée du support au niveau de la couche vdWlay puis le support temporaire a été détaché par application de chaleur s’il s’agit d’un ruban thermique adhésif, et la couche Streslay a été éliminée chimiquement de manière conventionnelle. La couche autoportante BAslay forme alors par elle-même la structure Struct. Il est possible de laisser la couche Streslay sur la couche BAslay, en fonction des applications visées par le praticien. On considère la couche vdWlay comme une couche de détachement de la couche BAslay de son support Sprt et de la couche 3C-SiClay de 3C-SiC.
Quatrième mode de réalisation
La illustre un quatrième mode de réalisation de l’invention, proche du troisième mode de sorte que la description ci-dessous se concentrera sur les différences d’avec le troisième mode, et on pourra se reporter à la description du troisième mode pour les éléments communs.
A la différence du troisième mode, on ne fait croître sur la couche de graphène qu’une épaisseur réduite de BAs, entre 0,5 et 5 µm, préférablement 1 à 2 µm, de sorte que la couche BAslay n’est pas autoportante, ou bien est trop fragile pour être manipulée aisément seule, sans support auxiliaire.
Dans cette situation, après détachement de la couche BAslay au niveau de la couche vdWlay, on ne procède pas au détachement du support temporaire TempSprt et à l’élimination de la couche Streslay, mais on conserve la couche BAslay attachée au support temporaire TempSprt jusqu’à sa mise en œuvre définitive. Dans ce mode de réalisation, la couche BAslay de BAs est supportée par le support temporaire TempSprt.
Cinquième mode de réalisation
La illustre une mise en œuvre de la couche BAslay assemblée à un support temporaire comme illustré en (B) de la . Ce mode de réalisation peut se décrire comme une combinaison du second mode de réalisation pour les aspects liés à l’assemblage de la couche BAslay à des circuits électroniques Crct avec le quatrième mode de réalisation pour les aspects liés à l’obtention d’une couche de BAs attachée à un support temporaire et au troisième mode de réalisation pour l’aspect concernant l’élimination du support temporaire et de la couche Streslay.
En d’autres termes, on peut appliquer l’une ou l’autre des techniques d’assemblage mentionnées dans le deuxième mode de réalisation pour assembler la couche BAslay du quatrième mode de réalisation à un ou plusieurs circuits électroniques Crct intégrés à un substrat semiconducteur Sub, la mise en contact de la couche Baslay se faisant alors que cette couche est manipulée par l’intermédiaire de son support temporaire TempSprt comme illustré en (A) de la , ce support et la couche Streslay étant retirés après assemblage au circuit électronique, de manière à obtenir le dispositif Dev illustré en (B) de la . A la différence de la configuration illustré en (B) de la , la couche BAslay est assemblée à la face avant du substrat semiconducteur Sub, c’est-à-dire à la face sur laquelle se trouvent intégrés les circuits Crct électroniques. Comme pour le deuxième mode de réalisation, après assemblage, on peut procéder à une étape de séparation des circuits électroniques les uns des autres au cours d’une opération connue dans l’industrie de la microélectronique sous le nom de « dicing » en terminologie anglaise.
Sixième mode de réalisation
La illustre un sixième mode de réalisation de l’invention, proche des troisième et quatrième modes de mise en œuvre illustrés par les figures 3 et 4, mais avec la particularité qu’au lieu de ne comprendre qu’une couche unique de BAs la structure intermédiaire comprend un empilement de couches de BAs chacune séparée des autres par une couche de matériau de van der Waals tel que du graphène. On peut se reporter à ces modes de mise en œuvre pour les éléments communs.
La illustre ainsi en (A) une structure intermédiaire Structinter avec n couches BAslay-xde BAs et n couches vdWlay-xde matériau de van der Waals, x prenant une valeur entière de 1 à n croissant avec l’éloignement du support Sprt, la couche BAslay-n, la plus éloignée du support Sprt, étant formée sur une couche vdWlay-nde matériau de van der Waals et munie d’une couche Streslay-nde matériau stressant sur laquelle est attaché un support temporaire TempSprt.
Comme dans le troisième mode de réalisation, on peut séparer la couche BAslay-n de la structure intermédiaire. Par la suite, on retire la couche de matériau de van der Waals vdWlay-n, puis on dépose sur la couche BAslay-(n-1) alors exposée une nouvelle couche de matériau stressant et on y attache un nouveau support temporaire. Le processus est alors répété jusqu’à ce que les n couches de BAs aient été enlevées de la structure intermédiaire et forment autant de structures de BAs se présentant sous la forme de plaquettes. Ce procédé est avantageux en ce qu’il permet une plus grande productivité lors de la fabrication des plaquettes de BAs.
Comme illustré en (B) de la , les couches de BAs peuvent être séparées de leurs supports temporaires respectifs et nettoyés de leurs couches de matériau stressant. Cette option est adéquate lorsque les couches BAslay-xsont suffisamment épaisses pour être autoportantes. Alternativement, lorsque les couches sont trop minces pour être aisément manipulables, elles peuvent être conservées attachées à leur support temporaire, comme pour le cas illustré en (B) de la .
Septième mode de réalisation
Une application des couches de BAs décrites dans les modes de revendications précédents se trouve dans l’évacuation de la chaleur de circuits électroniques intégrés. Conventionnellement, un circuit électronique intégré est équipé d’un dissipateur thermique ou puits de chaleur Sink, éventuellement muni d’ailettes Fin d’évacuation de chaleur, afin de limiter l’échauffement de ce circuit électronique lors de son fonctionnement en évacuant la chaleur qu’il produit.
Dans le cadre de la présente invention, on peut interposer, entre le circuit électronique et le dissipateur thermique, une couche BAslay de BAs obtenue selon l’un quelconque des modes de réalisation décrits ci-dessus, comme illustré par la . L’avantage est de permettre l’évacuation de la chaleur au plus près du circuit et de limiter l’apparition de points chauds, îlots de chaleur localisés à la surface du circuit. La haute conductivité thermique de la couche de BAs et sa proximité avec le circuit améliorent considérablement l’efficacité de l’évacuation de la chaleur d’un circuit électronique par rapport aux solutions connues.
La couche BAslay peut se situer en face arrière ou en face avant d’un circuit intégré Chip et y être fixée par collage direct (sans ajout d’une couche de matériau adhésif intermédiaire) ou par l’intermédiaire d’un adhésif, de préférence bon conducteur de chaleur. Un collage direct est préférable afin d’assurer un contact intime entre le BAs et le circuit électronique et de favoriser l’échange thermique entre le circuit et la couche de BAs. Un adhésif, même relativement bon conducteur de chaleur, représentera une barrière thermique pris en comparaison avec la couche cristalline de BAs selon l’invention, meilleure conductrice de chaleur.
Huitième mode de réalisation
Les exemples d’applications donnés jusqu’ici consistent à mettre à profit la haute conductivité thermique du BAs cristallin pour assister l’évacuation de la chaleur produite par un circuit intégré sur un autre substrat semiconducteur tel que du silicium.
Le présent mode de réalisation consiste à mettre à profit les caractéristiques semiconductrices du BAs, qui est un semiconducteur de type III-V, en y intégrant un dispositif Dev comprenant un circuit électronique comportant au moins un transistor configuré de manière à comprendre un canal se formant dans une couche de BAs formée selon n’importe lequel des procédés décrits plus haut, comme illustré par la avec un transistor Tr intégré sur une couche BAslay de BAs selon l’un quelconque des modes de réalisation précédents.
Le transistor Tr comprend une source S, un drain D et une grille G pouvant être formés de métaux, deux zones Dop de dopage entourant la grille, formées superficiellement dans le volume de la couche BAslay et en contact électrique respectivement avec la source et de drain, et une zone Ch de formation de canal située entre les deux zones de dopage, superficiellement dans le volume de la couche BAslay, une couche Diel de diélectrique isolant la grille de cette zone de formation de canal.
On bénéficie ainsi d’une évacuation optimale de la chaleur produite au niveau d’éventuels points chauds du circuit, renforçant sa fiabilité et limitant le recours à des éléments dédiés spécifiquement à l’évacuation de la chaleur, simplifiant la conception et la fabrication de tels circuits par rapport à ceux basés sur d’autres semiconducteurs.
Dans ce document, les figures ne sont pas nécessairement à l'échelle. Certaines caractéristiques et certains composants peuvent être représentés exagérés par rapport à d’autres composants ou sous une forme quelque peu schématique, et certains détails d'éléments conventionnels peuvent ne pas être représentés dans l'intérêt de la clarté et de la concision.
Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (22)

  1. Structure pour applications microélectroniques, s’étendant selon un plan d’extension (xy), comprenant une couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions (x, y) normales l’une à l’autre et comprises dans le plan d’extension (xy).
  2. Structure selon la revendication 1, dans laquelle la couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs est monocristalline.
  3. Structure selon la revendication 1 ou 2, comprenant en outre une couche (3C-SiClay, 3C-SiCsplt.lay) de carbure de silicium de polytype 3C en contact direct avec la couche (BAslay, BAssplt.lay) d’arséniure de bore BAs.
  4. Structure selon la revendication 3, dans laquelle l’une de la couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs et de la couche (3C-SiClay, 3C-SiCsplt.lay) de carbure de silicium de polytype 3C comprend une couche d’implantation (Imp) comprenant de l’hydrogène et/ou de l’hélium.
  5. Structure selon l’une quelconque des revendications 1 à 3, comprenant un support temporaire (TempSprt) attaché à la couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs.
  6. Structure selon la revendication 5, le support temporaire (TempSprt) étant un ruban thermique adhésif.
  7. Structure selon la revendication 5 ou 6, comprenant une couche (Streslay) de matériau stressant entre le support (Tempsprt) temporaire et la couche (BAslay) cristalline d’arséniure de bore BAs.
  8. Dispositif électronique (Dev) intégrant la structure selon l’une quelconque des revendications 1 à 3.
  9. Dispositif électronique (Dev) selon la revendication 8, comprenant un substrat semiconducteur (Sub) intégrant au moins un circuit (Crct) électronique juxtaposé à la couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs.
  10. Dispositif électronique selon la revendication 9, dans lequel la couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs est assemblée au substrat semiconducteur (Sub) par collage direct.
  11. Dispositif électronique (Dev) selon la revendication 8, comprenant un transistor (Tr) configuré pour comprendre un canal se formant dans la couche (BAslay, BAssplt.lay) cristalline d’arséniure de bore BAs.
  12. Procédé de fabrication d’une structure pour applications microélectroniques, comprenant les étapes de :
    - fournir une couche (3C-SiClay) de carbure de silicium de polytype 3C  présentant une surface plane; et
    - faire croître une couche cristalline d’arséniure de bore BAs (BAslay) sur la couche (3C-SiClay) de carbure de silicium, la couche (3C-SiClay) de carbure de silicium et la couche cristalline d’arséniure de bore BAs (BAslay) présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans un plan d’extension parallèle à la surface plane de la couche de carbure de silicium.
  13. Procédé selon la revendication 12, comprenant en outre la formation d’une couche de détachement (Imp, vdWlay) et le détachement, au niveau de la couche de détachement, d’au moins une partie (BAslay, BAssplt.lay) de la couche cristalline d’arséniure de bore BAs (BAslay) vis-à-vis d’au moins une partie de la couche (3C-SiClay) de carbure de silicium.
  14. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement (Imp) comprend une étape d’introduction d’une espèce légère dans la couche de carbure de silicium de manière à y définir un plan (FrglSiC) de fragilisation avant l’étape de croissance de la couche cristalline d’arséniure de bore, puis un traitement thermique de fracture de la couche de carbure de silicium en deux parties au niveau du plan de fragilisation.
  15. Procédé de fabrication selon la revendication 14, dans lequel l’étape de croissance de la couche cristalline d’arséniure de bore BAs (BAslay) sur la couche (3C-SiClay) de carbure de silicium est mise en œuvre à une température inférieure à 850°C.
  16. Procédé de fabrication selon la revendication 14 ou 15, dans lequel on fait croître la couche cristalline d’arséniure de bore BAs jusqu’à une épaisseur comprise entre 100 µm et 2000 µm.
  17. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement (Imp) comprend une étape d’introduction d’une espèce légère dans la couche cristalline d’arséniure de bore BAs de manière à y définir un plan (FrglBAs) de fragilisation, puis un traitement thermique de fracture de la couche de d’arséniure de bore en deux parties au niveau de ce plan de fragilisation.
  18. Procédé de fabrication selon la revendication 17, dans lequel on fait croître la couche cristalline d’arséniure de bore BAs jusqu’à une épaisseur comprise entre 0,5 µm et 5 µm.
  19. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement comprend une étape de recouvrir le substrat de carbure de silicium d’une couche (vdWlay) de matériau de van der Waals avant l’étape de faire croître la couche cristalline d’arséniure de bore BAs.
  20. Procédé selon la revendication 19 dans laquelle la couche de matériau de van der Waals comprend une couche de graphène.
  21. Procédé selon la revendication 19 ou 20, comprenant en outre une étape de détachement de la couche d’arséniure de bore BAs (BAslay) de la couche (3C-SiClay) de carbure de silicium par traction appliquée sur un support intermédiaire (TempSprt) attaché à la couche d’arséniure de bore.
  22. Procédé de fabrication d’un circuit microélectronique, comprenant le procédé de fabrication d’une structure pour applications microélectroniques selon la revendication 12, et comportant en outre les étapes de :
    - assembler la couche cristalline d’arséniure de bore BAs à un substrat semiconducteur (Sub) sur lequel est intégrée une pluralité de circuits électroniques (Crct) ; et
    - une étape de séparation des circuits électroniques les uns des autres après l’étape d’assemblage.
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