WO2024101573A1 - 최적 등화 기능을 포함하는 디스플레이 구동 칩 및 최적 등화 방법 - Google Patents

최적 등화 기능을 포함하는 디스플레이 구동 칩 및 최적 등화 방법 Download PDF

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WO2024101573A1
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equalization
data
optimal
driving chip
display driving
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PCT/KR2023/008885
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김영복
권용중
이수연
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주식회사 엘엑스세미콘
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Definitions

  • the present invention relates to a display driving chip including an optimal image data equalization function and an optimal equalization method so that high-quality image data can be provided to a display device.
  • connection wiring includes a data line, traditionally called a bus line or bus, a power line and ground line for supplying power voltage, and a clock signal. Includes control lines, etc.
  • An increase in the number of bus lines means that the wiring of the printed circuit board or flexible board on which the driving chip is mounted becomes more numerous and complicated. This not only makes it difficult to design the display's bezel or mechanism, but also increases costs.
  • the number of pins in semiconductor chips increases, resulting in an increase in chip manufacturing costs. Roughly speaking, the price of a semiconductor chip tends to increase as the number of pins increases. This is because the package cost increases as the number of pins increases. Therefore, for economic efficiency, display panel companies always require semiconductor chip manufacturers to use fewer pins.
  • the driving chip of the display especially the source driving chip (SDIC) has an equalizing pin installed for the purpose of receiving image data transmitted serially from the timing controller 130 at the correct timing.
  • an 'EQ' pin is an EQ pin.
  • This EQ pin allows the source driver chip 110 to optimize serial data reception. Optimization includes a Bit Error Rate Test (BERT) function so that data bit errors can be detected.
  • BERT Bit Error Rate Test
  • This test function is automatically performed by triggering the operation of an equalizer circuit present inside the source driving chip 110 through an EQ pin protruding outside the chip.
  • Automatic equalization is performed before frame-by-frame video data that fills one screen of the display is received. Automatic equalization follows a preset execution operation within the source driving chip 110 that receives data, and is indicated as 'RX Configuration' in FIG. 2. After auto equalization is completed, the source driving chip 110 receives image data for each frame from the timing controller 130. Data for each frame consists of the nth horizontal data (nH Data) from the first horizontal data (1H Data), and a vertical blank (V-Blank) section is inserted between each frame data.
  • nH Data nth horizontal data
  • V-Blank vertical blank
  • Each of the 1st to nth horizontal data includes a horizontal blank (H-Blank) section, a section for receiving a control signal (CTR), and a section for receiving image data.
  • vertical blank V-Blank
  • horizontal blank H-Blank
  • CTR cathode ray tubes
  • the equalization conditions are strengthened in consideration of the case where the operating temperature of the source driving chip 110 increases or there is a change in the power supply voltage. It needs to be. If the equalization conditions are not strengthened, the quality of data signals transmitted and received between the timing controller 130 and the source driving chip 110 will deteriorate, ultimately causing image defects on the display screen.
  • the technical problem to be solved by the present invention is to provide high-quality image data to a display device through a circuit that automatically optimizes equalization in the display driving chip.
  • Another technical problem to be solved by the present invention is to provide a method for automatically optimizing equalization in a display driving chip.
  • a data receiving unit for receiving data; a clock data recovery unit that restores the output signal of the data receiver to match the clock signal; a bit error rate test unit that tests a bit error rate for the restored data and provides a result of the test;
  • An equalization option control unit that sets the conditions for initial equalization, sets the optimal equalization step and the number of optional equalization steps to be added based on the provided test results, and feeds them back to the data receiving unit.
  • performing initial equalization S20
  • a display driving chip receiving image data S30
  • Restoring the received image data according to the clock signal S40
  • Testing the bit error rate of the restored image data S50
  • Setting equalization options based on the test results and reflecting them in receiving video data S60
  • the present invention has the effect of enabling image data provided to a display device to be provided with high quality images without errors.
  • the present invention has the effect of providing error-free, high-quality images to a display device by appropriately using the vertical blank section without imposing time restrictions on the transmission of image data.
  • 1 is a diagram for explaining the background of the present invention.
  • FIG. 2 is a timing diagram for background explanation of the present invention.
  • FIG. 3 is a timing diagram according to an embodiment of the present invention.
  • Figure 4 is a circuit block diagram according to an embodiment of the present invention.
  • Figure 5 is a flowchart explaining one embodiment of the present invention.
  • Timing Controller refers to a semiconductor chip or circuit, also called T-CON, and is a configuration that controls the transmission and timing of data so that the driving chip or driving circuit unit can properly receive display data.
  • a source driving chip refers to a semiconductor integrated circuit (IC) that drives the source direction of a display.
  • a source driving chip (SDIC) may mean an IC that integrates a read out function that detects a touch signal and transmits it to the touch IC in addition to the source driving function.
  • Figure 3 is a timing diagram presented to make it easier to understand the function of the display driving chip of the present invention with optimal equalization function.
  • the above-mentioned inconveniences are resolved by eliminating the external EQ terminal of the source driving chip, and instead, a display driving chip containing a circuit that performs automatic equalization using a vertical blank (V-Blank) section and optimal equalization are provided.
  • the method is disclosed through examples. The present invention will be described below with reference to FIG. 3.
  • a power voltage is applied to the source driving chip (Power On) or a power on reset ( POR , Power On Reset ) signal is input and the source driving chip is initialized
  • the initial equalization section is given first in a non-driving state and initial equalization is performed. (Initial EQ) runs automatically.
  • the optimal equalization step (FEQ step) is then used during the vertical blank (V-Blank) section between each frame data.
  • FEQ step the optimal equalization step
  • one or two or more equalization steps can be added forward or backward based on the optimal equalization step (FEQ step).
  • the example shown in FIG. 3 is an example in which two more equalization steps forward and backward are added to the optimal equalization step, making a total of five steps. It is desirable to set the number of added equalization steps to an integer multiple according to the designer's needs after the initial equalization step. For example, when the environment in which the display driving chip is used greatly exceeds room temperature, the temperature has a large influence on the circuit operation, so in this case, it is desirable to add several additional equalization steps. Additionally, it is desirable to add an equalization step even when the power supply voltage of the board on which the display driving chip is mounted varies greatly.
  • the vertical blank (V-Blank) section is not entirely used in the equalization step. Additionally, since the vertical blank section is not given infinitely in time, it is desirable to ensure that the number of added equalization steps does not exceed a certain value so that this section can be utilized appropriately.
  • FIG. 4 A circuit for performing automatic equalization of the chip's internal circuit instead of deleting the external EQ pin of the source driving chip is illustrated in FIG. 4.
  • the circuit configuration in Figure 4 indicates each function.
  • the data transmission unit 210 is a circuit configuration belonging to the timing controller (T-CON) and refers to an end circuit that supplies image data consisting of a series of consecutive frames to the source driving chip.
  • the data receiving unit 220 is a circuit that receives image data transmitted from a timing controller through a data bus.
  • the data receiver 220 includes an equalization circuit, and an amplifier may be used as the equalization circuit. Not only is the image data transmitted distorted through a long data bus converted into a more distinguishable digital value through this amplifier, but an appropriate equalization function is performed in sections where no image data is received.
  • the section in which video data comes in and other sections in which it does not come in are already established between the timing controller 130 and the display driving chip 110 so as to be temporally distinguished and avoid confusion. there is.
  • a continuous-time linear equalization (CTLE) amplifier continuously and continuously reacts to the input signal, and the degree of response is linearly proportional to the gain of the amplifier, and sends this result as an output.
  • CTLE continuous-time linear equalization
  • the clock data recovery unit (CDR, C lock data recovery, reference numeral 230) is a unit that maintains the original waveform of the output signals of the data receiving unit 220 or restores the data signals to be well synchronized with each clock signal. It is a circuit. It should be noted that for convenience of explanation and to better explain the core technical idea of the present invention, the clock signal is not separately indicated in the specification of the present invention.
  • the data alignment unit 240 is a circuit for rearranging image data well synchronized with the clock signal and transmitting it to the display device.
  • the image data transmitted to the display device may consist of multiple channels, and in some cases, it may be three channel data representing the three primary colors (RGB, Red Green Blue).
  • bit error rate test unit (BERT, B it E rror R ate T est, reference numeral 250) is a circuit in charge of this function, and always tests in real time how much bit error occurs. The results of the test are provided to the equalization option control unit 260.
  • the equalization option control unit 260 controls overall equalization, such as setting various conditions for initial equalization (Initial EQ), determining the optimal equalization step (FEQ step), and setting the number of equalization steps to be added as options. It is a circuit that is responsible for all. Various equalization conditions set or controlled by the equalization option control unit 260 are fed back to the data receiving unit 220. The data receiver 220 performs various equalization operations using an equalization circuit. As shown in FIGS. 2 and 3, the equalization operation performed by the equalization circuit ensures that appropriate equalization conditions are combined for each portion of image data that is continuously received for each frame.
  • the equalization operation includes initial equalization performed immediately after the display driving chip is turned on or immediately after power-on reset (POR) is executed, automatic equalization performed before data for each frame is input, and between frame data sections.
  • Optimal equalization implemented in is the basis.
  • the number of equalization steps may be variably added or subtracted from various basically set equalization operations. This may be included in the function of the equalization option control unit 260.
  • the optimal equalization method can be summarized as follows. First, starting from the step of applying a power voltage or a power-on reset (POR) signal (S10), performing initial equalization under preset conditions (S20), and the step of the display driving chip receiving image data (S30) ), restoring the received video data according to the clock signal (S40), testing the bit error rate of the restored video data (S50), setting equalization options based on the test results and converting them to the video data It ends with a step of reflecting the reception (S60), a step of sorting the restored image data (S70), and a step of outputting the sorted image data and transmitting it to the display device (S80). If the power supply voltage or the power-on reset (POR) signal has been applied for a long time, the optimal equalization method may omit step S10.
  • POR power-on reset
  • the present invention which provides a display driving chip including an optimal equalization function and an optimal equalization method, error-free image data is generated even in the surrounding environment surrounding the display driving chip, such as changes in power supply voltage and operating temperature. transmission becomes possible, and ultimately the image quality of the display screen can be maintained consistently.
  • a source driving chip as an example, it can be applied to all types of display driving chips and can be applied regardless of the type of display device such as LCD or OLED.

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Abstract

본 발명은 디스플레이 장치에 고품질의 영상 데이터를 제공할 수 있도록 하는 최적 등화 기능을 포함하는 디스플레이 구동 칩 및 최적의 등화 방법에 관한 것으로, 데이터를 수신하는 데이터 수신부; 상기 데이터 수신부의 출력 신호를 클럭 신호에 맞게 복원하는 클럭 데이터 복원부; 상기 복원된 데이터에 대한 비트 에러율을 시험하고, 상기 시험 결과를 제공하는 비트 에러율 시험부; 초기 등화의 조건을 설정하고, 상기 제공된 시험 결과에 기초하여 최적 등화 스텝 및 추가할 옵션 등화 스텝의 수를 설정하여 상기 데이터 수신부로 피드백하는 등화 옵션 제어부;를 포함하는 할 수 있다.

Description

최적 등화 기능을 포함하는 디스플레이 구동 칩 및 최적 등화 방법
본 발명은 디스플레이 장치에 고품질의 영상 데이터가 제공될 수 있도록 최적의 영상 데이터 등화 기능을 포함하는 디스플레이 구동 칩 및 최적의 등화 방법에 관한 것이다.
디스플레이 화면이 점차 대형화됨에 따라서 이에 비례하여 영상 데이터를 전송하는 디스플레이 구동 칩의 개수 또한 점차적으로 더욱 증가하게 되었다. 뿐만 아니라 구동 칩과 타이밍 컨트롤러(T-CON) 사이의 연결 배선의 숫자도 많아지고 있다. 연결 배선에는 전통적으로 버스 선(Bus line) 또는 버스(Bus)라고 불리우는 데이터 선(Data line), 전원 전압을 공급하기 위한 파워 선(Power line) 및 접지 선(Ground line), 클럭 신호를 포함하는 제어 선(Control line) 등을 포함된다. 버스 선 갯수의 증가는 구동 칩이 장착된 인쇄회로 기판, 또는 플렉시블 기판의 배선이 더욱 많아지고 복잡해짐을 의미한다. 이는 곧 디스플레이의 베젤이나 기구 설계를 어렵게 할 뿐만 아니라 비용 또한 증가하게 된다. 뿐만 아니라 반도체 칩에서도 핀(pin) 숫자가 늘어나게 되어 칩 제작 비용의 증가를 수반하게 된다. 대략적으로 반도체 칩의 가격은 핀의 개수가 늘어나면 더불어 늘어나는 경향을 보이는데 이는 핀 수 증가에 따른 패키지 비용의 증가 때문이다. 그러므로 경제성을 위하여 디스플레이 패널 업체에서는 항상 반도체 칩 메이커에게 보다 적은 수의 핀(pin) 숫자를 사용하도록 요구하게 된다.
한편, 디스플레이의 구동 칩 특히 소오스 구동 칩(SDIC)에는 도 1에 도시된 바와 같이 타이밍 컨트롤러(130)로부터 직렬로 전송된 영상 데이터를 정확한 타이밍에 수신할 목적으로 설치된 등화 핀(Equalizing Pin)인 'EQ'핀이 있다. 이 EQ 핀은 소오스 구동 칩(110)으로 하여금 직렬 데이터 수신을 최적화시키도록 한다. 최적화에는 데이터 비트 에러가 검출될 수 있도록 비트 에러율 시험(BERT, Bit Error Rate Test) 기능이 포함된다. 이 시험 기능은 칩 외부에 돌출된 EQ 핀을 통하여 소오스 구동 칩(110) 내부에 존재하는 등화기(Equalizer) 회로의 동작을 촉발함에 의해 자동적으로 이루어진다.
소오스 구동 칩(110)에 내장된 자동 등화(Auto Equalizing)의 기능을 좀 더 이해하기 위하여 도 2에 예시한 타이밍도를 참고로 하여 설명한다. 자동 등화는 디스플레이의 한 화면을 채우는 프레임별 영상 데이터가 들어오기 전에 실행된다. 자동 등화는 데이터를 수신하는 소오스 구동 칩(110) 내에서 미리 설정된 실행 동작을 따르는데 도 2에서는 'RX Configuration'과 같이 표시되어 있다. 자동 등화(Auto Equalizing)가 끝나면 소오스 구동 칩(110)은 타이밍 컨트롤러(130)으로 부터 각 프레임 별로 영상 데이터를 수신한다. 각 프레임별 데이터는 첫 번째 수평 데이터(1H Data)로부터 n번째 수평 데이터(nH Data)로 구성되고, 각 프레임 데이터 사이에는 수직 블랭크(V-Blank) 구간이 삽입되어 있다. 1 ~ n 번째 수평 데이터 각각은, 수평 블랭크(H-Blank) 구간과, 제어 신호를 수신하는 구간(CTR) 및 영상(Image) 데이터를 수신하는 구간을 포함한다. 참고로, 수직 블랭크(V-Blank)란 하나의 완성된 화면이 여러 개의 프레임으로 구성되어 있을 때 하나의 프레임에 대한 수평 주사(scan)이 끝나면 다음의 프레임을 위해 주사선이 수직으로 이동하는 시간을 의미하며, 수평 블랭크(H-Blank)란 하나의 수평 주사를 한 후 다음 번의 수평 주사가 시작되기 전까지의 시간 간극을 의미한다. 이들 용어는 브라운관과 같이 전통적인 음극선 튜브(CRT, C athode R ay T ube)에서 쓰이던 주사 기술에서 유래된 용어이다.
그런데 소오스 구동 칩(11) 내부에서 실행되는 자동 등화 과정은 상당히 오랜 시간이 소요될 뿐만 아니라 소오스 구동 칩(110)의 동작 온도가 증가하거나, 전원 전압의 변동이 있을 경우를 감안하여 등화 조건이 보다 강화되어야 할 필요가 있다. 등화 조건이 강화되지 않으면 타이밍 컨트롤러(130)과 소오스 구동 칩(110) 사이에 송수신되는 데이터 신호의 품질을 저하시켜 결국 디스플레이 화면의 영상 불량을 유발하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 디스플레이 구동 칩에서 자동으로 등화를 최적화하는 회로에 의해 디스플레이 장치에 고품질의 영상데이터를 제공할 수 있도록 하는 것에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 디스플레이 구동 칩에서 자동으로 등화를 최적화하는 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따르면, 데이터를 수신하는 데이터 수신부; 상기 데이터 수신부의 출력 신호를 클럭 신호에 맞게 복원하는 클럭 데이터 복원부; 상기 복원된 데이터에 대한 비트 에러율을 시험하고, 상기 시험의 결과를 제공하는 비트 에러율 시험부; 초기 등화의 조건을 설정하고, 상기 제공된 시험 결과에 기초하여 최적 등화 스텝 및 추가할 옵션 등화 스텝의 수를 설정하여 상기 데이터 수신부로 피드백하는 등화 옵션 제어부;를 포함하는 최적 등화 기능을 포함하는 디스플레이 구동 칩임을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 다른 일실시예에 따르면, 초기 등화를 실행하는 단계(S20); 디스플레이 구동 칩이 영상 데이터를 수신하는 단계(S30); 상기 수신된 영상 데이터의 클럭 신호에 맞게 복원하는 단계(S40); 상기 복원된 영상 데이터가 가진 비트 에러율을 시험하는 단계(S50); 상기 시험 결과를 기반으로 등화 옵션을 설정하고 이를 영상 데이터 수신에 반영하는 단계(S60); 를 포함하는 디스플레이 구동 칩의 최적 등화 방법인 것을 특징으로 한다.
본 발명에 의해 디스플레이 장치에 제공되는 영상 데이터가 에러없이 고품질의 영상을 제공받을 수 있게 하는 효과가 있다.
본 발명에 의해 수직 블랭크 구간을 적절히 이용하여 영상 데이터의 전송에 시간적인 제약을 가하지 않고도 에러없는 고품질의 영상을 디스플레이 장치에 제공할 수 있는 효과가 있다.
도 1은 본 발명의 배경 설명을 위한 도면이다.
도 2는 본 발명의 배경 설명을 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 회로 블록도이다.
도 5는 본 발명의 일 실시예를 설명하는 순서도이다.
본 발명을 설명하기에 앞서 본 발명에서 자주 쓰이는 전문적인 용어나 그 약어에 대한 이해를 돕기 위하여 이에 대한 간략한 설명을 부가한다. 이 설명에 의해 본 발명의 기술적인 사상을 보다 수월하게 이해할 수 있게 된다. 먼저 본 발명의 명세서 전반에서, 칩(Chip), IC(Integrated Circuit), 회로 또는 회로부, 유닛(Unit)이라는 용어의 의미는 서로 교환적인 의미로 쓰일 수 있고, 그것이 반드시 개별로 포장(Packaging)된 구성을 의미할 수도, 그렇지 않을 수도 있음을 유의하여야 하고, 그러한 용어의 의미는 기술적인 내용의 설명에 기초하여 해석되어야 함을 밝혀 둔다. 또한 여기서 '데이터'는 영상 데이터'를 의미한다.
타이밍 컨트롤러(Timing Controller)는 T-CON(티콘)이라고도 부르는 반도체 칩 또는 회로를 말하는 것으로 구동 칩 또는 구동 회로부로 하여금 디스플레이 데이터를 적절히 수신할 수 있도록 데이터의 전송 및 그 타이밍을 제어하는 구성을 말한다. 소오스 구동 칩(SDIC, S ource D river I ntegrated C ircuit)은 디스플레이의 소오스 방향을 구동하는 반도체 집적회로(IC)를 말한다. 경우에 따라 소오스 구동 칩(SDIC)에는 소오스 구동 기능 이외에도 터치 신호를 감지하여 터치 IC로 전송하는 Read Out 기능이 서로 통합된 IC를 의미할 수 있다.
이하, 본 발명은 소오스 구동 칩을 예시로 하여 설명하지만 영상 데이터를 디스플레이로 전송하는 구동 칩이면 모두 적용가능한 것은 당연하다.
도 3은 최적 등화 기능을 가진 본 발명의 디스플레이 구동 칩의 기능을 보다 쉽게 파악할 수 있도록 제시되는 타이밍도이다. 본 발명에서는 소오스 구동 칩의 외부 EQ 단자를 없애어 전술한 불편한 점들을 해소하고, 이를 대신하여 수직 블랭크(V-Blank) 구간을 이용하여 자동 등화를 수행하는 회로가 포함된 디스플레이 구동 칩 및 최적 등화 방법을 실시 예를 통하여 개시한다. 이하 도 3을 참고로 하여 본 발명을 설명한다. 소오스 구동 칩에 전원 전압이 인가되거나(Power On), 파워 온 리셋(POR, P ower O n R eset) 신호가 들어와 소오스 구동 칩이 초기화되면 무구동 상태에서 가장 먼저 초기 등화 구간이 부여되고 초기 등화(Initial EQ)가 자동으로 실행된다.
초기 등화(Equalization)은 여러 번의 등화 스텝(EQ1 step ~ EQn step)이 반복되는 과정이다. 이 구간 동안에는 적용이 가능한 모든 등화 스텝에 대하여 스캔하고, 스캔 결과를 참고하여 최적의 등화 스텝의 값을 결정한다. 예를 들어 초기 등화가 20번의 스텝(EQ20 step)으로 실행되고 그 가운데 10번째 스텝(EQ10 step)부터 잘 등화된 결과가 나온다면 최적 등화 스텝은 EQ10 step으로 결정되고 이 값은 'FEQ step'으로 정의된다. 즉, FEQ step = EQ10 step이 된다.
최적의 등화 스텝(FEQ step)은 이후 각 프레임 데이터 사이의 수직 블랭크(V-Blank) 구간 동안에 사용된다. 그런데 전술하여 설명한 문제점으로 인하여 최적 등화 스텝(FEQ step)의 값을 그대로 사용하는 것보다는 약간의 여유를 두는 것이 바람직하게 된다. 예를 들어 최적 등화 스텝(FEQ step)를 기준으로 하여 앞뒤로 하나 또는 둘 이상의 등화 스텝을 추가할 수 있다.
도 3에 도시된 예는 최적의 등화 스텝에다 앞뒤로 두 개의 등화 스텝이 더 추가되어 총 다섯 개의 스텝으로 구성된 예이다. 추가된 등화 스텝의 개수는 초기 등화 스텝 이후에 설계자의 필요에 따라 정수배의 옵션으로 설정하는 것이 바람직하다. 예를 들어 디스플레이 구동 칩이 사용되는 환경이 상온보다 크게 초과하는 경우에, 온도가 회로 동작에 미치는 영향이 클 것이므로 이때에는 추가의 등화 스텝이 여럿 추가되는 것이 바람직하다. 또한 디스플레이 구동 칩이 장착된 기판의 전원 전압의 변동이 심한 경우에도 등화 스텝이 추가되는 것이 바람직하다.
참고로, 이 분야의 기술자들에게는 당연한 사실이지만 수직 블랭크(V-Blank) 구간이 온전히 등화 스텝에만 쓰이지는 않는다. 또한 수직 블랭크 구간은 시간적으로 무한하게 주어지지도 않으므로 추가되는 등화 스텝의 개수가 일정한 값을 넘지 않도록 하여 이 구간을 적절하게 활용할 수 있도록 하는 것이 바람직하다.
소오스 구동 칩의 외부 EQ 핀을 삭제하는 대신 칩 내부 회로의 자동 등화를 수행하기 위한 회로는 도 4에 예시되어 있다. 도 4의 회로 구성은 각자의 기능을 표시하고 있다.
데이터 송신부(210)는 타이밍 컨트롤러(T-CON)에 소속된 회로 구성으로, 일련의 연속된 프레임으로 구성된 영상 데이터를 소오스 구동 칩에게 공급하는 말단 회로를 의미한다.
데이터 수신부(220)는 타이밍 컨트롤러로부터 데이터 버스를 통해 전달된 영상 데이터를 수신하는 회로이다. 데이터 수신부(220)에는 등화 회로가 포함되고, 등화 회로로는 증폭기가 사용될 수 있다. 긴 데이터 버스를 통해 왜곡되어 전달된 영상 데이터는 이 증폭기를 통해 보다 분별 가능한 디지털 값으로 변환될 뿐 아니라 영상 데이터가 들어오지 않은 구간에서는 적절한 등화 기능이 수행된다.
영상 데이터가 들어오는 구간과 들어오지 않은 여타 구간, 예를 들어 등화 구간이나 수평 블랭크, 수직 블랭크 구간 등은 시간적으로 서로 구분되고 혼동되지 않도록 타이밍 컨트롤러(130)와 디스플레이 구동 칩(110) 사이에는 이미 규약되어 있다.
여러 등화 기능들, 예컨대 초기 등화, 자동 등화, 최적 등화 등의 기능 및 이들 여러 등화에다 추가되는 등화 스텝의 수 등에 대한 설명들은 본 발명의 명세서에 이미 전술되어 있다. 내부의 증폭기로는 연속 시간 선형 등화( C ontinuous T ime L inear E qualization, CTLE) 증폭기가 사용되는 것이 바람직하다.
연속 시간 선형 등화(CTLE) 증폭기는 입력되는 신호에 대하여 끊임없이 연속적으로 반응하고, 반응의 정도는 증폭기의 이득에 선형적으로 비례하며, 이 결과를 출력으로 내보내는 기능을 한다.
클럭 데이터 복원부(CDR, C lock D ata R ecovery, 도면부호 230)는 데이터 수신부(220)의 출력 신호들의 원래의 파형을 잘 유지할 수 있도록 하거나, 각 클럭 신호에 잘 동기되도록 데이터 신호를 복원하는 회로이다. 설명의 편의와 본 발명의 핵심적인 기술 사상을 잘 설명하기 위하여 본 발명의 명세서에서는 클럭 신호가 별도로 표시되지는 않았음을 유의하여야 한다.
데이터 정렬부(240)는 클럭 신호와 잘 동기된 영상 데이터를 다시 정렬하여 디스플레이 장치로 송신하기 위한 회로이다. 굳이 자세하게 설명하지는 않았지만, 디스플레이 장치로 송신되는 영상 데이터는 여러 채널로 구성될 수 있고, 경우에 따라 3원색(RGB, Red Green Blue)을 나타내는 3개의 채널 데이터일 수도 있다.
타이밍 컨트롤러로부터 실시간으로 끊임없이 전달되는 영상 데이터는 긴 데이터 버스를 통과하는 동안 신호의 파형이 왜곡 또는 손상된다. 비록 데이터 버스가 비록 낮은 저항율을 가지는 도전성 금속 물질이라 하더라도 높은 주파수의 영상 데이터의 전달 과정에서는 데이터 버스의 기생 저항이나 기생 커패시턴스 등으로 인한 왜곡은 피할 수는 없다. 그러므로 소오스 구동 칩 내부에는 영상 데이터가 모두 완벽하게 전달되었는지를 검사하는 기능이 필요하게 된다. 비트 에러율 시험부(BERT, B it E rror R ate T est, 도면부호 250)는 이 기능을 담당하는 회로로, 항상 얼마만큼의 비트 에러가 발생하는지를 실시간으로 시험한다. 시험의 결과는 등화 옵션 제어부(260)로 제공된다.
등화 옵션 제어부(260)는 초기 등화(Initial EQ)를 위한 여러 조건들을 세팅하고, 최적의 등화 스텝(FEQ step)을 결정하고, 옵션으로 추가할 등화 스텝의 수를 설정하는 등 등화에 대한 전반적인 제어를 모두 담당하는 회로이다. 등화 옵션 제어부(260)에 의해 설정되거나 제어된 여러 등화 조건들은 데이터 수신부(220)로 피드백된다. 데이터 수신부(220)는 등화 회로를 이용하여 여러 등화 동작을 수행한다. 등화 회로가 수행하는 등화 동작은 도 2 및 도 3에서 보듯이 각 프레임별로 연속하여 수신되는 영상 데이터의 각 부분에 적절한 등화 조건이 조합되도록 한다.
전술하여 설명한 바와 같이 등화 동작은 디스플레이 구동 칩의 전원이 켜진 직후나 파워 온 리셋(POR)이 실행된 직후에 실행되는 초기 등화, 프레임별 데이터들이 들어오기 이전에 실행되는 자동 등화, 프레임 데이터 구간 사이에 실행되는 최적 등화가 기본이 된다. 온도의 변화나 전원 전압의 변동 등 외부 환경의 변화에 대응하여 기본적으로 설정된 각종 등화 동작에다 등화의 스텝 수가 가변적으로 가감될 수도 있다. 이는 등화 옵션 제어부(260)의 기능에 포함될 수 있다.
이상을 종합하면 도 5에 도시된 바와 같이 최적의 등화 방법은 다음 순서와 같이 요약될 수 있다. 먼저, 전원 전압 인가 또는 파워 온 리셋(POR) 신호가 인가되는 단계(S10)로부터 시작하여, 기 설정된 조건으로 초기 등화를 실행하는 단계(S20), 디스플레이 구동 칩이 영상 데이터를 수신하는 단계(S30), 상기 수신된 영상 데이터를 클럭 신호에 맞게 복원하는 단계(S40), 상기 복원된 영상 데이터가 가진 비트 에러율을 시험하는 단계(S50), 상기 시험 결과를 기반으로 등화 옵션을 설정하고 이를 영상 데이터 수신에 반영하는 단계(S60), 상기 복원된 영상 데이터를 정렬하는 단계(S70), 상기 정렬된 영상 데이터를 출력하여 디스플레이 장치로 전달하는 단계(S80)로 끝나게 된다. 만약 전원 전압 인가 또는 파워 온 리셋(POR) 신호가 인가된 시간이 오래 경과하였다면, 최적의 등화 방법은 상기 S10 단계를 생략하여도 무방하다.
이와 같이 최적 등화 기능을 포함하는 디스플레이 구동 칩 및 최적 등화 방법을 제공하는 본 발명에 의해 디스플레이 구동 칩을 둘러싸고 있는 주위 환경, 예를 들어 전원 전압의 변동, 동작 온도의 변화 등이 있더라도 에러 없는 영상 데이터의 전달이 가능해지며, 결국 디스플레이 화면의 영상 품질을 일정하게 유지할 수 있게 된다. 본 발명은 소오스 구동 칩을 예시적으로 하여 설명하였지만 모든 종류의 디스플레이 구동 칩에 적용될 수 있고, LCD나 OLED 등 디스플레이 장치의 종류와도 무관하게 적용될 수 있다.

Claims (11)

  1. 데이터를 수신하는 데이터 수신부;
    상기 데이터 수신부의 출력 신호를 클럭 신호에 맞게 복원하는 클럭 데이터 복원부;
    상기 복원된 데이터에 대한 비트 에러율을 시험하고, 상기 시험의 결과를 제공하는 비트 에러율 시험부;
    초기 등화의 조건을 설정하고, 상기 제공된 시험 결과에 기초하여 최적 등화 스텝 및 추가할 옵션 등화 스텝의 수를 설정하여 상기 데이터 수신부로 피드백하는 등화 옵션 제어부;를 포함하는 최적 등화 기능을 포함하는 디스플레이 구동 칩.
  2. 제 1항에 있어서 상기 초기 등화는,
    전원 전압이 인가된 직후, 또는 파워 온 리셋 신호가 인가된 직후에 실행되는 것을 특징으로 하는 최적 등화 기능을 포함하는 디스플레이 구동 칩.
  3. 제 1항에 있어서 상기 초기 등화는,
    각 프레임별 데이터가 수신되기 전에 실행되는 것을 특징으로 하는 최적 등화 기능을 포함하는 디스플레이 구동 칩.
  4. 제 1항에 있어서 상기 최적 등화 스텝은,
    각 프레임별 데이터 사이의 수직 블랭크 구간 동안 실행되는 것을 특징으로 하는 최적 등화 기능을 포함하는 디스플레이 구동 칩.
  5. 제 1항에 있어서 상기 데이터 수신부의 등화 회로는,
    상기 피드백된 정보에 기초하여 등화 동작을 수행하는 증폭기를 포함하는 것을 특징으로 하는 최적 등화 기능을 포함하는 디스플레이 구동 칩.
  6. 초기 등화를 실행하는 단계(S20);
    디스플레이 구동 칩이 영상 데이터를 수신하는 단계(S30);
    상기 수신된 영상 데이터의 클럭 신호에 맞게 복원하는 단계(S40);
    상기 복원된 영상 데이터가 가진 비트 에러율을 시험하는 단계(S50);
    상기 시험 결과를 기반으로 등화 옵션을 설정하고 이를 영상 데이터 수신에 반영하는 단계(S60);
    를 포함하는 디스플레이 구동 칩의 최적 등화 방법.
  7. 제 6항에 있어서,
    전원 전압이 인가된 직후, 또는 파워 온 리셋 신호가 인가되는 단계(S10)가 더 추가된 디스플레이 구동 칩의 최적 등화 방법.
  8. 제 6항에 있어서 상기 초기 등화를 실행하는 단계(S20)는,
    등화 옵션 제어부에 기 설정된 조건으로 행하는 것을 특징으로 하는 디스플레이 구동 칩의 최적 등화 방법.
  9. 제 6항에 있어서,
    상기 초기 등화를 실행하는 단계(S20)를 통하여 최적 등화 스텝을 결정하는 것을 특징으로 하는 디스플레이 구동 칩의 최적 등화 방법.
  10. 제 8항에 있어서 상기 등화 옵션 제어부는,
    옵션으로 추가할 등화 스텝의 수를 결정하는 것을 특징으로 하는 디스플레이 구동 칩의 최적 등화 방법.
  11. 제 9항에 있어서 상기 최적 등화 스텝은,
    상기 영상 데이터를 구성하는 각 프레임별 데이터 사이의 수직 블랭크 구간 동안 사용되는 것을 특징으로 하는 디스플레이 구동 칩의 최적 등화 방법.
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