KR20190014274A - 표시장치 - Google Patents

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Abstract

표시장치는 신호 제어부 및 데이터 구동회로를 포함한다. 데이터 구동회로는 복수의 구동칩들을 포합한다. 상기 복수의 구동칩들 중 적어도 어느 하나는 데이터 신호가 왜곡된 정도를 모니터링 한다. 상기 복수의 구동칩들 중 상기 적어도 어느 하나는 모니터링한 결과를 토대로 피드백 신호를 생성하여, 왜곡된 데이터 신호를 보상한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 입력된 데이터 신호의 위상(phase), 진폭(amplitude), 상승시간(rising time), 또는 하강시간(falling time)에 대한 피드백 신호를 생성할 수 있는 데이터 구동회로를 포함하는 표시장치에 관한 것이다.
일반적으로 표시장치는 영상을 표시하기 위한 표시 패널과 표시패널을 구동하는 구동 회로를 포함한다. 표시패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함한다.
구동 회로는 데이터 라인들에 데이터 구동 신호를 출력하는 데이터 구동회로, 게이트 라인들에 게이트 구동 신호를 출력하는 게이트 구동회로, 및 데이터 구동회로와 게이트 구동회로를 제어하기 위한 신호 제어부를 포함한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 화소에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 화소에 인가하여 영상을 표시할 수 있다.
신호 제어부는 영상 신호 및 제어 신호를 데이터 구동회로로 제공한다.
영상 신호들이 데이터 구동회로에 전달되는 경우, 전압 강하 등에 의해 영상 신호들이 왜곡될 수 있다. 특히, 신호 제어부와 데이터 구동회로 간의 거리가 멀어질수록 신호의 왜곡이 더 심해질 수 있다.
본 발명은 데이터 구동회로가 수신하는 신호의 왜곡된 정도 측정하고, 측정된 정보를 토대로 신호 제어부 또는 데이터 구동회로 내부의 회로에 피드백 신호를 제공하여 왜곡된 신호를 보상하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 복수의 화소들, 데이터 구동회로, 및 신호 제어부를 포함할 수 있다. 상기 데이터 구동회로는 각각이 상기 복수의 화소들 중 대응하는 화소들에 데이터 신호를 제공하는 복수의 구동칩들을 포함할 수 있다. 상기 신호 제어부는 상기 복수의 구동칩들과 인터페이스에 의해 접속되고, 상기 데이터 신호를 상기 데이터 구동회로에 제공할 수 있다.
상기 복수의 구동칩들 중 적어도 어느 하나는 위상 모니터링 회로 및 클럭생성회로를 포함하는 모니터링 회로를 포함할 수 있다. 상기 위상 모니터링 회로는 상기 신호 제어부에서 상기 데이터 신호를 수신할 수 있다. 상기 클럭생성회로는 노멀클럭신호를 수신하여 상기 노멀클럭신호와 위상이 다른 제1 위상변환클럭신호 및 제2 위상변환클럭신호를 생성할 수 있다.
상기 위상 모니터링 회로는 위상 샘플링 회로, 위상 정렬 회로, 배타적 논리합 회로, 및 위상 레지스터 회로를 포함할 수 있다.
상기 위상 샘플링 회로는 상기 데이터 신호 및 상기 노멀클럭신호를 수신하는 제1 샘플링 D-플립플롭, 상기 데이터 신호 및 상기 제1 위상변환클럭신호를 수신하는 제2 샘플링 D-플립플롭, 및 상기 데이터 신호 및 상기 제2 위상변환클럭신호를 수신하는 제3 샘플링 D-플립플롭을 포함할 수 있다.
상기 위상 정렬 회로는 상기 제1 샘플링 D-플립플롭의 출력 및 상기 노멀클럭신호를 수신하는 제1 정렬 D-플립플롭, 상기 제2 샘플링 D-플립플롭의 출력 및 상기 노멀클럭신호를 수신하는 제2 정렬 D-플립플롭, 및 상기 제3 샘플링 D-플립플롭의 출력 및 상기 노멀클럭신호를 수신하는 제3 정렬 D-플립플롭을 포함할 수 있다.
상기 배타적 논리합 회로는 상기 위상 샘플링 회로의 출력 또는 상기 위상 정렬 회로의 출력을 수신할 수 있다.
상기 위상 레지스터 회로는 상기 배타적 논리합 회로에서 출력되는 데이터를 저장할 수 있다.
상기 제1 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 빠르고, 상기 제2 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 느릴 수 있다.
상기 제1 변환클럭신호와 상기 노멀클럭신호의 위상차는 상기 노멀클럭신호와 상기 제2 위상변환클럭신호의 위상차와 같을 수 있다.
본 발명의 일 실시예에서, 상기 제1 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 X도 빠르고, 상기 제2 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 360-X도 빠를 수 있다.
상기 배타적 논리합 회로는 제1 배타적 논리합 회로 및 제2 배타적 논리합 회로를 포함할 수 있다. 상기 제1 배타적 논리합 회로는 상기 제1 샘플링 D-플립플롭의 출력 및 상기 제2 정렬 D-플립플롭의 출력을 수신할 수 있다. 상기 제2 배타적 논리합 회로는 상기 제1 정렬 D-플립플롭의 출력 및 제3 정렬 D-플립플롭의 출력을 수신할 수 있다.
상기 클럭생성회로는 상기 노멀클럭신호보다 더 낮은 주파수를 가지는 저주파클럭신호를 생성하는 주파수 디바이더를 더 포함할 수 있다. 상기 위상 모니터링 회로는 위상 주파수 변환회로를 더 포함할 수 있다. 위상 주파수 변환회로는 상기 제1 배타적 논리합 회로의 출력 및 상기 저주파클럭신호를 수신하는 제1 위상 주파수 D-플립플롭 및 상기 제2 배타적 논리합 회로의 출력 및 상기 저주파클럭신호를 수신하는 제2 위상 주파수 D-플립플롭을 포함할 수 있다.
상기 위상 레지스터 회로는 상기 제1 위상 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 n개(n은 2이상의 자연수)의 업-카운드 레지스터들 및 상기 제2 위상 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 n개의 다운-카운트 레지스터들을 포함할 수 있다.
상기 클럭생성회로에는 상기 제1 위상변환클럭신호의 위상 및 제2 위상변환클럭신호의 위상을 제어하는 위상제어신호가 인가되며, 상기 위상제어신호는 m비트(m은 1이상의 자연수)의 디지털 신호이고, 상기 n의 값은 2m의 값과 동일할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 n개의 업-카운트 레지스터들 및 상기 n개의 다운-카운트 레지스터들에 저장된 위상 데이터들을 읽고, 상기 읽은 위상 데이터들을 근거로 피드백 신호를 출력하는 제어회로를 더 포함할 수 있다.
상기 신호 제어부는 상기 데이터 신호의 특정 주파수 대역을 강조하는 프리 엠파시스 회로 및 상기 프리 엠파시스 회로로부터 수신한 상기 데이터 신호를 상기 인터페이스를 통해 상기 데이터 구동회로에 송신하는 출력 드라이버를 더 포함할 수 있다. 상기 복수의 구동칩들 중 상기 적어도 어느 하나는 상기 신호 제어부로부터 수신한 상기 데이터 신호의 주파수 특성을 균일하게 변환하는 이퀄라이저 및 상기 이퀄라이저로부터 수신한 상기 데이터 신호를 이용하여 상기 노멀클럭신호를 생성하는 클럭 리커버리회로를 더 포함할 수 있다.
상기 피드백 신호는 상기 프리 엠파시스 회로, 상기 출력 드라이버, 및 상기 이퀄라이저 중 적어도 어느 하나에 인가될 수 있다.
상기 프리 엠파시스 회로는 상기 피드백 신호를 수신하여 상기 데이터 신호의 상기 특정 주파수 대역을 더 강조하고, 상기 출력 드라이버는 상기 피드백 신호를 수신하여 구동 강도(drive strength)를 더 크게하며, 상기 이퀄라이저는 상기 피드백 신호를 수신하여 AC 게인(AC Gain)을 더 크게 할 수 있다.
상기 복수의 구동칩들 중 상기 적어도 어느 하나는 진폭 비교회로를 포함하는 진폭 모니터링 회로를 더 포함할 수 있다. 상기 진폭 비교회로는 제1 기준전압 및 상기 데이터 신호를 수신하는 제1 비교기, 상기 제1 기준전압보다 더 큰 레벨을 갖는 제2 기준전압 및 상기 데이터 신호를 수신하는 제2 비교기, 및 상기 제2 기준전압보다 더 큰 레벨을 갖는 제3 기준전압 및 상기 데이터 신호를 수신하는 제3 비교기를 포함할 수 있다.
상기 제1 비교기, 상기 제2 비교기, 및 상기 제3 비교기 각각은 OP 앰프를 포함하고, 상기 OP 앰프의 전원단자에는 제1 위상변환클럭신호 또는 제2 위상변환클럭신호가 인가될 수 있다.
상기 진폭 모니터링 회로는 상기 진폭 비교회로의 출력을 수신하는 진폭 주파수 변환회로를 더 포함할 수 있다. 상기 진폭 주파수 변환회로는 상기 제1 비교기의 출력 및 상기 저주파클럭신호를 수신하는 제1 진폭 주파수 D-플립플롭, 상기 제2 비교기의 출력 및 상기 저주파클럭신호를 수신하는 제2 진폭 주파수 D-플립플롭, 및 상기 제3 비교기의 출력 및 상기 저주파클럭신호를 수신하는 제3 진폭 주파수 D-플립플롭을 포함할 수 있다.
상기 진폭 모니터링 회로는 상기 진폭 주파수 변환회로에서 출력되는 데이터를 저장하는 진폭 레지스터 회로를 더 포함할 수 있다. 상기 진폭 레지스터 회로는 상기 제1 진폭 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 k개(k는 2이상의 자연수)의 제1 레벨 레지스터들, 상기 제2 진폭 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 k개의 제2 레벨 레지스터들, 및 상기 제3 진폭 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 k개의 제3 레벨 레지스터들을 포함 할 수 있다.
상기 제어회로는 상기 k개의 제1 레벨 레지스터들, 상기 k개의 제2 레벨 레지스터들, 및 상기 k개의 제3 레벨 레지스터들에 저장된 진폭 데이터들을 읽고, 상기 읽은 진폭 데이터들을 추가적인 근거로하여 상기 피드백 신호를 출력할 수 있다.
상기 k의 값은 상기 n의 값과 같을 수 있다.
본 발명의 일 실시예에 따른 표시장치는 신호 제어부 및 데이터 구동회로를 포함할 수 있다. 상기 신호 제어부는 테이터 신호를 송신한다. 상기 데이터 구동회로는 상기 데이터 신호를 수신하고, 모니터링 회로 및 제어회로를 포함할 수 있다.
상기 모니터링 회로는 상기 수신한 데이터 신호를 서로 다른 위상을 갖는 복수 개의 클럭신호들을 동시에 이용하여 복수회 샘플링 하고, 상기 복수 개의 클럭신호들 중 어느 하나는 상기 복수회 샘플링이 진행되는 동안 위상이 변하지 않으며, 상기 복수 개의 클럭신호들 중 나머지는 상기 복수회 샘플링이 진행되는 동안 위상이 계속 변하고, 상기 제어회로는 상기 복수회 샘플링 결과를 근거로 상기 신호 제어부에 피드백 신호를 제공할 수 있다.
상기 신호 제어부는 상기 피드백 신호를 수신하여 상기 데이터 신호의 특정 주파수 대역을 더 강조하거나, 구동 강도(drive strength)를 더 크게 할 수 있다.
본 발명의 일 실시예에 따르면, 본 발명의 실시 예에 따르면, 신호 제어부(또는 타이밍 컨트롤러) 및 데이터 구동회로 간의 거리에 기반하여 보상된 데이터 신호들이 데이터 구동회로에 전달될 수 있다. 그 결과, 왜곡 없는 데이터 신호들이 데이터 구동회로에 제공됨에 따라, 표시장치의 전반적인 영상 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 신호 제어부에서 출력된 데이터 신호들의 아이 다이어그램(EYE Diagram)을 도시한 것이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 신호 제어부 및 구동칩의 블록도를 도시한 것이다.
도 6a는 본 발명의 일 실시예에 따른 클럭생성회로의 블록도를 도시한 것이다.
도 6b는 도 6a에 도시된 클럭생성회로의 입/출력 클럭신호들을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 위상 모니터링 회로 및 진폭 모니터링 회로를 도시한 것이다.
도 8a, 도 8b, 도 9a, 및 도 9b는 제어회로가 위상 레지스터 회로에 저장된 데이터들을 근거로 위상 지터(phase jitter)의 양을 파악하는 방법을 도시한 것이다.
도 10a 및 도 10b는 제어회로가 진폭 레지스터 회로에 저장된 데이터들을 근거로 진폭 지터(Amplitude jitter)의 양을 파악하는 방법 도시한 것이다.
도 11은 본 발명의 일 실시예에 따른 제어회로의 블록도를 도시한 것이다.
도 12는 인터페이스 및 신호제어라인을 통해 신호 제어부 및 데이터 구동회로 사이에 전송되는 데이터 패키지를 예시적으로 도시한 것이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도면들에 있어서, 구성요소들의 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
"포함하다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 3은 본 발명의 일 실시예에 따른 화소(PX)의 단면도이다.
도 1에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 및 신호 제어부(300)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인(GLd)을 더 포함할 수 있다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GLd)은 복수 개의 화소들(PX11~PXnm)에 연결되지 않는다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 신호 제어부(300, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제어부(300)는 제1 회로기판(PBA-C)에 실장되고, 전력관리회로(400)로부터 전원을 공급받을 수 있다. 제1 회로기판(PBA-C)은 PBA(Printed Board Assembly) 일 수 있다. 전력관리회로(400)는 PMIC(Power Management IC) 일 수 있다.
신호 제어부(300)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들을 구별하는 신호인 수직 동기 신호, 수평 구간들을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
본 명세서 내에서, 외부의 그래픽 제어부에서 송신되어, 신호 제어부(300), 데이터 구동회로(200), 및 화소(PXnm)에 전달되는 신호를 통칭하여 데이터 신호라고 지칭 될 수 있다. 데이터 신호는 외부의 그래픽 제어부에서부터 화소(PXnm)로 전달되기 까지 신호의 형태는 변경 또는 가공될 수 있으나, 결국 표시영역(DA)에 영상을 표시하기 위한 데이터들을 포함하는 신호이다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 구동칩(210) 및 연성회로기판(220)은 각각 복수 개로 제공될 수 있다. 연성회로기판(220)은 제2 회로기판(PBA-S)과 제1 기판(DS1)을 전기적으로 연결할 수 있다.
복수 개의 연성회로기판들(220) 중 일부는 하나의 제2 회로기판(PBA-S)에 연결될 수 있다. 인접한 두 개의 제2 회로기판들(PBA-S)는 다른 연성회로기판(FPC)에 의해 연결될 수 있다.
제2 회로기판(PBA-S)은 제1 회로기판(PBA-C)과 연성 플랫 케이블(Flexible Flat Cable, FFC)에 의해 연결될 수 있다.
복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
신호 제어부(300)와 구동칩들(210)은 인터페이스들(USI)에 의해 연결될 수 있다. 인터페이스들(USI)은 신호 제어부(300)를 가까운 구동칩(210)과 연결시키는 센터 인터페이스(USI-C) 및 신호 제어부(300)를 먼 구동칩(210)과 연결치키는 사이드 인터페이스(USI-S)를 포함할 수 있다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 구동칩(210)은 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 2은 본 발명의 일 실시예에 따른 화소(PXnm)의 등가회로도이다. 도 3는 본 발명의 일 실시예에 따른 화소(PXnm)의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 2에 도시된 등가회로를 가질 수 있다.
도 2에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TRP, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TRP)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 3 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 3에 도시된 것과 같이, 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi, 도 2 참조)에 연결된 제어전극(GEP), 제어전극(GEP)에 중첩하는 활성화층(ALP), j번째 데이터 라인(DLj, 도 2 참조)에 연결된 입력전극(SEP), 및 입력전극(SEP)과 이격되어 배치된 출력전극(DEP)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GEP)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(GEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GEP)과 중첩하는 활성화층(ALP)이 배치된다. 활성화층(ALP)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
활성화층(ALP)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 활성화층(ALP)은 금속 산화물 반도체를 포함할 수 있다.
활성화층(ALP) 상에 출력전극(DEP)과 입력전극(SEP)이 배치된다. 출력전극(DEP)과 입력전극(SEP)은 서로 이격되어 배치된다. 출력전극(DEP)과 입력전극(SEP) 각각은 제어전극(GEP)에 부분적으로 중첩할 수 있다.
도 3에는 스태거 구조를 갖는 화소 트랜지스터(TRP)를 예시적으로 도시하였으나, 화소 트랜지스터(TRP)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TRP)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 활성화층(ALP), 출력전극(DEP), 및 입력전극(SEP)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 컨택홀(CH)을 통해 출력전극(DEP)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 2에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 4a 및 도 4b는 도 1에 도시된 신호 제어부(300)에서 출력된 데이터 신호들의 아이 다이어그램(EYE Diagram)을 도시한 것이다.
데이터 신호들 각각은 0 또는 1의 데이터 값으로 표현될 수 있다. 아이 다이어그램은 데이터 신호의 각 데이터 값에 대응하는 전압 파형들(WF1, WF2)을 도시화한 그래프이다.
도 4a 및 도 4b에 도시된 중앙의 마름모 형상은 신호 제어부(300)로부터 출력된 데이터 신호들이 데이터 구동회로(200)에 정상적으로 제공되기 위한 기준 마진(SM)일 수 있다. 즉, 데이터 신호들의 전압 파형이 기준 마진(SM)을 침범하지 않을 경우, 데이터 구동회로(200)에 정상적인 데이터 신호들이 제공될 수 있다. 이와 반대로, 데이터 신호들(RGB)의 전압 파형이 기준 마진(SM)을 침범했을 경우, 데이터 구동회로(200)에 왜곡된 데이터 신호들이 제공될 수 있다. 일반적으로, 데이터 신호들이 신호라인들을 통해 데이터 구동회로(200)의 구동칩들(210)에 전달되는 과정에서 전압 강하가 발생함에 따라, 영상 신호들이 왜곡될 수 있다. 또한, 센터 인터페이스(USI-C)와 사이드 인터페이스(USI-S)의 길이이 차이에 따라, 구동칩들(210) 각각이 수신하는 데이터 신호들이 왜곡되는 정도가 차이가 발생할 수 있다.
본 발명의 일 실시예에 따르면, 도 4a에 도시된 것과 같이 데이터 신호들이 왜곡되었을 때, 왜곡된 신호의 위상(phase), 진폭(amplitude), 상승시간(rising time), 또는 하강시간(falling time)을 측정하여 왜곡된 정도를 판단할 수 있다. 또한, 왜곡된 정도를 판단한 후, 이를 이용하여 데이터 신호들을 보상하여 도 4b에 도시된 것과 같이 데이터 구동회로(200)에 정상적인 데이터 신호들이 제공될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 신호 제어부(300) 및 구동칩(210)을 도시한 것이다.
신호 제어부(300)는 직렬 변환기(serializer, 301), 프리 엠파시스 회로(pre-emphasis circuit, 302), 출력 드라이버(output driver, 303), 및 위상고정루프 회로(phase　locked　loop, 304)를 포함할 수 있다.
직렬 변환기(301)는 병렬의 형태로 수신한 데이터 신호를 시간으로　순서화하여 직렬 형태의 데이터 신호로 변환할 수 있다.
프리 엠파시스 회로(302)는 직렬 변환기(301)로부터 수신한 직렬 형태의 데이터 신호의 특정 주파수 대역을 강조할 수 있다. 프리 엠파시스 회로(302)에 의해 신호 대 잡음비(S/N), 주파수 특성, 일그러짐 특성이 개선될 수 있다.
출력 드라이버(303)는 프리 엠파시스 회로(302)로부터 수신한 특정 주파수 대역이 강조된 데이터 신호를 인터페이스(USI)를 통해 데이터 구동회로(200)의 구동칩(210)에 송신할 수 있다.
위상고정루프 회로(304)는 출력 신호의 주파수를 항상 일정하게 유지하도록 구성된 주파수 부귀환 회로일 수 있다. 구체적으로, 위상고정루프 회로(304)는 입력 신호와 출력 신호의 위상차를 검출하고,　전압제어 발진기(Voltage　Controlled　Oscillator)를 제어하는 것으로 일정한 주파수 신호를 출력할 수 있다.
구동칩(210)은 이퀄라이저(equalizer, 211), 샘플러(sampler, 212), 클럭 리커버리회로(Clock Recovery Circuit, 213), 모니터링 회로(214), 직병렬 변환기(deserializer, 215), 및 제어회로(216)를 포함할 수 있다.
이퀄라이저(211)는 수신한 데이터 신호의 주파수 특성을 필요한 범위로 균등하게 조정할 수 있다.
샘플러(212)는 이퀄라이저(211)로부터 수신한 데이터 신호를 필요한 만큼 샘플링 할 수 있다.
클럭 리커버리회로(213)는 이퀄라이저로부터 수신한 데이터 신호를 이용하여 노멀클럭신호를 생성할 수 있다. 노멀클럭신호에 대한 설명은 후술한다.
모니터링 회로(214)는 이퀄라이저(211)로부터 수신한 데이터 신호를 수신하고, 클럭 리커버리회로(213)로부터 복수의 클럭신호들을 수신한다. 복수의 클럭신호들은 노멀클럭신호를 포함하며, 이들에 대한 설명은 후술한다. 모니터링 회로(214)는 수신한 데이터 신호의 위상(phase), 진폭(amplitude), 상승시간(rising time), 및 하강시간(falling time) 중 적어도 어느 하나를 측정할 수 있다. 모니터링 회로(214)는 클럭생성회로(CGC, 도 6a 참조), 위상 모니터링 회로(PMC, 도 7 참조), 및 진폭 모니터링 회로(AMC, 도 7 참조)를 포함할 수 있으며, 이들에 대한 설명은 후술한다.
직병렬 변환기(215)는 직렬의 형태로 수신한 데이터 신호를 병렬로 변환할 수 있다.
제어회로(216)는 모니터링 회로(214)가 측정한 정보들을 근거로 피드백 신호를 생성한다.
도 5a를 참조하면, 제어회로(216)는 피드백 신호를 이퀄라이저(211)에 송신할 수 있다.
도 5b를 참조하면, 제어회로(216)는 피드백 신호를 이퀄라이저(211), 프리 엠파시스 회로(302), 및 출력 드라이버(303)에 송신할 수 있다. 제어회로(216)가 피드백 신호를 프리 엠파시스 회로(302), 및 출력 드라이버(303)에 송신할 때는 신호제어라인(SCL)을 이용할 수 있다. 본 발명의 일 실시예에서, 신호제어라인(SCL)은 인터페이스 일 수 있다.
단, 이에 제한되는 것은 아니고 제어회로(216)는 피드백 신호를 구동칩(210)의 구성요소들 및 신호 제어부(300)의 구성요소들 중 적어도 어느 하나로 송신할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 클럭생성회로(CGC)의 블록도를 도시한 것이다. 도 6b는 도 6a에 도시된 클럭생성회로(CGC)의 입/출력 클럭신호들(CLK, CLK-P1, CLK-P2, CLK-LF)을 도시한 것이다.
클럭생성회로(CGC)는 위상 보간기들(Phase Interpolator, PHI1, PHI2) 및 주파수 디바이더(frequency divider, FD)를 포함할 수 있다. 위상 보간기들(Phase Interpolator, PHI1, PHI2)은 제1 위상 보간기(PHI1) 및 제2 위상 보간기(PHI2)를 포함할 수 있다.
제1 위상 보간기(PHI1)는 노멀클럭신호(CKL)를 수신하여 제1 위상변환클럭신호(CLK-P1)를 생성할 수 있다. 제1 위상변환클럭신호(CLK-P1)의 위상은 노멀클럭신호(CKL)의 위상보다 빠를 수 있다. 예를들어, 제1 위상변환클럭신호(CLK-P1)와 노멀클럭신호(CKL)의 위상차는 X도 일 수 있다.
제1 위상 보간기(PHI1)가 생성하는 제1 위상변환클럭신호(CLK-P1)의 위상은 위상 제어 신호(Phase control Signal)의 값에 따라 점점 변할 수 있다. 본 발명의 일 실시예에서, 제1 위상 보간기(PHI1)가 생성하는 제1 위상변환클럭신호(CLK-P1)의 위상은 점점 빨라질 수 있다.
제2 위상 보간기(PHI2)는 노멀클럭신호(CKL)를 수신하여 제2 위상변환클럭신호(CLK-P2)를 생성할 수 있다. 제2 위상변환클럭신호(CLK-P2)의 위상은 노멀클럭신호(CKL)의 위상보다 느릴 수 있다. 예를들어, 노멀클럭신호(CKL)와 제2 위상변환클럭신호(CLK-P2)의 위상차는 Y도 일 수 있다. 본 발명의 일 실시예에서, X와 Y는 같은 값일 수 있다.
제2 위상 보간기(PHI2)가 생성하는 제2 위상변환클럭신호(CLK-P2)의 위상은 위상 제어 신호(Phase control Signal)의 값에 따라 점점 변할 수 있다. 본 발명의 일 실시예에서, 제2 위상 보간기(PHI2)가 생성하는 제2 위상변환클럭신호(CLK-P2)의 위상은 점점 느려질 수 있다.
본 발명의 일 실시예에서, 제1 위상변환클럭신호(CLK-P1)의 위상이 변하는 방향은 제2 위상변환클럭신호(CLK-P2)의 위상이 변하는 방향과 반대일 수 있다.
본 발명의 일 실시예에서, 제1 위상변환클럭신호(CLK-P1)의 위상은 노멀클럭신호(CKL)의 위상보다 X도 빠르고, 제2 위상변환클럭신호(CLK-P2)의 위상은 노멀클럭신호(CKL)의 위상보다 360-X도 빠를 수 있다.
주파수 디바이더(FD)는 노멀클럭신호(CKL)를 수신하여 노멀클럭신호(CKL)보다 더 낮은 주파수를 가지는 저주파클럭신호(CLK-LF)를 생성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 위상 모니터링 회로(PMC) 및 진폭 모니터링 회로(AMC)를 도시한 것이다.
위상 모니터링 회로(PMC)는 데이터 신호(DATA)의 위상이 변화된 정도를 측정할 수 있다. 즉, 위상 모니터링 회로(PMC)는 위상 지터(phase jitter)를 측정할 수 있다.
진폭 모니터링 회로(AMC)는 데이터 신호(DATA)의 진폭이 변화된 정도를 측정할 수 있다. 즉, 진폭 모니터링 회로(AMC)는 진폭 지터(amplitude jitter)를 측정할 수 있다.
지터(jitter)는 신호가 시간축 상에서 기준이 되는 값으로부터 변하는 정도를 나타내는 것이다.
위상 모니터링 회로(PMC)는 위상 샘플링 회로(PSC), 위상 정렬 회로(PAC), 배타적 논리합 회로(XC), 위상 주파수 변환회로(PFC), 및 위상 레지스터 회로(PRC)를 포함할 수 있다.
위상 샘플링 회로(PSC)는 제1 샘플링 D-플립플롭(D-S1), 제2 샘플링 D-플립플롭(D-S2), 및 제3 샘플링 D-플립플롭(D-S3)을 포함할 수 있다. 제1 샘플링 D-플립플롭(D-S1)은 데이터 신호(DATA) 및 노멀클럭신호(CLK)를 수신할 수 있다. 제2 샘플링 D-플립플롭(D-S2)은 데이터 신호(DATA) 및 제1 위상변환클럭신호(CLK-P1)를 수신할 수 있다. 제3 샘플링 D-플립플롭(D-S3)은 데이터 신호(DATA) 및 제2 위상변환클럭신호(CLK-P2)를 수신할 수 있다.
제1 샘플링 D-플립플롭(D-S1), 제2 샘플링 D-플립플롭(D-S2), 및 제3 샘플링 D-플립플롭(D-S3)는 제1 활성화 신호(EN1)에 따라 주기적으로 동시에 데이터 신호(DATA)를 수신할 수 있다.
도 7에서는 샘플링 D-플립플롭들(D-S1, D-S2, D-S3)이 예시적으로 3개 도시되었으나, 위상 샘플링 회로(PSC)가 포함하는 샘플링 D-플립플롭의 갯수는 이에 제한되지 않는다.
위상 정렬 회로(PAC)는 위상 샘플링 회로(PSC)가 출력한 신호를 같은 위상에서 비교할 수 있도록 한다. 위상 정렬 회로(PAC)는 제1 정렬 D-플립플롭(D-A1), 제2 정렬 D-플립플롭(D-A2), 및 제3 정렬 D-플립플롭(D-A3)을 포함할 수 있다.
제1 정렬 D-플립플롭(D-A1)은 제1 샘플링 D-플립플롭(D-S1)의 출력 및 노멀클럭신호(CLK)를 수신할 수 있다. 제2 정렬 D-플립플롭(D-A2)은 제2 샘플링 D-플립플롭(D-S2)의 출력 및 노멀클럭신호(CLK)를 수신할 수 있다. 제3 정렬 D-플립플롭(D-A3)은 제3 샘플링 D-플립플롭(D-S3)의 출력 및 노멀클럭신호(CLK)를 수신할 수 있다.
배타적 논리합 회로(XC)는 위상 정렬 회로(PAC)가 출력한 신호들에 대한 배타적 논리합 연산을 수행한다. 배타적 논리합 회로(XC)는 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)를 포함할 수 있다.
본 발명의 일 실시예에서, 제1 배타적 논리합 회로(XC1)는 제1 샘플링 D-플립플롭(D-S1)의 출력 및 제2 정렬 D-플립플롭(D-A2)의 출력을 수신하고, 제2 배타적 논리합 회로(XC2)는 제1 정렬 D-플립플롭(D-A1)의 출력 및 제3 정렬 D-플립플롭(D-A3)의 출력을 수신할 수 있다. 단, 배타적 논리합 회로(XC)와 위상 정렬 회로(PAC)의 연결관계는 이에 제한되지 않으며, 위상 정렬 회로(PAC)에서 출력되는 신호들은 다양한 경로 배타적 논리합 회로(XC)에 제공될 수 있다.
위상 주파수 변환회로(PFC)는 배타적 논리합 회로(XC)가 출력한 신호의 주파수를 낮출 수 있다. 신호가 너무 높은 주파수를 갖고 있는 경우, 위상 레지스터 회로(PRC)에 저장되는 과정에서 오류가 발생할 수 있다. 따라서, 위상 주파수 변환회로(PFC)를 통해 위상 레지스터 회로(PRC)에 저장될 신호의 주파수를 낮춤으로써, 시스템의 안정성을 향상시킬 수 있다.
위상 주파수 변환회로(PFC)는 제1 위상 주파수 D-플립플롭(D-F1) 및 제2 위상 주파수 D-플립플롭(D-F2)를 포함할 수 있다. 제1 위상 주파수 D-플립플롭(D-F1)은 제1 배타적 논리합 회로(XC1)의 출력 및 저주파클럭신호(CLK-LF)를 수신할 수 있다. 제2 위상 주파수 D-플립플롭(D-F2)은 제2 배타적 논리합 회로(XC2)의 출력 및 저주파클럭신호(CLK-LF)를 수신할 수 있다.
위상 레지스터 회로(PRC)는 제1 위상 레지스터 회로(PRC1) 및 제2 위상 레지스터 회로(PRC2)를 포함할 수 있다.
제1 위상 레지스터 회로(PRC1)는 복수 개의 업-카운드 레지스터들(UCR1~UCR8)을 포함할 수 있다. 제2 위상 레지스터 회로(PRC2)는 복수 개의 다운-카운드 레지스터들(DCR1~DCR8)을 포함할 수 있다.
업-카운드 레지스터들(UCR1~UCR8)의 개수는 다운-카운트 레지스터들(DCR1~DCR8)의 개수와 동일할 수 있다. 도 7에서는 업-카운드 레지스터들(UCR1~UCR8) 및 다운-카운트 레지스터들(DCR1~DCR8)이 각각 8개 인 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다.
진폭 모니터링 회로(AMC)는 진폭 비교회로(ACC), 진폭 주파수 변환회로(AFC), 및 진폭 레지스터 회로(ARC)를 포함할 수 있다.
진폭 비교회로(ACC)는 기준전압들(Vref1, Vref2, Vref3)과 데이터 신호(DATA)의 진폭을 비교한다. 기준전압들(Vref1, Vref2, Vref3) 각각의 레벨은 서로 다를 수 있다. 예를들어, 제2 기준전압(Vref2)의 레벨은 제1 기준전압(Vref1)의 레벨보다 크고, 제3 기준준업(Vref3)의 레벨은 제2 기준전압(Vref2)의 레벨보가 클 수 있다.
진폭 비교회로(ACC)는 복수의 비교기들(CP1, CP2, CP3)을 포함할 수 있다. 도 7에서는 3개의 비교기들(CP1, CP2, CP3)이 도시되었으나, 진폭 비교회로(ACC)가 포함하는 비교기들의 개수는 이에 제한되지 않는다.
제1 비교기(CP1)는 제1 기준전압(Vref1) 및 데이터 신호(DATA)를 입력신호로 수신한다. 제2 비교기(CP2)는 제2 기준전압(Vref2) 및 데이터 신호(DATA)를 입력신호로 수신한다. 제3 비교기(CP3)는 제3 기준전압(Vref3) 및 데이터 신호(DATA)를 입력신호로 수신한다. 제1 내지 제3 비교기들(CP1, CP2, CP3) 각각은 OP 앰프를 포함할 수 있다.
제1 내지 제3 비교기들(CP1, CP2, CP3) 각각의 전원단자에는 제1 위상변환클럭신호(CLK-P1) 또는 제2 위상변환클럭신호(CLK-P2)가 인가될 수 있다. 예를들어, 데이터 신호(DATA)가 상승 엣지(rising edge)일 때는 제1 위상변환클럭신호(CLK-P1)가 인가되고, 데이터 신호(DATA)가 하강 엣지(falling edge)일 때는 제2 위상변환클럭신호(CLK-P2)가 인가될 수 있다.
제1 내지 제3 비교기들(CP1, CP2, CP3)은 제2 활성화 신호(EN2)에 따라 주기적으로 동시에 데이터 신호(DATA)를 수신할 수 있다. 제1 내지 제3 비교기들(CP1, CP2, CP3)은 AC 커플링 커패시터(AC Coupling Capacitor, CCP)를 통과한 데이터 신호들(DATA)를 수신할 수 있다.`
진폭 주파수 변환회로(AFC)는 진폭 비교회로(ACC)가 출력한 신호의 주파수를 낮출 수 있다. 신호가 너무 높은 주파수를 갖고 있는 경우, 진폭 레지스터 회로(ARC)에 저장되는 과정에서 오류가 발생할 수 있다. 따라서, 진폭 주파수 변환회로(AFC)를 통해 진폭 레지스터 회로(ARC)에 저장될 신호의 주파수를 낮춤으로써, 시스템의 안정성을 향상시킬 수 있다.
진폭 주파수 변환회로(AFC)는 제1 진폭 주파수 D-플립플롭(D-M1), 제2 진폭 주파수 D-플립플롭(D-M2), 및 제3 진폭 주파수 D-플립플롭(D-M3)을 포함할 수 있다. 제1 진폭 주파수 D-플립플롭(D-M1)은 제1 비교기(CP1)의 출력 및 저주파클럭신호(CLK-LF)를 수신할 수 있다. 제2 진폭 주파수 D-플립플롭(D-M2)은 제2 비교기(CP2)의 출력 및 저주파클럭신호(CLK-LF)를 수신할 수 있다. 제3 진폭 주파수 D-플립플롭(D-M3)은 제3 비교기(CP3)의 출력 및 저주파클럭신호(CLK-LF)를 수신할 수 있다.
진폭 레지스터 회로(ARC)는 제1 진폭 레지스터 회로(ARC1), 제2 진폭 레지스터 회로(ARC2), 및 제3 진폭 레지스터 회로(ARC3)를 포함할 수 있다. 제1 진폭 레지스터 회로(ARC1)는 복수 개의 제1 레벨 레지스터들(FLR1~FLR8)을 포함할 수 있다. 제2 진폭 레지스터 회로(ARC2)는 복수 개의 제2 레벨 레지스터들(SLR1~SLR8)을 포함할 수 있다. 제3 진폭 레지스터 회로(ARC3)는 복수 개의 제3 레벨 레지스터들(TLR1~TLR8)을 포함할 수 있다. 도 7에서는 제1 레벨 레지스터들(FLR1~FLR8), 제2 레벨 레지스터들(SLR1~SLR8), 및 제3 레벨 레지스터들(TLR1~TLR8)이 각각 8개 인 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다.
도 6a를 참조하면, 클럭생성회로(CGC)에 위상제어신호(Phase control signal)가 3비트인 것이 예시적으로 도시되었다. 이에 따라, 업-카운드 레지스터들(UCR1~UCR8) 및 다운-카운트 레지스터들(DCR1~DCR8) 각각의 개수가 23인 8개이고, 제1 레벨 레지스터들(FLR1~FLR8), 제2 레벨 레지스터들(SLR1~SLR8), 및 제3 레벨 레지스터들(TLR1~TLR8)이 각각의 개수가 23인 8개 인 것이 예시적으로 도시되었다. 본 발명의 일 실시예에서, 위상제어신호(Phase control signal)가 m비트라면, 업-카운드 레지스터들(UCR1~UCR8) 및 다운-카운트 레지스터들(DCR1~DCR8) 각각의 개수가 2m개이고, 제1 레벨 레지스터들(FLR1~FLR8), 제2 레벨 레지스터들(SLR1~SLR8), 및 제3 레벨 레지스터들(TLR1~TLR8)이 각각의 개수가 2m개 일 수 있다.
업-카운드 레지스터들(UCR1~UCR8)에는 제1 위상 주파수 D-플립플롭(D-F1)의 출력들이 순차적으로 저장될 수 있다. 다운-카운트 레지스터들(DCR1~DCR8)에는 제2 위상 주파수 D-플립플롭(D-F2)의 출력들이 순차적으로 저장될 수 있다. 이와 같은 순차적인 저장은 디코더(Decoder)로부터 인가되는 제3 활성화 신호(EN3)에 의해 제어될 수 있다.
제1 레벨 레지스터들(FLR1~FLR8)에는 제1 진폭 주파수 D-플립플롭(D-M1)의 출력들이 순차적으로 저장될 수 있다. 제2 레벨 레지스터들(SLR1~SLR8)에는 제2 진폭 주파수 D-플립플롭(D-M2)의 출력들이 순차적으로 저장될 수 있다. 제3 레벨 레지스터들(TLR1~TLR8)에는 제3 진폭 주파수 D-플립플롭(D-M3)의 출력들이 순차적으로 저장될 수 있다. 이와 같은 순차적인 저장은 디코더(Decoder)로부터 인가되는 제3 활성화 신호(EN3)에 의해 제어될 수 있다.
도 8a, 도 8b, 도 9a, 및 도 9b는 제어회로(216)가 위상 레지스터 회로(PRC)에 저장된 데이터들을 근거로 위상 지터(phase jitter)의 양을 파악하는 방법을 도시한 것이다. 도 10a 및 도 10b는 제어회로(216)가 진폭 레지스터 회로(ARC)에 저장된 데이터들을 근거로 진폭 지터(Amplitude jitter)의 양을 파악하는 방법 도시한 것이다. 도 11은 본 발명의 일 실시예에 따른 제어회로(216)의 블록도를 도시한 것이다.
도 8a는 데이터 신호(DATA)의 위상이 지연되어, 위상 지터가 발생한 것을 예시적으로 도시한 것이다.
도 6a, 도 8a 내지 도 9b를 참조하면, 위상 제어 신호는 3비트인 것을 예시적으로 도시하였다. 위상 제어 신호는 000부터 111까지 8단계에 거쳐 점차적으로 커진다. 예를들어, 위상 제어 신호가 000일때 1단계, 001일 때 2단계, 010일 때 3단계, 011일 때 4단계, 100일 때 5단계, 101일 때 6단계, 110일 때 7단계, 111일 때 8단계일 수 있다.
1단계에서 8단계로 갈수록, 제1 위상변환클럭신호(CLK-P1)의 위상은 점점 빨라지고, 제2 위상변환클럭신호(CLK-P2)의 위상은 점점 느려진다.
1단계 및 2단계에서, 위상 샘플링 회로(PSC)의 노멀클럭신호(CKL), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 저전압 상태 일때를 샘플링 한다. 따라서, 배타적 논리합 회로(XC)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 배타적 논리합 회로(XC)가 출력하는 디지털 신호(UP, DN)는 모두 0이다.
3단계 내지 8단계에서, 노멀클럭신호(CKL) 및 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 저전압 상태 일때를 샘플링 하고, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 고전압 상태 일 때를 샘플링 한다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호(UP)는 1이다. 반면, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호(DN)는 0이다.
여기서, 배타적 논리합 회로(XC)가 출력하는 디지털신호들(UP, DN) 중 0은 저전압 상태를 지칭하고, 1은 고전압 상태를 지칭하는 것일 수 있다. 단, 이제 제한되지 않는다.
도 8b는 데이터 신호(DATA)의 위상이 빨라져서, 위상 지터가 발생한 것을 예시적으로 도시한 것이다.
1단계 및 2단계에서, 위상 샘플링 회로(PSC)의 노멀클럭신호(CKL), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 고전압 상태 일때를 샘플링 한다. 따라서, 배타적 논리합 회로(XC)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 배타적 논리합 회로(XC)가 출력하는 디지털 신호(UP, DN)는 모두 0이다.
3단계 내지 8단계에서, 노멀클럭신호(CKL) 및 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 고전압 상태 일때를 샘플링 하고, 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 저전압 상태 일 때를 샘플링 한다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호(UP)는 0이다. 반면, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호(DN)는 1이다.
이와 같이, 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호들(UP)은 업-카운드 레지스터들(UCR1~UCR8)에 단계별로 순차적으로 저장되고, 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호들(DN)은 다운-카운드 레지스터들(DCR1~DCR8)에 단계별로 순차적으로 저장된다.
제어회로(216)는 업-카운드 레지스터들(UCR1~UCR8)에 저장된 위상 데이터들(UCR[1:8]) 및 다운-카운트 레지스터들(DCR1~DCR8)에 저장된 위상 데이터들(DCR[1:8])을 읽는다.
제어회로(216)는 업-카운드 레지스터들(UCR1~UCR8) 및 다운-카운트 레지스터들(DCR1~DCR8)에 저장된 데이터들을 통해 데이터 신호(DATA)의 위상이 빨려졌는지 또는 느려졌는지를 모니터링할 수 있다.
예를들어, 도 8a와 도 8b에 도시된 것과 같이 제1 배타적 논리합 회로(XC1)와 제2 배타적 논리합 회로(XC2)가 출력하는 신호(UP, DN)는 데이터 신호(DATA)의 위상이 빨려졌는지 또는 느려졌는지에 따라 바뀌기 때문에, 이를 통해 데이터 신호(DATA)의 위상의 속도를 모니터링할 수 있다.
도 9a 및 도 9b는 각각 도 8a 및 도 8b보다 위상의 변화 정도가 더 큰 것을 예시적으로 도시한 것이다.
도 9a를 참조하면, 1단계 내지 4단계에서, 위상 샘플링 회로(PSC)의 노멀클럭신호(CKL), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 저전압 상태 일때를 샘플링 한다. 따라서, 배타적 논리합 회로(XC)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 배타적 논리합 회로(XC)가 출력하는 디지털 신호(UP, DN)는 모두 0이다.
5단계 내지 8단계에서, 노멀클럭신호(CKL) 및 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 저전압 상태 일때를 샘플링 하고, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 고전압 상태 일 때를 샘플링 한다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호(UP)는 1이다. 반면, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호(DN)는 0이다.
도 9b를 참조하면, 1단계 내지 4단계에서 위상 샘플링 회로(PSC)의 노멀클럭신호(CKL), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 고전압 상태 일때를 샘플링 한다. 따라서, 배타적 논리합 회로(XC)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 배타적 논리합 회로(XC)가 출력하는 디지털 신호(UP, DN)는 모두 0이다.
5단계 내지 8단계에서, 노멀클럭신호(CKL) 및 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 고전압 상태 일때를 샘플링 하고, 제2 위상변환클럭신호(CLK-P2)는 데이터 신호(DATA)가 저전압 상태 일 때를 샘플링 한다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호(UP)는 0이다. 반면, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호(DN)는 1이다.
도 8a 및 도 9a를 서로 비교하거나, 도 8b 및 도 9b를 서로 비교하면 위상이 변화된 정도를 모니터링 할 수 있다. 즉, 위상 지터의 양을 모니터링 할 수 있다. 도 8a 및 도 8b에서는 제1 배타적 논리합 회로(XC1)와 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호(UP, DN)의 값이 같은 단계가 1단계 및 2단계인데, 도 8b 및 도 8b에서는 제1 배타적 논리합 회로(XC1)와 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호(UP, DN)의 값이 같은 단계가 1단계 내지 4단계이다. 즉, 위상 지터의 양이 클수록 제1 배타적 논리합 회로(XC1)와 제2 배타적 논리합 회로(XC2)가 출력하는 값이 같은 단계가 많아진다. 따라서, 제어회로(216)는 제1 배타적 논리합 회로(XC1)와 제2 배타적 논리합 회로(XC2)가 출력하는 값이 같은 단계의 개수를 카운팅하여, 위상 지터의 양을 판단할 수 있다.
도 10a 및 도 10b는 데이터 신호(DATA)의 진폭이 작아지고 상승시간 및 하강시간이 길어져서, 진폭 지터가 발생한 것을 예시적으로 도시한 것이다.
도 10a 및 도 10b는 진폭 비교회로(ACC)가 제1 위상변환클럭신호(CKL-P1)을 수신하는 것을 기준으로 도시하였다.
진폭 비교회로(ACC)의 비교기들(CP1, CP2, CP3)은 각각 수신하는 데이터 신호(DATA)를 수신하는 기준전압(Vref1, Vref2, Vref3)과 비교하여, 데이터 신호(DATA)의 레벨이 기준전압(Vref1, Vref2, Vref3)의 레벨보다 크면 1을 출력하고, 데이터 신호(DATA)의 레벨이 기준전압(Vref1, Vref2, Vref3)의 레벨보다 작으면 1을 출력할 수 있다. 단, 이제 제한되는 것은 아니고 출력하는 신호는 바뀔 수 있다.
도 10a를 참조하면, 1단계 내지 8단계에서, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 제1 기준전압(Vref1) 보다 클 때를 샘플링 한다. 따라서, 1단계 내지 8단계에서, 제1 비교기(CP1)가 출력하는 디지털 신호(LV1)는 1이다.
3단계 내지 8단계에서, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 제2 기준전압(Vref2) 보다 클 때를 샘플링 한다. 따라서, 3단계 내지 8단계에서, 제2 비교기(CP2)가 출력하는 디지털 신호(LV2)는 1이다.
1단계 내지 8단계에서, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 제3 기준전압(Vref3) 보다 작을 때를 샘플링 한다. 따라서, 1단계 내지 8단계에서, 제3 비교기(CP3)가 출력하는 디지털 신호(LV3)는 0이다.
도 10b를 참조하면, 1단계 내지 8단계에서, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 제1 기준전압(Vref1) 보다 클 때를 샘플링 한다. 따라서, 1단계 내지 8단계에서, 제1 비교기(CP1)가 출력하는 디지털 신호(LV1)는 1이다.
1단계 내지 8단계에서, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 제2 기준전압(Vref2) 보다 작을 때를 샘플링 한다. 따라서, 1단계 내지 8단계에서, 제2 비교기(CP2)가 출력하는 디지털 신호(LV2)는 0이다.
1단계 내지 8단계에서, 제1 위상변환클럭신호(CLK-P1)는 데이터 신호(DATA)가 제3 기준전압(Vref3) 보다 작을 때를 샘플링 한다. 따라서, 1단계 내지 8단계에서, 제3 비교기(CP3)가 출력하는 디지털 신호(LV3)는 0이다.
도 10a 및 도 10b를 서로 비교하면, 진폭이 변화된 정도를 모니터링 할 수 있다. 즉, 진폭 지터의 양을 모니터링 할 수 있다.
도 10a 및 도 10b를 서로 비교하면, 제1 내지 제3 비교기(CP1, CP2, CP3)가 출력하는 디지털 신호들(LV1, LV2, LV3)이 0의 값을 많이 가질수록 진폭이 작아지는 것을 알 수 있다. 따라서, 제어회로(216)는 디지털 신호들(LV1, LV2, LV3)의 0값을 카운팅 하여 진폭이 작아지거나 커지는 정도를 모니터링 할 수 있다.
또한, 도 10a 및 도 10b를 서로 비교하면, 각 단계별로 제1 내지 제3 비교기(CP1, CP2, CP3)가 출력하는 디지털 신호들(LV1, LV2, LV3)이 같은 값을 많이 가질수록 상승시간 및 하강시간이 느리다고 판단할 수 있다. 도 10a에서는 100이 2번 나오고, 110이 6번 나왔다. 반면, 도 10b에서는 100이 8번 왔다. 같은 값을 더 많이 가지는 도 10b에 도시된 데이터 신호(DATA)가 도 10a에 도시된 데이터 신호(DATA) 비해서 상승시간 및 하강시간이 느린 것을 알 수 있다. 따라서, 제어회로(216)는 각 단계별로 디지털 신호들(LV1, LV2, LV3)이 같은 값을 갖는 횟수를 카운팅 하여 상승시간 및 하강시간을 모니터링 할 수 있다.
도 11을 참조하면, 제어회로(216)는 업-카운드 레지스터들(UCR1~UCR8)에 저장된 위상 데이터들(UCR[1:8]), 다운-카운트 레지스터들(DCR1~DCR8)에 저장된 위상 데이터들(DCR[1:8]), 제1 레벨 레지스터들(FLR1~FLR8)에 저장된 진폭 데이터들(FLR[1:8]), 제2 레벨 레지스터들(SLR1~SLR8)에 저장된 진폭 데이터들(SLR[1:8]), 및 제3 레벨 레지스터들(TLR1~TLR8)에 저장된 진폭 데이터들(TLR[1:8])을 읽고, 이를 토대로 피드백 신호(FDB)를 생성할 수 있다.
도 5a 및 도 5b를 참조하면, 피드백 신호(FDB)는 이퀄라이저(211), 프리 엠파시스 회로(302), 및 출력 드라이버(303) 중 적어도 어느 하나에 인가될 수 있다.
피드백 신호(FDB)가 이퀄라이저(211)에 인가되는 경우, 이퀄라이저(211)는 AC 게인(AC Gain)을 더 크게할 수 있다.
피드백 신호(FDB)가 프리 엠파시스 회로(302)에 인가되는 경우, 프리 엠파시스 회로(302)는 데이터 신호(DATA)의 특정 주파수 대역을 기존보다 더 강조할 수 있다.
피드백 신호(FDB)가 출력 드라이버(303)에 인가되는 경우, 출력 드라이버(303)는 구동 강도(drive strength)를 더 크게 할 수 있다.
본 발명의 일 실시예에서, 피드백 신호(FDB)는 전송되는 데이터 신호(DATA)의 고주파영역이 더 강조되도록 제어할 수 있다.
도 12는 인터페이스(USI1, USI2) 및 신호제어라인(SCL)을 통해 신호 제어부(300) 및 데이터 구동회로(200) 사이에 전송되는 데이터 패키지를 예시적으로 도시한 것이다.
복수개의 인터페이스들(USI) 중 인접한 두 개의 인터페이스들(USI1, USI2) 각각은 SOL (Start Of Line), 화소 데이터(Pixel DATA), HBP (Horizontal Blanking Time), 및 지터 분석 코드(JAC)를 포함할 수 있다.
SOL은 하나의 게이트 라인(GL)에 연결된 화소들(PX)에 대응하는 데이터들이 전송된다는 것을 알리는 신호일 수 있다. 화소 데이터(Pixel DATA)는 표시패널(DP)에 출력될 데이터 전압들을 생성하기 위한 실질적인 영상 정보를 포함할 수 있다. HBP(Horizontal Blanking Time)는 다음 프레임에 화소 데이터(Pixel DATA)를 출력하기 위한 대기 시간을 의미할 수 있다.
지터 분석 코드(JAC)는 모니터링 회로(214)에 지터에 대한 모니터링을 개시하도록 지시하는 신호일 수 있다. 지터 분석 코드(JAC)가 하이값(H)을 가질 때, 모니터링 회로(214)에 지터에 대한 모니터링을 수행하고, 모니터링 결과에 따른 피드백 신호(FDB)를 신호제어라인(SCL)을 통해 전송할 수 있다. 지터 분석 코드(JAC)가 로우값(L)을 가지는 경우, 모니터링 회로(214)는 지터에 대한 모니터링을 수행하지 않거나, 모니터링 결과에 따른 피드백 신호(FDB)를 신호제어라인(SCL)을 통해 전송하지 않을 수 있다.
도 12에는 어느 하나의 인터페이스(USI1)가 하이값(H)을 가지는 지터 분석 코드(JAC)를 전달하였고, 이에 따라 4 수평기간(4H)동안 다른 인터페이스(USI2)가 로우값(L)을 가지는 지터 분석 코드(JAC)를 전달하는 것이 예시적으로 도시되었다.
복수의 구동칩들(210)이 동시에 피드백 신호(FDB)를 전송할 수 없는 경우, 이와 같이 지터 분석 코드(JAC)를 시간적으로 조절하여 지터를 모니터링 할 수 있다.
모니터링 회로(214) 및 제어회로(216)는 지터를 모니터링 한 결과에 따라 피드백 데이터들(FDB[0], FDB[1], FDB[2], FDB[3])을 포함하는 피드백 신호(FDB)를 신호제어라인(SCL)을 통해 전송할 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시장치 DP: 표시패널
100: 게이트 구동회로 200: 데이터 구동회로
300: 신호 제어부 400: 전력관리회로
211: 이퀄라이저 212: 샘플러
213: 클럭 리커버리회로 214: 모니터링 회로
215: 직병렬 변환기 216: 제어회로
CSL: 제어신호라인 CGC: 클럭생성회로
PHI1: 제1 위상 보간기 PHI2: 제2 위상 보간기
FD: 주파수 디바이더 PMC: 위상 모니터링 회로
AMC: 진폭 모니터링 회로 PSC: 위상 샘플링 회로
PAC: 위상 정렬 회로 XC: 배타적 논리합 회로
PFC: 위상 주파수 변환회로 PRC: 위상 레지스터 회로
ACC: 진폭 비교회로 AFC: 진폭 주파수 변환회로
ARC: 진폭 레지스터 회로 301: 직렬 변환기
302: 프리 엠파시스 회로 303: 출력 드라이버
304: 위상고정루프 회로

Claims (20)

  1. 복수의 화소들;
    각각이 상기 복수의 화소들 중 대응하는 화소들에 데이터 신호를 제공하는 복수의 구동칩들을 포함하는 데이터 구동회로; 및
    상기 복수의 구동칩들과 인터페이스에 의해 접속되고, 상기 데이터 신호를 상기 데이터 구동회로에 제공하는 신호 제어부를 포함하고,
    상기 복수의 구동칩들 중 적어도 어느 하나는,
    상기 신호 제어부에서 상기 데이터 신호를 수신하는 위상 모니터링 회로 및 노멀클럭신호를 수신하여 상기 노멀클럭신호와 위상이 다른 제1 위상변환클럭신호 및 제2 위상변환클럭신호를 생성하는 클럭생성회로를 포함하는 모니터링 회로를 포함하고,
    상기 위상 모니터링 회로는,
    상기 데이터 신호 및 상기 노멀클럭신호를 수신하는 제1 샘플링 D-플립플롭, 상기 데이터 신호 및 상기 제1 위상변환클럭신호를 수신하는 제2 샘플링 D-플립플롭, 및 상기 데이터 신호 및 상기 제2 위상변환클럭신호를 수신하는 제3 샘플링 D-플립플롭을 포함하는 위상 샘플링 회로;
    상기 제1 샘플링 D-플립플롭의 출력 및 상기 노멀클럭신호를 수신하는 제1 정렬 D-플립플롭, 상기 제2 샘플링 D-플립플롭의 출력 및 상기 노멀클럭신호를 수신하는 제2 정렬 D-플립플롭, 및 상기 제3 샘플링 D-플립플롭의 출력 및 상기 노멀클럭신호를 수신하는 제3 정렬 D-플립플롭을 포함하는 위상 정렬 회로;
    상기 위상 샘플링 회로의 출력 또는 상기 위상 정렬 회로의 출력을 수신하는 배타적 논리합 회로; 및
    상기 배타적 논리합 회로에서 출력되는 데이터를 저장하는 위상 레지스터 회로를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 빠르고, 상기 제2 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 느린 표시장치.
  3. 제2 항에 있어서,
    상기 제1 변환클럭신호와 상기 노멀클럭신호의 위상차는 상기 노멀클럭신호와 상기 제2 위상변환클럭신호의 위상차와 같은 표시장치.
  4. 제1 항에 있어서,
    상기 제1 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 X도 빠르고, 상기 제2 위상변환클럭신호는 상기 노멀클럭신호보다 위상이 360-X도 빠른 표시장치.
  5. 제1 항에 있어서,
    상기 배타적 논리합 회로는,
    상기 제1 샘플링 D-플립플롭의 출력 및 상기 제2 정렬 D-플립플롭의 출력을 수신하는 제1 배타적 논리합 회로; 및
    상기 제1 정렬 D-플립플롭의 출력 및 제3 정렬 D-플립플롭의 출력을 수신하는 제2 배타적 논리합 회로를 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 클럭생성회로는 상기 노멀클럭신호보다 더 낮은 주파수를 가지는 저주파클럭신호를 생성하는 주파수 디바이더를 더 포함하고,
    상기 위상 모니터링 회로는 위상 주파수 변환회로를 더 포함하며, 상기 위상 주파수 변환회로는,
    상기 제1 배타적 논리합 회로의 출력 및 상기 저주파클럭신호를 수신하는 제1 위상 주파수 D-플립플롭; 및
    상기 제2 배타적 논리합 회로의 출력 및 상기 저주파클럭신호를 수신하는 제2 위상 주파수 D-플립플롭을 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 위상 레지스터 회로는,
    상기 제1 위상 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 n개(n은 2이상의 자연수)의 업-카운드 레지스터들; 및
    상기 제2 위상 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 n개의 다운-카운트 레지스터들을 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 클럭생성회로에 상기 제1 위상변환클럭신호의 위상 및 제2 위상변환클럭신호의 위상을 제어하는 위상제어신호가 인가되며, 상기 위상제어신호는 m비트(m은 1이상의 자연수)의 디지털 신호이고, 상기 n의 값은 2m의 값과 동일한 표시장치.
  9. 제7 항에 있어서,
    상기 n개의 업-카운트 레지스터들 및 상기 n개의 다운-카운트 레지스터들에 저장된 위상 데이터들을 읽고, 상기 읽은 위상 데이터들을 근거로 피드백 신호를 출력하는 제어회로를 더 포함하는 표시장치.
  10. 제9 항에 있어서,
    상기 신호 제어부는,
    상기 데이터 신호의 특정 주파수 대역을 강조하는 프리 엠파시스 회로; 및
    상기 프리 엠파시스 회로로부터 수신한 상기 데이터 신호를 상기 인터페이스를 통해 상기 데이터 구동회로에 송신하는 출력 드라이버를 더 포함하고,
    상기 복수의 구동칩들 중 상기 적어도 어느 하나는,
    상기 신호 제어부로부터 수신한 상기 데이터 신호의 주파수 특성을 균일하게 변환하는 이퀄라이저; 및
    상기 이퀄라이저로부터 수신한 상기 데이터 신호를 이용하여 상기 노멀클럭신호를 생성하는 클럭 리커버리회로를 더 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 피드백 신호는 상기 프리 엠파시스 회로, 상기 출력 드라이버, 및 상기 이퀄라이저 중 적어도 어느 하나에 인가되는 표시장치.
  12. 제10 항에 있어서,
    상기 프리 엠파시스 회로는 상기 피드백 신호를 수신하여 상기 데이터 신호의 상기 특정 주파수 대역을 더 강조하고,
    상기 출력 드라이버는 상기 피드백 신호를 수신하여 구동 강도(drive strength)를 더 크게하며,
    상기 이퀄라이저는 상기 피드백 신호를 수신하여 AC 게인(AC Gain)을 더 크게하는 표시장치.
  13. 제9 항에 있어서,
    상기 복수의 구동칩들 중 상기 적어도 어느 하나는 진폭 비교회로를 포함하는 진폭 모니터링 회로를 더 포함하고, 상기 진폭 비교회로는,
    제1 기준전압 및 상기 데이터 신호를 수신하는 제1 비교기;
    상기 제1 기준전압보다 더 큰 레벨을 갖는 제2 기준전압 및 상기 데이터 신호를 수신하는 제2 비교기; 및
    상기 제2 기준전압보다 더 큰 레벨을 갖는 제3 기준전압 및 상기 데이터 신호를 수신하는 제3 비교기를 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 제1 비교기, 상기 제2 비교기, 및 상기 제3 비교기 각각은 OP 앰프를 포함하고, 상기 OP 앰프의 전원단자에는 제1 위상변환클럭신호 또는 제2 위상변환클럭신호가 인가되는 표시장치.
  15. 제14 항에 있어서,
    상기 진폭 모니터링 회로는 상기 진폭 비교회로의 출력을 수신하는 진폭 주파수 변환회로를 더 포함하고, 상기 진폭 주파수 변환회로는,
    상기 제1 비교기의 출력 및 상기 저주파클럭신호를 수신하는 제1 진폭 주파수 D-플립플롭;
    상기 제2 비교기의 출력 및 상기 저주파클럭신호를 수신하는 제2 진폭 주파수 D-플립플롭; 및
    상기 제3 비교기의 출력 및 상기 저주파클럭신호를 수신하는 제3 진폭 주파수 D-플립플롭을 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 진폭 모니터링 회로는 상기 진폭 주파수 변환회로에서 출력되는 데이터를 저장하는 진폭 레지스터 회로를 더 포함하고, 상기 진폭 레지스터 회로는,
    상기 제1 진폭 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 k개(k는 2이상의 자연수)의 제1 레벨 레지스터들;
    상기 제2 진폭 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 k개의 제2 레벨 레지스터들; 및
    상기 제3 진폭 주파수 D-플립플롭의 출력들을 순차적으로 저장하는 k개의 제3 레벨 레지스터들을 포함하는 표시장치.
  17. 제16 항에 있어서,
    상기 제어회로는 상기 k개의 제1 레벨 레지스터들, 상기 k개의 제2 레벨 레지스터들, 및 상기 k개의 제3 레벨 레지스터들에 저장된 진폭 데이터들을 읽고, 상기 읽은 진폭 데이터들을 추가적인 근거로하여 상기 피드백 신호를 출력하는 표시장치.
  18. 제17 항에 있어서,
    상기 k의 값은 상기 n의 값과 같은 표시장치.
  19. 데이터 신호를 송신하는 신호 제어부; 및
    상기 데이터 신호를 수신하고, 모니터링 회로 및 제어회로를 포함하는 데이터 구동회로를 포함하고,
    상기 모니터링 회로는 상기 수신한 데이터 신호를 서로 다른 위상을 갖는 복수 개의 클럭신호들을 동시에 이용하여 복수회 샘플링 하고, 상기 복수 개의 클럭신호들 중 어느 하나는 상기 복수회 샘플링이 진행되는 동안 위상이 변하지 않으며, 상기 복수 개의 클럭신호들 중 나머지는 상기 복수회 샘플링이 진행되는 동안 위상이 계속 변하고,
    상기 제어회로는 상기 복수회 샘플링 결과를 근거로 상기 신호 제어부에 피드백 신호를 제공하는 표시장치.
  20. 제19 항에 있어서,
    상기 신호 제어부는 상기 피드백 신호를 수신하여 상기 데이터 신호의 특정 주파수 대역을 더 강조하거나, 구동 강도(drive strength)를 더 크게하는 표시장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107419B2 (en) 2019-08-29 2021-08-31 Samsung Display Co., Ltd. Display device and method of driving the same
US11270650B2 (en) 2019-06-11 2022-03-08 Samsung Display Co., Ltd. Display device and driving method thereof
US11749167B2 (en) 2020-12-18 2023-09-05 Lx Semicon Co., Ltd. Data drive circuit, clock recovery method of the same, and display drive device having the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069282B2 (en) 2019-08-15 2021-07-20 Samsung Display Co., Ltd. Correlated double sampling pixel sensing front end
US11250780B2 (en) 2019-08-15 2022-02-15 Samsung Display Co., Ltd. Estimation of pixel compensation coefficients by adaptation
US11087656B2 (en) 2019-08-15 2021-08-10 Samsung Display Co., Ltd. Fully differential front end for sensing
US11081064B1 (en) 2020-01-13 2021-08-03 Samsung Display Co., Ltd. Reference signal generation by reusing the driver circuit
US11257416B2 (en) 2020-02-14 2022-02-22 Samsung Display Co., Ltd. Voltage mode pre-emphasis with floating phase
US11719738B2 (en) 2020-10-15 2023-08-08 Samsung Display Co., Ltd. Two-domain two-stage sensing front-end circuits and systems
CN112397023B (zh) * 2020-11-10 2022-02-22 武汉华星光电半导体显示技术有限公司 驱动电路、显示装置及其显示驱动方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239729B1 (en) * 1997-11-26 2001-05-29 Seiko Epson Corporation Image processor and integrated circuit for the same
JP2007102219A (ja) * 1997-11-26 2007-04-19 Seiko Epson Corp 画像処理装置のための集積化回路
KR20170051647A (ko) * 2015-10-30 2017-05-12 삼성디스플레이 주식회사 타이밍 컨트롤러를 포함하는 표시 장치 및 타이밍 컨트롤러의 양방향 통신 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2975831A1 (en) 2014-07-16 2016-01-20 Dolby Laboratories Licensing Corporation In-service monitoring of voice quality in teleconferencing
US10200435B2 (en) 2015-09-22 2019-02-05 Pathsolutions, Inc. Network communications service quality monitor
US10412453B2 (en) 2015-10-13 2019-09-10 Futurewei Technologies, Inc. Probability weighted DASH based video streaming over an information-centric network

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239729B1 (en) * 1997-11-26 2001-05-29 Seiko Epson Corporation Image processor and integrated circuit for the same
JP2007102219A (ja) * 1997-11-26 2007-04-19 Seiko Epson Corp 画像処理装置のための集積化回路
KR20170051647A (ko) * 2015-10-30 2017-05-12 삼성디스플레이 주식회사 타이밍 컨트롤러를 포함하는 표시 장치 및 타이밍 컨트롤러의 양방향 통신 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270650B2 (en) 2019-06-11 2022-03-08 Samsung Display Co., Ltd. Display device and driving method thereof
US11107419B2 (en) 2019-08-29 2021-08-31 Samsung Display Co., Ltd. Display device and method of driving the same
US11749167B2 (en) 2020-12-18 2023-09-05 Lx Semicon Co., Ltd. Data drive circuit, clock recovery method of the same, and display drive device having the same

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