WO2024076031A1 - 클럭 레이트를 제어하는 디스플레이 구동 회로를 포함하는 전자 장치 - Google Patents

클럭 레이트를 제어하는 디스플레이 구동 회로를 포함하는 전자 장치 Download PDF

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WO2024076031A1
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WO
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mode
signal
display panel
image
clock rate
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PCT/KR2023/013761
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English (en)
French (fr)
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이준규
배종곤
이재성
조동현
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삼성전자주식회사
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]

Definitions

  • the descriptions below relate to an electronic device including a display driving circuit that controls the clock rate.
  • An electronic device may include a display panel.
  • the electronic device may include a display driving circuit operably or operatively coupled to the display panel.
  • the display driving circuit may display an image obtained from a processor of the electronic device on the display panel.
  • the electronic device may include a processor.
  • the electronic device may include a display panel.
  • the electronic device may include a display driving circuit including a first set of circuits and a second set of circuits.
  • the display driving circuit in a first mode, processes an image obtained from the processor using the first set driven according to a first clock rate, and driven according to the first clock rate. It may be configured to display the image on the display panel by providing signals for displaying the processed image to the display panel using the second set.
  • the display driving circuit in a second mode changed from the first mode, processes the image using the first set driven according to a second clock rate lower than the first clock rate and operates at the first clock rate. It may be configured to display the image on the display panel by providing the signals to the display panel using the second set driven according to .
  • the electronic device may include a processor.
  • the electronic device may include a display panel.
  • the electronic device includes a first set of circuits including a circuit connected to the processor among the processor and the display panel, and a second set of circuits including a circuit connected to the display panel among the processor and the display panel.
  • the display driving circuit may be configured to provide a first mode using the first set of circuits and the second set of circuits driven according to a first clock rate.
  • the display driving circuit may be configured to identify an event indicating a change from the first mode to the second mode.
  • the display driving circuit in response to the identification, adjusts the clock rate of the first set of circuits and the second set of circuits from the first clock rate to greater than the first clock rate. and may be configured to provide the second mode based on changing to a lower second clock rate.
  • FIG. 1 shows an example of a first mode provided using a display driving circuit driven according to a first clock rate and a second mode provided using a display driving circuit driven according to a second clock rate.
  • FIG. 2 is a simplified block diagram of an example electronic device.
  • FIG. 3 shows an example of a second mode provided using a display driving circuit including a first set of circuits driven according to a second clock rate and a second set of circuits driven according to a first clock rate.
  • FIG. 4 shows an example of a timing buffer connecting a first set of circuits and a second set of circuits.
  • Figure 5 shows an example of a switch for connecting a first set of circuits and a second set of circuits through a timing buffer.
  • Figure 6 shows an example of storage areas within a timing buffer.
  • FIG. 7 is a chart illustrating an example method of providing a first rate and a second rate.
  • FIG. 10 shows another example of a second mode provided using a display driving circuit including a first set of circuits driven according to a second clock rate and a second set of circuits driven according to the first clock rate. do.
  • FIG. 11 is a block diagram of an electronic device in a network environment, according to various embodiments.
  • FIG. 12 is a block diagram of a display module, according to various embodiments.
  • FIG. 1 shows an example of a first mode provided using a display driving circuit driven according to a first clock rate and a second mode provided using a display driving circuit driven according to a second clock rate.
  • an electronic device may include a display panel and a display driving circuit.
  • the display panel may include a plurality of subpixels.
  • each of the plurality of subpixels may include a light emitting diode and a transistor (eg, a driving transistor) for providing current to the light emitting diode.
  • Timing diagram 100 represents a first mode (e.g., high speed mode) provided for displaying an image on the display panel
  • timing diagram 150 represents a first mode provided for displaying an image on the display panel.
  • It may indicate a provided second mode (e.g., normal speed mode).
  • the quality of an image displayed based on the first mode may be higher than the quality of an image displayed based on the second mode.
  • the first mode may provide a smoother change (or transition) of the image than the second mode.
  • the power consumed to display an image based on the second mode may be less than the power consumed to display an image based on the first mode.
  • the second mode may provide a longer usage time of the electronic device than the first mode.
  • the first mode may be provided through a display driving circuit driven according to a first clock rate.
  • the second mode may be provided through the display driving circuit driven according to a second clock rate that is lower than the first clock rate.
  • the time period 101 corresponding to the first clock rate may be shorter than the time period 151 corresponding to the second clock rate.
  • the time interval 151 may be twice the time interval 101.
  • the length of the horizontal synchronization signal of the first mode is The time interval 111 may be shorter than the time interval 161 of the horizontal synchronization signal of the second mode.
  • the display in the first mode Control of the display panel by the driving circuit may be different from control of the display panel by the display driving circuit in the second mode due to the difference between the first clock rate and the second clock rate.
  • the display driving circuit may provide the display panel with a signal to initialize the gate of the transistor.
  • the length of the time section 112 of the signal provided from the display driving circuit to the display panel in the first mode is the second clock rate. It may be shorter than the length of the time section 162 of the signal provided from the display driving circuit to the display panel in mode 2.
  • the gate may be initialized during a time period 112 in the first mode and during a time period 162 in the second mode.
  • a time interval for providing the signal in the first mode may be different from a time interval for providing the signal in the second mode.
  • the signal is provided to the display panel within a portion 113 of a time interval 110 and the display panel within another portion 114 of the time interval 110. may not be provided to.
  • the signal may be provided to the display panel within a time interval 160.
  • the signal may be provided to the display panel within both a portion 163 of the time interval 160 and another portion 164 of the time interval 160.
  • the display driving circuit initializes the gate N times (N is a natural number of 2 or more) during a portion 113 of the time interval 110 in the first mode, and The gate may be initialized N times during section 160.
  • the display driving circuit may provide the display panel with another signal for applying a data voltage to the initialized gate.
  • applying the data voltage to the initialized gate may indicate that the data voltage (or data signal) is stored in a capacitor (eg, a storage capacitor) connected to the gate after the gate is initialized.
  • the length of the time interval 115 of the other signal provided to the display panel from the display driving circuit in the first mode is: It may be shorter than the length of the time section 165 of the other signal provided to the display panel from the display driving circuit in the second mode.
  • the data voltage is stored in the capacitor connected to the gate during a time period 115 in the first mode, and in the capacitor connected to the gate during a time period 165 in the second mode. It can be saved.
  • a time interval for providing the other signal in the first mode may be different from a time interval for providing the other signal in the second mode.
  • the other signal is provided to the display panel within a portion 113 of a time interval 110 and the display panel within another portion 114 of a time interval 110. It may not be provided to the panel.
  • the other signal may be provided to the display panel within a time interval 160.
  • the other signal may be provided to the display panel within both a portion 163 of the time interval 160 and another portion 164 of the time interval 160.
  • the display driving circuit applies the data voltage to the gate N times during a portion 113 of the time section 110 in the first mode, and applies the data voltage to the gate N times during a portion 113 of the time section 110 in the second mode. ), the data voltage can be applied to the gate N times.
  • the display driving circuit may provide the display panel with a light emitting signal for providing the current to the light emitting diode through the transistor to which the data voltage is applied to the gate.
  • the light emitting signal is provided to the gate of the first transistor including a drain connected to the source of the transistor and a source connected to a driving voltage line transmitting a driving voltage ELVDD, and the drain of the transistor It may be provided to the gate of the second transistor including a source connected to and a drain connected to the anode of the light emitting diode.
  • the length of the time section 116 of the light emitting signal provided from the display driving circuit to the display panel in the first mode is: It may be shorter than the length of the time section 166 of the light emitting signal provided from the display driving circuit to the display panel in the second mode.
  • the light emitting diode may emit light for a time period 116 in the first mode and may emit light for a time period 166 in the second mode.
  • the number of times the light emitting signal is provided in the first mode may be different from the number of times the light emitting signal is provided in the second mode.
  • the light emitting signal may be provided 2N times during a time interval 110 in the first mode, and may be provided N times during a time interval 160 within the second mode.
  • first clock rate used within the first mode is different from the second clock rate used within the second mode
  • initializing the gate within the first mode Applying the data voltage to the initialized gate in the first mode, and emitting light of the light emitting diode in the first mode include initializing the gate in the second mode, and Applying the data voltage to the initialized gate within the mode and emitting light from the light emitting diode within the second mode may be different.
  • the first clock rate used within the first mode is different from the second clock rate used within the second mode, control of the display panel within the first mode and within the second mode Control of the display panel may be different.
  • differences between control of the display panel within the first mode and control of the display panel within the second mode may reduce the quality of the image on the display panel.
  • flickering may be caused on the display panel due to the difference.
  • the electronic device illustrated through the descriptions below may provide a second mode (hereinafter referred to as the second mode) different from the second mode illustrated through FIG. 1 in order to reduce the flicker caused. there is.
  • Components of the electronic device may be illustrated through FIG. 2 .
  • FIG. 2 is a simplified block diagram of an example electronic device.
  • the electronic device 200 may include a processor 210, a display driving circuit 220, and a display panel 260.
  • processor 210 may be used to acquire images.
  • the processor 210 may provide the image to the display driving circuit 220.
  • the processor 210 may provide the display driving circuit 220 with at least one command related to displaying the image.
  • the processor 210 may include at least a portion of the processor 1120 of FIG. 11 .
  • the display driving circuit 220 may process the image based on characteristics of the image and/or characteristics of the display panel 260.
  • the display driving circuit 220 may provide signals for displaying the image to the display panel 260.
  • the display driving circuit 220 may include at least a portion of a DDI (eg, DDI 1230 in FIG. 12).
  • the display driving circuit 220 may include a first set of circuits 231 for processing the image obtained from the processor 210.
  • the first set 231 may be connected to the processor 210 of the processor 210 and the display panel 260.
  • the display driving circuit 220 acquires the processed image from the first set 231 and provides a second set (260) for providing signals for displaying the obtained image to the display panel 260.
  • 232) circuits For example, the second set 232 may be connected to the display panel 260 among the processor 210 and the display panel 260.
  • the second set 232 may be used to initialize the gate, apply the data voltage to the initialized gate, and cause the light emitting diode to emit light.
  • the first set 231 may include an interface controller 241 connected to the processor 210 through an interface 215.
  • the interface controller 241 provides the image acquired from the processor 210 to the image processing circuit 242 or the graphic random access memory (GRAM) 243 and executes the command obtained from the processor 210. It can be used to provide a command controller (not shown in FIG. 2).
  • the first set 231 may include an image processing circuit 242.
  • image processing circuitry 242 may process the image from processor 210 to adjust its resolution, brightness, and/or size.
  • the processed image may be provided to the second set 232.
  • the first set 231 may further include a GRAM 243 and a GRAM controller 244.
  • GRAM 243 may be used to store or record the image obtained from processor 210.
  • GRAM controller 244 can be used to control GRAM 243.
  • the second set 232 may include a timing controller 251.
  • timing controller 251 may be used to provide synchronization signals (or timing signals) to GRAM controller 244, source driver 252, gate driver 253, and/or light emitting driver 254. It can be.
  • the synchronization signal may include the vertical synchronization signal and the horizontal synchronization signal.
  • the synchronization signal may be generated by the timing controller 251 or by a synchronization signal generation circuit located outside the display driving circuit 220.
  • timing controller 251 may be used to provide signals to control source driver 252, gate driver 253, and/or light emission driver 254.
  • the timing controller 251 may further include at least one signal generation circuit (as exemplified through the descriptions below).
  • the at least one signal generation circuit in the second set 232 may be located outside the timing controller 251.
  • second set 232 may include source driver 252.
  • source driver 252 may be used to provide the data voltage to be applied to the gate.
  • the second set 232 may include a gate driver 253.
  • the gate driver 253 may be used to provide the signal and other signals to the display panel 260.
  • the second set 232 may include a light emitting driver 254.
  • the light emission driver 254 may be used to provide the light emission signal to the display panel 260.
  • the display driving circuit 220 in the first mode, processes the image obtained from the processor 210 using the first set 231 driven according to the first clock rate and The image can be displayed on the display panel 260 by providing signals for displaying the processed image to the display panel 260 using the second set 232 driven at a clock rate of 1.
  • the display driving circuit 220 within the second mode, processes the image using the first set 231 driven according to the second clock rate that is lower than the first clock rate and The image can be displayed on the display panel 260 by providing the signals to the display panel 260 using the second set 232 driven according to the first clock rate.
  • the first mode is Flickering that occurs when changing to the second mode or changing from the second mode to the first mode can be reduced.
  • the first power consumed by the first set 231 to display the image may be much greater than the second power consumed by the second set 232 to display the image.
  • the second mode is provided using the first clock rate, unlike the second mode illustrated through the description of FIG. 1, but since the second power is much smaller than the first power, the second mode is provided using the first clock rate.
  • the power consumed for mode 2 may correspond to the power consumed for the second mode illustrated through the description of FIG. 1.
  • the second mode can be illustrated through the description of FIG. 3.
  • FIG. 3 shows an example of a second mode provided using a display driving circuit including a first set of circuits driven according to a second clock rate and a second set of circuits driven according to a first clock rate.
  • Timing diagram 100 may represent the first mode
  • timing diagram 350 may represent the second mode
  • the first mode processes the image obtained from the processor 210 using the first set 231 driven according to the first clock frequency
  • the first mode processes the image obtained from the processor 210. 1 It can be provided by providing signals for displaying the processed image to the display panel 260 using the second set 232 driven according to the clock frequency.
  • the second mode processes the image acquired from the processor 210 using the first set 231 driven according to the second clock frequency
  • the second mode processes the image obtained from the processor 210. 1 It can be provided by providing signals for displaying the processed image to the display panel 260 using the second set 232 driven according to the clock frequency.
  • the first clock rate may correspond to the time interval 101
  • the second clock rate may correspond to the time interval 151.
  • the second mode represented by the timing diagram 350 of FIG. 3 is a second mode driven according to the second clock rate. It may be provided through a first set 231 and a second set 232 driven according to the first clock rate.
  • the length of the horizontal synchronization signal of the first mode is The time interval 111 may be shorter than the time interval 361 of the horizontal synchronization signal of the second mode.
  • the second mode represented by timing diagram 350 includes a second set 232 driven according to the first clock rate. Since the control of the display panel 260 of the display driving circuit 220 in the second mode represented by the timing diagram 350 is provided through the first mode represented by the timing diagram 100 It may be similar to the control of the display panel 260 of the display driving circuit 220 within.
  • the length of the time section 112 of the signal provided to the display panel 260 from the display driving circuit 220 in the first mode is the length of the signal provided from the display driving circuit 220 in the second mode. It may be equal to the length of the time section 362 of the signal provided to the display panel 260.
  • the time to initialize the gate in the first mode may be the same as the time to initialize the gate in the second mode.
  • the time period for providing the signal within the first mode may be different from the time period for providing the signal within the second mode.
  • the signal is provided to the display panel 260 within a portion 113 of the time interval 110 and displayed within another portion 114 of the time interval 110. It may not be provided to the panel 260.
  • the signal may be provided to the display panel 260 within the time interval 160.
  • the signal may be provided to the display panel 260 within both a portion 163 of the time interval 160 and another portion 164 of the time interval 160. .
  • the display driving circuit 220 initializes the gate N times (N is a natural number of 2 or more) during a portion 113 of the time interval 110 in the first mode, and The gate may be initialized N times during the time interval 160.
  • the second mode represented by timing diagram 350 includes a second set 232 driven according to the first clock rate. Since the length of the time section 115 of the other signal provided to the display panel 260 from the display driving circuit 220 in the first mode is the length of the time section 115 of the display driving circuit 220 in the second mode ) may be equal to the length of the time section 365 of the other signal provided to the display panel 260. For example, the time to store the data voltage in the capacitor in the first mode may be the same as the time to store the data voltage in the capacitor in the second mode.
  • the time interval for providing the different signal in the first mode is the time interval for providing the different signal in the second mode. It may be different from For example, within the first mode, the other signal is provided to the display panel 260 within a portion 113 of the time interval 110 and within another portion 114 of the time interval 110. It may not be provided to the display panel 260. For example, within the second mode, the other signal may be provided to the display panel 260 within the time interval 160. For example, within the second mode, the other signal may be provided to the display panel 260 within both a portion 163 of the time interval 160 and another portion 164 of the time interval 160. there is.
  • the display driving circuit 220 applies the data voltage to the gate N times during a portion 113 of the time interval 110 in the first mode, and applies the data voltage to the gate N times during a portion 113 of the time interval 110 in the second mode.
  • the data voltage may be applied to the gate N times during (160).
  • the second mode represented by timing diagram 350 includes a second set 232 driven according to the first clock rate. Since the length of the time section 116 of the light emission signal provided from the display driving circuit 220 to the display panel 260 in the first mode is ) may be equal to the length of the time section 366 of the light emitting signal provided to the display panel 260. For example, the time during which the light emitting diode emits light in the first mode may be the same as the time during which the light emitting diode emits light within the second mode.
  • the number of times the light emitting signal is provided in the first mode may be the same as the number of times the light emitting signal is provided in the second mode.
  • the light emitting signal may be provided 2N times in both the first mode and the second mode.
  • the number of times (eg, 2N times) the light emitting signal is provided within the second mode is the number of times (eg, N times) the signal is provided within the second mode and the number of times (eg, N times) the light emitting signal is provided within the second mode.
  • the number of times (e.g. N times) the different signals are provided may be different for each.
  • a second speed at which the light emitting signal is provided to each of the plurality of sub-pixels is such that the signal and the other signal are provided to each of the plurality of sub-pixels. It may be faster than the first speed provided to each pixel.
  • a method of providing the first speed and the second speed will be illustrated through FIG. 7.
  • the second mode represented by the timing diagram 350 of FIG. 3, includes a first set 231 driven according to the second clock rate and a first set 231 driven according to the first clock rate. Since it is provided through two sets 232, the electronic device 200 includes the operations of the first set 231 driven according to the second clock rate and the second set driven according to the first clock rate ( 232) may include components for compensating for differences between the operations. The above components can be illustrated through FIG. 4.
  • FIG. 4 shows an example of a timing buffer connecting a first set of circuits and a second set of circuits.
  • the display driving circuit 220 may include a timing buffer 400 connecting the first set 231 and the second set 232.
  • the first set 231 may store the processed image in the first mode in the timing buffer 400 according to the first clock rate.
  • the second set 232 may scan the image stored in the timing buffer 400 according to the first clock rate in the first mode.
  • the second set 232 may provide the signal, the other signal, and the luminescent signal to the display panel 260 based on the scan.
  • the first set 231 may store the processed image in the second mode in the timing buffer 400 according to the second clock rate.
  • the second set 232 may scan the image stored in the timing buffer 400 according to the first clock rate within the second mode.
  • the second set 232 may provide the signal, the other signal, and the luminescent signal to the display panel 260 based on the scan.
  • Figure 4 shows an example in which the image is provided from the first set 231 to the second set 232 through the timing buffer 400 in both the first mode and the second mode. is provided directly from the first set 231 to the second set 232 in the first mode and from the first set 231 to the second set 232 through the timing buffer 400 in the second mode. ) may also be provided.
  • the electronic device 200 may include components for providing different paths for the image in the first mode and paths for the image in the second mode. The above components can be illustrated through FIG. 5.
  • Figure 5 shows an example of a switch for connecting a first set of circuits and a second set of circuits through a timing buffer.
  • the display driving circuit 220 connects the first set 231 to the second set 232 through the timing buffer 400 or directly connects the first set 231 to the second set (232).
  • 232 and may include a switch 500 for connection.
  • the switch 500 may switch the first state 501 connecting the first set 231 with the timing buffer 400 coupled with the second set 232 or by bypassing the timing buffer 400.
  • the set 231 may have a second state 502 that directly connects the second set 232.
  • the display driving circuit 220 may, within the first mode, determine the processed image based on connecting the first set 231 with the second set 232 using the switch 500. can be provided from the first set 231 to the second set 232 by bypassing the timing buffer 400.
  • the display driving circuit 220 is based on connecting the first set 231 with the second set 232 through the timing buffer 400 using the switch 500 in the second mode.
  • the processed image can be provided from the first set 231 to the second set 232 through the timing buffer 400.
  • the switch 500 is controlled by the display driving circuit 220, but the switch 500 may also be controlled by the processor 210.
  • the timing buffer 400 may have a configuration to compensate for the difference between the storage speed of the image and the scan speed (or read speed) of the image.
  • the above configuration can be illustrated through FIG. 6.
  • Figure 6 shows an example of storage areas within a timing buffer.
  • the timing buffer 400 may include a first storage area 610 and a second storage area 620 .
  • the display panel 260 may include first horizontal lines and second horizontal lines positioned alternately.
  • the first horizontal lines include a first horizontal line, a third horizontal line, ..., a 2M-3 horizontal line (M is a natural number of 2 or more), and a 2M-1 horizontal line
  • the second horizontal lines may include a second horizontal line, a fourth horizontal line, ..., a 2M-2 horizontal line, and a 2M horizontal line.
  • first storage area 610 is used for a portion of images 600 processed by first set 231 and second storage area 620 is used for portions of images 600 processed by first set 231. It may be used for another part (or the remaining part) of the image 600 processed by .
  • the portion of image 600 may include a portion corresponding to the first horizontal line, a portion corresponding to the third horizontal line, a portion corresponding to the 2M-3 horizontal line, and It includes a portion corresponding to the 2M-1 horizontal line
  • the other part of the image 600 includes a portion corresponding to the second horizontal line, a portion corresponding to the fourth horizontal line, ...
  • the third It may include a part corresponding to the 2M-2 horizontal line, and a part corresponding to the 2M horizontal line.
  • the first set 231 stores the portion of the image 600 in the first storage area 610 according to the first clock rate, within the first mode, and Accordingly, another part of the image 600 may be stored in the second storage area 620.
  • first set 231 may store image 600 based on alternately accessing first storage area 610 and second storage area 620 according to the first clock rate.
  • the image 600 may be stored in the timing buffer 400 in ascending order from a portion corresponding to the first horizontal line to a portion corresponding to the 2M horizontal line.
  • the second set 232 may, within the first mode, store the image 600 by alternately accessing the first storage area 610 and the second storage area 620 according to the first clock rate. can be scanned.
  • the image 600 in the timing buffer 400 may be scanned in ascending order from a portion corresponding to the first horizontal line to a portion corresponding to the 2M horizontal line.
  • the first set 231 stores the portion of the image 600 in the first storage area 610 according to the second clock rate, within the second mode, and Accordingly, another part of the image 600 may be stored in the second storage area 620.
  • first set 231 may store image 600 based on alternating access to first storage area 610 and second storage area 620 according to the second clock rate.
  • the image 600 may be stored in the timing buffer 400 in ascending order from a portion corresponding to the first horizontal line to a portion corresponding to the 2M horizontal line.
  • the second set 232 may, within the second mode, store the image 600 by alternately accessing the first storage area 610 and the second storage area 620 according to the first clock rate. can be scanned.
  • the image 600 in the timing buffer 400 may be scanned in ascending order from a portion corresponding to the first horizontal line to a portion corresponding to the 2M horizontal line.
  • Figure 6 shows an example in which the timing buffer 400 includes multiple storage areas, but the timing buffer 400 may also include a single storage area.
  • the second set 232 is configured to store the single storage area by the first set 231 according to the first clock rate or the second clock rate.
  • the image stored in the storage area may be scanned according to the first clock rate based on first in first out (FIFO).
  • FIFO first in first out
  • the size of the single storage area may be provided based on the difference between the first clock rate and the second clock rate.
  • the size may be greater than 1 times the size of the image and less than or equal to 2 times the size of the image.
  • a second speed at which the light emitting signal is provided to each of the plurality of sub-pixels is such that the signal and the other signal are provided to each of the plurality of sub-pixels. It may be faster than the first speed provided to each pixel.
  • a method of providing the first speed and the second speed can be illustrated through FIG. 7.
  • FIG. 7 is a chart illustrating an example method of providing a first rate and a second rate.
  • a chart 700 may indicate a method of providing the first speed and the second speed.
  • the horizontal axis of the chart 700 may represent time, and the vertical axis of the chart 700 may represent horizontal lines of the display panel 260.
  • the luminescent signal is provided four times during a portion 163 of a time interval 160, and the signal and the other signal are provided during a time period 160. It may be provided twice during part 163 of section 160.
  • portions 163 of time intervals 160 include first portion 701, second portion 702, third portion 703, and fourth portion 704.
  • first part 701, the second part 702, the third part 703, and the fourth part 704 may have the same time length.
  • line 710 represents the first rate at which the signal and the other signal are provided to each of the plurality of subpixels (e.g., the scan rate of gate driver 253).
  • the second speed at which the light emission signal is provided to each of the plurality of subpixels e.g., the scan speed of the light emission driver 254 for light emission
  • line 730 represents the second speed at which the light emission signal is provided to each of the plurality of subpixels.
  • the third speed may be the same as the second speed.
  • the slope of line 710 represents the first speed
  • the slope of line 720 represents the second speed
  • the slope of line 730 represents the first speed. It can represent the third speed.
  • the second set 232 has a timing 765 elapsed from timing 760 to begin providing the signal and the other signal.
  • providing the luminescent signal may begin.
  • the second set 232 may perform a scan to emit light followed by a scan to stop emitting light, as indicated by lines 720 and 730.
  • the second set 232 may include the first speed at which the signal and the other signal are provided to each of the plurality of subpixels and the first speed at which the light emission signal is provided to each of the plurality of subpixels.
  • it may include at least one signal generation circuit.
  • the at least one signal generation circuit may be located within the timing controller 251 or may be located outside the timing controller 251.
  • the at least one signal generating circuit may include a first clock signal indicating that the signal and the other signal are provided to each of the plurality of subpixels at the first rate within the second mode.
  • a first control signal indicating a timing (eg, timing 760) to start providing the other signal to each of the plurality of subpixels may be provided to the gate driver 253.
  • the at least one signal generation circuit may provide a second clock signal indicating that the light emitting signal is provided to each of the plurality of subpixels at a second speed higher than the first speed within the second mode. and a second control signal indicating a timing to start providing the light emission signal to each of the plurality of subpixels (eg, timing 770) may be provided to the light emission driver 254.
  • the at least one signal generation circuit may be illustrated through FIGS. 8 and 9.
  • the at least one signal generation circuit may include a first signal generation circuit 810 and a second signal generation circuit 820.
  • the first signal generation circuit 810 provides a first clock signal 811 indicating that the signal and the other signal are provided to each of the plurality of subpixels at the first speed in the second mode. ) can be provided to the gate driver 253.
  • the first signal generation circuit 810 may, within the second mode, begin providing the signal and the other signal (e.g., timing 760) or provide the signal and the other signal.
  • a first control signal 812 indicating the start of provisioning may be provided to the gate driver 253.
  • the second signal generation circuit 820 emits a second clock signal 812 indicating that the light emission signal is provided to each of the plurality of subpixels at the second speed in the second mode. It can be provided to the driver 254.
  • the second signal generation circuit 820 may, within the second mode, start providing the light emitting signal (e.g., timing 770) or start providing the light emitting signal.
  • the second control signal 822 may be provided to the light emitting driver 254.
  • the at least one signal generation circuit may include a signal generation circuit 910 and a modulation circuit 920.
  • the signal generation circuit 910 may provide the first clock signal 811 to the gate driver 253 in the second mode.
  • the signal generation circuit 910 may provide the first control signal 812 to the gate driver 253 in the second mode.
  • the modulation circuit 920 changes the first clock signal 811 from the signal generation circuit 910 into a second clock signal 821 within the second mode, and the second clock signal ( 821) can be provided to the light emitting driver 254.
  • the modulation circuit 920 within the second mode, changes the first control signal 812 from the signal generation circuit 910 into a second control signal 822 and generates a second control signal ( 822) can be provided to the light emitting driver 254.
  • the second mode represented by timing diagram 350, may be at least partially modified.
  • the at least partially changed second mode can be illustrated through FIG. 10.
  • FIG. 10 shows another example of a second mode provided using a display driving circuit including a first set of circuits driven according to a second clock rate and a second set of circuits driven according to the first clock rate. do.
  • a timing diagram 100 may represent the first mode
  • a timing diagram 1050 may represent the second mode.
  • the state of the light emitting signal provided to the display panel 260 in the second mode represented by the timing diagram 1050 is the state of the display panel 260 in the second mode represented by the timing diagram 150. It may correspond to the state of the light emitting signal provided to 260.
  • the state of the light emitting signal provided to the display panel 260 in the second mode represented by timing diagram 1050 may be displayed in the second mode represented by timing diagram 350.
  • the state of the light emitting signal provided to the panel 260 may be partially different.
  • the first mode processes the image obtained from the processor 210 using the first set 231 driven according to the first clock frequency
  • the first mode processes the image obtained from the processor 210. 1 It can be provided by providing signals for displaying the processed image to the display panel 260 using the second set 232 driven according to the clock frequency.
  • the second mode processes the image acquired from the processor 210 using the first set 231 driven according to the second clock frequency
  • the second mode processes the image obtained from the processor 210. 1 It can be provided by providing signals for displaying the processed image to the display panel 260 using the second set 232 driven according to the clock frequency.
  • the first clock rate may correspond to the time interval 101
  • the second clock rate may correspond to the time interval 151.
  • the second mode represented by the timing diagram 1050 of FIG. 10 is a second mode driven according to the second clock rate. It may be provided through a first set 231 and a second set 232 driven according to the first clock rate.
  • the length of the horizontal synchronization signal of the first mode is The time interval 111 may be shorter than the time interval 361 of the horizontal synchronization signal of the second mode.
  • the second mode represented by timing diagram 1050 includes a second set 232 driven according to the first clock rate. Since the control of the display panel 260 of the display driving circuit 220 in the second mode represented by the timing diagram 1050 is provided through the first mode represented by the timing diagram 100 It may be similar to the control of the display panel 260 of the display driving circuit 220 within.
  • the length of the time section 112 of the signal provided to the display panel 260 from the display driving circuit 220 in the first mode is the length of the signal provided from the display driving circuit 220 in the second mode. It may be equal to the length of the time section 362 of the signal provided to the display panel 260.
  • the time to initialize the gate in the first mode may be the same as the time to initialize the gate in the second mode.
  • the time period for providing the signal within the first mode may be different from the time period for providing the signal within the second mode.
  • the signal is provided to the display panel 260 within a portion 113 of the time interval 110 and displayed within another portion 114 of the time interval 110. It may not be provided to the panel 260.
  • the signal may be provided to the display panel 260 within the time interval 160.
  • the signal may be provided to the display panel 260 within both a portion 163 of the time interval 160 and another portion 164 of the time interval 160. .
  • the display driving circuit 220 initializes the gate N times (N is a natural number of 2 or more) during a portion 113 of the time interval 110 in the first mode, and The gate may be initialized N times during the time interval 160.
  • the second mode represented by timing diagram 1050 includes a second set 232 driven according to the first clock rate. Since the length of the time section 115 of the other signal provided to the display panel 260 from the display driving circuit 220 in the first mode is the length of the time section 115 of the display driving circuit 220 in the second mode ) may be equal to the length of the time section 365 of the other signal provided to the display panel 260. For example, the time to store the data voltage in the capacitor in the first mode may be the same as the time to store the data voltage in the capacitor in the second mode.
  • the time interval for providing the different signal in the first mode is the time interval for providing the different signal in the second mode. It may be different from For example, within the first mode, the other signal is provided to the display panel 260 within a portion 113 of the time interval 110 and within another portion 114 of the time interval 110. It may not be provided to the display panel 260. For example, within the second mode, the other signal may be provided to the display panel 260 within the time interval 160. For example, within the second mode, the other signal may be provided to the display panel 260 within both a portion 163 of the time interval 160 and another portion 164 of the time interval 160. there is.
  • the display driving circuit 220 applies the data voltage to the gate N times during a portion 113 of the time interval 110 in the first mode, and applies the data voltage to the gate N times during a portion 113 of the time interval 110 in the second mode.
  • the data voltage may be applied to the gate N times during (160).
  • the state of the light emitting signal provided within the second mode represented by timing diagram 1050 is dependent on the state of the light emitting signal provided within the second mode represented by timing diagram 150.
  • the length of the time interval 1066 of the light emitting signal provided within the second mode represented by timing diagram 1050 is provided within the second mode represented by timing diagram 150. It may be equal to the length of the time section 166 of the light emitting signal.
  • the length of the time interval 1066 of the light emitting signal provided within the second mode represented by timing diagram 1050 is provided within the second mode represented by timing diagram 350. It may be longer than the length of the time section 366 of the light emitting signal.
  • the number of times the light emitting signal is provided in the first mode may be different from the number of times the light emitting signal is provided in the second mode.
  • the light emitting signal may be provided 2N times in the first mode and N times in the second mode.
  • the number of times (e.g., N times) providing the light emitting signal within the second mode represented by the timing diagram 1050 is the number of times (e.g., N times) of providing the signal within the second mode. ) and the number of times (e.g., N times) the different signals are provided within the second mode.
  • the second speed at which the light emitting signal is provided to each of the plurality of subpixels is such that the signal and the other signal are provided to each of the plurality of subpixels. It may be the same as the first speed provided to each subpixel.
  • the above-mentioned examples show examples in which the time interval of the vertical synchronization signal of the first mode and the time interval of the vertical synchronization signal of the second mode are the same, but this is the case in which the first mode and the second mode are compared. This is for convenience of explanation.
  • the time interval of the vertical synchronization signal of the first mode and the time interval of the vertical synchronization signal of the second mode may be different from each other.
  • FIG. 11 is a block diagram of an electronic device 1101 in a network environment 1100, according to various embodiments.
  • the electronic device 1101 communicates with the electronic device 1102 through a first network 1198 (e.g., a short-range wireless communication network) or a second network 1199. It is possible to communicate with at least one of the electronic device 1104 or the server 1108 through (e.g., a long-distance wireless communication network).
  • the electronic device 1101 may communicate with the electronic device 1104 through the server 1108.
  • the electronic device 1101 includes a processor 1120, a memory 1130, an input module 1150, an audio output module 1155, a display module 1160, an audio module 1170, and a sensor module ( 1176), interface 1177, connection terminal 1178, haptic module 1179, camera module 1180, power management module 1188, battery 1189, communication module 1190, subscriber identification module 1196. , or may include an antenna module 1197.
  • at least one of these components eg, the connection terminal 1178) may be omitted, or one or more other components may be added to the electronic device 1101.
  • some of these components e.g., sensor module 1176, camera module 1180, or antenna module 1197) are integrated into one component (e.g., display module 1160). It can be.
  • the processor 1120 executes software (e.g., program 1140) to operate at least one other component (e.g., hardware or software component) of the electronic device 1101 connected to the processor 1120. It can be controlled and various data processing or calculations can be performed. According to one embodiment, as at least part of data processing or computation, the processor 1120 stores commands or data received from another component (e.g., sensor module 1176 or communication module 1190) in volatile memory 1132. The commands or data stored in the volatile memory 1132 can be processed, and the resulting data can be stored in the non-volatile memory 1134.
  • software e.g., program 1140
  • the processor 1120 stores commands or data received from another component (e.g., sensor module 1176 or communication module 1190) in volatile memory 1132.
  • the commands or data stored in the volatile memory 1132 can be processed, and the resulting data can be stored in the non-volatile memory 1134.
  • the processor 1120 may include a main processor 1121 (e.g., a central processing unit or an application processor) or an auxiliary processor 1123 that can operate independently or together (e.g., a graphics processing unit, a neural network processing unit ( It may include a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor).
  • a main processor 1121 e.g., a central processing unit or an application processor
  • auxiliary processor 1123 e.g., a graphics processing unit, a neural network processing unit ( It may include a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor.
  • the electronic device 1101 includes a main processor 1121 and a auxiliary processor 1123
  • the auxiliary processor 1123 may be set to use lower power than the main processor 1121 or be specialized for a designated function. You can.
  • the auxiliary processor 1123 may be implemented separately from the main processor 1121 or as part of it.
  • the auxiliary processor 1123 may, for example, act on behalf of the main processor 1121 while the main processor 1121 is in an inactive (e.g., sleep) state, or while the main processor 1121 is in an active (e.g., application execution) state. ), together with the main processor 1121, at least one of the components of the electronic device 1101 (e.g., the display module 1160, the sensor module 1176, or the communication module 1190) At least some of the functions or states related to can be controlled.
  • coprocessor 1123 e.g., image signal processor or communication processor
  • may be implemented as part of another functionally related component e.g., camera module 1180 or communication module 1190. there is.
  • the auxiliary processor 1123 may include a hardware structure specialized for processing artificial intelligence models.
  • Artificial intelligence models can be created through machine learning. For example, such learning may be performed in the electronic device 1101 itself on which the artificial intelligence model is performed, or may be performed through a separate server (e.g., server 1108).
  • Learning algorithms may include, for example, supervised learning, unsupervised learning, semi-supervised learning, or reinforcement learning, but It is not limited.
  • An artificial intelligence model may include multiple artificial neural network layers.
  • Artificial neural networks include deep neural network (DNN), convolutional neural network (CNN), recurrent neural network (RNN), restricted boltzmann machine (RBM), belief deep network (DBN), bidirectional recurrent deep neural network (BRDNN), It may be one of deep Q-networks or a combination of two or more of the above, but is not limited to the examples described above.
  • artificial intelligence models may additionally or alternatively include software structures.
  • the memory 1130 may store various data used by at least one component (eg, the processor 1120 or the sensor module 1176) of the electronic device 1101. Data may include, for example, input data or output data for software (e.g., program 1140) and instructions related thereto.
  • Memory 1130 may include volatile memory 1132 or non-volatile memory 1134.
  • the program 1140 may be stored as software in the memory 1130 and may include, for example, an operating system 1142, middleware 1144, or application 1146.
  • the input module 1150 may receive commands or data to be used in a component of the electronic device 1101 (e.g., the processor 1120) from outside the electronic device 1101 (e.g., a user).
  • the input module 1150 may include, for example, a microphone, mouse, keyboard, keys (eg, buttons), or digital pen (eg, stylus pen).
  • the sound output module 1155 may output sound signals to the outside of the electronic device 1101.
  • the sound output module 1155 may include, for example, a speaker or receiver. Speakers can be used for general purposes such as multimedia playback or recording playback.
  • the receiver can be used to receive incoming calls. According to one embodiment, the receiver may be implemented separately from the speaker or as part of it.
  • the display module 1160 can visually provide information to the outside of the electronic device 1101 (eg, a user).
  • the display module 1160 may include, for example, a display, a hologram device, or a projector, and a control circuit for controlling the device.
  • the display module 1160 may include a touch sensor configured to detect a touch, or a pressure sensor configured to measure the intensity of force generated by the touch.
  • the audio module 1170 can convert sound into an electrical signal or, conversely, convert an electrical signal into sound. According to one embodiment, the audio module 1170 acquires sound through the input module 1150, the sound output module 1155, or an external electronic device (e.g., directly or wirelessly connected to the electronic device 1101). Sound may be output through an electronic device 1102 (e.g., speaker or headphone).
  • an electronic device 1102 e.g., speaker or headphone
  • the sensor module 1176 detects the operating state (e.g., power or temperature) of the electronic device 1101 or the external environmental state (e.g., user state) and generates an electrical signal or data value corresponding to the detected state. can do.
  • the sensor module 1176 includes, for example, a gesture sensor, a gyro sensor, an air pressure sensor, a magnetic sensor, an acceleration sensor, a grip sensor, a proximity sensor, a color sensor, an IR (infrared) sensor, a biometric sensor, It may include a temperature sensor, humidity sensor, or light sensor.
  • the interface 1177 may support one or more designated protocols that can be used to directly or wirelessly connect the electronic device 1101 to an external electronic device (eg, the electronic device 1102).
  • the interface 1177 may include, for example, a high definition multimedia interface (HDMI), a universal serial bus (USB) interface, an SD card interface, or an audio interface.
  • HDMI high definition multimedia interface
  • USB universal serial bus
  • SD card interface Secure Digital Card
  • connection terminal 1178 may include a connector through which the electronic device 1101 can be physically connected to an external electronic device (eg, the electronic device 1102).
  • the connection terminal 1178 may include, for example, an HDMI connector, a USB connector, an SD card connector, or an audio connector (eg, a headphone connector).
  • the haptic module 1179 can convert electrical signals into mechanical stimulation (e.g., vibration or movement) or electrical stimulation that the user can perceive through tactile or kinesthetic senses.
  • the haptic module 1179 may include, for example, a motor, a piezoelectric element, or an electrical stimulation device.
  • the camera module 1180 can capture still images and moving images.
  • the camera module 1180 may include one or more lenses, image sensors, image signal processors, or flashes.
  • the power management module 1188 can manage power supplied to the electronic device 1101. According to one embodiment, the power management module 1188 may be implemented as at least a part of, for example, a power management integrated circuit (PMIC).
  • PMIC power management integrated circuit
  • the battery 1189 may supply power to at least one component of the electronic device 1101.
  • the battery 1189 may include, for example, a non-rechargeable primary cell, a rechargeable secondary cell, or a fuel cell.
  • Communication module 1190 provides a direct (e.g., wired) communication channel or wireless communication channel between the electronic device 1101 and an external electronic device (e.g., electronic device 1102, electronic device 1104, or server 1108). It can support establishment and communication through established communication channels. Communication module 1190 operates independently of processor 1120 (e.g., an application processor) and may include one or more communication processors that support direct (e.g., wired) communication or wireless communication.
  • processor 1120 e.g., an application processor
  • the communication module 1190 may be a wireless communication module 1192 (e.g., a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module) or a wired communication module 1194 (e.g., : LAN (local area network) communication module, or power line communication module) may be included.
  • a wireless communication module 1192 e.g., a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module
  • GNSS global navigation satellite system
  • wired communication module 1194 e.g., : LAN (local area network) communication module, or power line communication module
  • the corresponding communication module is a first network 1198 (e.g., a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)) or a second network 1199 (e.g., legacy It may communicate with an external electronic device 1104 through a telecommunication network such as a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (e.g., LAN or WAN).
  • a telecommunication network such as a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (e.g., LAN or WAN).
  • a telecommunication network such as a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (e.g., LAN or WAN).
  • a telecommunication network such as a cellular network, a 5G network, a next-generation communication network
  • the wireless communication module 1192 uses subscriber information (e.g., International Mobile Subscriber Identifier (IMSI)) stored in the subscriber identification module 1196 within a communication network such as the first network 1198 or the second network 1199.
  • subscriber information e.g., International Mobile Subscriber Identifier (IMSI)
  • IMSI International Mobile Subscriber Identifier
  • the wireless communication module 1192 may support 5G networks and next-generation communication technologies after 4G networks, for example, NR access technology (new radio access technology).
  • NR access technology provides high-speed transmission of high-capacity data (eMBB (enhanced mobile broadband)), minimization of terminal power and access to multiple terminals (mMTC (massive machine type communications)), or high reliability and low latency (URLLC (ultra-reliable and low latency). -latency communications)) can be supported.
  • the wireless communication module 1192 may support high frequency bands (e.g., mmWave bands), for example, to achieve high data rates.
  • the wireless communication module 1192 uses various technologies to secure performance in high frequency bands, for example, beamforming, massive array multiple-input and multiple-output (MIMO), and full-dimensional multiplexing. It can support technologies such as input/output (FD-MIMO: full dimensional MIMO), array antenna, analog beam-forming, or large scale antenna.
  • the wireless communication module 1192 may support various requirements specified in the electronic device 1101, an external electronic device (e.g., electronic device 1104), or a network system (e.g., second network 1199).
  • the wireless communication module 1192 supports peak data rate (e.g., 20 Gbps or more) for realizing eMBB, loss coverage (e.g., 164 dB or less) for realizing mmTC, or U-plane latency (e.g., 164 dB or less) for realizing URLLC.
  • peak data rate e.g., 20 Gbps or more
  • loss coverage e.g., 164 dB or less
  • U-plane latency e.g., 164 dB or less
  • the antenna module 1197 may transmit or receive signals or power to or from the outside (e.g., an external electronic device).
  • the antenna module 1197 may include an antenna including a radiator made of a conductor or a conductive pattern formed on a substrate (eg, PCB).
  • the antenna module 1197 may include a plurality of antennas (eg, an array antenna).
  • at least one antenna suitable for the communication method used in the communication network such as the first network 1198 or the second network 1199, is connected to the plurality of antennas by, for example, the communication module 1190. can be selected.
  • Signals or power may be transmitted or received between the communication module 1190 and an external electronic device through the selected at least one antenna.
  • other components eg, radio frequency integrated circuit (RFIC) in addition to the radiator may be additionally formed as part of the antenna module 1197.
  • RFIC radio frequency integrated circuit
  • antenna module 1197 may form a mmWave antenna module.
  • a mmWave antenna module includes: a printed circuit board, an RFIC disposed on or adjacent to a first side (e.g., bottom side) of the printed circuit board and capable of supporting a designated high frequency band (e.g., mmWave band); And a plurality of antennas (e.g., array antennas) disposed on or adjacent to the second side (e.g., top or side) of the printed circuit board and capable of transmitting or receiving signals in the designated high frequency band. can do.
  • a mmWave antenna module includes: a printed circuit board, an RFIC disposed on or adjacent to a first side (e.g., bottom side) of the printed circuit board and capable of supporting a designated high frequency band (e.g., mmWave band); And a plurality of antennas (e.g., array antennas) disposed on or adjacent to the second side (e.g., top or side) of
  • peripheral devices e.g., bus, general purpose input and output (GPIO), serial peripheral interface (SPI), or mobile industry processor interface (MIPI)
  • signal e.g. commands or data
  • commands or data may be transmitted or received between the electronic device 1101 and the external electronic device 1104 through the server 1108 connected to the second network 1199.
  • Each of the external electronic devices 1102 or 1104 may be of the same or different type as the electronic device 1101.
  • all or part of the operations performed in the electronic device 1101 may be executed in one or more of the external electronic devices 1102, 1104, or 1108.
  • the electronic device 1101 needs to perform a certain function or service automatically or in response to a request from a user or another device, the electronic device 1101 does not execute the function or service on its own.
  • one or more external electronic devices may be requested to perform at least part of the function or service.
  • One or more external electronic devices that have received the request may execute at least part of the requested function or service, or an additional function or service related to the request, and transmit the result of the execution to the electronic device 1101.
  • the electronic device 1101 may process the result as is or additionally and provide it as at least part of a response to the request.
  • cloud computing distributed computing, mobile edge computing (MEC), or client-server computing technology can be used.
  • the electronic device 1101 may provide an ultra-low latency service using, for example, distributed computing or mobile edge computing.
  • the external electronic device 1104 may include an Internet of Things (IoT) device.
  • Server 1108 may be an intelligent server using machine learning and/or neural networks.
  • the external electronic device 1104 or server 1108 may be included in the second network 1199.
  • the electronic device 1101 may be applied to intelligent services (e.g., smart home, smart city, smart car, or healthcare) based on 5G communication technology and IoT-related technology.
  • FIG. 12 is a block diagram 1200 of the display module 1160, according to various embodiments.
  • the display module 1160 may include a display 1210 and a display driver IC (DDI) 1230 for controlling the display 1210.
  • the DDI 1230 may include an interface module 1231, a memory 1233 (eg, buffer memory), an image processing module 1235, or a mapping module 1237.
  • the DDI 1230 receives image information including image data or an image control signal corresponding to a command for controlling the image data from other components of the electronic device 1101 through the interface module 1231. can do.
  • the image information is stored in the processor 1120 (e.g., the main processor 1121 (e.g., an application processor) or the auxiliary processor 1123 ( For example: a graphics processing unit).
  • the DDI 1230 can communicate with the touch circuit 1250 or the sensor module 1176, etc. through the interface module 1231.
  • the DDI 1230 can communicate with the touch circuit 1250 or the sensor module 1176, etc.
  • At least a portion of the received image information may be stored, for example, in frame units, in the memory 1233.
  • the image processing module 1235 may, for example, store at least a portion of the image data in accordance with the characteristics or characteristics of the image data.
  • Preprocessing or postprocessing may be performed based at least on the characteristics of the display 1210.
  • the mapping module 1237 performs preprocessing or postprocessing through the image processing module 1135.
  • a voltage value or current value corresponding to the image data may be generated.
  • the generation of the voltage value or current value may be performed by, for example, an attribute of the pixels of the display 1210 (e.g., an arrangement of pixels ( RGB stripe or pentile structure), or the size of each subpixel). At least some pixels of the display 1210 may be performed at least in part based on, for example, the voltage value or the current value.
  • visual information eg, text, image, or icon
  • corresponding to the image data may be displayed through the display 1210.
  • the display module 1160 may further include a touch circuit 1250.
  • the touch circuit 1250 may include a touch sensor 1251 and a touch sensor IC 1253 for controlling the touch sensor 1251.
  • the touch sensor IC 1253 may control the touch sensor 1251 to detect a touch input or hovering input for a specific position on the display 1210.
  • the touch sensor IC 1253 may detect a touch input or hovering input by measuring a change in a signal (e.g., voltage, light amount, resistance, or charge amount) for a specific position of the display 1210.
  • the touch sensor IC 1253 may provide information (e.g., location, area, pressure, or time) about the detected touch input or hovering input to the processor 1120.
  • At least a portion of the touch circuit 1250 is disposed as part of the display driver IC 1230, the display 1210, or outside the display module 1160. It may be included as part of other components (e.g., auxiliary processor 1123).
  • the display module 1160 may further include at least one sensor (eg, a fingerprint sensor, an iris sensor, a pressure sensor, or an illumination sensor) of the sensor module 1176, or a control circuit therefor.
  • the at least one sensor or control circuit therefor may be embedded in a part of the display module 1160 (eg, the display 1210 or the DDI 1230) or a part of the touch circuit 1250.
  • the sensor module 1176 embedded in the display module 1160 includes a biometric sensor (e.g., a fingerprint sensor)
  • the biometric sensor records biometric information associated with a touch input through a portion of the display 1210. (e.g. fingerprint image) can be acquired.
  • the pressure sensor may acquire pressure information associated with a touch input through part or the entire area of the display 1210. You can.
  • the touch sensor 1251 or the sensor module 1176 may be disposed between pixels of a pixel layer of the display 1210, or above or below the pixel layer.
  • the electronic device 200 includes a processor 210, a display panel 260, and a display driving circuit including a first set of circuits 231 and a second set of circuits 232. 220) may be included.
  • the display driving circuit 220 obtains information from the processor 210 using the first set 231 driven according to a first clock rate in the first mode. Processing the image and providing signals for displaying the processed image to the display panel 260 using the second set 232 driven according to the first clock rate, thereby displaying the image. It may be configured to display on panel 260.
  • the display driving circuit 220 in a second mode changed from the first mode, operates the first set 231 driven according to a second clock rate lower than the first clock rate. processing the image using and providing the signals to the display panel 260 using the second set 232 driven according to the first clock rate, thereby displaying the image on the display panel 260 It can be configured to do so.
  • the display panel 260 may include a plurality of subpixels.
  • each of the plurality of subpixels may include a light emitting diode and a transistor for providing current to the light emitting diode.
  • the second set 232 is based on providing the display panel 260 with a signal for initializing the gate of the transistor in each of the first mode and the second mode, It may be configured to display the image.
  • the length of the time section of the signal provided to the display panel 260 in the second mode is the time section of the signal provided to the display panel 260 in the first mode. It may be equal to the length of .
  • the second set 232 sends another signal for applying a data voltage to the initialized gate in each of the first mode and the second mode to the display panel 260.
  • the length of the time section of the other signal provided to the display panel 260 in the second mode is the length of the other signal provided to the display panel 260 in the first mode. It may be equal to the length of the time interval.
  • the second set 232 is configured such that, within each of the first mode and the second mode, the data voltage is applied to the gate. It may be configured to display the image based on providing the display panel 260 with a light emitting signal for providing the current to the light emitting diode through the transistor.
  • the length of the time section of the light emitting signal provided to the display panel 260 in the second mode is the length of the light emitting signal provided to the display panel 260 in the first mode. It may be equal to the length of the time interval.
  • the second set 232 includes a gate driver 253, a light emitting driver 254, and at least one signal generation circuit for the gate driver 253 and the light emitting driver 254. It can be included.
  • the at least one signal generating circuit generates a first clock signal indicating that the signal and the other signal are provided to each of the plurality of subpixels at a first rate in the second mode. configured to provide a second clock signal to the gate driver 253 and to provide the light emitting driver 254 with a second clock signal indicating that the light emitting signal is provided to each of the plurality of subpixels at a second speed higher than the first speed. You can.
  • the at least one signal generation circuit includes a first signal generation circuit 810 configured to provide the first clock signal to the gate driver 253 in the second mode, and the first signal generation circuit 810 configured to provide the first clock signal to the gate driver 253 in the second mode. It may include a second signal generation circuit 820 configured to provide the second clock signal to the light emitting driver 254 in 2 mode.
  • the at least one signal generation circuit includes a signal generation circuit 910 configured to provide the first clock signal to the gate driver 253 in the second mode, and the second It may include a modulation circuit 920 configured to provide the second clock signal changed from the first clock signal from the signal generation circuit 910 to the light emitting driver 254 within the mode.
  • the second set 232 is configured such that, within each of the first mode and the second mode, the data voltage is applied to the gate. It may be configured to display the image based on providing the display panel 260 with a light emitting signal for providing the current to the light emitting diode through the transistor.
  • the length of the time section of the light emitting signal provided to the display panel 260 in the second mode is the length of the light emitting signal provided to the display panel 260 in the first mode. It may be longer than the length of the time interval.
  • the display driving circuit 220 may include a timing buffer 400 connecting the first set 231 and the second set 232.
  • the first set 231 may be configured to store the processed image in the first mode in the timing buffer 400 according to the first clock rate.
  • the first set 231 may be configured to store the processed image in the second mode in the timing buffer 400 according to the second clock rate.
  • the second set 232 may be configured to scan the image stored in the timing buffer 400 according to the first clock rate, within each of the first mode and the second mode. You can.
  • the display panel 260 may include first horizontal lines and second horizontal lines positioned alternately.
  • the timing buffer 400 may include a first storage area 610 and a second storage area 620.
  • the first set 231 stores a portion of the processed image for the first horizontal lines according to the first clock rate, within the first mode, in the first storage area 610. ), and may be configured to store the remaining portion of the processed image for the second horizontal lines in the second storage area 620 according to the first clock rate.
  • the first set 231 stores the portion of the image in the first storage area 610 according to the second clock rate, within the second mode, and stores the portion of the image in the first storage area 610, and It may be configured to store the remaining part of the image in the second storage area 620 according to the clock rate.
  • the second set 232 stores the first storage area 610 and the second storage area (610) according to the first clock rate within each of the first mode and the second mode. It may be configured to scan the image stored in the timing buffer 400 by alternately accessing 620.
  • the timing buffer 400 may include a single storage area.
  • the second set 232 stores the image stored in the single storage area by the first set 231 according to the first clock rate or the second clock rate as a FIFO (first may be configured to scan according to the first clock rate based on (in first out).
  • the size of the single storage area may be provided based on the difference between the first clock rate and the second clock rate.
  • the display driving circuit 220 may include a switch 500 and a timing buffer 400.
  • the display driving circuit 220 directly connects the first set 231 to the second set 232 using the switch 500 in the first mode. Based on this, it may be configured to provide the processed image from the first set 231 to the second set 232 by bypassing the timing buffer 400.
  • the display driving circuit 220 in the second mode, uses the switch 500 to select the first set 231 and the second set through the timing buffer 400. Based on the connection with 232 , it may be configured to provide the processed image from the first set 231 to the second set 232 via the timing buffer 400 .
  • the first set 231 may be configured to store the processed image in the second mode in the timing buffer 400 according to the second clock rate.
  • the second set 232 may be configured to scan the image stored in the timing buffer 400 according to the first clock rate in the second mode.
  • the first set 231 processes the image by adjusting the resolution, brightness, or size of the image provided from the processor 210, and stores the processed image in the second set. It may be configured to provide to (232).
  • the second set 232 obtains voltage values or current values corresponding to the processed image and sends the signals representing the voltage values or current values to the display panel 260. It can be configured to provide.
  • the first set 231 includes an interface controller 241 connected to the processor 210 through an interface 215 and an image processing circuit operatively coupled to the interface controller 241 ( 242) may be included.
  • the second set 232 may include a timing controller 251, a source driver 252, a light emission driver 254, and a gate driver 253.
  • the first set 231 may include a graphic random access memory (GRAM) 243 and a GRAM controller 244.
  • GRAM graphic random access memory
  • GRAM controller 244 the first set 231 may include a graphic random access memory (GRAM) 243 and a GRAM controller 244.
  • the length of the time section of the vertical synchronization signal in the first mode may be the same as the length of the time section of the vertical synchronization signal in the second mode.
  • the length of the time section of the horizontal synchronization signal in the second mode may be longer than the length of the time section of the horizontal synchronization signal in the first mode.
  • the electronic device 200 includes a processor 210, a display panel 260, and a circuit connected to the processor 210 among the processor 210 and the display panel 260.
  • a display driving circuit comprising a first set 231 of circuits and a second set 232 of circuits including a circuit connected to the display panel 260 among the processor 210 and the display panel 260. 220) may be included.
  • the display driving circuit 220 operates in a first mode using the first set 231 circuits and the second set 232 circuits driven according to the first clock rate. It can be configured to provide.
  • the display driving circuit 220 may be configured to identify an event indicating a change from the first mode to the second mode.
  • the display driving circuit 220 in response to the identification, selects the first set 231 of the circuits of the first set 231 and the second set 232 of the circuits. may be configured to provide the second mode based on changing the clock rate of the circuits from the first clock rate to a second clock rate lower than the first clock rate.
  • the clock rate of the circuits of the second set 232 may be maintained at the first clock rate within the second mode.
  • Electronic devices may be of various types.
  • Electronic devices may include, for example, portable communication devices (e.g., smartphones), computer devices, portable multimedia devices, portable medical devices, cameras, wearable devices, or home appliances.
  • Electronic devices according to embodiments of this document are not limited to the above-described devices.
  • first, second, or first or second may be used simply to distinguish one component from another, and to refer to that component in other respects (e.g., importance or order) is not limited.
  • One (e.g., first) component is said to be “coupled” or “connected” to another (e.g., second) component, with or without the terms “functionally” or “communicatively.”
  • any of the components can be connected to the other components directly (e.g. wired), wirelessly, or through a third component.
  • module used in various embodiments of this document may include a unit implemented in hardware, software, or firmware, and is interchangeable with terms such as logic, logic block, component, or circuit, for example. It can be used as A module may be an integrated part or a minimum unit of the parts or a part thereof that performs one or more functions. For example, according to one embodiment, the module may be implemented in the form of an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • Various embodiments of this document are one or more instructions stored in a storage medium (e.g., built-in memory 1136 or external memory 1138) that can be read by a machine (e.g., electronic device 1101). It may be implemented as software (e.g., program 1140) including these.
  • a processor e.g., processor 1120 of a device (e.g., electronic device 1101) may call at least one command among one or more commands stored from a storage medium and execute it. This allows the device to be operated to perform at least one function according to the at least one instruction called.
  • the one or more instructions may include code generated by a compiler or code that can be executed by an interpreter.
  • a storage medium that can be read by a device may be provided in the form of a non-transitory storage medium.
  • 'non-transitory' only means that the storage medium is a tangible device and does not contain signals (e.g. electromagnetic waves), and this term refers to cases where data is semi-permanently stored in the storage medium. There is no distinction between temporary storage cases.
  • Computer program products are commodities and can be traded between sellers and buyers.
  • the computer program product may be distributed in the form of a machine-readable storage medium (e.g. compact disc read only memory (CD-ROM)) or through an application store (e.g. Play StoreTM) or on two user devices (e.g. It can be distributed (e.g. downloaded or uploaded) directly between smart phones) or online.
  • a machine-readable storage medium e.g. compact disc read only memory (CD-ROM)
  • an application store e.g. Play StoreTM
  • two user devices e.g. It can be distributed (e.g. downloaded or uploaded) directly between smart phones) or online.
  • at least a portion of the computer program product may be at least temporarily stored or temporarily created in a machine-readable storage medium, such as the memory of a manufacturer's server, an application store's server, or a relay server.
  • each component (e.g., module or program) of the above-described components may include a single or plural entity, and some of the plurality of entities may be separately placed in other components. there is.
  • one or more of the components or operations described above may be omitted, or one or more other components or operations may be added.
  • multiple components eg, modules or programs
  • the integrated component may perform one or more functions of each component of the plurality of components in the same or similar manner as those performed by the corresponding component of the plurality of components prior to the integration. .
  • operations performed by a module, program, or other component may be executed sequentially, in parallel, iteratively, or heuristically, or one or more of the operations may be executed in a different order, or omitted. Alternatively, one or more other operations may be added.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

전자 장치는, 디스플레이 패널을 포함하고, 제1 세트의 회로들 및 제2 세트의 회로들을 포함하는 디스플레이 구동 회로를 포함할 수 있다. 상기 디스플레이 구동 회로는, 제1 모드 내에서, 제1 클럭 레이트(clock rate)에 따라 구동되는 상기 제1 세트를 이용하여 상기 프로세서로부터 획득된 이미지를 처리하고, 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 상기 디스플레이 패널에 제공함으로써, 상기 이미지를 상기 디스플레이 패널 상에서 표시하도록 구성되고, 상기 제1 모드로부터 변경된 제2 모드 내에서, 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트에 따라 구동되는 상기 제1 세트를 이용하여 상기 이미지를 처리하고 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트를 이용하여 상기 신호들을 상기 디스플레이 패널에 제공함으로써, 상기 이미지를 상기 디스플레이 패널 상에서 표시하도록, 구성될 수 있다.

Description

클럭 레이트를 제어하는 디스플레이 구동 회로를 포함하는 전자 장치
아래의 설명들은, 클럭 레이트를 제어하는 디스플레이 구동 회로를 포함하는 전자 장치에 관한 것이다.
전자 장치(electronic device)는, 디스플레이 패널을 포함할 수 있다. 예를 들면, 상기 전자 장치는, 상기 디스플레이 패널과 작동적으로 결합된(operably 또는 operatively) 결합된, 디스플레이 구동 회로를 포함할 수 있다. 예를 들면, 상기 디스플레이 구동 회로는, 상기 전자 장치의 프로세서로부터 획득된 이미지를 상기 디스플레이 패널 상에서 표시할 수 있다.
상술한 정보는 본 개시에 대한 이해를 돕기 위한 목적으로 하는 배경 기술(related art)로 제공될 수 있다. 상술한 내용 중 어느 것도 본 개시와 관련된 종래 기술(prior art)로서 적용될 수 있는지에 대하여 어떠한 주장이나 결정이 제기되지 않는다.
전자 장치가 제공된다. 상기 전자 장치는, 프로세서를 포함할 수 있다. 상기 전자 장치는, 디스플레이 패널을 포함할 수 있다. 상기 전자 장치는, 제1 세트의 회로들 및 제2 세트의 회로들을 포함하는 디스플레이 구동 회로를 포함할 수 있다. 상기 디스플레이 구동 회로는, 제1 모드 내에서, 제1 클럭 레이트(clock rate)에 따라 구동되는 상기 제1 세트를 이용하여 상기 프로세서로부터 획득된 이미지를 처리하고, 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 상기 디스플레이 패널에 제공함으로써, 상기 이미지를 상기 디스플레이 패널 상에서 표시하도록 구성될 수 있다. 상기 디스플레이 구동 회로는, 상기 제1 모드로부터 변경된 제2 모드 내에서, 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트에 따라 구동되는 상기 제1 세트를 이용하여 상기 이미지를 처리하고 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트를 이용하여 상기 신호들을 상기 디스플레이 패널에 제공함으로써, 상기 이미지를 상기 디스플레이 패널 상에서 표시하도록, 구성될 수 있다.
전자 장치가 제공된다. 상기 전자 장치는, 프로세서를 포함할 수 있다. 상기 전자 장치는, 디스플레이 패널을 포함할 수 있다. 상기 전자 장치는, 상기 프로세서 및 상기 디스플레이 패널 중 상기 프로세서와 연결된 회로를 포함하는 제1 세트의 회로들과 상기 프로세서 및 상기 디스플레이 패널 중 상기 디스플레이 패널과 연결된 회로를 포함하는 제2 세트의 회로들을 포함하는, 디스플레이 구동 회로를 포함할 수 있다. 상기 디스플레이 구동 회로는, 제1 클럭 레이트에 따라 구동되는 상기 제1 세트의 회로들 및 상기 제2 세트의 회로들을 이용하여 제1 모드를 제공하도록 구성될 수 있다. 상기 디스플레이 구동 회로는, 상기 제1 모드로부터 제2 모드로의 변경을 나타내는 이벤트를 식별하도록 구성될 수 있다. 상기 디스플레이 구동 회로는, 상기 식별에 응답하여, 상기 제1 세트의 회로들 및 상기 제2 세트의 회로들 중 상기 제1 세트의 회로들의 클럭 레이트를 상기 제1 클럭 레이트로부터 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트로 변경하는 것에 기반하여, 상기 제2 모드를 제공하도록 구성될 수 있다.
도 1은 제1 클럭 레이트에 따라 구동되는 디스플레이 구동 회로를 이용하여 제공되는 제1 모드 및 제2 클럭 레이트에 따라 구동되는 디스플레이 구동 회로를 이용하여 제공되는 제2 모드의 예를 도시한다.
도 2는 예시적인 전자 장치의 간소화된 블록도이다.
도 3은 제2 클럭 레이트에 따라 구동되는 제1 세트의 회로들 및 제1 클럭 레이트에 따라 구동되는 제2 세트의 회로들을 포함하는 디스플레이 구동 회로를 이용하여 제공되는 제2 모드의 예를 도시한다.
도 4는 제1 세트의 회로들과 제2 세트의 회로들을 연결하는 타이밍 버퍼의 예를 도시한다.
도 5는 제1 세트의 회로들과 제2 세트의 회로들을 타이밍 버퍼를 통해 연결하기 위한 스위치의 예를 도시한다.
도 6은 타이밍 버퍼 내의 저장 영역들의 예를 도시한다.
도 7은 제1 속도 및 제2 속도를 제공하는 예시적인 방법을 도시하는 차트이다.
도 8 및 도 9는 제2 세트 내의 적어도 하나의 신호 생성 회로의 예를 도시한다.
도 10은 제2 클럭 레이트에 따라 구동되는 제1 세트의 회로들 및 제1 클럭 레이트에 따라 구동되는 제2 세트의 회로들을 포함하는 디스플레이 구동 회로를 이용하여 제공되는 제2 모드의 다른 예를 도시한다.
도 11은, 다양한 실시예들에 따른, 네트워크 환경 내의 전자 장치의 블록도이다.
도 12는, 다양한 실시예들에 따른, 디스플레이 모듈의 블록도이다.
도 1은 제1 클럭 레이트에 따라 구동되는 디스플레이 구동 회로를 이용하여 제공되는 제1 모드 및 제2 클럭 레이트에 따라 구동되는 디스플레이 구동 회로를 이용하여 제공되는 제2 모드의 예를 도시한다.
도 1을 참조하면, 전자 장치는, 디스플레이 패널 및 디스플레이 구동 회로를 포함할 수 있다. 예를 들면, 상기 디스플레이 패널은 복수의 서브 픽셀들을 포함할 수 있다. 예를 들면, 상기 복수의 서브 픽셀들 각각은, 발광 다이오드 및 상기 발광 다이오드에게 전류를 제공하기 위한 트랜지스터(예: 구동 트랜지스터)를 포함할 수 있다.
타이밍 도(100)는 상기 디스플레이 패널 상에서 이미지를 표시하기 위해 제공되는 제1 모드(예: 하이 스피드(high speed) 모드)를 나타내고, 타이밍 도 (150)는, 상기 디스플레이 패널 상에서 이미지를 표시하기 위해 제공되는 제2 모드(예: 노멀 스피드(normal speed) 모드)를 나타낼 수 있다. 예를 들면, 상기 제1 모드에 기반하여 표시되는 이미지의 품질은, 상기 제2 모드에 기반하여 표시되는 이미지의 품질보다 높을 수 있다. 예를 들면, 상기 제1 모드는, 상기 제2 모드보다 부드러운 이미지의 변경(또는 전환)을 제공할 수 있다. 예를 들면, 상기 제2 모드에 기반하여 이미지를 표시하기 위해 소비되는 전력은 상기 제1 모드에 기반하여 이미지를 표시하기 위해 소비되는 전력보다 작을 수 있다. 예를 들면, 상기 제2 모드는, 상기 제1 모드보다 긴 상기 전자 장치의 사용 시간을 제공할 수 있다.
예를 들면, 타이밍 도(100)와 같이, 상기 제1 모드는, 제1 클럭 레이트에 따라 구동되는 디스플레이 구동 회로를 통해 제공될 수 있다. 타이밍 도(150)와 같이, 상기 제2 모드는, 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트에 따라 구동되는 상기 디스플레이 구동 회로를 통해 제공될 수 있다. 예를 들면, 상기 제1 클럭 레이트에 대응하는 시간 구간(time period)(101)은, 상기 제2 클럭 레이트에 대응하는 시간 구간(151)보다 짧을 수 있다. 예를 들어, 상기 제1 클럭 레이트가 상기 제2 클럭 레이트의 2배일 시, 시간 구간(151)은, 시간 구간(101)의 2배일 수 있다.
예를 들면, 상기 제1 모드의 수직 동기 신호의 시간 구간(110)의 길이와 상기 제2 모드의 수직 동기 신호의 시간 구간(160)의 길이가 동일하더라도, 상기 제1 모드의 수평 동기 신호의 시간 구간(111)은, 상기 제2 모드의 수평 동기 신호의 시간 구간(161)보다 짧을 수 있다.
예를 들면, 상기 제1 모드의 수직 동기 신호의 시간 구간(110)의 길이와 상기 제2 모드의 수직 동기 신호의 시간 구간(160)의 길이가 동일하더라도, 상기 제1 모드 내에서의 상기 디스플레이 구동 회로의 상기 디스플레이 패널의 제어는, 상기 제1 클럭 레이트와 상기 제2 클럭 레이트 사이의 차이로 인하여, 상기 제2 모드 내에서의 상기 디스플레이 구동 회로의 상기 디스플레이 패널의 제어와 다를 수 있다.
예를 들면, 상기 디스플레이 구동 회로는, 상기 디스플레이 패널에게, 상기 트랜지스터의 게이트(gate)를 초기화하기 위한 신호를 제공할 수 있다.
예를 들면, 상기 제1 클럭 레이트는 상기 제2 클럭 레이트보다 높기 때문에, 상기 제1 모드 내에서 상기 디스플레이 구동 회로로부터 상기 디스플레이 패널에게 제공되는 상기 신호의 시간 구간(112)의 길이는, 상기 제2 모드 내에서 상기 디스플레이 구동 회로로부터 상기 디스플레이 패널에게 제공되는 상기 신호의 시간 구간(162)의 길이보다 짧을 수 있다. 예를 들면, 상기 게이트는 상기 제1 모드 내에서 시간 구간(112) 동안 초기화되고, 상기 제2 모드 내에서 시간 구간(162) 동안 초기화될 수 있다.
예를 들면, 상기 제1 모드 내에서 상기 신호를 제공하는 시간 구간은 상기 제2 모드 내에서 상기 신호를 제공하는 시간 구간과 다를 수 있다. 예를 들면, 상기 제1 모드 내에서, 상기 신호는, 시간 구간(110)의 일부(113) 내에서 상기 디스플레이 패널에게 제공되고, 시간 구간(110)의 다른 일부(114) 내에서 상기 디스플레이 패널에게 제공되지 않을 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 신호는, 시간 구간(160) 내에서 상기 디스플레이 패널에게 제공될 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 신호는, 시간 구간(160)의 일부(163) 및 시간 구간(160)의 다른 일부(164) 모두 내에서 상기 디스플레이 패널에게 제공될 수 있다. 제한되지 않는 예로, 상기 디스플레이 구동 회로는, 상기 제1 모드 내에서 시간 구간(110)의 일부(113) 동안 상기 게이트를 N번(N은 2 이상의 자연수) 초기화하고, 상기 제2 모드 내에서 시간 구간(160) 동안 상기 게이트를 N번 초기화할 수 있다.
예를 들면, 상기 디스플레이 구동 회로는, 상기 디스플레이 패널에게, 상기 초기화된 게이트에 데이터 전압을 인가하기 위한 다른 신호를 제공할 수 있다. 예를 들면, 상기 초기화된 게이트에 상기 데이터 전압을 인가한다는 것은, 상기 게이트가 초기화된 후 상기 게이트와 연결된 캐패시터(예: 저장 캐패시터) 내에 상기 데이터 전압(또는 데이터 신호)을 저장함을 나타낼 수 있다.
예를 들면, 상기 제1 클럭 레이트는 상기 제2 클럭 레이트보다 높기 때문에, 상기 제1 모드 내에서 상기 디스플레이 구동 회로로부터 상기 디스플레이 패널에게 제공되는 상기 다른 신호의 시간 구간(115)의 길이는, 상기 제2 모드 내에서 상기 디스플레이 구동 회로로부터 상기 디스플레이 패널에게 제공되는 상기 다른 신호의 시간 구간(165)의 길이보다 짧을 수 있다. 예를 들면, 상기 데이터 전압은, 상기 제1 모드 내에서 시간 구간(115) 동안 상기 게이트와 연결된 상기 캐패시터 내에 저장되고, 상기 제2 모드 내에서 시간 구간(165) 동안 상기 게이트와 연결된 상기 캐패시터 내에 저장될 수 있다.
예를 들면, 상기 제1 모드 내에서 상기 다른 신호를 제공하는 시간 구간은 상기 제2 모드 내에서 상기 다른 신호를 제공하는 시간 구간과 다를 수 있다. 예를 들면, 상기 제1 모드 내에서, 상기 다른 신호는, 시간 구간(110)의 일부(113) 내에서 상기 디스플레이 패널에게 제공되고, 시간 구간(110)의 다른 일부(114) 내에서 상기 디스플레이 패널에게 제공되지 않을 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 다른 신호는, 시간 구간(160) 내에서 상기 디스플레이 패널에게 제공될 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 다른 신호는, 시간 구간(160)의 일부(163) 및 시간 구간(160)의 다른 일부(164) 모두 내에서 상기 디스플레이 패널에게 제공될 수 있다. 제한되지 않는 예로, 상기 디스플레이 구동 회로는, 상기 제1 모드 내에서 시간 구간(110)의 일부(113) 동안 상기 게이트에 상기 데이터 전압을 N번 인가하고, 상기 제2 모드 내에서 시간 구간(160) 동안 상기 게이트에 상기 데이터 전압을 N번 인가할 수 있다.
예를 들면, 상기 디스플레이 구동 회로는, 상기 디스플레이 패널에게, 상기 데이터 전압이 상기 게이트에 인가된 상기 트랜지스터를 통해 상기 발광 다이오드에 상기 전류를 제공하기 위한 발광 신호를 상기 디스플레이 패널에게 제공할 수 있다. 제한되지 않는 예로, 상기 발광 신호는, 상기 트랜지스터의 소스와 연결된 드레인(drain) 및 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결된 소스를 포함하는 제1 트랜지스터의 게이트에게 제공되고, 상기 트랜지스터의 드레인과 연결된 소스 및 상기 발광 다이오드의 애노드(anode)와 연결된 드레인을 포함하는 제2 트랜지스터의 게이트에게 제공될 수 있다.
예를 들면, 상기 제1 클럭 레이트는 상기 제2 클럭 레이트보다 높기 때문에, 상기 제1 모드 내에서 상기 디스플레이 구동 회로로부터 상기 디스플레이 패널에게 제공되는 상기 발광 신호의 시간 구간(116)의 길이는, 상기 제2 모드 내에서 상기 디스플레이 구동 회로로부터 상기 디스플레이 패널에게 제공되는 상기 발광 신호의 시간 구간(166)의 길이보다 짧을 수 있다. 예를 들면, 상기 발광 다이오드는, 상기 제1 모드 내에서 시간 구간(116) 동안 발광되고, 상기 제2 모드 내에서 시간 구간(166) 동안 발광될 수 있다.
제한되지 않는 예로, 상기 제1 모드 내에서 상기 발광 신호를 제공하는 횟수는 상기 제2 모드 내에서 상기 발광 신호를 제공하는 횟수와 다를 수 있다. 예를 들면, 상기 발광 신호는 상기 제1 모드 내에서 시간 구간(110) 동안 2N 회 제공되고, 상기 제2 모드 내에서 시간 구간(160) 동안 N회 제공될 수 있다.
상술한 바와 같이, 상기 제1 모드 내에서 이용되는 상기 제1 클럭 레이트는, 상기 제2 모드 내에서 이용되는 상기 제2 클럭 레이트와 다르기 때문에, 상기 제1 모드 내에서 상기 게이트를 초기화하는 것, 상기 제1 모드 내에서 상기 초기화된 게이트에 상기 데이터 전압을 인가하는 것, 및 상기 제1 모드 내에서 상기 발광 다이오드를 발광하는 것은, 상기 제2 모드 내에서 상기 게이트를 초기화하는 것, 상기 제2 모드 내에서 상기 초기화된 게이트에 상기 데이터 전압을 인가하는 것, 및 상기 제2 모드 내에서 상기 발광 다이오드를 발광하는 것과 다를 수 있다. 상기 제1 모드 내에서 이용되는 상기 제1 클럭 레이트는, 상기 제2 모드 내에서 이용되는 상기 제2 클럭 레이트와 다르기 때문에, 상기 제1 모드 내에서의 상기 디스플레이 패널의 제어와 상기 제2 모드 내에서의 상기 디스플레이 패널의 제어는 서로 다를 수 있다. 예를 들면, 상기 제1 모드 내에서의 상기 디스플레이 패널의 제어와 상기 제2 모드 내에서의 상기 디스플레이 패널의 제어 사이의 차이는, 상기 디스플레이 패널 상의 이미지의 품질을 감소시킬 수 있다. 예를 들면, 상기 제1 모드가 상기 제2 모드로 변경되거나 상기 제2 모드로부터 상기 제1 모드로 변경될 시, 깜빡임이, 상기 차이로 인하여, 상기 디스플레이 패널 상에서 야기될 수 있다.
아래의 설명들을 통해 예시되는 전자 장치는, 상기 깜빡임이 야기되는 것을 감소시키기 위해, 도 1을 통해 예시된 상기 제2 모드와 다른 제2 모드(이하, 상기 제2 모드로 참조)를 제공할 수 있다. 상기 전자 장치의 구성요소들은, 도 2를 통해 예시될 수 있다.
도 2는 예시적인 전자 장치의 간소화된 블록도이다.
도 2를 참조하면, 전자 장치(200)는, 프로세서(210), 디스플레이 구동 회로(220), 및 디스플레이 패널(260)을 포함할 수 있다.
예를 들면, 프로세서(210)는, 이미지를 획득하기 위해 이용될 수 있다. 예를 들면, 프로세서(210)는, 상기 이미지를 디스플레이 구동 회로(220)에게 제공할 수 있다. 예를 들면, 프로세서(210)는, 상기 이미지의 표시와 관련된 적어도 하나의 명령(command)을 디스플레이 구동 회로(220)에게 제공할 수 있다. 예를 들면, 프로세서(210)는, 도 11의 프로세서(1120)의 적어도 일부를 포함할 수 있다.
예를 들면, 디스플레이 구동 회로(220)는, 상기 이미지를, 상기 이미지의 특성 및/또는 디스플레이 패널(260)의 특성에 기반하여, 처리할 수 있다. 예를 들면, 디스플레이 구동 회로(220)는, 상기 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공할 수 있다. 예를 들면, 디스플레이 구동 회로(220)는, DDI(예: 도 12의 DDI(1230))의 적어도 일부를 포함할 수 있다.
예를 들면, 디스플레이 구동 회로(220)는, 프로세서(210)로부터 획득된 상기 이미지를 처리하기 위한 제1 세트(231)의 회로들을 포함할 수 있다. 예를 들면, 제1 세트(231)는, 프로세서(210) 및 디스플레이 패널(260) 중 프로세서(210)와 연결될 수 있다. 예를 들면, 디스플레이 구동 회로(220)는, 제1 세트(231)로부터 상기 처리된 이미지를 획득하고, 상기 획득된 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공하기 위한 제2 세트(232)의 회로들을 포함할 수 있다. 예를 들면, 제2 세트(232)는, 프로세서(210) 및 디스플레이 패널(260) 중 디스플레이 패널(260)과 연결될 수 있다. 예를 들면, 제2 세트(232)는, 상기 게이트를 초기화하는 것, 상기 초기화된 게이트에 상기 데이터 전압을 인가하는 것, 및 상기 발광 다이오드를 발광하는 것을 실행하기 위해 이용될 수 있다.
예를 들면, 제1 세트(231)는, 인터페이스(215)를 통해 프로세서(210)와 연결된 인터페이스 컨트롤러(241)를 포함할 수 있다. 예를 들면, 인터페이스 컨트롤러(241)는, 프로세서(210)로부터 획득된 상기 이미지를 이미지 처리 회로(242) 또는 GRAM(graphic random access memory)(243)에게 제공하고 프로세서(210)로부터 획득된 명령을 커맨드 컨트롤러(도 2 내에서 미도시)에게 제공하기 위해 이용될 수 있다.
예를 들면, 제1 세트(231)는, 이미지 처리 회로(242)를 포함할 수 있다. 예를 들면, 이미지 처리 회로(242)는, 프로세서(210)로부터의 상기 이미지의 해상도, 밝기, 및/또는 사이즈를 조정하기 위해 상기 이미지를 처리할 수 있다. 예를 들면, 상기 처리된 이미지는, 제2 세트(232)에게 제공될 수 있다.
예를 들면, 제1 세트(231)는, GRAM(243) 및 GRAM 컨트롤러(244)를 더 포함할 수 있다. 예를 들면, GRAM(243)은, 프로세서(210)로부터 획득된 상기 이미지를 저장하거나 기록하기 위해 이용될 수 있다. 예를 들면, GRAM 컨트롤러(244)는, GRAM(243)을 제어하기 위해 이용될 수 있다.
예를 들면, 제2 세트(232)는, 타이밍 컨트롤러(251)를 포함할 수 있다. 예를 들면, 타이밍 컨트롤러(251)는, 동기 신호(또는 타이밍 신호)를 GRAM 컨트롤러(244), 소스 드라이버(252), 게이트 드라이버(253), 및/또는 발광 드라이버(254)에게 제공하기 위해 이용될 수 있다. 예를 들면, 상기 동기 신호는 상기 수직 동기 신호 및 상기 수평 동기 신호를 포함할 수 있다. 예를 들면, 상기 동기 신호는 타이밍 컨트롤러(251)에 의해 생성될 수도 있고, 디스플레이 구동 회로(220) 밖에 위치된 동기 신호 생성 회로에 의해 생성될 수도 있다. 예를 들면, 타이밍 컨트롤러(251)는, 소스 드라이버(252), 게이트 드라이버(253), 및/또는 발광 드라이버(254)를 제어하기 위한 신호들을 제공하기 위해 이용될 수 있다. 예를 들면, 타이밍 컨트롤러(251)는, 적어도 하나의 신호 생성 회로(아래의 설명들을 통해 예시)를 더 포함할 수 있다. 예를 들면, 제2 세트(232) 내의 상기 적어도 하나의 신호 생성 회로는, 타이밍 컨트롤러(251) 밖에 위치될 수도 있다.
예를 들면, 제2 세트(232)는, 소스 드라이버(252)를 포함할 수 있다. 예를 들면, 소스 드라이버(252)는, 상기 게이트에 인가될 상기 데이터 전압을 제공하기 위해 이용될 수 있다.
예를 들면, 제2 세트(232)는, 게이트 드라이버(253)를 포함할 수 있다. 예를 들면, 게이트 드라이버(253)는, 상기 신호 및 상기 다른 신호를 디스플레이 패널(260)에게 제공하기 위해 이용될 수 있다.
예를 들면, 제2 세트(232)는, 발광 드라이버(254)를 포함할 수 있다. 예를 들면, 발광 드라이버(254)는, 상기 발광 신호를 디스플레이 패널(260)에게 제공하기 위해 이용될 수 있다.
예를 들면, 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서, 상기 제1 클럭 레이트에 따라 구동되는 제1 세트(231)를 이용하여 프로세서(210)로부터 획득된 이미지를 처리하고 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공함으로써 상기 이미지를 디스플레이 패널(260) 상에서 표시할 수 있다. 예를 들면, 디스플레이 구동 회로(220)는, 상기 제2 모드 내에서, 상기 제1 클럭 레이트보다 낮은 상기 제2 클럭 레이트에 따라 구동되는 제1 세트(231)를 이용하여 상기 이미지를 처리하고 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 이용하여 상기 신호들을 디스플레이 패널(260)에 제공함으로써 상기 이미지를 디스플레이 패널(260) 상에서 표시할 수 있다. 예를 들면, 상기 제2 모드는, 도 1의 설명을 통해 예시된 제2 모드와 달리, 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 상기 제1 모드가 상기 제2 모드로 변경되거나 상기 제2 모드가 상기 제1 모드로 변경될 시 깜빡임이 야기되는 것은 감소될 수 있다.
한편, 이미지를 표시하기 위해 제1 세트(231)에 의해 소비되는 제1 전력은, 이미지를 표시하기 위해 제2 세트(232)에 의해 소비되는 제2 전력보다 훨씬 클 수 있다. 예를 들면, 상기 제2 모드는, 도 1의 설명을 통해 예시된 제2 모드와 달리 상기 제1 클럭 레이트를 이용하여 제공되지만, 상기 제2 전력은 상기 제1 전력보다 훨씬 작기 때문에, 상기 제2 모드를 위해 소비되는 전력은, 도 1의 설명을 통해 예시된 제2 모드를 위해 소비되는 전력에 상응할 수 있다.
상기 제2 모드는, 도 3의 설명을 통해 예시될 수 있다.
도 3은 제2 클럭 레이트에 따라 구동되는 제1 세트의 회로들 및 제1 클럭 레이트에 따라 구동되는 제2 세트의 회로들을 포함하는 디스플레이 구동 회로를 이용하여 제공되는 제2 모드의 예를 도시한다.
타이밍 도(100)는, 상기 제1 모드를 나타내고, 타이밍 도(350)는, 상기 제2 모드를 나타낼 수 있다.
예를 들면, 타이밍 도(100)와 같이, 상기 제1 모드는, 상기 제1 클럭 주파수에 따라 구동되는 제1 세트(231)를 이용하여 프로세서(210)로부터 획득된 이미지를 처리하고, 상기 제1 클럭 주파수에 따라 구동되는 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공함으로써 제공될 수 있다. 예를 들면, 타이밍 도(350)와 같이, 상기 제2 모드는, 상기 제2 클럭 주파수에 따라 구동되는 제1 세트(231)를 이용하여 프로세서(210)로부터 획득된 이미지를 처리하고, 상기 제1 클럭 주파수에 따라 구동되는 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공함으로써 제공될 수 있다. 예를 들면, 상기 제1 클럭 레이트는, 시간 구간(101)에 대응하고, 상기 제2 클럭 레이트는 시간 구간(151)에 대응할 수 있다. 예를 들면, 도 1의 타이밍 도(150)에 의해 나타내어지는 제2 모드와 달리, 도 3의 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드는, 상기 제2 클럭 레이트에 따라 구동되는 제1 세트(231) 및 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공될 수 있다.
예를 들면, 상기 제1 모드의 수직 동기 신호의 시간 구간(110)의 길이와 상기 제2 모드의 수직 동기 신호의 시간 구간(160)의 길이가 동일하더라도, 상기 제1 모드의 수평 동기 신호의 시간 구간(111)은, 상기 제2 모드의 수평 동기 신호의 시간 구간(361)보다 짧을 수 있다.
예를 들면, 타이밍 도(150)에 의해 나타내어지는 상기 제2 모드와 달리, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드는 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드 내에서의 디스플레이 구동 회로(220)의 디스플레이 패널(260)의 제어는, 타이밍 도(100)에 의해 나타내어지는 상기 제1 모드 내에서의 디스플레이 구동 회로(220)의 디스플레이 패널(260)의 제어와 유사할 수 있다.
예를 들면, 상기 제1 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간(112)의 길이는, 상기 제2 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간(362)의 길이와 동일할 수 있다. 예를 들면, 상기 제1 모드 내에서 상기 게이트를 초기화하는 시간은, 상기 제2 모드 내에서 상기 게이트를 초기화하는 시간과 동일할 수 있다.
예를 들면, 상기 제1 모드와 상기 제2 모드 사이의 특성의 차이로 인하여, 상기 제1 모드 내에서 상기 신호를 제공하는 시간 구간은 상기 제2 모드 내에서 상기 신호를 제공하는 시간 구간과 다를 수 있다. 예를 들면, 상기 제1 모드 내에서, 상기 신호는, 시간 구간(110)의 일부(113) 내에서 디스플레이 패널(260)에게 제공되고, 시간 구간(110)의 다른 일부(114) 내에서 디스플레이 패널(260)에게 제공되지 않을 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 신호는, 시간 구간(160) 내에서 디스플레이 패널(260)에게 제공될 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 신호는, 시간 구간(160)의 일부(163) 및 시간 구간(160)의 다른 일부(164) 모두 내에서 디스플레이 패널(260)에게 제공될 수 있다. 제한되지 않는 예로, 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서 시간 구간(110)의 일부(113) 동안 상기 게이트를 N번(N은 2 이상의 자연수) 초기화하고, 상기 제2 모드 내에서 시간 구간(160) 동안 상기 게이트를 N번 초기화할 수 있다.
예를 들면, 타이밍 도(150)에 의해 나타내어지는 상기 제2 모드와 달리, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드는 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 상기 제1 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간(115)의 길이는, 상기 제2 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간(365)의 길이와 동일할 수 있다. 예를 들면, 상기 제1 모드 내에서 상기 데이터 전압을 상기 캐패시터 내에 저장하는 시간은, 상기 제2 모드 내에서 상기 데이터 전압을 상기 캐패시터 내에 저장하는 시간과 동일할 수 있다.
예를 들면, 상기 제1 모드와 상기 제2 모드 사이의 특성의 차이로 인하여, 상기 제1 모드 내에서 상기 다른 신호를 제공하는 시간 구간은 상기 제2 모드 내에서 상기 다른 신호를 제공하는 시간 구간과 다를 수 있다. 예를 들면, 상기 제1 모드 내에서, 상기 다른 신호는, 시간 구간(110)의 일부(113) 내에서 디스플레이 패널(260)에게 제공되고, 시간 구간(110)의 다른 일부(114) 내에서 디스플레이 패널(260)에게 제공되지 않을 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 다른 신호는, 시간 구간(160) 내에서 디스플레이 패널(260)에게 제공될 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 다른 신호는, 시간 구간(160)의 일부(163) 및 시간 구간(160)의 다른 일부(164) 모두 내에서 디스플레이 패널(260)에게 제공될 수 있다. 제한되지 않는 예로, 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서 시간 구간(110)의 일부(113) 동안 상기 게이트에 상기 데이터 전압을 N번 인가하고, 상기 제2 모드 내에서 시간 구간(160) 동안 상기 게이트에 상기 데이터 전압을 N번 인가할 수 있다.
예를 들면, 타이밍 도(150)에 의해 나타내어지는 상기 제2 모드와 달리, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드는 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 상기 제1 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간(116)의 길이는, 상기 제2 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간(366)의 길이와 동일할 수 있다. 예를 들면, 상기 제1 모드 내에서 상기 발광 다이오드가 발광되는 시간은 상기 제2 모드 내에서 상기 발광 다이오드가 발광되는 시간과 동일할 수 있다.
제한되지 않는 예로, 타이밍 도(350)에 의해 나타내어지는 바와 같이, 상기 제1 모드 내에서 상기 발광 신호를 제공하는 횟수는 상기 제2 모드 내에서 상기 발광 신호를 제공하는 횟수와 동일할 수 있다. 예를 들면, 상기 발광 신호는 상기 제1 모드 및 상기 제2 모드 모두 내에서 2N 회 제공될 수 있다.
예를 들면, 상기 제2 모드 내에서 상기 발광 신호를 제공하는 횟수(예: 2N 회)는 상기 제2 모드 내에서 상기 신호를 제공하는 횟수(예: N 회) 및 상기 제2 모드 내에서 상기 다른 신호를 제공하는 횟수(예: N 회) 각각과 다를 수 있다. 예를 들면, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드 내에서, 상기 발광 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 제2 속도는, 상기 신호 및 상기 다른 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 제1 속도보다 빠를 수 있다. 상기 제1 속도와 상기 제2 속도를 제공하는 방법은, 도 7을 통해 예시될 것이다.
상술한 바와 같이, 도 3의 타이밍 도(350)에 의해 나타내어지는, 상기 제2 모드는, 상기 제2 클럭 레이트에 따라 구동되는 제1 세트(231) 및 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 전자 장치(200)는, 상기 제2 클럭 레이트에 따라 구동되는 제1 세트(231)의 동작들과 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)의 동작들 사이의 차이를 보상하기 위한 구성요소를 포함할 수 있다. 상기 구성요소는, 도 4를 통해 예시될 수 있다.
도 4는 제1 세트의 회로들과 제2 세트의 회로들을 연결하는 타이밍 버퍼의 예를 도시한다.
도 4를 참조하면, 디스플레이 구동 회로(220)는, 제1 세트(231)와 제2 세트(232)를 연결하는 타이밍 버퍼(400)를 포함할 수 있다.
예를 들면, 제1 세트(231)는, 상기 제1 모드 내에서 상기 처리된 이미지를 상기 제1 클럭 레이트에 따라 타이밍 버퍼(400) 내에 저장할 수 있다. 예를 들면, 제2 세트(232)는, 상기 제1 모드 내에서 상기 제1 클럭 레이트에 따라 타이밍 버퍼(400) 내에 저장된 상기 이미지를 스캔할 수 있다. 예를 들면, 상기 제1 모드 내에서, 제2 세트(232)는, 상기 스캔에 기반하여, 상기 신호, 상기 다른 신호, 및 상기 발광 신호를 디스플레이 패널(260)에게 제공할 수 있다.
예를 들면, 제1 세트(231)는, 상기 제2 모드 내에서 상기 처리된 이미지를 상기 제2 클럭 레이트에 따라 타이밍 버퍼(400) 내에 저장할 수 있다. 예를 들면, 상기 제2 세트(232)는, 상기 제2 모드 내에서, 상기 제1 클럭 레이트에 따라 타이밍 버퍼(400) 내에 저장된 상기 이미지를 스캔할 수 있다. 예를 들면, 상기 제2 모드 내에서, 제2 세트(232)는, 상기 스캔에 기반하여, 상기 신호, 상기 다른 신호, 및 상기 발광 신호를 디스플레이 패널(260)에게 제공할 수 있다.
도 4는, 상기 이미지가 상기 제1 모드 및 상기 제2 모드 모두 내에서 타이밍 버퍼(400)를 통해 제1 세트(231)로부터 제2 세트(232)로 제공되는 예를 도시하고 있으나, 상기 이미지는 상기 제1 모드 내에서 제1 세트(231)로부터 제2 세트(232)로 직접적으로 제공되고 상기 제2 모드 내에서 제1 세트(231)로부터 타이밍 버퍼(400)를 통해 제2 세트(232)로 제공될 수도 있다. 예를 들면, 전자 장치(200)는, 상기 제1 모드 내에서의 상기 이미지의 경로 및 상기 제2 모드 내에서의 상기 이미지의 경로를 서로 다르게 제공하기 위한 구성요소를 포함할 수 있다. 상기 구성요소는, 도 5를 통해 예시될 수 있다.
도 5는 제1 세트의 회로들과 제2 세트의 회로들을 타이밍 버퍼를 통해 연결하기 위한 스위치의 예를 도시한다.
도 5를 참조하면, 디스플레이 구동 회로(220)는, 제1 세트(231)를 타이밍 버퍼(400)를 통해 제2 세트(232)와 연결하거나 제1 세트(231)를 직접적으로 제2 세트(232)와 연결하기 위한 스위치(500)를 포함할 수 있다. 예를 들면, 스위치(500)는, 제1 세트(231)을 제2 세트(232)와 연결된 타이밍 버퍼(400)와 연결하는 제1 상태(501) 또는 타이밍 버퍼(400)를 우회함으로써 제1 세트(231)를 제2 세트(232)와 직접적으로 연결하는 제2 상태(502)를 가질 수 있다.
예를 들면, 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서, 스위치(500)를 이용하여 제1 세트(231)를 제2 세트(232)와 연결하는 것에 기반하여, 상기 처리된 이미지를 타이밍 버퍼(400)를 우회함으로써 제1 세트(231)로부터 제2 세트(232)로 제공할 수 있다. 예를 들면, 디스플레이 구동 회로(220)는, 상기 제2 모드 내에서 스위치(500)를 이용하여 제1 세트(231)를 타이밍 버퍼(400)를 통해 제2 세트(232)와 연결하는 것에 기반하여, 상기 처리된 이미지를 제1 세트(231)로부터 타이밍 버퍼(400)를 통해 제2 세트(232)에게 제공할 수 있다.
위 설명들은, 스위치(500)가 디스플레이 구동 회로(220)에 의해 제어되는 예를 도시하고 있으나, 스위치(500)는, 프로세서(210)에 의해 제어될 수도 있다.
예를 들면, 상기 제2 모드 내에서, 상기 이미지가 제1 세트(231)에 의해 타이밍 버퍼(400) 내에 저장되는 속도는 상기 이미지가 제2 세트(232)에 의해 스캔되는 속도보다 느리기 때문에, 타이밍 버퍼(400)는, 상기 이미지의 저장 속도와 상기 이미지의 스캔 속도(또는 읽기 속도) 사이의 차이를 보상하기 위한 구성(configuration)을 가질 수 있다. 상기 구성은, 도 6을 통해 예시될 수 있다.
도 6은 타이밍 버퍼 내의 저장 영역들의 예를 도시한다.
도 6을 참조하면, 타이밍 버퍼(400)는, 제1 저장 영역(610) 및 제2 저장 영역(620)을 포함할 수 있다. 예를 들면, 디스플레이 패널(260)은, 번갈아가며 위치되는 제1 수평 라인들 및 제2 수평 라인들을 포함할 수 있다. 예를 들면, 상기 제1 수평 라인들은, 제1 수평 라인, 제3 수평 라인, ... , 제2M-3 수평 라인(M은 2 이상의 자연수), 및 제2M-1 수평 라인을 포함하고, 상기 제2 수평 라인들은, 제2 수평 라인, 제4 수평 라인, ... , 제2M-2 수평 라인, 및 제2M 수평 라인을 포함할 수 있다.
예를 들면, 제1 저장 영역(610)은, 제1 세트(231)에 의해 처리된 이미지(600)의 일부를 위해 이용되고, 제2 저장 영역(620)은, 제1 세트(231)에 의해 처리된 이미지(600)의 다른 일부(또는 남은 일부)를 위해 이용될 수 있다. 예를 들면, 이미지(600)의 상기 일부는, 상기 제1 수평 라인에 대응하는 부분, 상기 제3 수평 라인에 대응하는 부분, ... , 상기 제2M-3 수평 라인에 대응하는 부분, 및 상기 제2M-1 수평 라인에 대응하는 부분을 포함하고, 이미지(600)의 상기 다른 일부는 상기 제2 수평 라인에 대응하는 부분, 상기 제4 수평 라인에 대응하는 부분, ... , 상기 제2M-2 수평 라인에 대응하는 부분, 및 상기 제2M 수평 라인에 대응하는 부분을 포함할 수 있다.
예를 들면, 제1 세트(231)는, 상기 제1 모드 내에서, 상기 제1 클럭 레이트에 따라 이미지(600)의 상기 일부를 제1 저장 영역(610) 내에 저장하고, 상기 제1 클럭 레이트에 따라 이미지(600)의 상기 다른 일부를 제2 저장 영역(620) 내에 저장할 수 있다. 예를 들면, 제1 세트(231)는, 상기 제1 클럭 레이트에 따라 제1 저장 영역(610) 및 제2 저장 영역(620)에 번갈아가며 접근하는 것에 기반하여, 이미지(600)를 저장할 수 있다. 예를 들면, 이미지(600)는, 제1 수평 라인에 대응하는 부분으로부터 제2M 수평 라인에 대응하는 부분까지 오름차순으로 타이밍 버퍼(400) 내에 저장될 수 있다.
예를 들면, 제2 세트(232)는, 상기 제1 모드 내에서, 상기 제1 클럭 레이트에 따라 제1 저장 영역(610) 및 제2 저장 영역(620)에 번갈아가며 접근함으로써 이미지(600)를 스캔할 수 있다. 예를 들면, 타이밍 버퍼(400) 내의 이미지(600)는, 제1 수평 라인에 대응하는 부분으로부터 제2M 수평 라인에 대응하는 부분까지 오름차순으로 스캔될 수 있다.
예를 들면, 제1 세트(231)는, 상기 제2 모드 내에서, 상기 제2 클럭 레이트에 따라 이미지(600)의 상기 일부를 제1 저장 영역(610) 내에 저장하고, 상기 제2 클럭 레이트에 따라 이미지(600)의 상기 다른 일부를 제2 저장 영역(620) 내에 저장할 수 있다. 예를 들면, 제1 세트(231)는, 상기 제2 클럭 레이트에 따라 제1 저장 영역(610) 및 제2 저장 영역(620)에 번갈아가며 접근하는 것에 기반하여, 이미지(600)를 저장할 수 있다. 예를 들면, 이미지(600)는, 제1 수평 라인에 대응하는 부분으로부터 제2M 수평 라인에 대응하는 부분까지 오름차순으로 타이밍 버퍼(400) 내에 저장될 수 있다.
예를 들면, 제2 세트(232)는, 상기 제2 모드 내에서, 상기 제1 클럭 레이트에 따라 제1 저장 영역(610) 밍 제2 저장 영역(620)에 번갈아가며 접근함으로써 이미지(600)를 스캔할 수 있다. 예를 들면, 타이밍 버퍼(400) 내의 이미지(600)는, 제1 수평 라인에 대응하는 부분으로부터 제2M 수평 라인에 대응하는 부분까지 오름차순으로 스캔될 수 있다.
도 6은 타이밍 버퍼(400)가 다수의(multiple) 저장 영역들을 포함하는 예를 도시하고 있으나, 타이밍 버퍼(400)는, 단일(single) 저장 영역을 포함할 수도 있다. 예를 들어, 타이밍 버퍼(400)가 상기 단일 저장 영역을 포함할 시, 제2 세트(232)는, 상기 제1 클럭 레이트 또는 상기 제2 클럭 레이트에 따라 제1 세트(231)에 의해 상기 단일 저장 영역 내에 저장되는 상기 이미지를 FIFO(first in first out)에 기반하여 상기 제1 클럭 레이트에 따라 스캔할 수 있다. 예를 들면, 상기 단일 저장 영역의 사이즈는, 상기 제1 클럭 레이트와 상기 제2 클럭 레이트 사이의 차이에 기반하여 제공될 수 있다. 제한되지 않는 예로, 상기 사이즈는, 이미지의 사이즈의 1배 초과 이미지의 사이즈의 2배 이하일 수 있다.
예를 들면, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드 내에서, 상기 발광 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 제2 속도는, 상기 신호 및 상기 다른 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 제1 속도보다 빠를 수 있다. 상기 제1 속도와 상기 제2 속도를 제공하는 방법은, 도 7을 통해 예시될 수 있다.
도 7은 제1 속도 및 제2 속도를 제공하는 예시적인 방법을 도시하는 차트이다.
도 7을 참조하면, 차트(700)는, 상기 제1 속도와 상기 제2 속도를 제공하는 방법을 나타낼 수 있다. 차트(700)의 가로 축은, 시간을 나타내고, 차트(700)의 세로 축은, 디스플레이 패널(260)의 수평 라인들을 나타낼 수 있다.
예를 들면, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드 내에서, 상기 발광 신호는, 시간 구간(160)의 일부(163) 동안 4회 제공되고, 상기 신호 및 상기 다른 신호는, 시간 구간(160)의 일부(163) 동안 2회 제공될 수 있다.
예를 들면, 차트(700) 내에서, 시간 구간(160)의 일부(163)는, 제1 부분(701), 제2 부분(702), 제3 부분(703), 및 제4 부분(704)을 포함할 수 있다. 예를 들면, 제1 부분(701), 제2 부분(702), 제3 부분(703), 및 제4 부분(704)은 서로 동일한 시간 길이를 가질 수 있다. 예를 들면, 차트(700) 내에서, 선(710)은, 상기 신호 및 상기 다른 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 상기 제1 속도(예: 게이트 드라이버(253)의 스캔 속도)를 나타내고, 선(720)은, 상기 발광 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 상기 제2 속도(예: 발광을 위한 발광 드라이버(254)의 스캔 속도)를 나타내며, 선(730)은, 상기 복수의 서브 픽셀들의 발광 다이오드들 각각으로부터의 발광이 중단되는 제3 속도(예: 발광 중단을 위한 발광 드라이버(254)의 스캔 속도)를 나타낼 수 있다. 예를 들면, 상기 발광 다이오드들 각각의 발광은 발광 드라이버(254)에 의해 제어되기 때문에, 상기 제3 속도는 상기 제2 속도와 동일할 수 있다.
예를 들면, 차트(700) 내에서, 선(710)의 기울기는, 상기 제1 속도를 나타내고, 선(720)의 기울기는, 상기 제2 속도를 나타내고, 선(730)의 기울기는, 상기 제3 속도를 나타낼 수 있다. 예를 들면, 상기 제2 속도는 상기 제1 속도보다 높기 때문에, 제2 세트(232)는, 상기 신호 및 상기 다른 신호를 제공하는 것을 시작하는 타이밍(760)으로부터 시간(765)이 경과된 타이밍(770)에서, 상기 발광 신호를 제공하는 것을 시작할 수 있다. 예를 들면, 제2 세트(232)는, 선(720) 및 선(730)에 의해 나타내어지는 바와 같이, 발광을 위한 스캔을 실행한 후 발광 중단을 위한 스캔을 실행할 수 있다.
예를 들면, 제2 세트(232)는, 상기 신호 및 상기 다른 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 상기 제1 속도 및 상기 발광 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 상기 제2 속도를 제공하기 위해, 적어도 하나의 신호 생성 회로를 포함할 수 있다. 예를 들면, 상기 적어도 하나의 신호 생성 회로는, 타이밍 컨트롤러(251) 내에 위치될 수도 있고, 타이밍 컨트롤러(251) 밖에 위치될 수도 있다. 예를 들면, 상기 적어도 하나의 신호 생성 회로는, 상기 제2 모드 내에서, 상기 제1 속도로 상기 복수의 서브 픽셀들 각각에 상기 신호 및 상기 다른 신호를 제공함을 나타내는 제1 클럭 신호와 상기 신호 및 상기 다른 신호를 상기 복수의 서브 픽셀들 각각에 제공하는 것을 시작하는 타이밍(예: 타이밍(760))을 나타내는 제1 제어 신호를 게이트 드라이버(253)에게 제공할 수 있다. 예를 들면, 상기 적어도 하나의 신호 생성 회로는, 상기 제2 모드 내에서, 상기 제1 속도보다 높은 상기 제2 속도로 상기 복수의 서브 픽셀들 각각에 상기 발광 신호를 제공함을 나타내는 제2 클럭 신호와 상기 발광 신호를 상기 복수의 서브 픽셀들 각각에 제공하는 것을 시작하는 타이밍(예: 타이밍(770))을 나타내는 제2 제어 신호를 발광 드라이버(254)에게 제공할 수 있다. 상기 적어도 하나의 신호 생성 회로는, 도 8 및 도 9를 통해 예시될 수 있다.
도 8 및 도 9는 제2 세트 내의 적어도 하나의 신호 생성 회로의 예를 도시한다.
도 8을 참조하면, 상기 적어도 하나의 신호 생성 회로는, 제1 신호 생성 회로(810) 및 제2 신호 생성 회로(820)를 포함할 수 있다.
예를 들면, 제1 신호 생성 회로(810)는, 상기 제2 모드 내에서, 상기 제1 속도로 상기 복수의 서브 픽셀들 각각에 상기 신호 및 상기 다른 신호를 제공함을 나타내는 제1 클럭 신호(811)를 게이트 드라이버(253)에게 제공할 수 있다. 예를 들면, 제1 신호 생성 회로(810)는, 상기 제2 모드 내에서, 상기 신호 및 상기 다른 신호를 제공하는 것을 시작하는 타이밍(예: 타이밍(760)) 또는 상기 신호 및 상기 다른 신호를 제공하는 것을 시작함을 나타내는 제1 제어 신호(812)를 게이트 드라이버(253)에게 제공할 수 있다.
예를 들면, 제2 신호 생성 회로(820)는, 상기 제2 모드 내에서, 상기 제2 속도로 상기 복수의 서브 픽셀들 각각에 상기 발광 신호를 제공함을 나타내는 제2 클럭 신호(812)를 발광 드라이버(254)에게 제공할 수 있다. 예를 들면, 제2 신호 생성 회로(820)는, 상기 제2 모드 내에서, 상기 발광 신호를 제공하는 것을 시작하는 타이밍(예: 타이밍(770)) 또는 상기 발광 신호를 제공하는 것을 시작함을 나타내는 제2 제어 신호(822)를 발광 드라이버(254)에게 제공할 수 있다.
도 9를 참조하면, 상기 적어도 하나의 신호 생성 회로는, 신호 생성 회로(910) 및 변조 회로(920)를 포함할 수 있다.
예를 들면, 신호 생성 회로(910)는, 상기 제2 모드 내에서, 제1 클럭 신호(811)를 게이트 드라이버(253)에게 제공할 수 있다. 예를 들면, 신호 생성 회로(910)는, 상기 제2 모드 내에서, 제1 제어 신호(812)를 게이트 드라이버(253)에게 제공할 수 있다.
예를 들면, 변조 회로(920)는, 상기 제2 모드 내에서, 신호 생성 회로(910)로부터의 제1 클럭 신호(811)를 제2 클럭 신호(821)로 변경하고, 제2 클럭 신호(821)를 발광 드라이버(254)에게 제공할 수 있다. 예를 들면, 변조 회로(920)는, 상기 제2 모드 내에서, 신호 생성 회로(910)로부터의 제1 제어 신호(812)를 제2 제어 신호(822)로 변경하고, 제2 제어 신호(822)를 발광 드라이버(254)에게 제공할 수 있다.
다시 도 3을 참조하며, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드는, 적어도 부분적으로 변경될 수 있다. 적어도 부분적으로 변경된 상기 제2 모드는, 도 10을 통해 예시될 수 있다.
도 10은 제2 클럭 레이트에 따라 구동되는 제1 세트의 회로들 및 제1 클럭 레이트에 따라 구동되는 제2 세트의 회로들을 포함하는 디스플레이 구동 회로를 이용하여 제공되는 제2 모드의 다른 예를 도시한다.
도 10을 참조하면, 타이밍 도(100)는, 상기 제1 모드를 나타내고, 타이밍 도(1050)는, 상기 제2 모드를 나타낼 수 있다. 예를 들면, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 상태는, 타이밍 도(150)에 의해 나타내어지는 제2 모드 내에서 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 상태에 대응할 수 있다. 예를 들면, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 상태는, 타이밍 도(350)에 의해 나타내어지는 상기 제2 모드 내에서 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 상태와 부분적으로 다를 수 있다.
예를 들면, 타이밍 도(100)와 같이, 상기 제1 모드는, 상기 제1 클럭 주파수에 따라 구동되는 제1 세트(231)를 이용하여 프로세서(210)로부터 획득된 이미지를 처리하고, 상기 제1 클럭 주파수에 따라 구동되는 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공함으로써 제공될 수 있다. 예를 들면, 타이밍 도(1050)와 같이, 상기 제2 모드는, 상기 제2 클럭 주파수에 따라 구동되는 제1 세트(231)를 이용하여 프로세서(210)로부터 획득된 이미지를 처리하고, 상기 제1 클럭 주파수에 따라 구동되는 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 디스플레이 패널(260)에게 제공함으로써 제공될 수 있다. 예를 들면, 상기 제1 클럭 레이트는, 시간 구간(101)에 대응하고, 상기 제2 클럭 레이트는 시간 구간(151)에 대응할 수 있다. 예를 들면, 도 1의 타이밍 도(150)에 의해 나타내어지는 제2 모드와 달리, 도 10의 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드는, 상기 제2 클럭 레이트에 따라 구동되는 제1 세트(231) 및 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공될 수 있다.
예를 들면, 상기 제1 모드의 수직 동기 신호의 시간 구간(110)의 길이와 상기 제2 모드의 수직 동기 신호의 시간 구간(160)의 길이가 동일하더라도, 상기 제1 모드의 수평 동기 신호의 시간 구간(111)은, 상기 제2 모드의 수평 동기 신호의 시간 구간(361)보다 짧을 수 있다.
예를 들면, 타이밍 도(150)에 의해 나타내어지는 상기 제2 모드와 달리, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드는 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서의 디스플레이 구동 회로(220)의 디스플레이 패널(260)의 제어는, 타이밍 도(100)에 의해 나타내어지는 상기 제1 모드 내에서의 디스플레이 구동 회로(220)의 디스플레이 패널(260)의 제어와 유사할 수 있다.
예를 들면, 상기 제1 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간(112)의 길이는, 상기 제2 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간(362)의 길이와 동일할 수 있다. 예를 들면, 상기 제1 모드 내에서 상기 게이트를 초기화하는 시간은, 상기 제2 모드 내에서 상기 게이트를 초기화하는 시간과 동일할 수 있다.
예를 들면, 상기 제1 모드와 상기 제2 모드 사이의 특성의 차이로 인하여, 상기 제1 모드 내에서 상기 신호를 제공하는 시간 구간은 상기 제2 모드 내에서 상기 신호를 제공하는 시간 구간과 다를 수 있다. 예를 들면, 상기 제1 모드 내에서, 상기 신호는, 시간 구간(110)의 일부(113) 내에서 디스플레이 패널(260)에게 제공되고, 시간 구간(110)의 다른 일부(114) 내에서 디스플레이 패널(260)에게 제공되지 않을 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 신호는, 시간 구간(160) 내에서 디스플레이 패널(260)에게 제공될 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 신호는, 시간 구간(160)의 일부(163) 및 시간 구간(160)의 다른 일부(164) 모두 내에서 디스플레이 패널(260)에게 제공될 수 있다. 제한되지 않는 예로, 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서 시간 구간(110)의 일부(113) 동안 상기 게이트를 N번(N은 2 이상의 자연수) 초기화하고, 상기 제2 모드 내에서 시간 구간(160) 동안 상기 게이트를 N번 초기화할 수 있다.
예를 들면, 타이밍 도(150)에 의해 나타내어지는 상기 제2 모드와 달리, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드는 상기 제1 클럭 레이트에 따라 구동되는 제2 세트(232)를 통해 제공되기 때문에, 상기 제1 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간(115)의 길이는, 상기 제2 모드 내에서 디스플레이 구동 회로(220)로부터 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간(365)의 길이와 동일할 수 있다. 예를 들면, 상기 제1 모드 내에서 상기 데이터 전압을 상기 캐패시터 내에 저장하는 시간은, 상기 제2 모드 내에서 상기 데이터 전압을 상기 캐패시터 내에 저장하는 시간과 동일할 수 있다.
예를 들면, 상기 제1 모드와 상기 제2 모드 사이의 특성의 차이로 인하여, 상기 제1 모드 내에서 상기 다른 신호를 제공하는 시간 구간은 상기 제2 모드 내에서 상기 다른 신호를 제공하는 시간 구간과 다를 수 있다. 예를 들면, 상기 제1 모드 내에서, 상기 다른 신호는, 시간 구간(110)의 일부(113) 내에서 디스플레이 패널(260)에게 제공되고, 시간 구간(110)의 다른 일부(114) 내에서 디스플레이 패널(260)에게 제공되지 않을 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 다른 신호는, 시간 구간(160) 내에서 디스플레이 패널(260)에게 제공될 수 있다. 예를 들면, 상기 제2 모드 내에서, 상기 다른 신호는, 시간 구간(160)의 일부(163) 및 시간 구간(160)의 다른 일부(164) 모두 내에서 디스플레이 패널(260)에게 제공될 수 있다. 제한되지 않는 예로, 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서 시간 구간(110)의 일부(113) 동안 상기 게이트에 상기 데이터 전압을 N번 인가하고, 상기 제2 모드 내에서 시간 구간(160) 동안 상기 게이트에 상기 데이터 전압을 N번 인가할 수 있다.
상술한 바와 같이, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서 제공되는 상기 발광 신호의 상태는 타이밍 도(150)에 의해 나타내어지는 제2 모드 내에서 제공되는 상기 발광 신호의 상태에 대응할 수 있다. 예를 들면, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서 제공되는 상기 발광 신호의 시간 구간(1066)의 길이는, 타이밍 도(150)에 의해 나타내어지는 제2 모드 내에서 제공되는 상기 발광 신호의 시간 구간(166)의 길이와 동일할 수 있다. 예를 들면, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서 제공되는 상기 발광 신호의 시간 구간(1066)의 길이는, 타이밍 도(350)에 의해 나타내어지는 제2 모드 내에서 제공되는 상기 발광 신호의 시간 구간(366)의 길이보다 길 수 있다.
제한되지 않는 예로, 타이밍 도(1050)에 의해 나타내어지는 바와 같이, 상기 제1 모드 내에서 상기 발광 신호를 제공하는 횟수는 상기 제2 모드 내에서 상기 발광 신호를 제공하는 횟수와 다를 수 있다. 예를 들면, 상기 발광 신호는 상기 제1 모드 내에서 2N회 제공되고, 상기 제2 모드 내에서 N 회 제공될 수 있다.
예를 들면, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서 상기 발광 신호를 제공하는 횟수(예: N 회)는 상기 제2 모드 내에서 상기 신호를 제공하는 횟수(예: N 회) 및 상기 제2 모드 내에서 상기 다른 신호를 제공하는 횟수(예: N 회) 각각과 동일할 수 있다. 예를 들면, 타이밍 도(1050)에 의해 나타내어지는 상기 제2 모드 내에서, 상기 발광 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 상기 제2 속도는, 상기 신호 및 상기 다른 신호가 상기 복수의 서브 픽셀들 각각에 제공되는 상기 제1 속도와 동일할 수 있다.
상술한 예시들은, 상기 제1 모드의 수직 동기 신호의 시간 구간과 상기 제2 모드의 수직 동기 신호의 시간 구간이 서로 동일한 예를 도시하고 있으나, 이는 상기 제1 모드와 상기 제2 모드를 비교하는 설명의 편의를 위한 것이다. 상기 제1 모드의 수직 동기 신호의 시간 구간과 상기 제2 모드의 수직 동기 신호의 시간 구간은 서로 다를 수 있다.
도 11은, 다양한 실시예들에 따른, 네트워크 환경(1100) 내의 전자 장치(1101)의 블록도이다. 도 11을 참조하면, 네트워크 환경(1100)에서 전자 장치(1101)는 제 1 네트워크(1198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(1102)와 통신하거나, 또는 제 2 네트워크(1199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(1104) 또는 서버(1108) 중 적어도 하나와 통신할 수 있다. 일실시예에 따르면, 전자 장치(1101)는 서버(1108)를 통하여 전자 장치(1104)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(1101)는 프로세서(1120), 메모리(1130), 입력 모듈(1150), 음향 출력 모듈(1155), 디스플레이 모듈(1160), 오디오 모듈(1170), 센서 모듈(1176), 인터페이스(1177), 연결 단자(1178), 햅틱 모듈(1179), 카메라 모듈(1180), 전력 관리 모듈(1188), 배터리(1189), 통신 모듈(1190), 가입자 식별 모듈(1196), 또는 안테나 모듈(1197)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(1101)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(1178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(1176), 카메라 모듈(1180), 또는 안테나 모듈(1197))은 하나의 구성요소(예: 디스플레이 모듈(1160))로 통합될 수 있다.
프로세서(1120)는, 예를 들면, 소프트웨어(예: 프로그램(1140))를 실행하여 프로세서(1120)에 연결된 전자 장치(1101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(1120)는 다른 구성요소(예: 센서 모듈(1176) 또는 통신 모듈(1190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(1132)에 저장하고, 휘발성 메모리(1132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(1134)에 저장할 수 있다. 일실시예에 따르면, 프로세서(1120)는 메인 프로세서(1121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(1123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(1101)가 메인 프로세서(1121) 및 보조 프로세서(1123)를 포함하는 경우, 보조 프로세서(1123)는 메인 프로세서(1121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(1123)는 메인 프로세서(1121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(1123)는, 예를 들면, 메인 프로세서(1121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(1121)를 대신하여, 또는 메인 프로세서(1121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(1121)와 함께, 전자 장치(1101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(1160), 센서 모듈(1176), 또는 통신 모듈(1190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일실시예에 따르면, 보조 프로세서(1123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(1180) 또는 통신 모듈(1190))의 일부로서 구현될 수 있다. 일실시예에 따르면, 보조 프로세서(1123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능 모델이 수행되는 전자 장치(1101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(1108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.
메모리(1130)는, 전자 장치(1101)의 적어도 하나의 구성요소(예: 프로세서(1120) 또는 센서 모듈(1176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(1140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(1130)는, 휘발성 메모리(1132) 또는 비휘발성 메모리(1134)를 포함할 수 있다.
프로그램(1140)은 메모리(1130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(1142), 미들 웨어(1144) 또는 어플리케이션(1146)을 포함할 수 있다.
입력 모듈(1150)은, 전자 장치(1101)의 구성요소(예: 프로세서(1120))에 사용될 명령 또는 데이터를 전자 장치(1101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(1150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 모듈(1155)은 음향 신호를 전자 장치(1101)의 외부로 출력할 수 있다. 음향 출력 모듈(1155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일실시예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
디스플레이 모듈(1160)은 전자 장치(1101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(1160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일실시예에 따르면, 디스플레이 모듈(1160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.
오디오 모듈(1170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일실시예에 따르면, 오디오 모듈(1170)은, 입력 모듈(1150)을 통해 소리를 획득하거나, 음향 출력 모듈(1155), 또는 전자 장치(1101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(1102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.
센서 모듈(1176)은 전자 장치(1101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일실시예에 따르면, 센서 모듈(1176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(1177)는 전자 장치(1101)가 외부 전자 장치(예: 전자 장치(1102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일실시예에 따르면, 인터페이스(1177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(1178)는, 그를 통해서 전자 장치(1101)가 외부 전자 장치(예: 전자 장치(1102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일실시예에 따르면, 연결 단자(1178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(1179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일실시예에 따르면, 햅틱 모듈(1179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(1180)은 정지 영상 및 동영상을 촬영할 수 있다. 일실시예에 따르면, 카메라 모듈(1180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(1188)은 전자 장치(1101)에 공급되는 전력을 관리할 수 있다. 일실시예에 따르면, 전력 관리 모듈(1188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(1189)는 전자 장치(1101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일실시예에 따르면, 배터리(1189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(1190)은 전자 장치(1101)와 외부 전자 장치(예: 전자 장치(1102), 전자 장치(1104), 또는 서버(1108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(1190)은 프로세서(1120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일실시예에 따르면, 통신 모듈(1190)은 무선 통신 모듈(1192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(1194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(1198)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(1199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(1104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(1192)은 가입자 식별 모듈(1196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(1198) 또는 제 2 네트워크(1199)와 같은 통신 네트워크 내에서 전자 장치(1101)를 확인 또는 인증할 수 있다.
무선 통신 모듈(1192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(1192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(1192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(1192)은 전자 장치(1101), 외부 전자 장치(예: 전자 장치(1104)) 또는 네트워크 시스템(예: 제 2 네트워크(1199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일실시예에 따르면, 무선 통신 모듈(1192)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.
안테나 모듈(1197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일실시예에 따르면, 안테나 모듈(1197)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일실시예에 따르면, 안테나 모듈(1197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제 1 네트워크(1198) 또는 제 2 네트워크(1199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(1190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(1190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(1197)의 일부로 형성될 수 있다.
다양한 실시예에 따르면, 안테나 모듈(1197)은 mmWave 안테나 모듈을 형성할 수 있다. 일실시예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제 1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제 2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(1199)에 연결된 서버(1108)를 통해서 전자 장치(1101)와 외부의 전자 장치(1104)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(1102, 또는 1104) 각각은 전자 장치(1101)와 동일한 또는 다른 종류의 장치일 수 있다. 일실시예에 따르면, 전자 장치(1101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(1102, 1104, 또는 1108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(1101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(1101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(1101)로 전달할 수 있다. 전자 장치(1101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(1101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시예에 있어서, 외부의 전자 장치(1104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(1108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일실시예에 따르면, 외부의 전자 장치(1104) 또는 서버(1108)는 제 2 네트워크(1199) 내에 포함될 수 있다. 전자 장치(1101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.
도 12는 다양한 실시예들에 따른, 디스플레이 모듈(1160)의 블록도(1200)이다. 도 12를 참조하면, 디스플레이 모듈(1160)는 디스플레이(1210), 및 이를 제어하기 위한 디스플레이 드라이버 IC(DDI)(1230)를 포함할 수 있다. DDI(1230)는 인터페이스 모듈(1231), 메모리(1233)(예: 버퍼 메모리), 이미지 처리 모듈(1235), 또는 맵핑 모듈(1237)을 포함할 수 있다. DDI(1230)은, 예를 들면, 영상 데이터, 또는 상기 영상 데이터를 제어하기 위한 명령에 대응하는 영상 제어 신호를 포함하는 영상 정보를 인터페이스 모듈(1231)을 통해 전자 장치 1101의 다른 구성요소로부터 수신할 수 있다. 예를 들면, 일실시예에 따르면, 영상 정보는 프로세서(1120)(예: 메인 프로세서(1121)(예: 어플리케이션 프로세서) 또는 메인 프로세서(1121)의 기능과 독립적으로 운영되는 보조 프로세서(1123)(예: 그래픽 처리 장치)로부터 수신될 수 있다. DDI(1230)는 터치 회로(1250) 또는 센서 모듈(1176) 등과 상기 인터페이스 모듈(1231)을 통하여 커뮤니케이션할 수 있다. 또한, DDI(1230)는 상기 수신된 영상 정보 중 적어도 일부를 메모리(1233)에, 예를 들면, 프레임 단위로 저장할 수 있다. 이미지 처리 모듈(1235)은, 예를 들면, 상기 영상 데이터의 적어도 일부를 상기 영상 데이터의 특성 또는 디스플레이(1210)의 특성에 적어도 기반하여 전처리 또는 후처리(예: 해상도, 밝기, 또는 크기 조정)를 수행할 수 있다. 맵핑 모듈(1237)은 이미지 처리 모듈(1135)를 통해 전처리 또는 후처리된 상기 영상 데이터에 대응하는 전압 값 또는 전류 값을 생성할 수 있다. 일실시예에 따르면, 전압 값 또는 전류 값의 생성은 예를 들면, 디스플레이(1210)의 픽셀들의 속성(예: 픽셀들의 배열(RGB stripe 또는 pentile 구조), 또는 서브 픽셀들 각각의 크기)에 적어도 일부 기반하여 수행될 수 있다. 디스플레이(1210)의 적어도 일부 픽셀들은, 예를 들면, 상기 전압 값 또는 전류 값에 적어도 일부 기반하여 구동됨으로써 상기 영상 데이터에 대응하는 시각적 정보(예: 텍스트, 이미지, 또는 아이콘)가 디스플레이(1210)를 통해 표시될 수 있다.
일실시예에 따르면, 디스플레이 모듈(1160)는 터치 회로(1250)를 더 포함할 수 있다. 터치 회로(1250)는 터치 센서(1251) 및 이를 제어하기 위한 터치 센서 IC(1253)를 포함할 수 있다. 터치 센서 IC(1253)는, 예를 들면, 디스플레이(1210)의 특정 위치에 대한 터치 입력 또는 호버링 입력을 감지하기 위해 터치 센서(1251)를 제어할 수 있다. 예를 들면, 터치 센서 IC(1253)는 디스플레이(1210)의 특정 위치에 대한 신호(예: 전압, 광량, 저항, 또는 전하량)의 변화를 측정함으로써 터치 입력 또는 호버링 입력을 감지할 수 있다. 터치 센서 IC(1253)는 감지된 터치 입력 또는 호버링 입력에 관한 정보(예: 위치, 면적, 압력, 또는 시간)를 프로세서(1120) 에 제공할 수 있다. 일실시예에 따르면, 터치 회로(1250)의 적어도 일부(예: 터치 센서 IC(1253))는 디스플레이 드라이버 IC(1230), 또는 디스플레이(1210)의 일부로, 또는 디스플레이 모듈(1160)의 외부에 배치된 다른 구성요소(예: 보조 프로세서(1123))의 일부로 포함될 수 있다.
일실시예에 따르면, 디스플레이 모듈(1160)는 센서 모듈(1176)의 적어도 하나의 센서(예: 지문 센서, 홍채 센서, 압력 센서 또는 조도 센서), 또는 이에 대한 제어 회로를 더 포함할 수 있다. 이 경우, 상기 적어도 하나의 센서 또는 이에 대한 제어 회로는 디스플레이 모듈(1160)의 일부(예: 디스플레이(1210) 또는 DDI(1230)) 또는 터치 회로(1250)의 일부에 임베디드될 수 있다. 예를 들면, 디스플레이 모듈(1160)에 임베디드된 센서 모듈(1176)이 생체 센서(예: 지문 센서)를 포함할 경우, 상기 생체 센서는 디스플레이(1210)의 일부 영역을 통해 터치 입력과 연관된 생체 정보(예: 지문 이미지)를 획득할 수 있다. 다른 예를 들면, 디스플레이 모듈(1160)에 임베디드된 센서 모듈(1176)이 압력 센서를 포함할 경우, 상기 압력 센서는 디스플레이(1210)의 일부 또는 전체 영역을 통해 터치 입력과 연관된 압력 정보를 획득할 수 있다. 일실시예에 따르면, 터치 센서(1251) 또는 센서 모듈(1176)은 디스플레이(1210)의 픽셀 레이어의 픽셀들 사이에, 또는 상기 픽셀 레이어의 위에 또는 아래에 배치될 수 있다.
상술한 바와 같은, 전자 장치(200)는, 프로세서(210)와, 디스플레이 패널(260)과, 제1 세트(231)의 회로들 및 제2 세트(232)의 회로들을 포함하는 디스플레이 구동 회로(220)를 포함할 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 제1 모드 내에서, 제1 클럭 레이트(clock rate)에 따라 구동되는 상기 제1 세트(231)를 이용하여 상기 프로세서(210)로부터 획득된 이미지를 처리하고, 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 상기 디스플레이 패널(260)에 제공함으로써, 상기 이미지를 상기 디스플레이 패널(260) 상에서 표시하도록 구성될 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 상기 제1 모드로부터 변경된 제2 모드 내에서, 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트에 따라 구동되는 상기 제1 세트(231)를 이용하여 상기 이미지를 처리하고 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트(232)를 이용하여 상기 신호들을 상기 디스플레이 패널(260)에 제공함으로써, 상기 이미지를 상기 디스플레이 패널(260) 상에서 표시하도록, 구성될 수 있다.
일 실시예에 따르면, 상기 디스플레이 패널(260)은, 복수의 서브 픽셀들을 포함할 수 있다. 일 실시예에 따르면, 상기 복수의 서브 픽셀들 각각은, 발광 다이오드 및 상기 발광 다이오드에게 전류를 제공하기 위한 트랜지스터를 포함할 수 있다. 일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 모드 및 상기 제2 모드 각각 내에서 상기 트랜지스터의 게이트를 초기화하기 위한 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간의 길이는, 상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간의 길이와 동일할 수 있다.
일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 초기화된 게이트에 데이터 전압을 인가하기 위한 다른(another) 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간의 길이는, 상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간의 길이와 동일할 수 있다.
일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 데이터 전압이 상기 게이트에 인가된 상기 트랜지스터를 통해 상기 발광 다이오드에 상기 전류를 제공하기 위한 발광 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이는, 상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이와 동일할 수 있다.
일 실시예에 따르면, 상기 제2 세트(232)는, 게이트 드라이버(253), 발광 드라이버(254), 및 상기 게이트 드라이버(253) 및 상기 발광 드라이버(254)를 위한 적어도 하나의 신호 생성 회로를 포함할 수 있다. 일 실시예에 따르면, 상기 적어도 하나의 신호 생성 회로는, 상기 제2 모드 내에서, 제1 속도로 상기 복수의 서브 픽셀들 각각에 상기 신호 및 상기 다른 신호를 제공함을 나타내는 제1 클럭 신호를 상기 게이트 드라이버(253)에게 제공하고 상기 제1 속도보다 높은 제2 속도로 상기 복수의 서브 픽셀들 각각에 상기 발광 신호를 제공함을 나타내는 제2 클럭 신호를 상기 발광 드라이버(254)에게 제공하도록, 구성될 수 있다.
일 실시예에 따르면, 상기 적어도 하나의 신호 생성 회로는, 상기 제2 모드 내에서 상기 제1 클럭 신호를 상기 게이트 드라이버(253)에게 제공하도록 구성되는 제1 신호 생성 회로(810)와, 상기 제2 모드 내에서 상기 제2 클럭 신호를 상기 발광 드라이버(254)에게 제공하도록 구성되는 제2 신호 생성 회로(820)를 포함할 수 있다.
일 실시예에 따르면, 상기 적어도 하나의 신호 생성 회로는, 상기 제2 모드 내에서, 상기 제1 클럭 신호를 상기 게이트 드라이버(253)에게 제공하도록 구성되는 신호 생성 회로(910)와, 상기 제2 모드 내에서 상기 신호 생성 회로(910)로부터의 상기 제1 클럭 신호로부터 변경된 상기 제2 클럭 신호를 상기 발광 드라이버(254)에게 제공하도록 구성되는 변조 회로(920)를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 데이터 전압이 상기 게이트에 인가된 상기 트랜지스터를 통해 상기 발광 다이오드에 상기 전류를 제공하기 위한 발광 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이는, 상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이보다 길 수 있다.
일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 상기 제1 세트(231)와 상기 제2 세트(232)를 연결하는 타이밍 버퍼(400)를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 세트(231)는, 상기 제1 모드 내에서 상기 처리된 이미지를 상기 제1 클럭 레이트에 따라 상기 타이밍 버퍼(400) 내에 저장하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제1 세트(231)는, 상기 제2 모드 내에서 상기 처리된 이미지를 상기 제2 클럭 레이트에 따라 상기 타이밍 버퍼(400) 내에 저장하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 타이밍 버퍼(400) 내에 저장된 상기 이미지를 상기 제1 클럭 레이트에 따라 스캔하도록 구성될 수 있다.
일 실시예에 따르면, 상기 디스플레이 패널(260)은, 번갈아가며 위치된 제1 수평 라인들 및 제2 수평 라인들을 포함할 수 있다. 일 실시예에 따르면, 상기 타이밍 버퍼(400)는, 제1 저장 영역(610) 및 제2 저장 영역(620)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 세트(231)는, 상기 제1 모드 내에서, 상기 제1 클럭 레이트에 따라 상기 제1 수평 라인들을 위한 상기 처리된 이미지의 일부를 상기 제1 저장 영역(610) 내에 저장하고, 상기 제1 클럭 레이트에 따라 상기 제2 수평 라인들을 위한 상기 처리된 이미지의 남은 일부를 상기 제2 저장 영역(620) 내에 저장하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제1 세트(231)는, 상기 제2 모드 내에서, 상기 제2 클럭 레이트에 따라 상기 이미지의 상기 일부를 상기 제1 저장 영역(610) 내에 저장하고, 상기 제2 클럭 레이트에 따라 상기 이미지의 상기 남은 일부를 상기 제2 저장 영역(620) 내에 저장하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 제1 클럭 레이트에 따라 상기 제1 저장 영역(610) 및 상기 제2 저장 영역(620)에 번갈아가며 접근함으로써 상기 타이밍 버퍼(400) 내에 저장된 상기 이미지를 스캔하도록 구성될 수 있다.
일 실시예에 따르면, 상기 타이밍 버퍼(400)는, 단일 저장 영역을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제1 클럭 레이트 또는 상기 제2 클럭 레이트에 따라 상기 제1 세트(231)에 의해 상기 단일 저장 영역 내에 저장되는 상기 이미지를 FIFO(first in first out)에 기반하여 상기 제1 클럭 레이트에 따라 스캔하도록 구성될 수 있다. 일 실시예에 따르면, 상기 단일 저장 영역의 사이즈는, 상기 제1 클럭 레이트와 상기 제2 클럭 레이트 사이의 차이에 기반하여 제공될 수 있다.
일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 스위치(500) 및 타이밍 버퍼(400)를 포함할 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 상기 제1 모드 내에서, 상기 스위치(500)를 이용하여 상기 제1 세트(231)를 상기 제2 세트(232)와 직접적으로 연결하는 것에 기반하여, 상기 처리된 이미지를 상기 타이밍 버퍼(400)를 우회함으로써 상기 제1 세트(231)로부터 상기 제2 세트(232)로 제공하도록 구성될 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 상기 제2 모드 내에서, 상기 스위치(500)를 이용하여 상기 제1 세트(231)를 상기 타이밍 버퍼(400)를 통해 상기 제2 세트(232)와 연결하는 것에 기반하여, 상기 처리된 이미지를 상기 제1 세트(231)로부터 상기 타이밍 버퍼(400)를 통해 상기 제2 세트(232)로 제공하도록, 구성될 수 있다.
일 실시예에 따르면, 상기 제1 세트(231)는, 상기 제2 모드 내에서 상기 처리된 이미지를 상기 제2 클럭 레이트에 따라 상기 타이밍 버퍼(400) 내에 저장하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 세트(232)는, 상기 제2 모드 내에서, 상기 타이밍 버퍼(400) 내에 저장된 상기 이미지를 상기 제1 클럭 레이트에 따라 스캔하도록 구성될 수 있다.
일 실시예에 따르면, 상기 제1 세트(231)는, 상기 프로세서(210)로부터 제공되는 상기 이미지의 해상도, 밝기, 또는 사이즈를 조정함으로써 상기 이미지를 처리하고, 상기 처리된 이미지를 상기 제2 세트(232)에게 제공하도록 구성될 수 있다. 일 실시예에 따르면, 상기 제2 세트(232)는, 상기 처리된 이미지에 대응하는 전압 값들 또는 전류 값들을 획득하고, 상기 전압 값들 또는 상기 전류 값들을 나타내는 상기 신호들을 상기 디스플레이 패널(260)에게 제공하도록 구성될 수 있다.
일 실시예에 따르면, 상기 제1 세트(231)는, 인터페이스(215)를 통해 상기 프로세서(210)와 연결된 인터페이스 컨트롤러(241) 및 상기 인터페이스 컨트롤러(241)와 작동적으로 결합된 이미지 처리 회로(242)를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 세트(232)는, 타이밍 컨트롤러(251), 소스 드라이버(252), 발광 드라이버(254), 및 게이트 드라이버(253)를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 세트(231)는, GRAM(graphic random access memory)(243) 및 GRAM 컨트롤러(244)를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 모드 내에서의 수직 동기 신호의 시간 구간의 길이는, 상기 제2 모드 내에서의 수직 동기 신호의 시간 구간의 길이와 동일할 수 있다.
일 실시예에 따르면, 상기 제2 모드 내에서의 수평 동기 신호의 시간 구간의 길이는, 상기 제1 모드 내에서의 수평 동기 신호의 시간 구간의 길이보다 길 수 있다.
상술한 바와 같은, 전자 장치(200)는, 프로세서(210)와, 디스플레이 패널(260)과, 상기 프로세서(210) 및 상기 디스플레이 패널(260) 중 상기 프로세서(210)와 연결된 회로를 포함하는 제1 세트(231)의 회로들과 상기 프로세서(210) 및 상기 디스플레이 패널(260) 중 상기 디스플레이 패널(260)과 연결된 회로를 포함하는 제2 세트(232)의 회로들을 포함하는, 디스플레이 구동 회로(220)를 포함할 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 제1 클럭 레이트에 따라 구동되는 상기 제1 세트(231)의 회로들 및 상기 제2 세트(232)의 회로들을 이용하여 제1 모드를 제공하도록 구성될 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 상기 제1 모드로부터 제2 모드로의 변경을 나타내는 이벤트를 식별하도록 구성될 수 있다. 일 실시예에 따르면, 상기 디스플레이 구동 회로(220)는, 상기 식별에 응답하여, 상기 제1 세트(231)의 회로들 및 상기 제2 세트(232)의 회로들 중 상기 제1 세트(231)의 회로들의 클럭 레이트를 상기 제1 클럭 레이트로부터 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트로 변경하는 것에 기반하여, 상기 제2 모드를 제공하도록 구성될 수 있다.
일 실시예에 따르면, 상기 제2 세트(232)의 회로들의 클럭 레이트는, 상기 제2 모드 내에서 상기 제1 클럭 레이트로 유지될 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서의 다양한 실시예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(1101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(1136) 또는 외장 메모리(1138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(1140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(1101))의 프로세서(예: 프로세서(1120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어™)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (15)

  1. 전자 장치(200)에 있어서,
    프로세서(210);
    디스플레이 패널(260); 및
    제1 세트(231)의 회로들 및 제2 세트(232)의 회로들을 포함하는 디스플레이 구동 회로(220)를 포함하고,
    상기 디스플레이 구동 회로(220)는,
    제1 모드 내에서, 제1 클럭 레이트(clock rate)에 따라 구동되는 상기 제1 세트(231)를 이용하여 상기 프로세서(210)로부터 획득된 이미지를 처리하고, 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트(232)를 이용하여 상기 처리된 이미지를 표시하기 위한 신호들을 상기 디스플레이 패널(260)에 제공함으로써, 상기 이미지를 상기 디스플레이 패널(260) 상에서 표시하고,
    상기 제1 모드로부터 변경된 제2 모드 내에서, 상기 제1 클럭 레이트보다 낮은 제2 클럭 레이트에 따라 구동되는 상기 제1 세트(231)를 이용하여 상기 이미지를 처리하고 상기 제1 클럭 레이트에 따라 구동되는 상기 제2 세트(232)를 이용하여 상기 신호들을 상기 디스플레이 패널(260)에 제공함으로써, 상기 이미지를 상기 디스플레이 패널(260) 상에서 표시하도록, 구성되는,
    전자 장치.
  2. 청구항 1에 있어서, 상기 디스플레이 패널(260)은,
    복수의 서브 픽셀들을 포함하고,
    상기 복수의 서브 픽셀들 각각은,
    발광 다이오드 및 상기 발광 다이오드에게 전류를 제공하기 위한 트랜지스터를 포함하며,
    상기 제2 세트(232)는,
    상기 제1 모드 및 상기 제2 모드 각각 내에서 상기 트랜지스터의 게이트를 초기화하기 위한 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성되고,
    상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간의 길이는,
    상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 신호의 시간 구간의 길이와 동일한,
    전자 장치.
  3. 청구항 2에 있어서, 상기 제2 세트(232)는,
    상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 초기화된 게이트에 데이터 전압을 인가하기 위한 다른(another) 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성되고,
    상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간의 길이는,
    상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 다른 신호의 시간 구간의 길이와 동일한,
    전자 장치.
  4. 청구항 3에 있어서, 상기 제2 세트(232)는,
    상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 데이터 전압이 상기 게이트에 인가된 상기 트랜지스터를 통해 상기 발광 다이오드에 상기 전류를 제공하기 위한 발광 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성되고,
    상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이는,
    상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이와 동일한,
    전자 장치.
  5. 청구항 4에 있어서, 상기 제2 세트(232)는,
    게이트 드라이버(253), 발광 드라이버(254), 및 상기 게이트 드라이버(253) 및 상기 발광 드라이버(254)를 위한 적어도 하나의 신호 생성 회로를 포함하고,
    상기 적어도 하나의 신호 생성 회로는,
    상기 제2 모드 내에서, 제1 속도로 상기 복수의 서브 픽셀들 각각에 상기 신호 및 상기 다른 신호를 제공함을 나타내는 제1 클럭 신호를 상기 게이트 드라이버(253)에게 제공하고 상기 제1 속도보다 높은 제2 속도로 상기 복수의 서브 픽셀들 각각에 상기 발광 신호를 제공함을 나타내는 제2 클럭 신호를 상기 발광 드라이버(254)에게 제공하도록, 구성되는,
    전자 장치.
  6. 청구항 5에 있어서, 상기 적어도 하나의 신호 생성 회로는,
    상기 제2 모드 내에서 상기 제1 클럭 신호를 상기 게이트 드라이버(253)에게 제공하도록 구성되는 제1 신호 생성 회로(810); 및
    상기 제2 모드 내에서 상기 제2 클럭 신호를 상기 발광 드라이버(254)에게 제공하도록 구성되는 제2 신호 생성 회로(820)를 포함하는,
    전자 장치.
  7. 청구항 5에 있어서, 상기 적어도 하나의 신호 생성 회로는,
    상기 제2 모드 내에서, 상기 제1 클럭 신호를 상기 게이트 드라이버(253)에게 제공하도록 구성되는 신호 생성 회로(910); 및
    상기 제2 모드 내에서 상기 신호 생성 회로(910)로부터의 상기 제1 클럭 신호로부터 변경된 상기 제2 클럭 신호를 상기 발광 드라이버(254)에게 제공하도록 구성되는 변조 회로(920)를 포함하는,
    전자 장치.
  8. 청구항 3에 있어서, 상기 제2 세트(232)는,
    상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 데이터 전압이 상기 게이트에 인가된 상기 트랜지스터를 통해 상기 발광 다이오드에 상기 전류를 제공하기 위한 발광 신호를 상기 디스플레이 패널(260)에게 제공하는 것에 기반하여, 상기 이미지를 표시하도록 구성되고,
    상기 제2 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이는,
    상기 제1 모드 내에서 상기 디스플레이 패널(260)에게 제공되는 상기 발광 신호의 시간 구간의 길이보다 긴,
    전자 장치.
  9. 청구항 1에 있어서, 상기 디스플레이 구동 회로(220)는,
    상기 제1 세트(231)와 상기 제2 세트(232)를 연결하는 타이밍 버퍼(400)를 더 포함하고,
    상기 제1 세트(231)는,
    상기 제1 모드 내에서 상기 처리된 이미지를 상기 제1 클럭 레이트에 따라 상기 타이밍 버퍼(400) 내에 저장하고,
    상기 제2 모드 내에서 상기 처리된 이미지를 상기 제2 클럭 레이트에 따라 상기 타이밍 버퍼(400) 내에 저장하도록 구성되고,
    상기 제2 세트(232)는,
    상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 타이밍 버퍼(400) 내에 저장된 상기 이미지를 상기 제1 클럭 레이트에 따라 스캔하도록 구성되는,
    전자 장치.
  10. 청구항 9에 있어서, 상기 디스플레이 패널(260)은,
    번갈아가며 위치된 제1 수평 라인들 및 제2 수평 라인들을 포함하고,
    상기 타이밍 버퍼(400)는,
    제1 저장 영역(610) 및 제2 저장 영역(620)을 포함하며,
    상기 제1 세트(231)는,
    상기 제1 모드 내에서, 상기 제1 클럭 레이트에 따라 상기 제1 수평 라인들을 위한 상기 처리된 이미지의 일부를 상기 제1 저장 영역(610) 내에 저장하고, 상기 제1 클럭 레이트에 따라 상기 제2 수평 라인들을 위한 상기 처리된 이미지의 남은 일부를 상기 제2 저장 영역(620) 내에 저장하고,
    상기 제2 모드 내에서, 상기 제2 클럭 레이트에 따라 상기 이미지의 상기 일부를 상기 제1 저장 영역(610) 내에 저장하고, 상기 제2 클럭 레이트에 따라 상기 이미지의 상기 남은 일부를 상기 제2 저장 영역(620) 내에 저장하도록 구성되고,
    상기 제2 세트(232)는,
    상기 제1 모드 및 상기 제2 모드 각각 내에서, 상기 제1 클럭 레이트에 따라 상기 제1 저장 영역(610) 및 상기 제2 저장 영역(620)에 번갈아가며 접근함으로써 상기 타이밍 버퍼(400) 내에 저장된 상기 이미지를 스캔하도록 구성되는,
    전자 장치.
  11. 청구항 9에 있어서, 상기 타이밍 버퍼(400)는,
    단일 저장 영역을 포함하고,
    상기 제2 세트(232)는,
    상기 제1 클럭 레이트 또는 상기 제2 클럭 레이트에 따라 상기 제1 세트(231)에 의해 상기 단일 저장 영역 내에 저장되는 상기 이미지를 FIFO(first in first out)에 기반하여 상기 제1 클럭 레이트에 따라 스캔하도록 구성되며,
    상기 단일 저장 영역의 사이즈는,
    상기 제1 클럭 레이트와 상기 제2 클럭 레이트 사이의 차이에 기반하여 제공되는,
    전자 장치.
  12. 청구항 1에 있어서, 상기 디스플레이 구동 회로(220)는,
    스위치(500); 및
    타이밍 버퍼(400)를 더 포함하고,
    상기 디스플레이 구동 회로(220)는,
    상기 제1 모드 내에서, 상기 스위치(500)를 이용하여 상기 제1 세트(231)를 상기 제2 세트(232)와 직접적으로 연결하는 것에 기반하여, 상기 처리된 이미지를 상기 타이밍 버퍼(400)를 우회함으로써 상기 제1 세트(231)로부터 상기 제2 세트(232)로 제공하고,
    상기 제2 모드 내에서, 상기 스위치(500)를 이용하여 상기 제1 세트(231)를 상기 타이밍 버퍼(400)를 통해 상기 제2 세트(232)와 연결하는 것에 기반하여, 상기 처리된 이미지를 상기 제1 세트(231)로부터 상기 타이밍 버퍼(400)를 통해 상기 제2 세트(232)로 제공하도록, 구성되는,
    전자 장치.
  13. 청구항 12에 있어서, 상기 제1 세트(231)는,
    상기 제2 모드 내에서 상기 처리된 이미지를 상기 제2 클럭 레이트에 따라 상기 타이밍 버퍼(400) 내에 저장하도록 구성되고,
    상기 제2 세트(232)는,
    상기 제2 모드 내에서, 상기 타이밍 버퍼(400) 내에 저장된 상기 이미지를 상기 제1 클럭 레이트에 따라 스캔하도록 구성되는,
    전자 장치.
  14. 청구항 1에 있어서, 상기 제1 세트(231)는,
    상기 프로세서(210)로부터 제공되는 상기 이미지의 해상도, 밝기, 또는 사이즈를 조정함으로써 상기 이미지를 처리하고, 상기 처리된 이미지를 상기 제2 세트(232)에게 제공하도록 구성되고,
    상기 제2 세트(232)는,
    상기 처리된 이미지에 대응하는 전압 값들 또는 전류 값들을 획득하고, 상기 전압 값들 또는 상기 전류 값들을 나타내는 상기 신호들을 상기 디스플레이 패널(260)에게 제공하도록 구성되는,
    전자 장치.
  15. 청구항 1에 있어서, 상기 제1 세트(231)는,
    인터페이스(215)를 통해 상기 프로세서(210)와 연결된 인터페이스 컨트롤러(241) 및 상기 인터페이스 컨트롤러(241)와 작동적으로 결합된 이미지 처리 회로(242)를 포함하고,
    상기 제2 세트(232)는,
    타이밍 컨트롤러(251), 소스 드라이버(252), 발광 드라이버(254), 및 게이트 드라이버(253)를 포함하는,
    전자 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137055A (zh) * 2011-11-23 2013-06-05 群康科技(深圳)有限公司 时脉产生器以及使用其的显示装置
US20210049967A1 (en) * 2019-08-16 2021-02-18 Shanghai Tianma AM-OLED Co., Ltd. Driving method of a display panel, display driving device and electronic apparatus
KR20210101968A (ko) * 2020-02-11 2021-08-19 삼성전자주식회사 디스플레이 제어 방법 및 이를 지원하는 전자 장치
KR20220002776A (ko) * 2020-06-30 2022-01-07 삼성디스플레이 주식회사 표시 장치
KR20220036257A (ko) * 2020-09-15 2022-03-22 삼성전자주식회사 디스플레이 장치 및 그 제어 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137055A (zh) * 2011-11-23 2013-06-05 群康科技(深圳)有限公司 时脉产生器以及使用其的显示装置
US20210049967A1 (en) * 2019-08-16 2021-02-18 Shanghai Tianma AM-OLED Co., Ltd. Driving method of a display panel, display driving device and electronic apparatus
KR20210101968A (ko) * 2020-02-11 2021-08-19 삼성전자주식회사 디스플레이 제어 방법 및 이를 지원하는 전자 장치
KR20220002776A (ko) * 2020-06-30 2022-01-07 삼성디스플레이 주식회사 표시 장치
KR20220036257A (ko) * 2020-09-15 2022-03-22 삼성전자주식회사 디스플레이 장치 및 그 제어 방법

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