WO2024071083A1 - 回路基板 - Google Patents

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WO2024071083A1
WO2024071083A1 PCT/JP2023/034840 JP2023034840W WO2024071083A1 WO 2024071083 A1 WO2024071083 A1 WO 2024071083A1 JP 2023034840 W JP2023034840 W JP 2023034840W WO 2024071083 A1 WO2024071083 A1 WO 2024071083A1
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WO
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multilayer ceramic
ceramic capacitor
axis
dimension
circuit board
Prior art date
Application number
PCT/JP2023/034840
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English (en)
French (fr)
Inventor
城田歩
Original Assignee
太陽誘電株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components

Definitions

  • the present invention relates to a circuit board.
  • Patent Document 1 proposes a component structure aimed at achieving higher density mounting in order to mount more electronic components on a circuit board in a smaller area.
  • multilayer ceramic capacitors use ferroelectric ceramic materials, and when a voltage is applied to both ends of the material, a so-called electrostrictive phenomenon may occur.
  • the electrostrictive phenomenon is sometimes called a piezoelectric phenomenon, and may vibrate the printed wiring board on which the multilayer ceramic capacitor is mounted.
  • Patent Document 2 proposes an arrangement structure of multilayer ceramic capacitors on a circuit board in order to reduce noise caused by such electrostrictive phenomenon.
  • the unit arrangement structure of the multilayer ceramic capacitor adopted in Patent Document 2 to reduce noise (vibration) caused by electrostriction leaves room for improvement in terms of high-density mounting of the multilayer ceramic capacitor.
  • the unit arrangement structure disclosed in Patent Document 2 includes four multilayer ceramic capacitors, two of which are arranged so that their capacitor axes are aligned along a first axis. The other two multilayer ceramic capacitors are arranged so that their capacitor axes are aligned along a second axis that intersects with the first axis.
  • one unit arrangement structure is formed by four multilayer ceramic capacitors.
  • there are limitations on the arrangement of the multilayer ceramic capacitors in the unit arrangement structure there are limitations on the arrangement of the multilayer ceramic capacitors in the unit arrangement structure. For this reason, the structure disclosed in Patent Document 2 leaves room for improvement in terms of high-density mounting of the multilayer ceramic capacitor.
  • the objective of the present invention is to achieve high-density mounting of multilayer ceramic capacitors while reducing vibrations caused by electrostriction.
  • the circuit board includes a substrate, a first multilayer ceramic capacitor mounted on a mounting surface of the substrate, and a second multilayer ceramic capacitor mounted on the mounting surface of the substrate adjacent to the first multilayer ceramic capacitor, the dimension of the first multilayer ceramic capacitor in a first axis direction perpendicular to the mounting surface is 1.3 times or more the dimension of the second multilayer ceramic capacitor in a second axis direction perpendicular to the first axis, the dimension of the second multilayer ceramic capacitor in a first axis direction perpendicular to the mounting surface is 1.3 times or more the dimension of the second multilayer ceramic capacitor in a second axis direction perpendicular to the first axis, the distance between the first multilayer ceramic capacitor and the second multilayer ceramic capacitor is 1/2 or less the dimension of the first multilayer ceramic capacitor in the second axis direction, and the lamination direction of the internal electrodes provided in the ceramic body of the first multilayer ceramic capacitor is different from the lamination direction of the internal electrodes provided in the ceramic body of the second axis direction
  • the internal electrodes of the first multilayer ceramic capacitor can be stacked along the first axial direction so as to face each other in the first axial direction.
  • the internal electrodes of the second multilayer ceramic capacitor can be stacked along the second axial direction so as to face each other in the second axial direction.
  • the first multilayer ceramic capacitor and the second multilayer ceramic capacitor can be mounted on the board in parallel along the second axial direction.
  • the ceramic body of the first multilayer ceramic capacitor and the ceramic body of the second multilayer ceramic capacitor each have a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of end faces perpendicular to a third axis perpendicular to the first axis and the second axis
  • the first multilayer ceramic capacitor and the second multilayer ceramic capacitor each have a pair of external electrodes provided on at least the pair of end faces, and in at least one of the first multilayer ceramic capacitor and the second multilayer ceramic capacitor, the dimension of the external electrode on one of the end faces in the second axial direction can be smaller than the dimension of the ceramic body in the second axial direction.
  • the ceramic body of the second multilayer ceramic capacitor has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of end faces perpendicular to a third axis perpendicular to the first axis and the second axis
  • the second multilayer ceramic capacitor has external electrodes provided on the end faces, and the dimension of the external electrodes in the second multilayer ceramic capacitor in the direction along the second axis can be smaller than the dimension of the ceramic body in the second axial direction.
  • the total number of the first multilayer ceramic capacitors and the second multilayer ceramic capacitors mounted adjacent to each other on the mounting surface of the board is three or more, and the first multilayer ceramic capacitors and the second multilayer ceramic capacitors can be arranged alternately along the adjoining direction.
  • the dimension of the first multilayer ceramic capacitor in a first axis direction perpendicular to the mounting surface may be 1.5 times or more the dimension of the second multilayer ceramic capacitor in a second axis direction perpendicular to the first axis
  • the dimension of the second multilayer ceramic capacitor in a first axis direction perpendicular to the mounting surface may be 1.5 times or more the dimension of the second multilayer ceramic capacitor in a second axis direction perpendicular to the first axis.
  • the invention disclosed in this specification makes it possible to achieve high-density mounting of multilayer ceramic capacitors while reducing vibrations caused by electrostrictive phenomena.
  • FIG. 1 is a perspective view of a circuit board according to a first embodiment.
  • FIG. 2 is a perspective view of a first multilayer ceramic capacitor and a second multilayer ceramic capacitor used in the circuit board of the first embodiment.
  • 3A to 3D are four-sided views of the first and second multilayer ceramic capacitors used in the circuit board of the first embodiment, in which Fig. 3A is a plan view, Fig. 3B is a bottom view, Fig. 3C is a front view, and Fig. 3D is a rear view.
  • FIG. 4 is a cross section taken along line A1-A1 in FIG. 2 of the first multilayer ceramic capacitor used in the circuit board of the first embodiment.
  • FIG. 5A is a cross section of the first multilayer ceramic capacitor used in the circuit board of the first embodiment, taken along line A2-A2 in FIG. 2
  • FIG. 5B is a cross section of the first multilayer ceramic capacitor used in the circuit board of the first embodiment, taken along line A3-A3 in FIG. 2.
  • FIG. 6 is a cross section taken along line A1-A1 in FIG. 2 of the second multilayer ceramic capacitor used in the circuit board of the first embodiment.
  • 7A is a cross section of the second multilayer ceramic capacitor used in the circuit board of the first embodiment, taken along line A2-A2 in FIG. 2
  • FIG. 7B is a cross section of the second multilayer ceramic capacitor used in the circuit board of the first embodiment, taken along line A3-A3 in FIG. 2.
  • FIG. 8 is a perspective view of the circuit board according to the first embodiment, showing the first and second multilayer ceramic capacitors as a partial cross section taken along line A1-A1 in FIG.
  • FIG. 9 is a diagram showing an example of the placement interval between the first and second multilayer ceramic capacitors in the circuit board of the first embodiment.
  • FIG. 10 is a perspective view of a third multilayer ceramic capacitor and a fourth multilayer ceramic capacitor used in the circuit board of the second embodiment.
  • 11A to 11D are four-side views of a third multilayer ceramic capacitor and a fourth multilayer ceramic capacitor used in the circuit board of the second embodiment, in which Fig. 11A is a plan view, Fig. 11B is a bottom view, Fig. 11C is a front view, and Fig.
  • FIG. 11D is a rear view.
  • FIG. 12 is a cross-sectional view of a third multilayer ceramic capacitor used in the circuit board of the second embodiment, taken along a plane parallel to the XY plane.
  • FIG. 13 is a perspective view of the circuit board according to the second embodiment, showing the third and fourth multilayer ceramic capacitors as a partial cross section taken along line B1-B1 in FIG.
  • FIG. 14 is a perspective view of a circuit board according to a third embodiment, showing a first multilayer ceramic capacitor and two second multilayer ceramic capacitors in partial cross section.
  • FIG. 15 is a perspective view of a circuit board according to the fourth embodiment, showing a third multilayer ceramic capacitor and two fourth multilayer ceramic capacitors in partial cross section.
  • FIG. 12 is a cross-sectional view of a third multilayer ceramic capacitor used in the circuit board of the second embodiment, taken along a plane parallel to the XY plane.
  • FIG. 13 is a perspective view of the circuit board according to the second embodiment, showing the third and
  • FIG. 16 is a perspective view of a circuit board of a first comparative example, showing two first multilayer ceramic capacitors in partial cross section.
  • FIG. 17 is a perspective view of a circuit board of a second comparative example, showing two second multilayer ceramic capacitors in partial cross section.
  • the circuit boards 100 and 200 will be described below with reference to the attached drawings.
  • the dimensions, ratios, etc. of each part may not be illustrated to be exactly the same as the actual ones.
  • some details may be omitted or components themselves may be omitted in some drawings.
  • the drawings show X-axis, Y-axis, and Z-axis which are mutually orthogonal as appropriate.
  • the X-axis, Y-axis, and Z-axis define a fixed coordinate system fixed with respect to the circuit boards 100 and 200.
  • the Z-axis direction corresponds to the first axis direction
  • the Y-axis direction corresponds to the second axis direction
  • the X-axis direction corresponds to the third axis direction.
  • Fig. 1 is a perspective view of the circuit board 100 according to the first embodiment.
  • the circuit board 100 includes a printed wiring board 1 as a substrate, a first multilayer ceramic capacitor 10, and a second multilayer ceramic capacitor 30.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are mounted on the mounting surface 1a of the printed wiring board 1 by being fixed to lands 2 provided on the printed wiring board 1 with solder 3.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are mounted on the mounting surface 1a in parallel along the Y-axis direction.
  • Fig. 2 is a perspective view of the first multilayer ceramic capacitor 10.
  • Fig. 3(A) is a plan view of the first multilayer ceramic capacitor 10
  • Fig. 3(B) is a bottom view of the first multilayer ceramic capacitor 10.
  • Fig. 3(C) is a front view of the first multilayer ceramic capacitor 10
  • Fig. 3(D) is a rear view of the first multilayer ceramic capacitor 10. Note that since the external shape of the first multilayer ceramic capacitor 10 and the external shape of the second multilayer ceramic capacitor are generally the same, Fig. 2 and Fig. 3(A) to Fig. 3(D) show reference numbers indicating the components of both.
  • the first multilayer ceramic capacitor 10 comprises a ceramic body 11, a first external electrode 14, and a second external electrode 15.
  • the ceramic body 11 is configured as a hexahedron having first and second main surfaces M11, M12 perpendicular to the Z axis, first and second end faces E11, E12 perpendicular to the X axis, and first and second side faces S11, S12 perpendicular to the Y axis.
  • hexahedron refers to any shape that is substantially hexahedral, and for example, the ridges connecting the faces of the ceramic body 11 may be rounded.
  • the main surfaces M11, M12, end surfaces E11, E12, and side surfaces S11, S12 of the ceramic body 11 are all configured as flat surfaces.
  • the flat surfaces do not have to be strictly planar as long as they are recognized as flat when viewed overall, and include, for example, surfaces with minute irregularities on the surface or gently curved shapes that exist within a specified range.
  • the first multilayer ceramic capacitor 10 is a tall type in which the dimension T10 in the Z-axis direction is 1.3 times or more larger than the dimension W10 in the Y-axis direction.
  • the dimension T10 which corresponds to the height, is made larger to increase the capacitance. This allows the first multilayer ceramic capacitor 10 to be mounted in a mounting space that is limited in the Y-axis direction. It is desirable to set the dimension T10 in the Z-axis direction to 1.5 times or more larger than the dimension W10 in the Y-axis direction. This allows the first multilayer ceramic capacitor 10 to have an even larger capacitance.
  • the dimension of the ceramic body 11 in the X-axis direction only needs to be larger than the dimension in the Y-axis direction, and may be smaller than the dimension in the Z-axis direction.
  • the dimensions of the ceramic body 11 in the three axial directions can be determined arbitrarily within a range that satisfies the above conditions.
  • the X-axis dimension L10 can be 0.2 mm or more and 1.2 mm or less
  • the Y-axis dimension W10 can be 0.1 mm or more and 0.7 mm or less
  • the Z-axis dimension T10 can be 0.15 mm or more and 1.0 mm or less.
  • Dimensions T10, W10, and L10 are all the maximum dimensions of the first multilayer ceramic capacitor 10 in each direction.
  • the first external electrode 14 has a first surface portion 14a covering the end face E11 of the ceramic body 11.
  • the external electrode 14 has a second surface portion 14b extending from the first surface portion 14a to the side surface S11, and a third surface portion 14c extending to the side surface S12.
  • the external electrode 14 has a fourth surface portion 14d extending from the first surface portion 14a to the main surface M11, and a fifth surface portion 14e extending to the main surface M12.
  • the second external electrode 15 has a first surface portion 15a covering the end face E12 of the ceramic body 11.
  • the external electrode 15 has a second surface portion 15b extending from the first surface portion 15a to the side surface S11, and a third surface portion 15c extending to the side surface S12.
  • the external electrode 15 has a fourth surface portion 15d extending from the first surface portion 15a to the main surface M11, and a fifth surface portion 15e extending to the main surface M12.
  • the second surface portions 14b, 15b, the third surface portions 14c, 15c, the fourth surface portions 14d, 15d, and the fifth surface portions 14e, 15e correspond to the extension portions.
  • the cross sections of the external electrodes 14 and 15 parallel to the X-Z plane and the cross sections parallel to the X-Y plane are both U-shaped.
  • the shapes of the external electrodes 14 and 15 are not limited to the examples shown in the drawings.
  • the external electrodes 14, 15 contain a metal material as a main component.
  • metal materials constituting the external electrodes 14, 15 include copper (Cu), nickel (Ni), tin (Sn), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), and alloys of these.
  • the main component refers to the component with the highest content.
  • Fig. 4 is a cross section of the first multilayer ceramic capacitor 10 taken along line A1-A1 in Fig. 2.
  • Fig. 5(A) is a cross section of the first multilayer ceramic capacitor 10 taken along line A2-A2 in Fig. 2.
  • Fig. 5(B) is a cross section of the first multilayer ceramic capacitor 10 taken along line A3-A3 in Fig. 2.
  • the ceramic body 11 has a laminated portion 20 and a pair of margin portions 18.
  • the laminated portion 20 has a capacitance forming portion 16 and a pair of cover portions 17.
  • the capacitance forming portion 16 includes a plurality of first and second internal electrodes 12, 13 that are laminated alternately with a plurality of ceramic layers 19 along the Z-axis direction.
  • the internal electrodes 12, 13 and the ceramic layers 19 are each configured in a sheet shape extending along the X-Y plane. Note that the number of layers of the first and second internal electrodes 12, 13 in each figure does not represent the actual number of layers.
  • the internal electrodes 12, 13 are alternately arranged along the Z-axis direction so as to face each other in the Z-axis direction.
  • the internal electrodes 12, 13 face each other in the Z-axis direction in the central facing region in the X-axis and Y-axis directions.
  • the first internal electrode 12 corresponds to the first group, is drawn from the facing region to one end face E11, and is connected to the first external electrode 14.
  • the second internal electrode 13 corresponds to the second group, is drawn from the facing region to the other end face E12, and is connected to the second external electrode 15.
  • the internal electrodes 12, 13 contain a metal material as a main component.
  • a metal material include nickel (Ni), as well as copper (Cu), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), and alloys of these metals.
  • a dielectric ceramic having a high dielectric constant is used in order to increase the electrostatic capacitance of each ceramic layer 19 between the internal electrodes 12, 13.
  • the dielectric ceramic having a high dielectric constant include materials having a perovskite structure containing barium (Ba) and titanium (Ti), such as barium titanate (BaTiO 3 ).
  • the dielectric ceramics may also be a composition such as strontium titanate ( SrTiO3 ), calcium titanate ( CaTiO3 ), magnesium titanate ( MgTiO3 ), calcium zirconate (CaZrO3), calcium titanate zirconate (Ca(Zr,Ti) O3 ), barium calcium titanate zirconate ((Ba,Ca)(Zr,Ti) O3 ), barium zirconate ( BaZrO3 ), titanium oxide ( TiO2 ), etc.
  • strontium titanate SrTiO3
  • CaTiO3 calcium titanate
  • MgTiO3 magnesium titanate
  • CaZrO3 calcium zirconate
  • Ca(Zr,Ti) O3 calcium titanate zirconate
  • BaZrO3 barium calcium titanate zirconate
  • TiO2 titanium oxide
  • the pair of cover parts 17 cover the capacitance forming part 16 from both sides in the Z-axis direction, which is the stacking direction.
  • the cover part 17 is sometimes called a protective layer in the height direction.
  • the cover part 17 is composed of, for example, a laminate of ceramic sheets extending along the XY plane. From the viewpoint of suppressing internal stress, etc., it is preferable that the dielectric ceramic that composes the cover part 17 has the same composition as the ceramic layer 19.
  • the pair of margin portions 18 are formed along the Z-axis direction and cover the laminated portion 20 from the Y-axis direction.
  • the margin portions 18 are sometimes referred to as width-wise protective layers.
  • the margin portions 18 are attached to the surfaces of the laminated portion 20 perpendicular to the Y-axis.
  • the margin portions 18 are formed from ceramic sheets and configured in a sheet shape extending along the X-Z plane. From the standpoint of suppressing internal stress, etc., it is preferable that the dielectric ceramics that constitute the margin portions 18 have the same composition as the ceramic layers 19.
  • the second multilayer ceramic capacitor 30, like the first multilayer ceramic capacitor 10, comprises a ceramic body 31, a first external electrode 34, and a second external electrode 35.
  • the ceramic body 31 is configured as a hexahedron having first and second main surfaces M31, M32 perpendicular to the Z axis, first and second end faces E31, E32 perpendicular to the X axis, and first and second side faces S31, S32 perpendicular to the Y axis.
  • the "hexahedron" may be substantially hexahedral, and for example, the ridges connecting the faces of the ceramic body 31 may be rounded.
  • the second surface portions 34b, 35b, the third surface portions 34c, 35c, the fourth surface portions 34d, 35d, and the fifth surface portions 34e, 35e correspond to extension portions.
  • the X-axis dimension L30, the Y-axis dimension W30, and the Z-axis dimension T30 can be set in the same manner as the dimensions T10, W10, and L10 of the first multilayer ceramic capacitor 10.
  • the external shape and dimensions of the second multilayer ceramic capacitor 30 are not required to completely match the external shape and dimensions of the first multilayer ceramic capacitor 10, and the two may be different.
  • Fig. 6 is a cross section of the second multilayer ceramic capacitor 30 taken along line A1-A1 in Fig. 2.
  • Fig. 7(A) is a cross section of the second multilayer ceramic capacitor 30 taken along line A2-A2 in Fig. 2
  • Fig. 7(B) is a cross section of the second multilayer ceramic capacitor 30 used in the circuit board of the second embodiment taken along line A3-A3 in Fig. 2.
  • the ceramic body 31 has a laminated portion 36 and a pair of cover portions 37.
  • the laminated portion 36 has a capacitance forming portion 40 and a pair of margin portions 38.
  • the capacitance forming portion 40 includes a plurality of first and second internal electrodes 32, 33 that are alternately laminated with a plurality of ceramic layers 39 along the Y-axis direction.
  • the internal electrodes 32, 33 and the ceramic layers 39 are each configured in a sheet shape extending along the X-Z plane.
  • the internal electrodes 32, 33 are laminated along the Y-axis direction and face each other in a direction parallel to the mounting surface 1a, so that the bonding area between each first internal electrode 32 and the first external electrode 34 and the bonding area between each second internal electrode 33 and the second external electrode 35 can be made large. This suppresses a decrease in capacitance due to poor contact, so-called capacitance loss. Note that the number of layers of the first and second internal electrodes 32, 33 in each figure does not represent the actual number of layers.
  • the internal electrodes 32, 33 are alternately arranged along the Y-axis direction so as to face each other in the Y-axis direction.
  • the internal electrodes 32, 33 face each other in the Y-axis direction in the central facing region in the X-axis and Z-axis directions.
  • the first internal electrode 32 corresponds to the first group, is drawn from the facing region to one end face E31, and is connected to the first external electrode 34.
  • the second internal electrode 33 corresponds to the second group, is drawn from the facing region to the other end face E32, and is connected to the second external electrode 35.
  • the internal electrodes 32, 33 only need to have a different stacking direction when compared to the internal electrodes 12, 13 of the first multilayer ceramic capacitor 10.
  • the internal electrodes 32, 33 contain a metal material as a main component.
  • a metal material include nickel (Ni), as well as copper (Cu), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), and alloys of these.
  • a dielectric ceramic having a high dielectric constant is used in order to increase the electrostatic capacitance of each ceramic layer 39 between the internal electrodes 32, 33.
  • a dielectric ceramic having a high dielectric constant is a material having a perovskite structure containing barium (Ba) and titanium (Ti), such as barium titanate (BaTiO 3 ).
  • the dielectric ceramics may also be a composition such as strontium titanate ( SrTiO3 ), calcium titanate ( CaTiO3 ), magnesium titanate ( MgTiO3 ), calcium zirconate (CaZrO3), calcium titanate zirconate (Ca(Zr,Ti) O3 ), barium calcium titanate zirconate ((Ba,Ca)(Zr,Ti) O3 ), barium zirconate ( BaZrO3 ), titanium oxide ( TiO2 ), etc.
  • strontium titanate SrTiO3
  • CaTiO3 calcium titanate
  • MgTiO3 magnesium titanate
  • CaZrO3 calcium zirconate
  • Ca(Zr,Ti) O3 calcium titanate zirconate
  • BaZrO3 barium calcium titanate zirconate
  • TiO2 titanium oxide
  • the pair of cover parts 37 are formed along the Y-axis direction and cover the laminate part 36 from the Z-axis direction.
  • the cover parts 37 are sometimes referred to as a protective layer in the height direction.
  • the cover parts 37 are attached to the surface of the laminate part 36 perpendicular to the Z-axis.
  • the cover parts 37 are composed of, for example, a laminate of ceramic sheets extending along the X-Y plane. From the viewpoint of suppressing internal stress, etc., it is preferable that the dielectric ceramics constituting the cover parts 37 have the same composition as the ceramic layer 39.
  • the pair of margin portions 38 are formed along the Z-axis direction and cover the capacitance forming portion 40 from the Y-axis direction.
  • the margin portions 38 are sometimes referred to as width-wise protective layers.
  • the margin portions 38 are formed, for example, from a ceramic sheet and configured in a sheet shape extending along the X-Z plane. From the standpoint of suppressing internal stress, it is preferable that the dielectric ceramic that constitutes the margin portions 38 has the same composition as the ceramic layer 39.
  • Fig. 8 is a perspective view of the circuit board 100 showing the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 as a partial cross section taken along line A1-A1 in Fig. 2.
  • Fig. 9 is a view showing an example of the installation interval between the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30.
  • the lamination direction of the internal electrodes 12, 13 provided in the ceramic body 11 of the first multilayer ceramic capacitor 10 is different from the lamination direction of the internal electrodes 32, 33 provided in the ceramic body 31 of the second multilayer ceramic capacitor 30.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are mounted on the mounting surface 1a of the printed wiring board 1 in parallel along the Y-axis direction.
  • the reason why multilayer ceramic capacitors with different internal electrode lamination directions are arranged in parallel and adjacent to each other in this way is as follows.
  • the electrostrictive direction in the first multilayer ceramic capacitor 10 is the direction of the arrow 101 in FIG. 8.
  • the electrostrictive direction in the second multilayer ceramic capacitor 30 is the direction of the arrow 102 in FIG. 8.
  • the electrostrictive direction in each multilayer ceramic capacitor is roughly the same as the lamination direction of the internal electrodes.
  • vibration sound
  • FIG. 8 the vibration occurring in the circuit board 100 is shown typically by the arrow 103. It is considered that the magnitude of this vibration is reduced by the mutual influence of the electrostrictive phenomenon in the first multilayer ceramic capacitor 10 and the electrostrictive phenomenon in the second multilayer ceramic capacitor 30.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are arranged adjacent to each other because it is considered that the vibration in the circuit board 100 is reduced. Specific effects will be described later in the examples described together with the comparative examples.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are mounted with a gap S therebetween.
  • the gap S is the gap between one side surface of the first multilayer ceramic capacitor 10 and one side surface of the second multilayer ceramic capacitor 30 facing the side surface.
  • the distance between the first side surface S11 of the first multilayer ceramic capacitor 10 and the second side surface S32 of the second multilayer ceramic capacitor 30 is the gap S.
  • the dimension in the Y-axis direction of the ceramic body 11 in the first multilayer ceramic capacitor 10 is WBS .
  • the dimension in the Y-axis direction of the ceramic body 31 in the second multilayer ceramic capacitor 30 is also WBS .
  • the gap S is set to 1/2 or less of the dimension WBS from the viewpoint of mounting the multilayer ceramic capacitors at a high density.
  • the gap S is desirably set to 1/5 or less of the dimension WBS from the viewpoint of preventing contact between components due to inclination of the components when mounting the multilayer ceramic capacitors on the mounting surface 1a of the printed wiring board 1.
  • Such spacing S can be set to, for example, approximately 0.05 mm, 0.1 mm, or 0.2 mm depending on the size of the multilayer ceramic capacitor.
  • the Y-axis dimension WBS of the first multilayer ceramic capacitor 10 and the Y-axis dimension WBS of the second multilayer ceramic capacitor 30 are set to the same value, but if the Y-axis dimensions of the two are different, the interval S may be set to be 1 ⁇ 5 or more and 1 ⁇ 2 or less of the Y-axis dimension of either multilayer ceramic capacitor. In this case, by adopting the Y-axis dimension of the multilayer ceramic capacitor with the smaller Y-axis dimension, higher density mounting can be achieved on the circuit board 100.
  • the Y-axis dimension of the ceramic body is used as the standard for setting the spacing S, but the Y-axis dimension W10 of the first multilayer ceramic capacitor 10 or the Y-axis dimension W30 of the second multilayer ceramic capacitor 30 may also be used as the standard.
  • the spacing S may be the distance between one external electrode of the first multilayer ceramic capacitor 10 and the external electrode of the second multilayer ceramic capacitor 30 that faces this external electrode.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are mounted on the mounting surface 1a of the printed wiring board 1 in parallel along the Y-axis direction.
  • the center point of the first multilayer ceramic capacitor 10 in the X-axis direction and the center point of the second multilayer ceramic capacitor 30 in the X-axis direction are located on the same straight line extending along the Y-axis direction.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 may be arranged slightly offset from each other along the X-axis direction.
  • a circuit board 200 of the second embodiment includes a third multilayer ceramic capacitor 50 and a fourth multilayer ceramic capacitor 70 instead of the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 of the first embodiment. That is, in the second embodiment, the third multilayer ceramic capacitor 50 corresponds to the first multilayer ceramic capacitor 10. Also, the fourth multilayer ceramic capacitor 70 corresponds to the second multilayer ceramic capacitor 30.
  • FIG. 10 is a perspective view of the third multilayer ceramic capacitor 50 used in the circuit board of the second embodiment.
  • FIG. 11(A) is a plan view of the third multilayer ceramic capacitor 50
  • FIG. 11(B) is a bottom view of the third multilayer ceramic capacitor 50.
  • FIG. 11(C) is a front view of the third multilayer ceramic capacitor 50
  • FIG. 11(D) is a rear view of the third multilayer ceramic capacitor 50. Note that since the external shape of the third multilayer ceramic capacitor 50 and the external shape of the fourth multilayer ceramic capacitor 70 are generally the same, reference numbers indicating the components of both are shown in FIG. 10 and FIGS. 11(A) to 11(D).
  • the third multilayer ceramic capacitor 50 includes a ceramic body 51, a first external electrode 54, and a second external electrode 55, similar to the first multilayer ceramic capacitor 10.
  • the ceramic body 51 is configured as a hexahedron having first and second main surfaces M51, M52 perpendicular to the Z axis, first and second end faces E51, E52 perpendicular to the X axis, and first and second side faces S51, S52 perpendicular to the Y axis.
  • the "hexahedron" may be substantially hexahedral, and for example, the ridges connecting the faces of the ceramic body 51 may be rounded.
  • the third multilayer ceramic capacitor 50 share the same characteristics as the components of the first multilayer ceramic capacitor 10 with the same names, so detailed descriptions of them will be omitted here.
  • the first external electrode 54 and the second external electrode 55 of the third multilayer ceramic capacitor 50 differ from the first external electrode 14 and the second external electrode 15 of the first multilayer ceramic capacitor 10 in the following points.
  • the first external electrode 14 in the first multilayer ceramic capacitor 10 has a first surface portion 14a, a second surface portion 14b, a third surface portion 14c, a fourth surface portion 14d, and a fifth surface portion 14e.
  • the first external electrode 54 in the third multilayer ceramic capacitor 50 has only a first surface portion 54a, a fourth surface portion 54d, and a fifth surface portion 54e. In other words, it does not have portions corresponding to the second surface portion 14b and the third surface portion 14c in the first multilayer ceramic capacitor 10.
  • the second external electrode 55 in the third multilayer ceramic capacitor 50 similarly has only a first surface portion 55a, a fourth surface portion 55d, and a fifth surface portion 55e. In other words, it does not have portions corresponding to the second surface portion 35b and the third surface portion 35c in the first multilayer ceramic capacitor 10.
  • the fourth surface portion 54d, 55d and the fifth surface portion 54e, 55e correspond to the extension portion.
  • the X-axis dimension L50, Y-axis dimension W50, and Z-axis dimension T50 of the third multilayer ceramic capacitor 50 can be set to the same dimensions T10, W10, and L10 of the first multilayer ceramic capacitor 10.
  • the Y-axis direction dimension Wee of the first external electrode 54 and the second external electrode 55 is smaller than the Y-axis direction dimension W50 of the ceramic body 51. Therefore, the Y-axis direction dimension W50 of the third multilayer ceramic capacitor 50 matches the Y-axis direction dimension of the ceramic body 51. In this way, since the Y-axis direction dimension W50 of the third multilayer ceramic capacitor 50 of this embodiment is narrow, it can be placed close to adjacent electronic components, making it easier to achieve high-density mounting.
  • the internal structure of the third multilayer ceramic capacitor 50 is generally the same as that of the first multilayer ceramic capacitor 10, and therefore a detailed description thereof will be omitted here.
  • the internal electrode 52 has a narrow width portion 52a formed at the connection portion with the first external electrode 54.
  • a similar narrow width portion is also formed in the internal electrode connected to the second external electrode 55.
  • the fourth multilayer ceramic capacitor 70 like the third multilayer ceramic capacitor 50, includes a ceramic body 71, a first external electrode 74, and a second external electrode 75.
  • the ceramic body 71 is configured as a hexahedron having first and second main surfaces M71, M72 perpendicular to the Z axis, first and second end faces E71, E72 perpendicular to the X axis, and first and second side faces S71, S72 perpendicular to the Y axis.
  • the "hexahedron" may be substantially hexahedral, and for example, the ridges connecting the faces of the ceramic body 71 may be rounded.
  • the first external electrode 74 of the fourth multilayer ceramic capacitor 70 is also the same as the third multilayer ceramic capacitor 50 in that it only has a first surface portion 74a, a fourth surface portion 74d, and a fifth surface portion 74e.
  • the second external electrode 75 of the fourth multilayer ceramic capacitor 70 is also the same as the third multilayer ceramic capacitor 50 in that it only has a first surface portion 75a, a fourth surface portion 75d, and a fifth surface portion 75e.
  • the fourth surface portion 74d, 75d and the fifth surface portion 74e, 75e are also common to the third multilayer ceramic capacitor 50 in that they correspond to extension portions.
  • the X-axis dimension L70, Y-axis dimension W70, and Z-axis dimension T70 of the fourth multilayer ceramic capacitor 70 can be set to the same dimensions T50, W50, and L50 of the third multilayer ceramic capacitor 50.
  • the external shape and dimensions of the fourth multilayer ceramic capacitor 70 are not required to completely match the external shape and dimensions of the third multilayer ceramic capacitor 50, and the two may be different.
  • the Y-axis dimension Wee of the first external electrode 74 and the second external electrode 75 is smaller than the Y-axis dimension W70 of the ceramic body 71.
  • the fourth multilayer ceramic capacitor 70 is also common to the third multilayer ceramic capacitor 50.
  • the internal structure of the fourth multilayer ceramic capacitor 70 is generally the same as the internal structure of the second multilayer ceramic capacitor 30 (see FIGS. 7A and 7B, etc.), so a detailed description thereof will be omitted here.
  • the internal electrodes of the fourth multilayer ceramic capacitor 70 only need to have a different lamination direction when compared to the internal electrodes of the third multilayer ceramic capacitor 50.
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 on the circuit board 200 will be described with reference to Fig. 13.
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 are mounted on the mounting surface 1a of the printed wiring board 1 in parallel along the Y-axis direction, similar to the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 of the first embodiment.
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 are also mounted with a gap S (see Fig. 9) between them, which is common to the first embodiment.
  • the second embodiment can achieve high-density mounting of multilayer ceramic capacitors while reducing vibrations caused by electrostriction.
  • first multilayer ceramic capacitor 10 and two second multilayer ceramic capacitors 30 are alternately arranged along the Y-axis direction as shown in Fig. 14.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are the same as those in the first embodiment, and therefore detailed description thereof will be omitted here.
  • the distance between the second multilayer ceramic capacitor 30 and the first multilayer ceramic capacitor 10 on the one hand, and the distance between the second multilayer ceramic capacitor 30 and the first multilayer ceramic capacitor 10 on the other hand, can both be set to the same distance S as in the first embodiment. However, the two distances may be set to different values.
  • two second multilayer ceramic capacitors 30 are provided.
  • the internal electrodes 32, 33 of the second multilayer ceramic capacitor 30 are stacked along the Y-axis direction and face each other in a direction perpendicular to the mounting surface 1a. This makes it easier to suppress capacitance loss due to poor contact, that is, capacitance loss.
  • capacitance loss is also easier to suppress in the circuit board 300 as a whole.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 may be arranged in an interchangeable manner.
  • two first multilayer ceramic capacitors 10 and one second multilayer ceramic capacitor 30 may be arranged alternately along the Y-axis direction.
  • one third multilayer ceramic capacitor 50 and two fourth multilayer ceramic capacitors 70 are alternately arranged along the Y-axis direction as shown in Fig. 15.
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 are the same as those in the second embodiment, and therefore detailed description thereof will be omitted here.
  • the distance between the fourth multilayer ceramic capacitor 70 and the third multilayer ceramic capacitor 50 on one side, and the distance between the fourth multilayer ceramic capacitor 70 and the third multilayer ceramic capacitor 50 on the other side, can both be set to the same value as the distance S in the first embodiment. However, the two distances may be set to different values.
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 as in the fourth embodiment, it is possible to prevent short circuits when high-density mounting is performed with a narrow distance between the multilayer ceramic capacitors. This is because, as in the second embodiment, there are no extensions on the opposing surfaces, so that contact between the external electrodes is suppressed.
  • the corresponding multilayer ceramic capacitors are structured without extensions, but if at least one of the adjacent multilayer ceramic capacitors is structured without an extension, the effect of preventing short circuits can be obtained.
  • two fourth multilayer ceramic capacitors 70 are provided.
  • the internal electrodes (without reference numbers) of the fourth multilayer ceramic capacitor 70 are stacked along the Y-axis direction and face each other in a direction perpendicular to the mounting surface 1a. This makes it easier to suppress capacitance loss due to poor contact, that is, capacitance loss.
  • capacitance loss is also easier to suppress in the circuit board 400 as a whole.
  • the width of the first external electrode 74 and the second external electrode 75 is narrower than the ceramic body 71, but the bonding area of the internal electrodes to such external electrodes can be made wider, which is effective in suppressing capacitance loss.
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 may be arranged in an interchangeable manner.
  • two third multilayer ceramic capacitors 50 and one fourth multilayer ceramic capacitor 70 may be arranged alternately along the Y-axis direction.
  • the first multilayer ceramic capacitor 10 had an X-axis dimension L10 of 1.0 mm, a Y-axis dimension W10 of 0.5 mm, and a Z-axis dimension T10 of 0.8 mm.
  • the Z-axis dimension T10 was 1.6 times the Y-axis dimension W10.
  • the thickness (Z-axis dimension) of one cover portion 17 and the thickness (Y-axis dimension) of one margin portion 18 were both 25 ⁇ m.
  • the thickness of each of the ceramic layers 19 was 0.5 ⁇ m.
  • the thickness of each of the first internal electrode 12 and second internal electrode 13 was 0.5 ⁇ m, and the number of layers was 750.
  • the second multilayer ceramic capacitor 30 in the first embodiment has an X-axis dimension L30 of 1.0 mm, a Y-axis dimension W30 of 0.5 mm, and a Z-axis dimension T30 of 0.8 mm.
  • the Z-axis dimension T30 is also 1.6 times the Y-axis dimension W30.
  • the thickness (Z-axis dimension) of one cover portion 37 and the thickness (Y-axis dimension) of one margin portion 38 are both 25 ⁇ m.
  • the thickness of each of the ceramic layers 39 is 0.5 ⁇ m.
  • the thickness of each of the first internal electrode 32 and the second internal electrode 33 is 0.5 ⁇ m, and the number of layers is 450.
  • the distance S (see Figure 9) between the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 was set to 0.2 mm.
  • the Z-axis dimension T10 (T30) is 1.3 times or more, and even 1.5 times or more, the Y-axis dimension W10 (W30). Multilayer ceramic capacitors with such dimensions can be suitably used for high-density circuit boards.
  • a circuit board 110 of the first comparative example will be described with reference to Fig. 16.
  • two first multilayer ceramic capacitors 10 are arranged along the Y-axis direction. That is, in the first comparative example, the first multilayer ceramic capacitor 10 is arranged in place of the second multilayer ceramic capacitor 30 in the first embodiment.
  • circuit board 120 of a second comparative example will be described with reference to Fig. 17.
  • two second multilayer ceramic capacitors 30 are arranged along the Y-axis direction. That is, in the second comparative example, the second multilayer ceramic capacitor 30 is arranged in place of the first multilayer ceramic capacitor 10 in the first embodiment.
  • the sound volume of the circuit boards 100, 110, and 120 was measured under the following conditions.
  • the measurements were carried out individually in a soundproof, anechoic chamber (manufactured by Yokohama Sound Environment Systems) using a Brüel & Kj ⁇ r Japan TYPE e-3560-B130.
  • the sound volume exceeded the allowable level of 25 dB for acoustic noise, exceeding 30 dB. This is believed to be because the electrostriction phenomenon in each multilayer ceramic capacitor occurred in the same direction in multiple adjacent multilayer ceramic capacitors, generating large vibrations.
  • the electrostrictive direction of one first multilayer ceramic capacitor 10 indicated by arrow 111 coincides with the electrostrictive direction of the other first multilayer ceramic capacitor 10 indicated by arrow 112.
  • the vibration generated in the circuit board 110 indicated by arrow 113 is amplified, and a large vibration (sound) is measured.
  • the electrostrictive direction of one second multilayer ceramic capacitor 30 indicated by arrow 121 coincides with the electrostrictive direction of the other second multilayer ceramic capacitor 30 indicated by arrow 122.
  • the vibration generated in the circuit board 110 indicated by arrow 123 is amplified, and a large vibration (sound) is measured.
  • the first comparative example all samples were found to have a volume at least 5 dB louder than the samples in the second comparative example. This is believed to be because in the first comparative example, the opposing direction (stacking direction) of the internal electrodes 12, 13, in which electrostriction occurs more significantly, is perpendicular to the mounting surface 1a. In other words, because the direction of the electrostriction phenomenon is perpendicular to the mounting surface 1a, it is believed that the vibration caused by the electrostriction phenomenon is easily transmitted to the printed wiring board 1, resulting in larger vibrations.
  • the dimensions of each part of the circuit board 200 of the second embodiment are set to the same values as in the first example. That is, the specifications of the third multilayer ceramic capacitor 50 are made to match the values of the first multilayer ceramic capacitor 10 of the first example, and the specifications of the fourth multilayer ceramic capacitor 70 are made to match the values of the second multilayer ceramic capacitor 30 of the first example.
  • the distance S (see FIG. 9) between the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 is also set to 0.2 mm.
  • the use of the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 as in the second embodiment makes it possible to prevent short circuits when high-density mounting is performed with a narrow distance between the multilayer ceramic capacitors. This is because the absence of extensions on the opposing surfaces prevents the external electrodes from coming into contact with each other.
  • the corresponding multilayer ceramic capacitors are structured without extensions, but the effect of preventing short circuits can be achieved if at least one of the adjacent multilayer ceramic capacitors is structured without an extension.
  • circuit board 300 of the third example Next, a circuit board 300 of the third example will be described.
  • the dimensions of each part of the circuit board 300 of the third embodiment are set to the same values as in the first example. That is, the specifications of the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are the same as in the first example.
  • the spacing between each multilayer ceramic capacitor is the same as the spacing S in the first example.
  • the sound volume was measured for 100 samples under the same conditions as in the first embodiment.
  • the sound volume indicated by arrow 303 in this circuit board 300 was smaller than the sound volume in the first and second embodiments. This is thought to be because electrostriction occurred in different directions between adjacent multilayer ceramic capacitors, and the vibrations were offset, suppressing the generation of vibrations in the circuit board 300 as a whole.
  • circuit board 400 of a fourth example Next, a circuit board 400 of a fourth example will be described.
  • the dimensions of each part of the circuit board 400 of the fourth embodiment are set to the same values as in the second example. That is, the specifications of the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 are the same as in the second example.
  • the spacing between each multilayer ceramic capacitor is the same as the spacing S in the second example.
  • the sound volume indicated by arrow 403 in this circuit board 400 was smaller than the sound volume in the first and second embodiments. This is thought to be because electrostriction occurred in different directions between adjacent multilayer ceramic capacitors, and the vibrations were offset, suppressing the generation of vibrations in the circuit board 400 as a whole.
  • the first multilayer ceramic capacitor 10 had an X-axis dimension L10 of 1.0 mm, a Y-axis dimension W10 of 0.5 mm, and a Z-axis dimension T10 of 0.65 mm.
  • the Z-axis dimension T10 was 1.3 times the Y-axis dimension W10.
  • the thickness (Z-axis dimension) of one cover portion 17 and the thickness (Y-axis dimension) of one margin portion 18 were both 25 ⁇ m.
  • the thickness of each of the ceramic layers 19 was 0.5 ⁇ m.
  • the thickness of each of the first internal electrode 12 and second internal electrode 13 was 0.5 ⁇ m, and the number of layers was 600.
  • the second multilayer ceramic capacitor 30 in the first embodiment has an X-axis dimension L30 of 1.0 mm, a Y-axis dimension W30 of 0.5 mm, and a Z-axis dimension T30 of 0.65 mm.
  • the Z-axis dimension T30 is also 1.3 times the Y-axis dimension W30.
  • These dimensions match those of the first multilayer ceramic capacitor 10.
  • the thickness (Z-axis dimension) of one cover portion 37 and the thickness (Y-axis dimension) of one margin portion 38 are both 25 ⁇ m.
  • the thickness of each of the ceramic layers 39 is 0.5 ⁇ m.
  • the thickness of each of the first internal electrode 32 and the second internal electrode 33 is 0.5 ⁇ m, and the number of layers is 450.
  • the distance S (see Figure 9) between the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 was set to 0.2 mm.
  • the Z-axis dimension T10 (T30) of both the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 is 1.3 times or more, and even 1.5 times or more, the Y-axis dimension W10 (W30). Multilayer ceramic capacitors with such dimensions can be suitably used for high-density circuit boards.
  • the Z-axis dimension of adjacent multilayer ceramic capacitors mounted on the mounting surface of a substrate is at least 1.3 times the Y-axis dimension.
  • the lamination directions of the internal electrodes of adjacent multilayer ceramic capacitors are different. This makes it possible to achieve high-density mounting of multilayer ceramic capacitors while reducing vibrations caused by electrostriction.
  • the dimension in the Y-axis direction of the external electrode at one end face can be made smaller than the dimension in the Y-axis direction of the ceramic body. This makes it possible to narrow the spacing between the multilayer ceramic capacitors and achieve high-density mounting. It also makes it possible to suppress short circuits during mounting.
  • the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 are arranged in parallel along the Y-axis direction
  • the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 are arranged in parallel along the Y-axis direction.
  • the same effect can be obtained by arranging the first multilayer ceramic capacitor 10 and the second multilayer ceramic capacitor 30 in parallel along the X-axis direction, or by arranging the third multilayer ceramic capacitor 50 and the fourth multilayer ceramic capacitor 70 in parallel along the X-axis direction.

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Abstract

回路基板は、基板、第１積層セラミックコンデンサ、第１積層セラミックコンデンサと隣接させた第２積層セラミックコンデンサを備える。第１積層セラミックコンデンサの第１軸方向の寸法は第１軸と直交する第２軸方向の寸法の１．３倍以上、第２積層セラミックコンデンサの第１軸方向の寸法は第１軸と直交する第２軸方向の寸法の１．３倍以上である。第１積層セラミックコンデンサと第２積層セラミックコンデンサとの間隔は、第１積層セラミックコンデンサの第２軸方向の寸法の１／２以下、又は、第２積層セラミックコンデンサの第２軸方向の寸法の１／２以下である。第１積層セラミックコンデンサが備える内部電極の積層方向と第２積層セラミックコンデンサが備える内部電極の積層方向とは異なる。

Description

回路基板
　本発明は、回路基板に関する。
　近年、様々な電子機器の小型化・高機能化が進み、回路基板上での電子部品の実装面積は制限されている一方で、積層セラミックコンデンサ（ＭＬＣＣ：Multi Layered Ceramic Capacitor）のさらなる大容量化が求められている。例えば、特許文献１では、より狭い面積でより多くの電子部品を回路基板上に実装するために、さらなる高密度実装の実現に向けた部品構造が提案されている。ところで、積層セラミックコンデンサには、強誘電性のセラミック材料が用いられており、その両端に電圧を加えるといわゆる電歪現象が生じることがある。電歪現象とは、圧電現象と称されることもあり、積層セラミックコンデンサが実装されたプリント配線基板を振動させることがある。例えば、特許文献２では、このような電歪現象に起因する騒音を低減するために、回路基板における積層セラミックコンデンサの配置構造について提案している。
米国公開２０１７／０２０８６９０号公報 特開２０１０－０４５０８５号公報
　しかしながら、特許文献２において電歪現象に起因する騒音（振動）を低減すべく採用された積層セラミックコンデンサの単位配置構造は、積層セラミックコンデンサの高密度実装の点において改善の余地があった。つまり、特許文献２に開示された単位配置構造には４つの積層セラミックコンデンサが含まれ、そのうちの２つの積層セラミックコンデンサは第１の軸にコンデンサ軸が沿うように配置されている。そして、他の２つの積層セラミックコンデンサは第１の軸と交差する第２の軸にコンデンサ軸が沿うように配置されている。このように、特許文献２に開示された積層セラミック構造の配置構造では、４つの積層セラミックコンデンサで一つの単位配置構造が形成されている。しかも、その単位配置構造における積層セラミックコンデンサの配置にも制限がある。このため、特許文献２に開示された構造は、積層セラミックコンデンサの高密度実装の点において改善の余地がある。
　そこで、本発明は、積層セラミックコンデンサの高密度実装を実現しつつ、電歪現象に起因する振動を低減することを課題とする。
　前記課題を解決するため、回路基板は、基板と、当該基板の実装面に実装された第１積層セラミックコンデンサと、前記第１積層セラミックコンデンサと隣接させて前記基板の前記実装面に実装された第２積層セラミックコンデンサと、を備え、前記第１積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第２積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサとの間隔は、前記第１積層セラミックコンデンサの第２軸方向の寸法の１／２以下、又は、前記第２積層セラミックコンデンサの第２軸方向の寸法の１／２以下であり、前記第１積層セラミックコンデンサが備えるセラミック素体内に設けられた内部電極の積層方向と前記第２積層セラミックコンデンサが備えるセラミック素体内に設けられた内部電極の積層方向とが異なっている。
　上記構成の回路基板において、前記第１積層セラミックコンデンサの前記内部電極は、前記第１軸方向で対向するように、前記第１軸方向に沿って積層された態様とすることができる。
　上記構成の回路基板において、前記第２積層セラミックコンデンサの前記内部電極は、前記第２軸方向で対向するように、前記第２軸方向に沿って積層された態様とすることができる。
　また、上記構成の回路基板において、前記第１積層セラミックコンデンサと前記第２積層セラミッコンデンサは、前記第２軸方向に沿って並列させて前記基板に実装された態様とすることができる。
　さらに、上記構成の回路基板において、前記第１積層セラミックコンデンサが備える前記セラミック素体と前記第２積層セラミックコンデンサが備える前記セラミック素体は、それぞれ、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面とを有し、前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサは、それぞれ、少なくとも前記一対の端面に設けられた一対の外部電極を備え、前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサの少なくともいずれか一方において、一つの前記端面における前記外部電極の前記第２軸方向の寸法は、前記セラミック素体の前記第２軸方向の寸法よりも小さい態様とすることができる。
　また、上記構成の回路基板において、前記第２積層セラミックコンデンサが備える前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面とを有し、前記第２積層セラミックコンデンサは、前記端面に設けられた外部電極を備え、前記第２積層セラミックコンデンサにおける前記外部電極の前記第２軸に沿う方向の寸法は、前記セラミック素体の前記第２軸方向の寸法よりも小さい態様とすることができる。
　上記構成の回路基板において、隣接させて前記基板の前記実装面に実装された前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサの合計の数は、３個以上であり、前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサとは、隣接する方向に沿って交互に配置された態様とすることができる。
　上記構成の回路基板において、前記第１積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第２積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．５倍以上である態様としてもよい。
　本明細書開示の発明によれば、積層セラミックコンデンサの高密度実装を実現しつつ、電歪現象に起因する振動を低減することができる。
図１は第１実施形態の回路基板の斜視図である。 図２は第１実施形態の回路基板に用いられる第１積層セラミックコンデンサ及び第２積層セラミックコンデンサの斜視図である。 図３は第１実施形態の回路基板に用いられる第１積層セラミックコンデンサ及び第２積層セラミックコンデンサの４面図である。図３（Ａ）は平面図、図３（Ｂ）は底面図、図３（Ｃ）は正面図、図３（Ｄ）は背面図である。 図４は第１実施形態の回路基板に用いられる第１積層セラミックコンデンサの図２におけるＡ１－Ａ１線断面である。 図５（Ａ）は第１実施形態の回路基板に用いられる第１積層セラミックコンデンサの図２におけるＡ２－Ａ２線断面であり、図５（Ｂ）は第１実施形態の回路基板に用いられる第１積層セラミックコンデンサの図２におけるＡ３－Ａ３線断面である。 図６は第１実施形態の回路基板に用いられる第２積層セラミックコンデンサの図２におけるＡ１－Ａ１線断面である。 図７（Ａ）は第１実施形態の回路基板に用いられる第２積層セラミックコンデンサの図２におけるＡ２－Ａ２線断面であり、図７（Ｂ）は第１実施形態の回路基板に用いられる第２積層セラミックコンデンサの図２におけるＡ３－Ａ３線断面である。 図８は第１積層セラミックコンデンサと第２積層セラミックコンデンサを図２におけるＡ１－Ａ１線で部分断面として示す第１実施形態の回路基板の斜視図である。 図９は第１実施形態の回路基板における第１積層セラミックコンデンサと第２積層セラミックコンデンサとの設置間隔の一例を示す図である。 図１０は第２実施形態の回路基板に用いられる第３積層セラミックコンデンサ及び第４積層セラミックコンデンサの斜視図である。 図１１は第２実施形態の回路基板に用いられる第３積層セラミックコンデンサ及び第４積層セラミックコンデンサの４面図である。図１１（Ａ）は平面図、図１１（Ｂ）は底面図、図１１（Ｃ）は正面図、図１１（Ｄ）は背面図である。 図１２は第２実施形態の回路基板に用いられる第３積層セラミックコンデンサのＸＹ平面と平行となる面に沿って切断した断面図である。 図１３は第３積層セラミックコンデンサと第４積層セラミックコンデンサを図１０におけるＢ１－Ｂ１線で部分断面として示す第２実施形態の回路基板の斜視図である。 図１４は第１積層セラミックコンデンサと２つの第２積層セラミックコンデンサを部分断面として示す第３実施形態の回路基板の斜視図である。 図１５は第３積層セラミックコンデンサと２つの第４積層セラミックコンデンサを部分断面として示す第４実施形態の回路基板の斜視図である。 図１６は２つの第１積層セラミックコンデンサを部分断面として示す第１比較例の回路基板の斜視図である。 図１７は２つの第２積層セラミックコンデンサを部分断面として示す第２比較例の回路基板の斜視図である。
　以下、本発明の実施形態の回路基板１００，２００について、添付図面を参照しつつ説明する。図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、描画の都合上、図面によっては細部が省略されていたり、構成要素自体が省略されていたりする場合がある。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、回路基板１００，２００に対して固定された固定座標系を規定する。以下の説明において、Ｚ軸方向は第１軸方向に相当し、Ｙ軸方向は第２軸方向に相当する。また、Ｘ軸方向は第３軸方向に相当する。
（第１実施形態）
［回路基板］
　まず、図１を参照して、第１実施形態の回路基板１００の概略構成について説明する。図１は第１実施形態の回路基板１００の斜視図である。回路基板１００は、基板としてのプリント配線基板１と、第１積層セラミックコンデンサ１０と、第２積層セラミックコンデンサ３０を備える。第１積層セラミックコンデンサ１０及び第２積層セラミックコンデンサ３０は、それぞれ、プリント配線基板１に設けられたランド２にはんだ３によって固定されることで、プリント配線基板１の実装面１ａに実装されている。第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０は、Ｙ軸方向に沿って並列させて実装面１ａに実装されている。
＜第１積層セラミックコンデンサ＞
　つぎに、第１積層セラミックコンデンサ１０について説明する。
≪外観形状≫
　まず、図２及び図３（Ａ）から図３（Ｄ）を参照して、第１積層セラミックコンデンサ１０の外観形状について説明する。図２は第１積層セラミックコンデンサ１０の斜視図である。図３（Ａ）は第１積層セラミックコンデンサ１０の平面図、図３（Ｂ）は第１積層セラミックコンデンサ１０の底面図である。図３（Ｃ）は第１積層セラミックコンデンサ１０の正面図、図３（Ｄ）は第１積層セラミックコンデンサ１０の背面図である。なお、第１積層セラミックコンデンサ１０の外観形状と、第２積層セラミックコンデンサの外観形状は概ね共通しているため、図２及び図３（Ａ）から図３（Ｄ）には、双方の構成要素を示す参照番号が示されている。
　第１積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｚ軸と直交する第１及び第２主面Ｍ１１，Ｍ１２と、Ｘ軸と直交する第１及び第２端面Ｅ１１，Ｅ１２と、Ｙ軸と直交する第１及び第２側面Ｓ１１，Ｓ１２と、を有する６面体として構成される。なお、「６面体」とは、実質的に６面体状であればよく、例えばセラミック素体１１の各面を接続する稜部が丸みを帯びていてもよい。
　セラミック素体１１の主面Ｍ１１，Ｍ１２、端面Ｅ１１，Ｅ１２、及び側面Ｓ１１，Ｓ１２はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
　第１積層セラミックコンデンサ１０は、Ｚ軸方向の寸法Ｔ１０がＹ軸方向の寸法Ｗ１０の１．３倍以上と大きい高背型である。第１積層セラミックコンデンサ１０では、高さに相当する寸法Ｔ１０を大きくすることで大容量化が図られている。これにより、第１積層セラミックコンデンサ１０は、Ｙ軸方向に制限された実装スペースに実装可能となる。なお、Ｚ軸方向の寸法Ｔ１０をＹ軸方向の寸法Ｗ１０の１．５倍以上とすることが望ましい。これにより、第１積層セラミックコンデンサ１０をさらに大容量化することができる。
　また、第１積層セラミックコンデンサ１０では、セラミック素体１１のＸ軸方向の寸法が、Ｙ軸方向の寸法よりも大きければよく、Ｚ軸方向の寸法よりも小さくてもよい。第１積層セラミックコンデンサ１０では、上記の条件を満たす範囲内においてセラミック素体１１の３軸方向の寸法を任意に決定可能である。
　本実施形態の第１積層セラミックコンデンサ１０では、例えば、Ｘ軸方向寸法Ｌ１０を０．２ｍｍ以上１．２ｍｍ以下とすることができ、Ｙ軸方向寸法Ｗ１０を０．１ｍｍ以上０．７ｍｍとすることができる。また、Ｚ軸方向寸法Ｔ１０を０．１５ｍｍ以上１．０ｍｍ以下とすることができる。寸法Ｔ１０，Ｗ１０，Ｌ１０は、いずれも、第１積層セラミックコンデンサ１０の各方向における最大寸法とする。
　第１外部電極１４は、セラミック素体１１の端面Ｅ１１を被覆している第１面部１４ａを備える。外部電極１４は、第１面部１４ａから側面Ｓ１１に延出している第２面部１４ｂ、側面Ｓ１２に延出している第３面部１４ｃを備える。さらに、外部電極１４は、第１面部１４ａから主面Ｍ１１に延出している第４面部１４ｄ、主面Ｍ１２に延出している第５面部１４ｅを備える。
　第２外部電極１５は、セラミック素体１１の端面Ｅ１２を被覆している第１面部１５ａを備える。外部電極１５は、第１面部１５ａから側面Ｓ１１に延出している第２面部１５ｂ、側面Ｓ１２に延出している第３面部１５ｃを備える。さらに、外部電極１５は、第１面部１５ａから主面Ｍ１１に延出している第４面部１５ｄ、主面Ｍ１２に延出している第５面部１５ｅを備える。
　ここで、第２面部１４ｂ，１５ｂ、第３面部１４ｃ，１５ｃ、第４面部１４ｄ，１５ｄ及び第５面部１４ｅ，１５ｅは、延設部に相当する。
　外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。外部電極１４，１５の形状は、図面に示す例に限定されない。
　なお、外部電極１４，１５は、金属材料を主成分として含む。外部電極１４，１５を構成する金属材料としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。なお、本実施形態で主成分とは、最も含有割合の高い成分を言うものとする。
≪内部構造≫
　つぎに、図４～図５（Ｂ）を参照して、第１積層セラミックコンデンサ１０の内部構造について説明する。図４は第１積層セラミックコンデンサ１０の図２におけるＡ１－Ａ１線断面である。図５（Ａ）は第１積層セラミックコンデンサ１０の図２におけるＡ２－Ａ２線断面である。図５（Ｂ）は第１積層セラミックコンデンサ１０の図２におけるＡ３－Ａ３線断面である。
　セラミック素体１１は、積層部２０と、一対のマージン部１８と、を有する。積層部２０は、容量形成部１６と、一対のカバー部１７と、を有する。容量形成部１６は、Ｚ軸方向に沿って複数のセラミック層１９と交互に積層された複数の第１及び第２内部電極１２，１３を含む。本実施形態において、内部電極１２，１３及びセラミック層１９は、それぞれ、Ｘ－Ｙ平面に沿って延びるシート状に構成される。なお、各図における第１及び第２内部電極１２，１３の積層数は、実際の積層数を表すものではない。
　内部電極１２，１３は、Ｚ軸方向で対向するようにＺ軸方向に沿って交互に配置されている。内部電極１２，１３は、Ｘ軸及びＹ軸方向の中央の対向領域において相互にＺ軸方向に対向している。第１内部電極１２は、第一群に相当し、対向領域から一方の端面Ｅ１１に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、第二群に相当し、対向領域から他方の端面Ｅ１２に引き出され、第２外部電極１５に接続されている。
　内部電極１２，１３は、金属材料を主成分として含む。当該金属材料としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。
　このような構成により、第１積層セラミックコンデンサ１０では、外部電極１４，１５間に電圧が印加されると、対向領域において内部電極１２，１３間の複数のセラミック層１９に電圧が加わる。これにより、第１積層セラミックコンデンサ１０では、外部電極１４，１５間の電圧に応じた電荷が蓄えられる。
　積層部２０では、内部電極１２，１３間の各セラミック層１９の静電容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
　なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
　一対のカバー部１７は、積層方向であるＺ軸方向の両側から容量形成部１６を被覆する。カバー部１７は、高さ方向の保護層と称される場合もある。カバー部１７は、例えば、Ｘ－Ｙ平面に沿って延びるセラミックシートの積層体により構成される。カバー部１７を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層１９と同様の組成系であることが好ましい。
　一対のマージン部１８は、Ｚ軸方向に沿って形成され、Ｙ軸方向から積層部２０を覆う。マージン部１８は、幅方向の保護層と称される場合もある。マージン部１８は、積層部２０のＹ軸に垂直な面に後付けされる。例えば、マージン部１８は、セラミックシートにより形成され、Ｘ－Ｚ平面に沿って延びるシート状に構成される。マージン部１８を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層１９と同様の組成系であることが好ましい。
＜第２積層セラミックコンデンサ＞
　つぎに、第２積層セラミックコンデンサ３０について説明する。
≪外観形状≫
　図２及び図３（Ａ）から図３（Ｄ）には、上述したように、第１積層セラミックコンデンサ１０の構成要素を示す参照番号と共に、第２積層セラミックコンデンサ３０の構成要素を示す参照番号が示されている。
　第２積層セラミックコンデンサ３０は、第１積層セラミックコンデンサ１０と同様に、セラミック素体３１と、第１外部電極３４と、第２外部電極３５と、を備える。セラミック素体３１は、Ｚ軸と直交する第１及び第２主面Ｍ３１，Ｍ３２と、Ｘ軸と直交する第１及び第２端面Ｅ３１，Ｅ３２と、Ｙ軸と直交する第１及び第２側面Ｓ３１，Ｓ３２と、を有する６面体として構成される。第２積層セラミックコンデンサ３０においても、「６面体」とは、実質的に６面体状であればよく、例えばセラミック素体３１の各面を接続する稜部が丸みを帯びていてもよい。
　第２積層セラミックコンデンサ３０におけるこれらの構成要素については、第１積層セラミックコンデンサ１０における同一名称の構成要素とその特徴が共通しているため、ここでは、その詳細な説明は省略する。第２面部３４ｂ，３５ｂ、第３面部３４ｃ，３５ｃ、第４面部３４ｄ，３５ｄ及び第５面部３４ｅ，３５ｅが延設部に相当する点も、第１積層セラミックコンデンサと同様である。
　さらに、Ｘ軸方向寸法Ｌ３０、Ｙ軸方向寸法Ｗ３０及びＺ軸方向寸法Ｔ３０についても、第１積層セラミックコンデンサ１０の寸法Ｔ１０，Ｗ１０，Ｌ１０と同様に設定することができる。ただし、第２積層セラミックコンデンサ３０の外観形状及び寸法は、第１積層セラミックコンデンサ１０の外観形状及び寸法と完全に一致することが求められるものではなく、両者は相違していてもよい。
≪内部構造≫
　つぎに、図６～図７（Ｂ）を参照して、第２積層セラミックコンデンサ３０の内部構造について説明する。図６は第２積層セラミックコンデンサ３０の図２におけるＡ１－Ａ１線断面である。図７（Ａ）は第２積層セラミックコンデンサ３０の図２におけるＡ２－Ａ２線断面であり、図７（Ｂ）は第２実施形態の回路基板に用いられる第２積層セラミックコンデンサ３０の図２におけるＡ３－Ａ３線断面である。
　セラミック素体３１は、積層部３６と、一対のカバー部３７と、を有する。積層部３６は、容量形成部４０と、一対のマージン部３８と、を有する。容量形成部４０は、Ｙ軸方向に沿って複数のセラミック層３９と交互に積層された複数の第１及び第２内部電極３２，３３を含む。本実施形態において、内部電極３２，３３及びセラミック層３９は、それぞれ、Ｘ－Ｚ平面に沿って延びるシート状に構成される。内部電極３２，３３は、Ｙ軸方向に沿って積層され、実装面１ａと平行な方向で対向しているため、各第１内部電極３２と第１外部電極３４との接合面積、各第２内部電極３３と第２外部電極３５との接合面積を広くとることができる。これにより、接触不良による容量低下、いわゆる、容量抜けが抑制される。なお、各図における第１及び第２内部電極３２，３３の積層数は、実際の積層数を表すものではない。
　内部電極３２，３３は、Ｙ軸方向で対向するようにＹ軸方向に沿って交互に配置されている。内部電極３２，３３は、Ｘ軸及びＺ軸方向の中央の対向領域において相互にＹ軸方向に対向している。第１内部電極３２は、第一群に相当し、対向領域から一方の端面Ｅ３１に引き出され、第１外部電極３４に接続されている。第２内部電極３３は、第二群に相当し、対向領域から他方の端面Ｅ３２に引き出され、第２外部電極３５に接続されている。内部電極３２，３３は、第１積層セラミックコンデンサ１０の内部電極１２，１３と比較したときに、その積層方向が異なっていればよい。
　内部電極３２，３３は、金属材料を主成分として含む。当該金属材料としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。
　このような構成により、第２積層セラミックコンデンサ３０では、外部電極３４，３５間に電圧が印加されると、対向領域において内部電極３２，３３間の複数のセラミック層３９に電圧が加わる。これにより、第２積層セラミックコンデンサ３０では、外部電極３４，３５間の電圧に応じた電荷が蓄えられる。
　積層部３６では、内部電極３２，３３間の各セラミック層３９の静電容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
　なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
　一対のカバー部３７は、Ｙ軸方向に沿って形成され、Ｚ軸方向から積層部３６を被覆する。カバー部３７は、高さ方向の保護層と称される場合もある。カバー部３７は、積層部３６のＺ軸に垂直な面に後付けされる。カバー部３７は、例えば、Ｘ－Ｙ平面に沿って延びるセラミックシートの積層体により構成される。カバー部３７を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層３９と同様の組成系であることが好ましい。
　一対のマージン部３８は、Ｚ軸方向に沿って形成され、Ｙ軸方向から容量形成部４０を覆う。マージン部３８は、幅方向の保護層と称される場合もある。マージン部３８は、例えば、セラミックシートにより形成され、Ｘ－Ｚ平面に沿って延びるシート状に構成される。マージン部３８を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層３９と同様の組成系であることが好ましい。
＜回路基板における第１，第２積層セラミックコンデンサの配置＞
　つぎに、図８及び図９を参照して、回路基板１００における第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０の配置について説明する。図８は第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０を図２におけるＡ１－Ａ１線で部分断面として示す回路基板１００の斜視図である。図９は第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０との設置間隔の一例を示す図である。
　第１積層セラミックコンデンサ１０が備えるセラミック素体１１内に設けられた内部電極１２，１３の積層方向と第２積層セラミックコンデンサ３０が備えるセラミック素体３１内に設けられた内部電極３２，３３の積層方向とは異なっている。回路基板１００には、このような第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０とが、Ｙ軸方向に沿って並列させてプリント配線基板１の実装面１ａに実装されている。このように、内部電極の積層方向が異なる積層セラミックコンデンサを並列させ、隣接させるのは、以下の理由による。
　第１積層セラミックコンデンサ１０における電歪方向は、図８における矢示１０１方向である。一方、第２積層セラミックコンデンサ３０における電歪方向は、図８における矢示１０２方向である。つまり、各積層セラミックコンデンサにおける電歪方向は、内部電極の積層方向と概ね一致している。回路基板１００には、これらの積層セラミックコンデンサ１０，３０における電歪現象に起因して振動（音）が発生する。図８には、回路基板１００に発生する振動が矢示１０３によって模式的に示されている。この振動の大きさには、第１積層セラミックコンデンサ１０における電歪現象と第２積層セラミックコンデンサ３０における電歪現象とが相互に影響することで、低減されていると考えられる。つまり、回路基板１００における振動が低減されると考えられるため、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０とは隣接して配置されている。具体的な効果については、比較例と併せて記載する実施例において後に説明する。
　図９を参照すると、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０とは、間隔Ｓを空けて実装されている。間隔Ｓは、第１積層セラミックコンデンサ１０の一つの側面と、この側面と対向する第２積層セラミックコンデンサ３０の一つの側面との間隔である。図９に示す配置では、第１積層セラミックコンデンサ１０の第１側面Ｓ１１と第２積層セラミックコンデンサ３０の第２側面Ｓ３２との距離が間隔Ｓとされている。ここで、第１積層セラミックコンデンサ１０におけるセラミック素体１１のＹ軸方向の寸法をＷＢＳとする。また、第２積層セラミックコンデンサ３０におけるセラミック素体３１のＹ軸方向の寸法も同じくＷＢＳとする。本実施形態における間隔Ｓは、積層セラミックコンデンサを高密度に実装する観点より寸法ＷＢＳの１／２以下に設定されている。また、間隔Ｓは、プリント配線基板１の実装面１ａへの積層セラミックコンデンサの実装時における部品の傾きによる部品同士の接触を防止する観点から寸法ＷＢＳの１／５以下に設定されることが望ましい。
　このように間隔Ｓを設定することで、回路基板１００における高密度実装が実現される。このような間隔Ｓは、積層セラミックコンデンサのサイズに応じて、例えば、０．０５ｍｍ、０．１ｍｍ、０．２ｍｍ程度に設定することができる。
　なお、本実施形態では、第１積層セラミックコンデンサ１０のＹ軸方向寸法ＷＢＳと、第２積層セラミックコンデンサ３０のＹ軸方向寸法ＷＢＳを同じ値としているが、両者のＹ軸方向寸法が異なる場合には、間隔Ｓをいずれかの積層セラミックコンデンサのＹ軸方向寸法の１／５以上１／２以下に設定するようにしてもよい。この場合、Ｙ軸方向寸法が小さい方の積層セラミックコンデンサのＹ軸方向寸法を採用することで、回路基板１００においてより高密度な実装を実現することができる。
　本実施形態では、間隔Ｓを設定するための基準としてセラミック素体のＹ軸方向寸法を採用しているが、第１積層セラミックコンデンサ１０のＹ軸方向寸法Ｗ１０や、第２積層セラミックコンデンサ３０のＹ軸方向寸法Ｗ３０を基準としてもよい。また、第１積層セラミックコンデンサ１０の一つの外部電極と、この外部電極と対向する第２積層セラミックコンデンサ３０の外部電極間の距離を間隔Ｓとしてもよい。
　本実施形態では、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０とが、Ｙ軸方向に沿って並列させてプリント配線基板１の実装面１ａに実装されている。この際、第１積層セラミックコンデンサ１０のＸ軸方向の中心点と、第２積層セラミックコンデンサ３０のＸ軸方向の中心点とは、Ｙ軸方向に沿って延びる同一直線状に位置している。しかしながら、このような配置は必須ではなく、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０は、Ｘ軸方向に沿ってわずかに相互にずらして配置されていてもよい。
　本実施形態によれば、積層セラミックコンデンサの高密度実装を実現しつつ、電歪現象に起因する振動を低減することができる。
（第２実施形態）
　つぎに、図１０から図１３を参照して第２実施形態について説明する。第２実施形態の回路基板２００は、第１実施形態における第１積層セラミックコンデンサ１０及び第２積層セラミックコンデンサ３０に代えて第３積層セラミックコンデンサ５０及び第４積層セラミックコンデンサ７０を備える。つまり、第２実施形態において、第３積層セラミックコンデンサ５０は、第１積層セラミックコンデンサ１０に相当する。また、第４積層セラミックコンデンサ７０は、第２積層セラミックコンデンサ３０に相当する。
　図１０は第２実施形態の回路基板に用いられる第３積層セラミックコンデンサ５０の斜視図である。図１１（Ａ）は第３積層セラミックコンデンサ５０の平面図、図１１（Ｂ）は第３積層セラミックコンデンサ５０の底面図である。図１１（Ｃ）は第３積層セラミックコンデンサ５０の正面図、図１１（Ｄ）は第３積層セラミックコンデンサ５０の背面図である。なお、第３積層セラミックコンデンサ５０の外観形状と、第４積層セラミックコンデンサ７０の外観形状は概ね共通しているため、図１０及び図１１（Ａ）から図１１（Ｄ）には、双方の構成要素を示す参照番号が示されている。
＜第３積層セラミックコンデンサ＞
　まず、第３積層セラミックコンデンサ５０について説明する。
≪外観形状≫
　第３積層セラミックコンデンサ５０は、第１積層セラミックコンデンサ１０と同様に、セラミック素体５１と、第１外部電極５４と、第２外部電極５５と、を備える。セラミック素体５１は、Ｚ軸と直交する第１及び第２主面Ｍ５１，Ｍ５２と、Ｘ軸と直交する第１及び第２端面Ｅ５１，Ｅ５２と、Ｙ軸と直交する第１及び第２側面Ｓ５１，Ｓ５２と、を有する６面体として構成される。第３積層セラミックコンデンサ５０においても、「６面体」とは、実質的に６面体状であればよく、例えばセラミック素体５１の各面を接続する稜部が丸みを帯びていてもよい。
　第３積層セラミックコンデンサ５０におけるこれらの構成要素については、第１積層セラミックコンデンサ１０における同一名称の構成要素とその特徴が共通しているため、ここでは、その詳細な説明は省略する。ただし、第３積層セラミックコンデンサ５０が備える第１外部電極５４と第２外聞電極５５は、第１積層セラミックコンデンサ１０における第１外部電極１４と第２外部電極１５と以下の点において異なっている。
　第１積層セラミックコンデンサ１０における第１外部電極１４は、第１面部１４ａ、第２面部１４ｂ、第３面部１４ｃ、第４面部１４ｄ及び第５面部１４ｅを備えている。これに対し、第３積層セラミックコンデンサ５０における第１外部電極５４は、第１面部５４ａ、第４面部５４ｄ及び第５面部５４ｅのみを備える。つまり、第１積層セラミックコンデンサ１０における第２面部１４ｂ及び第３面部１４ｃに相当する部分を備えていない。
　第３積層セラミックコンデンサ５０における第２外部電極５５も同様に、第１面部５５ａ、第４面部５５ｄ及び第５面部５５ｅのみを備える。つまり、第１積層セラミックコンデンサ１０における第２面部３５ｂ及び第３面部３５ｃに相当する部分を備えていない。
　なお、第４面部５４ｄ，５５ｄ及び第５面部５４ｅ，５５ｅは、延設部に相当する。
　第３積層セラミックコンデンサ５０におけるＸ軸方向寸法Ｌ５０、Ｙ軸方向寸法Ｗ５０及びＺ軸方向寸法Ｔ５０は、第１積層セラミックコンデンサ１０の寸法Ｔ１０，Ｗ１０，Ｌ１０と同様に設定することができる。
　ただし、第１外部電極５４及び第２外部電極５５のＹ軸方向寸法Ｗｅｅは、セラミック素体５１のＹ軸方向寸法Ｗ５０よりも小さい。このため、第３積層セラミックコンデンサ５０のＹ軸方向寸法Ｗ５０は、セラミック素体５１のＹ軸方向寸法と一致している。このように、本実施形態の第３積層セラミックコンデンサ５０は、Ｙ軸方向寸法Ｗ５０が狭いため、隣接する電子部品と接近させることができ、高密度実装を実現しやすい。
　また、第１積層セラミックコンデンサ１０における第２面部３５ｂ及び第３面部３５ｃに相当する部分を備えていないことで、隣接する積層セラミックコンデンサ間での短絡を抑制することができる。つまり、積層セラミックコンデンサを接近させたり、積層セラミックコンデンサが倒れ込んできたりしたときに、外部電極同士の接触を回避することができる。
≪内部構造≫
　第３積層セラミックコンデンサ５０の内部構造は、第１積層セラミックコンデンサ１０の内部構造と概ね一致しているため、ここでは、その詳細な説明は省略する。ただし、図１２に示すように、内部電極５２は、第１外部電極５４との接続部分に幅狭部５２ａが形成されている。図示は、省略するが、第２外部電極５５と接続される内部電極においても、同様の幅狭部が形成されている。このような幅狭部を形成することによって、Ｙ軸方向寸法Ｗｅｅが小さい外部電極であっても、内部電極を確実に覆うことができ、耐湿性、つまり、外部環境から水分が積層セラミックコンデンサの内部へ浸入して絶縁劣化を引き起こすことへの耐性を確保することができる。
＜第４積層セラミックコンデンサ＞
　つぎに、第４積層セラミックコンデンサ７０について説明する。
≪外観形状≫
　図１０及び図１１（Ａ）から図１１（Ｄ）には、上述したように、第３積層セラミックコンデンサ５０の構成要素を示す参照番号と共に、第４積層セラミックコンデンサ７０の構成要素を示す参照番号が示されている。
　第４積層セラミックコンデンサ７０は、第３積層セラミックコンデンサ５０と同様に、セラミック素体７１と、第１外部電極７４と、第２外部電極７５と、を備える。セラミック素体７１は、Ｚ軸と直交する第１及び第２主面Ｍ７１，Ｍ７２と、Ｘ軸と直交する第１及び第２端面Ｅ７１，Ｅ７２と、Ｙ軸と直交する第１及び第２側面Ｓ７１，Ｓ７２と、を有する６面体として構成される。第４積層セラミックコンデンサ７０においても、「６面体」とは、実質的に６面体状であればよく、例えばセラミック素体７１の各面を接続する稜部が丸みを帯びていてもよい。
　第４積層セラミックコンデンサ７０におけるこれらの構成要素については、第３積層セラミックコンデンサ５０における同一名称の構成要素とその特徴が共通しているため、ここでは、その詳細な説明は省略する。
　第４積層セラミックコンデンサ７０における第１外部電極７４は、第１面部７４ａ、第４面部７４ｄ及び第５面部７４ｅのみを備える点も第３積層セラミックコンデンサ５０と共通する。また、第４積層セラミックコンデンサ７０における第２外部電極７５は、第１面部７５ａ、第４面部７５ｄ及び第５面部７５ｅのみを備える点も第３積層セラミックコンデンサ５０と共通する。
　第４面部７４ｄ，７５ｄ及び第５面部７４ｅ，７５ｅは、延設部に相当する点も第３積層セラミックコンデンサ５０と共通する。
　また、第４積層セラミックコンデンサ７０におけるＸ軸方向寸法Ｌ７０、Ｙ軸方向寸法Ｗ７０及びＺ軸方向寸法Ｔ７０は、第３積層セラミックコンデンサ５０の寸法Ｔ５０，Ｗ５０，Ｌ５０と同様に設定することができる。ただし、第４積層セラミックコンデンサ７０の外観形状及び寸法は、第３積層セラミックコンデンサ５０の外観形状及び寸法と完全に一致することが求められるものではなく、両者は相違していてもよい。
　第１外部電極７４及び第２外部電極７５のＹ軸方向寸法Ｗｅｅは、セラミック素体７１のＹ軸方向寸法Ｗ７０よりも小さい。この点も第４積層セラミックコンデンサ７０は、第３積層セラミックコンデンサ５０と共通している。
≪内部構造≫
　第４積層セラミックコンデンサ７０の内部構造は、第２積層セラミックコンデンサ３０の内部構造（図７（Ａ）、図７（Ｂ）等参照）と概ね一致しているため、ここでは、その詳細な説明は省略する。第４積層セラミックコンデンサ７０の内部電極は、第３積層セラミックコンデンサ５０の内部電極と比較したときに、その積層方向が異なっていればよい。
＜回路基板における第３，第４積層セラミックコンデンサの配置＞
　つぎに、図１３を参照して、回路基板２００における第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０の配置について説明する。図１３を参照すると、第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０は、第１実施形態の第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０と同様にＹ軸方向に沿って並列させてプリント配線基板１の実装面１ａに実装されている。第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０とが、間隔Ｓ（図９参照）を空けて配置されている点も第１実施形態と共通している。
　第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０がこのような配置とされている理由は、第１実施形態の場合と共通するため、ここでは、その詳細な説明は省略する。
　第２実施形態であっても第１実施形態と同様に、積層セラミックコンデンサの高密度実装を実現しつつ、電歪現象に起因する振動を低減することができる。
（第３実施形態）
　つぎに、図１４を参照して第３実施形態について説明する。第３実施形態では、図１４に示すように、１つの第１積層セラミックコンデンサ１０と２つの第２積層セラミックコンデンサ３０がＹ軸方向に沿って交互に配置されている。第１積層セラミックコンデンサ１０や第２積層セラミックコンデンサ３０は、第１実施形態と同一であるので、ここでは、その詳細な説明は省略する。
　一方の第２積層セラミックコンデンサ３０と第１積層セラミックコンデンサ１０の間隔と、他方の第２積層セラミックコンデンサ３０と第１積層セラミックコンデンサ１０との間隔は、いずれも、第１実施形態における間隔Ｓと同様に設定することができる。ただし、双方の間隔は、異なる値に設定されていてもよい。
　第３実施形態では、２つの第２積層セラミックコンデンサ３０が設けられている。第２積層セラミックコンデンサ３０が備える内部電極３２，３３は、Ｙ軸方向に沿って積層され、実装面１ａと垂直な方向で対向している。このため、接触不良による容量低下、いわゆる、容量抜けが抑制されやすい。このような第２積層セラミックコンデンサ３０を複数備えることで、回路基板３００全体としても容量抜けが抑制されやすい。
　なお、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０は、入れ替えて配置してもよい。つまり、２つの第１積層セラミックコンデンサ１０と１つの第２積層セラミックコンデンサ３０がＹ軸方向に沿って交互に配置された態様としてもよい。
（第４実施形態）
　つぎに、第４実施形態について説明する。第４実施形態では、図１５に示すように、１つの第３積層セラミックコンデンサ５０と２つの第４積層セラミックコンデンサ７０がＹ軸方向に沿って交互に配置されている。第３積層セラミックコンデンサ５０や第４積層セラミックコンデンサ７０は、第２実施形態と同一であるので、ここでは、その詳細な説明は省略する。
　一方の第４積層セラミックコンデンサ７０と第３積層セラミックコンデンサ５０の間隔と、他方の第４積層セラミックコンデンサ７０と第３積層セラミックコンデンサ５０との間隔は、いずれも、第１実施形態における間隔Ｓと同様に設定することができる。ただし、双方の間隔は、異なる値に設定されていてもよい。
　第４実施形態のような第３積層セラミックコンデンサ５０及び第４積層セラミックコンデンサ７０を用いることで、積層セラミックコンデンサ間の距離が狭い高密度実装を行った際の短絡を防止することができる。これは、第２実施例と同様に、対向する面に延設部が存在しないことから、外部電極同士が接触することが抑制されているためである。本実施例では、相応の積層セラミックコンデンサが延設部を備えない構造であったが、隣接する積層セラミックコンデンサの少なくとも一方が延設部を備えていない構成であれば、短絡防止の効果を得ることができる。
　第４実施形態では、２つの第４積層セラミックコンデンサ７０が設けられている。第４積層セラミックコンデンサ７０が備える内部電極（参照番号なし）は、Ｙ軸方向に沿って積層され、実装面１ａと垂直な方向で対向している。このため、接触不良による容量低下、いわゆる、容量抜けが抑制されやすい。このような第４積層セラミックコンデンサ７０を複数備えることで、回路基板４００全体としても容量抜けが抑制されやすい。特に、第４積層セラミックコンデンサ７０は、第１外部電極７４及び第２外部電極７５の幅がセラミック素体７１よりも狭いが、このような外部電極に対しても内部電極の接合面積を広くすることができ、容量抜けを抑制する面で効果的である。
　なお、第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０は、入れ替えて配置してもよい。つまり、２つの第３積層セラミックコンデンサ５０と１つの第４積層セラミックコンデンサ７０がＹ軸方向に沿って交互に配置された態様としてもよい。
（第１実施例）
　つぎに、第１実施例について説明する。第１実施例は、第１実施形態の回路基板１００において、各部の寸法等を以下の数値に設定したものである。
　第１実施例における第１積層セラミックコンデンサ１０のＸ軸方向寸法Ｌ１０は１．０ｍｍ、Ｙ軸方向寸法Ｗ１０は０．５ｍｍ、Ｚ軸方向寸法Ｔ１０は、０．８ｍｍとした。つまり、Ｚ軸方向寸法Ｔ１０は、Ｙ軸方向寸法Ｗ１０に対して１．６倍とされている。また、一方のカバー部１７の厚み（Ｚ方向寸法）及び一方のマージン部１８の厚み（Ｙ軸方向寸法）は、いずれも２５μｍとした。また、セラミック層１９の一層の厚みは０．５μｍとした。第１内部電極１２及び第２内部電極１３の一層の厚みは０．５μｍとし、積層数は７５０層とした。
　一方、第１実施形態における第２積層セラミックコンデンサ３０のＸ軸方向寸法Ｌ３０は１．０ｍｍ、Ｙ軸方向寸法Ｗ３０は０．５ｍｍ、Ｚ軸方向寸法Ｔ３０は、０．８ｍｍとした。つまり、こちらもＺ軸方向寸法Ｔ３０は、Ｙ軸方向寸法Ｗ３０に対して１．６倍とされている。これらの寸法は、第１積層セラミックコンデンサ１０と一致している。また、一方のカバー部３７の厚み（Ｚ方向寸法）及び一方のマージン部３８の厚み（Ｙ軸方向寸法）は、いずれも２５μｍとした。また、セラミック層３９の一層の厚みは０．５μｍとした。第１内部電極３２及び第２内部電極３３の一層の厚みは０．５μｍとし、積層数は４５０層とした。
　また、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０との間隔Ｓ（図９参照）は、０．２ｍｍに設定した。
　なお、第１積層セラミックコンデンサ１０及び第２積層セラミックコンデンサ３０では、いずれも、Ｚ軸方向寸法Ｔ１０（Ｔ３０）はＹ軸方向寸法Ｗ１０（Ｗ３０）の１．３倍以上、さらには、１．５倍以上となっている。このような寸法の積層セラミックコンデンサは、高実装密度の回路基板に好適に用いることができる。
（第１比較例）
　ここで、図１６を参照して第１比較例の回路基板１１０について説明する。第１比較例の回路基板１１０では、２つの第１積層セラミックコンデンサ１０がＹ軸方向に沿って配置されている。つまり、第１比較例では、第１実施例における第２積層セラミックコンデンサ３０に代えて第１積層セラミックコンデンサ１０が配置されている。
（第２比較例）
　つぎに、図１７を参照して第２比較例の回路基板１２０について説明する。第２比較例の回路基板１２０では、２つの第２積層セラミックコンデンサ３０がＹ軸方向に沿って配置されている。つまり、第２比較例では、第１実施例における第１積層セラミックコンデンサ１０に代えて第２積層セラミックコンデンサ３０が配置されている。
　このような回路基板１００，１１０及び１２０について、以下の条件による音量の測定を行った。
［音量測定］
　第１実施例、第１比較例及び第２比較例について、各１００個のサンプルを準備して音量測定を行った。音量測定は、各サンプルに対し周波数を０～１ＭＨｚまで上げながら交流電圧５Ｖを印加し、このときに発生した可聴域の音の強さ（単位はｄＢ）を測定した。
　測定には、ブリュエル・ケア・ジャパン製のＴＹＰｅ－３５６０－Ｂ１３０を用いて防音・無響室（横浜音環境システムズ製）の中で個別に測定を行った。
　その結果、第１比較例及び第２比較例では、いずれのサンプルも音鳴きの許容値とされる２５ｄＢを上回り、３０ｄＢを超える音量が確認された。これは、各積層セラミックコンデンサの電歪現象が、隣り合う複数の積層セラミックコンデンサで同じ方向に揃って生じたことにより、大きな振動が発生したためであると考えられる。
　つまり、第１比較例では、図１６に示すように、矢示１１１で示された一方の第１積層セラミックコンデンサ１０における電歪方向と矢示１１２で示された他方の第１積層セラミックコンデンサ１０における電歪方向が一致している。この結果、矢示１１３で模式的に示された回路基板１１０に発生する振動が増幅され、大きな振動（音）が計測されたものと考えられる。同様に、第２比較例においても、図１７に示すように、矢示１２１で示された一方の第２積層セラミックコンデンサ３０における電歪方向と矢示１２２で示された他方の第２積層セラミックコンデンサ３０における電歪方向が一致している。この結果、矢示１２３で模式的に示された回路基板１１０に発生する振動が増幅され、大きな振動（音）が計測されたものと考えらる。
　特に、第１比較例では、いずれのサンプルにおいても、第２比較例のサンプルよりも５ｄＢ以上大きな音量が確認された。これは、第１比較例において電歪がより大きく発生する内部電極１２，１３の対向方向（積層方向）が実装面１ａと垂直であったためであると考えられる。つまり、電歪現象の方向と、実装面１ａとが垂直であることで、電歪現象に起因する振動がプリント配線基板１へ伝わりやすく、その結果、振動が大きくなったものと考えられる。
　一方、第１実施例では、いずれも２５ｄＢを下回る音量であることが確認された。
（第２実施例）
　つぎに、第２実施例について説明する。第２実施例は、第２実施形態の回路基板２００において、各部の寸法等を第１実施例と同様の数値に設定したものである。つまり、第３積層セラミックコンデンサ５０について、各諸元を第１実施例の第１積層セラミックコンデンサ１０の数値と一致させ、第４積層セラミックコンデンサ７０の各諸元を第１実施例の第２積層セラミックコンデンサ３０と一致させた。また、第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０との間隔Ｓ（図９参照）も、０．２ｍｍに設定した。
　このような第２実施例の回路基板２００においても、１００個のサンプルに対し、第１実施例と同一の条件で音量の測定を行った。
　その結果、第１実施形態とほぼ同様の結果を得ることができる。つまり、第２実施例では、いずれも２５ｄＢを下回る音量であることが確認された。
　なお、第２実施例のような第３積層セラミックコンデンサ５０及び第４積層セラミックコンデンサ７０を用いることで、積層セラミックコンデンサ間の距離が狭い高密度実装を行った際の短絡を防止することができる。これは、対向する面に延設部が存在しないことから、外部電極同士が接触することが抑制されているためである。本実施例では、相応の積層セラミックコンデンサが延設部を備えない構造であったが、隣接する積層セラミックコンデンサの少なくとも一方が延設部を備えていない構成であれば、短絡防止の効果を得ることができる。
（第３実施例）
　つぎに、第３実施例の回路基板３００について説明する。第３実施例は、第３実施形態の回路基板３００において、各部の寸法等を第１実施例と同様の数値に設定したものである。つまり、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０の諸元は、第１実施例と同一である。また、各積層セラミックコンデンサの間隔も第１実施例の間隔Ｓと同一である。
　このような第３実施例の回路基板３００においても、１００個のサンプルに対し、第１実施例と同一の条件で音量の測定を行った。
　このような回路基板３００において矢示３０３で模式的に示された音量は、第１実施例や第２実施例における音量よりも小さい音量であった。これは、隣り合う積層セラミックコンデンサ間で異なる方向に電歪が生じており、その振動が相殺されたため、回路基板３００全体として振動の発生が抑制されたためであると考えられる。
（第４実施例）
　つぎに、第４実施例の回路基板４００について説明する。第４実施例は、第４実施形態の回路基板４００において、各部の寸法等を第２実施例と同様の数値に設定したものである。つまり、第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０の諸元は、第２実施例と同一である。また、各積層セラミックコンデンサの間隔も第２実施例の間隔Ｓと同一である。
　このような第４実施例の回路基板４００においても、１００個のサンプルに対し、第１実施例と同一の条件で音量の測定を行った。
　このような回路基板４００において矢示４０３で模式的に示された音量は、第１実施例や第２実施例における音量よりも小さい音量であった。これは、隣り合う積層セラミックコンデンサ間で異なる方向に電歪が生じており、その振動が相殺されたため、回路基板４００全体として振動の発生が抑制されたためであると考えられる。
（第５実施例）
　つぎに、第５実施例について説明する。第５実施例は、第１実施形態の回路基板１００において、各部の寸法等を以下の数値に設定したものである。
　第５実施例における第１積層セラミックコンデンサ１０のＸ軸方向寸法Ｌ１０は１．０ｍｍ、Ｙ軸方向寸法Ｗ１０は０．５ｍｍ、Ｚ軸方向寸法Ｔ１０は、０．６５ｍｍとした。つまり、Ｚ軸方向寸法Ｔ１０は、Ｙ軸方向寸法Ｗ１０に対して１．３倍とされている。また、一方のカバー部１７の厚み（Ｚ方向寸法）及び一方のマージン部１８の厚み（Ｙ軸方向寸法）は、いずれも２５μｍとした。また、セラミック層１９の一層の厚みは０．５μｍとした。第１内部電極１２及び第２内部電極１３の一層の厚みは０．５μｍとし、積層数は６００層とした。
　一方、第１実施形態における第２積層セラミックコンデンサ３０のＸ軸方向寸法Ｌ３０は１．０ｍｍ、Ｙ軸方向寸法Ｗ３０は０．５ｍｍ、Ｚ軸方向寸法Ｔ３０は、０．６５ｍｍとした。つまり、こちらもＺ軸方向寸法Ｔ３０は、Ｙ軸方向寸法Ｗ３０に対して１．３倍とされている。これらの寸法は、第１積層セラミックコンデンサ１０と一致している。また、一方のカバー部３７の厚み（Ｚ方向寸法）及び一方のマージン部３８の厚み（Ｙ軸方向寸法）は、いずれも２５μｍとした。また、セラミック層３９の一層の厚みは０．５μｍとした。第１内部電極３２及び第２内部電極３３の一層の厚みは０．５μｍとし、積層数は４５０層とした。
　また、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０との間隔Ｓ（図９参照）は、０．２ｍｍに設定した。
　なお、第１積層セラミックコンデンサ１０及び第２積層セラミックコンデンサ３０は、いずれも、Ｚ軸方向寸法Ｔ１０（Ｔ３０）はＹ軸方向寸法Ｗ１０（Ｗ３０）の１．３倍以上、さらには、１．５倍以上となっている。このような寸法の積層セラミックコンデンサは、高実装密度の回路基板に好適に用いることができる。
　このような第５実施例において、第１実施例と同様の要領で音量測定を実施したところ、第５実施例では、第１実施例と同様に、いずれも２５ｄＢを下回る音量であることが確認された。
　本願の各実施例は、隣接させて基板の実装面に実装された積層セラミックコンデンサのＺ軸方向寸法はいずれもＹ軸方向寸法の１．３倍以上である。また、隣接する積層セラミックコンデンサの内部電極の積層方向が異なる。このため、積層セラミックコンデンサの高密度実装を実現しつつ、電歪現象に起因する振動を低減することができる。
　また、第１積層セラミックコンデンサと第２積層セラミックコンデンサの少なくともいずれか一方において、一つの端面における外部電極のＹ軸方向の寸法は、セラミック素体のＹ軸方向の寸法より小さくすることができる。これにより、積層セラミックコンデンサ間の間隔を狭くし、高密度実装を実現することができる。また、その際の短絡を抑制することができる。
　第１積層セラミックコンデンサと第２積層セラミックコンデンサとの間隔を、いずれかの積層セラミックコンデンサのＹ軸方向寸法の１／２とすることで、高密度実装を実現することができる。
　なお、上記各実施形態及び実施例では、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０をＹ軸方向に沿って並列させたり、第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０をＹ軸方向に沿って並列させたりしている。これに対し、第１積層セラミックコンデンサ１０と第２積層セラミックコンデンサ３０をＸ軸方向に沿って並列させたり、第３積層セラミックコンデンサ５０と第４積層セラミックコンデンサ７０をＸ軸方向に沿って並列させたりしても、同様の効果を得ることができる。
　上記実施形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
１…プリント配線基板、２…ランド、３…はんだ、１０…第１積層セラミックコンデンサ、１１，３１，５１，７１…セラミック素体、Ｍ１１，Ｍ３１，Ｍ５１，Ｍ７１…第１主面、Ｍ１２，Ｍ３２，Ｍ５２，Ｍ７２…第２主面、Ｅ１１，Ｅ３１，Ｅ５１，Ｅ７１…第１端面、Ｅ１２，Ｅ３２，Ｅ５２，Ｅ７２…第２端面、Ｓ１１,Ｓ３１，Ｓ５１，Ｓ７１…第１側面、Ｓ１２，Ｓ３２，Ｓ５２，Ｓ７２…第２側面、１２，１３，３２，３３…内部電極、１４，３４，５４，７４…第１外部電極、１５，３５，５５，７５…第２外部電極、１６，４０…容量形成部、１７，３７…カバー部、１８，３８…マージン部、１９，３９…セラミック層、２０，３６…積層部、３０…第２積層セラミックコンデンサ、５０…第３積層セラミックコンデンサ、７０…第４積層セラミックコンデンサ、１００，２００，３００，４００…回路基板。

Claims (8)

  1. 　基板と、
    　当該基板の実装面に実装された第１積層セラミックコンデンサと、
    　前記第１積層セラミックコンデンサと隣接させて前記基板の前記実装面に実装された第２積層セラミックコンデンサと、を備え、
    　前記第１積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、
    　前記第２積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、
    　前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサとの間隔は、前記第１積層セラミックコンデンサの第２軸方向の寸法の１／２以下、又は、前記第２積層セラミックコンデンサの第２軸方向の寸法の１／２以下であり、
    　前記第１積層セラミックコンデンサが備えるセラミック素体内に設けられた内部電極の積層方向と前記第２積層セラミックコンデンサが備えるセラミック素体内に設けられた内部電極の積層方向とが異なっている、
    回路基板。
  2. 　前記第１積層セラミックコンデンサの前記内部電極は、前記第１軸方向で対向するように、前記第１軸方向に沿って積層された、
    請求項１に記載の回路基板。
  3. 　前記第２積層セラミックコンデンサの前記内部電極は、前記第２軸方向で対向するように、前記第２軸方向に沿って積層された、
    請求項１に記載の回路基板。
  4. 　前記第１積層セラミックコンデンサと前記第２積層セラミッコンデンサは、前記第２軸方向に沿って並列させて前記基板に実装された、
    請求項１に記載の回路基板。
  5. 　前記第１積層セラミックコンデンサが備える前記セラミック素体と前記第２積層セラミックコンデンサが備える前記セラミック素体は、それぞれ、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面とを有し、
    　前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサは、それぞれ、少なくとも前記一対の端面に設けられた一対の外部電極を備え、
    　前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサの少なくともいずれか一方において、一つの前記端面における前記外部電極の前記第２軸方向の寸法は、前記セラミック素体の前記第２軸方向の寸法よりも小さい、
    請求項１に記載の回路基板。
  6. 　前記第２積層セラミックコンデンサが備える前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面とを有し、
    　前記第２積層セラミックコンデンサは、前記端面に設けられた外部電極を備え、
    　前記第２積層セラミックコンデンサにおける前記外部電極の前記第２軸に沿う方向の寸法は、前記セラミック素体の前記第２軸方向の寸法よりも小さい、
    請求項２に記載の回路基板。
  7. 　隣接させて前記基板の前記実装面に実装された前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサの合計の数は、３個以上であり、前記第１積層セラミックコンデンサと前記第２積層セラミックコンデンサとは、隣接する方向に沿って交互に配置された、
    請求項１に記載の回路基板。
  8. 　前記第１積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第２積層セラミックコンデンサの前記実装面に垂直となる第１軸方向の寸法は前記第１軸と直交する第２軸方向の寸法の１．５倍以上である、
    請求項１に記載の回路基板。
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