WO2024058354A1 - 고유전 비정질 불소화 탄소 초박막층을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법 - Google Patents

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Definitions

  • the present invention relates to a semiconductor structure and semiconductor device including an ultra-thin film of amorphous fluorinated carbon with a high dielectric constant, low leakage current, and high dielectric strength, and a method of manufacturing the same.
  • MOSFETs metal oxide semiconductor field-effect transistors
  • VLSI very high-density integrated circuits
  • High dielectric constants Materials with a higher dielectric constant than SiO 2 are commonly referred to as high dielectric constants.
  • finding materials Al, Zr, Ta, STO, BST, etc.
  • the high dielectric layer of metal oxide contains many bulk traps such as oxygen vacancies, which increases CV hysteresis and causes instability of the threshold voltage.
  • the equivalent oxide thickness (EOT) is required to be less than 1 nm, and under that condition, electron tunneling of Hf- or Zr-based oxide can occur.
  • Hf-based oxides are prone to crystallization due to their low crystallization temperature, exhibit thermal instability when in contact with Si, and have a high defect density.
  • Zr-based oxides have a rough surface due to the high crystallinity of the thin film and a high density of grain boundaries, resulting in very high leakage current. Since Ti-based oxide films have an inherently low bandgap energy of 3.5 eV, they have problems with large leakage current and low dielectric strength. Accordingly, in order to develop devices with nodes of 10 nm or less, the application of a new high dielectric material with low leakage current and high dielectric strength is required.
  • Organic electronic devices are receiving a lot of attention because they show potential as large-area, low-cost, flexible devices. Most organic materials are amorphous or have poor crystallinity, resulting in a smooth surface. Carbon is the most versatile material among organic materials, and carbon thin films are attracting much attention in technological and industrial applications due to their excellent electrical and mechanical properties. The electrical properties of a material are directly related to its structure, and the key to the diversity of carbon-based materials is also chemical bonding. ⁇ -bonds between carbon atoms in the sp 3 state are generally insulating. Diamond is a strong insulator because the carbon atoms are connected only by sp 3 bonds (conductivity ⁇ 10 -15 ⁇ -1 cm -1 ) and has very high hardness.
  • CVD chemical vapor deposition
  • a nanographite structure is formed when the deposition temperature is lowered to ⁇ 700°C, and amorphous carbon is formed at room temperature.
  • Research on carbon-based materials is particularly focused on nanostructures with highly ordered structures such as graphene and carbon nanotubes, which have high potential as transparent conductors and next-generation semiconductors due to their high conductivity properties and transparency. . For this reason, although nanographite and amorphous carbon also exhibit many interesting properties, attempts to develop materials with new properties using them and apply them have not received relatively much attention.
  • nanographite and amorphous carbon contain a significant proportion of so-called “dangling bonds,” meaning fixed free radicals, they react with hydrogen and/or HC (hydrocarbon) radicals under appropriate conditions to form an amorphous hydrogenated carbon film. do.
  • HC hydrocarbon
  • attempts to develop materials with new properties and apply them by utilizing dangling bonds in nanographite or amorphous carbon were limited.
  • amorphous hydrocarbon films are used as etch masks due to the advantage of easy formation of thin films of uniform thickness, or as low-dielectric insulators such as interlayer materials of semiconductor metal wiring to prevent thin film defects and increase interlayer adhesion. limited to that.
  • an amorphous fluorocarbon (a-C:Fs) film can be formed in the presence of fluorine and/or FC (fluorocarbon) radicals.
  • Korean Patent No. 10-0283007 reported that when amorphous fluorinated carbon is manufactured by increasing the fluorine concentration in amorphous carbon, the dielectric constant can be further lowered compared to amorphous hydrogenated carbon. Accordingly, amorphous fluorinated carbon films have been mainly reported to be used as insulating films utilizing low dielectric constant characteristics (Korean Patent Nos. 10-0427508, 10-0283007, Japanese Patent No. 3666106), and amorphous fluorinated carbon films with high dielectric properties have been reported. There has been no report on fluorinated carbon films.
  • the present invention provides a semiconductor structure and semiconductor device including a novel high-dielectric amorphous fluorinated carbon ultra-thin film that has a high dielectric constant, low leakage current, and high insulation strength, which is useful for manufacturing highly integrated devices, a semiconductor device, and a manufacturing method thereof.
  • the purpose is to provide.
  • the present invention for achieving the above-described object includes a semiconductor material layer; a layer of metal material; and an ultra-thin film layer formed at an interface between the semiconductor material layer and the metal material layer and made of amorphous fluorocarbon having a dielectric constant of 10 or more.
  • amorphous is a term in contrast to crystalline, meaning that long-range order does not exist in the positions of atoms.
  • the “amorphous” thin film of the present invention may be composed entirely of amorphous material, but may also contain a nanocrystalline region in which short-range order exists.
  • the amorphous fluorinated carbon thin film of the present invention may contain both sp 2 bonds and sp 3 bonds between carbons, but the thin film of the present invention is not limited by the ratio.
  • amorphous fluorinated carbon refers to an amorphous carbon thin film containing fluorine captured in dangling bonds, and does not exclude the presence of other elements captured by dangling bonds.
  • the amorphous fluorinated carbon of the present invention may include hydrogen captured by dangling bonds.
  • fluorine may be bonded in the form of -CF, -CF 2 , or -CF 3 .
  • the amorphous carbon thin film is a low dielectric thin film with a very low dielectric constant, and it was known that if the amorphous carbon thin film contains fluorine, the dielectric constant is further lowered.
  • the semiconductor structure of the present invention is characterized by including an amorphous fluorinated carbon ultra-thin film that exhibits high dielectric properties, unlike conventionally known amorphous fluorinated carbon thin films, at the interface between the semiconductor material layer and the metal material layer.
  • the amorphous fluorinated carbon ultrathin film is characterized by a dielectric constant of 10 or more, preferably 40 or more, more preferably 60 or more, which is higher than that of conventional Hf-based, Zr-based or Ti-based oxide thin films.
  • the amorphous fluorinated carbon thin film has a very low surface roughness due to its amorphous structure, and the rms surface roughness is 5 nm or less, preferably 3 nm or less, and more preferably 2 nm or less. Due to low surface roughness, it is possible to form a smooth ultra-thin film with a thickness of 10 nm or less without pinholes, and realize low leakage current and high insulation strength characteristics.
  • the amorphous fluorinated carbon ultrathin film of the present invention has a leakage current of 10 A/cm2 or less based on an applied voltage of 1V, an insulation strength of 10 MV/cm or more, and a CV hysteresis of 5 mV or less. Therefore, it can be useful even in devices of 10 nm or less.
  • the high dielectric amorphous fluorinated carbon ultra-thin layer formed at the interface between the semiconductor material layer and the metal material layer eliminates the Fermi level fixation phenomenon, enabling efficient electron injection, thereby enabling excellent performance. It was confirmed that the ultra-thin film layer is capable of electrical connection between the semiconductor material layer and the metal material layer.
  • amorphous fluorocarbon is an insulating material, it is formed as an ultra-thin film with an atomic layer thickness of less than 10 nm, allowing electrons to move through the tunneling phenomenon. It is believed that this is because it is possible. Additionally, the ultra-thin layer may play a role in suppressing dangling bonds included in the semiconductor material layer.
  • the amorphous fluorinated carbon ultra-thin layer includes the steps of (A) placing a substrate made of a semiconductor material or a substrate on which a semiconductor material layer is formed in a plasma reactor; (B) injecting a first gas containing a fluorocarbon gas and a second gas containing an inert gas into the reactor; and (C) generating plasma in the reactor, wherein at least one of the temperature, pressure, flow rate of the first gas, flow rate of the second gas, and intensity of the plasma is adjusted to adjust the reactor to have a dielectric constant of 10 or more. It can be formed by allowing an amorphous thin film to grow.
  • a plasma reactor generates plasma within a reactor to induce a reaction of a reaction gas, for example, plasma-assisted chemical vapor deposition (PE-CVD), inductively coupled plasma chemical vapor deposition (ICP-CVD), or electron cyclotron resonance.
  • PE-CVD plasma-assisted chemical vapor deposition
  • ICP-CVD inductively coupled plasma chemical vapor deposition
  • ECR-CVD electron cyclotron resonance
  • Plasma generates a large amount of highly reactive radicals from a reaction gas, making it possible to form a thin film even at low temperatures.
  • ICP-CVD is explained as an example, but it is obvious that it is not limited thereto.
  • the substrate itself may be made of a semiconductor material, or a semiconductor material layer may be formed on a substrate for manufacturing a typical semiconductor structure, such as a glass or metal oxide substrate.
  • a separate active layer may be formed on the entire or part of the substrate below the semiconductor material layer. According to the present invention, since a separate catalyst layer for growing an amorphous fluorinated carbon ultra-thin film is not required, an amorphous fluorinated carbon ultra-thin film can be deposited directly on the semiconductor material layer without going through a separate transfer process.
  • an ultra-thin film layer by growing an amorphous fluorinated carbon ultra-thin film on a separate substrate and then transferring it onto a semiconductor material layer is not excluded.
  • thin films can be grown at temperatures below 400°C, thin films can be grown without damaging the substrate even when it contains a polymer substrate such as polyimide.
  • the manufacturing method of the present invention may further include the step of washing the substrate prior to step (A).
  • step (A) For cleaning the substrate, an appropriate method can be selected depending on the type of substrate material. Through the substrate cleaning step, not only can a surface condition favorable for thin film growth be realized, but interface defects with the grown thin film can be reduced and excellent interface characteristics can be obtained. there is.
  • the characteristics of the amorphous fluorinated carbon ultrathin film that forms the high dielectric film are determined by the temperature of the reactor, pressure, flow rate of the first gas, flow rate of the second gas, and intensity of the plasma, and by controlling each variable, an amorphous fluorinated carbon film with a dielectric constant of 10 or more can be produced. Ultrathin fluorinated carbon films can be grown. Accordingly, each variable is explained in detail. It is natural that the optimized absolute value of each variable may change depending on each equipment, and it is easy to manufacture a thin film with a thickness, dielectric constant, and surface roughness suitable for the intended use by referring to the description of the variables below. will be.
  • the first gas includes fluorocarbon gas. Any fluorinated carbon gas can be used as long as it can form a fluorinated carbon thin film by plasma, and is usually carbon that can be used to produce graphene by chemical vapor deposition at high temperature, such as methane, ethane, propane, and ethylene.
  • a material in which hydrogen is replaced with fluorine in one or more compounds selected from the group consisting of , acetylene, and propylene can be used. Substitution of hydrogen with fluorine includes not only the substitution of all of the hydrogen constituting the compound with fluorine, but also the substitution of some of the hydrogen with fluorine.
  • compounds in which the hydrogen of methane is replaced with fluorine include not only CF 4 used in the examples, but also CHF 3 , CH 2 H 2 , and CH 3 F. If the fluorocarbon contains hydrogen atoms, the hydrogen may be captured along with the fluorine by dangling bonds within the thin film. Additionally, fluorocarbons other than the above-mentioned compounds are not excluded.
  • the second gas contains an inert gas and serves as a carrier gas to control the pressure and concentration of fluorocarbon in the reactor.
  • the second gas may additionally contain hydrogen. Even when the second gas contains hydrogen, hydrogen may be captured along with fluorine by a dangling bond. Therefore, when the second gas contains hydrogen, the ratio of fluorine and hydrogen captured by dangling bonds in the thin film can be adjusted by adjusting the volume ratio of the fluorocarbon gas in the first gas and the hydrogen gas in the second gas. You can.
  • the volume ratio of fluorocarbon gas in the first gas and hydrogen gas in the second gas may be 100:0 to 1:50. It is natural that as the volume ratio of hydrogen gas increases, the ratio of hydrogen increases compared to the fluorine captured by the dangling bond. If the volume ratio of hydrogen gas to fluorocarbon gas exceeds 1:50, the capture ratio of fluorine will become too low. You can.
  • the volume ratio of the first gas and the second gas may be, for example, 1:1 to 1:100. If the ratio of the second gas to the first gas is too high, thin film growth may be too slow or it may be difficult to grow the thin film, and if the ratio of the second gas is too low, the thin film surface may become rough and surface characteristics may deteriorate.
  • a fluorocarbon thin film is formed on the substrate. It is already well known that when depositing a carbon thin film using carbon gas, a high-quality graphene thin film is formed at a high temperature of 900°C or higher, and as the temperature decreases, dangling bonds increase and the crystallinity of the graphene thin film decreases. Even when manufacturing the thin film of the present invention, the characteristics of the produced thin film changed depending on the temperature in step (C). At high temperatures, graphene is formed, and as the temperature decreases, nano graphite containing nano graphene crystals is formed within the amorphous thin film.
  • the high dielectric amorphous fluorinated carbon thin film of the present invention is formed.
  • the high dielectric properties of thin films manufactured at room temperature to 400°C are described, but the values may vary depending on other reaction conditions such as the equipment used, the concentration of fluorocarbon gas, the pressure in the reactor, and the intensity of plasma. It is meaningless to limit it to a specific value, and considering various conditions, it is desirable to control the reaction temperature between 20 and 700°C.
  • the pressure within the reactor is preferably 0.1 to 10 Torr to ensure smooth plasma discharge. If the pressure is too high, it is difficult to maintain plasma and the deposition efficiency of the thin film decreases, and if the pressure is too low, the process efficiency decreases.
  • the intensity of the plasma also affects the properties of the resulting thin film.
  • the intensity of the plasma is preferably adjusted in the range of 100 W to 1,000 W. As the plasma intensity increases, the growth rate of the thin film increases, the surface roughness decreases, and the dielectric constant tends to increase (data not shown), so an intensity of 1,000 W or more is not excluded. Additionally, when the intensity of plasma is low, the thickness or surface roughness of the thin film can be adjusted by increasing the deposition time, and the dielectric constant can also change accordingly. Therefore, less than 100 W is also not excluded.
  • the temperature, pressure, flow rate of the first gas, flow rate of the second gas, and plasma intensity of the optimal reactor are factors that influence each other, even if one parameter shows the optimal value at a specific value when other values are fixed, , it is natural that the absolute value may change when other variables are adjusted.
  • the present invention seeks to confirm the properties of an amorphous fluorinated carbon thin film, whose high dielectric properties were previously unknown, and apply it in the form of an ultra-thin film to utilize it in a semiconductor structure.
  • the desired thickness Those skilled in the art can easily design by changing the above conditions to have optimal characteristics including dielectric constant and surface roughness.
  • Another aspect of the present invention relates to a semiconductor device using the high dielectric amorphous fluorinated carbon thin film, and specifically, to a semiconductor device including a source/drain region and a contact structure electrically connected to the source/drain region, It relates to a semiconductor device characterized by an amorphous fluorinated carbon ultra-thin layer having a dielectric constant of 10 or more interposed between a source/drain region and a contact structure.
  • the high dielectric amorphous fluorinated carbon ultra-thin film layer formed at the interface between the semiconductor material layer and the metal material layer eliminates the Fermi level pinning phenomenon to enable efficient electron injection, thereby enabling efficient electron injection in the semiconductor material layer. It allows the device to exhibit excellent performance. Additionally, the ultra-thin layer may serve to heal dangling bonds included in the source/drain region. As illustrated in the examples below,
  • the semiconductor device of the present invention is:
  • a gate electrode disposed on the substrate to apply an electric field
  • a fin-shaped active region extending in a first direction on the substrate
  • a gate structure extending on the substrate in a second direction intersecting the fin-type active region and including a gate electrode and a gate dielectric layer;
  • the device of the present invention is:
  • a fin-shaped active region protruding from the substrate and extending in a first direction
  • a plurality of semiconductor patterns arranged to be spaced apart from each other on the upper surface of the fin-shaped active region and having a channel region;
  • a gate electrode Surrounding the plurality of semiconductor patterns and extending in a second direction perpendicular to the first direction, between the main gate electrode disposed on the top of the plurality of semiconductor patterns and extending in the second direction and the plurality of semiconductor patterns A gate electrode including a sub-gate electrode disposed on;
  • a gate dielectric layer disposed between the gate electrode and the plurality of semiconductor patterns
  • source/drain regions disposed on both sides of the gate electrode, connected to the plurality of semiconductor patterns, and in contact with a lower surface of the spacer;
  • the semiconductor structure of the present invention includes a high dielectric amorphous fluorinated carbon ultrathin film that has a dielectric value that is significantly higher than that of SiO 2 as well as conventional Hf- or Zr-based oxides, has a very low leakage current, and exhibits high dielectric strength characteristics.
  • a high dielectric amorphous fluorinated carbon ultrathin film that has a dielectric value that is significantly higher than that of SiO 2 as well as conventional Hf- or Zr-based oxides, has a very low leakage current, and exhibits high dielectric strength characteristics.
  • the high dielectric amorphous fluorinated carbon ultra-thin film does not require a catalyst layer during manufacture, so it can be deposited directly on the required substrate without requiring a transfer process, and has excellent interfacial characteristics, thereby improving the performance of the semiconductor device. You can.
  • a high dielectric film can be formed even at low temperatures below 400°C, it can also be applied to flexible devices that are vulnerable to heat.
  • Figure 1 is a Raman spectrum of a thin film grown depending on the deposition temperature.
  • Figure 2 is an AFM image of an amorphous fluorinated carbon thin film.
  • Figure 3 is an IR spectrum of a thin film depending on deposition temperature.
  • Figure 4 is an XPS spectrum of a thin film according to deposition temperature.
  • Figure 5 is a C-V curve of an amorphous fluorinated carbon thin film according to deposition temperature.
  • Figure 6 is an HR-TEM image showing the interface between a Si substrate and an amorphous fluorinated carbon thin film.
  • Figure 7 is a graph showing the thickness and dielectric constant of a thin film according to deposition temperature.
  • Figure 8 is a J-V curve of an amorphous fluorinated carbon thin film according to deposition temperature.
  • Figure 9 is a cross-sectional view showing the structure of the semiconductor structure of the present invention using a high dielectric amorphous fluorinated carbon thin film.
  • Figure 10 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention using a high dielectric amorphous fluorinated carbon thin film.
  • Figure 11 is a layout and cross-sectional view showing a semiconductor device according to an embodiment of the present invention using a high dielectric amorphous fluorinated carbon thin film.
  • Figure 12 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention using a high dielectric amorphous fluorinated carbon thin film.
  • Example 1 Preparation of amorphous fluorinated carbon thin film
  • a fluorinated carbon thin film was deposited on an n-type crystalline Si(100) substrate by ICP CVD (Inductively-coupled plasma chemical vapor deposition) using CF 4 gas and a hydrogen/argon mixed gas under the following conditions. Specifically, 10 sccm of CF 4 gas and 100 sccm of hydrogen/argon mixed gas (10% hydrogen) were respectively injected into the reactor. The Si substrate was first cleaned with a 10% HF solution for 30 seconds and then washed with DI water according to a standard cleaning method. During deposition, the pressure was fixed at 1 Torr, the plasma power was 400 W, and the deposition time was fixed at 30 minutes. In order to observe the effect of temperature, the deposition temperature was adjusted to range from room temperature to 400°C.
  • the amorphous carbon thin film was graphitized.
  • the appearance of the D peak means that the amorphous carbon has the ordered but disordered structure of graphite.
  • the creation of the D peak and the shift of the G peak suggest that the sp 3 /sp 2 ratio decreases, and it was expected that the dielectric properties of the amorphous fluorinated carbon thin film could be controlled from changes in the sp 3 /sp 2 ratio.
  • Figure 2 is an AFM (Asylum Research, MFP-3D) image of an amorphous fluorinated carbon thin film grown directly on a Si substrate, confirming that a uniform, smooth thin film was grown without pinholes.
  • the surface roughness (root-mean-square roughness) of the thin film was 1.4 nm.
  • the FTIR spectrum confirmed that CF, CF 2 and CF 3 bonds existed in all thin films produced at each temperature, and therefore, the produced thin film was an amorphous fluorinated carbon thin film with fluorine trapped in the dangling bond.
  • the CF bond has the longest bond length of 3.0 ⁇ compared to the CF 2 bond (1.7 ⁇ ) or CF 3 bond (1.4 ⁇ ). Therefore, since CF bonds are dominant in amorphous fluorocarbon thin films, it can be expected to improve the dipole moment of the thin film as well as the dielectric properties of the thin film.
  • Example 3 Evaluation of electrical properties of amorphous fluorinated carbon thin film
  • An MIS device was manufactured using the amorphous fluorinated carbon thin film according to the present invention as a dielectric layer, and the electrical properties of the amorphous fluorinated carbon thin film were evaluated. Specifically, a MIS device was manufactured by forming a circular Ti (5 nm)/Au (200 nm) electrode by DC sputtering on an amorphous fluorinated carbon thin film grown on a Si substrate according to the method of Example 1.
  • Figure 5 is a C-V curve of the amorphous fluorinated carbon thin film measured in the manufactured MIS device, showing that the capacitance significantly increases as the growth temperature of the thin film increases.
  • ⁇ is the value measured in the forward direction from -2 V to 2 V
  • ⁇ is the value measured in the reverse direction from +2 V to -2 V.
  • the hysteresis in the C-V loop for all samples was close to zero ( ⁇ 5 mV).
  • a very small hysteresis value means that the charge density trapped at the interface between the amorphous fluorinated carbon thin film and the Si substrate is very small.
  • the excellent interfacial properties are (i) the formation of a fluorinated dangling bond at the SI interface during the growth of the amorphous fluorinated carbon thin film by ICP-CVD, and (ii) the formation of a fluorinated dangling bond between Si and amorphous fluorinated carbon, as confirmed in the HR-TEM image of Figure 6. This can be explained by the fact that there is no interfacial oxidation layer between the carbon layers.
  • the dielectric constant of the amorphous fluorinated carbon thin film can be calculated from the C-V curve using the following equation.
  • k is the relative dielectric constant
  • d is the thickness of the thin film
  • C max is the integrated capacitance
  • ⁇ 0 is the dielectric constant in vacuum
  • A represents the area of the MIS element.
  • the upper graph of FIG. 7 is a graph showing the results of measuring the thickness of amorphous fluorinated carbon thin films grown at each deposition temperature using an ellipsometer M-2000.
  • the thin films grown at room temperature have a thickness of 5.5 nm and the thickness of the amorphous fluorinated carbon thin films grown at each deposition temperature is 5.5 nm.
  • the thickness of the grown thin film was 3 ⁇ 3.5 nm.
  • the dielectric constant calculated from the thickness of the thin film is plotted according to the deposition temperature and is shown at the bottom of FIG. 7.
  • the dielectric constant slightly increased for thin films deposited at 100°C compared to thin films deposited at room temperature, but showed a sharp increase when the deposition temperature was above 200°C.
  • Example 4 Implementation example of semiconductor structure and semiconductor device
  • FIG. 9 shows a semiconductor structure 10 including a layer of semiconductor material 110, a layer of metal material 120, and an ultra-thin layer 130.
  • the Fermi level fixation phenomenon occurs due to an interface defect.
  • a non-ideal Schottky barrier is formed between the semiconductor material layer and the metal material layer and ohmic contacts are inhibited, reducing electron injection efficiency at the interface and causing deterioration of device performance.
  • the above-described high-dielectric amorphous fluorinated carbon ultra-thin layer formed at the interface of the semiconductor material layer and the metal material layer eliminates the Fermi level pinning phenomenon at the interface of the semiconductor material layer and the metal material layer, thereby providing ideal and efficient electronics. injection efficiency can be achieved. It was confirmed that the high-dielectric amorphous fluorinated carbon is capable of electrical connection between a high-dielectric insulating material or semiconductor material layer and a metal material layer, which is achieved by forming an ultra-thin film with an atomic layer thickness of 10 nm or less, thereby eliminating the electrons due to the tunneling phenomenon. It is believed that this is because movement occurs.
  • the ultra-thin layer can play a role in suppressing dangling bonds included in the semiconductor material layer.
  • the semiconductor material layer unlike in the bulk state, there are dangling bonds that are not paired, which causes the problem of deterioration of interface properties such as Fermi level fixation phenomenon when heterojunction with a metal material layer.
  • fluorine or carbon when growing an ultra-thin layer, fluorine or carbon combines with the dangling bond and heals it, thereby enabling better interfacial characteristics.
  • the semiconductor structure of the present invention is used in a device including a heterojunction of a semiconductor material and a metal, for example, a semiconductor device including a source/drain region made of a semiconductor material layer and a contact structure made of a metal material layer, so that the Fermi level
  • a semiconductor device including a source/drain region made of a semiconductor material layer and a contact structure made of a metal material layer so that the Fermi level
  • the performance of the device can be improved by eliminating the pinning phenomenon.
  • 10 to 12 show cross-sectional views of an exemplary semiconductor device of the present invention in which an amorphous fluorinated carbon ultrathin layer having a dielectric constant of 10 or more is interposed between the source/drain region and the contact structure.
  • FIG. 10 relates to a semiconductor device 21 including a substrate 211, a source/drain region 221, a gate electrode 231, a gate dielectric layer 232, and a contact structure 241.
  • the substrate 211 may be any one of various substrates used in general semiconductor device processes, such as glass, plastic, or silicon substrates.
  • the substrate 211 may include a semiconductor such as silicon (Si), germanium (Ge), or a compound semiconductor such as SiGe, SiC, GaAs, InAs, InP, etc. .
  • the substrate may have a silicon on insulator (SOI) structure.
  • SOI silicon on insulator
  • another active layer may be formed on the substrate.
  • the substrate may additionally have an active region defined by a device isolation layer 212 .
  • the device isolation film may be formed of a single insulating film, but may also include an external insulating film and an internal insulating film.
  • the external insulating film and the internal insulating film may be formed of the same material or different materials.
  • the external insulating film may be formed of an oxide film
  • the internal insulating film may be formed of a nitride film, but are not limited thereto.
  • source/drain regions 221 are arranged facing each other, defining a channel region between them.
  • the source/drain regions may be formed within the substrate or may be formed protruding from the substrate.
  • a gate electrode 231 is disposed on the substrate to apply an electric field to the channel region.
  • the gate electrode may be made of a single gate film or may be formed of multiple films.
  • the gate electrode 231 may include at least one material selected from an impurity-doped semiconductor, metal, conductive metal nitride, or metal silicide.
  • a gate dielectric film is interposed between the gate electrode 231 and the substrate 211.
  • the gate dielectric film may be formed of a low dielectric material film or a high dielectric material film.
  • it may be made of a material selected from silicon oxide, silicon oxynitride, hafnium oxide, zirconium oxide, tantalum oxide, and titanium oxide, or an amorphous hydrocarbon thin film with a dielectric constant of 10 or more, but is not limited thereto.
  • the gate dielectric film is shown as being formed on both the bottom and side surfaces of the gate electrode, but it may be formed only on the bottom surface of the gate electrode.
  • Spacers 233 may be additionally formed on the sides of the gate electrode and the gate dielectric layer.
  • the spacer may be formed of at least one of silicon oxide, silicon nitride, and silicon oxynitride.
  • Figure 10 shows the case where the spacer is made of a single layer, but it is not limited to this and of course it may be made of multiple layers.
  • the contact structure 241 is arranged to be electrically connected to the source/drain region.
  • the contact structure may be referred to as a source/drain contact.
  • the contact structure may be formed of one or more of a conductive metal film, a metal nitride film, a metal oxide film, a metal oxynitride film, and a doped semiconductor material.
  • a high dielectric amorphous fluorinated carbon ultra-thin layer 251 with a dielectric constant of 10 or more is interposed between the source/drain region and the contact structure.
  • the amorphous fluorinated carbon is a high-dielectric insulating material with low leakage current density and high dielectric strength, but as an ultra-thin layer is formed with an atomic layer thickness of 10 nm or less, electrical connection between the source/drain region and the contact structure is possible through the tunneling phenomenon. do.
  • FIG. 11 is a layout (a) and a cross-sectional view taken along line A-A' showing a semiconductor device 22 according to another embodiment of the present invention including a fin-type active region and a contact structure.
  • the semiconductor device of this embodiment includes a substrate 211, a fin-type active region 213, a gate electrode 231, a gate dielectric film 232, a source/drain region 221, and a contact structure 241.
  • the substrate and device isolation layer may be substantially the same as those described in FIG. 10 .
  • the substrate has an active pattern formed by a device isolation layer (not shown), and in this embodiment, a fin-shaped active region 213 protrudes from the substrate and extends in the first direction on the active pattern of the substrate. When having a plurality of fin-shaped active regions, they may be arranged to be spaced apart from each other at equal intervals.
  • the device isolation layer may be disposed so that upper portions of the active patterns are exposed, such that the exposed upper portions of the active patterns are defined as a fin-type active region.
  • the gate structure 230 including the gate electrode 231 and the gate dielectric layer 232 is formed on the substrate extending in a second direction intersecting the fin-type active region.
  • the gate structure may additionally include spacers 233 .
  • the gate electrode, gate dielectric layer, and spacer may be substantially the same as those described in FIG. 10 .
  • the gate structure may be formed to cover the fin-shaped active area.
  • the fin-type active region disposed below the gate electrode acts as a channel region.
  • Source/drain regions 221 are disposed on active patterns or fin-type active regions on both sides of the gate structure 230, respectively.
  • the contact structure 241 is disposed to be electrically connected to the source/drain regions on both sides of the gate structure and may contact a plurality of source/drain regions. Additionally, the material constituting the contact structure may be substantially the same as that described in FIG. 10 .
  • a high dielectric amorphous fluorinated carbon ultra-thin film layer 251 with a low leakage current density and high dielectric constant of 10 or more is formed.
  • the ultra-thin layer is made of an insulating material, but is formed as an ultra-thin layer with an atomic layer thickness, thereby electrically connecting the source/drain region and the contact structure.
  • Figure 12 is a cross-sectional view showing a semiconductor device according to another embodiment of the present invention.
  • a substrate 211, a fin-type active region 213, a semiconductor pattern, a gate electrode 231 including a main gate electrode 231M and a sub-gate electrode 231S, a gate dielectric film 232, and a spacer A semiconductor device 23 including 233) and source/drain regions 221 is provided.
  • the substrate, the device isolation film for defining the fin-type active region, and the fin-type active region may be substantially the same as those described in FIGS. 10 and 11 .
  • the top surface of the isolation film 212 is shown to be disposed at the same level as the top surface of the fin-type active region.
  • the isolation film is disposed at a lower level than the top surface of the fin-type active region, so that only the lower side walls of the fin-type active region are exposed to the isolation film. It may be surrounded by
  • the fin-shaped active region is formed to protrude from the substrate and extends in a first direction. A plurality of fin-shaped active regions may be formed.
  • a plurality of semiconductor patterns may be arranged to be spaced apart in a direction perpendicular to the top surface of the substrate 211 on the fin-type active region.
  • the plurality of semiconductor patterns may include the same material as the substrate.
  • the plurality of semiconductor patterns may include a semiconductor such as silicon or germanium, or a compound semiconductor such as SiGe, SiC, GaAs, InAs, or InP.
  • each of the plurality of semiconductor patterns may include a channel region.
  • the plurality of semiconductor patterns may have the shape of, for example, a nanosheet.
  • the gate electrode 231 may surround a plurality of semiconductor patterns and extend on the fin-type active region and device isolation layer.
  • the gate electrode may include a main gate electrode 231M and a plurality of sub-gate electrodes 231S.
  • the main gate electrode may cover the upper surface of the uppermost semiconductor pattern, and the plurality of sub-gate electrodes may be disposed between the fin-type active region and the lowermost semiconductor pattern and between each of the plurality of semiconductor patterns.
  • a gate dielectric film 232 is interposed between the gate electrode 231 and the plurality of semiconductor patterns .
  • Spacers 233 may be disposed on both side walls of the gate electrode.
  • An additional gate dielectric film may be interposed between the gate electrode and the spacer.
  • the gate electrode, gate dielectric film, and spacer may be substantially the same as those described in FIGS. 10 and 11 .
  • Source/drain regions 221 are formed on both sides of the plurality of semiconductor patterns. Source/drain regions may be connected to both ends of a plurality of semiconductor patterns. In FIG. 12, the source/drain region is shown as being composed of two layers, but it is not limited to this and may be composed of a single layer or two or more layers.
  • the contact structure 241 is substantially the same as that described in FIGS. 10 and 11 and is electrically connected to the source/drain regions.
  • the contact structure may contact a plurality of source/drain regions.
  • an ultra-thin layer 251 formed of high dielectric amorphous fluorocarbon with a dielectric constant of 10 or more is interposed between the source/drain region 221 and the contact structure 241.
  • the ultra-thin layer is made of an insulating material, but is formed as an ultra-thin layer with an atomic layer thickness, thereby enabling electrical connection between the source/drain regions and the contact structure.
  • substrate 212 device isolation membrane
  • Gate structure 231 Gate electrode

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Abstract

본 발명은 유전상수가 크고 누설전류가 낮으며 절연강도가 높은 비정질 불소화 탄소의 초박막을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 물질층; 금속 물질층; 및 상기 반도체 물질층과 상기 금속 물질층의 계면에 형성되며 유전상수가 10 이상인 비정질 불소화 탄소로 이루어진 초박막층;을 포함하는 것을 특징으로 하는 반도체 구조물과 반도체 소자 및 그 제조방법에 관한 것이다.

Description

고유전 비정질 불소화 탄소 초박막층을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법
본 발명은 유전상수가 크고 누설전류가 낮으며 절연강도가 높은 비정질 불소화 탄소의 초박막을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법에 관한 것이다.
초고밀도 집적회로(VLSI)의 제작에 중요한 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)의 게이트 길이는 과거 수십년 사이에 10 ㎛에서 10 nm로 급격히 감소하였다. SiO2 게이트 유전체는 두께가 감소함에 따라 터널링 게이트 전류가 기하급수적으로 증가하여 집적회로의 과도한 대기전력을 야기하므로 종래 절연막으로 사용되던 SiO2 박막의 효용성은 한계에 도달하였다. 이에, 기억소자나 논리소자 등 반도체 소자의 집적화에 따라 SiO2(k = 3.9)를 대체할 높은 유전상수와 낮은 누설전류 및 큰 절연강도를 갖는 고유전체에 대한 개발이 요구된다.
SiO2보다 높은 유전상수를 갖는 물질을 통상적으로 고유전체로 지칭한다. 고유전 물질로는 Ta2O4나 Al2O3 등이 초창기에 적용되었으며, 2000년대 후반에 sub-100nm 노드가 채택된 이후 게이트 누설 및 전력 소비를 줄이기 위해 ZrO2(k = 25), HfO2(k = 35), Al2O3(k = 10) 및 TiO2(k = 41)와 같은 대체 금속 산화물이 광범위하게 조사되었다. 현재는 Hf Source를 대체할 물질(Al, Zr, Ta, STO, BST 등)을 찾거나, Hf Source에 다른 물질을 추가하여 증착시키는 방법 등 여러가지 방향의 연구가 진행되고 있다.
이들 고유전체들은 대부분 산화물 박막 형태로 소자에 적용이 가능하다. 그러나 금속산화물의 고유전층은 산소공공 등의 다수의 벌크트랩을 포함하여 CV 히스테리시스를 증가시키며, 문턱전압의 불안정성 현상을 초래한다. 또한 소자의 노드 크기가 10nm 단위로 감소하면, 등가산화물두께(equivalent oxide thickness, EOT)는 1 nm 이하가 요구되며 해당 조건에서는 Hf- 또는 Zr-기반 산화물의 전자 터널링이 일어날 수 있다. 더구나 Hf-기반의 산화물은 결정화 온도가 낮아 결정화되기 쉽고, Si와 접촉 시 열적 불안정성을 나타내며, 결함 밀도가 높다. Zr-기반 산화물은 박막의 결정도가 높아 표면이 거칠고, 결정립계의 밀도가 높아 매우 높은 누설 전류가 발생한다. Ti-기반 산화물 필름은 본질적으로 밴드갭 에너지가 3.5 eV로 낮기 때문에, 누설 전류가 크고 낮은 절연강도로 인한 문제가 있다. 이에 10 nm 이하의 노드를 갖는 소자의 개발을 위해서는, 누설전류가 낮고 절연강도가 높은 새로운 고유전체의 적용이 요구된다.
유기 전자 장치는 대면적, 저비용, 플랙서블 장치로서 잠재적인 가능성을 나타내고 있어 많은 주목을 받고 있다. 대부분의 유기물질은 비정질이거나 결정성이 불량하여 매끄러운 표면을 나타낸다. 탄소는 유기물질 중에서도 가장 다재다능한 물질로, 탄소 박막은 우수한 전기적, 기계적 특성으로 인해 기술적, 산업적 응용분야에서 많은 주목을 받고 있다. 물질의 전기적 특성은 그 구조와 직접적인 관련이 있으며, 탄소계 재료의 다양성의 핵심 역시 화학적 결합에 있다. sp3 상태의 탄소 원자 사이의 σ-결합은 일반적으로 절연체이다. 다이아몬드는 탄소 원자들이 sp3 결합으로만 연결되어 있기 때문에 강력한 절연체이며(전도도 < 10-15 Ω-1cm-1) 경도가 매우 높다. 반면, sp2 상태의 탄소 원자 그룹과 관련된 π-결합이 존재할 때 전자는 비편재화되어 전하 캐리어로 사용할 수 있다. 흑연은 sp2 결합을 하며, 다이아몬드와는 달리 높은 전도도(104 Ω-1cm-1)를 나타낸다.
탄소 박막의 제조 시 증착 온도를 조절하는 것에 의해 탄소재료의 결합을 조절할 수 있음은 잘 알려져 있다. 대표적으로 화학기상증착법(CVD)은 탄소 박막 제조에 널리 이용되는 방법으로, 약 ~1000℃의 고온에서 고품질의 그래핀과 탄소나노튜브를 제조할 수 있다. CVD에 의한 증착 시 ~700℃ 정도로 증착 온도가 낮아지면 나노그라파이트 구조가 형성되며, 상온에서는 비정질 탄소가 형성된다. 탄소계 재료에 대한 연구는 특히 높은 전도도 특성과 투명도에 의해 투명 전도체나 차세대 반도체로서의 높은 잠재성을 갖는 그래핀과 탄소 나노튜브와 같은 고도로 정렬된 구조를 갖는 나노구조체에 대한 연구에 초점이 맞춰져 있다. 이로 인해 나노그라파이트나 비정질 탄소 역시 흥미로운 여러 특성을 나타냄에도 불구하고, 이를 활용하여 새로운 특성을 갖는 소재를 개발하고, 이를 응용하고자 하는 시도들은 상대적으로 많은 주목을 받지 못하였다.
나노그라파이트와 비정질 탄소에는 고정된 자유 라디칼을 의미하는 소위 "댕글링 본드(dangling bond)" 가 상당 비율 함유되어 있기 때문에 적절한 조건에서 수소 및/또는 HC(hydrocarbon) 라디칼과 반응하여 비정질 수소화 탄소막을 형성한다. 그러나 나노 그라파이트나 비정질 탄소에서의 댕글링 본드를 활용하여 새로운 특성을 갖는 소재를 개발하고, 이를 응용하고자 하는 시도들은 제한적이었다. 종래기술에서 비정질 탄화수소 막은 균일한 두께의 박막 형성이 용이하다는 장점으로부터 식각 마스크로 사용되거나, 반도체 금속 배선의 층간 물질과 같은 저유전 절연체로 박막 결함을 방지하고 층간 밀착도를 증가시키기 위한 용도로 사용되는 것에 한정되었다.
비정질 수소화 탄소막과 마찬가지로 불소 및/또는 FC(fluorocarbon) 라디칼 존재하에서는 비정질 불소화 탄소(a-C:Fs)막을 형성할 수 있다. 한국 등록특허 제10-0283007호는 비정질 탄소에 불소 농도를 증가시켜 비정질 불소화 탄소를 제조하면, 비정질 수소화 탄소에 비해 유전율을 더 낮출 수 있음을 보고하였다. 이에 비정질 불소화 탄소막은 낮은 유전율 특성을 활용한 절연막(한국 등록특허 제10-0427508호, 제10-0283007호, 일본 등록특허 제3666106호)으로 사용되는 것 위주로 보고되어 왔으며, 고유전 특성을 갖는 비정질 불소화 탄소막에 대해서는 보고된 바 없다.
본 발명은 종래기술의 문제점을 해결하기 위하여 유전상수가 크고 누설전류가 낮으며 절연강도가 높아 고집적 소자의 제조에 유용한 신규한 고유전 비정질 불소화 탄소 초박막을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명은 반도체 물질층; 금속 물질층; 및 상기 반도체 물질층과 상기 금속 물질층의 계면에 형성되며 유전상수가 10 이상인 비정질 불소화 탄소로 이루어진 초박막층;을 포함하는 것을 특징으로 하는 반도체 구조물에 관한 것이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 그리고 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에"라 함은, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 어떤 부분이 다른 부분 위에 "전체적으로" 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장자리 일부에는 형성되지 않는 것도 포함한다.
본 명세서에서 "비정질"이라 함은 결정질과 대비되는 용어로, 원자들의 위치에 장거리 질서가 존재하지 않는 것을 의미한다. 즉, 본 발명의 "비정질" 박막은 박막 전체가 비정질로만 구성되어 있을 수도 있으나, 단거리 질서가 존재하는 나노 결정 영역이 포함되어 있을 수 있다. 본 발명의 비정질 불소화 탄소 박막에서 탄소 간에는 sp2 결합과 sp3 결합을 모두 포함하고 있을 수 있으나, 그 비율에 의해 본 발명의 박막이 한정되는 것은 아니다.
또한 본 명세서에서 "비정질 불소화 탄소 박막"이라 함은 댕글링 본드에 포획된 불소를 포함하는 비정질 탄소 박막을 의미하며, 댕글링 본드에 의해 포획된 다른 원소가 있는 것을 제외하는 것은 아니다. 예를 들어, 본 발명의 비정질 불소화된 탄소 박막에는 댕글링 본드에 의해 포획된 수소를 함께 포함할 수 있다. 박막 내에서 불소는 -CF, -CF2 또는 -CF3의 형태로 결합되어 있을 수 있다.
종래 기술에 의하면 비정질 탄소 박막은 유전상수가 매우 낮은 저유전 박막이며, 비정질 탄소 박막에 불소를 함유하는 경우 유전율이 더욱 낮아지는 것으로 알려져 있었다. 본 발명의 반도체 구조물은 종래 알려진 비정질 불소화 탄소 박막과는 달리 고유전 특성을 나타내는 비정질 불소화 탄소 초박막을 반도체 물질층과 금속 물질층의 계면에 포함하는 것을 특징으로 한다. 본 발명에서 상기 비정질 불소화된 탄소 초박막은 유전상수가 10 이상인 것을 특징으로 하며 바람직하게는 종래 Hf-계, Zr-계 또는 Ti-계 산화물 박막보다 높은 40 이상, 더욱 바람직하게는 60 이상일 수 있다.
본 발명의 반도체 구조물에서 비정질 불소화 탄소 박막은 비정질 구조로 인하여 표면 거칠기가 매우 낮으며, rms 표면 거칠기가 5 nm 이하, 바람직하게는 3 nm 이하, 더욱 바람직하게는 2 nm 이하이다. 낮은 표면 거칠기로 인하여 핀홀 없이 매끄러운 10 nm 이하 두께의 초박막을 형성할 수 있으며, 낮은 누설전류와 높은 절연강도 특성을 구현할 수 있다.
종래 고유전 물질들이 높은 누설전류와 낮은 절연강도, 높은 CV 히스테리시스 특성으로 10 nm 이하의 노드를 갖는 소자에 적용하기 어려운 것에 반해, 고유전 비정질 불소화 탄소 박막은 큰 유전상수 값을 가질 뿐 아니라 전기적 특성이 매우 우수하다. 등가산화막 두께 0.1 nm를 기준으로 하였을 때, 본 발명의 비정질 불소화 탄소 초박막은 인가 전압 1V 기준의 누설전류가 10 A/㎠ 이하이고, 절연강도는 10 MV/㎝ 이상이며, CV 히스테리시스는 5 mV 이하이므로 10 nm 이하의 소자에서도 유용하게 사용될 수 있다.
금속-반도체 접합체에서는 반도체 물질층과 금속 물질층의 계면에서의 페르미 레벨 고정(Fermi Level Pinning) 현상으로 비이상적인 쇼트키 장벽(Schottky Barrier)이 형성되는 문제가 있다. 이는 마치 기생저항과 같은 역할을 하게 되므로 전자 주입 효율을 감소시키며, 그에 따라 소자의 성능 저하를 유발한다. 본 발명의 반도체 구조물에서는 반도체 물질층과 금속 물질층의 계면에 형성된 고유전 비정질 불소화 탄소 초박막층이 페르미 레벨 고정 현상을 제거하여 효율적인 전자 주입을 가능하게 하며, 그에 따라 우수한 성능을 나타낼 수 있도록 한다. 초박막층은 반도체 물질층과 금속 물질층의 전기적 연결이 가능함을 확인할 수 있었는데, 이는 비정질 불소화 탄소가 비록 절연 물질이나 그 두께가 10 nm 미만인 원자층 두께의 초박막으로 형성됨에 따라 터널링 현상으로 전자가 이동할 수 있기 때문으로 사료된다. 또한 상기 초박막층은 반도체 물질층에 포함되는 댕글링 본드를 억제하는 역할을 수행할 수 있다.
본 발명의 반도체 구조물에서 상기 비정질 불소화 탄소 초박막층은 (A) 반도체 물질로 이루어진 기판 또는 반도체 물질층이 형성된 기판을 플라즈마 반응기 내에 위치시키는 단계; (B) 상기 반응기 내에 불화탄소 가스를 포함하는 제1가스 및 비활성 가스를 포함하는 제2가스를 주입하는 단계; 및 (C) 상기 반응기에 플라즈마를 발생시키는 단계;를 포함하며, 이때 반응기의 온도, 압력, 제1가스의 유량, 제2가스의 유량 및 플라즈마의 세기 중 적어도 하나를 조절하여 유전상수가 10 이상인 비정질 박막이 성장되도록 하는 것에 의해 형성될 수 있다.
본 발명에서 플라즈마 반응기란 반응기 내에서 플라즈마를 발생시켜 반응가스의 반응을 유도하는 것으로, 예로서 플라즈마 보조 화학기상증착(PE-CVD) 또는 유도결합플라즈마 화학기상증착(ICP-CVD), 전자싸이클로트론공명 화학기상증착(ECR-CVD) 반응기를 들 수 있다. 플라즈마는 반응가스로부터 반응성이 높은 라디칼을 다량 생성하여 낮은 온도에서도 박막의 형성이 가능하다. 하기 실시예에서는 ICP-CVD를 예로 들어 설명하였으나, 이에 한정되는 것이 아님은 당연하다.
본 발명에서 기판은 그 자체가 반도체 물질로 이루어져 있거나, 혹은 유리나 금속 산화물 기판과 같은 통상의 반도체 구조물 제조를 위한 기판에 반도체 물질층이 형성되어 있는 것일 수 있다. 반도체 물질층이 형성된 기판의 경우에는 반도체 물질층 하단에 기판의 전체에 혹은 일부에 별도의 활성층이 형성되어 있을 수 있다. 본 발명에 의하면 비정질 불소화 탄소 초박막 성장을 위한 별도의 촉매층을 필요로 하지 않기 때문에 별도의 전사 공정을 거치지 않고 반도체 물질층 바로 위에 직접적으로 비정질 불소화 탄소 초박막을 증착시킬 수 있다. 그러나 별도의 기판 상에 비정질 불소화 탄소 초박막을 성장시킨 후, 반도체 물질층 위에 전사하는 것에 의해 초박막층을 형성하는 것을 제외하는 것은 아니다. 또한 400℃ 이하에서 박막의 성장이 가능하므로 폴리이미드와 같은 고분자 기판을 포함하는 경우에도, 기판의 손상 없이 박막의 성장이 가능하다.
본 발명의 제조방법은 상기 (A) 단계에 앞서, 기판을 세척하는 단계를 추가로 포함할 수 있다. 기판의 세척은 기판 소재의 종류에 따라 적절한 방법을 선택할 수 있으며, 기판 세척 단계를 통하여 박막의 성장에 유리한 표면상태를 구현하는 것은 물론 성장된 박막과의 계면 결함을 줄이고 우수한 계면 특성을 갖도록 할 수 있다.
고유전막을 이루는 비정질 불소화 탄소 초박막의 특성은 반응기의 온도, 압력, 제1가스의 유량, 제2가스의 유량 및 플라즈마의 세기에 의해 결정되며, 각 변수들을 조절하는 것에 의해 유전상수가 10 이상인 비정질 불소화 탄소 초박막을 성장시킬 수 있다. 이에 각 변수들을 상세히 설명한다. 각 변수들의 최적화된 절대값은 각 장비에 따라 변화할 수 있음은 당연하며, 하기 변수들에 대한 설명을 참조하여 사용하고자 하는 용도에 적합한 두께와 유전상수 및 표면거칠기의 박막을 제조하는 것은 용이할 것이다.
상기 제1가스는 불화탄소 가스를 포함한다. 불화탄소 가스는 플라즈마에 의해 불소화 탄소 박막을 형성할 수 있는 것이라면 어떤 것이라도 사용할 수 있으며, 통상 고온에서 화학기상증착에 의해 그래핀 제조에 사용될 수 있는 탄소, 예를 들어 메탄, 에탄, 프로판, 에틸렌, 아세틸렌, 프로필렌으로부터 이루어진 군으로부터 선택된 하나 이상의 화합물에서 수소가 불소로 치환된 물질을 사용할 수 있다. 수소가 불소로 치환되었다고 하는 것은 화합물을 구성하는 수소 모두가 불소로 치환된 것 뿐 아니라, 수소의 일부가 불소로 치환된 것 역시 포함된다. 예를 들어 메탄의 수소가 불소로 치환된 화합물은 실시예에 사용된 CF4 뿐 아니라 CHF3, CH2H2, CH3F를 모두 포함한다. 불화탄소에 수소 원자가 포함된 경우에는 박막 내에 댕글링 본드에 의해 불소와 함께 수소가 포획될 수 있다. 또한 상기 언급한 화합물 이외의 불화 탄소를 제외하는 것은 아니다.
상기 제2가스는 비활성 가스를 포함하며, 반응기 내의 압력과 불화탄소의 농도를 조절하는 캐리어 가스로 역할을 한다. 제2가스에는 수소를 추가로 포함할 수 있다. 제2가스에 수소가 포함되는 경우에도 댕글링 본드에 의해 불소와 함께 수소가 포획될 수 있다. 따라서 제2가스에 수소가 포함되는 경우에는, 상기 제1가스 중 불화탄소 가스와 제2가스 중 수소 가스의 체적비를 조절하는 것에 의해 박막 내 댕글링 본드에 의해 포획된 불소와 수소의 비율을 조절할 수 있다. 상기 제1가스 중 불화탄소 가스와 제2가스 중 수소가스의 체적비는 100:0~1:50이 되도록 할 수 있다. 수소가스의 체적비가 증가할수록 댕글링 본드에 의해 포획된 불소에 비해 수소의 비율이 증가함은 당연하며, 불화탄소 가스에 대한 수소가스의 체적비가 1:50 이상이 되면 불소의 포획 비율이 너무 낮아질 수 있다.
제1가스와 제2가스의 체적비는 예를 들어 1:1~1:100일 수 있다. 제1가스에 비하여 제2가스의 비율이 너무 높으면 박막 성장이 너무 느리거나 박막이 성장하기 어려울 수 있으며, 제2가스의 비율이 너무 낮으면 박막 표면이 거칠어져 표면 특성이 저하될 수 있다.
불화탄소 가스의 존재 하에서 플라즈마를 가하면 기판 상에 불소화 탄소 박막이 형성된다. 탄소 가스를 사용한 탄소 박막의 증착 시 900℃ 이상의 고온에서는 고품질의 그래핀 박막이 형성되며 온도가 낮아짐에 따라 댕글링 본드가 증가하고 그래핀 박막의 결정성이 저하되는 것은 이미 잘 알려져 있다. 본 발명의 박막의 제조 시에도 상기 (C) 단계의 온도에 따라 생성되는 박막의 특성이 변화하였다. 고온에서는 그래핀이 형성되며, 온도가 낮아짐에 따라 비정질 박막 내에 나노 그래핀 결정이 포함된 나노 그라파이트가 형성되며, 박막 제조 온도를 더 낮추면 본 발명의 고유전 비정질 불소화 탄소 박막이 형성되었다. 하기 실시예에서는 상온~400℃에서 제조된 박막의 고유전 특성을 기재하였으나, 사용하는 장비와 불화탄소 가스의 농도, 반응기 내 압력, 플라즈마의 세기 등 다른 반응 조건에 따라 변동될 수 있으므로, 그 값을 특정 값으로 한정하는 것은 의미가 없으며 여러 가지 조건을 고려하면 20~700℃에서 반응 온도를 조절하는 것이 바람직하다.
상기 (C) 단계에서 반응기 내 압력은 플라즈마 방전이 원활하게 이루어질 수 있도록 0.1~10 Torr인 것이 바람직하다. 압력이 너무 높은 경우에는 플라즈마 유지가 힘들어 박막의 증착 효율이 낮아지고, 압력이 너무 낮으면 공정 효율성이 저하된다.
플라즈마의 세기 역시 생성되는 박막의 특성에 영향을 미친다. 상기 플라즈마의 세기는 100 W~1,000 W의 범위에서 조절되는 것이 바람직하다. 플라즈마의 세기가 증가할수록 박막의 성장속도가 증가하고, 표면 거칠기가 작아지며, 유전상수는 증가하는 경향을 나타내었으므로(데이터 미도시) 1,000 W 이상의 세기를 제외하는 것은 아니다. 또한 플라즈마의 세기가 낮은 경우에는 증착시간을 증가시키는 것에 의해 박막의 두께나 표면거칠기를 조절할 수 있으며, 유전상수 또한 이에 따라 변화할 수 있다. 따라서 100 W 미만 역시 제외되는 것은 아니다.
최적의 반응기의 온도, 압력, 제1가스의 유량, 제2가스의 유량 및 플라즈마의 세기는 상호 영향을 미치는 인자이므로, 다른 값을 고정시켰을 때 하나의 파라메타가 특정값에서 최적값을 나타내었다고 하더라도, 다른 변수가 조절되면 그 절대값이 변할 수 있음은 당연하다.
본 발명은 이제까지 고유전 특성이 알려지지 않았던 비정질 불소화 탄소 박막의 특성을 확인하고, 이를 초박막의 형태로 적용하여 반도체 구조물에 활용하고자 하는 것으로, 반도체 구조물을 구성하는 다른 구성요소들의 설계에 따라 원하는 두께, 유전상수, 표면거칠기를 포함한 최적의 특성을 갖도록 상기 조건들을 변화시켜 설계하는 것은 당업자들이라면 용이하게 실시할 수 있을 것이다.
본 발명의 또 다른 일 양태는 상기 고유전 비정질 불소화 탄소 박막을 이용하는 반도체 소자에 관한 것으로, 구체적으로 소스/드레인 영역과 상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물을 포함하는 반도체 소자에 있어서, 소스/드레인 영역과 컨택구조물의 사이에 유전상수가 10 이상인 비정질 불소화 탄소 초박막층이 개재되어 있는 것을 특징으로 하는 반도체 소자에 관한 것이다. 전술한 반도체 구조물에서와 마찬가지로 본 발명의 반도체 소자에서는 반도체 물질층과 금속 물질층의 계면에 형성된 고유전 비정질 불소화 탄소 초박막층이 페르미 레벨 고정 현상을 제거하여 효율적인 전자 주입을 가능하게 하며, 그에 따라 반도체 소자가 우수한 성능을 나타낼 수 있도록 한다. 또한 상기 초박막층은 소스/드레인 영역에 포함되는 댕글링 본드를 치유하는 역할을 수행할 수 있다. 하기 실시예에서 예시된 것과 같이,
i) 본 발명의 반도체 소자는,
기판;
상기 기판에 서로 마주보며 배치되는 소스/드레인 영역;
상기 기판 상에 배치되어 전계를 인가하는 게이트 전극;
상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 유전막; 및
상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;
을 포함할 수 있다.
ii) 또는 본 발명의 소자는,
기판;
기판 상에서 제1 방향으로 연장되는 핀형 활성 영역;
상기 기판 상에서 상기 핀형 활성 영역과 교차하는 제2 방향으로 연장되며, 게이트 전극과 게이트 유전막을 포함하는 게이트 구조물;
상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역; 및
상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;
을 포함할 수 있다.
iii) 또 다른 예시에서 본 발명의 소자는,
기판;
기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;
상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴의 최상부에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴의 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극;
상기 게이트 전극과 상기 복수의 반도체 패턴의 사이에 배치되는 게이트 유전막;
상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서;
상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서의 하면과 접촉하는 소스/드레인 영역; 및
상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;
을 포함할 수 있다.
그러나 이는 본 발명의 반도체 소자의 구체적인 구성을 예시한 것으로, 이에 한정되는 것은 아님은 당연하다.
이상과 같이 본 발명의 반도체 구조물은 유전값이 SiO2는 물론 종래의 Hf- 또는 Zr- 기반 산화물보다 현저히 높으면서도 누설전류가 매우 낮고, 높은 유전강도 특성을 보이는 고유전 비정질 불소화 탄소 초박막을 포함하여 페르미 레벨 고정 현상을 방지하고, 반도체 물질층의 댕글링 본드를 억제하여 전자 주입 효율을 향상시키고 그에 따라 10 nm 노드 이하의 반도체 소자의 구현에 보다 유용하게 사용될 수 있다.
또한 본 발명의 반도체 구조물에서 고유전 비정질 불소화 탄소 초박막은 제조 시 촉매층을 필요로 하지 않으므로, 전사공정을 요하지 않고 필요로 하는 기판 바로 위에 증착될 수 있어 계면특성이 우수하여 반도체 소자의 성능을 향상시킬 수 있다. 또한 400℃ 이하의 저온에서도 고유전막의 형성이 가능하기 때문에 열에 약한 유연성 소자에도 적용이 가능하다.
도 1은 증착 온도에 따라 성장된 박막의 라만 스펙트럼.
도 2는 비정질 불소화 탄소 박막의 AFM 이미지.
도 3은 증착 온도에 따른 박막의 IR 스펙트럼.
도 4는 증착온도에 따른 박막의 XPS 스펙트럼.
도 5는 증착온도에 따른 비정질 불소화 탄소 박막의 C-V 곡선.
도 6은 Si 기판과 비정질 불소화 탄소 박막의 계면을 보여주는 HR-TEM 이미지.
도 7은 증착온도에 따른 박막의 두께와 유전 상수를 보여주는 그래프.
도 8은 증착온도에 따른 비정질 불소화 탄소 박막의 J-V 곡선.
도 9는 고유전 비정질 불소화 탄소 박막을 이용한 본 발명의 반도체 구조물의 구조를 보여주는 단면도.
도 10은 고유전 비정질 불소화 탄소 박막을 이용한 본 발명의 일 실시예에 의한 반도체 소자를 나타내는 단면도.
도 11은 고유전 비정질 불소화 탄소 박막을 이용한 본 발명의 일 실시예에 의한 반도체 소자를 나타내는 레이아웃과 단면도.
도 12는 고유전 비정질 불소화 탄소 박막을 이용한 본 발명의 일 실시예에 의한 반도체 소자를 나타내는 단면도.
이하 첨부된 도면과 실시예를 들어 본 발명을 보다 상세히 설명한다. 그러나 이러한 도면과 실시예는 본 발명의 기술적 사상의 내용과 범위를 쉽게 설명하기 위한 예시일 뿐, 이에 의해 본 발명의 기술적 범위가 한정되거나 변경되는 것은 아니다. 이러한 예시에 기초하여 본 발명의 기술적 사상의 범위 안에서 다양한 변형과 변경이 가능함은 당업자에게는 당연할 것이다.
실시예
실시예 1 : 비정질 불소화 탄소 박막의 제조
n-타입 결정성 Si(100) 기판 상에 하기 조건에서 CF4 가스와 수소/아르곤 혼합 가스를 사용하여 ICP CVD(Inductively-coupled plasma chemical vapor deposition)에 의해 불소화 탄소 박막을 증착하였다. 구체적으로, 반응기 내로 10 sccm의 CF4 가스와 100 sccm의 수소/아르곤 혼합가스(수소 10%)를 각각 주입하였다. Si 기판은 표준 세척방법에 의해 먼저 10% HF 용액으로 30초간 세정하고, DI 수로 세척하여 사용하였다. 증착 시 압력은 1 Torr, 플라즈마 파워는 400 W, 증착시간은 30분으로 고정하였으며, 온도에 따른 효과를 관측하기 위하여 증착 온도는 상온에서 400℃ 범위에서 조절하였다.
실시예 2 : 증착 온도에 따른 탄소박막의 특성 평가
증착 온도에 따라 형성된 박막에 대해 라만 스펙트럼을 관측하고, 도 1에 그 결과를 도시하였다. 상온 또는 100℃의 낮은 온도에서 증착된 시료의 라만 스펙트럼은 1575 cm-1의 G 밴드만을 나타내어, 대부분이 무질서한 6중 고리 또는 다른 차수의 고리로 구성된 완전히 무질서하고 거의 완전히 sp2 결합된 비정질 불소화 탄소(a-C:F) 박막이 형성되었음을 나타내었다. 200℃에서 증착된 시료에서는 G 피크의 강도가 크게 증가하였으며, 300℃, 400 ℃로 증착 온도를 더욱 증가시킴에 따라 G 피크는 1575 cm-1에서 1599 cm-1로 이동하고, D 피크가 새롭게 관측되어 비정질 탄소 박막이 흑연화됨을 나타내었다. D 피크의 출현은 비정질 탄소가 정렬되지만 흑연의 무질서한 구조를 갖는 것을 의미한다. D 피크가 생성되고 G 피크가 이동하는 것은 sp3/sp2 비율이 감소함을 시사하며, sp3/sp2 비율의 변화로부터 비정질 불소화 탄소 박막의 유전 특성을 제어할 수 있을 것이라 기대하였다.
도 2는 Si 기판 상에 직접 성장된 비정질 불소화 탄소 박막의 AFM(Asylum Research, MFP-3D) 이미지로, 균일하며, 핀홀 없이 매끈한 박막이 성장됨을 확인하였다. 박막의 표면 거칠기(root-mean-square roughness) 값은 1.4 nm였다.
생성된 비정질 불소화 탄소 박막의 화학구조를 FTIR(Nicolet 6700 Fourier transform infrared spectrometer)로 확인하였다. 도 3은 증착 온도에 따른 박막의 IR 스펙트럼을 보여주는 것으로, 성장 온도와 무관하게 모든 박막이 유사한 스펙트럼을 보여주었다. 1030 cm-1의 강한 피크는 C-F 결합 방법과 평행한 방향에 대한 F 원자의 비대칭 스트레칭에 해당한다. 923 cm-1 및 1314 cm-1의 흡수 밴드는 C-F3의 스트레칭에 기인하며, 1192 cm-1 및 1314 cm-1의 흡수 밴드는 C-F2의 대칭 및 비대칭 스트레칭에 기인한다. 따라서 FTIR 스펙트럼은 각 온도에서 생성된 모든 박막 내에 C-F, C-F2 및 C-F3 결합이 존재하며, 따라서 생성된 박막이 댕글링 본드에 불소가 포획된 비정질 불소화 탄소 박막임을 확인할 수 있었다.
박막에서의 화학적 결합을 XPS(K-Alpha X-ray photoelectron spectrometer) 측정에 의해 추가로 확인하였다. 도 4의 a에서 확인할 수 있듯이, 박막의 성장 온도가 증가함에 따라 F/C 비율이 감소하여 F1s 스펙트럼에서의 C-Fx 결합에 대한 피크 위치는 688.3 eV에서 685.4 eV로 낮은 에너지쪽으로 이동하였다. 특히 도 4의 b에 도시된 C1s 결합 에너지를 보여주는 XPS 스펙트럼은 박막의 성장 온도에 따라 큰 차이를 나타내었다. 상온에서 증착된 박막의 XPS 스펙트럼에서는 C-F, C-F2, C-F3 결합에 대한 피크가 우세하였으나, 증착 온도가 100℃로 증가하면 C-C 피크가 급격히 증가하고 C-F 피크는 서서히 증가한 반면 C-F2, C-F3 피크는 현저히 감소하였다. 증착 온도가 200, 300, 400℃로 더욱 증가하면, C-C 및 C-F 결합에 의한 피크가 주를 이루었다. 도 4의 c에 도시한 바와 같이 C-F2결합(1.7 Å)이나 C-F3 결합(1.4 Å)에 비해 C-F 결합은 결합의 길이가 3.0 Å으로 가장 길다. 따라서 비정질 불소화 탄소 박막에서 C-F 결합이 우세한 것으로부터 박막의 쌍극자 모멘트는 물론 박막의 유전 특성을 향상시킬 것을 기대할 수 있다.
실시예 3 : 비정질 불소화 탄소 박막의 전기적 특성 평가
유전층으로서 본 발명에 의한 비정질 불소화 탄소 박막을 사용한 MIS 소자를 제조하여 상기 비정질 불소화 탄소 박막의 전기적 특성을 평가하였다. 구체적으로 실시예 1의 방법에 의해 Si 기판 상에 성장시킨 비정질 불소화 탄소 박막 상에 DC 스퍼터링에 의해 원형의 Ti(5 nm)/Au(200 nm) 전극을 형성하여 MIS 소자를 제조하였다.
도 5는 제조된 MIS 소자에서 측정한 비정질 불소화 탄소 박막의 C-V 곡선으로 박막의 성장 온도가 증가할수록 정전용량(capacitance)이 현저히 증가함을 보여준다. 내부 그래프에서, ○은 -2 V에서 2 V까지 정방향으로 측정된 값이며, △는 +2 V에서 -2 V까지 역방향으로 측정된 값이다. 모든 시료에 대한 C-V 루프에서 히스테리시스는 거의 0에 가까운 값을 나타내었다(< 5 mV). 히스테리시스 값이 매우 작다는 것은 비정질 불소화 탄소 박막과 Si 기판의 계면에 트랩된 전하밀도가 매우 작음을 의미한다. 계면 특성이 우수한 것은 (i) 비정질 불소화 탄소 박막을 ICP-CVD로 성장시키는 동안 SI 계면에 불소화된 댕글링 본드가 형성된 것과 (ii) 도 6의 HR-TEM 이미지에서 확인되는 것과 같이 Si과 비정질 불소화 탄소층 사이에 계면 산화층이 존재하지 않는 것으로 설명될 수 있다.
비정질 불소화 탄소 박막의 유전상수는 C-V 곡선으로부터 하기 식을 이용하여 계산할 수 있다.
k = dCmax / ε0A
이때, k는 비유전상수이며, d는 박막의 두께이고, Cmax는 집적 캐패시턴스, ε0는 진공에서의 유전율, A는 MIS 소자의 면적을 나타낸다.
도 7의 상단 그래프는 각 증착 온도에서 성장된 비정질 불소화 탄소 박막의 두께를 ellipsometer M-2000을 사용하여 측정한 결과를 보여주는 그래프로, 상온에서 성장된 박막은 두께가 5.5 nm이며 100~400℃에서 성장된 박막의 두께는 3~3.5 nm였다. 박막의 두께로부터 계산된 유전상수를 증착 온도에 따라 도시하여 도 7의 하단에 나타내었다. 유전상수는 상온에서 증착된 박막에 비해 100℃에서 증착된 박막은 약간 증가하였으나, 증착 온도가 200℃ 이상에서는 급격한 증가를 나타내었다. 이러한 결과는 도 1과 도 3의 라만 스펙트럼 및 XPS 스펙트럼의 결과와도 일치한다. 400℃에서 성장된 비정질 불소화 탄소 박막의 비유전상수는 105로 이제까지 보고된 Hf- 및 Zr- 기반 산화물의 유전상수 20~30은 물론 본 발명자들이 등록특허 제10-2314727호 등에서 보고한 비정질 탄소 박막의 유전상수 90보다도 매우 우수한 유전율을 나타내었다.
high-k 유전체로서 중요한 요건은 누설전류 밀도가 낮고 절연강도가 높아야 한다는 것이다. 비정질 불소화 탄소 박막의 실제 게이트 유전 물질로서의 효용성을 확인하기 위하여 J-V 측정을 실시하고 그 결과를 도 8에 도시하였다. 비유전상수가 105로 가장 높은 유전율을 보여주었던 400℃에서 성장된 비정질 불소화 탄소 박막은, 0.1 nm의 등가산화막 두께(EOT)에 대해 1V의 인가전압에서 약 5 A/㎠의 우수한 MIS 누설 전류밀도를 나타내었다. 또한 J-V 측정을 위해 인가된 전압인 3V까지 항복현상(breakdown)을 나타내지 않아 절연강도가 적어도 10 MV/㎝ 이상으로 높은 값을 갖는 것을 확인할 수 있었다. 이러한 누설전류 및 유전강도는 최근에 보고된 고유전 산화물과 적어도 동등하거나 이들보다 우수하다.
실시예 4 : 반도체 구조물 및 반도체 소자의 구현예
본 실시예에서는 도 9~도 12를 참조하여 본 발명의 반도체 구조물 및 반도체 소자에 대해 설명한다. 그러나 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 반도체 소자가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 하기 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 이하, 발명을 설명함에 있어서 발명과 관련된 공지 기술에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
도 9는 반도체 물질층(110), 금속 물질층(120) 및 초박막층(130)을 포함하는 반도체 구조물(10)을 도시한다. 반도체 물질층과 금속 물질층의 이종접합 구조에서는 계면결함에 의해 페르미 레벨 고정 현상이 일어난다. 이로 인해 반도체 물질층과 금속 물질층간에는 비이상적인 쇼트키 장벽(Schottky barrier)이 형성되고 옴 접촉(Ohmic contacts)이 저해되어, 계면에서 전자 주입 효율이 감소하며, 소자의 성능 저하가 유발된다.
본 발명의 반도체 구조물에서는 반도체 물질층과 금속 물질층의 계면에 형성된 전술한 고유전 비정질 불소화 탄소 초박막층이 반도체 물질층과 금속 물질층 계면에서의 페르미 레벨 고정 현상을 제거하는 것에 의해 이상적이고 효율적인 전자 주입 효율을 달성할 수 있다. 상기 고유전 비정질 불소화 탄소는 고유전 절연물질이나 반도체 물질층과 금속 물질층 간의 전기적 연결이 가능함을 확인하였는데, 이는 10 nm 이하의 원자층 두께인 초박막으로 형성하는 것에 의해 터널링 현상에 기인한 전자의 이동이 일어나기 때문으로 사료된다.
또한 본 발명의 반도체 구조물에서 상기 초박막층은 반도체 물질층에 포함되는 댕글링 본드를 억제하는 역할을 수행할 수 있다. 반도체 물질층의 표면에는 벌크 상태와는 달리 쌍을 이루지 못한 댕글링 본드들이 존재하며, 이로 인해 금속 물질층과의 이종접합 시 페르미 레벨 고정 현상 등 계면 특성이 열화하는 문제가 있다. 본 발명에서는 초박막층의 성장 시 불소 또는 탄소가 댕글링 본드와 결합하여 이를 치유하기 때문에 보다 우수한 계면특성을 나타낼 수 있도록 한다.
본 발명의 반도체 구조물은 예를 들어 반도체 물질층으로 이루어진 소스/드레인 영역과 금속 물질층으로 이루어진 컨택 구조물을 포함하는 반도체 소자와 같이 반도체 물질과 금속의 이종접합을 포함하는 소자에 사용되어, 페르미 레벨 고정 현상을 제거하는 것에 의해 소자의 성능을 향상시킬 수 있다.
도 10 내지 도 12는 소스/드레인 영역과 컨택 구조물의 사이에 유전상수가 10 이상인 비정질 불소화 탄소 초박막층이 개재되어 있는 예시적인 본 발명의 반도체 소자의 단면도를 나타낸다.
먼저, 도 10은 기판(211), 소스/드레인 영역(221), 게이트 전극(231), 게이트 유전막(232) 및 컨택 구조물(241)을 포함하는 반도체 소자(21)에 관한 것이다.
상기 기판(211)은 유리나 플라스틱, 실리콘 기판 등 통상의 반도체 소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 일부 실시예들에서, 상기 기판(211)은 실리콘(Si), 저머늄(Ge) 등과 같은 반도체를 포함할 수 있고, 또는 SiGe, SiC, GaAs, InAs, InP 등과 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 상기 기판은 SOI(silicon on insulator) 구조를 가질 수 있다. 또 다른 실시예들에서 상기 기판에는 다른 활성층이 형성되어 있을 수 있다.
상기 기판은 추가로 소자 분리막(212)에 의해 활성 영역이 정의되어 있을 수 있다. 상기 소자 분리막은 하나의 절연막으로 형성될 수도 있지만, 외부 절연막 및 내부 절연막을 포함할 수도 있다. 외부 절연막 및 내부 절연막은 동일한 물질이거나 혹은 서로 다른 물질로 형성될 수 있다. 예를 들어, 외부 절연막은 산화막으로 형성되고, 내부 절연막은 질화막으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 기판에는 소스/드레인 영역(221)이 서로 마주보며 배치되어, 그 사이에 채널 영역을 정의한다. 상기 소스/드레인 영역은 기판 내에 형성되거나 혹은 기판으로부터 돌출되어 형성될 수 있다.
상기 기판 상에는 게이트 전극(231)이 배치되어 채널 영역에 전계를 인가한다. 게이트 전극은 하나의 게이트 막으로 이루어질 수 있으며, 다중막으로 형성될 수도 있다. 일부 실시예들에서, 상기 게이트 전극(231)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상기 게이트 전극(231)과 기판(211) 사이에는 게이트 유전막이 개재된다. 게이트 유전막은 저유전 물질막 또는 고유전 물질막으로 형성될 수 있다. 예를 들어, 실리콘 산화막, 실리콘 산질화막, 하프늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 및 티타늄 산화막 중에서 선택된 물질, 혹은 유전율이 10 이상인 비정질 불수화 탄소 박막으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 도 10에서는 상기 게이트 유전막이 게이트 전극의 하면과 측면에 모두 형성된 것으로 도시하였으나, 게이트 전극의 하면에만 형성되어도 무방하다.
게이트 전극과 게이트 유전막의 측면에는 스페이서(233)가 추가로 형성될 수 있다. 상기 스페이서는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 도 10에서는 상기 스페이서가 단일층으로 이루어진 경우를 도시하였으나, 이에 한정되는 것은 아니며 복수의 층으로 이루어질 수도 있음은 당연하다.
컨택 구조물(241)은 소스/드레인 영역에 전기적으로 연결되도록 배치된다. 일부 실시예들에서, 상기 컨택 구조물은 소스/드레인 컨택으로 지칭될 수 있다. 상기 컨택 구조물은 도전성을 갖는 금속막, 금속 질화막, 금속 산화막, 금속 산질화막 및 도핑된 반도체 물질 중 선택된 하나 이상으로 형성될 수 있다.
본 발명의 반도체 소자에서는 상기 소스/드레인 영역과 컨택 구조물 사이에 유전율 10 이상의 고유전 비정질 불소화 탄소 초박막층(251)이 개재된다. 상기 비정질 불소화 탄소는 누설 전류 밀도가 낮고 절연강도가 높은 고유전 절연물질이나, 10 nm 이하의 원자층 두께로 초박막층이 형성됨에 따라 터널링 현상에 의해 소스/드레인 영역과 컨택 구조물 간의 전기적 연결이 가능하다.
도 11은 핀형 활성 영역과 컨택 구조물을 포함하는 본 발명의 또 다른 일 실시예에 의한 반도체 소자(22)를 나타내는 레이아웃(a)과 A-A' 선에 따른 단면도이다. 본 실시예의 반도체 소자는 기판(211), 핀형 활성 영역(213), 게이트 전극(231), 게이트 유전막(232), 소스/드레인 영역(221) 및 컨택 구조물(241)을 포함한다.
기판 및 소자 분리막은 도 10에서 설명한 바와 실질적으로 동일할 수 있다. 기판은 소자 분리막(미도시)에 의해 활성 패턴이 형성되며, 본 실시예에서 상기 기판의 활성 패턴 상에 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역(213)을 갖는다. 복수의 핀형 활성 영역을 갖는 경우, 서로 동일한 간격으로 이격되도록 배치될 수 있다. 상기 소자 분리막은 활성 패턴들의 상부가 노출되도록 배치되어, 노출된 활성 패턴들의 상부가 핀형 활성 영역으로 정의되도록 할 수 있다.
도 11의 (a)에 도시된 바와 같이 게이트 전극(231)과 게이트 유전막(232)을 포함하는 게이트 구조물(230)은 기판 상에서 핀형 활성 영역과 교차하는 제2 방향으로 연장되어 형성된다. 게이트 구조물은 추가로 스페이서(233)를 포함할 수 있다. 게이트 전극, 게이트 유전막, 스페이서는 도 10에서 설명한 바와 실질적으로 동일할 수 있다. 게이트 구조물은 핀형 활성 영역을 덮도록 형성될 수 있다. 게이트 전극 아래에 배치되는 핀형 활성 영역은 채널 영역으로 작용한다.
소스/드레인 영역(221)은 상기 게이트 구조물(230) 양측의 활성 패턴 또는 핀형 활성 영역 상에 각각 배치된다. 컨택 구조물(241)은 게이트 구조물의 양측에서 소스/드레인 영역과 전기적으로 연결되도록 배치되며, 복수의 소스/드레인 영역에 접촉할 수 있다. 또한, 컨택 구조물을 구성하는 물질은 도 10에서 설명한 바와 실질적으로 동일할 수 있다.
소스/드레인 영역(221)과 컨택 구조물(241) 사이 계면에는 누설 전류 밀도가 낮고 절연강도가 높은 유전율 10 이상의 고유전 비정질 불소화 탄소 초박막층(251)이 형성된다. 초박막층은 절연물질로 이루어져 있으나, 원자층 두께의 초박막으로 형성됨에 따라 상기 소스/드레인 영역과 상기 컨택 구조물을 전기적으로 연결시킨다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다. 본 실시예에 의하면 기판(211), 핀형 활성 영역(213), 반도체 패턴, 메인 게이트 전극(231M)과 서브 게이트 전극(231S)을 포함하는 게이트 전극(231), 게이트 유전막(232), 스페이서(233) 및 소스/드레인 영역(221)을 포함하는 반도체 소자(23)가 제공된다.
기판, 핀형 활성 영역을 정의하기 위한 소자 분리막 및 핀형 활성 영역은 도 10 및 도 11에서 설명한 바와 실질적으로 동일할 수 있다. 도 12에서는 소자 분리막(212)의 상면이 핀형 활성 영역의 상면과 동일한 레벨에 배치된 것으로 도시하였으나, 소자 분리막이 핀형 활성 영역의 상면보다 낮은 레벨에 배치되어 핀형 활성 영역의 측벽 하부만이 소자 분리막에 의해 둘러싸일 수도 있다. 핀형 활성 영역은 기판으로부터 돌출되어 형성되며, 제1방향으로 연장된다. 상기 핀형 활성 영역은 복수개 형성될 수 있다.
복수의 반도체 패턴은 핀형 활성 영역 상에서 기판(211)의 상면으로부터 수직하는 방향으로 이격되어 배치될 수 있다. 복수의 반도체 패턴은 기판과 동일한 물질을 포함할 수 있다. 예를 들어, 복수의 반도체 패턴은 실리콘 또는 저머늄과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또한 상기 복수의 반도체 패턴 각각은 채널 영역을 포함할 수 있다. 또 다른 실시예에서 상기 복수의 반도체 패턴은 예를 들어, 나노시트(nanosheet)의 형상을 가질 수 있다.
게이트 전극(231)은 복수의 반도체 패턴을 둘러싸며 핀형 활성 영역 및 소자 분리막 상에서 연장될 수 있다. 상기 게이트 전극은 메인 게이트 전극(231M) 및 복수의 서브 게이트 전극(231S)을 포함할 수 있다. 메인 게이트 전극은 최상부의 반도체 패턴의 상면을 커버할 수 있으며, 복수의 서브 게이트 전극은 핀형 활성 영역과 최하부의 반도체 패턴의 사이 및 복수의 반도체 패턴 각각의 사이에 배치될 수 있다.
게이트 전극(231)과 복수의 반도체 패턴의 사이에는 게이트 유전막(232)이 개재된다. 게이트 전극의 양 측벽 상에는 스페이서(233)가 배치될 수 있다. 게이트 전극과 스페이서 사이에도 추가로 게이트 유전막이 개재될 수 있다. 게이트 전극이나 게이트 유전막, 스페이서는 도 10 및 도 11에서 설명한 바와 실질적으로 동일할 수 있다.
복수의 반도체 패턴 양측에는 소스/드레인 영역(221)이 형성된다. 소스/드레인 영역은 복수의 반도체 패턴 양단에 연결될 수 있다. 도 12에서는 소스/드레인 영역이 두 개의 층으로 구성된 것으로 도시하였으나, 이에 한정되는 것은 아니며 단일 층 또는 둘 이상의 층으로 구성되어도 무방하다.
컨택 구조물(241)은 도 10 및 도 11에서 설명한 바와 실질적으로 동일하며, 소스/드레인 영역에 전기적으로 연결된다. 상기 컨택 구조물은 복수의 소스/드레인 영역에 접촉할 수 있다.
본 발명의 반도체 소자에서는 소스/드레인 영역(221)과 컨택 구조물(241) 사이에 유전율 10 이상의 고유전 비정질 불소화 탄소로 형성된 초박막층(251)이 개재된다. 초박막층은 절연물질로 이루어져 있으나, 원자층 두께의 초박막으로 형성됨에 따라 상기 소스/드레인 영역과 상기 컨택 구조물의 전기적 연결을 가능하게 한다.
[부호의 설명]
10: 반도체 구조물
110: 반도체 물질층 120: 금속 물질층
130: 초박막층
21, 22, 23: 반도체 소자
211: 기판 212: 소자 분리막
213: 핀형 활성 영역
221: 소스/드레인 영역
230: 게이트 구조물 231: 게이트 전극
232: 게이트 유전막 233: 스페이서
241: 컨택 구조물 251: 초박막층

Claims (13)

  1. 반도체 물질층;
    금속 물질층; 및
    상기 반도체 물질층과 상기 금속 물질층의 계면에 형성되며 유전상수가 10 이상인 비정질 불소화 탄소로 이루어진 초박막층;
    을 포함하는 것을 특징으로 하는 반도체 구조물.
  2. 청구항 1에 있어서,
    상기 비정질 불소화 탄소 박막은 비정질 탄소 박막의 댕글링 본드에 포획된 수소를 함께 포함하는 것을 특징으로 하는 반도체 구조물.
  3. 청구항 1에 있어서,
    상기 초박막층은,
    상기 반도체 물질층과 상기 금속 물질층 사이의 페르미 레벨 고정 현상을 방지하는 것을 특징으로 하는 반도체 구조물.
  4. 청구항 1에 있어서,
    상기 초박막층은,
    상기 반도체 물질층의 댕글링 본드를 억제하는 것을 특징으로 하는 반도체 구조물.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 초박막층은,
    등가 산화막 두께 0.1 nm, 인가 전압 1V 기준의 누설전류가 10 A/㎠ 이하인 것을 특징으로 하는 반도체 구조물.
  6. 청구항 5에 있어서,
    상기 초박막층은,
    등가 산화막 두께 0.1 nm 기준의 절연강도가 10 MV/㎝ 이상인 것을 특징으로 하는 반도체 구조물.
  7. 청구항 1 내지 청구항 4 중 어느 한 항의 반도체 구조물의 제조방법으로,
    상기 유전상수가 10 이상인 비정질 불소화 탄소로 이루어진 초박막층은,
    (A) 반도체 물질로 이루어진 기판 또는 반도체 물질층이 형성된 기판을 플라즈마 반응기 내에 위치시키는 단계;
    (B) 상기 반응기 내에 불화탄소 가스를 포함하는 제1가스 및 비활성 가스를 포함하는 제2가스를 주입하는 단계; 및
    (C) 상기 반응기에 플라즈마를 발생시키는 단계;를 포함하며,
    이때 반응기의 온도, 압력, 제1가스의 유량, 제2가스의 유량 및 플라즈마의 세기 중 적어도 하나를 조절하여 유전상수가 10 이상인 비정질 박막이 성장되도록 하는 것에 의해 형성되는 것을 특징으로 하는 반도체 구조물의 제조방법.
  8. 소스/드레인 영역과 상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물을 포함하는 반도체 소자에 있어서,
    소스/드레인 영역과 컨택구조물의 사이에 유전상수가 10 이상인 비정질 불소화 탄소 초박막층이 개재되어 있는 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 초박막층은,
    상기 소스/드레인 영역을 구성하는 물질과 상기 컨택 구조물을 구성하는 물질 사이의 페르미 레벨 고정 현상을 방지하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 8에 있어서,
    상기 초박막층은,
    상기 소스/드레인 영역을 구성하는 물질의 댕글링 본드를 억제하는 것을 특징으로 하는 반도체 소자.
  11. 청구항 8 내지 청구항 10 중 어느 한 항에 있어서,
    기판;
    상기 기판에 서로 마주보며 배치되는 소스/드레인 영역;
    상기 기판 상에 배치되어 전계를 인가하는 게이트 전극;
    상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 유전막; 및
    상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 8 내지 청구항 10 중 어느 한 항에 있어서,
    기판;
    기판 상에서 제1 방향으로 연장되는 핀형 활성 영역;
    상기 기판 상에서 상기 핀형 활성 영역과 교차하는 제2 방향으로 연장되며, 게이트 전극과 게이트 유전막을 포함하는 게이트 구조물;
    상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 8 내지 청구항 10 중 어느 한 항에 있어서,
    기판;
    기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;
    상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴의 최상부에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴의 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극;
    상기 게이트 전극과 상기 복수의 반도체 패턴의 사이에 배치되는 게이트 유전막;
    상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서;
    상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서의 하면과 접촉하는 소스/드레인 영역; 및
    상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;
    을 포함하는 것을 특징으로 하는 반도체 소자.
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