WO2024048932A1 - 다층 세라믹 캐패시터 및 이를 포함하는 전자 장치 - Google Patents

다층 세라믹 캐패시터 및 이를 포함하는 전자 장치 Download PDF

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WO2024048932A1
WO2024048932A1 PCT/KR2023/008503 KR2023008503W WO2024048932A1 WO 2024048932 A1 WO2024048932 A1 WO 2024048932A1 KR 2023008503 W KR2023008503 W KR 2023008503W WO 2024048932 A1 WO2024048932 A1 WO 2024048932A1
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WO
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multilayer ceramic
ceramic capacitor
shock absorption
absorption layer
segment
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PCT/KR2023/008503
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English (en)
French (fr)
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권용민
송용재
권나영
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삼성전자주식회사
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
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    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present disclosure relates to multilayer ceramic capacitors and electronic devices including the same.
  • Multilayer ceramic capacitors can act as dams that temporarily charge and discharge electricity.
  • multilayer ceramic capacitors can regulate the current flowing in a circuit and reduce electromagnetic interference between electronic components.
  • the multilayer ceramic capacitor includes a first side, a second side opposite the first side, a third side between the first side and the second side, and a first side and a second side.
  • a dielectric body comprising a fourth side between the sides and opposite the third side, connected to the third side or the fourth side and arranged within the dielectric body between the first side and the second side.
  • a plurality of internal electrodes a first external electrode disposed on the third side and configured to connect the plurality of internal electrodes, a second external electrode disposed on the fourth side and configured to connect the plurality of internal electrodes, and It may include a shock absorbing layer disposed within the dielectric body.
  • an electronic device includes a printed circuit board, and a multilayer ceramic capacitor disposed on the printed circuit board, the multilayer ceramic capacitor having a first side, opposite the first side and the printed circuit board.
  • a dielectric body comprising a second side facing, a third side between the first side and the second side, and a fourth side between the first side and the second side and opposite the third side.
  • a plurality of internal electrodes connected to the third surface or the fourth surface and arranged between the first surface and the second surface within the dielectric body, disposed on the third surface and the plurality of internal electrodes It may include a first external electrode configured to connect, a second external electrode disposed on the fourth surface and configured to connect the plurality of internal electrodes, and a shock absorbing layer disposed in the dielectric body.
  • FIG. 1 is a block diagram of an electronic device in a network environment according to an embodiment.
  • FIG. 2A is a perspective view of an electronic device viewed in one direction, according to an embodiment.
  • FIG. 2B is a perspective view of an electronic device according to an embodiment when viewed from another direction.
  • Figure 2C is an exploded perspective view of an electronic device according to an embodiment.
  • Figure 3 is a perspective view of a multilayer ceramic capacitor according to one embodiment.
  • FIG. 4 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 5 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 6 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 7 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 8 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 9 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 10 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 11 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 12 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • FIG. 13 is a diagram illustrating an electronic device including a multilayer ceramic capacitor according to an embodiment.
  • FIG. 1 is a block diagram of an electronic device in a network environment according to an embodiment.
  • the electronic device 101 communicates with the electronic device 102 through a first network 198 (e.g., a short-range wireless communication network) or a second network 199. It is possible to communicate with at least one of the electronic device 104 or the server 108 through (e.g., a long-distance wireless communication network). According to one embodiment, the electronic device 101 may communicate with the electronic device 104 through the server 108.
  • a first network 198 e.g., a short-range wireless communication network
  • a second network 199 e.g., a long-distance wireless communication network.
  • the electronic device 101 may communicate with the electronic device 104 through the server 108.
  • the electronic device 101 includes a processor 120, a memory 130, an input module 150, an audio output module 155, a display module 160, an audio module 170, and a sensor module ( 176), interface 177, connection terminal 178, haptic module 179, camera module 180, power management module 188, battery 189, communication module 190, subscriber identification module 196 , or may include an antenna module 197.
  • at least one of these components eg, the connection terminal 178) may be omitted or one or more other components may be added to the electronic device 101.
  • some of these components e.g., sensor module 176, camera module 180, or antenna module 197) are integrated into one component (e.g., display module 160). It can be.
  • the processor 120 for example, executes software (e.g., program 140) to operate at least one other component (e.g., hardware or software component) of the electronic device 101 connected to the processor 120. It can be controlled and various data processing or calculations can be performed. According to one embodiment, as at least part of data processing or computation, processor 120 stores commands or data received from another component (e.g., sensor module 176 or communication module 190) in volatile memory 132. The commands or data stored in the volatile memory 132 can be processed, and the resulting data can be stored in the non-volatile memory 134.
  • software e.g., program 140
  • processor 120 stores commands or data received from another component (e.g., sensor module 176 or communication module 190) in volatile memory 132.
  • the commands or data stored in the volatile memory 132 can be processed, and the resulting data can be stored in the non-volatile memory 134.
  • the processor 120 includes the main processor 121 (e.g., a central processing unit or an application processor) or an auxiliary processor 123 that can operate independently or together (e.g., a graphics processing unit, a neural network processing unit ( It may include a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor).
  • the main processor 121 e.g., a central processing unit or an application processor
  • an auxiliary processor 123 e.g., a graphics processing unit, a neural network processing unit ( It may include a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor.
  • the electronic device 101 includes a main processor 121 and a secondary processor 123
  • the secondary processor 123 may be set to use lower power than the main processor 121 or be specialized for a designated function. You can.
  • the auxiliary processor 123 may be implemented separately from the main processor 121 or as part of it.
  • the auxiliary processor 123 may, for example, act on behalf of the main processor 121 while the main processor 121 is in an inactive (e.g., sleep) state, or while the main processor 121 is in an active (e.g., application execution) state. ), together with the main processor 121, at least one of the components of the electronic device 101 (e.g., the display module 160, the sensor module 176, or the communication module 190) At least some of the functions or states related to can be controlled.
  • coprocessor 123 e.g., image signal processor or communication processor
  • may be implemented as part of another functionally related component e.g., camera module 180 or communication module 190. there is.
  • the auxiliary processor 123 may include a hardware structure specialized for processing artificial intelligence models.
  • Artificial intelligence models can be created through machine learning. For example, such learning may be performed in the electronic device 101 itself on which the artificial intelligence model is performed, or may be performed through a separate server (e.g., server 108).
  • Learning algorithms may include, for example, supervised learning, unsupervised learning, semi-supervised learning, or reinforcement learning, but It is not limited.
  • An artificial intelligence model may include multiple artificial neural network layers.
  • Artificial neural networks include deep neural network (DNN), convolutional neural network (CNN), recurrent neural network (RNN), restricted boltzmann machine (RBM), belief deep network (DBN), bidirectional recurrent deep neural network (BRDNN), It may be one of deep Q-networks or a combination of two or more of the above, but is not limited to the examples described above.
  • artificial intelligence models may additionally or alternatively include software structures.
  • the memory 130 may store various data used by at least one component (eg, the processor 120 or the sensor module 176) of the electronic device 101. Data may include, for example, input data or output data for software (e.g., program 140) and instructions related thereto.
  • Memory 130 may include volatile memory 132 or non-volatile memory 134.
  • the program 140 may be stored as software in the memory 130 and may include, for example, an operating system 142, middleware 144, or application 146.
  • the input module 150 may receive commands or data to be used in a component of the electronic device 101 (e.g., the processor 120) from outside the electronic device 101 (e.g., a user).
  • the input module 150 may include, for example, a microphone, mouse, keyboard, keys (eg, buttons), or digital pen (eg, stylus pen).
  • the sound output module 155 may output sound signals to the outside of the electronic device 101.
  • the sound output module 155 may include, for example, a speaker or a receiver. Speakers can be used for general purposes such as multimedia playback or recording playback.
  • the receiver can be used to receive incoming calls. According to one embodiment, the receiver may be implemented separately from the speaker or as part of it.
  • the display module 160 can visually provide information to the outside of the electronic device 101 (eg, a user).
  • the display module 160 may include, for example, a display, a hologram device, or a projector, and a control circuit for controlling the device.
  • the display module 160 may include a touch sensor configured to detect a touch, or a pressure sensor configured to measure the intensity of force generated by the touch.
  • the audio module 170 can convert sound into an electrical signal or, conversely, convert an electrical signal into sound. According to one embodiment, the audio module 170 acquires sound through the input module 150, the sound output module 155, or an external electronic device (e.g., directly or wirelessly connected to the electronic device 101). Sound may be output through the electronic device 102 (e.g., speaker or headphone).
  • the electronic device 102 e.g., speaker or headphone
  • the sensor module 176 detects the operating state (e.g., power or temperature) of the electronic device 101 or the external environmental state (e.g., user state) and generates an electrical signal or data value corresponding to the detected state. can do.
  • the sensor module 176 includes, for example, a gesture sensor, a gyro sensor, an air pressure sensor, a magnetic sensor, an acceleration sensor, a grip sensor, a proximity sensor, a color sensor, an IR (infrared) sensor, a biometric sensor, It may include a temperature sensor, humidity sensor, or light sensor.
  • the interface 177 may support one or more designated protocols that can be used to connect the electronic device 101 directly or wirelessly with an external electronic device (eg, the electronic device 102).
  • the interface 177 may include, for example, a high definition multimedia interface (HDMI), a universal serial bus (USB) interface, an SD card interface, or an audio interface.
  • HDMI high definition multimedia interface
  • USB universal serial bus
  • SD card interface Secure Digital Card interface
  • audio interface audio interface
  • connection terminal 178 may include a connector through which the electronic device 101 can be physically connected to an external electronic device (eg, the electronic device 102).
  • the connection terminal 178 may include, for example, an HDMI connector, a USB connector, an SD card connector, or an audio connector (eg, a headphone connector).
  • the haptic module 179 can convert electrical signals into mechanical stimulation (e.g., vibration or movement) or electrical stimulation that the user can perceive through tactile or kinesthetic senses.
  • the haptic module 179 may include, for example, a motor, a piezoelectric element, or an electrical stimulation device.
  • the camera module 180 can capture still images and moving images.
  • the camera module 180 may include one or more lenses, image sensors, image signal processors, or flashes.
  • the power management module 188 can manage power supplied to the electronic device 101.
  • the power management module 188 may be implemented as at least a part of, for example, a power management integrated circuit (PMIC).
  • PMIC power management integrated circuit
  • the battery 189 may supply power to at least one component of the electronic device 101.
  • the battery 189 may include, for example, a non-rechargeable primary battery, a rechargeable secondary battery, or a fuel cell.
  • Communication module 190 is configured to provide a direct (e.g., wired) communication channel or wireless communication channel between electronic device 101 and an external electronic device (e.g., electronic device 102, electronic device 104, or server 108). It can support establishment and communication through established communication channels. Communication module 190 operates independently of processor 120 (e.g., an application processor) and may include one or more communication processors that support direct (e.g., wired) communication or wireless communication.
  • processor 120 e.g., an application processor
  • the communication module 190 is a wireless communication module 192 (e.g., a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module) or a wired communication module 194 (e.g., : LAN (local area network) communication module, or power line communication module) may be included.
  • a wireless communication module 192 e.g., a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module
  • GNSS global navigation satellite system
  • wired communication module 194 e.g., : LAN (local area network) communication module, or power line communication module
  • the corresponding communication module is a first network 198 (e.g., a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)) or a second network 199 (e.g., legacy It may communicate with an external electronic device 104 through a telecommunication network such as a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (e.g., LAN or WAN).
  • a telecommunication network such as a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (e.g., LAN or WAN).
  • a telecommunication network such as a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (e.g., LAN or WAN).
  • a telecommunication network such as a cellular network, a 5G network, a next-generation communication network
  • the wireless communication module 192 uses subscriber information (e.g., International Mobile Subscriber Identifier (IMSI)) stored in the subscriber identification module 196 within a communication network such as the first network 198 or the second network 199.
  • subscriber information e.g., International Mobile Subscriber Identifier (IMSI)
  • IMSI International Mobile Subscriber Identifier
  • the wireless communication module 192 may support 5G networks after 4G networks and next-generation communication technologies, for example, NR access technology (new radio access technology).
  • NR access technology provides high-speed transmission of high-capacity data (eMBB (enhanced mobile broadband)), minimization of terminal power and access to multiple terminals (mMTC (massive machine type communications)), or high reliability and low latency (URLLC (ultra-reliable and low latency). -latency communications)) can be supported.
  • the wireless communication module 192 may support high frequency bands (eg, mmWave bands), for example, to achieve high data rates.
  • the wireless communication module 192 uses various technologies to secure performance in high frequency bands, for example, beamforming, massive array multiple-input and multiple-output (MIMO), and full-dimensional multiplexing. It can support technologies such as input/output (FD-MIMO: full dimensional MIMO), array antenna, analog beam-forming, or large scale antenna.
  • the wireless communication module 192 may support various requirements specified in the electronic device 101, an external electronic device (e.g., electronic device 104), or a network system (e.g., second network 199).
  • the wireless communication module 192 supports peak data rate (e.g., 20 Gbps or more) for realizing eMBB, loss coverage (e.g., 164 dB or less) for realizing mmTC, or U-plane latency (e.g., 164 dB or less) for realizing URLLC.
  • peak data rate e.g., 20 Gbps or more
  • loss coverage e.g., 164 dB or less
  • U-plane latency e.g., 164 dB or less
  • the antenna module 197 may transmit or receive signals or power to or from the outside (eg, an external electronic device).
  • the antenna module 197 may include an antenna including a radiator made of a conductor or a conductive pattern formed on a substrate (eg, PCB).
  • the antenna module 197 may include a plurality of antennas (eg, an array antenna). In this case, at least one antenna suitable for a communication method used in a communication network such as the first network 198 or the second network 199 is connected to the plurality of antennas by, for example, the communication module 190. can be selected Signals or power may be transmitted or received between the communication module 190 and an external electronic device through the at least one selected antenna.
  • other components eg, radio frequency integrated circuit (RFIC) may be additionally formed as part of the antenna module 197.
  • RFIC radio frequency integrated circuit
  • the antenna module 197 may form a mmWave antenna module.
  • a mmWave antenna module includes: a printed circuit board, an RFIC disposed on or adjacent to a first side (e.g., bottom side) of the printed circuit board and capable of supporting a designated high frequency band (e.g., mmWave band); And a plurality of antennas (e.g., array antennas) disposed on or adjacent to the second side (e.g., top or side) of the printed circuit board and capable of transmitting or receiving signals in the designated high frequency band. can do.
  • a mmWave antenna module includes: a printed circuit board, an RFIC disposed on or adjacent to a first side (e.g., bottom side) of the printed circuit board and capable of supporting a designated high frequency band (e.g., mmWave band); And a plurality of antennas (e.g., array antennas) disposed on or adjacent to the second side (e.g., top or side)
  • peripheral devices e.g., bus, general purpose input and output (GPIO), serial peripheral interface (SPI), or mobile industry processor interface (MIPI)
  • signal e.g. commands or data
  • commands or data may be transmitted or received between the electronic device 101 and the external electronic device 104 through the server 108 connected to the second network 199.
  • Each of the external electronic devices 102 or 104 may be of the same or different type as the electronic device 101.
  • all or part of the operations performed in the electronic device 101 may be executed in one or more of the external electronic devices 102, 104, or 108.
  • the electronic device 101 may perform the function or service instead of executing the function or service on its own.
  • one or more external electronic devices may be requested to perform at least part of the function or service.
  • One or more external electronic devices that have received the request may execute at least part of the requested function or service, or an additional function or service related to the request, and transmit the result of the execution to the electronic device 101.
  • the electronic device 101 may process the result as is or additionally and provide it as at least part of a response to the request.
  • cloud computing distributed computing, mobile edge computing (MEC), or client-server computing technology can be used.
  • the electronic device 101 may provide an ultra-low latency service using, for example, distributed computing or mobile edge computing.
  • the external electronic device 104 may include an Internet of Things (IoT) device.
  • Server 108 may be an intelligent server using machine learning and/or neural networks.
  • the external electronic device 104 or server 108 may be included in the second network 199.
  • the electronic device 101 may be applied to intelligent services (e.g., smart home, smart city, smart car, or healthcare) based on 5G communication technology and IoT-related technology.
  • Electronic devices may be of various types. Electronic devices may include, for example, portable communication devices (e.g., smartphones), computer devices, portable multimedia devices, portable medical devices, cameras, wearable devices, or home appliances. Electronic devices according to embodiments of this document are not limited to the above-described devices.
  • first, second, or first or second may be used simply to distinguish one component from another, and to refer to that component in other respects (e.g., importance or order) is not limited.
  • One (e.g., first) component is said to be “coupled” or “connected” to another (e.g., second) component, with or without the terms “functionally” or “communicatively.”
  • any of the components can be connected to the other components directly (e.g. wired), wirelessly, or through a third component.
  • module used in the embodiments of this document may include a unit implemented in hardware, software, or firmware, and may be used interchangeably with terms such as logic, logic block, component, or circuit, for example. You can.
  • a module may be an integrated part or a minimum unit of the parts or a part thereof that performs one or more functions.
  • the module may be implemented in the form of an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • Embodiments of this document include one or more instructions stored in a storage medium (e.g., built-in memory 136 or external memory 138) that can be read by a machine (e.g., electronic device 101). It may be implemented as software (e.g., program 140).
  • a processor e.g., processor 120
  • a device e.g., electronic device 101
  • the one or more instructions may include code generated by a compiler or code that can be executed by an interpreter.
  • a storage medium that can be read by a device may be provided in the form of a non-transitory storage medium.
  • 'non-transitory' only means that the storage medium is a tangible device and does not contain signals (e.g. electromagnetic waves), and this term refers to cases where data is semi-permanently stored in the storage medium. There is no distinction between temporary storage cases.
  • the method according to the embodiments disclosed in this document may be provided and included in a computer program product.
  • Computer program products are commodities and can be traded between sellers and buyers.
  • the computer program product may be distributed in the form of a machine-readable storage medium (e.g. compact disc read only memory (CD-ROM)) or through an application store (e.g. Play StoreTM) or on two user devices (e.g. It can be distributed (e.g. downloaded or uploaded) directly between smart phones) or online.
  • a portion of the computer program product may be at least temporarily stored or temporarily created in a machine-readable storage medium, such as the memory of a manufacturer's server, an application store's server, or a relay server.
  • each component eg, a module or program of the above-described components may include a single or multiple entities, and some of the multiple entities may be separately arranged in other components.
  • one or more of the components or operations described above may be omitted, or one or more other components or operations may be added.
  • multiple components eg, modules or programs
  • the integrated component may perform one or more functions of each component of the plurality of components in the same or similar manner as those performed by the corresponding component of the plurality of components prior to the integration. .
  • operations performed by a module, program, or other component may be executed sequentially, in parallel, iteratively, or heuristically, or one or more of the operations may be executed in a different order, omitted, or Alternatively, one or more other operations may be added.
  • FIG. 2A is a perspective view of an electronic device viewed in one direction, according to an embodiment.
  • FIG. 2B is a perspective view of an electronic device according to an embodiment, viewed from another direction.
  • Figure 2C is an exploded perspective view of an electronic device according to an embodiment.
  • the electronic device 201 (e.g., the electronic device 101 of FIG. 1) has a first side 210a (e.g., the front) and a second side 210b (e.g., the back). ), and a housing 210 having a third surface 210c (eg, side) surrounding the space between the first surface 210a and the second surface 210b.
  • first side 210a e.g., the front
  • second side 210b e.g., the back
  • a housing 210 having a third surface 210c (eg, side) surrounding the space between the first surface 210a and the second surface 210b.
  • the first surface 210a may be formed at least in part by a substantially transparent first plate 211a.
  • the first plate 211a may include a glass plate or a polymer plate including at least one coating layer.
  • the second surface 210b may be formed by a substantially opaque second plate 211b.
  • the second plate 211b may be formed of coated or colored glass, ceramic, polymer, metal (eg, aluminum, stainless steel (STS), or magnesium), or a combination thereof.
  • the third surface 210c may be formed by a frame 211c that is combined with the first plate 211a and the second plate 211b and includes metal and/or polymer.
  • the second plate 211b and the frame 211c may be formed seamlessly.
  • the second plate 211b and the frame 211c may be formed of substantially the same material (eg, aluminum).
  • the first plate 211a may include a plurality of first edge areas 212a-1.
  • a plurality of first edge areas 212a-1 may face the second plate 211b from at least a portion of the first surface 210a.
  • a plurality of first edge areas 212a-1 may contact the frame 211c.
  • the plurality of first edge areas 212a-1 may extend in one direction (eg, +/-Y direction).
  • the first plate 211a may include a plurality of second edge areas 212a-2.
  • a plurality of second edge areas 212a-2 may face the second plate 211b from at least a portion of the first surface 210a.
  • a plurality of second edge areas 212a-2 may contact the frame 211c.
  • the plurality of second edge areas 212a-2 may extend in a direction different from the extension direction (e.g. +/-Y direction) of the plurality of first edge areas 212a-1 (e.g. +/-X direction). You can.
  • the first plate 211a may include a plurality of third edge areas 212a-3.
  • a plurality of third edge areas 212a-3 may face the second plate 211b from at least a portion of the first surface 210a.
  • a plurality of third edge areas 212a-3 may contact the frame 211c.
  • a plurality of third edge areas 212a-3 may be disposed between a plurality of first edge areas 212a-1 and a plurality of second edge areas 212a-2.
  • the second plate 211b may include a plurality of fourth edge areas 212b-1.
  • the plurality of fourth edge areas 212b-1 may face the first plate 211a from at least a portion of the second surface 210b.
  • the plurality of fourth edge areas 212b-1 may contact the frame 211c.
  • the plurality of fourth edge areas 212b-1 may extend in one direction (eg, +/-Y direction).
  • the second plate 211b may include a plurality of fifth edge areas 212b-2.
  • the plurality of fifth edge areas 212b-2 may face the first plate 211a from at least a portion of the second surface 210b.
  • the plurality of fifth edge areas 212b-2 may contact the frame 211c.
  • the plurality of fifth edge regions 212b-2 may extend in a direction (e.g., +/-X direction) different from the extension direction (e.g., +/-Y direction) of the plurality of fourth edge regions 212b-1. You can.
  • the second plate 211b may include a plurality of sixth edge areas 212b-3.
  • a plurality of sixth edge areas 212b-3 may face the first plate 211a from at least a portion of the second surface 210b.
  • a plurality of sixth edge areas 212b-3 may contact the frame 211c.
  • a plurality of sixth edge areas 212b-3 may be disposed between a plurality of fourth edge areas 212b-1 and a plurality of fifth edge areas 212b-2.
  • the electronic device 201 may include a display 261 (eg, the display module 160 of FIG. 1).
  • the display 261 may be located on the first side 210a.
  • the display 261 includes at least a portion of the first plate 211a (e.g., a plurality of first edge regions 212a-1, a plurality of second edge regions 212a-2, and/or It may be visible through a plurality of third edge regions 212a-3.
  • the display 261 may have a shape substantially the same as the shape of the outer edge of the first plate 211a. In an embodiment, the edge of the display 261 may substantially coincide with the outer edge of the first plate 211a.
  • the display 261 may include a touch detection circuit, a pressure sensor capable of measuring the intensity (pressure) of touch, and/or a digitizer that detects a magnetic field-type stylus pen.
  • the display 261 may include a screen display area 261a that is visually exposed and displays content through pixels.
  • the screen display area 261a may include a sensing area 261a-1.
  • the sensing area 261a-1 may overlap at least a portion of the screen display area 261a.
  • the sensing area 261a-1 may allow the transmission of an input signal related to the sensor module 276 (eg, the sensor module 176 of FIG. 1).
  • the sensing area 261a-1 can display content similarly to the screen display area 261a that does not overlap the sensing area 261a-1.
  • the sensing area 261a-1 may display content while the sensor module 276 is not operating.
  • At least a portion of the camera area 261a-2 may overlap the screen display area 261a.
  • the screen display area 261a may include a camera area 261a-2.
  • Camera area 261a-2 may allow transmission of optical signals associated with the first camera module 280a (eg, camera module 180 of FIG. 1).
  • At least a portion of the camera area 261a-2 that overlaps the screen display area 261a may display content similarly to the screen display area 261a that does not overlap the camera area 261a-2.
  • the camera area 261a-2 may display content while the first camera module 280a is not operating.
  • the electronic device 201 may include an audio module 270 (eg, the audio module 170 of FIG. 1). In one embodiment, audio module 270 may be located on third side 210c. In one embodiment, the audio module 270 may acquire sound through at least one hole.
  • the electronic device 201 may include a sensor module 276.
  • sensor module 276 may be located on first side 210a.
  • the sensor module 276 may form a sensing area 261a-1 in at least a portion of the screen display area 261a.
  • the sensor module 276 may receive an input signal passing through the sensing area 261a-1 and generate an electrical signal based on the received input signal.
  • the input signal may have a specified physical quantity (e.g., heat, light, temperature, sound, pressure, ultrasound).
  • the input signal may include a signal related to the user's biometric information (eg, fingerprint).
  • the electronic device 201 may include a first camera module 280a (eg, the camera module 180 of FIG. 1).
  • the first camera module 280a may be located on the first side 210a. In one embodiment, at least a portion of the first camera module 280a may be located below the display 261. In one embodiment, the first camera module 280a may receive an optical signal passing through the camera area 261a-2.
  • the electronic device 201 may include a second camera module 280b (eg, the camera module 180 of FIG. 1).
  • the second camera module 280b may be located on the second side 210b.
  • the second camera module 280b may include a plurality of camera modules (eg, a dual camera, a triple camera, or a quad camera).
  • the electronic device 201 may include a flash 280c.
  • Flash 280c may be located on second side 210b.
  • flash 280c may include a light emitting diode or xenon lamp.
  • the electronic device 201 may include an audio output module 255 (eg, the audio output module 155 of FIG. 1).
  • the sound output module 255 may be located on the third side 210c.
  • the audio output module 255 may include one or more holes.
  • the electronic device 201 may include an input module 250 (eg, the input module 150 of FIG. 1). In one embodiment, the input module 250 may be located on the third side 210c. In one embodiment, the input module 250 may include at least one key input device.
  • the electronic device 201 may include a connection terminal 278 (eg, the connection terminal 178 in FIG. 1).
  • the connection terminal 278 may be located on the third side 210c.
  • the connection terminal 278 is located substantially in the center of the third side 210c, with the connection terminal 278 as the reference.
  • the audio output module 255 may be located on one side (e.g., right side).
  • the electronic device 201 may include a support 240, a first circuit board 251, a second circuit board 252, and a battery 289 (e.g., battery 189 in FIG. 1). You can. At least a portion of the support 240 may form the housing 210 together with the first plate 211a and the second plate 211b.
  • the support 240 may include a first frame structure 241, a second frame structure 243, and a plate structure 242.
  • the first frame structure 241 may surround the edge of the plate structure 242.
  • the first frame structure 241 may connect the edge of the first plate 211a and the edge of the second plate 211b.
  • the first frame structure 241 may surround the space between the first plate 211a and the second plate 211b. At least a portion of the first frame structure 241 may form the third surface 210c of the electronic device 201.
  • the second frame structure 243 may be positioned between the first frame structure 241 and the second plate 211b.
  • the first frame structure 241 and the second frame structure 243 may at least partially form the frame 211c.
  • the plate structure 242 may include a first part 242a that accommodates the first circuit board 251 and a second part 242b that accommodates the second circuit board 252.
  • the display 261 may be located on one side (eg, the lower surface or the +Z-axis direction) of the plate structure 242.
  • the first circuit board 251 and the second circuit board 252 may be located on the other surface (eg, top surface or -Z axis direction) of the plate structure 242.
  • plate structure 242 may include opening 245.
  • Opening 245 may be located between first portion 242a and second portion 242b. Opening 245 may pass through both sides of plate structure 242. Opening 245 can accommodate battery 289.
  • one or more embodiment(s) disclosed in this document may include electronic devices of various shapes/forms (e.g., foldable electronic devices, slideable electronic devices, digital cameras, digital video devices) in addition to the electronic devices shown in FIGS. 2A to 2C. It can also be applied to cameras, tablets, electronic devices in the form of notes, and other electronic devices).
  • electronic devices of various shapes/forms e.g., foldable electronic devices, slideable electronic devices, digital cameras, digital video devices
  • FIG. 3 is a perspective view of a multilayer ceramic capacitor according to one embodiment.
  • FIG. 4 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • the multilayer ceramic capacitor 300 may include a dielectric body 310.
  • the dielectric body 310 may include a first surface 310A (eg, a +Z direction surface).
  • the dielectric body 310 may include a second surface 310B (eg, a -Z direction surface) opposite to the first surface 310A.
  • the dielectric body 310 may include a third surface 310C (eg, a -Y direction surface) between the first surface 310A and the second surface 310B.
  • the dielectric body 310 may include a fourth side 310D (e.g., a +Y direction side) between the first side 310A and the second side 310B and opposite the third side 310C. .
  • Dielectric body 310 has a fifth side 310E (e.g., +X direction) between first side 310A and second side 310B and between third side 310C and fourth side 310D. cotton) may be included. Dielectric body 310 is between first side 310A and second side 310B and between third side 310C and fourth side 310D and has a sixth side opposite to fifth side 310E. (310F) (e.g. -X direction plane).
  • dielectric body 310 may have any suitable size.
  • the dielectric body 310 may have a length of about 1 mm (e.g., dimension in the +/-Y direction), a width of about 0.5 mm (e.g., dimension in the +/-X direction), and a height of about 0.85 mm (e.g., dimension in the +/-X direction).
  • the dielectric body 310 may include a plurality of dielectric layers.
  • a plurality of dielectric layers may be stacked between the first side 310A and the second side 310B.
  • dielectric body 310 may include dielectric material.
  • the dielectric material may include barium titanate (BaTiO 3 ).
  • the multilayer ceramic capacitor 300 may include a plurality of internal electrodes 320.
  • the plurality of internal electrodes 320 may be at least partially surrounded by a dielectric.
  • a plurality of internal electrodes 320 may be arranged between the first surface 310A and the second surface 310B.
  • the gap between a pair of adjacent internal electrodes 320 may determine a parameter corresponding to the capacitance of the multilayer ceramic capacitor 300.
  • a plurality of internal electrodes 320 may be alternately arranged between the first surface 310A and the second surface 310B.
  • one internal electrode 320 is connected to the third surface 310C and spaced apart from the fourth surface 310D, while the other adjacent internal electrode 320 is connected to the third surface 310C. It may be spaced apart and connected to the fourth side 310D.
  • the plurality of internal electrodes 320 may include a conductive material.
  • the plurality of internal electrodes 320 may include nickel (Ni).
  • the multilayer ceramic capacitor 300 may include a first external electrode 330.
  • the first external electrode 330 may be configured to connect a plurality of internal electrodes 320.
  • the first external electrode 330 may be configured to connect a plurality of internal electrodes 320 connected to the third surface 310C.
  • the first external electrode 330 may include a first conductive layer 331.
  • the first conductive layer 331 may be disposed on the third surface 310C.
  • the first conductive layer 331 may be disposed on at least a portion of the first side 310A and/or at least a portion of the second side 310B.
  • the first conductive layer 331 may be directly connected to the plurality of internal electrodes 320 connected to the third surface 310C.
  • the first conductive layer 331 may include copper (Cu).
  • the first external electrode 330 may include a second conductive layer 332.
  • the second conductive layer 332 may be disposed on the first conductive layer 331.
  • the second conductive layer 332 may surround the first conductive layer 331.
  • portions of second conductive layer 332 may be disposed on first side 310A, second side 310B, fifth side 310E, and sixth side 310F.
  • the second conductive layer 332 may include nickel (Ni).
  • the first external electrode 330 may include a third conductive layer 333.
  • the third conductive layer 333 may be disposed on the second conductive layer 332.
  • the third conductive layer 333 may surround the second conductive layer 332.
  • portions of the third conductive layer 333 may be disposed on the first side 310A, the second side 310B, the fifth side 310E, and the sixth side 310F.
  • the third conductive layer 333 may include tin (Sn).
  • the first external electrode 330 may not include a non-conductive material.
  • the first external electrode 330 may not contain epoxy.
  • the multilayer ceramic capacitor 300 may include a second external electrode 340.
  • the second external electrode 340 may be configured to connect a plurality of internal electrodes 320.
  • the second external electrode 340 may be configured to connect a plurality of internal electrodes 320 connected to the fourth surface 310D.
  • the second external electrode 340 may include a fourth conductive layer 341.
  • the fourth conductive layer 341 may be disposed on the fourth surface 310D.
  • the fourth conductive layer 341 may be disposed on at least a portion of the first side 310A and/or at least a portion of the second side 310B.
  • the fourth conductive layer 341 may be directly connected to the plurality of internal electrodes 320 connected to the fourth surface 310D.
  • the fourth conductive layer 341 may include copper (Cu).
  • the second external electrode 340 may include a fifth conductive layer 342.
  • the fifth conductive layer 342 may be disposed on the fourth conductive layer 341.
  • the fifth conductive layer 342 may surround the fourth conductive layer 341.
  • portions of the fifth conductive layer 342 may be disposed on the first side 310A, the second side 310B, the fifth side 310E, and the sixth side 310F.
  • the fifth conductive layer 342 may include nickel (Ni).
  • the second external electrode 340 may include a sixth conductive layer 343.
  • the sixth conductive layer 343 may be disposed on the fifth conductive layer 342.
  • the sixth conductive layer 343 may surround the fifth conductive layer 342.
  • portions of the sixth conductive layer 343 may be disposed on the first side 310A, the second side 310B, the fifth side 310E, and the sixth side 310F.
  • the sixth conductive layer 343 may include tin (Sn).
  • the second external electrode 340 may not include a non-conductive material.
  • the second external electrode 340 may not contain epoxy.
  • the multilayer ceramic capacitor 300 may include a shock absorption layer 350.
  • the shock absorption layer 350 may be configured to absorb shock applied to the multilayer ceramic capacitor 300.
  • the shock absorption layer 350 may reduce the possibility of cracks occurring on one side (eg, the second side 310B) of the dielectric body 310.
  • the shock absorption layer 350 may reduce vibration applied to the multilayer ceramic capacitor 300.
  • shock absorbing layer 350 may be disposed inside dielectric body 310. In one embodiment, the shock absorption layer 350 may be disposed between the internal electrode 320 facing the second surface 310B and the second surface 310B among the plurality of internal electrodes 320. In one embodiment, the shock absorption layer 350 may be disposed between the third side 310C and the fourth side 310D.
  • shock absorbing layer 350 may be connected to third side 310C. In one embodiment, shock absorbing layer 350 may be connected to first conductive layer 331. In one embodiment, the shock absorbing layer 350 may be connected to the fourth side 310D. In one embodiment, shock absorbing layer 350 may be connected to fourth conductive layer 341. In one embodiment, the shock absorption layer 350 may extend along the second side 310B of the dielectric body 310 between the third side 310C and the fourth side 310D.
  • the shock absorption layer 350 may include oxide.
  • the shock absorbing layer 350 is made of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), chromium oxide (Cr 2 O 3 ), boron oxide (B 2 O 3 ), or other oxides. It may include at least one or a combination thereof.
  • the shock absorbing layer 350 may include nitride.
  • the shock absorption layer 350 may include at least one of silicon nitride (Si 3 N 4 ), boron nitride (BN), or other nitrides, or a combination thereof.
  • the shock absorption layer 350 may include oxide and nitride. In one embodiment, the shock absorption layer 350 may include either oxide or nitride.
  • shock absorbing layer 350 may include an insulating material. In one embodiment, shock absorption layer 350 may include a conductive material. In one embodiment, at least a portion of shock absorption layer 350 may include an insulating material and the remainder of shock absorption layer 350 may include a conductive material.
  • impact absorption layer 350 may include a material of any suitable hardness.
  • the hardness of the material of the shock absorbing layer 350 may include at least about 5, at least about 5.5, at least about 6, at least about 7, at least about 8, at least about 9, or at least about 10.
  • the hardness of the material of the shock absorbing layer 350 may include about 12 or less, about 11 or less, about 10 or less, about 9 or less, about 8 or less, about 7 or less, or about 6 or less.
  • shock absorbing layer 350 may include a material having any suitable elastic modulus.
  • the elastic modulus of the material of the shock absorbing layer 350 may be at least about 20 GPa, at least about 50 GPa, at least about 70 GPa, at least about 100 GPa, at least about 200 GPa, at least about 300 GPa, or about 340 GPa or more. It may include more than GPa.
  • the elastic modulus of the material of the shock absorbing layer 350 is about 400 GPa or less, about 350 GPa or less, about 300 GPa or less, about 200 GPa or less, about 100 GPa or less, about 80 GPa or less, or about 30 GPa or less. It may include GPa or less.
  • shock absorbent layer 350 may include a material having any suitable melting point.
  • the melting point of the material of the shock absorbing layer 350 is approximately 1,500. More than, about 1,700 More than, about 1,900 More than, about 2,000 More than, about 2,500 or more, or about 2900 It may include more.
  • the shock absorption layer 350 may have a predetermined thickness.
  • the thickness of the shock absorbing layer 350 may include at least about 0.02 mm, at least about 0.03 mm, or at least about 0.05 mm.
  • the thickness of the shock absorbing layer 350 may include about 0.2 mm or less, about 0.15 mm or less, or about 0.1 mm or less.
  • the thickness of the shock absorbing layer 350 may be substantially equal to or greater than the respective thicknesses of the plurality of internal electrodes 320 and/or the respective thicknesses of the plurality of dielectric layers of the dielectric body 310. there is. In one embodiment, the thickness of the shock absorbing layer 350 may be less than each thickness of the plurality of internal electrodes 320 and/or each thickness of the plurality of dielectric layers of the dielectric body 310. there is.
  • FIG. 5 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • the multilayer ceramic capacitor 300 - 1 may include a dielectric body 310 .
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A. It may include a face 310F (see FIG. 3).
  • the multilayer ceramic capacitor 300-1 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-1 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-1 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-1 may include a shock absorption layer 350-1 (eg, shock absorption layer 350 of FIG. 4).
  • the shock absorption layer 350-1 may be connected to the third side 310C. In one embodiment, the shock absorption layer 350-1 may be spaced apart from the fourth side 310D.
  • shock absorbing layer 350-1 may at least partially include an insulating material.
  • the first portion P1 connected to the third side 310C of the shock absorption layer 350-1 may include an insulating material.
  • the second portion P2 of the shock absorption layer 350-1 that is not connected to the third side 310C and is spaced apart from the fourth side 310D may include a conductive material.
  • the second part P2 may include an insulating material.
  • the first part (P1) and the second part (P2) may be integrally and seamlessly connected.
  • FIG. 6 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • the multilayer ceramic capacitor 300 - 2 may include a dielectric body 310 .
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A. It may include a face 310F (see FIG. 3).
  • the multilayer ceramic capacitor 300-2 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-2 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-2 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-2 may include a shock absorption layer 350-2 (eg, shock absorption layer 350 of FIG. 4).
  • the shock absorption layer 350-2 may be spaced apart from the third side 310C. In one embodiment, the shock absorption layer 350-2 may be connected to the fourth side 310D.
  • shock absorbing layer 350-2 may at least partially include an insulating material.
  • the first portion P1 connected to the fourth surface 310D of the shock absorption layer 350-2 may include an insulating material.
  • the second portion P2 of the shock absorption layer 350-2 which is spaced apart from the third side 310C and not connected to the fourth side 310D, may include a conductive material.
  • the second part P2 may include an insulating material.
  • the first part (P1) and the second part (P2) may be integrally and seamlessly connected.
  • FIG. 7 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • a multilayer ceramic capacitor 300-3 (e.g., the multilayer ceramic capacitor 300 of FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 of FIG. 5, and/or the multilayer ceramic capacitor 300-3 of FIG. 6).
  • the capacitor 300 - 2 may include a dielectric body 310 .
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A. It may include a face 310F (see FIG. 3).
  • the multilayer ceramic capacitor 300-3 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-3 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-3 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-3 includes a plurality of shock absorption layers 350-31 and 350-32 (e.g., shock absorption layer 350 in FIG. 4, shock absorption layer 350- in FIG. 5). 1), and/or the shock absorption layer 350-2 of FIG. 6).
  • the multilayer ceramic capacitor 300-3 may include a first shock absorption layer 350-31.
  • the first shock absorption layer 350-31 may be disposed between the internal electrode 320 facing the second surface 310B and the second surface 310B among the plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-3 may include a second shock absorption layer 350-32.
  • the second shock absorption layer 350-32 may be disposed between the first shock absorption layer 350-31 and the second surface 310B.
  • the second shock absorption layer 350-32 may be spaced apart from the first shock absorption layer 350-31.
  • the multilayer ceramic capacitor 300-3 may include three or more shock absorption layers.
  • the thickness of each of the plurality of shock absorption layers 350-31 and 350-32 may be substantially equal to or smaller than the thickness of the plurality of internal electrodes 320.
  • the size of dielectric body 310 may not increase substantially.
  • the thickness of one shock absorption layer is the thickness of the other shock absorption layer (e.g., second shock absorption layer 350-32). may be substantially the same as In one embodiment, the thickness of one shock absorption layer (e.g., first shock absorption layer 350-31) is the thickness of the other shock absorption layer (e.g., second shock absorption layer 350-32). It can be bigger than In one embodiment, the thickness of one shock absorption layer (e.g., first shock absorption layer 350-31) is the thickness of the other shock absorption layer (e.g., second shock absorption layer 350-32). It can be smaller than
  • FIG. 8 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • a multilayer ceramic capacitor 300-4 (e.g., the multilayer ceramic capacitor 300 of FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 of FIG. 5, and the multilayer ceramic capacitor 300 of FIG. 6). -2), and/or the multilayer ceramic capacitor 300-3 of FIG. 7) may include a dielectric body 310.
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A. It may include a face 310F (see FIG. 3).
  • the multilayer ceramic capacitor 300-4 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-4 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-4 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-4 includes a shock absorption layer 350-4 (e.g., shock absorption layer 350 in FIG. 4, shock absorption layer 350-1 in FIG. 5, and FIG. 6). It may include the shock absorption layer 350-2, and/or the shock absorption layers 350-31 and 350-32 of FIG. 7.
  • the shock absorption layer 350-4 may include a plurality of segments.
  • the shock absorption layer 350-4 may include a first segment (S1) and a second segment (S2).
  • the first segment S1 may be connected to the third surface 310C.
  • the second segment S2 may be connected to the fourth surface 310D.
  • the first segment S1 and the second segment S2 may be arranged substantially on the same line between the third surface 310C and the fourth surface 310D.
  • first segment S1 may be spaced apart from the third surface 310C.
  • the second segment S2 may be spaced apart from the fourth surface 310D.
  • the shock absorption layer 350-4 may include a third segment S3.
  • the third segment S3 may be disposed between the first segment S1 and the second segment S2.
  • the third segment S3 may be spaced apart from the first segment S1 and the second segment S2.
  • the third segment S3 may be substantially aligned with the first segment S1 and the second segment S2.
  • the shock absorption layer 350-4 may include at least four or more segments.
  • the shock absorption layer 350-4 may include a fourth segment (S4) disposed between the third segment (S3) and the second segment (S2).
  • the fourth segment S4 may be spaced apart from the third segment S3 and the second segment S2.
  • the fourth segment S4 may be substantially aligned with the first segment S1, the second segment S2, and the third segment S3.
  • the plurality of segments S1, S2, S3, and S4 may include substantially the same material.
  • one segment may include a first material, and the other segment may include a second material that is different from the first material.
  • the plurality of segments S1, S2, S3, and S4 may include substantially the same length (eg, +/-Y direction dimension).
  • one segment may include a first length
  • the other segment may include a second length that is different from the first length.
  • some segment(s) of the plurality of segments (S1, S2, S3, S4) include a first length
  • other segment(s) include a second length different from the first length. It can be included.
  • the plurality of segments S1, S2, S3, and S4 may include substantially the same width (eg, +/-X direction dimension).
  • one segment may include a first width and the other segment may include a second width.
  • some segment(s) of the plurality of segments S1, S2, S3, and S4 may include a first width, and other segment(s) may include a second width.
  • the plurality of segments S1, S2, S3, and S4 may include substantially the same thickness (eg, +/-Z direction dimension).
  • one segment may include a first thickness
  • the other segment may include a second thickness that is different from the first thickness.
  • some segment(s) of the plurality of segments (S1, S2, S3, S4) include a first thickness
  • other segment(s) include a second thickness that is different from the first thickness. It can be included.
  • FIG. 9 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • a multilayer ceramic capacitor 300-5 (e.g., the multilayer ceramic capacitor 300 of FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 of FIG. 5, and the multilayer ceramic capacitor 300 of FIG. 6). -2), the multilayer ceramic capacitor 300-3 of FIG. 7, and/or the multilayer ceramic capacitor 300-4 of FIG. 8) may include a dielectric body 310.
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A. It may include a face 310F (see FIG. 3).
  • the multilayer ceramic capacitor 300-5 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-5 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-5 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-5 includes a shock absorption layer 350-5 (e.g., shock absorption layer 350 in FIG. 4, shock absorption layer 350-1 in FIG. 5, shock absorption layer 350 in FIG. 6). -2), shock absorption layers 350-31 and 350-32 of FIG. 7, and/or shock absorption layers 350-4 of FIG. 8).
  • the shock absorption layer 350-5 may include a plurality of segments S1, S2, S3, and S4 (eg, segments S1, S2, S3, and S4 in FIG. 8).
  • the shock absorption layer 350-5 may include a first segment (S1) and a second segment (S2).
  • the first segment S1 may be spaced apart from the third surface 310C.
  • the second segment S2 may be connected to the fourth surface 310D.
  • the shock absorption layer 350-5 may include a third segment S3.
  • the shock absorption layer 350-5 may include a fourth segment S4.
  • the shock absorption layer 350-5 may include at least five or more segments.
  • the shape of the plurality of segments (S1, S2, S3, S4) of the shock absorption layer (350-5) is the shape of the plurality of segments (S1, S2, S3, It may be substantially similar to S4).
  • FIG. 10 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • a multilayer ceramic capacitor 300-6 (e.g., the multilayer ceramic capacitor 300 of FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 of FIG. 5, and the multilayer ceramic capacitor 300 of FIG. 6). -2), the multilayer ceramic capacitor 300-3 of FIG. 7, the multilayer ceramic capacitor 300-4 of FIG. 8, and/or the multilayer ceramic capacitor 300-5 of FIG. 9) includes a dielectric body 310. It can be included.
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A. It may include a face 310F (see FIG. 3).
  • the multilayer ceramic capacitor 300-6 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-6 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-6 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-6 includes a shock absorption layer 350-6 (e.g., shock absorption layer 350 in FIG. 4, shock absorption layer 350-1 in FIG. 5, shock absorption layer 350 in FIG. 6). -2), the shock absorption layer (350-31, 350-32) of Figure 7, the shock absorption layer (350-4) of Figure 8, and/or the shock absorption layer (350-5) of Figure 9). You can.
  • the shock absorption layer 350-6 may include a plurality of segments S1, S2, S3, and S4 (eg, segments S1, S2, S3, and S4 in FIG. 8).
  • the shock absorption layer 350-6 may include a first segment (S1) and a second segment (S2).
  • the first segment S1 may be connected to the third surface 310C.
  • the second segment S2 may be spaced apart from the fourth surface 310D.
  • the shock absorption layer 350-6 may include a third segment S3.
  • the shock absorption layer 350-6 may include a fourth segment S4.
  • the shock absorption layer 350-6 may include at least five or more segments.
  • the shape of the plurality of segments (S1, S2, S3, S4) of the shock absorption layer (350-6) is the shape of the plurality of segments (S1, S2, S3, It may be substantially similar to S4).
  • FIG. 11 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • a multilayer ceramic capacitor 300-7 (e.g., the multilayer ceramic capacitor 300 of FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 of FIG. 5, and the multilayer ceramic capacitor 300 of FIG. 6).
  • the multilayer ceramic capacitor 300-3 of FIG. 7, the multilayer ceramic capacitor 300-4 of FIG. 8, the multilayer ceramic capacitor 300-5 of FIG. 9, and/or the multilayer ceramic capacitor of FIG. 10 ( 300-6)) may include a dielectric body 310.
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A.
  • the multilayer ceramic capacitor 300-7 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-7 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-7 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-7 includes a plurality of shock absorption layers 350-71 and 350-72 (e.g., shock absorption layer 350 in FIG. 4, shock absorption layer 350- in FIG. 5). 1), shock absorption layer (350-2) in Figure 6, shock absorption layer (350-31, 350-32) in Figure 7, shock absorption layer (350-4) in Figure 8, shock absorption layer (350-4) in Figure 9 350-5), and/or shock absorption layer 350-6 of FIG. 10).
  • shock absorption layer (350-2) in Figure 6 shock absorption layer (350-31, 350-32) in Figure 7, shock absorption layer (350-4) in Figure 8, shock absorption layer (350-4) in Figure 9 350-5
  • shock absorption layer 350-6 of FIG. 10 shock absorption layers 350-6 of FIG. 10
  • the multilayer ceramic capacitor 300-7 may include a first shock absorption layer 350-71.
  • the first shock absorption layer 350-71 may be disposed between the internal electrode 320 facing the second surface 310B and the second surface 310B among the plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-7 may include a second shock absorption layer 350-72.
  • the second shock absorption layer 350-72 may be disposed between the internal electrode 320 facing the first surface 310A and the first surface 310B among the plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-7 may be packaged regardless of the orientation of the multilayer ceramic capacitor 300-7 (eg, without distinction between top and bottom). According to one embodiment, the multilayer ceramic capacitor 300-7 may be placed on a component (eg, printed circuit board) regardless of orientation. For example, the multilayer ceramic capacitor 300-7 may be disposed on a printed circuit board regardless of whether either the first side 310A or the second side 310B faces the printed circuit board. .
  • the multilayer ceramic capacitor 300-7 may include three or more shock absorption layers.
  • at least one shock absorbing layer may be disposed between the second side 310B and the first shock absorbing layer 350-71.
  • at least one shock absorbing layer may be disposed between the first side 310A and the second shock absorbing layer 350-72.
  • the thickness of each of the plurality of shock absorption layers 350-71 and 350-72 may be substantially equal to or smaller than the thickness of the plurality of internal electrodes 320.
  • the size of dielectric body 310 may not increase substantially.
  • the thickness of one shock absorption layer is the thickness of the other shock absorption layer (e.g., second shock absorption layer 350-72). may be substantially the same as In one embodiment, the thickness of one shock absorption layer (e.g., first shock absorption layer 350-71) is the thickness of the other shock absorption layer (e.g., second shock absorption layer 350-72). It can be bigger than In one embodiment, the thickness of one shock absorption layer (e.g., first shock absorption layer 350-71) is the thickness of the other shock absorption layer (e.g., second shock absorption layer 350-72). It can be smaller than
  • FIG. 12 is a cross-sectional view taken along line A-A of the multilayer ceramic capacitor of FIG. 3 according to an embodiment.
  • a multilayer ceramic capacitor 300-8 (e.g., the multilayer ceramic capacitor 300 of FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 of FIG. 5, and the multilayer ceramic capacitor 300 of FIG. 6).
  • the multilayer ceramic capacitor 300-3 in FIG. 7, the multilayer ceramic capacitor 300-4 in FIG. 8, the multilayer ceramic capacitor 300-5 in FIG. 9, and the multilayer ceramic capacitor 300-6 in FIG. 10. ), and/or the multilayer ceramic capacitor 300-7 of FIG. 11) may include a dielectric body 310.
  • the dielectric body 310 has a first side 310A, a second side 310B, a third side 310C, a fourth side 310D, a fifth side 310E (see FIG. 3), and a sixth side 310A.
  • the multilayer ceramic capacitor 300-8 may include a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor 300-8 may include a first external electrode 330.
  • the first external electrode 330 may include a first conductive layer 331, a second conductive layer 332, and a third conductive layer 333.
  • the multilayer ceramic capacitor 300-8 may include a second external electrode 340.
  • the second external electrode 340 may include a fourth conductive layer 341, a fifth conductive layer 342, and a sixth conductive layer 343.
  • the multilayer ceramic capacitor 300-8 includes a shock absorption layer 350-8 (e.g., shock absorption layer 350 in FIG. 4, shock absorption layer 350-1 in FIG. 5, shock absorption layer 350 in FIG. 6).
  • shock absorption layer 350-31, 350-32) in Figure 7
  • shock absorption layer 350-4
  • shock absorption layer 350-5) in Figure 9
  • shock absorption layer in Figure 10 350-6
  • shock absorbing layers 350-71, 350-72) of FIG. 11
  • the shock absorption layer 350-8 may be disposed between a pair of internal electrodes 320 that are adjacent to each other.
  • the shock absorption layer 350-8 may not substantially affect the capacitance of the multilayer ceramic capacitor 300-8.
  • the dielectric constant of the shock absorption layer 350-8 may be substantially the same as the dielectric constant of the dielectric body 310.
  • the distance D1 between a pair of internal electrodes 320 disposed on both sides of the shock absorption layer 350-8 is the distance D1 between another pair of internal electrodes 320 adjacent to each other. It may be substantially the same as the distance (D2) of .
  • At least one shock absorbing layer may be disposed between another pair of internal electrodes 320.
  • FIG. 13 is a diagram illustrating an electronic device including a multilayer ceramic capacitor according to an embodiment.
  • the electronic device 401 (e.g., the electronic device 201 in FIGS. 2A to 2C) includes a printed circuit board 450 (e.g., the first circuit board 251 in FIGS. 2A to 2C and /or may include a second circuit board 252).
  • the electronic device 401 includes a multilayer ceramic capacitor 400 (e.g., the multilayer ceramic capacitor 300 in FIGS. 3 and 4, the multilayer ceramic capacitor 300-1 in FIG. 5, and the multilayer ceramic capacitor 300-2 in FIG. 6). ), multilayer ceramic capacitor 300-3 in Figure 7, multilayer ceramic capacitor 300-4 in Figure 8, multilayer ceramic capacitor 300-5 in Figure 9, multilayer ceramic capacitor 300-6 in Figure 10, It may include the multilayer ceramic capacitor 300-7 of FIG.
  • the multilayer ceramic capacitor 400 includes a dielectric body 410 (e.g., the dielectric body 310 of FIGS. 3 to 12) and a plurality of internal electrodes (not shown) (e.g., the internal electrodes 320 of FIGS. 3 to 12). )), a first external electrode 430 (e.g., the first external electrode 330 of FIGS. 3 to 12), a second external electrode 440 (e.g., the second external electrode 340 of FIGS. 3 to 12) )), and shock absorbing layers (e.g., shock absorbing layer 350 in FIG. 4, shock absorbing layer 350-1 in FIG. 5, shock absorbing layer 350-2 in FIG. 6, shock absorbing layer in FIG.
  • shock absorbing layer 350-4 in Figure 8 shock absorbing layer 350-5 in Figure 9
  • shock absorbing layer 350-6 in Figure 10 impact absorbing layer 350-4 in Figure 11.
  • the multilayer ceramic capacitor 400 may be disposed on a printed circuit board 450.
  • the multilayer ceramic capacitor 400 may be placed in an area of the printed circuit board 450 where a force or moment exceeding a predetermined threshold value is expected to occur.
  • the first external electrode 430 may be bonded to the printed circuit board 450 using the first solder SD1.
  • the second external electrode 440 may be bonded to the printed circuit board 450 using the second solder SD2.
  • the first tensile stress T1 is concentrated on the first external electrode 430, and the second tensile stress is concentrated on the second external electrode 440.
  • T2 can be concentrated.
  • a shock absorbing layer (not shown) is provided between the first external electrode 430 and the second external electrode 440 and on the side facing the printed circuit board 450 (e.g., second side 310B) to prevent bending cracks. It can reduce the possibility of occurrence.
  • a shock absorbing layer may reduce noise (eg, vibration) that may occur in the multilayer ceramic capacitor 400.
  • a shock absorbing layer may reduce or prevent destruction of the multilayer ceramic capacitor 400.
  • One aspect of the present disclosure may provide a multilayer ceramic capacitor that reduces bending cracks and/or noise.
  • the multilayer ceramic capacitor (300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8) has a dielectric body (310) may include.
  • Dielectric body 310 may include a first side 310A.
  • Dielectric body 310 may include a second side 310B opposite the first side 310A.
  • the dielectric body 310 may include a third surface 310C between the first surface 310A and the second surface 310B.
  • Dielectric body 310 may include a fourth side 310D between first side 310A and second side 310B and opposite to third side 310C.
  • the multilayer ceramic capacitor (300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8) may include a plurality of internal electrodes 320. there is. A plurality of internal electrodes 320 may be connected to the third surface 310C or the fourth surface 310D. A plurality of internal electrodes 320 may be arranged between the first surface 310A and the second surface 310B within the dielectric body 310.
  • the multilayer ceramic capacitor (300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8) has a first external electrode 330 and a second external electrode 330. It may include an electrode 340. The first external electrode 330 may be disposed on the third surface 310C.
  • the second external electrode 340 may be disposed on the fourth surface 310D.
  • the first external electrode 330 may be configured to connect a plurality of internal electrodes 320.
  • the second external electrode 340 may be configured to connect a plurality of internal electrodes 320.
  • the multilayer ceramic capacitor (300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8) has a shock absorbing layer (350; 350-1; 350 -2; 350-31, 350-32; 350-4; 350-5; 350-6; 350-71, 350-72; 350-8).
  • the shock absorbing layer (350; 350-1; 350-2; 350-31, 350-32; 350-4; 350-5; 350-6; 350-71, 350-72; 350-8) consists of a dielectric body ( 310).
  • the shock absorption layer 350 may be disposed between the internal electrode 320 facing the second surface 310B and the second surface 310B among the plurality of internal electrodes 320.
  • the shock absorption layer 350 may be connected to the third side 310C and the fourth side 310D.
  • shock absorbing layer 350 may include an insulating material.
  • the shock absorption layer 350 may include oxide and/or nitride.
  • shock absorbing layer 350 may include a conductive material.
  • the first external electrode 330 and the second external electrode 340 may include conductive material layers 331 and 341, respectively.
  • the plurality of internal electrodes 320 may be directly connected to the conductive layers 331 and 341.
  • the shock absorption layer 350-1 may be connected to the third side 310C and spaced apart from the fourth side 310D.
  • the shock absorption layer 350-2 may be spaced apart from the third side 310C and connected to the fourth side 310D.
  • the shock absorbing layers 350-31 and 350-32 are between the internal electrode 320 facing the second surface 310B and the second surface 310B among the plurality of internal electrodes 320. It may include a first shock absorbing layer 350-31 disposed.
  • the shock absorption layers 350-31 and 350-32 may include a second shock absorption layer 350-32 disposed between the first shock absorption layer 350-31 and the second surface 310B.
  • the shock absorbing layer (350-4; 350-5; 350-6) includes a plurality of segments (S1, S2, S3, S4) arranged between the third side (310C) and the fourth side (310D) ) may include.
  • the plurality of segments S1, S2, S3, and S4 may include a first segment S1 connected to the third surface 310C.
  • the plurality of segments S1, S2, S3, and S4 may include a second segment S2 connected to the fourth surface 310D.
  • the plurality of segments S1, S2, S3, and S4 may include a third segment S3 disposed between the first segment S1 and the second segment S2.
  • the plurality of segments S1, S2, S3, and S4 may include a first segment S1 spaced apart from the third surface 310C.
  • the plurality of segments S1, S2, S3, and S4 may include a second segment S2 connected to the fourth surface 310D.
  • the plurality of segments S1, S2, S3, and S4 may include a first segment S1 connected to the third surface 310C.
  • the plurality of segments S1, S2, S3, and S4 may include a second segment S2 spaced apart from the fourth surface 310D.
  • the shock absorption layer (350-71, 350-72) is between the internal electrode 320 facing the second surface 310B and the second surface 310B among the plurality of internal electrodes 320. It may include a first shock absorbing layer 350-71 disposed.
  • the shock absorbing layers 350-71 and 350-72 are a second shock absorbing layer disposed between the internal electrode 320 facing the first surface 310A and the first surface 310A among the plurality of internal electrodes 320.
  • An absorbent layer 350-72 may be included.
  • the shock absorption layer 350-8 may be disposed between a pair of internal electrodes 320 that are adjacent to each other.
  • the thickness of the shock absorption layer 350 may be substantially equal to or greater than the thickness of each of the plurality of internal electrodes 320.
  • the thickness of the shock absorption layer 350 may be substantially equal to or smaller than the thickness of each of the plurality of internal electrodes 320.
  • the electronic device 201 may include printed circuit boards (251, 252, 450).
  • the electronic device (201; 401) includes a multilayer ceramic capacitor (300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8; 400). can do.
  • the multilayer ceramic capacitor (300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8; 400) is connected to a printed circuit board (251, 252; 450). ) can be placed in.
  • bending cracks that may occur in a multilayer ceramic capacitor can be reduced.
  • noise eg, vibration

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Abstract

다층 세라믹 캐패시터는, 유전체 바디, 복수 개의 내부 전극들, 제 1 외부 전극, 제 2 외부 전극 및 충격 흡수 레이어를 포함할 수 있다. 충격 흡수 레이어는 유전체 바디 내에 배치될 수 있다.

Description

다층 세라믹 캐패시터 및 이를 포함하는 전자 장치
본 개시는 다층 세라믹 캐패시터 및 이를 포함하는 전자 장치에 관한 것이다.
다층 세라믹 캐패시터(MLCC)는 일시적으로 전기를 충전 및 방전하는 댐(dam)으로 작용할 수 있다. 예를 들면, 다층 세라믹 캐패시터는 회로에 흐르는 전류를 조절하고 전자 컴포넌트들 사이의 전자기 간섭을 감소시킬 수 있다. 전술한 배경기술은 본 개시의 도출과정에서 보유하거나 습득한 것으로서 반드시 본 개시의 출원 전에 일반 공중에 공개된 공지기술이라고 할 수 없다.
일 실시 예에 따르면, 다층 세라믹 캐패시터는, 제 1 면, 상기 제 1 면에 반대되는 제 2 면, 상기 제 1 면 및 상기 제 2 면 사이의 제 3 면, 및 상기 제 1 면 및 상기 제 2 면 사이의 그리고 상기 제 3 면에 반대되는 제 4 면을 포함하는 유전체 바디, 상기 제 3 면 또는 상기 제 4 면에 연결되고 상기 유전체 바디 내에서 상기 제 1 면 및 상기 제 2 면 사이에 배열된 복수 개의 내부 전극들, 상기 제 3 면에 배치되고 상기 복수 개의 내부 전극들을 연결하도록 구성된 제 1 외부 전극, 상기 제 4 면에 배치되고 상기 복수 개의 내부 전극들을 연결하도록 구성된 제 2 외부 전극, 및 상기 유전체 바디 내에 배치된 충격 흡수 레이어를 포함할 수 있다.
일 실시 예에 따르면, 전자 장치는, 인쇄 회로 기판, 및 상기 인쇄 회로 기판에 배치된 다층 세라믹 캐패시터를 포함하고, 상기 다층 세라믹 캐패시터는, 제 1 면, 상기 제 1 면에 반대되고 상기 인쇄 회로 기판을 대면하는 제 2 면, 상기 제 1 면 및 상기 제 2 면 사이의 제 3 면, 및 상기 제 1 면 및 상기 제 2 면 사이의 그리고 상기 제 3 면에 반대되는 제 4 면을 포함하는 유전체 바디, 상기 제 3 면 또는 상기 제 4 면에 연결되고 상기 유전체 바디 내에서 상기 제 1 면 및 상기 제 2 면 사이에 배열된 복수 개의 내부 전극들, 상기 제 3 면에 배치되고 상기 복수 개의 내부 전극들을 연결하도록 구성된 제 1 외부 전극, 상기 제 4 면에 배치되고 상기 복수 개의 내부 전극들을 연결하도록 구성된 제 2 외부 전극, 및 상기 유전체 바디 내에 배치된 충격 흡수 레이어를 포함할 수 있다.
본 개시의 특정 실시 예들의 상술한 그리고 다른 양태들, 특징들 및 이점들은 첨부 도면을 참조하며 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 일 실시 예에 따른 네트워크 환경 내의 전자 장치의 블록도이다.
도 2a는 일 실시 예에 따른 전자 장치를 일 방향으로 바라본 사시도이다.
도 2b는 일 실시 예에 따른 전자 장치를 다른 방향으로 바라본 사시도이다.
도 2c는 일 실시 예에 따른 전자 장치의 분해 사시도이다.
도 3은 일 실시 예에 따른 다층 세라믹 캐패시터의 사시도이다.
도 4는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 5는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 6은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 7은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 8은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 9는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 10은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 11은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 12는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 13은 일 실시 예에 따른 다층 세라믹 캐패시터를 포함하는 전자 장치를 나타내는 도면이다.
도 1은 일 실시 예에 따른 네트워크 환경 내의 전자 장치의 블록도이다.
도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(104) 또는 서버(108) 중 적어도 하나와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 모듈(150), 음향 출력 모듈(155), 디스플레이 모듈(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 연결 단자(178), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 또는 안테나 모듈(197)을 포함할 수 있다. 어떤 실시 예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시 예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(176), 카메라 모듈(180), 또는 안테나 모듈(197))은 하나의 구성요소(예: 디스플레이 모듈(160))로 통합될 수 있다.
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 실행하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일 실시 예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 저장하고, 휘발성 메모리(132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일 실시 예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(101)가 메인 프로세서(121) 및 보조 프로세서(123)를 포함하는 경우, 보조 프로세서(123)는 메인 프로세서(121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(123)는 메인 프로세서(121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일 실시 예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부로서 구현될 수 있다. 일 실시 예에 따르면, 보조 프로세서(123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능 모델이 수행되는 전자 장치(101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.
메모리(130)는 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서 모듈(176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 모듈(150)은 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 모듈(155)은 음향 신호를 전자 장치(101)의 외부로 출력할 수 있다. 음향 출력 모듈(155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일 실시 예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
디스플레이 모듈(160)은 전자 장치(101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일 실시 예에 따르면, 디스플레이 모듈(160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.
오디오 모듈(170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일 실시 예에 따르면, 오디오 모듈(170)은, 입력 모듈(150)을 통해 소리를 획득하거나, 음향 출력 모듈(155), 또는 전자 장치(101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일 실시 예에 따르면, 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일 실시 예에 따르면, 인터페이스(177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는 그를 통해서 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일 실시 예에 따르면, 연결 단자(178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일 실시 예에 따르면, 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시 예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리할 수 있다. 일 실시 예에 따르면, 전력 관리 모듈(188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일 실시 예에 따르면, 배터리(189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일 실시 예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(198)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크 내에서 전자 장치(101)를 확인 또는 인증할 수 있다.
무선 통신 모듈(192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(192)은 전자 장치(101), 외부 전자 장치(예: 전자 장치(104)) 또는 네트워크 시스템(예: 제 2 네트워크(199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일 실시 예에 따르면, 무선 통신 모듈(192)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일 실시 예에 따르면, 안테나 모듈(197)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일 실시 예에 따르면, 안테나 모듈(197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시 예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(197)의 일부로 형성될 수 있다.
일 실시 예에 따르면, 안테나 모듈(197)은 mmWave 안테나 모듈을 형성할 수 있다. 일 실시 예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제 1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제 2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일 실시 예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(102, 또는 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일 실시 예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(102, 104, 또는 108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 일 실시 예에 있어서, 외부의 전자 장치(104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일 실시 예에 따르면, 외부의 전자 장치(104) 또는 서버(108)는 제 2 네트워크(199) 내에 포함될 수 있다. 전자 장치(101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.
본 문서에 개시된 실시 예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시 예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 실시 예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시 예들로 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서의 실시 예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일 실시 예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 실시 예들은 기기(machine)(예: 전자 장치(101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(101))의 프로세서(예: 프로세서(120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일 실시 예에 따르면, 본 문서에 개시된 실시 예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
실시 예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 실시 예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 실시 예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.
도 2a는 일 실시 예에 따른 전자 장치를 일 방향으로 바라본 사시도이다. 도 2b는 일 실시 예에 따른 전자 장치를 다른 방향으로 바라본 사시도이다. 도 2c는 일 실시 예에 따른 전자 장치의 분해 사시도이다.
도 2a 내지 도 2c를 참조하면, 전자 장치(201)(예: 도 1의 전자 장치(101))는, 제 1 면(210a)(예: 전면), 제 2 면(210b)(예: 후면), 및 제 1 면(210a) 및 제 2 면(210b) 사이의 공간을 둘러싸는 제 3 면(210c)(예: 측면)을 갖는 하우징(210)을 포함할 수 있다.
일 실시 예에서, 제 1 면(210a)은 적어도 일부분이 실질적으로 투명한 제 1 플레이트(211a)에 의해 형성될 수 있다. 예를 들면, 제 1 플레이트(211a)는 적어도 하나의 코팅 레이어를 포함하는 글래스 플레이트 또는 폴리머 플레이트를 포함할 수 있다. 일 실시 예에서, 제 2 면(210b)은 실질적으로 불투명한 제 2 플레이트(211b)에 의해 형성될 수 있다. 예를 들면, 제 2 플레이트(211b)는, 코팅 또는 착색된 유리, 세라믹, 폴리머, 금속(예: 알루미늄, 스테인레스 스틸(STS), 또는 마그네슘), 또는 이들의 조합에 의하여 형성될 수 있다. 일 실시 예에서, 제 3 면(210c)은, 제 1 플레이트(211a) 및 제 2 플레이트(211b)와 결합하고 금속 및/또는 폴리머를 포함하는 프레임(211c)에 의해 형성될 수 있다. 일 실시 예에서, 제 2 플레이트(211b) 및 프레임(211c)은 일체로 심리스하게 형성될 수 있다. 일 실시 예에서, 제 2 플레이트(211b) 및 프레임(211c)은 실질적으로 동일한 재료(예: 알루미늄)로 형성될 수 있다.
일 실시 예에서, 제 1 플레이트(211a)는 복수 개의 제 1 가장자리 영역(212a-1)들을 포함할 수 있다. 복수 개의 제 1 가장자리 영역(212a-1)들은 제 1 면(210a)의 적어도 일부의 영역으로부터 제 2 플레이트(211b)를 향할 수 있다. 복수 개의 제 1 가장자리 영역(212a-1)들은 프레임(211c)과 맞닿을 수 있다. 복수 개의 제 1 가장자리 영역(212a-1)들은 일 방향(예: +/-Y 방향)으로 연장될 수 있다. 제 1 플레이트(211a)는 복수 개의 제 2 가장자리 영역(212a-2)들을 포함할 수 있다. 복수 개의 제 2 가장자리 영역(212a-2)들은 제 1 면(210a)의 적어도 일부의 영역으로부터 제 2 플레이트(211b)를 향할 수 있다. 복수 개의 제 2 가장자리 영역(212a-2)들은 프레임(211c)과 맞닿을 수 있다. 복수 개의 제 2 가장자리 영역(212a-2)들은 복수 개의 제 1 가장자리 영역(212a-1)들의 연장 방향(예: +/-Y 방향)과 다른 방향(예: +/-X 방향)으로 연장될 수 있다. 제 1 플레이트(211a)는 복수 개의 제 3 가장자리 영역(212a-3)들을 포함할 수 있다. 복수 개의 제 3 가장자리 영역(212a-3)들은 제 1 면(210a)의 적어도 일부의 영역으로부터 제 2 플레이트(211b)를 향할 수 있다. 복수 개의 제 3 가장자리 영역(212a-3)들은 프레임(211c)과 맞닿을 수 있다. 복수 개의 제 3 가장자리 영역(212a-3)들은 복수 개의 제 1 가장자리 영역(212a-1)들 및 복수 개의 제 2 가장자리 영역(212a-2)들 사이에 배치될 수 있다.
일 실시 예에서, 제 2 플레이트(211b)는 복수 개의 제 4 가장자리 영역(212b-1)들을 포함할 수 있다. 복수 개의 제 4 가장자리 영역(212b-1)들은 제 2 면(210b)의 적어도 일부의 영역으로부터 제 1 플레이트(211a)를 향할 수 있다. 복수 개의 제 4 가장자리 영역(212b-1)들은 프레임(211c)과 맞닿을 수 있다. 복수 개의 제 4 가장자리 영역(212b-1)들은 일 방향(예: +/-Y 방향)으로 연장될 수 있다. 제 2 플레이트(211b)는 복수 개의 제 5 가장자리 영역(212b-2)들을 포함할 수 있다. 복수 개의 제 5 가장자리 영역(212b-2)들은 제 2 면(210b)의 적어도 일부의 영역으로부터 제 1 플레이트(211a)를 향할 수 있다. 복수 개의 제 5 가장자리 영역(212b-2)들은 프레임(211c)과 맞닿을 수 있다. 복수 개의 제 5 가장자리 영역(212b-2)들은 복수 개의 제 4 가장자리 영역(212b-1)들의 연장 방향(예: +/-Y 방향)과 다른 방향(예: +/-X 방향)으로 연장될 수 있다. 제 2 플레이트(211b)는 복수 개의 제 6 가장자리 영역(212b-3)들을 포함할 수 있다. 복수 개의 제 6 가장자리 영역(212b-3)들은 제 2 면(210b)의 적어도 일부의 영역으로부터 제 1 플레이트(211a)를 향할 수 있다. 복수 개의 제 6 가장자리 영역(212b-3)들은 프레임(211c)과 맞닿을 수 있다. 복수 개의 제 6 가장자리 영역(212b-3)들은 복수 개의 제 4 가장자리 영역(212b-1)들 및 복수 개의 제 5 가장자리 영역(212b-2)들 사이에 배치될 수 있다.
일 실시 예에서, 전자 장치(201)는 디스플레이(261)(예: 도 1의 디스플레이 모듈(160))를 포함할 수 있다. 일 실시 예에서, 디스플레이(261)는 제 1 면(210a)에 위치될 수 있다. 일 실시 예에서, 디스플레이(261)는 제 1 플레이트(211a)의 적어도 일부(예: 복수 개의 제 1 가장자리 영역(212a-1)들, 복수 개의 제 2 가장자리 영역(212a-2)들 및/또는 복수 개의 제 3 가장자리 영역(212a-3)들을 통해 가시적일 수 있다. 일 실시 예에서, 디스플레이(261)는 제 1 플레이트(211a)의 외부 테두리의 형상과 실질적으로 동일한 형상을 가질 수 있다. 어떤 실시 예에서, 디스플레이(261)의 가장자리는 제 1 플레이트(211a)의 외부 테두리와 실질적으로 일치할 수 있다.
일 실시 예에서, 디스플레이(261)는, 터치 감지 회로, 터치의 세기(압력)를 측정할 수 있는 압력 센서, 및/또는 자기장 방식의 스타일러스 펜을 검출하는 디지타이저를 포함할 수 있다.
일 실시 예에서, 디스플레이(261)는 시각적으로 노출되고 픽셀을 통해 콘텐츠를 표시하는 화면 표시 영역(261a)을 포함할 수 있다. 일 실시 예에서, 화면 표시 영역(261a)은 센싱 영역(261a-1)을 포함할 수 있다. 센싱 영역(261a-1)은, 화면 표시 영역(261a)의 적어도 일부의 영역과 오버랩될 수 있다. 센싱 영역(261a-1)은, 센서 모듈(276)(예: 도 1의 센서 모듈(176))과 관련된 입력 신호의 투과를 허용할 수 있다. 센싱 영역(261a-1)은, 센싱 영역(261a-1)과 중첩되지 않는 화면 표시 영역(261a)과 마찬가지로 콘텐츠를 표시할 수 있다. 예를 들면, 센싱 영역(261a-1)은, 센서 모듈(276)이 동작하지 않는 동안, 콘텐츠를 표시할 수 있다. 카메라 영역(261a-2)의 적어도 일부는 화면 표시 영역(261a)과 오버랩될 수 있다. 일 실시 예에서, 화면 표시 영역(261a)은 카메라 영역(261a-2)을 포함할 수 있다. 카메라 영역(261a-2)은, 제 1 카메라 모듈(280a)(예: 도 1의 카메라 모듈(180))과 관련된 광학 신호의 투과를 허용할 수 있다. 화면 표시 영역(261a)과 오버랩되는 카메라 영역(261a-2)의 적어도 일부는 카메라 영역(261a-2)과 중첩되지 않는 화면 표시 영역(261a)과 마찬가지로 콘텐츠를 표시할 수 있다. 예를 들면, 카메라 영역(261a-2)은, 제 1 카메라 모듈(280a)이 동작하지 않는 동안 콘텐츠를 표시할 수 있다.
일 실시 예에서, 전자 장치(201)는 오디오 모듈(270)(예: 도 1의 오디오 모듈(170))을 포함할 수 있다. 일 실시 예에서, 오디오 모듈(270)은 제 3 면(210c)에 위치될 수 있다. 일 실시 예에서, 오디오 모듈(270)은 적어도 하나의 홀을 통해 소리를 획득할 수 있다.
일 실시 예에서, 전자 장치(201)는 센서 모듈(276)을 포함할 수 있다. 일 실시 예에서, 센서 모듈(276)은 제 1 면(210a)에 위치될 수 있다. 센서 모듈(276)은 화면 표시 영역(261a)의 적어도 일부에 센싱 영역(261a-1)을 형성할 수 있다. 센서 모듈(276)은, 센싱 영역(261a-1)을 투과하는 입력 신호를 수신하고, 수신된 입력 신호에 기초하여 전기 신호를 생성할 수 있다. 일 예로, 입력 신호는 지정된 물리량(예: 열, 빛, 온도, 소리, 압력, 초음파)을 가질 수 있다. 일 예로, 입력 신호는 사용자의 생체 정보(예: 지문)와 관련된 신호를 포함할 수 있다.
일 실시 예에서, 전자 장치(201)는 제 1 카메라 모듈(280a)(예: 도 1의 카메라 모듈(180))을 포함할 수 있다. 일 실시 예에서, 제 1 카메라 모듈(280a)은 제 1 면(210a)에 위치될 수 있다. 일 실시 예에서, 제 1 카메라 모듈(280a)의 적어도 일부는 디스플레이(261) 아래에 위치될 수 있다. 일 실시 예에서, 제 1 카메라 모듈(280a)은 카메라 영역(261a-2)을 투과하는 광학 신호를 수신할 수 있다.
일 실시 예에서, 전자 장치(201)는 제 2 카메라 모듈(280b)(예: 도 1의 카메라 모듈(180))을 포함할 수 있다. 제 2 카메라 모듈(280b)은 제 2 면(210b)에 위치될 수 있다. 일 실시 예에서, 제 2 카메라 모듈(280b)은 복수 개의 카메라 모듈들(예: 듀얼 카메라, 트리플 카메라 또는 쿼드 카메라)을 포함할 수 있다.
일 실시 예에서, 전자 장치(201)는 플래시(280c)를 포함할 수 있다. 플래시(280c)는 제 2 면(210b)에 위치될 수 있다. 일 실시 예에서, 플래시(280c)는 발광 다이오드 또는 제논 램프를 포함할 수 있다.
일 실시 예에서, 전자 장치(201)는 음향 출력 모듈(255)(예: 도 1의 음향 출력 모듈(155))을 포함할 수 있다. 일 실시 예에서, 음향 출력 모듈(255)은 제 3 면(210c)에 위치될 수 있다. 일 실시 예에서, 음향 출력 모듈(255)은 하나 이상의 홀을 포함할 수 있다.
일 실시 예에서, 전자 장치(201)는 입력 모듈(250)(예: 도 1의 입력 모듈(150))을 포함할 수 있다. 일 실시 예에서, 입력 모듈(250)은 제 3 면(210c)에 위치될 수 있다. 일 실시 예에서, 입력 모듈(250)은 적어도 하나의 키 입력 장치를 포함할 수 있다.
일 실시 예에서, 전자 장치(201)는 연결 단자(278)(예: 도 1의 연결 단자(178))를 포함할 수 있다. 일 실시 예에서, 연결 단자(278)는 제 3 면(210c)에 위치될 수 있다. 예를 들면, 전자 장치(201)를 일 방향(예: +Y 방향)으로 볼 때, 연결 단자(278)는 제 3 면(210c)의 실질적으로 중앙부에 위치되고, 연결 단자(278)를 기준으로 일 측(예: 우측)에 음향 출력 모듈(255)이 위치될 수 있다.
일 실시 예에서, 전자 장치(201)는 지지체(240), 제 1 회로 기판(251), 제 2 회로 기판(252) 및 배터리(289)(예: 도 1의 배터리(189))를 포함할 수 있다. 지지체(240)의 적어도 일부는 제 1 플레이트(211a) 및 제 2 플레이트(211b)와 함께 하우징(210)을 형성할 수 있다.
일 실시 예에서, 지지체(240)는, 제 1 프레임 구조체(241), 제 2 프레임 구조체(243), 및 플레이트 구조체(242)를 포함할 수 있다. 제 1 프레임 구조체(241)는 플레이트 구조체(242)의 가장자리를 둘러쌀 수 있다. 제 1 프레임 구조체(241)는 제 1 플레이트(211a)의 가장자리 및 제 2 플레이트(211b)의 가장자리를 연결할 수 있다. 제 1 프레임 구조체(241)는 제 1 플레이트(211a) 및 제 2 플레이트(211b) 사이의 공간을 둘러쌀 수 있다. 제 1 프레임 구조체(241)의 적어도 일부는 전자 장치(201)의 제 3 면(210c)을 형성할 수 있다. 제 2 프레임 구조체(243)는 제 1 프레임 구조체(241) 및 제 2 플레이트(211b) 사이에 위치될 수 있다. 제 1 프레임 구조체(241) 및 제 2 프레임 구조체(243)는 적어도 부분적으로 프레임(211c)을 형성할 수 있다. 플레이트 구조체(242)는 제 1 회로 기판(251)을 수용하는 제 1 부분(242a) 및 제 2 회로 기판(252)을 수용하는 제 2 부분(242b)을 포함할 수 있다. 플레이트 구조체(242)의 일 면(예: 하면 또는 +Z축 방향)에는 디스플레이(261)가 위치될 수 있다. 플레이트 구조체(242)의 타 면(예: 상면 또는 -Z 축 방향)에는 제 1 회로 기판(251) 및 제 2 회로 기판(252)이 위치될 수 있다. 일 실시 예에서, 플레이트 구조체(242)는 개구(245)를 포함할 수 있다. 개구(245)는 제 1 부분(242a) 및 제 2 부분(242b) 사이에 위치될 수 있다. 개구(245)는 플레이트 구조체(242)의 양면을 통과할 수 있다. 개구(245)는 배터리(289)를 수용할 수 있다.
한편, 본 문서에 개시된 하나 이상의 실시 예(들)은 도 2a 내지 도 2c에 도시된 전자 장치 외에도 다양한 형상/형태의 전자 장치(예: 폴더블 전자 장치, 슬라이더블 전자 장치, 디지털 카메라, 디지털 비디오 카메라, 태블릿, 노트 형태의 전자 장치 및 기타 전자 장치)에도 적용될 수 있다.
도 3은 일 실시 예에 따른 다층 세라믹 캐패시터의 사시도이다. 도 4는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 3 및 도 4를 참조하면, 다층 세라믹 캐패시터(300)는 유전체 바디(310)(dielectric body)를 포함할 수 있다.
일 실시 예에서, 유전체 바디(310)는 제 1 면(310A)(예: +Z 방향 면)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A)에 반대되는 제 2 면(310B)(예: -Z 방향 면)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A) 및 제 2 면(310B) 사이의 제 3 면(310C)(예: -Y 방향 면)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A) 및 제 2 면(310B) 사이에 있고 제 3 면(310C)에 반대되는 제 4 면(310D)(예: +Y 방향 면)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A) 및 제 2 면(310B) 사이에 그리고 제 3 면(310C) 및 제 4 면(310D) 사이에 있는 제 5 면(310E)(예: +X 방향 면)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A) 및 제 2 면(310B) 사이에 그리고 제 3 면(310C) 및 제 4 면(310D) 사이에 있고 제 5 면(310E)에 반대되는 제 6 면(310F)(예: -X 방향 면)을 포함할 수 있다.
일 실시 예에서, 유전체 바디(310)는 임의의 적합한 크기를 가질 수 있다. 예를 들면, 유전체 바디(310)는, 약 1 mm의 길이(예: +/-Y 방향 치수), 약 0.5 mm의 폭(예: +/-X 방향 치수), 및 약 0.85 mm의 높이(예: +/-Z 방향 치수)를 가질 수 있다.
일 실시 예에서, 유전체 바디(310)는 복수 개의 유전체 레이어들을 포함할 수 있다. 복수 개의 유전체 레이어들은 제 1 면(310A) 및 제 2 면(310B) 사이에서 적층될 수 있다.
일 실시 예에서, 유전체 바디(310)는 유전 재료를 포함할 수 있다. 예를 들면, 유전 재료는 바륨 티타네이트(barium titanate)(BaTiO3)를 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 예를 들어, 복수 개의 내부 전극(320)들은 유전체에 의해 적어도 부분적으로 둘러싸일 수 있다. 예를 들어, 복수 개의 내부 전극(320)들은 제 1 면(310A) 및 제 2 면(310B) 사이에 배열될 수 있다. 예를 들어, 서로 인접한 한 쌍의 내부 전극(320)들 사이의 간격은 다층 세라믹 캐패시터(300)의 캐패시턴스에 대응하는 파라미터를 결정할 수 있다.
일 실시 예에서, 복수 개의 내부 전극(320)들은 제 1 면(310A) 및 제 2 면(310B) 사이에서 교대로 배열될 수 있다. 예를 들면, 어느 하나의 내부 전극(320)은 제 3 면(310C)에 연결되고 제 4 면(310D)으로부터 이격되는 한편, 인접한 다른 하나의 내부 전극(320)은 제 3 면(310C)으로부터 이격되고 제 4 면(310D)에 연결될 수 있다.
일 실시 예에서, 복수 개의 내부 전극(320)들은 도전성 재료를 포함할 수 있다. 예를 들면, 복수 개의 내부 전극(320)들은 니켈(nickel)(Ni)을 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300)는 제 1 외부 전극(330)을 포함할 수 있다. 제 1 외부 전극(330)은 복수 개의 내부 전극(320)들을 연결하도록 구성될 수 있다. 예를 들면, 제 1 외부 전극(330)은 제 3 면(310C)에 연결된 복수 개의 내부 전극(320)들을 연결하도록 구성될 수 있다.
일 실시 예에서, 제 1 외부 전극(330)은 제 1 도전성 레이어(331)를 포함할 수 있다. 제 1 도전성 레이어(331)는 제 3 면(310C) 상에(on) 배치될 수 있다. 제 1 도전성 레이어(331)는 제 1 면(310A)의 적어도 일부 및/또는 제 2 면(310B)의 적어도 일부 상에(on) 배치될 수 있다. 제 1 도전성 레이어(331)는 제 3 면(310C)에 연결된 복수 개의 내부 전극(320)들에 직접적으로 연결될 수 있다. 일 실시 예에서, 제 1 도전성 레이어(331)는 구리(copper)(Cu)를 포함할 수 있다.
일 실시 예에서, 제 1 외부 전극(330)은 제 2 도전성 레이어(332)를 포함할 수 있다. 제 2 도전성 레이어(332)는 제 1 도전성 레이어(331) 상에(on) 배치될 수 있다. 제 2 도전성 레이어(332)는 제 1 도전성 레이어(331)를 둘러쌀 수 있다. 예를 들어, 제 2 도전성 레이어(332)의 부분들은 제 1 면(310A), 제 2 면(310B), 제 5 면(310E) 및 제 6 면(310F) 상에 배치될 수 있다. 일 실시 예에서, 제 2 도전성 레이어(332)는 니켈(Ni)을 포함할 수 있다.
일 실시 예에서, 제 1 외부 전극(330)은 제 3 도전성 레이어(333)를 포함할 수 있다. 제 3 도전성 레이어(333)는 제 2 도전성 레이어(332) 상에(on) 배치될 수 있다. 제 3 도전성 레이어(333)는 제 2 도전성 레이어(332)를 둘러쌀 수 있다. 예를 들어, 제 3 도전성 레이어(333)의 부분들은 제 1 면(310A), 제 2 면(310B), 제 5 면(310E) 및 제 6 면(310F) 상에 배치될 수 있다. 일 실시 예에서, 제 3 도전성 레이어(333)는 주석(tin)(Sn)을 포함할 수 있다.
일 실시 예에서, 제 1 외부 전극(330)은 비도전성 재료를 포함하지 않을 수 있다. 예를 들면, 제 1 외부 전극(330)은 에폭시(epoxy)를 포함하지 않을 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300)는 제 2 외부 전극(340)을 포함할 수 있다. 제 2 외부 전극(340)은 복수 개의 내부 전극(320)들을 연결하도록 구성될 수 있다. 예를 들면, 제 2 외부 전극(340)은 제 4 면(310D)에 연결된 복수 개의 내부 전극(320)들을 연결하도록 구성될 수 있다.
일 실시 예에서, 제 2 외부 전극(340)은 제 4 도전성 레이어(341)를 포함할 수 있다. 제 4 도전성 레이어(341)는 제 4 면(310D) 상에(on) 배치될 수 있다. 제 4 도전성 레이어(341)는 제 1 면(310A)의 적어도 일부 및/또는 제 2 면(310B)의 적어도 일부 상에(on) 배치될 수 있다. 제 4 도전성 레이어(341)는 제 4 면(310D)에 연결된 복수 개의 내부 전극(320)들에 직접적으로 연결될 수 있다. 일 실시 예에서, 제 4 도전성 레이어(341)는 구리(Cu)를 포함할 수 있다.
일 실시 예에서, 제 2 외부 전극(340)은 제 5 도전성 레이어(342)를 포함할 수 있다. 제 5 도전성 레이어(342)는 제 4 도전성 레이어(341) 상에(on) 배치될 수 있다. 제 5 도전성 레이어(342)는 제 4 도전성 레이어(341)를 둘러쌀 수 있다. 예를 들어, 제 5 도전성 레이어(342)의 부분들은 제 1 면(310A), 제 2 면(310B), 제 5 면(310E) 및 제 6 면(310F) 상에 배치될 수 있다. 일 실시 예에서, 제 5 도전성 레이어(342)는 니켈(Ni)을 포함할 수 있다.
일 실시 예에서, 제 2 외부 전극(340)은 제 6 도전성 레이어(343)를 포함할 수 있다. 제 6 도전성 레이어(343)는 제 5 도전성 레이어(342) 상에(on) 배치될 수 있다. 제 6 도전성 레이어(343)는 제 5 도전성 레이어(342)를 둘러쌀 수 있다. 예를 들어, 제 6 도전성 레이어(343)의 부분들은 제 1 면(310A), 제 2 면(310B), 제 5 면(310E) 및 제 6 면(310F) 상에 배치될 수 있다. 일 실시 예에서, 제 6 도전성 레이어(343)는 주석(Sn)을 포함할 수 있다.
일 실시 예에서, 제 2 외부 전극(340)은 비도전성 재료를 포함하지 않을 수 있다. 예를 들면, 제 2 외부 전극(340)은 에폭시(epoxy)를 포함하지 않을 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300)는 충격 흡수 레이어(350)를 포함할 수 있다. 충격 흡수 레이어(350)는 다층 세라믹 캐패시터(300)에 가해지는 충격을 흡수하도록 구성될 수 있다. 일 예에서, 충격 흡수 레이어(350)는 유전체 바디(310)의 일 면(예: 제 2 면(310B))에서 크랙(crack)의 발생 가능성을 감소시킬 수 있다. 일 예에서, 충격 흡수 레이어(350)는 다층 세라믹 캐패시터(300)에 가해지는 진동을 감소시킬 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 유전체 바디(310) 내부에 배치될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 복수 개의 내부 전극(320)들 중 제 2 면(310B)을 대면하는 내부 전극(320) 및 제 2 면(310B) 사이에 배치될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 제 3 면(310C) 및 제 4 면(310D) 사이에 배치될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 제 3 면(310C)에 연결될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 제 1 전도성 레이어(331)에 연결될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 제 4 면(310D)에 연결될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 제 4 전도성 레이어(341)에 연결될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 제 3 면(310C) 및 제 4 면(310D) 사이에서 유전체 바디(310)의 제 2 면(310B)을 따라 연장할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 산화물을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350)는, 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 크롬(Cr2O3), 산화 붕소(B2O3), 또는 기타 산화물 중 적어도 하나 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 질화물을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350)는, 질화 규소(Si3N4), 질화 붕소(BN), 또는 기타 질화물 중 적어도 하나 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 산화물 및 질화물을 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 산화물 및 질화물 중 어느 하나를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 절연 재료를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)는 도전성 재료를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350)의 적어도 일부는 절연 재료를 포함하고, 충격 흡수 레이어(350)의 나머지는 도전성 재료를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 임의의 적합한 경도(hardness)를 갖는 재료를 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350)의 재료의 경도는, 약 5 이상, 약 5.5 이상, 약 6 이상, 약 7 이상, 약 8 이상, 약 9 이상, 또는 약 10 이상을 포함할 수 있다. 예를 들어, 충격 흡수 레이어(350)의 재료의 경도는, 약 12 이하, 약 11 이하, 약 10 이하, 약 9 이하, 약 8 이하, 약 7 이하, 또는 약 6 이하를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 임의의 적합한 탄성 계수(elastic modulus)를 갖는 재료를 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350)의 재료의 탄성 계수는, 약 20 GPa 이상, 약 50 GPa 이상, 약 70 GPa 이상, 약 100 GPa 이상, 약 200 GPa 이상, 약 300 GPa 이상, 또는 약 340 GPa 이상을 포함할 수 있다. 예를 들어, 충격 흡수 레이어(350)의 재료의 탄성 계수는, 약 400 GPa 이하, 약 350 GPa 이하, 약 300 GPa 이하, 약 200 GPa 이하, 약 100 GPa 이하, 약 80 GPa 이하, 또는 약 30 GPa 이하를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 임의의 적합한 녹는점을 갖는 재료를 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350)의 재료의 녹는점은, 약 1,500
Figure PCTKR2023008503-appb-img-000001
이상, 약 1,700
Figure PCTKR2023008503-appb-img-000002
이상, 약 1,900
Figure PCTKR2023008503-appb-img-000003
이상, 약 2,000
Figure PCTKR2023008503-appb-img-000004
이상, 약 2,500
Figure PCTKR2023008503-appb-img-000005
이상, 또는 약 2900
Figure PCTKR2023008503-appb-img-000006
이상을 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 정해진 두께를 가질 수 있다. 예를 들면, 충격 흡수 레이어(350)의 두께는 약 0.02 mm 이상, 약 0.03 mm 이상, 또는 약 0.05 mm 이상을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350)의 두께는 약 0.2 mm 이하, 약 0.15 mm 이하, 또는 약 0.1 mm 이하를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)의 두께는 복수 개의 내부 전극(320)들의 각각의 두께 및/또는 유전체 바디(310)의 복수 개의 유전체 레이어들의 각각의 두께와 실질적으로 동일하거나 그보다 클 수 있다. 일 실시 예에서, 일 실시 예에서, 충격 흡수 레이어(350)의 두께는 복수 개의 내부 전극(320)들의 각각의 두께 및/또는 유전체 바디(310)의 복수 개의 유전체 레이어들의 각각의 두께보다 작을 수 있다.
도 5는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 5를 참조하면, 다층 세라믹 캐패시터(300-1)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-1)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-1)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-1)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다. 일 실시 예에 따르면, 다층 세라믹 캐패시터(300-1)는 충격 흡수 레이어(350-1)(예: 도 4의 충격 흡수 레이어(350))를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-1)는 제 3 면(310C)에 연결될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-1)는 제 4 면(310D)으로부터 이격될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-1)는 적어도 부분적으로 절연 재료를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-1) 중 제 3 면(310C)에 연결되는 제 1 부분(P1)은 절연 재료를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-1) 중 제 3 면(310C)에 연결되지 않고 제 4 면(310D)으로부터 이격된 제 2 부분(P2)은 전도성 재료를 포함할 수 있다. 일 실시 예에서, 제 2 부분(P2)은 절연 재료를 포함할 수 있다. 일 실시 예에서, 제 1 부분(P1) 및 제 2 부분(P2)은 일체로 심리스하게 연결될 수 있다.
도 6은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 6을 참조하면, 다층 세라믹 캐패시터(300-2)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-2)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-2)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-2)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다. 일 실시 예에 따르면, 다층 세라믹 캐패시터(300-2)는 충격 흡수 레이어(350-2)(예: 도 4의 충격 흡수 레이어(350))를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-2)는 제 3 면(310C)으로부터 이격될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-2)는 제 4 면(310D)에 연결될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-2)는 적어도 부분적으로 절연 재료를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-2) 중 제 4 면(310D)에 연결된 제 1 부분(P1)은 절연 재료를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-2) 중 제 3 면(310C)으로부터 이격되고 제 4 면(310D)에 연결되지 않는 제 2 부분(P2)은 전도성 재료를 포함할 수 있다. 일 실시 예에서, 제 2 부분(P2)은 절연 재료를 포함할 수 있다. 일 실시 예에서, 제 1 부분(P1) 및 제 2 부분(P2)은 일체로 심리스하게 연결될 수 있다.
도 7은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 7을 참조하면, 다층 세라믹 캐패시터(300-3)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 및/또는 도 6의 다층 세라믹 캐패시터(300-2))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-3)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-3)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-3)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300-3)는 복수 개의 충격 흡수 레이어(350-31, 350-32)(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 및/또는 도 6의 충격 흡수 레이어(350-2))들을 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300-3)는 제 1 충격 흡수 레이어(350-31)를 포함할 수 있다. 제 1 충격 흡수 레이어(350-31)는 복수 개의 내부 전극(320)들 중 제 2 면(310B)을 대면하는 내부 전극(320) 및 제 2 면(310B) 사이에 배치될 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300-3)는 제 2 충격 흡수 레이어(350-32)를 포함할 수 있다. 제 2 충격 흡수 레이어(350-32)는 제 1 충격 흡수 레이어(350-31) 및 제 2 면(310B) 사이에 배치될 수 있다. 제 2 충격 흡수 레이어(350-32)는 제 1 충격 흡수 레이어(350-31)로부터 이격될 수 있다.
도시되지 않은 실시 예에서, 다층 세라믹 캐패시터(300-3)는 3개 이상의 충격 흡수 레이어들을 포함할 수 있다.
일 실시 예에서, 복수 개의 충격 흡수 레이어(350-31, 350-32)들의 각각의 두께는 복수 개의 내부 전극(320)들의 두께와 실질적으로 동일하거나 그보다 작을 수 있다. 유전체 바디(310)의 크기는 실질적으로 증가하지 않을 수 있다.
일 실시 예에서, 어느 하나의 충격 흡수 레이어(예: 제 1 충격 흡수 레이어(350-31))의 두께는 다른 하나의 충격 흡수 레이어(예: 제 2 충격 흡수 레이어(350-32))의 두께와 실질적으로 동일할 수 있다. 일 실시 예에서, 어느 하나의 충격 흡수 레이어(예: 제 1 충격 흡수 레이어(350-31))의 두께는 다른 하나의 충격 흡수 레이어(예: 제 2 충격 흡수 레이어(350-32))의 두께보다 클 수 있다. 일 실시 예에서, 어느 하나의 충격 흡수 레이어(예: 제 1 충격 흡수 레이어(350-31))의 두께는 다른 하나의 충격 흡수 레이어(예: 제 2 충격 흡수 레이어(350-32))의 두께보다 작을 수 있다.
도 8은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 8을 참조하면, 다층 세라믹 캐패시터(300-4)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 도 6의 다층 세라믹 캐패시터(300-2), 및/또는 도 7의 다층 세라믹 캐패시터(300-3))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-4)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-4)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-4)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다. 일 실시 예에 따르면, 다층 세라믹 캐패시터(300-4)는 충격 흡수 레이어(350-4)(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 도 6의 충격 흡수 레이어(350-2), 및/또는 도 7의 충격 흡수 레이어(350-31, 350-32))를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-4)는 복수 개의 세그먼트들을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350-4)는 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)를 포함할 수 있다. 예를 들면, 제 1 세그먼트(S1)는 제 3 면(310C)에 연결될 수 있다. 예를 들면, 제 2 세그먼트(S2)는 제 4 면(310D)에 연결될 수 있다. 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)는 제 3 면(310C) 및 제 4 면(310D) 사이에서 실질적으로 동일선상에 배열될 수 있다.
일 실시 예에서, 제 1 세그먼트(S1)는 제 3 면(310C)으로부터 이격될 수 있다. 제 2 세그먼트(S2)는 제 4 면(310D)으로부터 이격될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-4)는 제 3 세그먼트(S3)를 포함할 수 있다. 제 3 세그먼트(S3)는 제 1 세그먼트(S1) 및 제 2 세그먼트(S2) 사이에 배치될 수 있다. 제 3 세그먼트(S3)는 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)로부터 이격될 수 있다. 제 3 세그먼트(S3)는 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)와 실질적으로 일렬로 정렬될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-4)는 적어도 4개 이상의 세그먼트들을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350-4)는 제 3 세그먼트(S3) 및 제 2 세그먼트(S2) 사이에 배치된 제 4 세그먼트(S4)를 포함할 수 있다. 제 4 세그먼트(S4)는 제 3 세그먼트(S3) 및 제 2 세그먼트(S2)로부터 이격될 수 있다. 예를 들면, 제 4 세그먼트(S4)는 제 1 세그먼트(S1), 제 2 세그먼트(S2) 및 제 3 세그먼트(S3)와 실질적으로 일렬로 정렬될 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 실질적으로 동일한 재료를 포함할 수 있다. 일 실시 예에서, 어느 하나의 세그먼트는 제 1 재료를 포함하고, 다른 하나의 세그먼트는 제 1 재료와 다른 제 2 재료를 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 실질적으로 동일한 길이(예: +/-Y 방향 치수)를 포함할 수 있다. 일 실시 예에서, 어느 하나의 세그먼트는 제 1 길이를 포함하고, 다른 하나의 세그먼트는 제 1 길이와 다른 제 2 길이를 포함할 수 있다. 일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들 중 일부의 세그먼트(들)는 제 1 길이를 포함하고, 다른 일부의 세그먼트(들)는 제 1 길이와 다른 제 2 길이를 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 실질적으로 동일한 폭(예: +/-X 방향 치수)을 포함할 수 있다. 일 실시 예에서, 어느 하나의 세그먼트는 제 1 폭을 포함하고, 다른 하나의 세그먼트는 제 2 폭을 포함할 수 있다. 일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들 중 일부의 세그먼트(들)는 제 1 폭을 포함하고, 다른 일부의 세그먼트(들)는 제 2 폭을 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 실질적으로 동일한 두께(예: +/-Z 방향 치수)를 포함할 수 있다. 일 실시 예에서, 어느 하나의 세그먼트는 제 1 두께를 포함하고, 다른 하나의 세그먼트는 제 1 두께와 다른 제 2 두께를 포함할 수 있다. 일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들 중 일부의 세그먼트(들)는 제 1 두께를 포함하고, 다른 일부의 세그먼트(들)는 제 1 두께와 다른 제 2 두께를 포함할 수 있다.
도 9는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 9를 참조하면, 다층 세라믹 캐패시터(300-5)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 도 6의 다층 세라믹 캐패시터(300-2), 도 7의 다층 세라믹 캐패시터(300-3), 및/또는 도 8의 다층 세라믹 캐패시터(300-4))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-5)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-5)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-5)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다. 다층 세라믹 캐패시터(300-5)는 충격 흡수 레이어(350-5)(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 도 6의 충격 흡수 레이어(350-2), 도 7의 충격 흡수 레이어(350-31, 350-32), 및/또는 도 8의 충격 흡수 레이어(350-4))를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-5)는 복수 개의 세그먼트(S1, S2, S3, S4)(예: 도 8의 세그먼트(S1, S2, S3, S4))들을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350-5)는 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)를 포함할 수 있다. 일 실시 예에서, 제 1 세그먼트(S1)는 제 3 면(310C)으로부터 이격될 수 있다. 일 실시 예에서, 제 2 세그먼트(S2)는 제 4 면(310D)에 연결될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-5)는 제 3 세그먼트(S3)를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-5)는 제 4 세그먼트(S4)를 포함할 수 있다. 도시되지 않은 실시 예에서, 충격 흡수 레이어(350-5)는 적어도 5개 이상의 세그먼트들을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350-5)의 복수 개의 세그먼트(S1, S2, S3, S4)들의 형상은 도 8의 충격 흡수 레이어(350-4)의 복수 개의 세그먼트(S1, S2, S3, S4)들과 실질적으로 유사할 수 있다.
도 10은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 10을 참조하면, 다층 세라믹 캐패시터(300-6)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 도 6의 다층 세라믹 캐패시터(300-2), 도 7의 다층 세라믹 캐패시터(300-3), 도 8의 다층 세라믹 캐패시터(300-4), 및/또는 도 9의 다층 세라믹 캐패시터(300-5))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-6)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-6)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-6)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다. 다층 세라믹 캐패시터(300-6)는 충격 흡수 레이어(350-6)(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 도 6의 충격 흡수 레이어(350-2), 도 7의 충격 흡수 레이어(350-31, 350-32), 도 8의 충격 흡수 레이어(350-4), 및/또는 도 9의 충격 흡수 레이어(350-5))를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-6)는 복수 개의 세그먼트(S1, S2, S3, S4)(예: 도 8의 세그먼트(S1, S2, S3, S4))들을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350-6)는 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)를 포함할 수 있다. 일 실시 예에서, 제 1 세그먼트(S1)는 제 3 면(310C)에 연결될 수 있다. 일 실시 예에서, 제 2 세그먼트(S2)는 제 4 면(310D)으로부터 이격될 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-6)는 제 3 세그먼트(S3)를 포함할 수 있다. 일 실시 예에서, 충격 흡수 레이어(350-6)는 제 4 세그먼트(S4)를 포함할 수 있다. 도시되지 않은 실시 예에서, 충격 흡수 레이어(350-6)는 적어도 5개 이상의 세그먼트들을 포함할 수 있다. 예를 들면, 충격 흡수 레이어(350-6)의 복수 개의 세그먼트(S1, S2, S3, S4)들의 형상은 도 8의 충격 흡수 레이어(350-4)의 복수 개의 세그먼트(S1, S2, S3, S4)들과 실질적으로 유사할 수 있다.
도 11은 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 11을 참조하면, 다층 세라믹 캐패시터(300-7)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 도 6의 다층 세라믹 캐패시터(300-2), 도 7의 다층 세라믹 캐패시터(300-3), 도 8의 다층 세라믹 캐패시터(300-4), 도 9의 다층 세라믹 캐패시터(300-5), 및/또는 도 10의 다층 세라믹 캐패시터(300-6))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-7)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-7)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-7)는 제 2 외부 전극(340)을 포함할 수 있다. 예를 들면, 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300-7)는 복수 개의 충격 흡수 레이어(350-71, 350-72)(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 도 6의 충격 흡수 레이어(350-2), 도 7의 충격 흡수 레이어(350-31, 350-32), 도 8의 충격 흡수 레이어(350-4), 도 9의 충격 흡수 레이어(350-5), 및/또는 도 10의 충격 흡수 레이어(350-6))들을 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300-7)는 제 1 충격 흡수 레이어(350-71)를 포함할 수 있다. 제 1 충격 흡수 레이어(350-71)는 복수 개의 내부 전극(320)들 중 제 2 면(310B)을 대면하는 내부 전극(320) 및 제 2 면(310B) 사이에 배치될 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(300-7)는 제 2 충격 흡수 레이어(350-72)를 포함할 수 있다. 제 2 충격 흡수 레이어(350-72)는 복수 개의 내부 전극(320)들 중 제 1 면(310A)을 대면하는 내부 전극(320) 및 제 1 면(310B) 사이에 배치될 수 있다.
일 실시 예에 따르면, 다층 세라믹 캐패시터(300-7)는 다층 세라믹 캐패시터(300-7)의 배향과 무관하게(예: 상하 구분없이) 패키징될 수 있다. 일 실시 예에 따르면, 다층 세라믹 캐패시터(300-7)는 배향과 무관하게 컴포넌트(예: 인쇄 회로 기판)에 배치될 수 있다. 예를 들면, 다층 세라믹 캐패시터(300-7)는 제 1 면(310A) 및 제 2 면(310B) 중 어느 하나의 면이 인쇄 회로 기판을 대면하는지 여부와 무관하게 인쇄 회로 기판에 배치될 수 있다.
도시되지 않은 실시 예에서, 다층 세라믹 캐패시터(300-7)는 3개 이상의 충격 흡수 레이어들을 포함할 수 있다. 일 예에서, 적어도 하나의 충격 흡수 레이어는 제 2 면(310B) 및 제 1 충격 흡수 레이어(350-71) 사이에 배치될 수 있다. 일 예에서, 적어도 하나의 충격 흡수 레이어는 제 1 면(310A) 및 제 2 충격 흡수 레이어(350-72) 사이에 배치될 수 있다.
일 실시 예에서, 복수 개의 충격 흡수 레이어(350-71, 350-72)들의 각각의 두께는 복수 개의 내부 전극(320)들의 두께와 실질적으로 동일하거나 그보다 작을 수 있다. 유전체 바디(310)의 크기는 실질적으로 증가하지 않을 수 있다.
일 실시 예에서, 어느 하나의 충격 흡수 레이어(예: 제 1 충격 흡수 레이어(350-71))의 두께는 다른 하나의 충격 흡수 레이어(예: 제 2 충격 흡수 레이어(350-72))의 두께와 실질적으로 동일할 수 있다. 일 실시 예에서, 어느 하나의 충격 흡수 레이어(예: 제 1 충격 흡수 레이어(350-71))의 두께는 다른 하나의 충격 흡수 레이어(예: 제 2 충격 흡수 레이어(350-72))의 두께보다 클 수 있다. 일 실시 예에서, 어느 하나의 충격 흡수 레이어(예: 제 1 충격 흡수 레이어(350-71))의 두께는 다른 하나의 충격 흡수 레이어(예: 제 2 충격 흡수 레이어(350-72))의 두께보다 작을 수 있다.
도 12는 일 실시 예에 따른 도 3의 다층 세라믹 캐패시터의 A-A 라인에 따른 단면도이다.
도 12를 참조하면, 다층 세라믹 캐패시터(300-8)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 도 6의 다층 세라믹 캐패시터(300-2), 도 7의 다층 세라믹 캐패시터(300-3), 도 8의 다층 세라믹 캐패시터(300-4), 도 9의 다층 세라믹 캐패시터(300-5), 도 10의 다층 세라믹 캐패시터(300-6), 및/또는 도 11의 다층 세라믹 캐패시터(300-7))는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는, 제 1 면(310A), 제 2 면(310B), 제 3 면(310C), 제 4 면(310D), 제 5 면(310E)(도 3 참조), 및 제 6 면(310F)(도 3 참조)을 포함할 수 있다. 다층 세라믹 캐패시터(300-8)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 다층 세라믹 캐패시터(300-8)는 제 1 외부 전극(330)을 포함할 수 있다. 예를 들면, 제 1 외부 전극(330)은, 제 1 전도성 레이어(331), 제 2 전도성 레이어(332), 및 제 3 전도성 레이어(333)를 포함할 수 있다. 다층 세라믹 캐패시터(300-8)는 제 2 외부 전극(340)을 포함할 수 있다. 제 2 외부 전극(340)은, 제 4 전도성 레이어(341), 제 5 전도성 레이어(342), 및 제 6 전도성 레이어(343)를 포함할 수 있다. 다층 세라믹 캐패시터(300-8)는 충격 흡수 레이어(350-8)(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 도 6의 충격 흡수 레이어(350-2), 도 7의 충격 흡수 레이어(350-31, 350-32), 도 8의 충격 흡수 레이어(350-4), 도 9의 충격 흡수 레이어(350-5), 도 10의 충격 흡수 레이어(350-6), 및/또는 도 11의 충격 흡수 레이어(350-71, 350-72))를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-8)는 서로 인접한 한 쌍의 내부 전극(320)들 사이에 배치될 수 있다. 충격 흡수 레이어(350-8)는 다층 세라믹 캐패시터(300-8)의 캐패시턴스에 영향을 실질적으로 주지 않을 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-8)의 유전율은 유전체 바디(310)의 유전율과 실질적으로 동일할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-8)를 기준으로 양 측에 배치된 한 쌍의 내부 전극(320)들 사이의 거리(D1)는 서로 인접한 다른 한 쌍의 내부 전극(320)들 사이의 거리(D2)와 실질적으로 동일할 수 있다.
도시되지 않은 실시 예에서, 적어도 하나의 충격 흡수 레이어는 다른 한 쌍의 내부 전극(320)들 사이에 배치될 수 있다.
도 13은 일 실시 예에 따른 다층 세라믹 캐패시터를 포함하는 전자 장치를 나타내는 도면이다.
도 13을 참조하면, 전자 장치(401)(예: 도 2a 내지 도 2c의 전자 장치(201))는 인쇄 회로 기판(450)(예: 도 2a 내지 도 2c의 제 1 회로 기판(251) 및/또는 제 2 회로 기판(252))을 포함할 수 있다. 전자 장치(401)는 다층 세라믹 캐패시터(400)(예: 도 3 및 도 4의 다층 세라믹 캐패시터(300), 도 5의 다층 세라믹 캐패시터(300-1), 도 6의 다층 세라믹 캐패시터(300-2), 도 7의 다층 세라믹 캐패시터(300-3), 도 8의 다층 세라믹 캐패시터(300-4), 도 9의 다층 세라믹 캐패시터(300-5), 도 10의 다층 세라믹 캐패시터(300-6), 도 11의 다층 세라믹 캐패시터(300-7), 및/또는 도 12의 다층 세라믹 캐패시터(300-8))를 포함할 수 있다. 다층 세라믹 캐패시터(400)는, 유전체 바디(410)(예: 도 3 내지 도 12의 유전체 바디(310)), 복수 개의 내부 전극(미도시)(예: 도 3 내지 도 12의 내부 전극(320)), 제 1 외부 전극(430)(예: 도 3 내지 도 12의 제 1 외부 전극(330)), 제 2 외부 전극(440)(예: 도 3 내지 도 12의 제 2 외부 전극(340)), 및 충격 흡수 레이어(예: 도 4의 충격 흡수 레이어(350), 도 5의 충격 흡수 레이어(350-1), 도 6의 충격 흡수 레이어(350-2), 도 7의 충격 흡수 레이어(350-31, 350-32), 도 8의 충격 흡수 레이어(350-4), 도 9의 충격 흡수 레이어(350-5), 도 10의 충격 흡수 레이어(350-6), 도 11의 충격 흡수 레이어(350-71, 350-72), 및/또는 도 12의 충격 흡수 레이어(350-8))를 포함할 수 있다.
일 실시 예에서, 다층 세라믹 캐패시터(400)는 인쇄 회로 기판(450) 상에 배치될 수 있다. 예를 들면, 다층 세라믹 캐패시터(400)는 인쇄 회로 기판(450)에서 정해진 임계 수치 이상의 힘 또는 모멘트가 발생할 것으로 예상되는 영역에 배치될 수 있다. 제 1 외부 전극(430)은 제 1 솔더(SD1)에 의해 인쇄 회로 기판(450)에 접합될 수 있다. 제 2 외부 전극(440)은 제 2 솔더(SD2)에 의해 인쇄 회로 기판(450)에 접합될 수 있다.
일 실시 예에 따르면, 인쇄 회로 기판(450)에 벤딩 모멘트가 가해질 때, 제 1 외부 전극(430)에 제 1 인장 응력(T1)이 집중되고, 제 2 외부 전극(440)에 제 2 인장 응력(T2)이 집중될 수 있다. 충격 흡수 레이어(미도시)는 제 1 외부 전극(430) 및 제 2 외부 전극(440) 사이에 그리고 인쇄 회로 기판(450)을 대면하는 면(예: 제 2 면(310B))에서 벤딩 크랙의 발생 가능성을 감소시킬 수 있다. 충격 흡수 레이어(미도시)는 다층 세라믹 캐패시터(400)에서 발생할 수 있는 노이즈(예: 진동)를 감소시킬 수 있다. 충격 흡수 레이어(미도시)는 다층 세라믹 캐패시터(400)의 파괴를 감소 또는 방지할 수 있다.
본 개시의 일 양태는 벤딩 크랙(bending crack) 및/또는 노이즈를 감소시키는 다층 세라믹 캐패시터를 제공할 수 있다.
일 실시 예에 따르면, 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8)는 유전체 바디(310)를 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A)에 반대되는 제 2 면(310B)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A) 및 제 2 면(310B) 사이의 제 3 면(310C)을 포함할 수 있다. 유전체 바디(310)는 제 1 면(310A) 및 제 2 면(310B) 사이의 그리고 제 3 면(310C)에 반대되는 제 4 면(310D)을 포함할 수 있다. 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8)는 복수 개의 내부 전극(320)들을 포함할 수 있다. 복수 개의 내부 전극(320)들은 제 3 면(310C) 또는 제 4 면(310D)에 연결될 수 있다. 복수 개의 내부 전극(320)들은 상기 유전체 바디(310) 내에서 상기 제 1 면(310A) 및 상기 제 2 면(310B) 사이에 배열될 수 있다. 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8)는 제 1 외부 전극(330) 및 제 2 외부 전극(340)을 포함할 수 있다. 제 1 외부 전극(330)은 제 3 면(310C)에 배치될 수 있다. 제 2 외부 전극(340)은 제 4 면(310D)에 배치될 수 있다. 제 1 외부 전극(330)은 복수 개의 내부 전극(320)들을 연결하도록 구성될 수 있다. 제 2 외부 전극(340)은 복수 개의 내부 전극(320)들을 연결하도록 구성될 수 있다. 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8)는 충격 흡수 레이어(350; 350-1; 350-2; 350-31, 350-32; 350-4; 350-5; 350-6; 350-71, 350-72; 350-8)를 포함할 수 있다. 충격 흡수 레이어(350; 350-1; 350-2; 350-31, 350-32; 350-4; 350-5; 350-6; 350-71, 350-72; 350-8)는 유전체 바디(310) 내에 배치될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 복수 개의 내부 전극(320)들 중 제 2 면(310B)을 대면하는 내부 전극(320) 및 제 2 면(310B) 사이에 배치될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 제 3 면(310C) 및 제 4 면(310D)에 연결될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 절연 재료를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 산화물 및/또는 질화물을 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)는 도전성 재료를 포함할 수 있다.
일 실시 예에서, 제 1 외부 전극(330) 및 제 2 외부 전극(340)은 도전성 재료 레이어(331, 341)를 각각 포함할 수 있다. 복수 개의 내부 전극(320)들은 도전성 레이어(331, 341)에 직접적으로 연결될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-1)는 제 3 면(310C)에 연결되고 제 4 면(310D)으로부터 이격될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-2)는 제 3 면(310C)으로부터 이격되고 제 4 면(310D)에 연결될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-31, 350-32)는 복수 개의 내부 전극(320)들 중 제 2 면(310B)을 대면하는 내부 전극(320) 및 제 2 면(310B) 사이에 배치된 제 1 충격 흡수 레이어(350-31)를 포함할 수 있다. 충격 흡수 레이어(350-31, 350-32)는 제 1 충격 흡수 레이어(350-31) 및 제 2 면(310B) 사이에 배치된 제 2 충격 흡수 레이어(350-32)를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-4; 350-5; 350-6)는 제 3 면(310C) 및 제 4 면(310D) 사이에 배열된 복수 개의 세그먼트(S1, S2, S3, S4)들을 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 3 면(310C)에 연결된 제 1 세그먼트(S1)를 포함할 수 있다. 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 4 면(310D)에 연결된 제 2 세그먼트(S2)를 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 1 세그먼트(S1) 및 제 2 세그먼트(S2) 사이에 배치된 제 3 세그먼트(S3)를 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 3 면(310C)으로부터 이격된 제 1 세그먼트(S1)를 포함할 수 있다. 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 4 면(310D)에 연결된 제 2 세그먼트(S2)를 포함할 수 있다.
일 실시 예에서, 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 3 면(310C)에 연결된 제 1 세그먼트(S1)를 포함할 수 있다. 복수 개의 세그먼트(S1, S2, S3, S4)들은 제 4 면(310D)으로부터 이격된 제 2 세그먼트(S2)를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-71, 350-72)는 복수 개의 내부 전극(320)들 중 제 2 면(310B)을 대면하는 내부 전극(320) 및 제 2 면(310B) 사이에 배치된 제 1 충격 흡수 레이어(350-71)를 포함할 수 있다. 충격 흡수 레이어(350-71, 350-72)는 복수 개의 내부 전극(320)들 중 제 1 면(310A)을 대면하는 내부 전극(320) 및 제 1 면(310A) 사이에 배치된 제 2 충격 흡수 레이어(350-72)를 포함할 수 있다.
일 실시 예에서, 충격 흡수 레이어(350-8)는 서로 인접한 한 쌍의 내부 전극(320)들 사이에 배치될 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)의 두께는 복수 개의 내부 전극(320)들의 각각의 두께와 실질적으로 동일하거나 그보다 클 수 있다.
일 실시 예에서, 충격 흡수 레이어(350)의 두께는 복수 개의 내부 전극(320)들의 각각의 두께와 실질적으로 동일하거나 그보다 작을 수 있다.
일 실시 예에 따르면, 전자 장치(201; 401)는 인쇄 회로 기판(251, 252; 450)을 포함할 수 있다. 전자 장치(201; 401)는 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8; 400)를 포함할 수 있다. 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8; 400)는 인쇄 회로 기판(251, 252; 450)에 배치될 수 있다.
일 실시 예에 따르면, 다층 세라믹 캐패시터에서 발생할 수 있는 벤딩 크랙이 감소될 수 있다. 일 실시 예에 따르면, 다층 세라믹 캐패시터에서 발생할 수 있는 노이즈(예: 진동)가 감소될 수 있다.
실시 예들에 따른 다층 세라믹 캐패시터의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 명세서의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 문서의 실시 예들은 예시적인 것이고 제한적이지 않도록 의도된다. 첨부된 청구범위 및 이의 등가물들을 포함하여 본 개시의 상세한 사항들의 다양한 변경들이 이루어질 수 있다. 여기에 설명된 실시 예(들) 중 임의의 실시 예는 여기에 설명된 임의의 다른 실시 예(들)과 결합하여 사용될 수 있다.

Claims (15)

  1. 제 1 면(310A), 상기 제 1 면(310A)에 반대되는 제 2 면(310B), 상기 제 1 면(310A) 및 상기 제 2 면(310B) 사이의 제 3 면(310C), 및 상기 제 1 면(310A) 및 상기 제 2 면(310B) 사이의 그리고 상기 제 3 면(310C)에 반대되는 제 4 면(310D)을 포함하는 유전체 바디(310),
    상기 제 3 면(310C) 또는 상기 제 4 면(310D)에 연결되고 상기 유전체 바디(310) 내에서 상기 제 1 면(310A) 및 상기 제 2 면(310B) 사이에 배열된 복수 개의 내부 전극(320)들,
    상기 제 3 면(310C)에 배치되고 상기 복수 개의 내부 전극(320)들을 연결하도록 구성된 제 1 외부 전극(330),
    상기 제 4 면(310D)에 배치되고 상기 복수 개의 내부 전극(320)들을 연결하도록 구성된 제 2 외부 전극(340), 및
    상기 유전체 바디(310) 내에 배치된 충격 흡수 레이어(350; 350-1; 350-2; 350-31, 350-32; 350-4; 350-5; 350-6; 350-71, 350-72; 350-8)
    를 포함하는 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8).
  2. 제 1 항에 있어서,
    상기 충격 흡수 레이어(350)는 상기 복수 개의 내부 전극(320)들 중 상기 제 2 면(310B)을 대면하는 내부 전극(320) 및 상기 제 2 면(310B) 사이에 배치되고,
    바람직하게는, 상기 충격 흡수 레이어(350)는 상기 제 3 면(310C) 및 상기 제 4 면(310D)에 연결된 다층 세라믹 캐패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 충격 흡수 레이어(350)는 절연 재료, 산화물, 질화물, 또는 도전성 재료 중 적어도 하나 또는 이들의 조합을 포함하는 다층 세라믹 캐패시터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 외부 전극(330) 및 상기 제 2 외부 전극(340)은 도전성 재료 레이어(331, 341)를 각각 포함하고,
    상기 복수 개의 내부 전극(320)들은 상기 도전성 레이어(331, 341)에 직접적으로 연결된 다층 세라믹 캐패시터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350-1)는 상기 제 3 면(310C)에 연결되고 상기 제 4 면(310D)으로부터 이격된 다층 세라믹 캐패시터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350-2)는 상기 제 3 면(310C)으로부터 이격되고 상기 제 4 면(310D)에 연결된 다층 세라믹 캐패시터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350-31, 350-32)는,
    상기 복수 개의 내부 전극(320)들 중 상기 제 2 면(310B)을 대면하는 내부 전극(320) 및 상기 제 2 면(310B) 사이에 배치된 제 1 충격 흡수 레이어(350-31), 및
    상기 제 1 충격 흡수 레이어(350-31) 및 상기 제 2 면(310B) 사이에 배치된 제 2 충격 흡수 레이어(350-32)
    를 포함하는 다층 세라믹 캐패시터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350-4; 350-5; 350-6)는 상기 제 3 면(310C) 및 상기 제 4 면(310D) 사이에 배열된 복수 개의 세그먼트(S1, S2, S3, S4)들을 포함하는 다층 세라믹 캐패시터.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 복수 개의 세그먼트(S1, S2, S3, S4)들은,
    상기 제 3 면(310C)에 연결된 제 1 세그먼트(S1), 및
    상기 제 4 면(310D)에 연결된 제 2 세그먼트(S2)
    를 포함하고,
    바람직하게는, 상기 복수 개의 세그먼트(S1, S2, S3, S4)들은 상기 제 1 세그먼트(S1) 및 상기 제 2 세그먼트(S2) 사이에 배치된 제 3 세그먼트(S3)를 더 포함하는 다층 세라믹 캐패시터.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 복수 개의 세그먼트(S1, S2, S3, S4)들은,
    상기 제 3 면(310C)으로부터 이격된 제 1 세그먼트(S1), 및
    상기 제 4 면(310D)에 연결된 제 2 세그먼트(S2)
    를 포함하는 다층 세라믹 캐패시터.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 복수 개의 세그먼트(S1, S2, S3, S4)들은,
    상기 제 3 면(310C)에 연결된 제 1 세그먼트(S1), 및
    상기 제 4 면(310D)으로부터 이격된 제 2 세그먼트(S2)
    를 포함하는 다층 세라믹 캐패시터.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350-71, 350-72)는,
    상기 복수 개의 내부 전극(320)들 중 상기 제 2 면(310B)을 대면하는 내부 전극(320) 및 상기 제 2 면(310B) 사이에 배치된 제 1 충격 흡수 레이어(350-71), 및
    상기 복수 개의 내부 전극(320)들 중 상기 제 1 면(310A)을 대면하는 내부 전극(320) 및 상기 제 1 면(310A) 사이에 배치된 제 2 충격 흡수 레이어(350-72)
    를 포함하는 다층 세라믹 캐패시터.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350-8)는 서로 인접한 한 쌍의 내부 전극(320)들 사이에 배치된 다층 세라믹 캐패시터.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 충격 흡수 레이어(350)의 두께는 상기 복수 개의 내부 전극(320)들의 각각의 두께와 실질적으로 동일하거나 그보다 크거나,
    상기 충격 흡수 레이어(350)의 두께는 상기 복수 개의 내부 전극(320)들의 각각의 두께와 실질적으로 동일하거나 그보다 작은 다층 세라믹 캐패시터.
  15. 인쇄 회로 기판(251, 252; 450), 및
    상기 인쇄 회로 기판(251, 252; 450)에 배치된 제 1 항 내지 제 14 항 중 어느 한 항에 따른 다층 세라믹 캐패시터(300; 300-1; 300-2; 300-3; 300-4; 300-5; 300-6; 300-7; 300-8; 400)
    를 포함하는 전자 장치(201; 401).
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