WO2024048394A1 - 積層構造体、積層構造体の製造方法、及び半導体デバイス - Google Patents

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逸 青木
眞澄 西村
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    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • One embodiment of the present invention relates to a stacked structure including a semiconductor layer containing gallium nitride formed on an amorphous substrate, a method for manufacturing the stacked structure, and a semiconductor device using the stacked structure.
  • gallium nitride-based semiconductor layers As semiconductor devices using gallium nitride-based semiconductor layers, for example, transistor elements such as HEMT (High Electron Mobility Transistor) and light emitting elements such as LED (Light Emitting Diode) are known. In particular, there is a high demand for light emitting devices using light emitting diodes (LEDs) in each pixel, and there is an urgent need to develop a technology for forming a highly crystalline gallium nitride semiconductor layer on a substrate other than a silicon substrate.
  • HEMT High Electron Mobility Transistor
  • LED Light Emitting Diode
  • Patent Document 1 discloses that a buffer layer is formed on an insulating substrate such as a sapphire substrate or a quartz glass substrate, an insulating pattern is formed on the buffer layer, and a gallium nitride-based semiconductor is formed on the buffer layer and the insulating pattern. Techniques for forming layers are disclosed.
  • a gallium nitride-based semiconductor layer is generally formed by epitaxial growth at a temperature exceeding 1000°C using a sapphire substrate, a quartz glass substrate, or the like having heat resistance of 1000°C or higher.
  • a temperature exceeding 1000°C using a sapphire substrate, a quartz glass substrate, or the like having heat resistance of 1000°C or higher.
  • the use of expensive sapphire substrates or quartz glass substrates hinders the increase in the area of the display screen.
  • One of the objects of an embodiment of the present invention is to form a stacked structure using a highly crystalline gallium nitride semiconductor layer on an inexpensive amorphous substrate.
  • a laminated structure includes an amorphous substrate having an insulating surface, an alignment pattern on the amorphous substrate, an insulating layer that is in contact with the side surface of the alignment pattern and surrounding the peripheral edge of the alignment pattern, and an upper semiconductor pattern containing gallium nitride, and the insulating layer has a first region that overlaps with the semiconductor pattern and a second region that does not overlap with the semiconductor pattern.
  • a method for manufacturing a laminated structure includes an amorphous substrate having an insulating surface, an alignment pattern on the amorphous substrate, and an insulating layer that is in contact with the outer circumferential side of the alignment pattern but not in contact with the top surface of the alignment pattern. and a semiconductor pattern containing gallium nitride on the alignment pattern, the alignment pattern having a first region that overlaps with the semiconductor pattern and a second region that does not overlap with the semiconductor pattern.
  • a method for manufacturing a laminated structure according to an embodiment of the present invention includes forming an alignment layer on an amorphous substrate having an insulating surface, etching the alignment layer to form an alignment pattern on the insulating surface, By forming an insulating layer on the insulating surface and the alignment pattern and etching the insulating layer, the insulating layer is formed so as to be in contact with the side surface of the alignment pattern and surrounding the periphery of the alignment pattern.
  • the method includes forming a semiconductor layer containing gallium nitride on the alignment pattern and etching the semiconductor layer containing gallium nitride to form a semiconductor pattern on the upper surface of the alignment layer,
  • the insulating layer surrounding the semiconductor pattern has a first region that overlaps with the semiconductor pattern and a second region that does not overlap with the semiconductor pattern.
  • a method for manufacturing a laminated structure according to an embodiment of the present invention includes forming an alignment layer on an amorphous substrate having an insulating surface, etching the alignment layer to form an alignment pattern on the insulating surface, By forming an insulating layer on the insulating surface and the alignment pattern and etching the insulating layer, the insulating layer is formed so as to be in contact with the outer peripheral side of the alignment pattern but not with the top surface of the alignment pattern.
  • forming a semiconductor pattern on the upper surface of the alignment layer by forming a semiconductor layer containing gallium nitride on the layer and the alignment pattern and etching the semiconductor layer containing gallium nitride, the alignment pattern , has a first region that overlaps with the semiconductor pattern, and a second region that does not overlap with the semiconductor pattern.
  • FIG. 2 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 2 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 2 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 2 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 2 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 2 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 1 is a plan view showing a laminated structure according to an embodiment of the present invention.
  • FIG. 1 is a plan view showing a laminated structure according to an embodiment of the present invention.
  • FIG. 1 is an end view showing a laminated structure according to an embodiment of the present invention.
  • FIG. 1 is an end view showing a laminated structure according to an embodiment of the present invention.
  • FIG. 1 is an end view showing a method for manufacturing a laminated structure according to an embodiment of the present invention.
  • FIG. 1 is an end view showing a semiconductor device using a stacked structure according to an embodiment of the present invention.
  • FIG. 1 is a plan view showing a light emitting device using a semiconductor device using a stacked structure according to an embodiment of the present invention.
  • FIG. 1 is an end view showing a semiconductor device using a stacked structure according to an embodiment of the present invention.
  • the direction from the substrate toward the semiconductor layer will be referred to as "up”, and the opposite direction will be referred to as “down”.
  • the expressions “above” and “below” merely explain the vertical relationship of each element.
  • the expressions “above” or “below” include not only the case where the third element is interposed between the first element and the second element, but also the case where the third element is not interposed.
  • the expressions “above” or “below” include not only cases in which each element overlaps in plan view, but also cases in which they do not overlap.
  • elements having the same functions as the elements already described may be given the same reference numerals or the same reference numerals and symbols such as alphabets, and the explanation thereof may be omitted.
  • a symbol such as an alphabet may be added to the code indicating the element to distinguish the parts.
  • the reference numeral indicating the element will be used in the description.
  • ⁇ includes A, B, or C
  • ⁇ includes any of A, B, and C
  • ⁇ is selected from the group consisting of A, B, and C.
  • expressions such as “including one of the combinations A to C” do not exclude the case where ⁇ includes multiple combinations of A to C. Furthermore, these expressions do not exclude cases where ⁇ includes other elements.
  • FIGS. 1 to 8 are end views showing a method for manufacturing a laminated structure including a semiconductor pattern containing gallium nitride in the first embodiment.
  • FIGS. 1 to 6 show an example in which a semiconductor pattern containing gallium nitride is formed on an amorphous substrate.
  • FIG. 7 is a plan view of the laminated structure when viewed from above, and
  • FIG. 8 is a cross-sectional view of the laminated structure shown in FIG. 7 taken along line A1-A2. Note that although FIGS. 1 to 8 show an example in which a single semiconductor pattern is formed, in reality, a plurality of semiconductor patterns are formed on a substrate.
  • a base layer 102 is formed on an amorphous substrate 101.
  • a glass substrate can be used as the amorphous substrate 101. It is preferable that the glass substrate has a low content of alkali components, a low coefficient of thermal expansion, a high strain point, and a high surface flatness. For example, it is preferable that the content of alkali metals (such as sodium) is 0.1% or less, the thermal expansion coefficient is lower than 50 ⁇ 10 ⁇ 7 /°C, and the strain point is 600°C or higher.
  • a gallium nitride semiconductor layer is formed by a sputtering method, so a glass substrate having lower heat resistance than a sapphire substrate or a quartz substrate can be used.
  • a glass substrate is cheaper than a sapphire substrate or a quartz substrate, and is suitable for increasing the area of mother glass.
  • the amorphous substrate 101 of this embodiment is not limited to a glass substrate, and may be a resin substrate such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluororesin substrate.
  • a base layer 102 is provided on the amorphous substrate 101.
  • the material of the underlayer 102 also affects the crystallinity of gallium nitride that will be formed later.
  • the base layer 102 has a role as a protective layer that prevents impurities from being mixed in from the amorphous substrate 101.
  • the base layer 102 is composed of one or more insulating layers selected from, for example, a silicon nitride layer, a silicon oxide layer, an aluminum nitride layer, and an aluminum oxide layer. In this embodiment, an aluminum nitride layer is used as the base layer 102. Further, the thickness of the base layer 102 is greater than or equal to 5 nm and less than or equal to 50 nm.
  • the base layer 102 is formed by a sputtering method, a CVD method, a vacuum evaporation method, an electron beam evaporation method, an ALD (Atomic Layer Deposition) method, or the like.
  • planarization treatment may be performed.
  • the planarization treatment refers to, for example, reverse sputtering treatment or etching treatment.
  • the orientation layer 103 has a function of improving the crystal orientation of the semiconductor layer 108 when forming the semiconductor layer 108 (see FIG. 2) containing gallium nitride, which will be described later.
  • the orientation layer 103 may be conductive or insulative, but preferably has crystallinity oriented along a specific axis (for example, the c-axis).
  • the orientation layer 103 is preferably a crystal with rotational symmetry.
  • the crystal surface has six-fold rotational symmetry.
  • the orientation layer 103 preferably has a hexagonal close-packed structure, a face-centered cubic structure, or a structure similar thereto.
  • a structure similar to a hexagonal close-packed structure or a face-centered cubic structure includes a crystal structure in which the c-axis does not form 90 degrees with respect to the a-axis and the b-axis.
  • the alignment layer 103 having a hexagonal close-packed structure or a structure similar thereto is preferably oriented in the (0001) direction with respect to the amorphous substrate 101, that is, in the c-axis direction.
  • the orientation layer 103 having a face-centered cubic structure or a similar structure is preferably oriented in the (111) direction with respect to the amorphous substrate 101.
  • the above-mentioned alignment layer 103 is, for example, a conductive alignment layer such as titanium (Ti), titanium nitride (TiNx), titanium oxide (TiOx), graphene, zinc oxide (ZnO), magnesium diboride (MgB 2 ).
  • a conductive alignment layer such as titanium (Ti), titanium nitride (TiNx), titanium oxide (TiOx), graphene, zinc oxide (ZnO), magnesium diboride (MgB 2 ).
  • aluminum (Al), silver (Ag), calcium (Ca), nickel (Ni), copper (Cu), strontium (Sr), rhodium (Rh), palladium (Pd), cerium (Ce), ytterbium (Yb) , iridium (Ir), platinum (Pt), gold (Au), lead (Pb), actinium (Ac), thorium (Th), and the like can be used.
  • the above-mentioned alignment layer 103 is, for example, an insulating alignment layer such as aluminum nitride (AlN), aluminum oxide (Al 2 O 3 ), lithium niobate (LiNbO), BiLaTiO, SrFeO, BiFeO, BaFeO, ZnFeO. , PMnN-PZT, biological apatite (BAp), or the like can be used.
  • AlN aluminum nitride
  • Al 2 O 3 aluminum oxide
  • LiNbO lithium niobate
  • BiLaTiO LiNbO
  • SrFeO BiFeO
  • BaFeO BaFeO
  • ZnFeO. boronO
  • PMnN-PZT biological apatite
  • BAp biological apatite
  • the alignment layer 103 may be a conductive alignment layer or an insulating alignment layer. When there is no need to distinguish between the conductive alignment layer and the insulating alignment layer, they are expressed as an alignment layer 103.
  • the surface state of the orientation layer 103 affects the crystallinity of the semiconductor layer 108, which will be described later. Therefore, it is desirable that the surface of the alignment layer 103 be flat.
  • the arithmetic mean roughness (Ra) of the surface of the alignment layer 103 is smaller than 2.3 nm.
  • the semiconductor layer 108 having c-axis orientation can be formed.
  • the surface of the alignment layer 103 may also be subjected to the planarization treatment described for the base layer 102 before forming the semiconductor layer 108.
  • an aluminum nitride layer is used as the base layer 102 and a titanium layer is used as the alignment layer 103.
  • a titanium layer is used as the alignment layer 103.
  • the thickness of the alignment layer 103 is, for example, 50 nm or more (preferably 50 nm or more and 100 nm or less).
  • the alignment layer 103 may be formed by any method.
  • the alignment layer 103 is formed by a sputtering method, a CVD method, a vacuum evaporation method, an electron beam evaporation method, an ALD method, or the like.
  • a resist mask 104 is formed on the alignment layer 103, and the alignment layer 103 is etched using the resist mask, thereby forming an alignment pattern 105. After that, the resist mask 104 is removed.
  • the orientation pattern 105 has a slope (hereinafter referred to as "taper") in which the angle of the side surface with respect to the bottom surface is ⁇ 1.
  • the taper angle ⁇ 1 of the alignment pattern 105 can be set to 20° or more and 50° or less (preferably 30° or more and 40° or less).
  • the alignment layer 103 is etched using a dry etching method, so that the taper angle ⁇ 1 of the alignment pattern 105 is set to 60° or more.
  • an insulating layer 106 is formed to cover the alignment pattern 105.
  • an inorganic insulating material such as silicon oxide or silicon nitride is used.
  • silicon nitride is formed as the insulating layer 106 by CVD.
  • the shape of the insulating layer 106 has an uneven shape that reflects the shape of the alignment pattern 105. Note that when the material of the base layer 102 and the material of the insulating layer 106 are the same, the sealing performance can be improved. Furthermore, when the materials of the base layer 102 and the materials of the insulating layer 106 are different, a material that does not affect the alignment pattern 105 can be selected.
  • a resist mask 107 is formed on the insulating layer 106, and the insulating layer 106 is etched using the resist mask 107 to open an opening that exposes the upper surface 105a of the alignment pattern 105.
  • a portion 106a is formed.
  • the insulating layer 106 comes into contact with the side surface 105b of the alignment pattern 105 and has a shape that surrounds the periphery of the alignment pattern 105.
  • the peripheral portion of the orientation pattern 105 refers to a portion including a portion of the side surface 105b and the top surface 105a of the orientation pattern.
  • the thickness of the insulating layer 106 is, for example, in a range of 50 nm or more and 100 nm or less.
  • the thickness of the insulating layer 106 is preferably approximately the same as that of the orientation pattern 105. Further, the thickness of the insulating layer 106 may be thicker than the thickness of the alignment pattern 105, but it is preferably twice the thickness of the alignment pattern 105 or less. If the thickness of the insulating layer 106 exceeds, for example, twice the thickness of the alignment pattern 105, a step will be formed between the upper surface 105a of the alignment pattern 105 and the upper surface of the insulating layer 106. The level difference caused by the insulating layer 106 may reduce the crystallinity of a semiconductor layer to be formed later.
  • the insulating layer 106 on the orientation pattern 105 may disappear when the insulating layer 106 is etched.
  • the thickness of the insulating layer 106 provided on the alignment pattern 105 substantially the same as the thickness of the alignment pattern, it covers the side surface 105b of the alignment pattern 105 and also covers the top surface 105a of the alignment pattern 105. can be protected. After etching, the resist mask 107 is removed to obtain the alignment pattern 105.
  • the crystal orientation axis of the semiconductor layer 108 that will be formed later is influenced by the surface of the insulating layer 106 and the surface of the orientation pattern 105. Therefore, the surfaces of the insulating layer 106 and the alignment pattern preferably have flat surfaces.
  • the thickness of the insulating layer 106 is made larger than the thickness of the alignment pattern 105, and before forming the resist mask 107, the surface of the insulating layer 106 is subjected to planarization treatment so that the surface of the alignment pattern 105 is not exposed. You may do so.
  • the surface of the insulating layer 106 may be subjected to polishing treatment.
  • a process may be performed to make the thickness of the region overlapping with the orientation pattern 105 smaller than the thickness of the region not overlapping with the orientation pattern 105. Thereby, a flat surface with reduced unevenness can be formed on the surface of the insulating layer 106.
  • gallium nitride is formed as the semiconductor layer 108 by a sputtering method. Specifically, gallium nitride is produced by heating an amorphous substrate 101 having an insulating surface (here, an amorphous substrate 101 provided with a base layer 102) to 25° C. to 600° C., preferably 25° C. to 400° C. It is formed by a sputtering method in this state. That is, gallium nitride is formed at a temperature below the strain point of the amorphous substrate 101.
  • Gallium nitride is usually formed by MOCVD (metal-organic chemical vapor deposition), but MOCVD requires a high process temperature, so it is not appropriate in consideration of the heat resistance of the amorphous substrate 101.
  • MOCVD metal-organic chemical vapor deposition
  • the semiconductor layer 108 can be formed on the inexpensive amorphous substrate 101 at a lower temperature than the MOCVD method. Furthermore, a semiconductor layer 108 is formed on an orientation pattern 105 having crystallinity oriented along a specific axis (for example, the c-axis). Furthermore, by relaxing the surface unevenness of the amorphous substrate 101 with the base layer 102, the surface unevenness of the alignment pattern 105 formed on the base layer 102 is alleviated. Thereby, even when the semiconductor layer 108 is formed at a lower temperature than the MOCVD method, the semiconductor layer 108 can be formed with high crystallinity. Further, since the amorphous substrate 101 can be made larger in area than the sapphire substrate, it is possible to form the laminated structure 100 with a large area.
  • the semiconductor layer 108 is formed, for example, by sputtering using a sintered body of gallium nitride as a sputtering target and using argon (Ar) or a mixed gas of argon (Ar) and nitrogen (N 2 ) as a sputtering gas.
  • argon Ar
  • Ar argon
  • N 2 nitrogen
  • Ru a mixed gas of argon
  • Ru a mixed gas of argon
  • Ru nitrogen
  • sputtering method for example, a bipolar sputtering method, a magnetron sputtering method, a dual magnetron sputtering method, a facing target sputtering method, an ion beam sputtering method, and an inductively coupled plasma (ICP) sputtering method can be applied.
  • ICP inductively coupled plasma
  • the conductivity type of the semiconductor layer 108 may be substantially intrinsic, or may have n-type conductivity or p-type conductivity.
  • the semiconductor layer 108 having n-type conductivity may not contain a dopant for controlling valence electrons, or may be doped with silicon (Si) or germanium (Ge) as an n-type dopant. good.
  • the semiconductor layer 108 having p-type conductivity may be doped with an element selected from magnesium (Mg), zinc (Zn), cadmium (Cd), and beryllium (Be) as a p-type dopant. .
  • the carrier concentration is preferably 1 ⁇ 10 18 /cm 3 or more.
  • the carrier concentration is preferably 5 ⁇ 10 16 /cm 3 or more.
  • zinc (Zn) may be included as a dopant.
  • the semiconductor layer 108 may contain one or more elements selected from indium (In), aluminum (Al), and arsenic (As).
  • the band gap of the semiconductor layer 108 can be adjusted by these elements.
  • the semiconductor layer 108 containing gallium nitride is formed on the amorphous substrate 101 on which the alignment pattern 105 is formed.
  • the crystallinity of the semiconductor layer 108 formed on the orientation pattern 105 is influenced by the orientation axis of the orientation pattern 105.
  • the semiconductor layer 108 also has c-axis orientation or (111) orientation crystallinity.
  • the crystallinity of the semiconductor layer 108 is preferably single crystal, but may be polycrystalline, microcrystalline, or nanocrystalline.
  • the crystal structure of the semiconductor layer 108 may have a wurtzite structure.
  • the orientation of the semiconductor layer 108 is preferably c-axis orientation or (111) orientation.
  • the semiconductor layer 108 may include an amorphous structure near the interface where it contacts the alignment pattern 105, it is preferable that the semiconductor layer 108 has crystallinity in the bulk.
  • the film thickness of the semiconductor layer 108 is 100 nm or more and 1 ⁇ m or less. However, the thickness of the semiconductor layer 108 is not limited and can be set as appropriate depending on the structure of the device.
  • the semiconductor layer 108 may have a single layer structure or a stacked structure including a plurality of layers having different conductivity types and/or compositions.
  • a resist mask 109 is formed on the semiconductor layer 108.
  • a semiconductor pattern 111 is formed.
  • a dry etching method using a halogenated gas is used as a method for etching the semiconductor layer 108.
  • the halogenated gas is not particularly limited as long as it contains one or more halogen atoms such as a chlorine atom, a fluorine atom, and a bromine atom and is in a gas state at room temperature, but examples include CF 4 , C 2 F 6 , Examples include C 3 F 8 , C 2 F 4 , C 4 F 8 , C 4 F 6 , C 5 F 8 , CHF 3 , CCl 4 , CClF 3 , AlF 3 and AlCl 3 . Further, a plurality of halogenated gases may be mixed and used.
  • the taper angle ⁇ 2 of the semiconductor pattern 111 can be set to 60° or more.
  • the present invention is not limited to this example, and the semiconductor pattern 111 may be formed using a wet etching method. As shown in FIG. 6, the semiconductor pattern 111 has a slope (hereinafter referred to as "taper") in which the angle of the side surface with respect to the bottom surface is ⁇ 2.
  • the taper angle ⁇ 2 of the semiconductor pattern 111 can be set to 20° or more and 50° or less (preferably 30° or more and 40° or less). After etching, the resist mask 109 is removed to obtain a semiconductor pattern 111 containing gallium nitride.
  • the insulating layer 106 has a first region 110 (see FIG. 8) that overlaps with the semiconductor pattern 111 and a second region 120 (see FIG. 8) that does not overlap with the semiconductor pattern 111. Further, the upper surface of the second region 120 in the insulating layer 106 is located below the upper surface of the first region 110.
  • the first region 110 is a region that overlaps with the orientation pattern 105
  • the second region 120 is a region that does not overlap with the orientation pattern 105.
  • the film thickness in the second region 120 is thicker than the film thickness in the first region 110.
  • the insulating layer 106 has a side surface in the second region 120 that is continuous with the upper surface of the first region 110 .
  • FIG. 7 is a plan view of a stacked structure 100 having a semiconductor pattern 111 containing gallium nitride. Further, FIG. 8 is an end view of the laminated structure 100 when the laminated structure 100 is cut along the line A1-A2.
  • an alignment layer 103 is formed on an amorphous substrate 101 having an insulating surface, and an alignment pattern 105 is formed on the insulating surface by etching the alignment layer 103.
  • An insulating layer 106 is formed on the surface and the alignment pattern 105 and etched, so that the insulating layer 106 is in contact with the side surface 105b of the alignment pattern 105 and surrounds the periphery of the alignment pattern 105.
  • a semiconductor layer 108 containing gallium nitride is formed on the insulating layer 106 and the alignment pattern 105, and the semiconductor layer 108 containing gallium nitride is etched, thereby forming a semiconductor pattern on the upper surface 105a of the alignment pattern 105.
  • the insulating layer 106 surrounding the peripheral portion of the alignment pattern 105 has a first region 110 that overlaps with the semiconductor pattern 111 and a second region 120 that does not overlap with the semiconductor pattern 111.
  • the stacked structure 100 in one embodiment of the present invention includes a semiconductor pattern 111 that has high crystallinity and has c-axis orientation. Furthermore, the laminated structure 100 includes an amorphous substrate 101 that can be made to have a large area. Therefore, by using the stacked structure 100, it is possible to increase the productivity of LEDs containing gallium nitride or to manufacture a backplane in which a transistor containing gallium nitride is formed.
  • the semiconductor pattern 111 of this embodiment has crystallinity aligned with a specific orientation axis, reflecting the orientation of the orientation pattern 105 and the insulating layer 106. Therefore, by processing the semiconductor pattern 111 of this embodiment and using it in a semiconductor device, a semiconductor device with excellent characteristics can be realized.
  • the alignment layer 103 by patterning the alignment layer 103 to form the alignment pattern 105, a high-definition semiconductor device can be formed compared to a case where the alignment layer is not patterned. Furthermore, by using a conductive material as the orientation pattern 105, the orientation pattern 105 can be used as wiring and electrodes.
  • the crystallinity of the semiconductor layer 108 may be reduced due to the influence of the uneven shape. Therefore, in the insulating layer 106 , a process may be performed to make the thickness of the first region 110 that overlaps with the alignment pattern 105 smaller than the thickness of the second region 120 that does not overlap with the alignment pattern 105 . By performing such treatment, when the semiconductor layer 108 is formed over the alignment pattern 105 and the insulating layer 106, the uneven shape of the insulating layer 106 can be reduced. Since the semiconductor layer 108 can be formed over a surface that is as flat as possible, the crystallinity of the semiconductor layer 108 can be improved.
  • the taper angle ⁇ 1 of the alignment pattern 105 tends to become large, and depending on the conditions, the taper angle ⁇ 1 becomes 60° or more.
  • etching residue the gallium nitride layer (residue) may occur.
  • adjacent alignment patterns 105 are also close to each other. Therefore, if gallium nitride residue is generated, there is a risk that adjacent alignment patterns 105 may be electrically connected to each other due to the etching residue.
  • an insulating layer 106 is provided so as to surround the periphery of the alignment pattern 105.
  • a semiconductor layer 108 is deposited on the alignment pattern 105 and the insulating layer 106 and etched on the insulating layer 106. Therefore, irrespective of the taper angle ⁇ 1 of the alignment pattern 105, it is possible to suppress the formation of etched residues of the semiconductor layer 108 near the lower end of the tapered portion of the alignment pattern 105. Thereby, conduction due to etching residue can be suppressed.
  • a laminated structure 100A having a partially different structure from the laminated structure 100 in the first embodiment will be described with reference to FIGS. 9 and 10.
  • the shape of the insulating layer 106 in contact with the orientation pattern 105 is different from the shape of the insulating layer 106 included in the laminated structure 100.
  • the method for manufacturing the layered structure 100A in this embodiment is the same as the method for manufacturing the layered structure 100 from FIGS. 1 to 5.
  • the laminated structure 100A differs from the manufacturing method of the laminated structure 100 in the region where a resist mask 112 is formed on the deposited semiconductor layer 108.
  • the resist mask 112 is formed inside the opening 106a of the insulating layer 106.
  • the insulating layer 106 is etched using the resist mask 112 to form a semiconductor pattern 111.
  • a dry etching method using a halogenated gas is used as a method for etching the semiconductor layer 108.
  • the taper angle ⁇ 2 refer to the description regarding FIG. 6.
  • the resist mask 112 is provided inside the opening 106a of the insulating layer 106. Therefore, when forming the semiconductor pattern 111 by etching, the upper surface of the insulating layer 106 and the upper surface 105a of the alignment pattern 105 are removed. At this time, the insulating layer 106 is in contact with the side surface 105b (also referred to as the outer peripheral side surface) of the alignment pattern 105, but not with the upper surface 105a of the alignment pattern 105. Further, the alignment pattern 105 has a first region 130 that overlaps with the semiconductor pattern 111 and a second region 140 that does not overlap with the semiconductor pattern 111. Furthermore, the alignment pattern 105 has a groove portion 105c near the lower end of the semiconductor pattern 111 in the second region 140.
  • the semiconductor pattern 111 does not overlap the insulating layer 106. Therefore, even if there is a region with low crystallinity in a region overlapping with the insulating layer 106 when forming the semiconductor layer 108, it can be removed when forming the semiconductor pattern 111. Thereby, a semiconductor device can be manufactured using a semiconductor pattern with high crystallinity.
  • a semiconductor device 500 using the stacked structure 100 in the first embodiment will be described with reference to FIGS. 11 and 12.
  • FIG. 11 is an end view showing a semiconductor device 500 including the stacked structure 100 in the first embodiment.
  • the semiconductor device 500 shown in FIG. 11 is an example of an LED element manufactured using the semiconductor pattern 111 shown in FIG. 4.
  • the same elements as those in the laminated structure 100 shown in the first embodiment are given the same reference numerals and redundant explanations will be omitted.
  • a semiconductor device 500 includes a stacked structure 100 in the first embodiment, an n-type gallium nitride layer 501 provided on the semiconductor pattern of the stacked structure 100, and an n-type gallium nitride layer 501.
  • an n-type electrode 504 provided on the n-type electrode 504; a light-emitting layer 502 provided on the n-type gallium nitride layer 501; It has a p-type gallium nitride layer 503 and a p-type electrode 505 provided on the p-type gallium nitride layer 503.
  • the semiconductor device 500 is formed by the process described below. After the semiconductor pattern 111 shown in FIG. 4 is formed, an n-type gallium nitride layer 501, a light-emitting layer 502, and a p-type gallium nitride layer 503 are sequentially grown on the semiconductor pattern 111. Thereafter, parts of the n-type gallium nitride layer 501, the light emitting layer 502, and the p-type gallium nitride layer 503 are removed so that the n-type gallium nitride layer 501 is exposed.
  • an n-type electrode 504 and a p-type electrode 505 are formed in contact with the n-type gallium nitride layer 501 and the p-type gallium nitride layer 503, respectively.
  • the formation method of the n-type gallium nitride layer 501 and the p-type gallium nitride layer 503 please refer to the description of the semiconductor layer 108 having n-type conductivity and the semiconductor layer 108 having p-type conductivity in the first embodiment. Bye.
  • the semiconductor device 500 shown in FIG. 11 is completed.
  • the semiconductor device 500 of this embodiment is formed using a highly crystalline semiconductor pattern 111 formed on an amorphous substrate 101. Therefore, according to this embodiment, the semiconductor device 500 can be manufactured on the inexpensive amorphous substrate 101. Furthermore, since the semiconductor device 500 can be manufactured on the large-area amorphous substrate 101, productivity is improved. Further, according to this embodiment, since a highly crystalline gallium nitride layer can be formed by sputtering, the semiconductor device 500 can be manufactured with high throughput without being exposed to high temperatures throughout the process. Further, according to this embodiment, by using the stacked structure 100 having the fine semiconductor pattern 111, a high-definition semiconductor device can be formed.
  • the semiconductor device 500 shown in FIG. 11 is merely an example of an LED element, and an LED element with another structure may be used.
  • the light emitting layer 502 may have a quantum well structure in which gallium nitride layers and indium gallium nitride layers are alternately stacked.
  • the semiconductor device 500 is manufactured using the stacked structure 100, but the semiconductor device 500 may be manufactured using the stacked structure 100A.
  • FIG. 12 is a plan view showing a light emitting device 600 using a semiconductor device 500 including the stacked structure 100 in the first embodiment.
  • a display section 601 and a peripheral circuit section 602 are provided on the amorphous substrate 101.
  • a terminal section 603 for inputting various signals (video signals and control signals) to the light emitting device 600 is provided in a part of the peripheral circuit section 602.
  • a plurality of pixels 604 are arranged in a matrix.
  • the semiconductor device 500 shown in FIG. 11 is arranged in each pixel 604.
  • each pixel 604 may be provided with a semiconductor chip for controlling light emission and non-light emission of the semiconductor device 500.
  • ⁇ Fourth embodiment> an example in which a semiconductor device having a structure different from that in the second embodiment is formed will be described. Specifically, in this embodiment, an example will be described in which a HEMT (High Electron Mobility Transistor) is formed as a semiconductor device.
  • HEMT High Electron Mobility Transistor
  • the same elements as those in the laminated structure 100 shown in the first embodiment are given the same reference numerals and redundant explanations will be omitted.
  • FIG. 13 is an end view showing a semiconductor device 700 including a gallium nitride-based semiconductor layer in the fourth embodiment.
  • the semiconductor device 700 shown in FIG. 13 is an example of a HEMT manufactured using the semiconductor pattern 111 shown in FIG. 4 in the first embodiment.
  • a semiconductor device 700 includes the stacked structure 100 in the first embodiment, an n-type aluminum gallium nitride layer 701 provided on the semiconductor pattern of the stacked structure, and an n-type aluminum gallium nitride layer.
  • silicon nitride may be provided as a protective layer on the source electrode 703, the drain electrode 704, and the gate electrode 705.
  • the semiconductor device 700 is formed by the process described below.
  • An n-type aluminum gallium nitride layer 701 and an n-type gallium nitride layer 702 are sequentially formed on the semiconductor pattern 111 made of a gallium nitride-based semiconductor layer.
  • a sputtering method can be used to form these gallium nitride semiconductor layers.
  • a trench reaching the n-type aluminum gallium nitride layer 701 is provided in the n-type aluminum gallium nitride layer 701 and the n-type gallium nitride layer 702, and a source electrode 703 and a drain electrode 704 are arranged inside the trench.
  • a gate electrode 705 in contact with the n-type gallium nitride layer 702 is arranged between the source electrode 703 and the drain electrode 704. Finally, a silicon nitride layer 706 is formed as a protective layer, thereby completing the HEMT shown in FIG. 13.
  • the semiconductor device 700 of this embodiment is formed using a highly crystalline gallium nitride layer (semiconductor pattern 111) formed on an amorphous substrate 101. Therefore, according to this embodiment, the semiconductor device 700 can be manufactured on the inexpensive amorphous substrate 101. Furthermore, since the semiconductor device 500 can be manufactured on the large-area amorphous substrate 101, productivity is improved. Further, according to the present embodiment, since the plurality of gallium nitride-based semiconductor layers are formed by sputtering, the semiconductor device 700 can be manufactured with high throughput without being exposed to high temperatures throughout the process. Further, according to this embodiment, by using the stacked structure 100 having the fine semiconductor pattern 111, a high-definition semiconductor device can be formed. Note that the semiconductor device 700 shown in FIG. 13 is only an example of a HEMT, and a HEMT of another structure may be used.
  • N-type electrode 505... P-type electrode, 600... Light-emitting device, 601... Display Part, 602... Peripheral circuit part, 603... Terminal part, 604... Pixel, 700... Semiconductor device, 701... N-type aluminum gallium nitride layer, 702... N-type gallium nitride layer, 703... Source electrode, 704... Drain electrode, 705 ...Gate electrode, 706...Silicon nitride layer

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Abstract

絶縁表面を有するアモルファス基板と、アモルファス基板の上の配向パターンと、配向パターンの側面に接し、配向パターンの周縁部を囲む絶縁層と、配向パターンの上の窒化ガリウムを含む半導体パターンと、を含み、絶縁層は、半導体パターンと重なる第１領域と、半導体パターンと重ならない第２領域とを有する。第２領域の上面は、第１領域の上面よりも下方に位置する。絶縁層は、第２領域に第１領域の上面と連続する側面を有する。

Description

積層構造体、積層構造体の製造方法、及び半導体デバイス
　本発明の一実施形態は、アモルファス基板上に形成された窒化ガリウムを含む半導体層を含む積層構造体、積層構造体の製造方法、及び積層構造体を用いた半導体デバイスに関する。
　近年、窒化ガリウム（ＧａＮ）を含む半導体層（以下、「窒化ガリウム系半導体層」という）を用いた半導体デバイスの開発が進んでいる。窒化ガリウム系半導体層を用いた半導体デバイスとしては、例えば、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタ素子、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）などの発光素子が知られている。特に、発光ダイオード（ＬＥＤ）を各画素に用いた発光装置の需要は高く、シリコン基板以外の基板上に、結晶性の高い窒化ガリウム系半導体層を形成する技術の開発が急がれている。例えば、特許文献１には、サファイア基板、石英ガラス基板等の絶縁基板上にバッファ層を形成し、そのバッファ層の上に絶縁パターンを形成し、バッファ層及び絶縁パターンの上に窒化ガリウム系半導体層を形成する技術が開示されている。
特開２０１８－１６８０２９号公報
　上記従来技術のように、一般的には、１０００℃以上の耐熱性を有するサファイア基板や石英ガラス基板等を用い、１０００℃を超える温度下で窒化ガリウム系半導体層をエピタキシャル成長により形成する。しかしながら、発光表示装置への応用を考慮すると、高価なサファイア基板や石英ガラス基板の使用は、表示画面の大面積化への妨げになるという問題がある。また、１０００℃を超える温度下での処理は、処理開始時の昇温及び処理終了時の降温に時間がかかり、スループットが低下するという問題もある。
　本発明の一実施形態は、安価なアモルファス基板上に結晶性の高い窒化ガリウム系半導体層を用いて積層構造体を形成することを目的の一つとする。
　本発明の一実施形態における積層構造体は、絶縁表面を有するアモルファス基板と、アモルファス基板の上の配向パターンと、配向パターンの側面に接し、配向パターンの周縁部を囲む絶縁層と、配向パターンの上の窒化ガリウムを含む半導体パターンと、を含み、絶縁層は、半導体パターンと重なる第１領域と、半導体パターンと重ならない第２領域とを有する。
　本発明の一実施形態における積層構造体の製造方法は、絶縁表面を有するアモルファス基板と、アモルファス基板の上の配向パターンと、配向パターンの外周側面に接し、配向パターンの上面とは接しない絶縁層と、配向パターンの上の窒化ガリウムを含む半導体パターンと、を含み、配向パターンは、半導体パターンと重なる第１領域と、半導体パターンと重ならない第２領域とを有する。
　本発明の一実施形態に係る積層構造体の製造方法は、絶縁表面を有するアモルファス基板上に配向層を形成し、配向層にエッチングを施すことにより、絶縁表面の上に配向パターンを形成し、絶縁表面及び配向パターンの上に絶縁層を成膜し、絶縁層にエッチングを施すことにより、絶縁層を、配向パターンの側面に接し、配向パターンの周縁部を囲むように形成し、絶縁層及び配向パターンの上に窒化ガリウムを含む半導体層を成膜し、窒化ガリウムを含む半導体層にエッチングを施すことにより、配向層の上面の上に半導体パターンを形成することを含み、配向パターンの周縁部を囲む絶縁層は、半導体パターンと重なる第１領域と、半導体パターンと重ならない第２領域とを有する。
　本発明の一実施形態に係る積層構造体の製造方法は、絶縁表面を有するアモルファス基板上に配向層を形成し、配向層にエッチングを施すことにより、絶縁表面の上に配向パターンを形成し、絶縁表面及び配向パターンの上に絶縁層を成膜し、絶縁層にエッチングを施すことにより、絶縁層に、配向パターンの外周側面に接し、配向パターンの上面とは接しないように形成し、絶縁層及び配向パターンの上に窒化ガリウムを含む半導体層を成膜し、窒化ガリウムを含む半導体層にエッチングを施すことにより、配向層の上面の上に半導体パターンを形成することを含み、配向パターンは、半導体パターンと重なる第１領域と、半導体パターンと重ならない第２領域とを有する。
本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体を示す平面図である。 本発明の一実施形態に係る積層構造体を示す端面図である。 本発明の一実施形態に係る積層構造体を示す端面図である。 本発明の一実施形態に係る積層構造体の製造方法を示す端面図である。 本発明の一実施形態に係る積層構造体を用いた半導体デバイスを示す端面図である。 本発明の一実施形態に係る積層構造体を用いた半導体デバイスを用いた発光装置を示す平面図である。 本発明の一実施形態に係る積層構造体を用いた半導体デバイスを示す端面図である。
　以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができる。本発明は、以下に例示する実施形態の記載内容に限定して解釈されるものではない。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかしながら、図面は、あくまで一例であって、本発明の解釈を限定するものではない。
　本発明の実施形態を説明する際、基板から半導体層に向かう方向を「上」とし、その逆の方向を「下」とする。ただし、「上に」又は「下に」という表現は、単に、各要素の上下関係を説明しているにすぎない。また、「上に」又は「下に」という表現は、第１要素と第２要素との間に第３要素が介在する場合だけでなく、介在しない場合をも含む。さらに、「上に」又は「下に」という表現は、平面視において各要素が重畳する場合だけでなく、重畳しない場合をも含む。
　本発明の実施形態を説明する際、既に説明した要素と同様の機能を備えた要素については、同一の符号又は同一の符号にアルファベット等の記号を付して、説明を省略することがある。また、ある要素の部分について区別して説明する必要がある場合は、その要素を示す符号にアルファベット等の記号を付して区別する場合がある。ただし、その要素の各部分について、特に区別する必要がない場合は、その要素を示す符号のみを用いて説明する。
　本発明の実施形態を説明する際、「αはＡ、ＢまたはＣを含む」、「αはＡ、ＢおよびＣのいずれかを含む」、「αはＡ、ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
＜第１実施形態＞
　図１～図８は、第１実施形態における窒化ガリウムを含む半導体パターンを含む積層構造体の製造方法を示す端面図である。特に、図１～図６では、アモルファス基板上に窒化ガリウムを含む半導体パターンを形成する例を示す。図７は、積層構造体を平面視したときの平面図であり、図８は、図７に示す積層構造体をＡ１－Ａ２線に沿って切断したときの断面図である。なお、図１～図８では、単一の半導体パターンを形成する例を示しているが、実際には、基板上に複数の半導体パターンが形成される。
　まず、図１に示すように、アモルファス基板１０１上に下地層１０２を形成する。アモルファス基板１０１としては、例えば、ガラス基板を用いることができる。ガラス基板は、アルカリ成分の含有率が低く、熱膨張係数が低く、歪み点が高く、表面の平坦性が高いことが好ましい。例えば、アルカリ金属（ナトリウム等）の含有率が０．１％以下であり、熱膨張係数が５０×１０－７／℃より低く、歪み点が６００℃以上であることが好ましい。後述するように、本実施形態では、スパッタリング法により窒化ガリウム系半導体層を形成するため、サファイア基板や石英基板に比べて耐熱性の低いガラス基板を用いることができる。このようなガラス基板は、サファイア基板や石英基板に比べて安価であり、マザーガラスの大面積化にも適している。ただし、本実施形態のアモルファス基板１０１は、ガラス基板に限らず、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板などの樹脂基板であってもよい。
　非晶質ガラスなどのアモルファス基板１０１上に、例えば、窒化ガリウムを結晶成長させる場合、窒化ガリウムの結晶性はアモルファス基板１０１の表面状態の影響を受ける。特に、アモルファス基板１０１の表面の凹凸は、ランダムな結晶核を発生させる要因となる。その結果、ランダムな方向への窒化ガリウムの結晶成長が起こり、また、隣接する結晶が互いに干渉し、結晶成長が阻害される。そのため、アモルファス基板１０１の上に下地層１０２を設ける。下地層１０２を設けることにより、アモルファス基板１０１の表面の凹凸を緩和することができる。下地層１０２の材質によって、後に形成される窒化ガリウムの結晶性にも影響を与える。
　下地層１０２は、アモルファス基板１０１からの不純物の混入を防ぐ保護層としての役割を有する。下地層１０２としては、例えば、窒化シリコン層、酸化シリコン層、窒化アルミニウム層、及び酸化アルミニウム層から選ばれた１又は複数の絶縁層で構成される。本実施形態では、下地層１０２として、窒化アルミニウム層を用いる。また、下地層１０２の膜厚は、５ｎｍ以上５０ｎｍ以下である。例えば、下地層１０２は、スパッタリング法、ＣＶＤ法、真空蒸着法、電子ビーム蒸着法、又はＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により形成される。下地層１０２の表面の平坦性を高めるために、平坦化処理を行ってもよい。平坦化処理とは、例えば、逆スパッタ処理、又はエッチング処理をいう。
　下地層１０２の上には、配向層１０３が形成される。配向層１０３は、後述する窒化ガリウムを含む半導体層１０８（図２参照）を形成させる際に、半導体層１０８の結晶の配向性を向上させる機能を有する。
　配向層１０３は、導電性であっても絶縁性であってもよいが、特定の軸（例えば、ｃ軸）に配向した結晶性を有することが好ましい。配向層１０３は、回転対称性を有する結晶であることが好ましい。例えば、その結晶表面が６回回転対称を有することが好ましい。また、配向層１０３は、六方最密構造、面心立方構造、又はこれらに準ずる構造を有することが好ましい。ここで、六方最密構造又は面心立方構造に準ずる構造とは、ａ軸およびｂ軸に対してｃ軸が９０度にならない結晶構造を含む。六方最密構造又はこれに準ずる構造を有する配向層１０３は、アモルファス基板１０１に対して（０００１）方向、すなわち、ｃ軸方向に配向していることが好ましい。面心立方構造又はこれに準ずる構造を有する配向層１０３は、アモルファス基板１０１に対して（１１１）方向に配向していることが好ましい。
　上述の配向層１０３としては、例えば、導電性配向層であり、チタン（Ｔｉ）、窒化チタン（ＴｉＮｘ）、酸化チタン（ＴｉＯｘ）、グラフェン、酸化亜鉛（ＺｎＯ）、二ホウ化マグネシウム（ＭｇＢ２）、アルミニウム（Ａｌ）、銀（Ａｇ）、カルシウム（Ｃａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ストロンチウム（Ｓｒ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、セリウム（Ｃｅ）、イッテルビウム（Ｙｂ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、鉛（Ｐｂ）、アクチニウム（Ａｃ）、トリウム（Ｔｈ）などを用いることができる。特に、導電性の配向層１０３として、チタン、グラフェン、酸化亜鉛を用いることが好ましい。本実施形態では、配向層１０３としてチタン層を用いる。
　また、上述の配向層１０３としては、例えば、絶縁性配向層であり、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、ニオブ酸リチウム（ＬｉＮｂＯ）、ＢｉＬａＴｉＯ、ＳｒＦｅＯ、ＢｉＦｅＯ、ＢａＦｅＯ、ＺｎＦｅＯ、ＰＭｎＮ－ＰＺＴ、または生体アパタイト（ＢＡｐ）などを用いることができる。特に絶縁性配向層として窒化アルミニウム、または酸化アルミニウムを用いることが好ましい。本実施形態では、絶縁性配向層として、窒化アルミニウム層を用いることが好ましい。
　本明細書等において、配向層１０３は導電性配向層であっても良く、絶縁性配向層であっても良い。導電性配向層及び絶縁性配向層を区別する必要が無い場合は配向層１０３と表現する。
　配向層１０３の表面状態は、後述する半導体層１０８の結晶性に影響を与える。そのため、配向層１０３の表面は、平坦であることが望ましい。例えば、配向層１０３は、表面の算術平均粗さ（Ｒａ）が２．３ｎｍより小さいことが好ましい。配向層１０３の表面粗さが２．３ｎｍより小さいことで、ｃ軸配向を有する半導体層１０８を形成することができる。また、配向層１０３の平坦性を高めるために、半導体層１０８を形成する前に、配向層１０３の表面に対しても、下地層１０２において説明した平坦化処理を行ってもよい。
　本実施形態では、下地層１０２として窒化アルミニウム層を用い、配向層１０３としてチタン層を用いている。下地層１０２として窒化アルミニウム層を用いることにより、下地層１０２の表面の平坦性を向上させることができる。また、平坦な表面を有する下地層１０２の上に、配向層１０３としてチタン層を形成する。これにより、配向層１０３の表面の平坦性を向上させることができる。したがって、後に形成される半導体層１０８の結晶性が高くなるため好ましい。
　配向層１０３の膜厚は、例えば、５０ｎｍ以上（好ましくは、５０ｎｍ以上１００ｎｍ以下）である。配向層１０３は、任意の方法で形成されてもよい。例えば、配向層１０３は、スパッタリング法、ＣＶＤ法、真空蒸着法、電子ビーム蒸着法、またはＡＬＤ法等により形成される。
　次に、図２に示すように、配向層１０３の上にレジストマスク１０４を形成し、当該レジストマスクを用いて配向層１０３にエッチングを施すことにより、配向パターン１０５を形成する。その後、レジストマスク１０４を除去する。配向パターン１０５は、底面に対する側面の角度がθ１である勾配（以下、「テーパー」という）を有する。配向層１０３のエッチングにドライエッチング法を用いることにより、テーパーを大きくしやすく、条件によっては、配向パターン１０５のテーパー角度θ１を６０°以上とすることができる。また、配向層１０３のエッチングにウェットエッチング法を用いることで、配向パターン１０５のテーパー角度θ１を２０°以上５０°以下（好ましくは、３０°以上４０°以下）とすることができる。本実施形態では、配向層１０３をドライエッチング法によりエッチングすることで、配向パターン１０５のテーパー角度θ１を６０°以上とする。
　次に、図３に示すように、配向パターン１０５を覆うように絶縁層１０６を形成する。絶縁層１０６として、酸化シリコン又は窒化シリコンなどの無機絶縁材料を用いる。本実施形態では、絶縁層１０６として、窒化シリコンをＣＶＤにより形成する。絶縁層１０６として無機絶縁材料を用いて成膜する場合、絶縁層１０６の形状は配向パターン１０５の形状を反映した凹凸を有する形状となる。なお、下地層１０２の材料と絶縁層１０６との材料が同じ場合は、封止性能の向上を図ることができる。また、下地層１０２の材料と絶縁層１０６との材料が異なる場合は、配向パターン１０５に影響を与えない材料を選択することができる。
　次に、図４に示すように、絶縁層１０６の上にレジストマスク１０７を形成し、当該レジストマスク１０７を用いて絶縁層１０６にエッチングを施すことにより、配向パターン１０５の上面１０５ａを露出する開口部１０６ａを形成する。これにより、絶縁層１０６は、配向パターン１０５の側面１０５ｂに接し、配向パターン１０５の周縁部を囲む形状となる。配向パターン１０５の周縁部とは、配向パターンの側面１０５ｂと上面１０５ａの一部を含む部分をいう。また、絶縁層１０６の膜厚は、例えば、５０ｎｍ以上１００ｎｍ以下の範囲である。絶縁層１０６の膜厚は、配向パターン１０５と同程度の膜厚であることが好ましい。また、絶縁層１０６の膜厚は、配向パターン１０５の膜厚よりも厚くてもよいが、配向パターン１０５の膜厚の２倍以下であることが好ましい。絶縁層１０６の膜厚が、例えば、配向パターン１０５の膜厚の２倍を超えると、配向パターン１０５の上面１０５ａと、絶縁層１０６の上面とで段差ができてしまう。絶縁層１０６による段差により、後に形成される半導体層の結晶性が低下する可能性がある。また、絶縁層１０６の厚さが配向パターン１０５の膜厚未満であると、絶縁層１０６をエッチングする際に、配向パターン１０５の上における絶縁層１０６は消失してしまうおそれがある。配向パターン１０５の上に設けられる絶縁層１０６の膜厚を、配向パターンの膜厚と実質的に同じ膜厚とすることにより、配向パターン１０５の側面１０５ｂを覆うとともに、配向パターン１０５の上面１０５ａを保護することができる。エッチング後に、レジストマスク１０７を除去することにより、配向パターン１０５が得られる。
　後に成膜される半導体層１０８の結晶の配向軸は、絶縁層１０６の表面及び配向パターン１０５の表面の影響を受ける。そのため、絶縁層１０６及び配向パターンの表面は、平坦な表面を有することが好ましい。例えば、絶縁層１０６の膜厚を、配向パターン１０５の膜厚よりも大きくし、レジストマスク１０７を形成する前に、配向パターン１０５の表面が露出しないように、絶縁層１０６の表面に平坦化処理を行ってもよい。例えば、絶縁層１０６の表面に研磨処理を行ってもよい。つまり、絶縁層１０６において、配向パターン１０５と重なる領域の厚さが、配向パターン１０５と重ならない領域の厚さよりも小さくする処理を行ってもよい。これにより、絶縁層１０６の表面に凹凸が低減された平坦な表面を形成することができる。
　次に、図５に示すように、配向パターン１０５の上に半導体層１０８を形成する。本実施形態では、半導体層１０８として、窒化ガリウムをスパッタリング法により形成する。具体的には、窒化ガリウムは、例えば、絶縁表面を有するアモルファス基板１０１（ここでは、下地層１０２が設けられたアモルファス基板１０１）を２５℃～６００℃、好ましくは２５℃～４００℃に加熱した状態でスパッタリング法により形成される。つまり、窒化ガリウムは、アモルファス基板１０１の歪み点以下の温度で形成される。窒化ガリウムは、通常、ＭＯＣＶＤ法（有機金属化学気相成長法）で形成されるが、ＭＯＣＶＤ法はプロセス温度が高いため、アモルファス基板１０１の耐熱性を考慮すると適切ではない。
　これに対し、本実施形態では、スパッタリング法を用いることにより、安価なアモルファス基板１０１上に、ＭＯＣＶＤ法よりも低温で半導体層１０８を形成することができる。また、特定の軸（例えば、ｃ軸）に配向した結晶性を有する配向パターン１０５の上に半導体層１０８を形成している。さらに、下地層１０２によってアモルファス基板１０１の表面凹凸を緩和することで、下地層１０２の上に形成される配向パターン１０５の表面凹凸を緩和している。これにより、半導体層１０８をＭＯＣＶＤ法よりも低温で形成する場合であっても、結晶性の高い半導体層１０８を形成することができる。また、アモルファス基板１０１は、サファイア基板よりも大面積化が可能であるため、大面積の積層構造体１００を形成することができる。
　半導体層１０８は、例えば、窒化ガリウムの焼結体をスパッタリングターゲットとし、スパッタガスとしてアルゴン（Ａｒ）、又はアルゴン（Ａｒ）及び窒素（Ｎ２）の混合ガスを用いてスパッタリングを行うことにより形成される。スパッタリング法としては、例えば、２極スパッタリング法、マグネトロンスパッタリング法、デュアルマグネトロンスパッタリング法、対向ターゲットスパッタリング法、イオンビームスパッタリング法、誘導結合プラズマ（ＩＣＰ）スパッタリング法を適用することができる。
　半導体層１０８の導電型は、実質的に真性であってもよいし、ｎ型の導電性又はｐ型の導電性を有していてもよい。ｎ型の導電性を有する半導体層１０８に、価電子制御を行うためのドーパントが含まれていなくてもよいし、ｎ型ドーパントとして、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）がドーピングされていてもよい。ｐ型の導電性を有する半導体層１０８は、ｐ型ドーパントとして、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、ベリリウム（Ｂｅ）から選ばれた一種の元素がドーピングされていてもよい。半導体層１０８にｎ型ドーパントを添加する場合は、キャリア濃度を１×１０１８／ｃｍ３以上とすることが好ましい。半導体層１０８にｐ型ドーパントを添加する場合は、キャリア濃度を５×１０１６／ｃｍ３以上とすることが好ましい。また、半導体層１０８を実質的に真性にする場合、ドーパントとして亜鉛（Ｚｎ）が含まれていてもよい。
　また、半導体層１０８には、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及びヒ素（Ａｓ）から選ばれた一種又は複数種の元素が含まれていてもよい。これらの元素によって、半導体層１０８のバンドギャップを調整することができる。
　以上のように、本実施形態では、配向パターン１０５が形成されたアモルファス基板１０１上に窒化ガリウムを含む半導体層１０８が成膜される。配向パターン１０５の上に形成された半導体層１０８の結晶性は、配向パターン１０５の配向軸の影響を受ける。例えば、配向パターン１０５が回転対称性又はｃ軸配向の結晶性を有する場合、半導体層１０８もｃ軸配向又は（１１１）配向の結晶性を有する。半導体層１０８の結晶性は、単結晶であることが好ましいが、多結晶、微結晶、又はナノ結晶であってもよい。半導体層１０８の結晶構造は、ウルツ鉱構造を有していてもよい。半導体層１０８の配向は、ｃ軸配向又は（１１１）配向であることが望ましい。半導体層１０８は、配向パターン１０５と接する界面近傍にアモルファス構造が含まれてもよいが、バルクでは結晶性を有していることが好ましい。
　半導体層１０８の膜厚は、１００ｎｍ以上１μｍ以下である。ただし、半導体層１０８の膜厚に限定はなく、デバイスの構造に応じて適宜設定することができる。半導体層１０８は単層構造であってもよいし、導電型及び／又は組成が異なる複数の層を含む積層構造であってもよい。
　次に、図６に示すように、半導体層１０８の上に、レジストマスク１０９を形成する。次に、レジストマスク１０９を用いて半導体層１０８に対してエッチングを施すことにより、半導体パターン１１１を形成する。本実施形態では、半導体層１０８をエッチングする方法として、ハロゲン化ガスを用いたドライエッチング法を用いる。ハロゲン化ガスとしては、塩素原子、フッ素原子、及び臭素原子等のハロゲン原子を一つ以上含み、常温でガス状態であるものならば特に制限はないが、例えば、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ２Ｆ４、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８、ＣＨＦ３、ＣＣｌ４、ＣＣｌＦ３、ＡｌＦ３、ＡｌＣｌ３等が挙げられる。また、ハロゲン化ガスを複数混合して用いてもよい。ハロゲン化ガスとして、ＣＣｌ４、ＣＣｌＦ３、ＡｌＦ３、ＡｌＣｌ３等の塩素系ガスを用いることが好ましい。そのため、半導体パターン１１１のテーパー角度θ２を、６０°以上とすることができる。ただし、この例に限られるものではなく、ウェットエッチング法を用いて半導体パターン１１１を形成してもよい。半導体パターン１１１は、図６に示すように、底面に対する側面の角度がθ２である勾配（以下、「テーパー」という）を有する。そのため、ウェットエッチング法を用いる場合には、半導体パターン１１１のテーパー角度θ２を、２０°以上５０°以下（好ましくは、３０°以上４０°以下）とすることができる。エッチング後に、レジストマスク１０９を除去することにより、窒化ガリウムを含む半導体パターン１１１が得られる。
　このとき、絶縁層１０６は、半導体パターン１１１と重なる第１領域１１０（図８参照）と、半導体パターン１１１と重ならない第２領域１２０（図８参照）とを有する。また、絶縁層１０６における第２領域１２０の上面は、第１領域１１０の上面よりも下方に位置している。言い換えると、絶縁層１０６は、第１領域１１０は、配向パターン１０５と重なる領域であり、第２領域１２０は、配向パターン１０５と重ならない領域である。また、絶縁層１０６において、第２領域１２０における膜厚は、第１領域１１０における膜厚よりも厚い。さらに、絶縁層１０６は、第２領域１２０に第１領域１１０の上面と連続する側面を有している。
　図７は、窒化ガリウムを含む半導体パターン１１１を有する積層構造体１００の平面図である。また、図８は、積層構造体１００をＡ１－Ａ２線で切断したときの積層構造体１００の端面図である。
　本実施形態に係る積層構造体１００は、絶縁表面を有するアモルファス基板１０１上に配向層１０３を形成し、配向層１０３にエッチングを施すことにより、絶縁表面の上に配向パターン１０５を形成し、絶縁表面及び配向パターン１０５の上に絶縁層１０６を成膜し、絶縁層１０６にエッチングを施すことにより、絶縁層１０６を、配向パターン１０５の側面１０５ｂに接し、配向パターン１０５の周縁部を囲むように形成し、絶縁層１０６及び配向パターン１０５の上に窒化ガリウムを含む半導体層１０８を成膜し、窒化ガリウムを含む半導体層１０８にエッチングを施すことにより、配向パターン１０５の上面１０５ａの上に半導体パターン１１１を形成することを含む。また、配向パターン１０５の周縁部を囲む絶縁層１０６は、半導体パターン１１１と重なる第１領域１１０と、半導体パターン１１１と重ならない第２領域１２０とを有する。
　本発明の一実施形態における積層構造体１００は、結晶性が高く、ｃ軸配向を有する半導体パターン１１１を含む。また、積層構造体１００は、大面積化が可能なアモルファス基板１０１を含む。そのため、積層構造体１００を利用することにより、窒化ガリウムを含むＬＥＤの生産性を高め、または窒化ガリウムを含むトランジスタが形成されたバックプレーンを作製することができる。
　本実施形態の半導体パターン１１１は、配向パターン１０５及び絶縁層１０６の配向性を反映して特定の配向軸に揃った結晶性を有している。したがって、本実施形態の半導体パターン１１１を加工して半導体デバイスに用いることにより、優れた特性の半導体デバイスを実現することができる。
　また、配向層１０３をパターニングして、配向パターン１０５を形成することにより、配向層をパターニングしない場合と比較して、高精細な半導体デバイスを形成することができる。また、配向パターン１０５として導電性を有する材料を用いることにより、配向パターン１０５を配線及び電極として利用することが可能となる。
　半導体層１０８を成膜する際に、絶縁層１０６によって凹凸が形成されていると、凹凸形状が影響して半導体層１０８の結晶性が低下してしまうおそれがある。そのため、絶縁層１０６において、配向パターン１０５と重なる第１領域１１０の膜厚を、配向パターン１０５と重ならない第２領域１２０の膜厚よりも小さくする処理を行ってもよい。このような処理を行うことにより、配向パターン１０５及び絶縁層１０６の上に半導体層１０８を成膜する際に、絶縁層１０６の凹凸形状を低減することができる。可能な限り平坦な表面の上に、半導体層１０８を成膜することができるため、半導体層１０８の結晶性を向上させることができる。
　配向層１０３のエッチングにドライエッチング法を用いた場合、配向パターン１０５のテーパー角度θ１が大きくなりやすく、条件によってはテーパー角度θ１が６０°以上になる。例えば、配向パターン１０５の形成直後に窒化ガリウム層を成膜して、窒化ガリウム層をエッチングする場合、テーパー部分の下端近傍（下地層１０２と配向パターン１０５の境界付近）にエッチング残渣（窒化ガリウム層の残渣）が生じる場合がある。高精細な半導体デバイスを形成する場合、隣接する配向パターン１０５も近接している。そのため、窒化ガリウムの残渣が生じると、エッチング残渣によって隣接する配向パターン１０５が互いに導通してしまうおそれがある。
　本実施形態では、配向パターン１０５の周縁部を囲むように絶縁層１０６が設けられている。半導体層１０８は、配向パターン１０５及び絶縁層１０６の上に成膜されて、絶縁層１０６の上でエッチングされる。そのため、配向パターン１０５のテーパー角度θ１によらず、配向パターン１０５のテーパー部分の下端近傍に半導体層１０８のエッチング残りが生じることを抑制することができる。これにより、エッチング残渣によって導通することを抑制することができる。
＜第２実施形態＞
　本実施形態では、第１実施形態における積層構造体１００と一部異なる構造を有する積層構造体１００Ａについて、図９及び図１０を参照して説明する。積層構造体１００Ａは、配向パターン１０５と接する絶縁層１０６の形状が、積層構造体１００が有する絶縁層１０６の形状と異なっている。
　本実施形態における積層構造体１００Ａの製造方法は、図１から図５までは、積層構造体１００の製造方法と同じである。積層構造体１００Ａは、成膜された半導体層１０８の上にレジストマスク１１２を形成する領域が、積層構造体１００の製造方法と異なっている。
　図９に示すように、レジストマスク１１２は、絶縁層１０６の開口部１０６ａの内側に形成される。次に、レジストマスク１１２を用いて、絶縁層１０６に対してエッチングを施すことにより、半導体パターン１１１を形成する。本実施形態では、半導体層１０８をエッチングする方法として、ハロゲン化ガスを用いたドライエッチング法を用いる。テーパー角度θ２については、図６に関する記載を参照すればよい。
　本実施形態では、レジストマスク１１２は、絶縁層１０６の開口部１０６ａの内側に設けられている。そのため、エッチングにより半導体パターン１１１を形成する際に、絶縁層１０６の上面及び配向パターン１０５の上面１０５ａが除去される。このとき、絶縁層１０６は、配向パターン１０５の側面１０５ｂ（外周側面ともいう）に接し、配向パターン１０５の上面１０５ａとは接しない。また、配向パターン１０５は、半導体パターン１１１と重なる第１領域１３０と、半導体パターン１１１と重ならない第２領域１４０とを有する。また、配向パターン１０５は、第２領域１４０において半導体パターン１１１の下端部近傍に溝部１０５ｃを有している。
　図１０に示すように、半導体パターン１１１は、絶縁層１０６とは重畳していない。そのため、半導体層１０８を成膜する際に、絶縁層１０６と重畳する領域において結晶性が低い領域があったとしても、半導体パターン１１１の形成時に除去することができる。これにより、結晶性が高い半導体パターンを用いて半導体デバイスを製造することができる。
＜第３実施形態＞
　本実施形態では、第１実施形態における積層構造体１００を用いた半導体デバイス５００について、図１１～図１２を参照して説明する。
　図１１は、第１実施形態における積層構造体１００を含む半導体デバイス５００を示す端面図である。具体的には、図１１に示す半導体デバイス５００は、図４に示した半導体パターン１１１を用いて製造したＬＥＤ素子の一例である。なお、図面において、第１実施形態に示す積層構造体１００と同じ要素については、同じ符号を付して重複する説明を省略する。
　図１１に示すように、半導体デバイス５００は、第１実施形態における積層構造体１００と、積層構造体１００の半導体パターンの上に設けられたｎ型窒化ガリウム層５０１と、ｎ型窒化ガリウム層５０１の上に設けられたｎ型電極５０４と、ｎ型電極５０４と離間して設けられており、ｎ型窒化ガリウム層５０１の上に設けられた発光層５０２と、発光層５０２の上に設けられたｐ型窒化ガリウム層５０３と、ｐ型窒化ガリウム層５０３の上に設けられたｐ型電極５０５と、を有する。
　半導体デバイス５００は、次に説明するプロセスにより形成される。図４に示す半導体パターン１１１を形成した後、半導体パターン１１１の上に、ｎ型窒化ガリウム層５０１、発光層５０２及びｐ型窒化ガリウム層５０３を順次成長させる。その後、ｎ型窒化ガリウム層５０１、発光層５０２及びｐ型窒化ガリウム層５０３の一部を、ｎ型窒化ガリウム層５０１が露出するように除去する。最後に、ｎ型窒化ガリウム層５０１及びｐ型窒化ガリウム層５０３にそれぞれ接するｎ型電極５０４及びｐ型電極５０５を形成する。ｎ型窒化ガリウム層５０１及びｐ型窒化ガリウム層５０３の形成方法については、第１実施形態におけるｎ型の導電性を有する半導体層１０８及びｐ型の導電性を有する半導体層１０８の記載を参酌すればよい。
　以上のプロセスを経て、図１１に示した半導体デバイス５００が完成する。本実施形態の半導体デバイス５００は、アモルファス基板１０１上に形成された、結晶性の高い半導体パターン１１１を用いて形成される。したがって、本実施形態によれば、安価なアモルファス基板１０１上に半導体デバイス５００を製造することができる。また、大面積のアモルファス基板１０１の上に半導体デバイス５００を製造することができるため、生産性が向上する。また、本実施形態によれば、結晶性の高い窒化ガリウム層をスパッタリング法により形成できるため、プロセス全体を通じて高い温度に曝されることがなく、高いスループットで半導体デバイス５００を製造することができる。さらに、本実施形態によれば、微細な半導体パターン１１１を有する積層構造体１００を用いることにより、高精細な半導体デバイスを形成することができる。
　図１１に示した半導体デバイス５００は、ＬＥＤ素子としての一例を示すにすぎず、他の構造のＬＥＤ素子であってもよい。例えば、発光層５０２は、窒化ガリウム層と窒化インジウムガリウム層とを交互に積層した量子井戸構造であってもよい。
　なお、本実施形態において、積層構造体１００を用いて半導体デバイス５００を製造する例について説明したが、積層構造体１００Ａを用いて半導体デバイス５００を製造してもよい。
　図１２は、第１実施形態における積層構造体１００を含む半導体デバイス５００を用いた発光装置６００を示す平面図である。図１２に示すように、アモルファス基板１０１上には、表示部６０１及び周辺回路部６０２が設けられる。周辺回路部６０２の一部には、発光装置６００へ各種信号（映像信号及び制御信号）を入力するための端子部６０３が設けられる。表示部６０１の内側には、複数の画素６０４がマトリクス状に配置される。図１１に示した半導体デバイス５００は、各画素６０４に配置されている。図示は省略するが、各画素６０４には、半導体デバイス５００の発光及び非発光を制御するための半導体チップが設けられていてもよい。
＜第４実施形態＞
　本実施形態では、第２実施形態とは異なる構造の半導体デバイスを形成した例について説明する。具体的には、本実施形態では、半導体デバイスとして、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）を形成した例について説明する。なお、図面において、第１実施形態に示す積層構造体１００と同じ要素については、同じ符号を付して重複する説明を省略する。
　図１３は、第４実施形態における窒化ガリウム系半導体層を含む半導体デバイス７００を示す端面図である。具体的には、図１３に示す半導体デバイス７００は、第１実施形態において図４に示した半導体パターン１１１を用いて製造したＨＥＭＴの一例である。
　図１３に示すように、半導体デバイス７００は、第１実施形態における積層構造体１００と、積層構造体の半導体パターンの上に設けられたｎ型窒化アルミニウムガリウム層７０１と、ｎ型窒化アルミニウムガリウム層７０１の上に設けられたｎ型窒化ガリウム層７０２と、ｎ型窒化ガリウム層７０２に接して設けられたソース電極７０３と、ソース電極７０３と離間して設けられており、ｎ型窒化アルミニウムガリウム層７０１に接するドレイン電極７０４と、ｎ型窒化アルミニウムガリウム層７０１の上に、ソース電極７０３とドレイン電極７０４との間に挟まれたゲート電極７０５と、を有する。半導体デバイス７００は、ソース電極７０３、ドレイン電極７０４、及びゲート電極７０５の上に保護層として窒化シリコンが設けられていてもよい。
　半導体デバイス７００は、次に説明するプロセスにより形成される。窒化ガリウム系半導体層で構成された半導体パターン１１１の上には、ｎ型窒化アルミニウムガリウム層７０１及びｎ型窒化ガリウム層７０２が順次形成される。これらの窒化ガリウム系半導体層の形成には、スパッタリング法を用いることができる。ｎ型窒化アルミニウムガリウム層７０１及びｎ型窒化ガリウム層７０２には、ｎ型窒化アルミニウムガリウム層７０１に達するトレンチが設けられ、その内部にソース電極７０３及びドレイン電極７０４が配置される。ソース電極７０３とドレイン電極７０４との間には、ｎ型窒化ガリウム層７０２に接するゲート電極７０５が配置される。最後に、保護層として窒化シリコン層７０６が形成されることで、図１３に示すＨＥＭＴが完成する。
　本実施形態の半導体デバイス７００は、アモルファス基板１０１上に形成された結晶性の高い窒化ガリウム層（半導体パターン１１１）を用いて形成される。したがって、本実施形態によれば、安価なアモルファス基板１０１上に半導体デバイス７００を製造することができる。また、大面積のアモルファス基板１０１の上に半導体デバイス５００を製造することができるため、生産性が向上する。また、本実施形態によれば、複数の窒化ガリウム系半導体層をスパッタリング法により形成するため、プロセス全体を通じて高い温度に曝されることがなく、高いスループットで半導体デバイス７００を製造することができる。さらに、本実施形態によれば、微細な半導体パターン１１１を有する積層構造体１００を用いることにより、高精細な半導体デバイスを形成することができる。なお、図１３に示した半導体デバイス７００は、ＨＥＭＴの一例を示すものにすぎず、他の構造のＨＥＭＴであってもよい。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１００、１００Ａ…積層構造体、１０１…アモルファス基板、１０２…下地層、１０３…配向層、１０４…レジストマスク、１０５…配向パターン、１０５ａ…上面、１０５ｂ…側面、１０５ｃ…溝部、１０６…絶縁層、１０６ａ…開口部、１０７…レジストマスク、１０８…半導体層、１０９…レジストマスク、１１０…第１領域、１１１…半導体パターン、１１２…レジストマスク、１２０…第２領域、１３０…第１領域、１４０…第２領域、５００…半導体デバイス、５０１…ｎ型窒化ガリウム層、５０２…発光層、５０３…ｐ型窒化ガリウム層、５０４…ｎ型電極、５０５…ｐ型電極、６００…発光装置、６０１…表示部、６０２…周辺回路部、６０３…端子部、６０４…画素、７００…半導体デバイス、７０１…ｎ型窒化アルミニウムガリウム層、７０２…ｎ型窒化ガリウム層、７０３…ソース電極、７０４…ドレイン電極、７０５…ゲート電極、７０６…窒化シリコン層
 

Claims (18)

  1. 　絶縁表面を有するアモルファス基板と、
    　前記アモルファス基板の上の配向パターンと、
    　前記配向パターンの側面に接し、前記配向パターンの周縁部を囲む絶縁層と、
    　前記配向パターンの上の窒化ガリウムを含む半導体パターンと、を含み、
    　前記絶縁層は、前記半導体パターンと重なる第１領域と、前記半導体パターンと重ならない第２領域とを有する、積層構造体。
  2. 　前記第２領域の上面は、前記第１領域の上面よりも下方に位置する、請求項１に記載の積層構造体。
  3. 　前記絶縁層は、前記第２領域に前記第１領域の上面と連続する側面を有する、請求項２に記載の積層構造体。
  4. 　絶縁表面を有するアモルファス基板と、
    　前記アモルファス基板の上の配向パターンと、
    　前記配向パターンの外周側面に接し、前記配向パターンの上面とは接しない絶縁層と、
    　前記配向パターンの上の窒化ガリウムを含む半導体パターンと、を含み、
    　前記配向パターンは、前記半導体パターンと重なる第１領域と、前記半導体パターンと重ならない第２領域とを有する、積層構造体。
  5. 　前記配向パターンは、前記第２領域において前記半導体パターンの下端部近傍に溝部を有する、請求項４に記載の積層構造体。
  6. 　前記配向パターンは、ｃ軸配向性を有する導電材料又は絶縁材料で構成される、請求項１に記載の積層構造体。
  7. 　前記アモルファス基板は、アモルファスガラス基板又は樹脂基板である、請求項１に記載の積層構造体。
  8. 　絶縁表面を有するアモルファス基板上に配向層を形成し、
    　前記配向層にエッチングを施すことにより、前記絶縁表面の上に配向パターンを形成し、
    　前記絶縁表面及び前記配向パターンの上に絶縁層を成膜し、
    　前記絶縁層にエッチングを施すことにより、前記絶縁層を、前記配向パターンの側面に接し、前記配向パターンの周縁部を囲むように形成し、
    　前記絶縁層及び前記配向パターンの上に窒化ガリウムを含む半導体層を成膜し、
    　前記窒化ガリウムを含む半導体層にエッチングを施すことにより、前記配向層の上面の上に半導体パターンを形成することを含み、
    　前記配向パターンの周縁部を囲む前記絶縁層は、前記半導体パターンと重なる第１領域と、前記半導体パターンと重ならない第２領域とを有する、積層構造体の製造方法。
  9. 　前記絶縁層を成膜することは、
    　前記絶縁層の膜厚は、前記配向パターンの膜厚と実質的に同じ厚さとなるように成膜することを含む、請求項８に記載の積層構造体の製造方法。
  10. 　前記半導体層をエッチングすることは、
    　前記配向層における前記第２領域の上面が、前記第１領域の上面よりも下方に位置するようにエッチングすることを含む、請求項８に記載の積層構造体の製造方法。
  11. 　前記半導体層をエッチングすることは、
    　前記配向パターンの周縁部を囲む前記絶縁層に、前記第２領域に前記第２領域の上面と連続する側面が形成されるようにエッチングすることを含む、請求項８に記載の積層構造体の製造方法。
  12. 　絶縁表面を有するアモルファス基板上に配向層を形成し、
    　前記配向層にエッチングを施すことにより、前記絶縁表面の上に配向パターンを形成し、
    　前記絶縁表面及び前記配向パターンの上に絶縁層を成膜し、
    　前記絶縁層にエッチングを施すことにより、前記絶縁層に、前記配向パターンの外周側面に接し、前記配向パターンの上面とは接しないように形成し、
    　前記絶縁層及び前記配向パターンの上に窒化ガリウムを含む半導体層を成膜し、
    　前記窒化ガリウムを含む半導体層にエッチングを施すことにより、前記配向層の上面の上に半導体パターンを形成することを含み、
    　前記配向パターンは、前記半導体パターンと重なる第１領域と、前記半導体パターンと重ならない第２領域とを有する、積層構造体の製造方法。
  13. 　前記絶縁層を成膜することは、
    　前記絶縁層の膜厚は、前記配向パターンの膜厚と実質的に同じ厚さとなるように成膜することを含む、請求項１２に記載の積層構造体の製造方法。
  14. 　前記半導体層をエッチングすることは、
    　前記配向パターンは、前記第２領域において前記半導体パターンの下端部近傍に溝部を形成するようにエッチングすることを含む、請求項１２に記載の積層構造体の製造方法。
  15. 　前記配向層は、ｃ軸配向性を有する導電材料又は絶縁材料で形成される、請求項８に記載の積層構造体の製造方法。
  16. 　前記アモルファス基板は、アモルファスガラス基板又は樹脂基板である、請求項８に記載の積層構造体の製造方法。
  17. 　前記窒化ガリウムを含む半導体層は、スパッタ法により形成される、請求項８に記載の積層構造体の製造方法。
  18. 　請求項１乃至７のいずれか一項に記載の積層構造体を用いた半導体デバイス。

     
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