WO2024042665A1 - 誤り訂正符号化装置及び誤り訂正符号化方法 - Google Patents

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WO2024042665A1
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error correction
bit
decision error
modulation symbol
bits
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剛 吉田
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Definitions

  • the present disclosure relates to an error correction encoding device and an error correction encoding method.
  • a transmitting device that includes an error correction encoding device that generates soft-decision error correction redundant bits by performing soft-decision error correction encoding on multilevel modulation symbols (for example, see Non-Patent Document 1).
  • a bit string representing a multilevel modulation symbol includes the most significant bits for the number of dimensions, the middle bits for the number of dimensions x K (K is an integer of 1 or more), and the least significant bits for the number of dimensions.
  • the middle bit is the bit that exists between the most significant bit and the least significant bit.
  • the error correction encoding device obtains each multi-level modulation symbol from a frame in which a plurality of multi-level modulation symbols are lined up.
  • the error correction encoding device uses the information bits assigned to the least significant bits of each multi-level modulation symbol and the information bits assigned to the middle bits of each multi-level modulation symbol.
  • Soft-decision error-correction redundant bits are generated by performing soft-decision error correction encoding on the multilevel modulation symbols.
  • Non-Patent Document 1 the larger the number of middle bits of the multi-level modulation symbols, and the larger the number of multi-level modulation symbols, the more the calculation of soft-decision error correction encoding processing is performed. There was a problem that the amount would increase.
  • An object of the present invention is to obtain an error correction encoding device that can reduce the amount of calculation for soft-decision error correction encoding processing compared to the conventional error correction encoding device.
  • An error correction encoding device acquires a plurality of information bit strings that are labels of each multi-level modulation symbol from a frame in which a plurality of information bit strings that are labels of each multi-level modulation symbol are lined up. and an exclusive OR operation unit that calculates an exclusive OR for a plurality of information bits that are the labels of each multilevel modulation symbol, and and a soft-decision error correction encoding unit that generates soft-decision error correction redundant bits by performing soft-decision error correction encoding.
  • FIG. 1 is a configuration diagram showing an error correction encoding device according to Embodiment 1.
  • FIG. 1 is a hardware configuration diagram showing hardware of an error correction encoding device according to Embodiment 1.
  • FIG. 2 is a hardware configuration diagram of a computer when an error correction encoding device is realized by software, firmware, or the like. 2 is a flowchart showing an error correction encoding method which is a processing procedure of an error correction encoding device.
  • FIG. 5A is an explanatory diagram showing an example of the first bit string given to the probability shaping encoding unit 1
  • FIG. 5B is an explanatory diagram showing a frame generated by the probability shaping encoding unit 1.
  • FIG. 5A is an explanatory diagram showing an example of the first bit string given to the probability shaping encoding unit 1
  • FIG. 5B is an explanatory diagram showing a frame generated by the probability shaping encoding unit 1.
  • FIG. 6A is an explanatory diagram showing a frame output from the probability shaping encoding unit 1 to the hard-decision error correction encoding unit 2
  • FIG. 6A is an explanatory diagram showing the frame output from the probability shaping encoding unit 1 to the hard-decision error correction encoding unit 2.
  • FIG. 3 is an explanatory diagram showing a frame that is
  • FIG. 7A is an explanatory diagram showing a frame output from the hard-decision error correction encoding section 2 to the exclusive OR operation section 3
  • FIG. 7B shows set division bits output from the exclusive OR operation section 3. It is an explanatory diagram.
  • FIG. 3 is an explanatory diagram showing exclusive OR calculation processing by the exclusive OR calculation unit 3;
  • FIG. 3 is an explanatory diagram showing exclusive OR calculation processing by the exclusive OR calculation unit 3;
  • FIG. 4 is an explanatory diagram showing set divided bits to be soft-decision error-correction encoded by the soft-decision error-correction encoder 4;
  • FIG. 10A is an explanatory diagram showing a frame in which hard decision error correction redundant bits and soft decision error correction redundant bits are stored, respectively, and
  • FIG. :N3] is an explanatory diagram showing a frame storing a pulse amplitude modulation symbol string including: N3].
  • FIG. 11A is an explanatory diagram showing the correspondence between signal point positions and bit strings that are their labels when two 8-value pulse amplitude modulation symbols are arranged in the real part and the imaginary part, and
  • FIG. 11B is an explanatory diagram showing the correspondence between the signal point positions and the bit strings that are their labels.
  • FIG. 3 is an explanatory diagram showing an exclusive OR operation result of bit strings that are labels corresponding to points.
  • FIG. 1 is a configuration diagram showing an error correction encoding device according to the first embodiment.
  • FIG. 2 is a hardware configuration diagram showing the hardware of the error correction encoding device according to the first embodiment.
  • the error correction encoding device shown in FIG. 1 is implemented, for example, in a transmitting device (not shown).
  • the transmitting device (not shown) is equipped with the error correction encoding device shown in FIG. 1, the receiving device (not shown) can correct bit errors occurring in the communication path, for example.
  • the probability shaping encoding unit 1 is realized, for example, by the probability shaping encoding circuit 11 shown in FIG.
  • a first bit string to be communicated is given to the probability shaping encoder 1 from the outside.
  • the probability shaping encoding unit 1 performs probability shaping encoding on the first bit string.
  • probability shaping coding is performed by the probability shaping coding unit 1
  • the probability shaping coding unit 1 outputs a frame in which a plurality of information bit strings are lined up to the hard decision error correction coding unit 2, using the second bit string, which is the first bit string after probability shaping coding, as an information bit string.
  • the hard-decision error correction encoding unit 2 is realized, for example, by the hard-decision error correction encoding circuit 12 shown in FIG.
  • the hard-decision error correction encoder 2 acquires frames from the probability shaping encoder 1.
  • the hard-decision error correction encoding unit 2 acquires a plurality of information bit strings from the frame.
  • the second bit string which is the label of the multilevel modulation symbol, includes the most significant bit (hereinafter referred to as "MSB") for the number of dimensions D, the middle bit (hereinafter referred to as "SSB”) for the number of dimensions D ⁇ K, It includes the least significant bits (hereinafter referred to as "LSB”) for the number of dimensions D.
  • SSB is the bit that exists between MSB and LSB.
  • the second bit string is part of the label of the multilevel modulation symbol.
  • D indicates the number of dimensions of each of a plurality of bits included in a multilevel modulation symbol.
  • D is an integer of 1 or more.
  • the hard-decision error correction encoding unit 2 generates hard-decision error-correction redundant bits by performing hard-decision error correction encoding on the plurality of acquired information bits.
  • the hard decision error correction encoding unit 2 stores the hard decision error correction redundant bits in a hard decision error correction redundant bit storage area within the frame.
  • the hard-decision error correction encoding unit 2 outputs the frame after storing the hard-decision error correction redundant bits to the exclusive OR operation unit 3 and the symbol generation unit 5, respectively.
  • the exclusive OR operation section 3 is realized, for example, by the exclusive OR operation circuit 13 shown in FIG.
  • the exclusive OR operation unit 3 acquires the frame from the hard-decision error correction encoding unit 2.
  • the exclusive OR calculation unit 3 obtains a plurality of information bit strings, which are labels of respective multilevel modulation symbols, from the frame, and calculates an exclusive OR of the plurality of information bits.
  • the exclusive OR operation unit 3 outputs set division bits indicating the respective exclusive OR operation results to the soft decision error correction encoding unit 4.
  • the soft-decision error correction encoding unit 4 is realized, for example, by the soft-decision error correction encoding circuit 14 shown in FIG.
  • the soft-decision error correction encoding unit 4 obtains a plurality of set division bits from the exclusive OR operation unit 3.
  • the soft-decision error correction encoding unit 4 generates soft-decision error correction redundant bits by performing soft-decision error correction encoding on the exclusive OR operation results indicated by the plurality of set divided bits.
  • the soft-decision error correction encoding unit 4 outputs soft-decision error correction redundant bits to the symbol generation unit 5.
  • the symbol generation unit 5 is realized, for example, by the symbol generation circuit 15 shown in FIG.
  • the symbol generation unit 5 acquires a frame from the hard-decision error correction encoding unit 2 and acquires soft-decision error correction redundant bits from the soft-decision error correction encoding unit 4.
  • the symbol generation unit 5 obtains a second bit string from the frame, and generates a plurality of pulse amplitude modulation symbols from the second bit string, hard decision error correction redundant bits, and soft decision error correction redundant bits.
  • the second bit string is a part of the label of each multi-level modulation symbol or the entire label of each multi-level modulation symbol.
  • the symbol generation unit 5 outputs a communication symbol sequence in which a plurality of pulse amplitude modulation symbols are lined up to a receiving device (not shown) via a communication channel (not shown).
  • the constituent elements of an error correction coding device are a probability shaping coding section 1, a hard decision error correction coding section 2, an exclusive OR operation section 3, a soft decision error correction coding section 4, and a symbol generation section.
  • 5 is assumed to be realized by dedicated hardware as shown in FIG. That is, the error correction coding device is realized by a probability shaping coding circuit 11, a hard decision error correction coding circuit 12, an exclusive OR operation circuit 13, a soft decision error correction coding circuit 14, and a symbol generation circuit 15. Assuming something.
  • Each of the probability shaping encoding circuit 11, the hard-decision error correction encoding circuit 12, the exclusive OR operation circuit 13, the soft-decision error correction encoding circuit 14, and the symbol generation circuit 15 is, for example, a single circuit, a composite circuit, This applies to a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field-Programmable Gate Array), or a combination thereof.
  • ASIC Application Specific Integrated Circuit
  • FPGA Field-Programmable Gate Array
  • the components of the error correction encoding device are not limited to those realized by dedicated hardware, but the error correction encoding device can be realized by software, firmware, or a combination of software and firmware. There may be.
  • Software or firmware is stored in a computer's memory as a program.
  • a computer refers to hardware that executes a program, such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), a central processing unit, a processing unit, an arithmetic unit, a microprocessor, a microcomputer, a processor, or a DSP. (Digital Signal Processor).
  • FIG. 3 is a hardware configuration diagram of a computer when the error correction encoding device is implemented by software, firmware, or the like.
  • the error correction encoding device When the error correction encoding device is realized by software, firmware, etc., it includes a probability shaping encoding unit 1, a hard decision error correction encoding unit 2, an exclusive OR operation unit 3, a soft decision error correction encoding unit 4, and A program for causing a computer to execute each processing procedure in the symbol generation unit 5 is stored in the memory 21. Then, the processor 22 of the computer executes the program stored in the memory 21.
  • FIG. 2 shows an example in which each of the components of the error correction encoding device is realized by dedicated hardware
  • FIG. 3 shows an example in which the error correction encoding device is realized by software, firmware, etc. ing.
  • this is just an example, and some of the components in the error correction encoding device may be realized by dedicated hardware, and the remaining components may be realized by software, firmware, or the like.
  • FIG. 4 is a flowchart showing an error correction encoding method, which is a processing procedure of the error correction encoding device.
  • the probability shaping encoding unit 1 acquires a first bit string to be communicated as shown in FIG. 5A from the outside.
  • FIG. 5A is an explanatory diagram showing an example of the first bit string given to the probability shaping encoder 1.
  • the first bit string is a sequence of multiple frames. Each frame is divided into MSB and non-MSB.
  • A[1][1:2N1] assigned to the MSB and A[2][1:N0] assigned to other than the MSB are information bits.
  • Each of N1 and N0 is an integer of 1 or more.
  • [1:2N1] is a symbol that means the first column to the 2 ⁇ N1 column.
  • [1:N0] is a symbol meaning the first column to the N0th column.
  • the HD-FEC reserved area assigned to the MSB is a hard-decision error correction redundant bit storage area, and stores first dummy bits.
  • the SD-FEC reserved area allocated to the MSB is a soft-decision error correction redundant bit storage area, and stores second dummy bits.
  • the PCS (Probabilistic Constellation Shaping) reserved area allocated to areas other than the MSB is an area for storing bits that are increased by probability shaping coding, and stores third dummy bits.
  • the probability shaping encoding unit 1 performs probability shaping encoding on the first bit string to be communicated. That is, the probability shaping coding unit 1 performs probability shaping coding on the first bit string to obtain A frame is generated so that the probability of occurrence of a plurality of signal points is biased (step ST1 in FIG. 4).
  • the probability shaping encoder 1 outputs a frame in which a plurality of second bit strings, which are the first bit strings after probability shaping encoding, are lined up, to the hard decision error correction encoder 2.
  • FIG. 5B is an explanatory diagram showing a frame generated by the probability shaping encoder 1.
  • Group “1” is the first group, and group “2” is the second group.
  • Group “1” includes a multilevel modulation symbol in which neither the first dummy bit nor the second dummy bit is included in the MSB, or a label of the multilevel modulation symbol, and a label in which the first dummy bit is included in the MSB. It includes the multi-level modulation symbol or the label of the multi-level modulation symbol.
  • Group “2” is a group that includes the SD-FEC reserved area allocated to the MSB.
  • group "2" includes a multilevel modulation symbol in which the second dummy bit is included in the MSB or a label of the multilevel modulation symbol.
  • D 2.
  • the number of bits that a D-dimensional multilevel modulation symbol has is D ⁇ M.
  • bits included in the multilevel modulation symbol are expressed as B[i][j][g][c].
  • g is a group index and c is a column index.
  • the probability shaping encoding unit 1 converts A[2][1:N0] allocated to areas other than the MSB into 4 ⁇ N3 bits that are probability shaped.
  • N3 is an integer of 1 or more.
  • a first dummy bit is stored in the HD-FEC reserved area assigned to the MSB, and a second dummy bit is stored in the SD-FEC reserved area assigned to the MSB.
  • the hard-decision error correction encoder 2 acquires a frame as shown in FIG. 6A from the probability shaping encoder 1.
  • FIG. 6A is an explanatory diagram showing a frame output from the probability shaping encoder 1 to the hard-decision error correction encoder 2.
  • the hard-decision error correction encoding unit 2 does not acquire the first dummy bit stored in the HD-FEC reserved area.
  • the HD-FEC information bits are bits to be hard-decision error correction encoded.
  • the information bits included in the part surrounded by the broken line are B[2:3][1:2][2][N2+1:N3], B[1][1:2][1][1:N1] and B[2:3][1:2][1][1:N2].
  • the hard-decision error correction encoding unit 2 generates hard-decision error correction redundant bits by performing hard-decision error correction encoding on the HD-FEC information bits (step ST2 in FIG. 4).
  • the hard-decision error correction encoding process itself is a well-known technique, so a detailed explanation will be omitted.
  • a known code such as a BCH code, a Staircase code, or a Zipper code can be used, for example.
  • BCH codes are described, for example, in “R. Bose and D. Ray-Chaudhuri, “On a class of error correcting binary group codes,” Information and Control, vol. 3, no. 1, pp. 68-79, March 1960.” has been disclosed.
  • Staircase codes are described, for example, in “B. P. Smith et al., “Staircase codes: FEC for 100 Gb/s OTN,” J. Lightw. Technol., vol. 30, no. 1, pp. 110-117, Jan.
  • Zipper codes are described, for example, in “A. Y. Sukmadji et al., “Zipper codes: Spatially-coupled product-like codes with iterative algebraic decoding,” Canadian Workshop on Information Theory (CWIT), Hamilton, ON, Canada, June 2019, pp. 1-6, doi: 10.1109/CWIT.2019.8929906”.
  • the hard-decision error correction encoding unit 2 assigns the generated hard-decision error correction redundant bits to the MSB as B[1][1:2][1][N1+1:N2].
  • the data is stored in the HD-FEC reserved area. That is, the hard decision error correction encoding unit 2 stores hard decision error correction redundant bits in the HD-FEC reserved area instead of the first dummy data stored in the HD-FEC reserved area.
  • FIG. 6B is an explanatory diagram showing a frame in which hard-decision error correction redundant bits are stored in the HD-FEC reserved area.
  • the hard-decision error correction encoding unit 2 outputs the frame after storing the hard-decision error correction redundant bits to the exclusive OR operation unit 3 and the symbol generation unit 5, respectively.
  • the hard-decision error correction encoding unit 2 may rearrange the bit positions after performing hard-decision error correction encoding on the HD-FEC information bits. By rearranging the bit positions, it is possible to reduce the influence of continuous bit errors occurring in the communication channel before decoding.
  • the exclusive OR operation unit 3 acquires the frame after storing hard-decision error correction redundant bits from the hard-decision error correction encoding unit 2.
  • FIG. 7A is an explanatory diagram showing a frame output from the hard-decision error correction encoding section 2 to the exclusive OR operation section 3.
  • the frame shown in FIG. 7A is the same frame as the frame shown in FIG. 6B.
  • FIG. 8 is an explanatory diagram showing exclusive OR calculation processing by the exclusive OR calculation unit 3.
  • the exclusive OR operation unit 3 obtains a plurality of information bits that are part of the label of each multilevel modulation symbol from the frame.
  • D ⁇ M information bits that are labels of multilevel modulation symbols B[1][1][1][c], B[1][2][1][c], B[2][ 1] [1] [c], B [2] [2] [1] [c], B [3] [1] [1] [c] and B [3] [2] [1] [c] Get each of them.
  • the value stored in B[1][1][1][c] etc. is "0" or "1".
  • the exclusive OR operation unit 3 acquires the bit strings of D ⁇ M information bits as N2 bit strings from the frame of group “1”, it The exclusive OR of the D ⁇ M information bits is calculated (step ST3 in FIG. 4). However, the hard-decision error correction redundant bits included in the HD-FEC reserved area are not included in the exclusive OR operation.
  • the exclusive OR calculation unit 3 converts D ⁇ (M-1) ⁇ T bit strings from the frame of group “2” into (N3 ⁇ N2)/T bit strings. When each bit string of information bits is obtained, exclusive OR is calculated for D ⁇ (M-1) ⁇ T information bits included in each bit string (step ST3 in FIG. 4). As shown in FIG.
  • the exclusive OR operation unit 3 calculates set division bits indicating the exclusive OR operation results for each D ⁇ M information bits acquired from the frame of group “1”. It is output to the soft-decision error correction encoder 4 as SPB[1:N2]. As shown in FIG. 7B, the exclusive OR operation unit 3 calculates the exclusive OR operation result for each D ⁇ (M ⁇ 1) ⁇ T information bits acquired from the frame of group “2”. The set division bits indicating the set division bits are output to the soft-decision error correction encoding unit 4 as SPB[N2+1:N4]. N4 is an integer greater than or equal to 1, and satisfies N4 ⁇ N3.
  • FIG. 7B is an explanatory diagram showing the set division bits output from the exclusive OR calculation unit 3. The amount of calculation of the exclusive OR by the exclusive OR calculation unit 3 is negligibly small compared to the amount of calculation of the soft decision error correction encoding process by the soft decision error correction encoding unit 4.
  • the soft-decision error correction encoding unit 4 obtains SPB[1:N4] including SPB[1:N2] and SPB[N2+1:N4] from the exclusive OR operation unit 3. do.
  • the soft-decision error correction encoding unit 4 generates soft-decision error correction redundant bits by performing soft-decision error correction encoding on the N4 set division bits included in SPB[1:N4] (Fig. 4 step ST4).
  • the soft-decision error correction encoding process itself is a well-known technique, so a detailed explanation will be omitted. As shown in FIG.
  • the soft-decision error correction encoding unit 4 sets the soft-decision error correction redundant bits to B[1][1:2][2][N2+1:N3] and uses the SD assigned to the MSB. -Stored in FEC reserved area. That is, the soft-decision error correction encoding unit 4 stores soft-decision error correction redundant bits in the SD-FEC reserved area instead of the second dummy data stored in the SD-FEC reserved area. The soft-decision error correction encoding unit 4 outputs soft-decision error correction redundant bits to the symbol generation unit 5.
  • FIG. 9 is an explanatory diagram showing set divided bits to be soft-decision error-correction encoded by the soft-decision error-correction encoder 4.
  • One of the objects of the soft-decision error correction encoding process by the error correction encoding device disclosed in Non-Patent Document 1 is all the information bits assigned to the LSB of the multi-level modulation symbol and the multiplex of group 2. and the information bits assigned to the SSB of the value modulation symbol.
  • the soft-decision error correction encoding processing targets are N3 symbols for the two LSB information bits and N3-N2 symbols for the two SSB information bits. Therefore, in the example of FIG. 9, the error correction encoding device disclosed in Non-Patent Document 1 performs soft-decision error correction encoding on 2 ⁇ N3+2 ⁇ (N3 ⁇ N2) bits.
  • the number of objects to be subjected to soft-decision error correction encoding by the error correction encoding apparatus shown in FIG. 1 is one.
  • the targets of the soft-decision error correction encoding process are N4 bits.
  • the error correction encoding device shown in FIG. 1 has a calculation amount smaller than 1/D and each of D, M, and T is larger than the error correction encoding device disclosed in Patent Document 1. The more effective it becomes.
  • the symbol generation unit 5 acquires a frame from the hard-decision error correction encoding unit 2 and acquires soft-decision error correction redundant bits from the soft-decision error correction encoding unit 4. Instead of acquiring the frame from the hard-decision error-correction encoder 2, the symbol generator 5 may acquire a frame after storing soft-decision error-correction redundant bits from the soft-decision error-correction encoder 4.
  • FIG. 10A is an explanatory diagram showing a frame in which hard decision error correction redundant bits and soft decision error correction redundant bits are respectively stored. Hard decision error correction redundant bits are stored in the HD-FEC reserved area in the frame shown in FIG. 10A, and soft decision error correction redundant bits are stored in the SD-FEC reserved area. However, in FIG. 10A, the HD-FEC reserved area and the SD-FEC reserved area are not specified. Furthermore, in FIG. 10A, the groups are not divided into group "1" and group "2".
  • B[1][1][c], B[2][1][c], and B[3][1][c] are each obtained. Since the information bits are not grouped, the group index g of the information bits mentioned above is omitted.
  • the symbol generation unit 5 generates M information bits of the first dimension, B[1][1][c] and B[2][1][, as shown in FIG. 10B.
  • FIG. 10B is an explanatory diagram showing a frame storing a pulse amplitude modulation symbol string including X[1][1:N3] and X[2][1:N3].
  • the symbol generation unit 5 generates a communication symbol sequence in which D pulse amplitude modulation symbols Xj including X[1][1:N3] and X[2][1:N3] are arranged in a communication channel (not shown).
  • the signal is output to a receiving device (not shown) via.
  • the symbol generation unit 5 converts the bit “100” into the symbol “-1,” the bit “101” into the symbol “-3,” the bit “111” into the symbol “-5,” and the bit “110” into the symbol. "-7” can be assigned to each. Further, by exclusive ORing the bits, the symbol generation unit 5 generates "0” or “1” as shown in FIG. 11B, symbol “-7", symbol “-5”, symbol “-3” ”, symbol “-1”, symbol “1”, symbol “3”, symbol “5”, or symbol “7”.
  • FIG. 11A is an explanatory diagram showing the correspondence between signal point positions and bit strings that are their labels when two 8-value pulse amplitude modulation symbols are arranged in the real part and the imaginary part.
  • 11B is an explanatory diagram showing an exclusive OR operation result of bit strings that are labels corresponding to each signal point in FIG. 11A.
  • the set division bit takes a value as shown in FIG. 11B, and can be divided into two sets, a "0" side and a "1" side.
  • a plurality of information bit strings, which are labels of each multi-level modulation symbol are obtained from a frame in which a plurality of information bit strings, which are labels of each multi-level modulation symbol, are lined up, and each an exclusive OR operation unit 3 that calculates an exclusive OR for a plurality of information bits that are labels of multilevel modulation symbols;
  • the error correction encoding device is configured to include a soft decision error correction encoding unit 4 that generates soft decision error correction redundant bits by performing decision error correction encoding. Therefore, when the number of middle bits of multi-level modulation symbols and the number of multi-level modulation symbols increase, the error correction coding device is more effective than the error correction coding device disclosed in Non-Patent Document 1. , it is possible to reduce the amount of calculations for soft-decision error correction encoding processing.
  • a plurality of information bits, which are labels of each multilevel modulation symbol are obtained from a frame, and hard-decision error correction redundant bits are obtained by performing hard-decision error correction encoding on the plurality of information bits.
  • a hard-decision error correction encoding unit 2 that generates a part of the label of each multi-level modulation symbol or the entire label of each multi-level modulation symbol, a hard-decision error correction redundant bit and a soft-decision error correction redundant bit.
  • the error correction encoding device was configured to include a symbol generation unit 5 that generates a plurality of pulse amplitude modulation symbols from the above. Therefore, the error correction encoding device can generate a plurality of pulse amplitude modulation symbols while suppressing an increase in the amount of calculation for soft-decision error correction encoding processing.
  • any component of the embodiments can be modified or any component of the embodiments can be omitted.
  • the present disclosure is suitable for an error correction encoding device and an error correction encoding method.
  • Probability shaping encoding unit 2. Hard decision error correction encoding unit, 3. Exclusive OR operation unit, 4. Soft decision error correction encoding unit, 5. Symbol generation unit, 11. Probability shaping encoding circuit, 12. Hard decision error correction. Encoding circuit, 13 exclusive OR operation circuit, 14 soft decision error correction encoding circuit, 15 symbol generation circuit, 21 memory, 22 processor.

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Abstract

複数の多値変調シンボルにおけるそれぞれのラベルである複数の情報ビット列が並んでいるフレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、それぞれの多値変調シンボルのラベルである複数の情報ビットについての排他的論理和を演算する排他的論理和演算部（３）と、排他的論理和演算部（３）による複数の排他的論理和の演算結果に対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する軟判定誤り訂正符号化部（４）とを備えるように、誤り訂正符号化装置を構成した。

Description

誤り訂正符号化装置及び誤り訂正符号化方法
　本開示は、誤り訂正符号化装置及び誤り訂正符号化方法に関するものである。
　多値変調シンボルに対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する誤り訂正符号化装置を備える送信装置がある（例えば、非特許文献１を参照）。
　多値変調シンボルを示すビット列は、次元数分の最上位ビットと、次元数×Ｋ（Ｋは、１以上の整数）分の中位ビットと、次元数分の最下位ビットとを含むものである。中位ビットは、最上位ビットと最下位ビットとの間に存在しているビットである。
　当該誤り訂正符号化装置は、複数の多値変調シンボルが並んでいるフレームから、それぞれの多値変調シンボルを取得する。当該誤り訂正符号化装置は、それぞれの多値変調シンボルの最下位ビットに割り当てられている情報ビットと、それぞれの多値変調シンボルの中位ビットに割り当てられている情報ビットとを用いて、それぞれの多値変調シンボルに対する軟判定誤り訂正符号化を行うことで、軟判定誤り訂正冗長ビットを生成する。
　非特許文献１に開示されている誤り訂正符号化装置は、多値変調シンボルの中位ビットの数が多く、かつ、多値変調シンボルの数が多いほど、軟判定誤り訂正符号化処理の演算量が増加してしまうという課題があった。
　本開示は、上記のような課題を解決するためになされたもので、多値変調シンボルの中位ビットの数及び多値変調シンボルの数のそれぞれが増えた場合に、非特許文献１に開示されている誤り訂正符号化装置よりも、軟判定誤り訂正符号化処理の演算量を低減することができる誤り訂正符号化装置を得ることを目的とする。
　本開示に係る誤り訂正符号化装置は、複数の多値変調シンボルにおけるそれぞれのラベルである複数の情報ビット列が並んでいるフレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、それぞれの多値変調シンボルのラベルである複数の情報ビットについての排他的論理和を演算する排他的論理和演算部と、排他的論理和演算部による複数の排他的論理和の演算結果に対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する軟判定誤り訂正符号化部とを備えている。
　本開示によれば、多値変調シンボルの中位ビットの数及び多値変調シンボルの数のそれぞれが増えた場合に、非特許文献１に開示されている誤り訂正符号化装置よりも、軟判定誤り訂正符号化処理の演算量を低減することができる。
実施の形態１に係る誤り訂正符号化装置を示す構成図である。 実施の形態１に係る誤り訂正符号化装置のハードウェアを示すハードウェア構成図である。 誤り訂正符号化装置が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。 誤り訂正符号化装置の処理手順である誤り訂正符号化方法を示すフローチャートである。 図５Ａは、確率整形符号化部１に与えられる第１のビット列の一例を示す説明図、図５Ｂは、確率整形符号化部１により生成されたフレームを示す説明図である。 図６Ａは、確率整形符号化部１から硬判定誤り訂正符号化部２に出力されたフレームを示す説明図、図６Ａは、確率整形符号化部１から硬判定誤り訂正符号化部２に出力されたフレームを示す説明図である。 図７Ａは、硬判定誤り訂正符号化部２から排他的論理和演算部３に出力されたフレームを示す説明図、図７Ｂは、排他的論理和演算部３から出力されたセット分割ビットを示す説明図である。 排他的論理和演算部３による排他的論理和の演算処理を示す説明図である。 軟判定誤り訂正符号化部４による軟判定誤り訂正符号化対象のセット分割ビットを示す説明図である。 図１０Ａは、硬判定誤り訂正冗長ビット及び軟判定誤り訂正冗長ビットのそれぞれが格納されているフレームを示す説明図、図１０Ｂは、Ｘ［１］［１：Ｎ３］とＸ［２］［１：Ｎ３］とを含むパルス振幅変調シンボル列を格納したフレームを示す説明図である。 図１１Ａは、２つの８値パルス振幅変調シンボルを実部と虚部に配置した場合の、信号点位置とそのラベルであるビット列との対応を示す説明図、図１１Ｂは、図１１Ａの各信号点に対応するラベルであるビット列の排他的論理和演算結果を示す説明図である。
　以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、実施の形態１に係る誤り訂正符号化装置を示す構成図である。
　図２は、実施の形態１に係る誤り訂正符号化装置のハードウェアを示すハードウェア構成図である。
　図１に示す誤り訂正符号化装置は、例えば、図示せぬ送信装置に実装される。図１に示す誤り訂正符号化装置は、確率整形符号化部１、硬判定誤り訂正符号化部２、排他的論理和演算部３、軟判定誤り訂正符号化部４及びシンボル生成部５を備えている。
　図示せぬ送信装置が、図１に示す誤り訂正符号化装置を備えることで、図示せぬ受信装置は、例えば、通信路で生じるビット誤りを訂正することが可能になる。
　確率整形符号化部１は、例えば、図２に示す確率整形符号化回路１１によって実現される。
　確率整形符号化部１には、外部から、通信対象である第１のビット列が与えられる。
　確率整形符号化部１は、第１のビット列に対する確率整形符号化を行う。確率整形符号化部１により確率整形符号化が行われることで、後段の処理によって第１のビット列が多値変調シンボルに変換された際に、信号点の発生確率に偏りが生じて、通信品質の向上が図られる。
　確率整形符号化部１は、確率整形符号化後の第１のビット列である第２のビット列を情報ビット列として、情報ビット列が複数並んでいるフレームを硬判定誤り訂正符号化部２に出力する。
　硬判定誤り訂正符号化部２は、例えば、図２に示す硬判定誤り訂正符号化回路１２によって実現される。
　硬判定誤り訂正符号化部２は、確率整形符号化部１から、フレームを取得する。
　硬判定誤り訂正符号化部２は、フレームから、複数の情報ビット列を取得する。多値変調シンボルのラベルである第２のビット列は、次元数Ｄ分の最上位ビット（以下「ＭＳＢ」という）と、次元数Ｄ×Ｋ分の中位ビット（以下「ＳＳＢ」という）と、次元数Ｄ分の最下位ビット（以下「ＬＳＢ」という）とを含んでいる。ＳＳＢは、ＭＳＢとＬＳＢとの間に存在しているビットである。硬判定誤り訂正冗長ビット及び軟判定誤り訂正冗長ビットのそれぞれが揃わなければ、完全なラベルにならない。このような場合、第２のビット列は、多値変調シンボルのラベルの一部である。Ｄは、多値変調シンボルに含まれている複数のビットにおけるそれぞれの次元数を示すものである。Ｄは、１以上の整数である。Ｋは、０以上の整数である。Ｋ＝０の場合、Ｍ＝２であり、この場合、第２のビット列は、ＭＳＢとＬＳＢとを含み、ＳＳＢを含まない。
　硬判定誤り訂正符号化部２は、取得した複数の情報ビットに対する硬判定誤り訂正符号化を行うことで硬判定誤り訂正冗長ビットを生成する。
　硬判定誤り訂正符号化部２は、硬判定誤り訂正冗長ビットをフレーム内の硬判定誤り訂正冗長ビット格納領域に格納する。
　硬判定誤り訂正符号化部２は、硬判定誤り訂正冗長ビット格納後のフレームを排他的論理和演算部３及びシンボル生成部５のそれぞれに出力する。
　排他的論理和演算部３は、例えば、図２に示す排他的論理和演算回路１３によって実現される。
　排他的論理和演算部３は、硬判定誤り訂正符号化部２から、フレームを取得する。
　排他的論理和演算部３は、フレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、複数の情報ビットについての排他的論理和を演算する。
　排他的論理和演算部３は、それぞれの排他的論理和の演算結果を示すセット分割ビットを軟判定誤り訂正符号化部４に出力する。
　軟判定誤り訂正符号化部４は、例えば、図２に示す軟判定誤り訂正符号化回路１４によって実現される。
　軟判定誤り訂正符号化部４は、排他的論理和演算部３から、複数のセット分割ビットを取得する。
　軟判定誤り訂正符号化部４は、複数のセット分割ビットが示す排他的論理和の演算結果に対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する。
　軟判定誤り訂正符号化部４は、軟判定誤り訂正冗長ビットをシンボル生成部５に出力する。
　シンボル生成部５は、例えば、図２に示すシンボル生成回路１５によって実現される。
　シンボル生成部５は、硬判定誤り訂正符号化部２からフレームを取得し、軟判定誤り訂正符号化部４から軟判定誤り訂正冗長ビットを取得する。
　シンボル生成部５は、フレームから、第２のビット列を取得し、第２のビット列と硬判定誤り訂正冗長ビットと軟判定誤り訂正冗長ビットとから、複数のパルス振幅変調シンボルを生成する。第２のビット列は、それぞれの多値変調シンボルのラベルの一部、又は、それぞれの多値変調シンボルのラベルの全部である。
　シンボル生成部５は、複数のパルス振幅変調シンボルが並んでいる通信シンボル系列を、図示せぬ通信路を介して、図示せぬ受信装置に出力する。
　図１では、誤り訂正符号化装置の構成要素である確率整形符号化部１、硬判定誤り訂正符号化部２、排他的論理和演算部３、軟判定誤り訂正符号化部４及びシンボル生成部５のそれぞれが、図２に示すような専用のハードウェアによって実現されるものを想定している。即ち、誤り訂正符号化装置が、確率整形符号化回路１１、硬判定誤り訂正符号化回路１２、排他的論理和演算回路１３、軟判定誤り訂正符号化回路１４及びシンボル生成回路１５によって実現されるものを想定している。
　確率整形符号化回路１１、硬判定誤り訂正符号化回路１２、排他的論理和演算回路１３、軟判定誤り訂正符号化回路１４及びシンボル生成回路１５のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。
　誤り訂正符号化装置の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、誤り訂正符号化装置が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
　ソフトウェア又はファームウェアは、プログラムとして、コンピュータのメモリに格納される。コンピュータは、プログラムを実行するハードウェアを意味し、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、あるいは、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）が該当する。
　図３は、誤り訂正符号化装置が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。
　誤り訂正符号化装置が、ソフトウェア又はファームウェア等によって実現される場合、確率整形符号化部１、硬判定誤り訂正符号化部２、排他的論理和演算部３、軟判定誤り訂正符号化部４及びシンボル生成部５におけるそれぞれの処理手順をコンピュータに実行させるためのプログラムがメモリ２１に格納される。そして、コンピュータのプロセッサ２２がメモリ２１に格納されているプログラムを実行する。
　また、図２では、誤り訂正符号化装置の構成要素のそれぞれが専用のハードウェアによって実現される例を示し、図３では、誤り訂正符号化装置がソフトウェア又はファームウェア等によって実現される例を示している。しかし、これは一例に過ぎず、誤り訂正符号化装置における一部の構成要素が専用のハードウェアによって実現され、残りの構成要素がソフトウェア又はファームウェア等によって実現されるものであってもよい。
　次に、図１に示す誤り訂正符号化装置の動作について説明する。
　図４は、誤り訂正符号化装置の処理手順である誤り訂正符号化方法を示すフローチャートである。
　確率整形符号化部１は、外部から、図５Ａに示すような、通信対象である第１のビット列を取得する。
　図５Ａは、確率整形符号化部１に与えられる第１のビット列の一例を示す説明図である。
　第１のビット列は、複数のフレームが並んでいるものである。それぞれのフレームは、ＭＳＢとＭＳＢ以外とに分けられる。
　ＭＳＢに割り当てられているＡ［１］［１：２Ｎ１］及びＭＳＢ以外に割り当てられているＡ［２］［１：Ｎ０］のそれぞれは、情報ビットである。Ｎ１及びＮ０のそれぞれは、１以上の整数である。
　［１：２Ｎ１］は、１列目から２×Ｎ１列目までを意味する記号である。［１：Ｎ０］は、１列目からＮ０列目までを意味する記号である。
　ＭＳＢに割り当てられているＨＤ－ＦＥＣ予約領域は、硬判定誤り訂正冗長ビット格納領域であり、第１のダミービットが格納されている。
　ＭＳＢに割り当てられているＳＤ－ＦＥＣ予約領域は、軟判定誤り訂正冗長ビット格納領域であり、第２のダミービットが格納されている。
　ＭＳＢ以外に割り当てられているＰＣＳ（Ｐｒｏｂａｂｉｌｉｓｔｉｃ　Ｃｏｎｓｔｅｌｌａｔｉｏｎ　Ｓｈａｐｉｎｇ）予約領域は、確率整形符号化により増加するビットを格納する領域であり、第３のダミービットが格納されている。
　確率整形符号化部１は、通信対象である第１のビット列に対する確率整形符号化を行う。
　即ち、確率整形符号化部１は、第１のビット列に対する確率整形符号化を行うことで、シンボル生成部５により生成されるパルス振幅変調シンボルＸｊ（ｊ＝１，・・・，Ｄ）における複数の信号点の生起確率に偏りが生じるように、フレームを生成する（図４のステップＳＴ１）。
　確率整形符号化部１は、確率整形符号化後の第１のビット列である第２のビット列が複数並んでいるフレームを硬判定誤り訂正符号化部２に出力する。
　図５Ｂは、確率整形符号化部１により生成されたフレームを示す説明図である。
　確率整形符号化部１により生成されたフレームは、グループ“１”（ｇ＝１）とグループ“２”（ｇ＝２）とを有している。グループ“１”は、第１のグループであり、グループ“２”は、第２のグループである。
　グループ“１”は、第１のダミービット及び第２のダミービットのいずれもがＭＳＢに含まれていない多値変調シンボル又は当該多値変調シンボルのラベルと、第１のダミービットがＭＳＢに含まれている多値変調シンボル又は当該多値変調シンボルのラベルとを含んでいる。
　グループ“２”は、ＭＳＢに割り当てられているＳＤ－ＦＥＣ予約領域を含むグループである。つまり、グループ“２”は、第２のダミービットがＭＳＢに含まれている多値変調シンボル又は当該多値変調シンボルのラベルを含んでいる。
　図５の例では、Ｄ＝２である。ｊは、次元を示す次元インデックスであり、ｊ＝１は、１次元目を示し、ｊ＝２は、２次元目を示している。
　Ｄ次元の多値変調シンボルが有するビットの数は、Ｄ×Ｍである。Ｍは、２以上の整数である。図５の例では、Ｍ＝３であり、Ｄ次元の多値変調シンボルが有するビットの数は、６（＝２×３）である。ｉは、ビット系列インデックスであり、図５の例では、Ｍ＝３であるため、ｉ＝１，２，３である。
　多値変調シンボルが有するビットは、Ｂ［ｉ］［ｊ］［ｇ］［ｃ］のように表されるものとする。ｇは、グループインデックス、ｃは、列インデックスである。ｃ＝［１：Ｎ１］は、１列目からＮ１列目までを意味する。
　確率整形符号化部１は、図５Ａにおいて、ＭＳＢに割り当てられているＡ［１］［１：２Ｎ１］を、図５Ｂに示すように、１次元目のＢ［１］［１］［１］［１：Ｎ１］及び２次元目のＢ［１］［２］［１］［１：Ｎ１］に割り当てる。
　具体的には、確率整形符号化部１は、例えば、Ａ［１］［１］をＭＳＢの１列目における１次元目（ｉ，ｊ）＝（１，１）にＢ［１］［１］［１］［１］として割り当て、Ａ［１］［２］をＭＳＢの１列目における２次元目（ｉ，ｊ）＝（１，２）にＢ［１］［２］［１］［１］として割り当てる。
　また、確率整形符号化部１は、例えば、Ａ［１］［３］をＭＳＢの２列目における１次元目（ｉ，ｊ）＝（１，１）にＢ［１］［１］［１］［２］として割り当て、Ａ［１］［４］をＭＳＢの２列目における２次元目（ｉ，ｊ）＝（１，２）にＢ［１］［２］［１］［２］として割り当てる。
　確率整形符号化部１は、図５Ｂにおいて、ＭＳＢ以外に割り当てられているＡ［２］［１：Ｎ０］については、確率整形された４×Ｎ３ビットに変換する。Ｎ３は、１以上の整数である。
　確率整形符号化部１は、例えば、Ｂ［２］［１］［１］［１：Ｎ２］を、グループ“１”におけるＳＳＢの１次元目（ｉ，ｊ）＝（２，１）に割り当て、Ｂ［２］［１］［２］［Ｎ２＋１：Ｎ３］を、グループ“２”におけるＳＳＢの１次元目（ｉ，ｊ）＝（２，１）に割り当てる。
　確率整形符号化部１は、例えば、Ｂ［２］［２］［１］［１：Ｎ２］を、グループ“１”におけるＳＳＢの２次元目（ｉ，ｊ）＝（２，２）に割り当て、Ｂ［２］［１］［２］［Ｎ２＋１：Ｎ３］を、グループ“２”におけるＳＳＢの２次元目（ｉ，ｊ）＝（２，２）に割り当てる。
　確率整形符号化部１は、例えば、Ｂ［３］［１］［１］［１：Ｎ２］を、グループ“１”におけるＬＳＢの１次元目（ｉ，ｊ）＝（３，１）に割り当て、Ｂ［３］［１］［２］［Ｎ２＋１：Ｎ３］を、グループ“２”におけるＬＳＢの１次元目（ｉ，ｊ）＝（３，１）に割り当てる。
　確率整形符号化部１は、例えば、Ｂ［３］［２］［１］［１：Ｎ２］を、グループ“１”におけるＬＳＢの２次元目（ｉ，ｊ）＝（３，２）に割り当て、Ｂ［３］［２］［２］［Ｎ２＋１：Ｎ３］を、グループ“２”におけるＬＳＢの２次元目（ｉ，ｊ）＝（３，２）に割り当てる。
　ＭＳＢに割り当てられているＨＤ－ＦＥＣ予約領域には、第１のダミービットが格納されており、ＭＳＢに割り当てられているＳＤ－ＦＥＣ予約領域には、第２のダミービットが格納されている。
　硬判定誤り訂正符号化部２は、確率整形符号化部１から、図６Ａに示すようなフレームを取得する。
　図６Ａは、確率整形符号化部１から硬判定誤り訂正符号化部２に出力されたフレームを示す説明図である。
　硬判定誤り訂正符号化部２は、フレームから、複数の多値変調シンボルのラベルの一部である複数の情報ビットをそれぞれ取得する。
　具体的には、硬判定誤り訂正符号化部２は、ｃ列目（ｃ＝１，・・・，Ｎ２）に配置されている多値変調シンボルに含まれているＤ×Ｍ個の情報ビットとして、Ｂ［１］［１］［１］［ｃ］、Ｂ［１］［２］［１］［ｃ］、Ｂ［２］［１］［１］［ｃ］、Ｂ［２］［２］［１］［ｃ］、Ｂ［３］［１］［１］［ｃ］及びＢ［３］［２］［１］［ｃ］のそれぞれを取得する。ただし、硬判定誤り訂正符号化部２は、ＨＤ－ＦＥＣ予約領域に格納されている第１のダミービットについては取得しない。
　また、硬判定誤り訂正符号化部２は、ｃ列目（ｃ＝Ｎ２＋１，・・・，Ｎ３）に配置されている多値変調シンボルに含まれているＤ×（Ｍ－１）個の情報ビットとして、Ｂ［２］［１］［２］［ｃ］、Ｂ［２］［２］［２］［ｃ］、Ｂ［３］［１］［２］［ｃ］及びＢ［３］［２］［２］［ｃ］のそれぞれを取得する。
　硬判定誤り訂正符号化部２は、ｃ列目（ｃ＝１，・・・，Ｎ２）に配置されている多値変調シンボルに含まれているＤ×Ｍ個の情報ビット等を取得した後、図６Ｂに示すように、破線の囲み部分に含まれている情報ビットを、ＨＤ－ＦＥＣ情報ビットに設定する。ＨＤ－ＦＥＣ情報ビットは、硬判定誤り訂正符号化対象のビットである。
　破線の囲み部分に含まれている情報ビットは、Ｂ［２：３］［１：２］［２］［Ｎ２＋１：Ｎ３］、Ｂ［１］［１：２］［１］［１：Ｎ１］及びＢ［２：３］［１：２］［１］［１：Ｎ２］である。
　硬判定誤り訂正符号化部２は、ＨＤ－ＦＥＣ情報ビットに対する硬判定誤り訂正符号化を行うことで硬判定誤り訂正冗長ビットを生成する（図４のステップＳＴ２）。硬判定誤り訂正符号化処理自体は、公知の技術であるため詳細な説明を省略する。
　硬判定誤り訂正符号化処理に用いる硬判定誤り訂正符号としては、例えば、ＢＣＨ符号、Ｓｔａｉｒｃａｓｅ符号、又は、Ｚｉｐｐｅｒ符号、のような公知の符号を用いることができる。ＢＣＨ符号は、例えば、「R. Bose and D. Ray-Chaudhuri, “On a class of error correcting binary group codes,” Information and Control, vol. 3, no. 1, pp. 68-79, March 1960」に開示されている。
　Ｓｔａｉｒｃａｓｅ符号は、例えば、「B. P. Smith et al., “Staircase codes: FEC for 100 Gb/s OTN,” J. Lightw. Technol., vol. 30, no. 1, pp. 110-117, Jan. 2012, doi: 10.1109/JLT.2011.2175479」に開示されている。
　Ｚｉｐｐｅｒ符号は、例えば、「A. Y. Sukmadji et al., “Zipper codes: Spatially-coupled product-like codes with iterative algebraic decoding,” Canadian Workshop on Information Theory (CWIT), Hamilton, ON, Canada, June 2019, pp. 1-6, doi: 10.1109/CWIT.2019.8929906」に開示されている。
　硬判定誤り訂正符号化部２は、図６Ｂに示すように、生成した硬判定誤り訂正冗長ビットをＢ［１］［１：２］［１］［Ｎ１＋１：Ｎ２］として、ＭＳＢに割り当てられているＨＤ－ＦＥＣ予約領域に格納する。即ち、硬判定誤り訂正符号化部２は、ＨＤ－ＦＥＣ予約領域に格納されている第１のダミーデータの代わりに、硬判定誤り訂正冗長ビットをＨＤ－ＦＥＣ予約領域に格納する。
　図６Ｂは、硬判定誤り訂正冗長ビットがＨＤ－ＦＥＣ予約領域に格納されたフレームを示す説明図である。
　硬判定誤り訂正符号化部２は、硬判定誤り訂正冗長ビット格納後のフレームを排他的論理和演算部３及びシンボル生成部５のそれぞれに出力する。
　硬判定誤り訂正符号化部２は、ＨＤ－ＦＥＣ情報ビットに対する硬判定誤り訂正符号化を行ったのち、ビット位置の並べ替えを行うようにしてもよい。ビット位置の並べ替えを行うことで、通信路で生じる連続的なビット誤りの影響を復号前に低減することが可能である。
　排他的論理和演算部３は、図７Ａに示すように、硬判定誤り訂正符号化部２から、硬判定誤り訂正冗長ビット格納後のフレームを取得する。
　図７Ａは、硬判定誤り訂正符号化部２から排他的論理和演算部３に出力されたフレームを示す説明図である。図７Ａに示すフレームは、図６Ｂに示すフレームと同じフレームである。
　図８は、排他的論理和演算部３による排他的論理和の演算処理を示す説明図である。
　排他的論理和演算部３は、フレームから、それぞれの多値変調シンボルのラベルの一部である複数の情報ビットを取得する。
　具体的には、グループ“１”のフレームからは、排他的論理和演算部３は、図８に示すように、ｃ列目（ｃ＝１，・・・，Ｎ２）に配置されている、多値変調シンボルのラベルであるＤ×Ｍ個の情報ビットとして、Ｂ［１］［１］［１］［ｃ］、Ｂ［１］［２］［１］［ｃ］、Ｂ［２］［１］［１］［ｃ］、Ｂ［２］［２］［１］［ｃ］、Ｂ［３］［１］［１］［ｃ］及びＢ［３］［２］［１］［ｃ］のそれぞれを取得する。
　図８に表記されている“１２３４５６”は、（ｉ，ｊ）＝（１，１）から（ｉ，ｊ）＝（３，２）に至るまでのビットの順番を示しているものであって、Ｂ［１］［１］［１］［ｃ］等に格納されている値を示しているものではない。Ｂ［１］［１］［１］［ｃ］等に格納されている値は、“０”、又は、“１”である。
　グループ“２”のフレームからは、排他的論理和演算部３は、多値変調シンボルのラベルであるＤ×（Ｍ－１）個の情報ビットを取得する。Ｔは、Ｄ×（Ｍ－１）×Ｔが整数になるように設定された１以上の整数である。
　Ｔ＝２の場合、グループ“２”のフレームからは、排他的論理和演算部３は、図８に示すように、ｃ列目（ｃ＝Ｎ２＋１，・・・，Ｎ３）に配置されているＤ×（Ｍ－１）個の情報ビットとして、Ｂ［２］［１］［２］［ｃ］、Ｂ［２］［２］［２］［ｃ：ｃ］、Ｂ［３］［１］［２］［ｃ］及びＢ［３］［２］［２］［ｃ］のそれぞれを取得する。
　また、排他的論理和演算部３は、ｃ＋１列目（ｃ＝Ｎ２＋１，・・・，Ｎ３）に配置されているＤ×（Ｍ－１）個の情報ビットとして、Ｂ［２］［１］［２］［ｃ＋１］、Ｂ［２］［２］［２］［ｃ＋１］、Ｂ［３］［１］［２］［ｃ＋１］及びＢ［３］［２］［２］［ｃ＋１］のそれぞれを取得する。
　図８に表記されている“１２３４５６７８”は、（ｉ，ｊ）＝（２，１）の１次元目から、（ｉ，ｊ）＝（３，２）の２次元目に至るまでのビットの順番を示しているものであって、Ｂ［２］［１］［２］［ｃ＋１］等に格納されている値を示しているものではない。Ｂ［２］［１］［２］［ｃ＋１］等に格納されている値は、“０”、又は、“１”である。
　排他的論理和演算部３は、図８に示すように、グループ“１”のフレームから、Ｎ２個分のビット列として、Ｄ×Ｍ個の情報ビットのビット列をそれぞれ取得すると、それぞれのビット列に含まれているＤ×Ｍ個の情報ビットについての排他的論理和を演算する（図４のステップＳＴ３）。ただし、ＨＤ－ＦＥＣ予約領域に含まれている硬判定誤り訂正冗長ビットは、排他的論理和の演算対象に含まれない。
　また、排他的論理和演算部３は、図８に示すように、グループ“２”のフレームから、（Ｎ３－Ｎ２）／Ｔ個分のビット列として、Ｄ×（Ｍ－１）×Ｔ個の情報ビットのビット列をそれぞれ取得すると、それぞれのビット列に含まれているＤ×（Ｍ－１）×Ｔ個の情報ビットについての排他的論理和を演算する（図４のステップＳＴ３）。
　排他的論理和演算部３は、図７Ｂに示すように、グループ“１”のフレームから取得した、それぞれのＤ×Ｍ個の情報ビットについての排他的論理和の演算結果を示すセット分割ビットをＳＰＢ［１：Ｎ２］として軟判定誤り訂正符号化部４に出力する。
　排他的論理和演算部３は、図７Ｂに示すように、グループ“２”のフレームから取得した、それぞれのＤ×（Ｍ－１）×Ｔ個の情報ビットについての排他的論理和の演算結果を示すセット分割ビットをＳＰＢ［Ｎ２＋１：Ｎ４］として軟判定誤り訂正符号化部４に出力する。Ｎ４は、１以上の整数であって、Ｎ４≦Ｎ３である。
　図７Ｂは、排他的論理和演算部３から出力されたセット分割ビットを示す説明図である。
　排他的論理和演算部３による排他的論理和の演算量は、軟判定誤り訂正符号化部４による軟判定誤り訂正符号化処理の演算量と比べて、無視できるほどに少ない。
　軟判定誤り訂正符号化部４は、図９に示すように、排他的論理和演算部３から、ＳＰＢ［１：Ｎ２］とＳＰＢ［Ｎ２＋１：Ｎ４］とを含むＳＰＢ［１：Ｎ４］を取得する。
　軟判定誤り訂正符号化部４は、ＳＰＢ［１：Ｎ４］に含まれているＮ４個のセット分割ビットに対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する（図４のステップＳＴ４）。軟判定誤り訂正符号化処理自体は、公知の技術であるため詳細な説明を省略する。
　軟判定誤り訂正符号化部４は、図９に示すように、軟判定誤り訂正冗長ビットをＢ［１］［１：２］［２］［Ｎ２＋１：Ｎ３］として、ＭＳＢに割り当てられているＳＤ－ＦＥＣ予約領域に格納する。即ち、軟判定誤り訂正符号化部４は、ＳＤ－ＦＥＣ予約領域に格納されている第２のダミーデータの代わりに、軟判定誤り訂正冗長ビットをＳＤ－ＦＥＣ予約領域に格納する。
　軟判定誤り訂正符号化部４は、軟判定誤り訂正冗長ビットをシンボル生成部５に出力する。
　図９は、軟判定誤り訂正符号化部４による軟判定誤り訂正符号化対象のセット分割ビットを示す説明図である。
　非特許文献１に開示されている誤り訂正符号化装置による軟判定誤り訂正符号化処理の対象の１つは、多値変調シンボルのＬＳＢに割り当てられている全ての情報ビットと、グループ２の多値変調シンボルのＳＳＢに割り当てられている情報ビットとである。図９の例では、軟判定誤り訂正符号化処理対象は、ＬＳＢの２つの情報ビットについてＮ３シンボル分と、ＳＳＢの２つの情報ビットについてＮ３－Ｎ２シンボル分とである。
　したがって、図９の例では、非特許文献１に開示されている誤り訂正符号化装置は、２×Ｎ３＋２×（Ｎ３－Ｎ２）個のビットに対する軟判定誤り訂正符号化を行う。
　図１に示す誤り訂正符号化装置による軟判定誤り訂正符号化処理対象の数は、１つである。図９の例では、軟判定誤り訂正符号化処理の対象は、Ｎ４個のビットである。Ｎ４≦Ｎ３である。
　したがって、図１に示す誤り訂正符号化装置による軟判定誤り訂正符号化処理の演算量は、非特許文献１に開示されている誤り訂正符号化装置による軟判定誤り訂正符号化処理の演算量と比べて、（２×Ｎ３＋２×（Ｎ３－Ｎ２）－Ｎ４）ビット分少ない。Ｄ次元の２＾Ｍ値のパルス振幅変調シンボルの軟判定符号化処理の対象では、非特許文献１に開示されている誤り訂正符号化装置の場合、Ｄ×Ｎ３＋Ｄ×（Ｍ－２）×（Ｎ３－Ｎ２）であり、図１に示す誤り訂正符号化装置の場合、Ｎ４である。このため、図１に示す誤り訂正符号化装置は、特許文献１に開示されている誤り訂正符号化装置と比べて、１／Ｄよりも小さな演算量となり、Ｄ、Ｍ、Ｔのそれぞれが大きいほど、その効果が高まる。
　シンボル生成部５は、硬判定誤り訂正符号化部２からフレームを取得し、軟判定誤り訂正符号化部４から軟判定誤り訂正冗長ビットを取得する。
　シンボル生成部５は、硬判定誤り訂正符号化部２からフレームを取得する代わりに、軟判定誤り訂正符号化部４から軟判定誤り訂正冗長ビット格納後のフレームを取得するようにしてもよい。
　図１０Ａは、硬判定誤り訂正冗長ビット及び軟判定誤り訂正冗長ビットのそれぞれが格納されているフレームを示す説明図である。
　図１０Ａに示すフレームにおけるＨＤ－ＦＥＣ予約領域には、硬判定誤り訂正冗長ビットが格納されており、ＳＤ－ＦＥＣ予約領域には、軟判定誤り訂正冗長ビットが格納されている。
　ただし、図１０Ａでは、ＨＤ－ＦＥＣ予約領域及びＳＤ－ＦＥＣ予約領域のそれぞれが明記されていない。
　また、図１０Ａでは、グループがグループ“１”とグループ“２”とに分けられていない。
　例えば、Ｄ＝２の場合、シンボル生成部５は、上記のフレームから、１次元目のｃ列目（ｃ＝１，・・・，Ｎ３）に配置されている、多値変調シンボルのラベルであるＭ個の情報ビットとして、Ｂ［１］［１］［ｃ］、Ｂ［２］［１］［ｃ］及びＢ［３］［１］［ｃ］のそれぞれを取得する。グループ分けされていないため、上記の情報ビットのグループインデックスｇは、省略されている。
　また、シンボル生成部５は、上記のフレームから、２次元目のｃ列目（ｃ＝１，・・・，Ｎ３）に配置されているＭ個の情報ビットとして、Ｂ［１］［２］［ｃ］、Ｂ［２］［２］［ｃ］及びＢ［３］［２］［ｃ］のそれぞれを取得する。
　Ｄ＝２の場合、シンボル生成部５は、図１０Ｂに示すように、１次元目のＭ個の情報ビットである、Ｂ［１］［１］［ｃ］、Ｂ［２］［１］［ｃ］及びＢ［３］［１］［ｃ］から、パルス振幅変調シンボルＸｊ（ｊ＝１，・・・，Ｄ）を生成し、パルス振幅変調シンボルＸｊをＸ［１］［１：Ｎ３］の領域に格納する（図４のステップＳＴ５）。
　また、シンボル生成部５は、図１０Ｂに示すように、２次元目のＭ個の情報ビットである、Ｂ［１］［２］［ｃ］、Ｂ［２］［２］［ｃ］及びＢ［３］［２］［ｃ］から、パルス振幅変調シンボルＸｊを生成し、パルス振幅変調シンボルＸｊをＸ［２］［１：Ｎ３］の領域に格納する（図４のステップＳＴ５）。
　図１０Ｂは、Ｘ［１］［１：Ｎ３］とＸ［２］［１：Ｎ３］とを含むパルス振幅変調シンボル列を格納したフレームを示す説明図である。
　シンボル生成部５は、Ｘ［１］［１：Ｎ３］とＸ［２］［１：Ｎ３］とを含むパルス振幅変調シンボルＸｊがＤ個並んでいる通信シンボル系列を、図示せぬ通信路を介して、図示せぬ受信装置に出力する。
　ここで、１次元当たり２のＭ乗個以下の値をとるパルス振幅変調シンボルを生成する場合、シンボル生成部５は、Ｄ×Ｍ個のビットを、隣接シンボル間のビット差分を１ビットのみとする反射２進グレイ符号化することで、パルス振幅変調シンボルＸｊ（ｊ＝１，・・・，Ｄ）を生成することができる。
　１個のパルス振幅変調シンボルを生成する際には、例えば、Ｍ＝３で、信号点間のユークリッド距離を２とする場合、シンボル生成部５は、図１１Ａに示すように、ビット「０００」をシンボル「１」に、ビット「００１」をシンボル「３」に、ビット「０１１」をシンボル「５」に、ビット「０１０」をシンボル「７」に、それぞれ割り当てることができる。また、シンボル生成部５は、ビット「１００」をシンボル「－１」に、ビット「１０１」をシンボル「－３」に、ビット「１１１」をシンボル「－５」に、ビット「１１０」をシンボル「－７」に、それぞれ割り当てることができる。
　また、シンボル生成部５は、ビットを排他的論理和することで、図１１Ｂに示すように、「０」又は「１」を、シンボル「－７」、シンボル「－５」、シンボル「－３」、シンボル「－１」、シンボル「１」、シンボル「３」、シンボル「５」、又は、シンボル「７」に割り当てることができる。
　図１１Ａは、２つの８値パルス振幅変調シンボルを実部と虚部に配置した場合の、信号点位置とそのラベルであるビット列との対応を示す説明図である。
　図１１Ｂは、図１１Ａの各信号点に対応するラベルであるビット列の排他的論理和演算結果を示す説明図である。各信号点に対して、セット分割ビットは、図１１Ｂのような値をとり、「０」側と「１」側との２つのセットに分割することができる。
　以上の実施の形態１では、複数の多値変調シンボルにおけるそれぞれのラベルである複数の情報ビット列が並んでいるフレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、それぞれの多値変調シンボルのラベルである複数の情報ビットについての排他的論理和を演算する排他的論理和演算部３と、排他的論理和演算部３による複数の排他的論理和の演算結果に対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する軟判定誤り訂正符号化部４とを備えるように、誤り訂正符号化装置を構成した。したがって、誤り訂正符号化装置は、多値変調シンボルの中位ビットの数及び多値変調シンボルの数のそれぞれが増えた場合に、非特許文献１に開示されている誤り訂正符号化装置よりも、軟判定誤り訂正符号化処理の演算量を低減することができる。
　また、実施の形態１では、フレームから、それぞれの多値変調シンボルのラベルである複数の情報ビットを取得し、複数の情報ビットに対する硬判定誤り訂正符号化を行うことで硬判定誤り訂正冗長ビットを生成する硬判定誤り訂正符号化部２と、それぞれの多値変調シンボルのラベルの一部又はそれぞれの多値変調シンボルのラベルの全部と硬判定誤り訂正冗長ビットと軟判定誤り訂正冗長ビットとから、複数のパルス振幅変調シンボルを生成するシンボル生成部５とを備えるように、誤り訂正符号化装置を構成した。したがって、誤り訂正符号化装置は、軟判定誤り訂正符号化処理の演算量の増加を抑えつつ、複数のパルス振幅変調シンボルを生成することができる。
　なお、本開示は、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
　本開示は、誤り訂正符号化装置及び誤り訂正符号化方法に適している。
　１　確率整形符号化部、２　硬判定誤り訂正符号化部、３　排他的論理和演算部、４　軟判定誤り訂正符号化部、５　シンボル生成部、１１　確率整形符号化回路、１２　硬判定誤り訂正符号化回路、１３　排他的論理和演算回路、１４　軟判定誤り訂正符号化回路、１５　シンボル生成回路、２１　メモリ、２２　プロセッサ。

Claims (7)

  1. 　複数の多値変調シンボルにおけるそれぞれのラベルである複数の情報ビット列が並んでいるフレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、それぞれの多値変調シンボルのラベルである複数の情報ビットについての排他的論理和を演算する排他的論理和演算部と、
    　前記排他的論理和演算部による複数の排他的論理和の演算結果に対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する軟判定誤り訂正符号化部と
    　を備えた誤り訂正符号化装置。
  2. 　前記フレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、前記複数の情報ビットに対する硬判定誤り訂正符号化を行うことで硬判定誤り訂正冗長ビットを生成する硬判定誤り訂正符号化部と、
    　それぞれの多値変調シンボルのラベルの一部又はそれぞれの多値変調シンボルのラベルの全部と、前記硬判定誤り訂正冗長ビットと、前記軟判定誤り訂正冗長ビットとから、複数のパルス振幅変調シンボルを生成するシンボル生成部とを備えたことを特徴とする請求項１記載の誤り訂正符号化装置。
  3. 　前記複数の多値変調シンボルのうち、一部の多値変調シンボルのラベルである情報ビット列の最上位ビットには、第１のダミービット、又は、第２のダミービットが含まれており、
    　前記硬判定誤り訂正符号化部は、
    　前記第１のダミービットが含まれている最上位ビットに、前記第１のダミービットの代わりに前記硬判定誤り訂正冗長ビットを含め、
    　前記軟判定誤り訂正符号化部は、
    　前記第２のダミービットが含まれている最上位ビットに、前記第２のダミービットの代わりに前記軟判定誤り訂正冗長ビットを含めることを特徴とする請求項２記載の誤り訂正符号化装置。
  4. 　前記フレームは、
    　前記第１のダミービット及び前記第２のダミービットのいずれもが前記最上位ビットに含まれていない多値変調シンボル又は当該多値変調シンボルのラベルと、前記第１のダミービットが前記最上位ビットに含まれている多値変調シンボル又は当該多値変調シンボルのラベルとを含む第１のグループと、
    　前記第２のダミービットが前記最上位ビットに含まれている多値変調シンボル又は当該多値変調シンボルのラベルを含む第２のグループとを有しており、
    　前記排他的論理和演算部は、
    　前記第１のグループに含まれているそれぞれの多値変調シンボルのラベルである複数の情報ビットについての排他的論理和を演算し、
    　前記第２のグループに含まれているＴ（Ｔは、１以上の整数）個の多値変調シンボルにおけるそれぞれのラベルである複数の情報ビットについての排他的論理和を演算することを特徴とする請求項３記載の誤り訂正符号化装置。
  5. 　それぞれの多値変調シンボルのラベルである複数のビットにおけるそれぞれの次元がＤ（Ｄは、１以上の整数）であり、
    　それぞれの多値変調シンボルが有するビットの数がＤ×Ｍ（Ｍは、２以上の整数）であるとき、
    　前記シンボル生成部は、
    　それぞれの多値変調シンボルが有するＤ×Ｍ個のビットを反射２進グレイ符号化することで、それぞれのパルス振幅変調シンボルを生成することを特徴とする請求項３記載の誤り訂正符号化装置。
  6. 　通信対象である第１のビット列に対する確率整形符号化を行い、確率整形符号化後の第１のビット列である第２のビット列を情報ビット列として、当該情報ビット列が複数並んでいるフレームを前記硬判定誤り訂正符号化部に出力する確率整形符号化部を備えたことを特徴とする請求項２記載の誤り訂正符号化装置。
  7. 　排他的論理和演算部が、複数の多値変調シンボルにおけるそれぞれのラベルである複数の情報ビット列が並んでいるフレームから、それぞれの多値変調シンボルのラベルである複数の情報ビット列を取得し、それぞれの多値変調シンボルのラベルである複数の情報ビットについての排他的論理和を演算し、
    　軟判定誤り訂正符号化部が、前記排他的論理和演算部による複数の排他的論理和の演算結果に対する軟判定誤り訂正符号化を行うことで軟判定誤り訂正冗長ビットを生成する
    　誤り訂正符号化方法。
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