WO2024042664A1 - 誤り訂正復号装置及び誤り訂正復号方法 - Google Patents

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WO2024042664A1
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reliability
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correction decoding
decision
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剛 吉田
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三菱電機株式会社
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H—ELECTRICITY
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    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information

Definitions

  • the present disclosure relates to an error correction decoding device and an error correction decoding method.
  • the error correction decoding device performs a soft decision on D pulse amplitude modulation symbols to determine hard decision bits that indicate the sign or minus of the logarithmic posterior probability ratio of each bit included in a multilevel modulation symbol of dimension D. It is equipped with a soft decision section that calculates.
  • the soft decision unit includes a lookup table having 2 ⁇ N ⁇ D address spaces and capable of storing hard decision bits and reliability values corresponding to the values of the pulse amplitude modulation symbols with the number of dimensions D.
  • the larger the number of dimensions D the larger the address space that the lookup table has. Therefore, depending on the number of dimensions D, the soft decision unit may not be able to implement a lookup table.
  • An object of the present invention is to obtain an error correction decoding device that can suppress an increase in calculation processing for each degree.
  • the error correction decoding device has a dimension number of D and a number of bits per dimension of M (M is an integer of 2 or more) from each of D (D is an integer of 1 or more) pulse amplitude modulation symbols.
  • M is an integer of 2 or more
  • D is an integer of 1 or more
  • This is an error correction decoding device that decodes multilevel modulation symbols.
  • the error correction decoding device obtains each pulse amplitude modulation symbol from a communication symbol sequence in which D pulse amplitude modulation symbols are arranged, and from each pulse amplitude modulation symbol, M included in the multilevel modulation symbol.
  • a soft decision unit that calculates a first hard decision bit indicating the sign of each log posterior probability ratio of the bits, and calculates the absolute value of each log posterior probability ratio as a first reliability
  • an exclusive OR operation unit that calculates an exclusive OR of the D ⁇ M first hard decision bits calculated by.
  • the error correction decoding device compares the D ⁇ M first reliabilities calculated by the soft decision unit with each other, and selects one of the D ⁇ M first reliabilities based on the comparison result.
  • a reliability selector that selects one first reliability and outputs one first reliability as a second reliability
  • a soft-decision error correction decoding unit that performs soft-decision error correction decoding for a reliability of 2.
  • Non-Patent Document 1 it is possible to suppress an increase in calculation processing for each of the first hard decision bit and reliability due to an increase in the number of dimensions, compared to the error correction decoding device disclosed in Non-Patent Document 1. .
  • FIG. 1 is a configuration diagram showing an error correction decoding device according to Embodiment 1.
  • FIG. 1 is a hardware configuration diagram showing hardware of an error correction decoding device according to Embodiment 1.
  • FIG. 2 is a hardware configuration diagram of a computer when an error correction decoding device is realized by software, firmware, or the like.
  • 3 is a flowchart showing an error correction decoding method which is a processing procedure of an error correction decoding device.
  • 3 is a configuration diagram showing another error correction decoding device according to Embodiment 1.
  • FIG. FIG. 3 is a hardware configuration diagram showing the hardware of another error correction decoding device according to the first embodiment.
  • 3 is a configuration diagram showing another error correction decoding device according to Embodiment 1.
  • FIG. 1 is a configuration diagram showing an error correction decoding device according to the first embodiment.
  • FIG. 2 is a hardware configuration diagram showing the hardware of the error correction decoding device according to the first embodiment.
  • the error correction decoding device shown in FIG. 1 is implemented, for example, in a receiving device (not shown).
  • the error correction decoding device shown in FIG. A probability shaping decoding section 7 is provided.
  • the error correction decoding device decodes a multi-dimensional signal having D dimensions and M bits per dimension (M is an integer of 2 or more) from each of D (D is an integer of 1 or more) pulse amplitude modulation symbols. Decode the value modulation symbols.
  • M is an integer of 2 or more
  • D is an integer of 1 or more
  • the soft decision section 1 is realized, for example, by the soft decision circuit 11 shown in FIG.
  • the pulse amplitude modulation symbol Yj is a one-dimensional pulse amplitude modulation symbol.
  • the soft decision unit 1 calculates, from the pulse amplitude modulation symbol Y j , a first hard decision bit H k indicating the sign of the logarithmic posterior probability ratio of each of the M bits included in the multilevel modulation symbol.
  • the soft decision unit 1 performs processing for calculating M first hard decision bits H k for D dimensions from one pulse amplitude modulation symbol Y j .
  • H k indicating the first hard decision bits collected for D dimensions
  • k 1, 2, . . . , D ⁇ M.
  • the soft decision unit 1 calculates the absolute value of each logarithmic posterior probability ratio as the first reliability
  • the soft decision unit 1 outputs the first hard decision bit H k to each of the exclusive OR operation unit 2 and the pre-correction unit 5, and outputs the first reliability
  • the exclusive OR operation section 2 is realized, for example, by the exclusive OR operation circuit 12 shown in FIG.
  • the exclusive OR calculation unit 2 calculates the exclusive OR of the D ⁇ M first hard decision bits H 1 to H D ⁇ M calculated by the soft decision unit 1.
  • the exclusive OR operation unit 2 outputs the exclusive OR operation result to the soft decision error correction decoding unit 4 and the pre-correction unit 5, respectively, as a second hard decision bit Hd .
  • the reliability selection unit 3 is realized, for example, by the reliability selection circuit 13 shown in FIG. 2.
  • the reliability selection unit 3 compares the D ⁇ M first reliability
  • the reliability selector 3 outputs the selected first reliability
  • the soft-decision error correction decoding unit 4 is realized, for example, by the soft-decision error correction decoding circuit 14 shown in FIG.
  • the soft decision error correction decoding unit 4 obtains the second hard decision bit H d from the exclusive OR operation unit 2 and obtains the second reliability
  • the soft decision error correction decoding unit 4 generates the third hard decision bit H by performing soft decision error correction decoding on the second hard decision bit H d and the second reliability
  • the soft decision error correction decoding section 4 outputs the third hard decision bit H to the pre-correction section 5.
  • the pre-correction unit 5 is realized, for example, by the pre-correction circuit 15 shown in FIG.
  • the pre-correction section 5 outputs the inverted first hard decision bit H k' to the hard decision error correction decoding section 6 as a fourth hard decision bit B k .
  • the pre-correction unit 5 converts the uninverted first hard decision bit H k out of the D ⁇ M first hard decision bits H 1 to H D ⁇ M into the fourth hard decision bit as it is. It is output to the hard decision error correction decoding unit 6 as B hat k .
  • the hard decision error correction decoding unit 6 is realized, for example, by the hard decision error correction decoding circuit 16 shown in FIG.
  • the hard-decision error correction decoding unit 6 performs hard-decision error correction decoding on the D ⁇ M fourth hard-decision bits Bhat1 to BhatD ⁇ M output from the pre-correction unit 5, thereby converting them into a bit string. , generates a second restored bit string.
  • the probability shaping decoding unit 7 is realized, for example, by the probability shaping decoding circuit 17 shown in FIG.
  • the probability shaping decoding section 7 performs probability shaping decoding on the second reconstructed bit string generated by the hard decision error correction decoding section 6 to obtain a first reconstructed bit string.
  • the probability shaping decoding unit 7 performs probability shaping decoding on the second restored bit string to obtain the first restored bit string.
  • the probability shaping decoding unit 7 outputs the first restored bit string to, for example, a processing unit of a receiving device (not shown).
  • the components of the error correction decoding device are a soft decision unit 1, an exclusive OR operation unit 2, a reliability selection unit 3, a soft decision error correction decoding unit 4, a pre-correction unit 5, and a hard decision error correction decoding unit.
  • each of the section 6 and the probability shaping decoding section 7 is realized by dedicated hardware as shown in FIG. That is, the error correction decoding device includes a soft decision circuit 11, an exclusive OR operation circuit 12, a reliability selection circuit 13, a soft decision error correction decoding circuit 14, a pre-correction circuit 15, a hard decision error correction decoding circuit 16, and a probability shaping circuit. It is assumed that this is realized by the decoding circuit 17.
  • a single circuit a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field-Programmable Gate Array), or a combination thereof.
  • the components of the error correction decoding device are not limited to those realized by dedicated hardware, but the error correction decoding device may be realized by software, firmware, or a combination of software and firmware. Good too.
  • Software or firmware is stored in a computer's memory as a program.
  • a computer refers to hardware that executes a program, such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), a central processing unit, a processing unit, an arithmetic unit, a microprocessor, a microcomputer, a processor, or a DSP. (Digital Signal Processor).
  • FIG. 3 is a hardware configuration diagram of a computer when the error correction decoding device is implemented by software, firmware, or the like.
  • the error correction decoding device When the error correction decoding device is realized by software or firmware, etc., it includes a soft decision section 1, an exclusive OR operation section 2, a reliability selection section 3, a soft decision error correction decoding section 4, a pre-correction section 5, and a hard decision section.
  • a program for causing a computer to execute the respective processing procedures in the error correction decoding section 6 and the probability shaping decoding section 7 is stored in the memory 21. Then, the processor 22 of the computer executes the program stored in the memory 21.
  • FIG. 2 shows an example in which each of the components of the error correction decoding device is realized by dedicated hardware
  • FIG. 3 shows an example in which the error correction decoding device is realized by software, firmware, etc.
  • this is just an example, and some of the components in the error correction decoding device may be realized by dedicated hardware, and the remaining components may be realized by software, firmware, or the like.
  • FIG. 4 is a flowchart showing an error correction decoding method, which is a processing procedure of the error correction decoding device.
  • the soft decision unit 1 calculates the logarithmic posterior probability ratio of each of the D ⁇ M bits included in the multilevel modulation symbol from the one-dimensional pulse amplitude modulation symbol Y j as shown in the following equation (1).
  • k D(i-1)+j.
  • the calculation process of the logarithmic posterior probability ratio L c k is constant regardless of the number of dimensions D.
  • Y is a random variable representing the pulse amplitude modulation symbol Yj .
  • y is any one of the set Y of D pulse amplitude modulation symbols Y 1 , Y 2 , . . . , Y D.
  • X is a probability variable representing a multilevel modulation symbol output from the error correction decoding device shown in FIG.
  • x is any one of the set X of multilevel modulation symbols.
  • a one-dimensional additive white Gaussian noise (Additive White Gaussian Noise) communication channel is expressed as in equation (2).
  • ⁇ is the standard deviation of the noise.
  • the soft decision unit 1 has 2 ⁇ N address spaces and includes a lookup table storing logarithmic posterior probability ratios L c k corresponding to values of one-dimensional pulse amplitude modulation symbols Y j .
  • the logarithmic posterior probability ratio L c k corresponding to the value of the pulse amplitude modulation symbol Y j can be obtained from the lookup table without performing the calculation of Equation (1).
  • the address space of the LUT in this case is 64.
  • the soft decision unit 1 calculates a first hard decision bit H k indicating the sign or negative of the logarithmic posterior probability ratio L c k of the bit b i included in the multilevel modulation symbol (step ST1 in FIG. 4). ). For example, the soft decision unit 1 sets the first hard decision bit H k to 0 when the logarithmic posterior probability ratio L c k is positive, and sets the first hard decision bit H k to 0 when the logarithmic posterior probability ratio L c k is negative. Set the judgment bit Hk to 1.
  • the soft decision section 1 outputs the first hard decision bit Hk to the exclusive OR operation section 2 and the pre-correction section 5, respectively.
  • the soft decision unit 1 calculates the absolute value of each logarithmic posterior probability ratio as a first reliability
  • the exclusive OR operation unit 2 obtains D ⁇ M first hard decision bits H 1 to H D ⁇ M from the soft decision unit 1 .
  • the exclusive OR calculation unit 2 calculates the exclusive OR of D ⁇ M first hard decision bits H 1 to H D ⁇ M as shown in equation (3) below (see FIG. 4). Step ST2).
  • the exclusive OR operation unit 2 outputs the exclusive OR operation result to the soft decision error correction decoding unit 4 and the pre-correction unit 5, respectively, as a second hard decision bit Hd .
  • the exclusive OR operation unit 2 calculates the second hard decision bit H d and outputs the second hard decision bit H d to the pre-correction unit 5. .
  • the pre-correction unit 5 may calculate the second hard decision bit Hd .
  • the reliability selector 3 acquires D ⁇ M first reliability
  • the reliability selector 3 selects one first reliability from among the D ⁇ M first reliability
  • the reliability selector 3 outputs the selected first reliability
  • the reliability selector 3 selects the smallest first reliability
  • the reliability selection unit 3 specifies an index k indicating the selected first reliability
  • the reliability selection section 3 outputs the correction candidate index k' to the pre-correction section 5.
  • Equation (4) "arg min” is a mathematical symbol indicating k that provides the minimum value of
  • the soft decision error correction decoding unit 4 obtains the second hard decision bit H d from the exclusive OR operation unit 2 and obtains the second reliability
  • the soft decision error correction decoding unit 4 generates the third hard decision bit H by performing soft decision error correction decoding on the second hard decision bit H d and the second reliability
  • the soft-decision error correction decoding unit 4 collects a plurality of second logarithmic posterior probability ratios composed of a combination of the second hard-decision bit H d and the second reliability
  • a third hard decision bit H is generated by performing soft decision error correction decoding.
  • the soft-decision error correction decoding process itself is a well-known technique, so a detailed explanation will be omitted.
  • the soft decision error correction decoding section 4 outputs the third hard decision bit H to the pre-correction section 5.
  • the soft decision error correction code for example, a low density parity check code or a turbo code is used.
  • the code length of a soft-decision error correction code ranges from several hundred bits to several tens of thousands of bits.
  • the resolution per second logarithm posterior probability ratio is assumed to be, for example, 8 values, 16 values, or 32 values.
  • the pre-correction unit 5 directly converts the first hard decision bit H k that has not been inverted among the D ⁇ M first hard decision bits H 1 to H D ⁇ M
  • the decision bit B is outputted to the hard decision error correction decoding unit 6 as a decision bit k .
  • the processing of the pre-correction unit 5 is expressed as in the following equations (5) and (6).
  • the hard-decision error correction decoding unit 6 obtains D ⁇ M fourth hard-decision bits B1 to D ⁇ M from the pre-correction unit 5.
  • the hard-decision error correction decoding unit 6 generates a second restored bit string by performing hard-decision error correction decoding on the D ⁇ M fourth hard-decision bits Bhat1 to BhatD ⁇ M (Fig. 4 step ST6).
  • the hard-decision error correction decoding process itself is a well-known technique, so a detailed explanation will be omitted.
  • the hard-decision error correction decoding unit 6 outputs the second restored bit string to the probability shaping decoding unit 7.
  • a BCH code for example, a BCH code, a Staircase code, or a Zipper code can be used.
  • BCH codes are described, for example, in “R. Bose and D. Ray-Chaudhuri, “On a class of error correcting binary group codes,” Information and Control, vol. 3, no. 1, pp. 68-79, March 1960.” has been disclosed.
  • Staircase codes are described, for example, in “B. P. Smith et al., “Staircase codes: FEC for 100 Gb/s OTN,” J. Lightw. Technol., vol. 30, no. 1, pp. 110-117, Jan. 2012 , doi: 10.1109/JLT.2011.2175479''.
  • Zipper codes are described, for example, in “A. Y. Sukmadji et al., “Zipper codes: Spatially-coupled product-like codes with iterative algebraic decoding,” Canadian Workshop on Information Theory (CWIT), Hamilton, ON, Canada, June 2019, pp. 1-6, doi: 10.1109/CWIT.2019.8929906”.
  • the code length of the hard-decision error correction code is, for example, from several hundred bits to several hundred thousand bits. It is also possible to reduce the influence of continuous bit errors by rearranging the bit positions before the hard-decision error correction decoding unit 6 performs hard-decision error correction decoding.
  • the probability shaping decoding unit 7 obtains the second restored bit string from the hard decision error correction decoding unit 6.
  • the probability shaping decoding section 7 obtains the first reconstructed bit string by performing probability shaping decoding on the second reconstructed bit string generated by the hard decision error correction decoding section 6 (step ST7 in FIG. 4).
  • the probability shaping decoding unit 7 outputs the first restored bit string to, for example, a processing unit of a receiving device (not shown). However, depending on the transmitter transmitting the communication symbol sequence in which D pulse amplitude modulation symbols Y 1 , Y 2 , ..., Y D are lined up, the probability of occurrence of multiple signal points may be biased.
  • the probability shaping decoding unit 7 converts the second reconstructed bit string Perform probabilistic shaping decoding for . Therefore, in the transmitting device, if the second bit string is not obtained by performing probability shaping encoding on the first bit string, the probability shaping decoding unit 7 performs probability shaping decoding on the second reconstructed bit string. Don't do it. For example, if the transmitting device performs probability shaping coding so that the probability distribution P X (x) of the multilevel modulation symbol approaches a discretized Gaussian distribution, it is difficult to obtain a predetermined communication quality. The required signal-to-noise ratio is reduced.
  • Such probability shaping encoding processing is disclosed in, for example, a patent document (International Publication No. 2020/031257).
  • the number of dimensions is D and the number of bits per dimension is M (M is an integer of 2 or more) from each of D (D is an integer of 1 or more) pulse amplitude modulation symbols.
  • M is an integer of 2 or more
  • D is an integer of 1 or more
  • the error correction decoding device obtains each pulse amplitude modulation symbol from a communication symbol sequence in which D pulse amplitude modulation symbols are arranged, and from each pulse amplitude modulation symbol, M included in the multilevel modulation symbol.
  • a soft decision unit 1 that calculates a first hard decision bit indicating the sign of each log posterior probability ratio of the bits, and calculates the absolute value of each log posterior probability ratio as a first reliability
  • an exclusive OR calculation unit 2 that calculates an exclusive OR of the D ⁇ M first hard decision bits calculated by the unit 1.
  • the error correction decoding device also compares the D ⁇ M first reliabilities calculated by the soft decision unit 1 with each other, and selects one of the D ⁇ M first reliabilities based on the comparison result.
  • a reliability selector 3 selects one first reliability from and outputs one first reliability as a second reliability, and an exclusive OR operation is performed by an exclusive OR operation unit 2.
  • the error correction decoding device includes a soft-decision error correction decoding unit 4 that performs soft-decision error correction decoding on the result and the second reliability. Therefore, the error correction decoding device can suppress increases in calculation processing for each of the first hard decision bits and reliability due to an increase in the number of dimensions, compared to the error correction decoding device disclosed in Non-Patent Document 1. I can do it.
  • a soft decision unit 1 obtains each one-dimensional pulse amplitude modulation symbol from a communication symbol sequence in which D pulse amplitude modulation symbols are lined up. However, the number of bits representing a one-dimensional pulse amplitude modulation symbol may be switched. Further, the number of dimensions of the pulse amplitude modulation symbol acquired by the soft decision unit 1 may be switched. When such switching is performed, the respective processes in the exclusive OR operation section 2, reliability selection section 3, soft decision error correction decoding section 4, pre-correction section 5, and hard decision error correction decoding section 6 are affected. arise.
  • FIG. 5 is a configuration diagram showing another error correction decoding device according to the first embodiment.
  • the same reference numerals as those in FIG. 1 indicate the same or corresponding parts, so the explanation will be omitted.
  • the soft-decision error correction decoding unit 8 obtains the second hard-decision bit H d from the exclusive OR operation unit 2 and obtains the second reliability
  • the soft-decision error correction decoding unit 4 performs soft-decision error correction decoding on the second hard-decision bit H d , the second reliability
  • a judgment bit H is generated.
  • the soft-decision error correction decoding unit 8 is realized, for example, by a soft-decision error correction decoding circuit 18, as shown in FIG.
  • FIG. 6 is a hardware configuration diagram showing the hardware of another error correction decoding device according to the first embodiment. In FIG. 6, the same reference numerals as those in FIG. 2 indicate the same or corresponding parts, so the explanation will be omitted.
  • FIG. 7 is a configuration diagram showing another error correction decoding device according to the first embodiment. In FIG. 7, the same reference numerals as in FIG.
  • the hard-decision error correction decoding unit 6 selects a fourth hard-decision bit other than the fourth hard-decision bit to be excluded from among the fourth hard-decision bits Bhat1 to BhatD ⁇ M , and A second restored bit string is generated by performing hard-decision error correction decoding on the third hard-decision bit H corresponding to the fourth hard-decision bit of interest.
  • any component of the embodiments can be modified or any component of the embodiments can be omitted.
  • the present disclosure is suitable for an error correction decoding device and an error correction decoding method.
  • 1 Soft decision unit 1 Soft decision unit, 2 Exclusive OR operation unit, 3 Reliability selection unit, 4 Soft decision error correction decoding unit, 5 Pre-correction unit, 6 Hard decision error correction decoding unit, 7 Probability shaping decoding unit, 8 Soft decision error Correction decoding unit, 11 soft decision circuit, 12 exclusive OR operation circuit, 13 reliability selection circuit, 14 soft decision error correction decoding circuit, 15 advance correction circuit, 16 hard decision error correction decoding circuit, 17 probability shaping decoding circuit, 18 Soft-decision error correction decoding circuit, 21 Memory, 22 Processor.

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Abstract

Ｄ（Ｄは１以上の整数）個のパルス振幅変調シンボルのそれぞれから、次元数がＤで１次元当りのビット数がＭ（Ｍは２以上の整数）の多値変調シンボルを復号する誤り訂正復号装置を構成した。誤り訂正復号装置は、Ｄ個のパルス振幅変調シンボルが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルを取得し、それぞれのパルス振幅変調シンボルから、多値変調シンボルに含まれているＭ個のビットのそれぞれの対数事後確率比の正負を示す第１の硬判定ビットを算出し、それぞれの対数事後確率比の絶対値を第１の信頼度として算出する軟判定部（１）と、軟判定部（１）により算出されたＤ×Ｍ個の第１の硬判定ビットの排他的論理和を演算する排他的論理和演算部（２）とを備えている。また、誤り訂正復号装置は、軟判定部（１）により算出されたＤ×Ｍ個の第１の信頼度を互いに比較し、比較の結果に基づいて、Ｄ×Ｍ個の第１の信頼度の中から、１つの第１の信頼度を選択し、１つの第１の信頼度を第２の信頼度として出力する信頼度選択部（３）と、排他的論理和演算部（２）による排他的論理和の演算結果と第２の信頼度とに対する軟判定誤り訂正復号を行う軟判定誤り訂正復号部（４）とを備えている。

Description

誤り訂正復号装置及び誤り訂正復号方法
　本開示は、誤り訂正復号装置及び誤り訂正復号方法に関するものである。
　Ｄ（Ｄは、１以上の整数）個のパルス振幅変調シンボルから、次元数がＤで１次元当りのビット数がＭ（Ｍは、２以上の整数）の多値変調シンボルを復号する誤り訂正復号装置がある（例えば、非特許文献１を参照）。
　当該誤り訂正復号装置は、Ｄ個のパルス振幅変調シンボルに対する軟判定を行うことで、次元数Ｄの多値変調シンボルに含まれているそれぞれのビットの対数事後確率比の正負を示す硬判定ビットを算出する軟判定部を備えている。
　パルス振幅変調シンボルが１次元当りＮｂｉｔ量子化されるときは、受信側での量子化後の座標数は、２＾Ｎ＾Ｄになる。例えば、Ｎ＝６、Ｄ＝４であれば、座標数は、２＾６＾４＝１６，７７７，２１６になる。
　非特許文献１に開示されている誤り訂正復号装置では、次元数Ｄが大きいほど、軟判定部による、硬判定ビット及び信頼度のそれぞれの算出処理が増大する。その結果として、軟判定部が、多値変調シンボルを復号するまでに多くの時間を要することがあるという課題があった。
　軟判定部が、２＾Ｎ＾Ｄ個のアドレス空間を有し、次元数Ｄのパルス振幅変調シンボルの値に対応する、硬判定ビット及び信頼度のそれぞれの格納が可能なルックアップテーブルを備えていれば、パルス振幅変調シンボルの値に対応する、硬判定ビット及び信頼度のそれぞれを得ることができるものの、次元数Ｄが大きいほど、ルックアップテーブルが有するアドレス空間が大きくなる。このため、次元数Ｄによっては、軟判定部が、ルックアップテーブルを実装できないことがある。
　本開示は、上記のような課題を解決するためになされたもので、非特許文献１に開示されている誤り訂正復号装置よりも、次元数の増加に伴う、第１の硬判定ビット及び信頼度のそれぞれの算出処理の増大を抑えることができる誤り訂正復号装置を得ることを目的とする。
　本開示に係る誤り訂正復号装置は、Ｄ（Ｄは１以上の整数）個のパルス振幅変調シンボルのそれぞれから、次元数がＤで１次元当りのビット数がＭ（Ｍは２以上の整数）の多値変調シンボルを復号する誤り訂正復号装置である。誤り訂正復号装置は、Ｄ個のパルス振幅変調シンボルが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルを取得し、それぞれのパルス振幅変調シンボルから、多値変調シンボルに含まれているＭ個のビットのそれぞれの対数事後確率比の正負を示す第１の硬判定ビットを算出し、それぞれの対数事後確率比の絶対値を第１の信頼度として算出する軟判定部と、軟判定部により算出されたＤ×Ｍ個の第１の硬判定ビットの排他的論理和を演算する排他的論理和演算部とを備えている。また、誤り訂正復号装置は、軟判定部により算出されたＤ×Ｍ個の第１の信頼度を互いに比較し、比較の結果に基づいて、Ｄ×Ｍ個の第１の信頼度の中から、１つの第１の信頼度を選択し、１つの第１の信頼度を第２の信頼度として出力する信頼度選択部と、排他的論理和演算部による排他的論理和の演算結果と第２の信頼度とに対する軟判定誤り訂正復号を行う軟判定誤り訂正復号部とを備えている。
　本開示によれば、非特許文献１に開示されている誤り訂正復号装置よりも、次元数の増加に伴う、第１の硬判定ビット及び信頼度のそれぞれの算出処理の増大を抑えることができる。
実施の形態１に係る誤り訂正復号装置を示す構成図である。 実施の形態１に係る誤り訂正復号装置のハードウェアを示すハードウェア構成図である。 誤り訂正復号装置が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。 誤り訂正復号装置の処理手順である誤り訂正復号方法を示すフローチャートである。 実施の形態１に係る他の誤り訂正復号装置を示す構成図である。 実施の形態１に係る他の誤り訂正復号装置のハードウェアを示すハードウェア構成図である。 実施の形態１に係る他の誤り訂正復号装置を示す構成図である。
　以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、実施の形態１に係る誤り訂正復号装置を示す構成図である。
　図２は、実施の形態１に係る誤り訂正復号装置のハードウェアを示すハードウェア構成図である。
　図１に示す誤り訂正復号装置は、例えば、図示せぬ受信装置に実装される。図１に示す誤り訂正復号装置は、軟判定部１、排他的論理和演算部２、信頼度選択部３、軟判定誤り訂正復号部４、事前訂正部５、硬判定誤り訂正復号部６及び確率整形復号部７を備えている。
　誤り訂正復号装置は、Ｄ（Ｄは、１以上の整数）個のパルス振幅変調シンボルのそれぞれから、次元数がＤで１次元当りのビット数がＭ（Ｍは、２以上の整数）の多値変調シンボルを復号する。
　図示せぬ受信装置が、図１に示す誤り訂正復号装置を備えることで、図示せぬ送信装置との通信路で生じたビット誤りを訂正することが可能になる。
　軟判定部１は、例えば、図２に示す軟判定回路１１によって実現される。
　軟判定部１は、Ｄ個のパルス振幅変調シンボルＹ１，Ｙ２，・・・，ＹＤが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルＹｊ（ｊ＝１，・・・，Ｄ）を取得する。パルス振幅変調シンボルＹｊは、１次元のパルス振幅変調シンボルである。
　軟判定部１は、パルス振幅変調シンボルＹｊから、多値変調シンボルに含まれているＭ個のビットのそれぞれの対数事後確率比の正負を示す第１の硬判定ビットＨｋを算出する。軟判定部１は、１つのパルス振幅変調シンボルＹｊから、Ｍ個の第１の硬判定ビットＨｋを算出する処理をＤ次元分行う。このため、Ｄ次元分集めた第１の硬判定ビットを示すＨｋでは、ｋ＝１，２，・・・，Ｄ×Ｍである。
　軟判定部１は、それぞれの対数事後確率比の絶対値を第１の信頼度｜Ｌｋ｜として算出する。
　軟判定部１は、第１の硬判定ビットＨｋを排他的論理和演算部２及び事前訂正部５のそれぞれに出力し、第１の信頼度｜Ｌｋ｜を信頼度選択部３に出力する。
　排他的論理和演算部２は、例えば、図２に示す排他的論理和演算回路１２によって実現される。
　排他的論理和演算部２は、軟判定部１により算出されたＤ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍの排他的論理和を演算する。
　排他的論理和演算部２は、排他的論理和の演算結果を第２の硬判定ビットＨｄとして軟判定誤り訂正復号部４及び事前訂正部５のそれぞれに出力する。
　信頼度選択部３は、例えば、図２に示す信頼度選択回路１３によって実現される。
　信頼度選択部３は、軟判定部１により算出されたＤ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜を互いに比較し、比較の結果に基づいて、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜の中から、１つの第１の信頼度を選択する。
　信頼度選択部３は、比較の結果に基づいて、例えば、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜の中で最小の第１の信頼度｜Ｌｋ｜を選択する。
　信頼度選択部３は、選択した第１の信頼度｜Ｌｋ｜を第２の信頼度｜Ｌｄ｜として軟判定誤り訂正復号部４に出力する。
　また、信頼度選択部３は、最小の第１の信頼度｜Ｌｋ｜を示すインデックスｋを訂正候補インデックスｋ’として事前訂正部５に出力する。
　軟判定誤り訂正復号部４は、例えば、図２に示す軟判定誤り訂正復号回路１４によって実現される。
　軟判定誤り訂正復号部４は、排他的論理和演算部２から第２の硬判定ビットＨｄを取得し、信頼度選択部３から第２の信頼度｜Ｌｄ｜を取得する。
　軟判定誤り訂正復号部４は、第２の硬判定ビットＨｄと第２の信頼度｜Ｌｄ｜とに対する軟判定誤り訂正復号を行うことで第３の硬判定ビットＨを生成する。
　軟判定誤り訂正復号部４は、第３の硬判定ビットＨを事前訂正部５に出力する。
　事前訂正部５は、例えば、図２に示す事前訂正回路１５によって実現される。
　事前訂正部５は、排他的論理和演算部２から第２の硬判定ビットＨｄを取得し、軟判定誤り訂正復号部４から第３の硬判定ビットＨを取得する。
　また、事前訂正部５は、信頼度選択部３から訂正候補インデックスｋ’を取得する。
　事前訂正部５は、第２の硬判定ビットＨｄと第３の硬判定ビットＨとが同じであれば、軟判定部１により取得されたＤ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍのそれぞれを第４の硬判定ビットＢハットｋ（ｋ＝１，２，・・・，Ｄ×Ｍ）として硬判定誤り訂正復号部６に出力する。明細書の文章中では、電子出願の関係上、文字“Ｂ”の上に“＾”の記号を付することができない。このため、「Ｂハット」のように表記している。
　事前訂正部５は、第２の硬判定ビットＨｄと第３の硬判定ビットＨとが異なっていれば、Ｄ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍの中で、訂正候補インデックスｋ’に対応する第１の硬判定ビットＨｋ（ｋ＝ｋ’）を反転させる。訂正候補インデックスｋ’に対応する第１の硬判定ビットＨｋ（ｋ＝ｋ’）は、第２の信頼度｜Ｌｄ｜に対応する第１の硬判定ビットＨｋである。
　事前訂正部５は、反転後の第１の硬判定ビットＨｋ’を第４の硬判定ビットＢハットｋとして硬判定誤り訂正復号部６に出力する。事前訂正部５は、Ｄ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍの中で、反転させていない第１の硬判定ビットＨｋについては、そのまま第４の硬判定ビットＢハットｋとして硬判定誤り訂正復号部６に出力する。
　硬判定誤り訂正復号部６は、例えば、図２に示す硬判定誤り訂正復号回路１６によって実現される。
　硬判定誤り訂正復号部６は、事前訂正部５から出力されたＤ×Ｍ個の第４の硬判定ビットＢハット１～ＢハットＤ×Ｍに対する硬判定誤り訂正復号を行うことで、ビット列として、第２の復元ビット列を生成する。
　確率整形復号部７は、例えば、図２に示す確率整形復号回路１７によって実現される。
　確率整形復号部７は、硬判定誤り訂正復号部６により生成された第２の復元ビット列に対する確率整形復号を行うことで、第１の復元ビット列を得る。
　具体的には、送信装置において、多値変調シンボルを構成する第２のビット列が、第１のビット列に対して確率整形符号化を行うことで得られたものである場合に、確率整形復号部７は、第２の復元ビット列に対する確率整形復号を行い、第１の復元ビット列を得る。
　確率整形復号部７は、第１の復元ビット列を、例えば、図示せぬ受信装置の処理部に出力する。
　図１では、誤り訂正復号装置の構成要素である軟判定部１、排他的論理和演算部２、信頼度選択部３、軟判定誤り訂正復号部４、事前訂正部５、硬判定誤り訂正復号部６及び確率整形復号部７のそれぞれが、図２に示すような専用のハードウェアによって実現されるものを想定している。即ち、誤り訂正復号装置が、軟判定回路１１、排他的論理和演算回路１２、信頼度選択回路１３、軟判定誤り訂正復号回路１４、事前訂正回路１５、硬判定誤り訂正復号回路１６及び確率整形復号回路１７によって実現されるものを想定している。
　軟判定回路１１、排他的論理和演算回路１２、信頼度選択回路１３、軟判定誤り訂正復号回路１４、事前訂正回路１５、硬判定誤り訂正復号回路１６及び確率整形復号回路１７のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。
　誤り訂正復号装置の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、誤り訂正復号装置が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
　ソフトウェア又はファームウェアは、プログラムとして、コンピュータのメモリに格納される。コンピュータは、プログラムを実行するハードウェアを意味し、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、あるいは、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）が該当する。
　図３は、誤り訂正復号装置が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。
　誤り訂正復号装置が、ソフトウェア又はファームウェア等によって実現される場合、軟判定部１、排他的論理和演算部２、信頼度選択部３、軟判定誤り訂正復号部４、事前訂正部５、硬判定誤り訂正復号部６及び確率整形復号部７におけるそれぞれの処理手順をコンピュータに実行させるためのプログラムがメモリ２１に格納される。そして、コンピュータのプロセッサ２２がメモリ２１に格納されているプログラムを実行する。
　また、図２では、誤り訂正復号装置の構成要素のそれぞれが専用のハードウェアによって実現される例を示し、図３では、誤り訂正復号装置がソフトウェア又はファームウェア等によって実現される例を示している。しかし、これは一例に過ぎず、誤り訂正復号装置における一部の構成要素が専用のハードウェアによって実現され、残りの構成要素がソフトウェア又はファームウェア等によって実現されるものであってもよい。
　次に、図１に示す誤り訂正復号装置の動作について説明する。
　図４は、誤り訂正復号装置の処理手順である誤り訂正復号方法を示すフローチャートである。
　軟判定部１は、Ｄ個のパルス振幅変調シンボルＹ１，Ｙ２，・・・，ＹＤが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルＹｊ（ｊ＝１，・・・，Ｄ）を取得する。
　軟判定部１は、以下の式（１）に示すように、１次元のパルス振幅変調シンボルＹｊから、多値変調シンボルに含まれているＤ×Ｍ個のビットのそれぞれの対数事後確率比Ｌｃ ｋを算出する。ｉ＝１，・・・，Ｍであり、Ｍは、２以上の整数である。ｋ＝Ｄ（ｉ－１）＋ｊである。対数事後確率比Ｌｃ ｋの算出処理は、次元数Ｄにかかわらず一定である。

Figure JPOXMLDOC01-appb-I000001
　式（１）において、Ｙは、パルス振幅変調シンボルＹｊを表す確率変数である。ｙは、Ｄ個のパルス振幅変調シンボルＹ１，Ｙ２，・・・，ＹＤの集合Ｙのうちのいずれかである。Ｘは、図１に示す誤り訂正復号装置から出力される多値変調シンボルを表す確率変数である。ＰＸ（ｘ）は、Ｘ＝ｘとなる確率である。ｘは、多値変調シンボルの集合Ｘのうちのいずれかである。
　ｉは、２Ｍ値の多値変調シンボルに含まれている複数のビットを識別するためのビットインデックスである。多値変調シンボルが、例えば、８ＰＡＭ（Ｐｕｌｓｅ　Ａｍｐｌｉｔｕｄｅ　Ｍｏｄｕｌａｔｉｏｎ）である場合、Ｍ＝３である。
　ｑＸ，Ｙ（ｘ，ｙ）は、Ｘ＝ｘ、かつ、Ｙ＝ｙである場合の復号メトリックである。１次元の加法性白色ガウス雑音（Ａｄｄｉｔｉｖｅ　Ｗｈｉｔｅ　Ｇａｕｓｓｉａｎ　Ｎｏｉｓｅ）通信路では、式（２）のように表される。σは、雑音の標準偏差である。
　「ｘ∈Ｘ：ｂｉ＝０」は、総和の対象を示すものであり、具体的には、ｘについての総和をとる際に、ビットインデックスｉが示すビットｂｉが０である条件を満たすものだけを総和の対象とすることを意味する。
　軟判定部１は、２＾Ｎ個のアドレス空間を有し、１次元のパルス振幅変調シンボルＹｊの値に対応する対数事後確率比Ｌｃ ｋを格納しているルックアップテーブルを備えていれば、式（１）の演算を行うことなく、ルックアップテーブルから、パルス振幅変調シンボルＹｊの値に対応する対数事後確率比Ｌｃ ｋを得ることができる。Ｎは、通信路において、雑音又は歪みの影響を受けた後に量子化された１次元のパルス変調シンボルＹｊが表現されるビット数である。
　例えば、Ｎ＝６である場合、ｙが６４値で表される。この場合のＬＵＴのアドレス空間は、６４である。
　因みに、非特許文献１に開示されている誤り訂正復号装置では、Ｎ＝６である場合、Ｄ＝２であれば、ｙが４０９６値で表される。この場合のＬＵＴのアドレス空間は、４０９６である。また、Ｎ＝６である場合、Ｄ＝４であれば、ｙが１６，７７７，２１６値で表される。この場合のＬＵＴのアドレス空間は、１６，７７７，２１６である。
　ＬＵＴのアドレス空間の相違からも明らかなように、軟判定部１による式（１）の演算量は、非特許文献１に開示されている誤り訂正復号装置の軟判定部による対数事後確率比の演算量と比べて、極めて少ないことが分かる。
　次に、軟判定部１は、多値変調シンボルに含まれているビットｂｉの対数事後確率比Ｌｃ ｋの正負を示す第１の硬判定ビットＨｋを算出する（図４のステップＳＴ１）。
　軟判定部１は、例えば、対数事後確率比Ｌｃ ｋが正である場合、第１の硬判定ビットＨｋを０にし、対数事後確率比Ｌｃ ｋが負である場合、第１の硬判定ビットＨｋを１にする。
　軟判定部１は、第１の硬判定ビットＨｋを排他的論理和演算部２及び事前訂正部５のそれぞれに出力する。
　軟判定部１は、それぞれの対数事後確率比の絶対値を第１の信頼度｜Ｌｋ｜として算出する（図４のステップＳＴ１）。
　具体的には、軟判定部１は、第１の信頼度｜Ｌｋ｜として、対数事後確率比Ｌｃ ｋの絶対値を算出する。
　軟判定部１は、第１の信頼度｜Ｌｋ｜を信頼度選択部３に出力する。
　排他的論理和演算部２は、軟判定部１から、Ｄ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍを取得する。
　排他的論理和演算部２は、以下の式（３）に示すように、Ｄ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍの排他的論理和を演算する（図４のステップＳＴ２）。
　排他的論理和演算部２は、排他的論理和の演算結果を第２の硬判定ビットＨｄとして軟判定誤り訂正復号部４及び事前訂正部５のそれぞれに出力する。
　図１に示す誤り訂正復号装置では、排他的論理和演算部２が、第２の硬判定ビットＨｄを算出して、第２の硬判定ビットＨｄを事前訂正部５に出力している。しかし、これは一例に過ぎず、事前訂正部５が、第２の硬判定ビットＨｄを算出するようにしてもよい。

Figure JPOXMLDOC01-appb-I000002
　式（３）において、「ｍｏｄ　２」は、剰余を表す数学記号である。
　信頼度選択部３は、軟判定部１から、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜を取得し、第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜を互いに比較する。
　信頼度選択部３は、比較の結果に基づいて、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜の中から、１つの第１の信頼度を選択する（図４のステップＳＴ３）。
　信頼度選択部３は、比較の結果に基づいて、例えば、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜の中で最小の第１の信頼度｜Ｌｋ｜を選択する。
　信頼度選択部３は、選択した第１の信頼度｜Ｌｋ｜を第２の信頼度｜Ｌｄ｜として軟判定誤り訂正復号部４に出力する。
　ここでは、信頼度選択部３が、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜の中で最小の第１の信頼度｜Ｌｋ｜を選択する例を示している。しかし、これは一例に過ぎず、信頼度選択部３は、実用上問題がなければ、Ｄ×Ｍ個の第１の信頼度｜Ｌ１｜～｜ＬＤ×Ｍ｜の中で、例えば、２番目に小さい第１の信頼度｜Ｌｋ｜を選択するようにしてもよい。
　信頼度選択部３は、以下の式（４）に示すように、訂正候補インデックスｋ’として、選択した第１の信頼度｜Ｌｋ｜を示すインデックスｋを特定する。
　信頼度選択部３は、訂正候補インデックスｋ’を事前訂正部５に出力する。

Figure JPOXMLDOC01-appb-I000003
　式（４）において、「 ａｒｇ　ｍｉｎ」は、｜Ｌｋ｜の最小値を与えるｋを示す数学記号である。
　軟判定誤り訂正復号部４は、排他的論理和演算部２から第２の硬判定ビットＨｄを取得し、信頼度選択部３から第２の信頼度｜Ｌｄ｜を取得する。
　軟判定誤り訂正復号部４は、第２の硬判定ビットＨｄと第２の信頼度｜Ｌｄ｜とに対する軟判定誤り訂正復号を行うことで第３の硬判定ビットＨを生成する（図４のステップＳＴ４）。
　具体的には、軟判定誤り訂正復号部４は、第２の硬判定ビットＨｄと第２の信頼度｜Ｌｄ｜との組み合わせで構成される第２の対数事後確率比を複数まとめて軟判定誤り訂正復号を行うことで第３の硬判定ビットＨを生成する。軟判定誤り訂正復号処理自体は、公知の技術であるため詳細な説明を省略する。
　軟判定誤り訂正復号部４は、第３の硬判定ビットＨを事前訂正部５に出力する。
　軟判定誤り訂正符号としては、例えば、低密度パリティ検査符号、又は、ターボ符号が用いられる。軟判定誤り訂正符号の符号長は、数１００ビットから数万ビット程度である。第２の対数事後確率比の１つ当たりの分解能としては、例えば、８値、１６値、又は、３２値が想定される。
　事前訂正部５は、排他的論理和演算部２から第２の硬判定ビットＨｄを取得し、軟判定誤り訂正復号部４から第３の硬判定ビットＨを取得する。
　また、事前訂正部５は、軟判定部１から、Ｄ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍを取得し、信頼度選択部３から訂正候補インデックスｋ’を取得する。
　事前訂正部５は、第２の硬判定ビットＨｄと第３の硬判定ビットＨとを比較する。
　事前訂正部５は、第２の硬判定ビットＨｄと第３の硬判定ビットＨとが同じであれば、第１の硬判定ビットＨｋ（ｋ＝１，２，・・・，Ｄ×Ｍ）を第４の硬判定ビットＢハットｋとして硬判定誤り訂正復号部６に出力する。この場合、事前訂正部５は、いずれの第１の硬判定ビットＨｋも反転させることなく、第１の硬判定ビットＨｋをそのまま硬判定誤り訂正復号部６に出力する。
　事前訂正部５は、第２の硬判定ビットＨｄと第３の硬判定ビットＨとが異なっていれば、Ｄ×Ｍ個の第１の硬判定ビットＨｋ～ＨＤ×Ｍの中で、訂正候補インデックスｋ’に対応する第１の硬判定ビットＨｋ’を反転させる（図４のステップＳＴ５）。
　事前訂正部５は、反転後の第１の硬判定ビットＨｋ’を第４の硬判定ビットＢハットｋ（ｋ＝ｋ’）として硬判定誤り訂正復号部６に出力する。
　また、事前訂正部５は、Ｄ×Ｍ個の第１の硬判定ビットＨ１～ＨＤ×Ｍの中で、反転させていない第１の硬判定ビットＨｋについては、そのまま第４の硬判定ビットＢハットｋとして硬判定誤り訂正復号部６に出力する。
　事前訂正部５の処理は、以下の式（５）～（６）のように表される。

Figure JPOXMLDOC01-appb-I000004
　硬判定誤り訂正復号部６は、事前訂正部５から、Ｄ×Ｍ個の第４の硬判定ビットＢハット１～ＢハットＤ×Ｍを取得する。
　硬判定誤り訂正復号部６は、Ｄ×Ｍ個の第４の硬判定ビットＢハット１～ＢハットＤ×Ｍに対する硬判定誤り訂正復号を行うことで、第２の復元ビット列を生成する（図４のステップＳＴ６）。硬判定誤り訂正復号処理自体は、公知の技術であるため詳細な説明を省略する。
　硬判定誤り訂正復号部６は、第２の復元ビット列を確率整形復号部７に出力する。
　硬判定誤り訂正符号としては、例えば、ＢＣＨ符号、Ｓｔａｉｒｃａｓｅ符号、又は、Ｚｉｐｐｅｒ符号を用いることができる。ＢＣＨ符号は、例えば、「R. Bose and D. Ray-Chaudhuri, “On a class of error correcting binary group codes,” Information and Control, vol. 3, no. 1, pp. 68-79, March 1960」に開示されている。Ｓｔａｉｒｃａｓｅ符号は、例えば、「B. P. Smith et al., “Staircase codes: FEC for 100 Gb/s OTN,” J. Lightw. Technol., vol. 30, no. 1, pp. 110-117, Jan. 2012, doi: 10.1109/JLT.2011.2175479」に開示されている。Ｚｉｐｐｅｒ符号は、例えば、「A. Y. Sukmadji et al., “Zipper codes: Spatially-coupled product-like codes with iterative algebraic decoding,” Canadian Workshop on Information Theory (CWIT), Hamilton, ON, Canada, June 2019, pp. 1-6, doi: 10.1109/CWIT.2019.8929906」に開示されている。
　硬判定誤り訂正符号の符号長は、例えば、数１００ビットから数１０万ビットである。
　硬判定誤り訂正復号部６が硬判定誤り訂正復号を行う前に、ビット位置の並べ替えを行うことで、連続的なビット誤りの影響を低減することも可能である。
　確率整形復号部７は、硬判定誤り訂正復号部６から、第２の復元ビット列を取得する。
　確率整形復号部７は、硬判定誤り訂正復号部６により生成された第２の復元ビット列に対する確率整形復号を行うことで、第１の復元ビット列を得る（図４のステップＳＴ７）。
　確率整形復号部７は、第１の復元ビット列を、例えば、図示せぬ受信装置の処理部に出力する。
　ただし、Ｄ個のパルス振幅変調シンボルＹ１，Ｙ２，・・・，ＹＤが並んでいる通信シンボル系列を送信している送信装置によって、複数の信号点の生起確率に偏りが生じるように、多値変調シンボルを構成する第２のビット列が、第１のビット列に対して確率整形符号化を行うことで得られたものである場合に、確率整形復号部７は、第２の復元ビット列に対する確率整形復号を行う。したがって、送信装置において、第２のビット列が、第１のビット列に対して確率整形符号化を行うことで得られたものでなければ確率整形復号部７は、第２の復元ビット列に対する確率整形復号を行わない。
　送信装置において、例えば、多値変調シンボルの確率分布ＰＸ（ｘ）が、離散化されたガウス分布に近づけられるように、確率整形符号化が行われている場合、所定の通信品質を得るのに必要な信号対雑音比が低減される。このような確率整形符号化の処理は、例えば、特許文献（国際公開第２０２０／０３１２５７号）に開示されている。
　以上の実施の形態１では、Ｄ（Ｄは、１以上の整数）個のパルス振幅変調シンボルのそれぞれから、次元数がＤで１次元当りのビット数がＭ（Ｍは、２以上の整数）の多値変調シンボルを復号する誤り訂正復号装置を構成した。誤り訂正復号装置は、Ｄ個のパルス振幅変調シンボルが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルを取得し、それぞれのパルス振幅変調シンボルから、多値変調シンボルに含まれているＭ個のビットのそれぞれの対数事後確率比の正負を示す第１の硬判定ビットを算出し、それぞれの対数事後確率比の絶対値を第１の信頼度として算出する軟判定部１と、軟判定部１により算出されたＤ×Ｍ個の第１の硬判定ビットの排他的論理和を演算する排他的論理和演算部２とを備えている。また、誤り訂正復号装置は、軟判定部１により算出されたＤ×Ｍ個の第１の信頼度を互いに比較し、比較の結果に基づいて、Ｄ×Ｍ個の第１の信頼度の中から、１つの第１の信頼度を選択し、１つの第１の信頼度を第２の信頼度として出力する信頼度選択部３と、排他的論理和演算部２による排他的論理和の演算結果と第２の信頼度とに対する軟判定誤り訂正復号を行う軟判定誤り訂正復号部４とを備えている。したがって、誤り訂正復号装置は、非特許文献１に開示されている誤り訂正復号装置よりも、次元数の増加に伴う、第１の硬判定ビット及び信頼度のそれぞれの算出処理の増大を抑えることができる。
　図１に示す誤り訂正復号装置では、軟判定部１が、Ｄ個のパルス振幅変調シンボルが並んでいる通信シンボル系列から、それぞれの１次元のパルス振幅変調シンボルを取得している。しかし、１次元のパルス振幅変調シンボルを表現するビットの数が切り替えられる場合がある。また、軟判定部１により取得されるパルス振幅変調シンボルの次元数が切り替えられる場合がある。
　このような切り替えが行われる場合、排他的論理和演算部２、信頼度選択部３、軟判定誤り訂正復号部４、事前訂正部５及び硬判定誤り訂正復号部６におけるそれぞれの処理に影響が生じる。ただし、それぞれの処理に影響については、例えば、式（１）で扱われるビットインデックスｉ及びパルス振幅変調シンボルを識別する変数ｊのそれぞれを切り替えることで対応できる。
　軟判定部１において、第１の硬判定ビットＨｋの算出にかかわらないビットｂｉが存在する場合、軟判定部１は、図５に示すように、当該ビットｂｉについての対数事後確率比Ｌｃ ｋを第１の信頼度Ｌ’として軟判定誤り訂正復号部８に出力する。図５は、実施の形態１に係る他の誤り訂正復号装置を示す構成図である。図５において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
　軟判定誤り訂正復号部８は、排他的論理和演算部２から第２の硬判定ビットＨｄを取得し、信頼度選択部３から第２の信頼度｜Ｌｄ｜を取得する。
　軟判定誤り訂正復号部４は、第２の硬判定ビットＨｄと第２の信頼度｜Ｌｄ｜と第１の信頼度Ｌ’とに対する軟判定誤り訂正復号を行うことで第３の硬判定ビットＨを生成する。
　軟判定誤り訂正復号部８は、例えば、図６に示すように、軟判定誤り訂正復号回路１８によって実現される。
　図６は、実施の形態１に係る他の誤り訂正復号装置のハードウェアを示すハードウェア構成図である。図６において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
　図１に示す誤り訂正復号装置では、硬判定誤り訂正復号部６が、事前訂正部５から出力されたＤ×Ｍ個の第４の硬判定ビットＢハット１～ＢハットＤ×Ｍに対する硬判定誤り訂正復号を行うことで、第２の復元ビット列を生成している。しかし、これは一例に過ぎず、硬判定誤り訂正復号部６が、事前訂正部５から出力される第４の硬判定ビットＢハット１～ＢハットＤ×Ｍの一部を硬判定誤り訂正復号の対象から除外するようにしてもよい。
　この場合、硬判定誤り訂正復号部６は、図７に示すように、除外対象の第４の硬判定ビットの代わりに、軟判定誤り訂正復号部４から、除外対象の第４の硬判定ビットに対応する第３の硬判定ビットＨを取得する。図７は、実施の形態１に係る他の誤り訂正復号装置を示す構成図である。図７において、図１と同一符号は同一又は相当部分を示している。
　そして、硬判定誤り訂正復号部６は、第４の硬判定ビットＢハット１～ＢハットＤ×Ｍの中で、除外対象の第４の硬判定ビット以外の第４の硬判定ビットと、除外対象の第４の硬判定ビットに対応する第３の硬判定ビットＨとに対する硬判定誤り訂正復号を行うことで、第２の復元ビット列を生成する。
　なお、本開示は、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
　本開示は、誤り訂正復号装置及び誤り訂正復号方法に適している。
　１　軟判定部、２　排他的論理和演算部、３　信頼度選択部、４　軟判定誤り訂正復号部、５　事前訂正部、６　硬判定誤り訂正復号部、７　確率整形復号部、８　軟判定誤り訂正復号部、１１　軟判定回路、１２　排他的論理和演算回路、１３　信頼度選択回路、１４　軟判定誤り訂正復号回路、１５　事前訂正回路、１６　硬判定誤り訂正復号回路、１７　確率整形復号回路、１８　軟判定誤り訂正復号回路、２１　メモリ、２２　プロセッサ。

Claims (6)

  1. 　Ｄ（Ｄは１以上の整数）個のパルス振幅変調シンボルのそれぞれから、次元数がＤで１次元当りのビット数がＭ（Ｍは２以上の整数）の多値変調シンボルを復号する誤り訂正復号装置であって、
    　前記Ｄ個のパルス振幅変調シンボルが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルを取得し、それぞれのパルス振幅変調シンボルから、前記多値変調シンボルに含まれているＭ個のビットのそれぞれの対数事後確率比の正負を示す第１の硬判定ビットを算出し、それぞれの対数事後確率比の絶対値を第１の信頼度として算出する軟判定部と、
    　前記軟判定部により算出されたＤ×Ｍ個の第１の硬判定ビットの排他的論理和を演算する排他的論理和演算部と、
    　前記軟判定部により算出されたＤ×Ｍ個の第１の信頼度を互いに比較し、前記比較の結果に基づいて、前記Ｄ×Ｍ個の第１の信頼度の中から、１つの第１の信頼度を選択し、前記１つの第１の信頼度を第２の信頼度として出力する信頼度選択部と、
    　前記排他的論理和演算部による排他的論理和の演算結果と前記第２の信頼度とに対する軟判定誤り訂正復号を行う軟判定誤り訂正復号部とを備えたことを特徴とする誤り訂正復号装置。
  2. 　前記信頼度選択部は、前記比較の結果に基づいて、前記Ｄ×Ｍ個の第１の信頼度の中で最小の第１の信頼度を選択し、前記最小の第１の信頼度を第２の信頼度として出力することを特徴とする請求項１記載の誤り訂正復号装置。
  3. 　前記排他的論理和演算部による排他的論理和の演算結果を示す第２の硬判定ビットと前記軟判定誤り訂正復号部により軟判定誤り訂正復号が行うことで生成された第３の硬判定ビットとが同じであれば、前記軟判定部により算出されたＤ×Ｍ個の第１の硬判定ビットのそれぞれを第４の硬判定ビットとして出力し、前記第２の硬判定ビットと前記第３の硬判定ビットとが異なっていれば、前記Ｄ×Ｍ個の第１の硬判定ビットの中で、前記第２の信頼度に対応する第１の硬判定ビットを反転させて、反転後の第１の硬判定ビットを第４の硬判定ビットとして出力し、前記Ｄ×Ｍ個の第１の硬判定ビットの中で、前記第２の信頼度に対応する第１の硬判定ビット以外の第１の硬判定ビットのそれぞれを第４の硬判定ビットとして出力する事前訂正部を備えたことを特徴とする請求項２記載の誤り訂正復号装置。
  4. 　前記事前訂正部から出力されたＤ×Ｍ個の第４の硬判定ビットに対する硬判定誤り訂正復号を行うことで、ビット列を生成する硬判定誤り訂正復号部を備えたことを特徴とする請求項３記載の誤り訂正復号装置。
  5. 　前記硬判定誤り訂正復号部により生成されたビット列に対する確率整形復号を行う確率整形復号部を備えたことを特徴とする請求項４記載の誤り訂正復号装置。
  6. 　Ｄ（Ｄは１以上の整数）個のパルス振幅変調シンボルのそれぞれから、次元数がＤで１次元当りのビット数がＭ（Ｍは２以上の整数）の多値変調シンボルを復号する誤り訂正復号方法であって、
    　軟判定部が、前記Ｄ個のパルス振幅変調シンボルが並んでいる通信シンボル系列から、それぞれのパルス振幅変調シンボルを取得し、それぞれのパルス振幅変調シンボルから、前記多値変調シンボルに含まれているＭ個のビットのそれぞれの対数事後確率比の正負を示す第１の硬判定ビットを算出し、それぞれの対数事後確率比の絶対値を第１の信頼度として算出し、
    　排他的論理和演算部が、前記軟判定部により算出されたＤ×Ｍ個の第１の硬判定ビットの排他的論理和を演算し、
    　信頼度選択部が、前記軟判定部により算出されたＤ×Ｍ個の第１の信頼度を互いに比較し、前記比較の結果に基づいて、前記Ｄ×Ｍ個の第１の信頼度の中から、１つの第１の信頼度を選択し、前記１つの第１の信頼度を第２の信頼度として出力し、
    　軟判定誤り訂正復号部が、前記排他的論理和演算部による排他的論理和の演算結果と前記第２の信頼度とに対する軟判定誤り訂正復号を行うことを特徴とする誤り訂正復号方法。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018042594A1 (ja) * 2016-09-01 2018-03-08 三菱電機株式会社 尤度生成装置、受信装置、尤度生成方法および光伝送システム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018042594A1 (ja) * 2016-09-01 2018-03-08 三菱電機株式会社 尤度生成装置、受信装置、尤度生成方法および光伝送システム

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KAKIZAKI TAKESHI, NAKAMURA MASANORI, HAMAOKA FUKUTARO, KISAKA YOSHIAKI: "Low-complexity Channel-polarized Multilevel Coding for Probabilistic Amplitude Shaping", OPTICAL FIBER COMMUNICATION CONFERENCE (OFC) 2022, OPTICA PUBLISHING GROUP, WASHINGTON, D.C., 1 March 2022 (2022-03-01) - 10 March 2022 (2022-03-10), Washington, D.C., pages W3H.4, XP093143857, ISBN: 978-1-55752-466-9, DOI: 10.1364/OFC.2022.W3H.4 *
TSUYOSHI YOSHIDA, KOJI IGARASHI, MASASHI BIKAI, SHUN CHIKAMORI, KEISUKE MATSUDA, SHOTA KOSHIKAWA, GYO SUZUKI: "B-10-30 Low-power optical communication systems using multilevel encoded compressed PS", PROCEEDINGS OF THE 2021 IEICE GENERAL CONFERENCE, COMMUNICATION 2; MARCH 9-12, 2021, 1 January 2021 (2021-01-01) - 12 March 2021 (2021-03-12), JP, pages 188, XP009553084 *

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