WO2024038511A1 - 半導体装置および半導体装置の製造方法 - Google Patents
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
Definitions
- the present disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
- pads with steps are formed on an insulating substrate, and leads (corresponding to electrode terminals) are mounted in accordance with the steps of the pads to prevent misalignment of the leads (for example, see Patent Document 1). ).
- the step of the pad described in Patent Document 1 is provided to suppress solder flow during the reflow process, and the size of the step is determined by the amount of solder applied to the step. It is formed larger than the size. Therefore, when the lead is mounted on the step of the pad by a machine or manually, misalignment is likely to occur. When a positional shift occurs, there is a problem in that the quality of the semiconductor device becomes poor.
- an object of the present disclosure is to provide a technique that can suppress positional deviation when an electrode terminal is mounted on a circuit pattern of an insulating substrate.
- a semiconductor device includes an insulating substrate on which a circuit pattern is formed, and an electrode terminal having a bonding portion to be bonded to the top surface of the circuit pattern, wherein the circuit pattern is provided with a fitting portion. , the joint portion of the electrode terminal is provided with a fitted portion that is fitted with the fitting portion.
- the fitted portion of the electrode terminal into the fitting portion of the circuit pattern, it is possible to suppress misalignment when the electrode terminal is mounted on the circuit pattern of the insulating substrate.
- FIG. 3 is a schematic cross-sectional view of a joint portion of an electrode terminal and its surroundings included in the semiconductor device according to the first embodiment.
- FIG. 7 is a schematic cross-sectional view of a joint portion of an electrode terminal and its surroundings included in a semiconductor device according to a second embodiment.
- FIG. 7 is a schematic cross-sectional view of a joint portion of an electrode terminal included in the semiconductor device according to Embodiment 3 and its periphery before caulking.
- FIG. 7 is a schematic cross-sectional view of a joint portion of an electrode terminal included in the semiconductor device according to Embodiment 3 and its periphery after caulking.
- FIG. 1 is a schematic cross-sectional view of a joint portion 6a of an electrode terminal 6 and its surroundings included in the semiconductor device according to the first embodiment.
- the semiconductor device includes an insulating substrate 1, a semiconductor element 5, and an electrode terminal 6.
- the insulating substrate 1 includes an insulating layer 2, a circuit pattern 3, and a base plate 4.
- the insulating layer 2 is made of ceramic or the like.
- a plurality of conductive circuit patterns 3 are provided on the upper surface of the insulating layer 2 .
- the circuit pattern 3 is made of, for example, Cu.
- a base plate 4 is provided on the lower surface of the insulating layer 2.
- An electrode terminal 6 is bonded to the upper surface of the circuit pattern 3 using a bonding material 7. Further, on the upper surface of the circuit pattern 3 adjacent to the circuit pattern 3 to which the electrode terminal 6 is bonded, a plurality of semiconductor elements 5 such as IGBT (Insulated Gate Bipolar Transistor) and FWDI (Free Wheeling Diode) are soldered (not shown). It is joined by Adjacent circuit patterns 3 are connected by aluminum wires (not shown). Further, the insulating substrate 1, the semiconductor element 5, and the electrode terminal 6 are protected by a case (not shown) and a sealing material such as gel (not shown). Note that, as the semiconductor element 5, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) may be mounted instead of the IGBT. Further, instead of FWDI, an SBD (Schottky diode) may be installed.
- IGBT Insulated Gate Bipolar Transistor
- FWDI Free Wheeling Diode
- the electrode terminal 6 is electrically connected to the semiconductor element 5 via an aluminum wire (not shown).
- the electrode terminal 6 is made of Al, for example.
- the electrode terminal 6 includes a joint portion 6a provided at one end of the electrode terminal 6, and a bent portion 6b bent upward from the joint portion 6a.
- the bonding portion 6a is a portion that extends parallel to the top surface of the circuit pattern 3 and is a portion that is bonded to the top surface of the circuit pattern 3.
- the lower surface of the joint portion 6a is flat and in contact with the circuit pattern 3 over the entire surface.
- the joint portion 6a is provided with a sagging surface 6c that protrudes downward from the outer peripheral surface.
- the sagging surface 6c is provided over a part or the entire circumference of the outer peripheral surface of the joint portion 6a of the electrode terminal 6.
- the sagging surface 6c is provided only on a part of the outer peripheral surface of the joint portion 6a, it is preferably provided on the tip side of the joint portion 6a.
- the distal end side of the joint portion 6a is the left side in FIG. 1, that is, the side opposite to the bent portion 6b.
- a recess 3a that can fit with the sagging surface 6c is provided on the upper surface of the circuit pattern 3 at the portion to be joined to the electrode terminal 6. Specifically, the tip of the sagging surface 6c is fitted into the recess 3a.
- the recess 3a is provided at a position facing the sagging surface 6c on the upper surface of the circuit pattern 3, and is formed in a size that allows it to fit into the tip of the sagging surface 6c.
- the electrode terminal 6 is positioned on the circuit pattern 3 by fitting the sagging surface 6c into the recess 3a.
- the recess 3a corresponds to a fitting part
- the sagging surface 6c corresponds to a fitted part.
- the bonding material 7 is arranged to cover the bonding portion 6a of the electrode terminal 6 and a portion of the bent portion 6b.
- the bonding material 7 is, for example, solder.
- a method for forming the sagging surface 6c which is included in the method for manufacturing a semiconductor device, will be briefly explained without using drawings.
- a metal plate that will become the electrode terminal 6 is placed in a lower mold.
- the metal plate is punched out with a gap left between the lower die and the opposing upper die.
- the electrode terminal 6 having the sagging surface 6c is manufactured.
- the electrode terminal 6 is manufactured by minimizing the gap between the upper mold and the lower mold to prevent the formation of the sagging surface 6c.
- the electrode terminal 6 having the sagging surface 6c is manufactured by widening the gap between the electrode terminal 6 and the sagging surface 6c.
- the semiconductor device includes the insulating substrate 1 on which the circuit pattern 3 is formed, and the electrode terminal 6 having the bonding portion 6a to be bonded to the top surface of the circuit pattern 3.
- the circuit pattern 3 is provided with a fitting portion
- the joint portion 6a of the electrode terminal 6 is provided with a fitted portion that is fitted with the sagging surface 6c.
- the fitting portion is a recess 3a provided in the circuit pattern 3
- the fitted portion is a sagging surface 6c protruding downward from the outer peripheral surface of the joint portion 6a of the electrode terminal 6.
- the electrode terminal 6 is positioned on the circuit pattern 3 by fitting the surface 6c into the recess 3a.
- the sagging surface 6c on the electrode terminal 6 it becomes easier to form a solder fillet. As described above, the yield of the semiconductor device is improved and the durability is improved.
- a metal plate serving as the electrode terminal 6 is placed in a lower mold, and the metal plate is punched out with a gap left between the lower mold and an upper mold opposing thereto.
- the metal plate is plastically deformed to form the sagging surface 6c. Therefore, since the sagging surface 6c can be formed in the punching process for producing the electrode terminal 6, an increase in the number of manufacturing processes can be suppressed.
- FIG. 2 is a schematic cross-sectional view of the joint portion 6a of the electrode terminal 6 and its surroundings included in the semiconductor device according to the second embodiment. Note that, in the second embodiment, the same components as those described in the first embodiment are given the same reference numerals, and a description thereof will be omitted.
- the entire lower end portion of the joint portion 6a functions as a fitted portion without providing the sagging surface 6c (see FIG. 1) on the joint portion 6a of the electrode terminal 6. There is.
- the recess 3a provided in the circuit pattern 3 is formed in a size that allows the entire lower end portion of the joint portion 6a to fit therein. Further, the maximum depth of the recess 3a is less than or equal to 1/2 of the thickness of the circuit pattern 3. More preferably, the maximum depth of the recess 3a is 1/4 or more and 1/2 or less of the thickness of the circuit pattern 3.
- the fitting portion is the recess 3a provided in the circuit pattern 3, and the maximum depth of the recess 3a is 1/2 or less of the thickness of the circuit pattern 3.
- the fitted part is the lower end of the joint part 6a of the electrode terminal 6, and the lower end of the joint part 6a of the electrode terminal 6 is fitted into the recess 3a, so that the electrode terminal 6 is connected to the circuit pattern 3.
- the electrode terminal 6 is mounted on the circuit pattern 3 of the insulating substrate 1 by fitting the lower end portion of the joint portion 6a as the fitting portion of the electrode terminal 6 into the recess 3a as the fitting portion of the circuit pattern 3. It is possible to suppress positional deviation when Thereby, it is also possible to suppress misalignment between the circuit pattern 3 and the electrode terminal 6 when they are bonded.
- the thermal resistance from the electrode terminals 6 to the radiation fins (not shown) attached to the lower surface of the base plate 4 is reduced. This makes it easier to radiate heat generated at the electrode terminal 6 from the radiation fins.
- FIG. 3 is a schematic cross-sectional view of the joint portion 6a of the electrode terminal 6 and its surroundings before caulking, which is included in the semiconductor device according to the third embodiment.
- FIG. 4 is a schematic cross-sectional view of the joint portion 6a of the electrode terminal 6 and its surroundings after caulking, which is included in the semiconductor device according to the third embodiment.
- the same components as those explained in the first and second embodiments are designated by the same reference numerals, and the explanation thereof will be omitted.
- a projection 8 that projects upward is provided on the upper surface of the circuit pattern 3.
- the protrusion 8 is formed in a columnar or cylindrical shape, and is formed integrally with the circuit pattern 3.
- the vertical length of the protrusion 8 is longer than the thickness of the joint portion 6a of the electrode terminal 6.
- the joint portion 6a of the electrode terminal 6 is provided with a through hole 6d into which the protrusion 8 can fit.
- the diameter of the through hole 6d is made slightly larger than the diameter of the protrusion 8 in order to allow the protrusion 8 to deform when the tip of the protrusion 8 is caulked.
- the electrode terminal 6 is positioned on the circuit pattern 3 by fitting the through hole 6d into the protrusion 8. After positioning, as shown in FIG. 4, the tip of the protrusion 8 is caulked so as to fit into the through hole 6d. Thereby, the electrode terminal 6 and the circuit pattern 3 are bonded without using the bonding material 7 (see FIG. 1).
- the protrusion 8 corresponds to a fitting part
- the through hole 6d corresponds to a fitted part.
- the electrode terminal 6 is placed on the circuit pattern 3 so that the through hole 6d of the joint portion 6a fits into the protrusion 8 of the circuit pattern 3.
- a load is applied to the tip of the protrusion 8 using an ultrasonic bonding tool (not shown). As a result, as shown in FIG. 4, the tip of the protrusion 8 is caulked.
- the fitting portion is the protrusion 8 provided on the circuit pattern 3, and the fitting portion is the through hole provided on the joint portion 6a of the electrode terminal 6.
- the electrode terminal 6 is positioned on the circuit pattern 3 by fitting the protrusion 8 into the through hole 6d.
- the electrode terminal 6 is attached to the circuit pattern 3 of the insulating substrate 1. It is possible to suppress positional deviation when mounted. Thereby, it is also possible to suppress misalignment between the circuit pattern 3 and the electrode terminal 6 when they are bonded.
- the circuit pattern 3 and the electrode terminal 6 can be bonded without using the bonding material 7.
- the protrusion 8 is integrated with the circuit pattern 3, there is no need to bond the protrusion 8 and the circuit pattern 3, which further improves the reliability of the bond between the electrode terminal 6 and the circuit pattern 3. .
- the protrusion 8 is formed in a cylindrical or cylindrical shape, uniform deformation of the protrusion 8 allows for close contact with the through hole 6d. This further strengthens the bond between the circuit pattern 3 and the electrode terminal 6.
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Abstract
電極端子を絶縁基板の回路パターンに搭載したときの位置ズレを抑制することが可能な技術を提供することを目的とする。半導体装置は、上面に回路パターン３が形成された絶縁基板１と、回路パターン３上に搭載された半導体素子５と、回路パターン３の上面に接合される接合部６ａを有し、半導体素子５と電気的に接続される電極端子６とを備え、回路パターン３には嵌合部が設けられ、電極端子６の接合部６ａには、嵌合部と嵌合される被嵌合部が設けられた。
Description
本開示は、半導体装置および半導体装置の製造方法に関するものである。
従来、絶縁基板上に段差のあるパッドが形成され、パッドの段差に合わせてリード（電極端子に相当する）を搭載することで、リードの位置ズレを防止している（例えば、特許文献１参照）。
しかしながら、特許文献１に記載のパッドの段差は、リフロー工程時のはんだ流れを抑制するために設けられたものであり、段差のサイズは、段差に塗布されるはんだの分だけリードの接合部のサイズよりも大きく形成されている。そのため、機械または人手によりリードをパッドの段差に搭載したときに位置ズレが発生しやすくなる。位置ズレが発生した場合、半導体装置が品質不良になるという問題があった。
そこで、本開示は、電極端子を絶縁基板の回路パターンに搭載したときの位置ズレを抑制することが可能な技術を提供することを目的とする。
本開示に係る半導体装置は、上面に回路パターンが形成された絶縁基板と、前記回路パターンの上面に接合される接合部を有する電極端子とを備え、前記回路パターンには嵌合部が設けられ、前記電極端子の前記接合部には、前記嵌合部と嵌合される被嵌合部が設けられた。
本開示によれば、電極端子の被嵌合部を回路パターンの嵌合部に嵌合させることで、電極端子を絶縁基板の回路パターンに搭載したときの位置ズレを抑制することができる。
この開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
＜実施の形態１＞
実施の形態１について、図面を用いて以下に説明する。図1は、実施の形態１に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺の断面模式図である。
実施の形態１について、図面を用いて以下に説明する。図1は、実施の形態１に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺の断面模式図である。
図１に示すように、半導体装置は、絶縁基板１と、半導体素子５と、電極端子６とを備えている。絶縁基板１は、絶縁層２と、回路パターン３と、ベース板４とを備えている。絶縁層２は、セラミックなどで構成されている。絶縁層２の上面には、導電性の回路パターン３が複数設けられている。回路パターン３は、例えばＣｕにより構成されている。絶縁層２の下面には、ベース板４が設けられている。
回路パターン３の上面には、電極端子６が接合材７により接合されている。また、電極端子６が接合された回路パターン３と隣り合う回路パターン３の上面には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＦＷＤＩ（Free Wheeling Diode）などの複数の半導体素子５がはんだ（図示しない）により接合されている。隣り合う回路パターン３と回路パターン３との間はアルミワイヤ（図示しない）で接続されている。また、絶縁基板１、半導体素子５と、電極端子６はケース（図示しない）、およびゲルなどの封止材（図示しない）で保護されている。なお、半導体素子５として、ＩＧＢＴに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が搭載されていてもよい。また、ＦＷＤＩに代えて、ＳＢＤ（Schottky diode）が搭載されていてもよい。
電極端子６は、アルミワイヤ（図示しない）を介して半導体素子５と電気的に接続されている。電極端子６は、例えばＡｌにより構成されている。電極端子６は、電極端子６の一端側に設けられる接合部６ａと、接合部６ａから上方に屈曲する屈曲部６ｂとを備えている。接合部６ａは、回路パターン３の上面に対して平行に延びる部分であり、かつ、回路パターン３の上面と接合される部分である。接合部６ａの下面は平面状であり、全面に渡って回路パターン３に接触している。接合部６ａには、外周面から下方へ突出するダレ面６ｃが設けられている。ダレ面６ｃは、電極端子６の接合部６ａの外周面の一部または全周に渡って設けられている。ダレ面６ｃが接合部６ａの外周面の一部のみに設けられる場合は、接合部６ａの先端側に設けられることが好ましい。接合部６ａの先端側とは、図１の左側、つまり、屈曲部６ｂとは反対側である。
回路パターン３の上面における電極端子６と接合される部分には、ダレ面６ｃと篏合可能な凹み３ａが設けられている。具体的には、ダレ面６ｃの先端部が凹み３ａに嵌合される。凹み３ａは、回路パターン３の上面におけるダレ面６ｃと対向する位置に設けられており、ダレ面６ｃの先端部と嵌合可能な大きさに形成されている。ダレ面６ｃが凹み３ａに嵌合されることで、電極端子６が回路パターン３に位置決めされる。ここで、凹み３ａが嵌合部に相当し、ダレ面６ｃが被嵌合部に相当する。
接合材７は、電極端子６の接合部６ａと、屈曲部６ｂの一部を覆うように配置されている。接合材７は、例えばはんだである。
次に、半導体装置の製造方法に含まれる、ダレ面６ｃの形成方法について、図面を用いずに簡単に説明する。先ず、電極端子６となる金属板を下型内に配置する。次に、金属板を塑性変形させるために、下型とこれに対向する上型との間に隙間をあけて金属板を打ち抜く。これにより、ダレ面６ｃを有する電極端子６が作製される。一般の半導体装置では、ダレ面６ｃが形成されないように上型と下型との間の隙間を最小限にして電極端子６を作製しているが、本実施の形態では、上型と下型との間の隙間をそれよりも広げることで、ダレ面６ｃを有する電極端子６を作製している。
以上のように、実施の形態１に係る半導体装置は、上面に回路パターン３が形成された絶縁基板１と、回路パターン３の上面に接合される接合部６ａを有する電極端子６とを備え、回路パターン３には嵌合部が設けられ、電極端子６の接合部６ａには、ダレ面６ｃと嵌合される被嵌合部が設けられている。具体的には、嵌合部は、回路パターン３に設けられた凹み３ａであり、被嵌合部は、電極端子６の接合部６ａの外周面から下方へ突出するダレ面６ｃであり、ダレ面６ｃが凹み３ａに嵌合されることで、電極端子６が回路パターン３に位置決めされている。
したがって、電極端子６の被嵌合部としてのダレ面６ｃを回路パターン３の嵌合部としての凹み３ａに嵌合させることで、電極端子６を絶縁基板１の回路パターン３に搭載したときの位置ズレを抑制することができる。これにより、回路パターン３と電極端子６との接合時の位置ズレについても抑制することができる。
また、電極端子６にダレ面６ｃを設けたことで、はんだフィレットを形成しやすくなる。以上より、半導体装置の歩留りが向上すると共に、耐久性が向上する。
また、実施の形態１の半導体装置の製造方法は、電極端子６となる金属板を下型内に配置し、下型とこれに対向する上型との間に隙間をあけて金属板を打ち抜くことで、金属板を塑性変形させてダレ面６ｃを形成している。したがって、電極端子６を作製するための打ち抜き工程においてダレ面６ｃを形成することができるため、製造工程が増加することを抑制できる。
＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図２は、実施の形態２に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺の断面模式図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
次に、実施の形態２に係る半導体装置について説明する。図２は、実施の形態２に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺の断面模式図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図２に示すように、実施の形態２では、電極端子６の接合部６ａにダレ面６ｃ（図１参照）を設けることなく、接合部６ａの下端部全体が被嵌合部として機能している。
回路パターン３に設けられる凹み３ａは、接合部６ａの下端部全体を嵌合可能な大きさに形成されている。また、凹み３ａの最大深さは回路パターン３の厚みの１／２以下である。より好ましくは、凹み３ａの最大深さは回路パターン３の厚みの１／４以上１／２以下である。
以上のように、実施の形態２に係る半導体装置では、嵌合部は、回路パターン３に設けられた凹み３ａであり、凹み３ａの最大深さは回路パターン３の厚みの１／２以下であり、被嵌合部は、電極端子６の接合部６ａの下端部であり、電極端子６の接合部６ａの下端部が凹み３ａに嵌合されることで、電極端子６が回路パターン３に位置決めされている。
したがって、電極端子６の被嵌合部としての接合部６ａの下端部を回路パターン３の嵌合部としての凹み３ａに嵌合させることで、電極端子６を絶縁基板１の回路パターン３に搭載したときの位置ズレを抑制することができる。これにより、回路パターン３と電極端子６との接合時の位置ズレについても抑制することができる。
また、電極端子６が接合する部分の回路パターン３の厚みが薄くなることで、電極端子６からベース板４の下面上に取り付けられる放熱フィン（図示しない）までの熱抵抗が減少する。これにより、電極端子６で発生する熱を放熱フィンから放熱しやすくなる。
＜実施の形態３＞
次に、実施の形態３に係る半導体装置について説明する。図３は、実施の形態３に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺のかしめ前の断面模式図である。図４は、実施の形態３に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺のかしめ後の断面模式図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
次に、実施の形態３に係る半導体装置について説明する。図３は、実施の形態３に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺のかしめ前の断面模式図である。図４は、実施の形態３に係る半導体装置が備える電極端子６の接合部６ａおよびその周辺のかしめ後の断面模式図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図３に示すように、実施の形態３では、回路パターン３の上面には、上方に突出する突起８が設けられている。突起８は、円柱状または円筒状に形成されており、回路パターン３と一体的に形成されている。突起８の上下長さは、電極端子６の接合部６ａの厚みよりも長く形成されている。
電極端子６の接合部６ａには、突起８が嵌合可能な貫通穴６ｄが設けられている。貫通穴６ｄの直径は、突起８の先端部がかしめられたときに突起８の変形を許容するために、突起８の直径よりも僅かに大きく形成されている。貫通穴６ｄが突起８に嵌合されることで、電極端子６が回路パターン３に位置決めされている。そして、位置決めされた後、図４に示すように、突起８の先端部は、貫通穴６ｄと嵌合した状態でかしめられている。これにより、電極端子６と回路パターン３は、接合材７（図１参照）を用いることなく接合される。ここで、突起８が嵌合部に相当し、貫通穴６ｄが被嵌合部に相当する。
次に、半導体装置の製造方法に含まれる、突起８の先端部のかしめ方法について、簡単に説明する。先ず、図３に示すように、接合部６ａの貫通穴６ｄが回路パターン３の突起８に嵌合するように、電極端子６を回路パターン３に配置する。次に、突起８の先端部に対して超音波接合ツール（図示しない）で荷重を加える。その結果、図４に示すように、突起８の先端部がかしめられる。
以上のように、実施の形態３に係る半導体装置では、嵌合部は、回路パターン３に設けられた突起８であり、被嵌合部は、電極端子６の接合部６ａに設けられた貫通穴６ｄであり、貫通穴６ｄが突起８に嵌合されることで、電極端子６が回路パターン３に位置決めされている。
したがって、電極端子６の被嵌合部としての接合部６ａの貫通穴６ｄを回路パターン３の嵌合部としての突起８に嵌合させることで、電極端子６を絶縁基板１の回路パターン３に搭載したときの位置ズレを抑制することができる。これにより、回路パターン３と電極端子６との接合時の位置ズレについても抑制することができる。
また、突起８の先端部は、貫通穴６ｄと嵌合した状態でかしめられているため、接合材７を用いることなく回路パターン３と電極端子６とを接合することができる。
また、従来は温度を上げなければ接合が難しかった、Ａｌにより構成された電極端子６とＣｕにより構成された回路パターン３との接合であっても、電極端子６と回路パターン３との電気的接続が容易になる。さらに、突起８の先端部を、貫通穴６ｄと嵌合した状態でかしめることで、電極端子６と回路パターン３との接合の信頼性が向上する。
また、突起８は、回路パターン３と一体化されているため、突起８と回路パターン３との接合が不要となることから、電極端子６と回路パターン３との接合の信頼性がさらに向上する。
また、突起８は、円柱状または円筒状に形成されているため、突起８の均一な変形による貫通穴６ｄとの密着が可能となる。これにより、回路パターン３と電極端子６との接合がさらに強固なものとなる。
この開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 絶縁基板、３ 回路パターン、３ａ 凹み、６ 電極端子、６ａ 接合部、６ｃ ダレ面、６ｄ 貫通穴、８ 突起。
Claims (9)
- 上面に回路パターンが形成された絶縁基板と、
前記回路パターンの上面に接合される接合部を有する電極端子と、を備え、
前記回路パターンには嵌合部が設けられ、
前記電極端子の前記接合部には、前記嵌合部と嵌合される被嵌合部が設けられた、半導体装置。 - 前記嵌合部は、前記回路パターンに設けられた凹みであり、
前記被嵌合部は、前記電極端子の前記接合部の外周面から下方へ突出するダレ面であり、
前記ダレ面が前記凹みに嵌合されることで、前記電極端子が前記回路パターンに位置決めされている、請求項１に記載の半導体装置。 - 前記嵌合部は、前記回路パターンに設けられた凹みであり、
前記凹みの最大深さは前記回路パターンの厚みの１／２以下であり、
前記被嵌合部は、前記電極端子の前記接合部の下端部であり、
前記電極端子の前記接合部の前記下端部が前記凹みに嵌合されることで、前記電極端子が前記回路パターンに位置決めされている、請求項１に記載の半導体装置。 - 前記嵌合部は、前記回路パターンに設けられた突起であり、
前記被嵌合部は、前記電極端子の前記接合部に設けられた貫通穴であり、
前記貫通穴が前記突起に嵌合されることで、前記電極端子が前記回路パターンに位置決めされている、請求項１に記載の半導体装置。 - 前記突起の先端部は、前記貫通穴と嵌合した状態でかしめられている、請求項４に記載の半導体装置。
- 前記突起は、前記回路パターンと一体化されている、請求項４または請求項５に記載の半導体装置。
- 前記突起は、円柱状または円筒状に形成されている、請求項４から請求項６のいずれか１項に記載の半導体装置。
- 請求項２に記載の半導体装置を製造する製造方法であって、
前記電極端子となる金属板を下型内に配置し、前記下型とこれに対向する上型との間に隙間をあけて前記金属板を打ち抜くことで、前記金属板を塑性変形させて前記ダレ面を形成する、半導体装置の製造方法。 - 請求項５に記載の半導体装置を製造する製造方法であって、
前記接合部の前記貫通穴が前記回路パターンの前記突起に嵌合するように、前記電極端子を前記回路パターンに配置し、前記突起の前記先端部に対して超音波接合ツールで荷重を加えることで、前記突起の前記先端部をかしめる、半導体装置の製造方法。
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2022
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