WO2024024334A1 - バッファ回路及び撮像装置 - Google Patents

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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the technology according to the present disclosure (present technology) relates to a buffer circuit and an imaging device including the buffer circuit.
  • a pixel signal read from a pixel is typically converted from an analog signal to a digital signal by a column analog/digital converter, and subjected to signal processing by a digital signal processor (DSP).
  • DSP digital signal processor
  • a ramp signal source follower circuit is used in the column analog-to-digital converter.
  • a buffer circuit that is advantageous for improving various characteristics is desired. Therefore, a flipped voltage follower circuit (hereinafter referred to as an FVF circuit) is known as a buffer circuit that can realize low output impedance.
  • the FVF circuit can only operate within a limited voltage range, there is a problem in that the circuits that can be applied are also restricted. For example, if it can be applied to a ramp signal source follower circuit, it can be expected to lead to various improvements in characteristics, but due to the specifications of the imaging device, a ramp signal source follower circuit is required to have a wide dynamic range, so an FVF circuit is applied. I can't.
  • the buffer circuit described in Patent Document 1 is a multi-stage buffer circuit using a common source amplifier circuit. Therefore, the configuration is complicated, the circuit area becomes large, and the power consumption also increases.
  • the present disclosure has been made in view of the above circumstances, and provides a buffer circuit and an imaging device that can realize a wide dynamic range while maintaining low output impedance, and can reduce area and power consumption.
  • the purpose is to
  • One aspect of the present disclosure includes a first transistor having a gate into which an input signal is input, a current source connected to one terminal of the first transistor, and a current source connected to the other terminal of the first transistor.
  • a second transistor provided between the current source and the gate of the second transistor; an output terminal connected to one or the other terminal of the first transistor; and first and second transistors provided between the current source and the gate of the second transistor.
  • a capacitor, a first feedback circuit is formed by the first transistor, the second transistor, and the first capacitor, and a first feedback circuit is formed by the first transistor, the current source, and the second capacitor.
  • a second feedback circuit is formed by the buffer circuit.
  • aspects of the present disclosure include a pixel array section and a buffer circuit configured of a plurality of pixels capable of generating pixel signals according to light incident from the outside, and an output signal of the buffer circuit and each of the plurality of pixels.
  • a signal processing unit that compares the pixel signals output from the unit and generates image data based on the comparison result, and supplies power necessary for the operation of each of the pixel array unit, the buffer circuit, and the signal processing unit.
  • an imaging device comprising: a power supply circuit; the buffer circuit includes a first transistor having a gate to which an input signal is input; a current source connected to one terminal of the first transistor; and a current source connected to one terminal of the first transistor; a second transistor connected to the other terminal of the first transistor; an output terminal connected to one or the other terminal of the first transistor; and a connection between the current source and the gate of the second transistor.
  • a first feedback circuit is formed by the first transistor, the second transistor, and the first capacitor;
  • a second feedback circuit is formed by the current source and the second capacitor.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of an imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a block diagram for explaining an example of an image signal readout mechanism in the imaging device according to the first embodiment of the present disclosure.
  • FIG. 1 is a circuit diagram (part 1) showing the configuration of a ramp signal buffer circuit according to a first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram (Part 2) showing the configuration of the ramp signal buffer circuit according to the first embodiment of the present disclosure.
  • FIG. 6 is a diagram showing a change in voltage Vfb between the first capacitor and the second capacitor in a case where a second feedback circuit is not formed.
  • FIG. 7 is a diagram showing a change in voltage Vfb between the first capacitor and the second capacitor when a second feedback circuit is formed.
  • FIG. 2 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to a second embodiment of the present disclosure.
  • FIG. 7 is a circuit diagram showing the configuration of a power supply circuit and a ramp signal buffer circuit according to a third embodiment of the present disclosure.
  • FIG. 7 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to a sixth embodiment of the present disclosure.
  • FIG. 1 is a diagram showing a change in voltage Vfb between the first capacitor and the second capacitor when a second feedback circuit is formed.
  • FIG. 2 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to a second
  • FIG. 7 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to a seventh embodiment of the present disclosure.
  • FIG. 7 is a circuit diagram showing the configuration of a ramp signal buffer circuit according to an eighth embodiment of the present disclosure.
  • 1 is a block diagram showing a configuration example of an imaging system as an electronic device to which the present technology is applied.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of an imaging device according to a first embodiment of the present disclosure.
  • the imaging device 1 uses a photoelectric conversion element such as a photodiode constituting each pixel to convert the amount of charge corresponding to the intensity of light imaged onto the pixel into an electrical signal, and outputs this as image data.
  • It is a semiconductor device, and is configured as, for example, a CMOS image sensor.
  • the imaging device 1 may be configured integrally as a system-on-chip (SoC) such as a CMOS LSI, but for example, some of the components described below may be configured as separate LSIs.
  • SoC system-on-chip
  • the imaging device 1 includes, for example, a pixel array section 11, a vertical drive section 12, a column processing section 13, a horizontal drive section 14, a system control section 15, a signal processing section 16, It is configured to include components such as a data storage section 17.
  • the pixel array section 11 includes a group of photoelectric conversion elements such as photodiodes that constitute the pixels 110 arranged in an array in the horizontal direction (row direction) and the vertical direction (column direction).
  • the pixel array section 11 converts the amount of charge corresponding to the intensity of the incident light imaged onto each pixel 110 into an electrical signal, and outputs it as a pixel signal.
  • the vertical drive section 12 includes a shift register, an address decoder, etc.
  • the vertical drive section 12 drives each pixel 110 of the pixel array section 11, for example, simultaneously or in row units by supplying drive signals and the like to each pixel 110 via a plurality of pixel drive lines 18.
  • the column processing section 13 reads out pixel signals from each pixel via the vertical signal line (VSL) 19 for each pixel row (column) of the pixel array section 11, and performs noise removal processing, correlated double sampling (CDS) processing, and A/D (Analog-to-Digital) conversion processing.
  • the pixel signals processed by the column processing section 13 are output to the signal processing section 16.
  • the horizontal drive section 14 includes a shift register, an address decoder, etc.
  • the horizontal drive unit 14 sequentially selects pixels 110 corresponding to the pixel columns of the column processing unit 13. By this selective scanning by the horizontal driving section 14, pixel signals subjected to signal processing for each pixel 110 in the column processing section 13 are sequentially output to the signal processing section 16.
  • the system control unit 15 includes a timing generator and the like that generate various timing signals.
  • the system control unit 15 controls the vertical drive unit 12, the column processing unit 13, and the horizontal drive unit 14 based on a timing signal generated by a timing generator (not shown), for example.
  • the signal processing unit 16 performs signal processing such as arithmetic processing on the pixel signals supplied from the column processing unit 13 while temporarily storing data in the data storage unit 17 as necessary, and adds data to each pixel signal. Outputs an image signal based on the
  • the imaging device 1 to which the present technology is applied is not limited to the configuration described above.
  • the data storage section 17 is arranged after the column processing section 13, and pixel signals output from the column processing section 13 are supplied to the signal processing section 16 via the data storage section 17. It may be configured as follows. Alternatively, the imaging device 1 may be configured such that the column processing section 13, data storage section 17, and signal processing section 16 connected in series process each pixel signal in parallel.
  • FIG. 2 is a block diagram for explaining an example of an image signal readout mechanism in the imaging device according to the first embodiment of the present disclosure.
  • a pixel signal readout mechanism 20 from one pixel 110 in one pixel column is exemplarily shown.
  • a ramp signal buffer circuit 131, a ramp signal generation circuit 132, and an analog/digital converter (hereinafter referred to as an AD converter) 133 are shown as the configuration of the column processing section 13.
  • the ramp signal generation circuit 132 generates and outputs a ramp signal necessary for AD conversion processing by the AD converter 133.
  • a ramp signal is, for example, a signal whose voltage level changes in slope over time.
  • the ramp signal buffer circuit 131 performs impedance conversion processing on the ramp signal output from the ramp signal generation circuit 132.
  • the AD converter 133 converts the analog pixel signal output from the pixel 110 into a digital pixel signal (pixel data).
  • the AD converter 133 is provided in parallel for each vertical signal line 19 corresponding to a pixel column.
  • the AD converter 133 includes a comparator 134 and a counter 135. That is, the AD converter 133 performs counting using the counter 135 while comparing the ramp signal outputted from the ramp signal buffer circuit 131 and the pixel signal read from the pixel 110 over time using the comparator 134. The obtained value is output to the signal processing section 16 as a digital pixel signal.
  • FIG. 3 and 4 are circuit diagrams showing the configuration of the ramp signal buffer circuit 131 according to the first embodiment of the present disclosure.
  • FIG. 3 is a circuit diagram showing the configuration of the ramp signal buffer circuit 131 in the reset mode
  • FIG. 4 is a circuit diagram showing the configuration of the ramp signal buffer circuit 131 in the normal drive mode (AD mode). .
  • the ramp signal buffer circuit 131 includes an input control section 141, an output control section 142, a current source 143, an input terminal 144, an output terminal 145, and a first capacitor (C1) 146. , the second capacitor (C2) 147, the first switch section 151, the second switch section 152, the third switch section 153, the fourth switch section 154, and the first voltage application section 161. and a second voltage application section 162.
  • the input control section 141, the output control section 142, and the current source 143 are configured of, for example, P-type metal-oxide-semiconductor (MOS) transistors.
  • the input terminal 144 is connected to the gate of a MOS transistor that constitutes the input control section 141.
  • the input terminal 144 inputs the ramp signal output from the ramp signal generation circuit 132 to the gate of the input control section 141 .
  • the input control section 141 When the voltage of the ramp signal is equal to or higher than the threshold voltage Vth1 between the gate and drain of the MOS transistor constituting the input control section 141, the input control section 141 is in a conductive state (on state).
  • the input control section 141 becomes non-conductive (off state).
  • the source of the input control section 141 is connected to the drain of a MOS transistor constituting the output control section 142 and the output terminal 145. Furthermore, the drain of the input control section 141 is connected to the drain of a MOS transistor that constitutes the current source 143 .
  • the input control unit 141 inputs the ramp signal output from the ramp signal generation circuit 132 to the AD converter 133 by establishing continuity between the input terminal 144 and the output terminal 145.
  • a first capacitor 146 and a second capacitor 147 are connected in series between the gate of the output control section 142 and the gate of the current source 143.
  • the input control section 141, the output control section 142, and the first capacitor 146 form a first feedback circuit FB1.
  • the input control section 141, the current source 143, and the second capacitor 147 form a second feedback circuit FB2.
  • a power source is connected to the source of the output control unit 142.
  • the lamp signal input to the input terminal 144 is input to the gate of the output control unit 142 as an alternating current (AC) voltage of the lamp signal via the drain of the input control unit 141 and the first capacitor 146.
  • the output control section 142 amplifies the output current flowing to the output terminal 145.
  • the first switch section 151 turns on/off the connection between the gate of the output control section 142 and the output terminal 145.
  • the second switch section 152 turns on/off the connection between the drain of the input control section 141 and the first capacitor 146 and the second capacitor 147.
  • the third switch section 153 turns on/off the connection of the first voltage application section 161 to the first feedback circuit FB1.
  • the fourth switch section 154 turns on/off the connection of the second voltage application section 162 to the second feedback circuit FB2.
  • the first switch section 151, the third switch section 153, and the fourth switch section 154 are turned on, and the second switch section 152 is turned off. That is, by turning on the first switch section 151, the output control section 142 is diode-connected, and the gate of the output control section 142 is charged with the voltage Vy.
  • the third switch section 153 the voltage Vfb between the first capacitor 146 and the second capacitor 147 is charged to the externally applied voltage Vext from the first voltage applying section 161.
  • the fourth switch section 154 the voltage Vz applied to the gate of the current source 143 is charged to the externally applied voltage Vbias from the second voltage application section 162.
  • the first switch section 151, the third switch section 153, and the fourth switch section 154 are turned off, and the second switch section 152 is turned on. That is, by turning on the second switch section 152, a signal is fed back from the drain of the input control section 141 to the gate of the output control section 142, and Vx and Vext are fed back from the drain of the input control section 141 to the gate of the current source 143. Feedback the difference.
  • the input dynamic range Vin is as follows. Vx-
  • Vsg1 is a voltage between the gate and source of the MOS transistor that constitutes the input control section 141.
  • the drain voltage Vx of the input control section 141 can be determined by the externally applied voltage Vext. Moreover, the error in the gate voltage Vz of the current source 143 caused by this becomes minute.
  • FIG. 5 shows changes in the voltage Vfb between the first capacitor 146 and the second capacitor 147 when the second feedback circuit FB2 is not formed.
  • FIG. 6 shows changes in the voltage Vfb between the first capacitor 146 and the second capacitor 147 when the second feedback circuit FB2 is formed.
  • the first capacitor 146 is inserted into the first feedback circuit FB1
  • the second capacitor 147 is inserted into the second feedback circuit FB2
  • only AC voltage is output.
  • FIG. 7 is a circuit diagram showing the configuration of a ramp signal buffer circuit 131A according to the second embodiment of the present disclosure.
  • the same parts as those in FIGS. 3 and 4 are given the same reference numerals, and detailed description thereof will be omitted.
  • the input control section 311 is composed of, for example, an N-type MOS transistor with a polarity opposite to that of the P-type.
  • the input terminal 312 is connected to the gate of a MOS transistor that constitutes the input control section 311.
  • the input control section 311 becomes conductive (on state).
  • the input control section 311 becomes non-conductive (off state).
  • the drain of the input control section 311 is connected to the drain of a MOS transistor that constitutes the current source 143. Furthermore, the source of the input control section 311 is connected to the drain of a MOS transistor constituting the output control section 142 and the output terminal 313 .
  • the input control section 311, current source 143, and second capacitor 147 form a second feedback circuit FB2A.
  • the input control section 311, the output control section 142, and the first capacitor 146 form a first feedback circuit FB1A.
  • the first switch section 314 turns on/off the connection between the gate of the output control section 142 and the output terminal 313.
  • the second switch section 315 turns on/off the connection between the drain of the input control section 311 and the first capacitor 146 and the second capacitor 147.
  • the first switch section 314, the third switch section 153, and the fourth switch section 154 are turned on, and the second switch section 315 is turned off. That is, by turning on the first switch section 314, the output control section 142 is diode-connected, and the gate of the output control section 142 is charged with the voltage Vy.
  • the third switch section 153 the voltage Vfb between the first capacitor 146 and the second capacitor 147 is charged to the externally applied voltage Vext from the first voltage applying section 161.
  • the fourth switch section 154 the voltage Vz applied to the gate of the current source 143 is charged to the externally applied voltage Vbias from the second voltage application section 162.
  • the first switch section 314, the third switch section 153, and the fourth switch section 154 are turned off, and the second switch section 315 is turned on. That is, by turning on the second switch section 315, a signal is fed back from the drain of the input control section 311 to the gate of the current source 143, and Vy and Vext are transferred from the drain of the input control section 311 to the gate of the output control section 142. Feedback the difference.
  • FIG. 8 is a circuit diagram showing the configuration of a power supply circuit 410 and a ramp signal buffer circuit 131B according to a third embodiment of the present disclosure.
  • the same parts as those in FIGS. 3 and 4 are given the same reference numerals, and detailed description thereof will be omitted.
  • the power supply circuit 410 supplies power necessary for each operation of the pixel array section 11, the column processing section 13 including the ramp signal buffer circuit 131B, and the signal processing section 16.
  • a power supply circuit 410 according to the fourth embodiment of the present disclosure includes an LDO (Low Drop Out) 411.
  • the LDO 411 is a DC (direct current)-DC (direct current) converter.
  • the LDO 411 is a component that compensates for the power supply rejection ratio (PSRR) of the power supply circuit 410.
  • the power supply voltage fluctuation rejection ratio of the power supply circuit 410 is the ability of the power supply circuit 410 to eliminate voltage fluctuations in the power supply VDD when there is fluctuation (ripple) in the power supply voltage.
  • the LDO 411 can attenuate the amount of variation in the power supply voltage input from the power supply circuit 410 and output a reference signal at a constant voltage level to the input control section 141, output control section 142, and current source 143.
  • FIG. 9 is a circuit diagram showing the configuration of a ramp signal buffer circuit 131C according to the fourth embodiment of the present disclosure.
  • the same parts as those in FIGS. 3 and 4 are given the same reference numerals, and detailed description thereof will be omitted.
  • a ramp signal buffer circuit 131C includes a source follower circuit 510 connected to a power supply line that supplies power necessary for operation to an input control section 141, an output control section 142, and a current source 143. Equipped with.
  • the source follower circuit 510 is composed of, for example, an N-type MOS transistor.
  • the source of the output control section 142 is connected to the source of the source follower circuit 510 .
  • a power supply line is connected to the drain of the source follower circuit 510.
  • the source follower circuit 510 can attenuate power supply noise of the power supply voltage input through the drain and output a reference signal at a constant voltage level to the input control section 141, output control section 142, and current source 143.
  • FIG. 10 is a circuit diagram showing the configuration of a ramp signal buffer circuit 131D according to the fifth embodiment of the present disclosure.
  • the same parts as those in FIGS. 3 and 4 are given the same reference numerals and detailed explanations will be omitted.
  • a ramp signal buffer circuit 131D has a cascode transistor 610 inserted in a first feedback circuit FB1D formed by an input control section 141, an output control section 142, and a first capacitor 146.
  • Cascode transistor 610 is composed of, for example, a P-type MOS transistor.
  • the source of the input control section 141 is connected to the drain of the cascode transistor 610.
  • the source of the cascode transistor 610 is connected to the drain of the output control section 142 and the output terminal 145.
  • FIG. 11 is a circuit diagram showing the configuration of a ramp signal buffer circuit 131E according to the sixth embodiment of the present disclosure.
  • the same parts as those in FIG. 7 are given the same reference numerals and detailed explanations will be omitted.
  • a ramp signal buffer circuit 131E has a cascode transistor 710 inserted in a first feedback circuit FB1E formed by an input control section 311, an output control section 142, and a first capacitor 146. .
  • the cascode transistor 710 is composed of, for example, an N-type MOS transistor.
  • the source of the input control section 141 is connected to the drain of the cascode transistor 710.
  • the source of the cascode transistor 710 is connected to the drain of the output control section 142 and the output terminal 313.
  • FIG. 12 is a circuit diagram showing the configuration of a ramp signal buffer circuit 131F according to the seventh embodiment of the present disclosure.
  • the same parts as those in FIGS. 3 and 4 are given the same reference numerals and detailed explanations will be omitted.
  • a ramp signal buffer circuit 131F has a cascode transistor 810 inserted into a second feedback circuit FB2F formed by an input control section 141, a current source 143, and a second capacitor 147.
  • Cascode transistor 810 is composed of, for example, an N-type MOS transistor, and is a component for compensating the linearity of current source 143.
  • the drain of the input control section 141 is connected to the drain of the cascode transistor 810.
  • the source of cascode transistor 810 is connected to the drain of current source 143 .
  • FIG. 13 is a circuit diagram showing the configuration of a ramp signal buffer circuit 131G according to the eighth embodiment of the present disclosure.
  • the same parts as those in FIG. 7 are given the same reference numerals and detailed explanations will be omitted.
  • a ramp signal buffer circuit 131G has a cascode transistor 910 inserted into a second feedback circuit FB2G formed by an input control section 311, a current source 143, and a second capacitor 147.
  • Cascode transistor 910 is composed of, for example, a P-type MOS transistor, and is a component for compensating the linearity of current source 143.
  • the drain of the input control section 311 is connected to the drain of the cascode transistor 910.
  • the drain of current source 143 is connected to the source of cascode transistor 910.
  • FIG. 14 is a block diagram showing a configuration example of an imaging system as an electronic device to which the present technology is applied.
  • An imaging system 2201 shown in FIG. 14 includes an optical system 2202, a shutter device 2203, a solid-state image sensor 2204 as an imaging device, a control circuit 2205, a signal processing circuit 2206, a monitor 2207, and two memories 2208, and is stationary. It is possible to capture images and moving images.
  • the optical system 2202 includes one or more lenses, guides light (incident light) from a subject to the solid-state image sensor 2204, and forms an image on the light-receiving surface of the solid-state image sensor 2204.
  • the shutter device 2203 is disposed between the optical system 2202 and the solid-state image sensor 2204, and controls the light irradiation period and the light shielding period to the solid-state image sensor 2204 under the control of the control circuit 2205.
  • the solid-state image sensor 2204 is configured by a package containing the above-described solid-state image sensor.
  • the solid-state image sensor 2204 accumulates signal charges for a certain period of time according to the light that is imaged on the light receiving surface via the optical system 2202 and the shutter device 2203.
  • the signal charge accumulated in the solid-state image sensor 2204 is transferred according to a drive signal (timing signal) supplied from the control circuit 2205.
  • the control circuit 2205 outputs a drive signal that controls the transfer operation of the solid-state image sensor 2204 and the shutter operation of the shutter device 2203, and drives the solid-state image sensor 2204 and the shutter device 2203.
  • the signal processing circuit 2206 performs various signal processing on the signal charges output from the solid-state image sensor 2204.
  • An image (image data) obtained by signal processing by the signal processing circuit 2206 is supplied to a monitor 2207 and displayed, or supplied to a memory 2208 and stored (recorded). Also in the imaging system 2201 configured in this way, the imaging device 1 can be applied instead of the solid-state imaging device 2204 described above.
  • the present disclosure can also have the following configuration.
  • a first transistor having a gate into which an input signal is input; a current source connected to one terminal of the first transistor; a second transistor connected to the other terminal of the first transistor; an output terminal connected to one or the other terminal of the first transistor; first and second capacitors provided between the current source and the gate of the second transistor, A first feedback circuit is formed by the first transistor, the second transistor, and the first capacitor, a second feedback circuit is formed by the first transistor, the current source, and the second capacitor; buffer circuit.
  • the buffer circuit according to (2) above further comprising a second voltage application section that applies a second voltage different from the first voltage to the second feedback circuit.
  • a first switch section that turns on and off a connection between the gate of the second transistor and the output terminal; a second switch unit that turns on and off connections between a terminal to which the output terminal of the first transistor is not connected and the first and second capacitors; a third switch unit that turns on and off the connection between the first voltage application unit and the first and second capacitors; a fourth switch unit that turns on and off connections between the second voltage application unit, the second capacitor, and the current source; in reset mode, turning on the first switch section, the third switch section, and the fourth switch section, and turning off the second switch section;
  • the buffer circuit according to (3) above wherein the first switch section, the third switch section, and the fourth switch section are turned off and the second switch section is turned on in the drive mode.
  • the first transistor is of a first conductivity type
  • (6) a first voltage application section that applies a predetermined first voltage to the first feedback circuit; a second voltage application unit that applies a second voltage different from the first voltage to the second feedback circuit; a first switch section that turns on and off a connection between the gate of the second transistor and the output terminal; a second switch unit that turns on and off connections between a terminal to which the output terminal of the first transistor is not connected and the first and second capacitors; a third switch unit that turns on and off the connection between the first voltage application unit and the first and second capacitors; a fourth switch unit that turns on and off connections between the second voltage application unit, the second capacitor, and the current source; in reset mode, turning on the first switch section, the third switch section, and the fourth switch section, and turning off the second switch section;
  • a first voltage application section that applies a predetermined first voltage to the first feedback circuit; a second voltage application unit that applies a second voltage different from the first voltage to the second feedback circuit; a first switch section that turns on and off a connection between the second transistor and the output terminal; a second switch unit that turns on and off connections between a terminal to which the output terminal of the first transistor is not connected and the first and second capacitors; a third switch unit that turns on and off the connection between the first voltage application unit and the first and second capacitors; a fourth switch unit that turns on and off connections between the second voltage application unit, the second capacitor, and the current source; in reset mode, turning on the first switch section, the third switch section, and the fourth switch section, and turning off the second switch section;
  • the buffer circuit according to (9) above, wherein the first switch section, the third switch section, and the fourth switch section are turned off and the second switch section is turned on in the drive mode.
  • a pixel array section composed of a plurality of pixels capable of generating pixel signals according to light incident from the outside; a buffer circuit; a signal processing unit that compares the output signal of the buffer circuit with a pixel signal output from each of the plurality of pixels and generates image data based on the comparison result;
  • An imaging device comprising: a power supply circuit that supplies power necessary for the operation of each of the pixel array section, the buffer circuit, and the signal processing section,
  • the buffer circuit is a first transistor having a gate into which an input signal is input; a current source connected to one terminal of the first transistor; a second transistor connected to the other terminal of the first transistor; an output terminal connected to one or the other terminal of the first transistor; first and second capacitors provided between the current source and the gate of the second transistor,
  • a first feedback circuit is formed by the first transistor, the second transistor, and the first capacitor, a second feedback circuit is formed by the first transistor, the current source, and the second capacitor;
  • Imaging device (15) The imaging device according to (14),
  • Imaging device 11 Pixel array section 12 Vertical drive section 13 Column processing section 14 Horizontal drive section 15 System control section 16 Signal processing section 17 Data storage section 18 Pixel drive line 19 Vertical signal line 20 Pixel signal readout mechanism 110 Pixels 131, 131A, 131B, 131C, 131D, 131E, 131G Ramp signal buffer circuit 132 Ramp signal generation circuit 133 AD converter 134 Comparator 135 Counter 141, 311 Input control section 142 Output control section 143 Current source 144, 312 Input terminal 145, 313 Output terminal 146 First capacitor (C1) 147 Second capacitor (C2) 151, 314 First switch section 152, 315 Second switch section 153 Third switch section 154 Fourth switch section 161 First voltage application section 162 Second voltage application section 201 First module 202 Second Modules 211, 212 Source follower circuit 410 Power supply circuit 411 LDO 510 Source follower circuit 610, 710, 810, 910 Cascode transistor 2201 Imaging system 2202 Optical system 2203 Shutter device 2204 Solid-state image sensor

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Abstract

低出力インピーダンスを維持しつつ、広いダイナミックレンジを実現でき、小面積化及び低消費電力を図ることが可能なバッファ回路を提供する。バッファ回路は、第１のトランジスタと、電流源と、第２のトランジスタと、出力端子と、第１及び第２のキャパシタとを備える。第１のトランジスタは、入力信号が入力されるゲートを有する。電流源は、第１のトランジスタの一方の端子に接続される。第２のトランジスタは、第１のトランジスタの他方の端子に接続される。出力端子は、第１のトランジスタの一方または他方の端子に接続される。第１及び第２のキャパシタは、電流源と第２のトランジスタのゲートとの間に設けられる。第１のトランジスタと第２のトランジスタと第１のキャパシタとによって第１のフィードバック回路を形成する。第１のトランジスタと電流源と第２のキャパシタとによって第２のフィードバック回路を形成する。

Description

バッファ回路及び撮像装置
　本開示に係る技術（本技術）は、バッファ回路、及びバッファ回路を備える撮像装置に関する。
　撮像装置において、画素から読み出された画素信号は、典型的には、カラムアナログ／デジタル変換器によりアナログ信号からデジタル信号に変換され、デジタル信号プロセッサ（ＤＳＰ）により信号処理される。カラムアナログ／デジタル変換器には、ランプ信号ソースフォロワ回路が用いられる。このランプ信号ソースフォロワ回路には、様々な特性改善に有利なバッファ回路が望まれている。そこで、低出力インピーダンスを実現できるバッファ回路としてフリップド・ボルテージ・フォロワ回路（以下、ＦＶＦ回路と称する）が知られている。
　しかし、ＦＶＦ回路では、限られた電圧範囲でしか動作できないため、応用上適用できる回路もまた制約されるという課題がある。例えば、ランプ信号ソースフォロワ回路に適用できれば、様々な特性改善につながることが期待できるが、撮像装置の仕様上、ランプ信号ソースフォロワ回路には広いダイナミックレンジが要求されるため、ＦＶＦ回路を適用することができない。
　特許文献１に記載のバッファ回路は、ソース接地増幅回路を用いた多段構成のバッファ回路である。このため、構成が複雑で回路面積も大きくなり、さらに消費電力も大きくなる。
ＷＯ２００６／１３２３１５
　以前より、広いダイナミックレンジを実現でき、さらに小面積化及び低消費電力を図ることが可能なバッファ回路が強く望まれている。
　本開示はこのような事情に鑑みてなされたもので、低出力インピーダンスを維持しつつ、広いダイナミックレンジを実現でき、小面積化及び低消費電力を図ることが可能なバッファ回路及び撮像装置を提供することを目的とする。
　本開示の一態様は、入力信号が入力されるゲートを有する第１のトランジスタと、前記第１のトランジスタの一方の端子に接続される電流源と、前記第１のトランジスタの他方の端子に接続される第２のトランジスタと、前記第１のトランジスタの一方または他方の端子に接続される出力端子と、前記電流源と前記第２のトランジスタのゲートとの間に設けられる第１及び第２のキャパシタと、を備え、前記第１のトランジスタと前記第２のトランジスタと前記第１のキャパシタとによって第１のフィードバック回路が形成され、前記第１のトランジスタと前記電流源と前記第２のキャパシタとによって第２のフィードバック回路が形成される、バッファ回路である。
　本開示の他の態様は、外部から入射した光に応じた画素信号を生成可能な複数の画素により構成される画素アレイ部とバッファ回路と、前記バッファ回路の出力信号と前記複数の画素のそれぞれから出力される画素信号とを比較し、比較結果に基づいて画像データを生成する信号処理部と、前記画素アレイ部、前記バッファ回路及び前記信号処理部のそれぞれの動作に必要な電力を供給する電源回路と、を備える撮像装置であって、前記バッファ回路は、入力信号が入力されるゲートを有する第１のトランジスタと、前記第１のトランジスタの一方の端子に接続される電流源と、前記第１のトランジスタの他方の端子に接続される第２のトランジスタと、前記第１のトランジスタの一方または他方の端子に接続される出力端子と、前記電流源と前記第２のトランジスタのゲートとの間に設けられる第１及び第２のキャパシタと、を備え、前記第１のトランジスタと前記第２のトランジスタと前記第１のキャパシタとによって第１のフィードバック回路が形成され、前記第１のトランジスタと前記電流源と前記第２のキャパシタとによって第２のフィードバック回路が形成される、撮像装置である。
本開示の第１の実施形態に係る撮像装置の概略的構成の一例を示すブロック図である。 本開示の第１の実施形態に係る撮像装置における画像信号読み出し機構の一例を説明するためのブロック図である。 本開示の第１の実施形態に係るランプ信号バッファ回路の構成を示す回路図（その１）である。 本開示の第１の実施形態に係るランプ信号バッファ回路の構成を示す回路図（その２）である。 第２のフィードバック回路を形成しない場合における第１のキャパシタと第２のキャパシタとの間の電圧Ｖｆｂの変化を示すための図である。 第２のフィードバック回路を形成した場合における第１のキャパシタと第２のキャパシタとの間の電圧Ｖｆｂの変化を示すための図である。 本開示の第２の実施形態に係るランプ信号バッファ回路の構成を示す回路図である。 本開示の第３の実施形態に係る電源回路及びランプ信号バッファ回路の構成を示す回路図である。 本開示の第４の実施形態に係るランプ信号バッファ回路の構成を示す回路図である。 本開示の第５の実施形態に係るランプ信号バッファ回路の構成を示す回路図である。 本開示の第６の実施形態に係るランプ信号バッファ回路の構成を示す回路図である。 本開示の第７の実施形態に係るランプ信号バッファ回路の構成を示す回路図である。 本開示の第８の実施形態に係るランプ信号バッファ回路の構成を示す回路図である。 本技術を適用した電子機器としての撮像システムの構成例を示すブロック図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　＜第１の実施形態＞　
　（撮像装置の全体構成）　
　図１は、本開示の第１の実施形態に係る撮像装置の概略的構成の一例を示すブロック図である。撮像装置１は、各画素を構成するフォトダイオード等の光電変換素子を用いて、該画素上に結像した光の強弱に応じた電荷量を電気信号に変換し、これを画像データとして出力する半導体装置であり、例えばＣＭＯＳイメージセンサとして構成される。撮像装置１は、例えば、ＣＭＯＳ　ＬＳＩのようなシステム・オン・チップ（ＳｏＣ）として一体的に構成され得るが、例えば、以下に示すいくつかのコンポーネントが別体のＬＳＩとして構成されても良い。
　同図に示すように、撮像装置１は、例えば、画素アレイ部１１と、垂直駆動部１２と、カラム処理部１３と、水平駆動部１４と、システム制御部１５と、信号処理部１６と、データ格納部１７といったコンポーネントを含み構成される。
　画素アレイ部１１は、水平方向（行方向）及び垂直方向（列方向）にアレイ配列された画素１１０を構成するフォトダイオード等の光電変換素子群を含み構成される。画素アレイ部１１は、各画素１１０上に結像した入射光の強さに応じた電荷量を電気信号に変換し、画素信号として出力する。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダ等を含み構成される。垂直駆動部１２は、複数の画素駆動線１８を介して各画素１１０に駆動信号等を供給することにより、画素アレイ部１１の各画素１１０を例えば同時に又は行単位等で駆動する。
　カラム処理部１３は、画素アレイ部１１の画素列（カラム）ごとに垂直信号線（ＶＳＬ）１９を介して各画素から画素信号を読み出して、ノイズ除去処理、相関二重サンプリング（ＣＤＳ）処理、及びＡ／Ｄ（Analog-to-Digital）変換処理等を行う。カラム処理部１３により処理された画素信号は、信号処理部１６に出力される。
　水平駆動部１４は、シフトレジスタやアドレスデコーダ等を含み構成される。水平駆動部１４は、カラム処理部１３の画素列に対応する画素１１０を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において画素１１０ごとに信号処理された画素信号が順番に信号処理部１６に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等を含み構成される。システム制御部１５は、例えば図示しないタイミングジェネレータにより生成されたタイミング信号に基づいて、垂直駆動部１２、カラム処理部１３、及び水平駆動部１４の駆動制御を行なう。
　信号処理部１６は、必要に応じてデータ格納部１７にデータを一時的に格納しながら、カラム処理部１３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号に基づく画像信号を出力する。
　なお、本技術が適用される撮像装置１は、上述したような構成に限られるものではない。例えば、撮像装置１は、データ格納部１７がカラム処理部１３の後段に配置され、カラム処理部１３から出力される画素信号を、データ格納部１７を経由して信号処理部１６に供給するように構成されても良い。或いは、撮像装置１は、縦続的に接続されたカラム処理部１３とデータ格納部１７と信号処理部１６とが各画素信号を並列的に処理するように構成されても良い。
　図２は、本開示の第１の実施形態に係る撮像装置における画像信号読み出し機構の一例を説明するためのブロック図である。同図では、１画素列における１画素１１０からの画素信号読み出し機構２０が例示的に示されている。
　同図では、カラム処理部１３の構成として、ランプ信号バッファ回路１３１と、ランプ信号生成回路１３２と、アナログ／デジタル変換器（以下、ＡＤ変換器と称する）１３３とが示されている。
　ランプ信号生成回路１３２は、ＡＤ変換器１３３によるＡＤ変換処理に必要なランプ信号を生成し、出力する。ランプ信号は、例えば、電圧レベルが経時的に傾斜変化する信号である。ランプ信号バッファ回路１３１は、ランプ信号生成回路１３２から出力されるランプ信号に対しインピーダンス変換処理を行う。
　ＡＤ変換器１３３は、画素１１０から出力されるアナログ形式である画素信号をデジタル形式の画素信号（画素データ）に変換する。ＡＤ変換器１３３は、画素列に対応する垂直信号線１９ごとに並列的に設けられる。また、ＡＤ変換器１３３は、比較器１３４と、カウンタ１３５とを含み構成される。つまり、ＡＤ変換器１３３は、ランプ信号バッファ回路１３１から出力されるランプ信号と画素１１０から読み出される画素信号とを比較器１３４により経時的に比較しながらカウンタ１３５によりカウントを実行し、該カウントされた値をデジタル形式の画素信号として信号処理部１６に出力する。
　＜ランプ信号バッファ回路の構成＞　
　図３及び図４は、本開示の第１の実施形態に係るランプ信号バッファ回路１３１の構成を示す回路図である。図３は、リセットモードのときのランプ信号バッファ回路１３１の構成を示す回路図であり、図４は、通常駆動モード（ＡＤモード）のときのランプ信号バッファ回路１３１の構成を示す回路図である。
　図３に示すように、ランプ信号バッファ回路１３１は、入力制御部１４１と、出力制御部１４２と、電流源１４３と、入力端子１４４と、出力端子１４５と、第１のキャパシタ（Ｃ１）１４６と、第２のキャパシタ（Ｃ２）１４７と、第１のスイッチ部１５１と、第２のスイッチ部１５２と、第３のスイッチ部１５３と、第４のスイッチ部１５４と、第１の電圧印加部１６１と、第２の電圧印加部１６２とを備えている。
　入力制御部１４１、出力制御部１４２及び電流源１４３は例えば、Ｐ型の金属－酸化物－半導体（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ)トランジスタで構成されている。入力端子１４４は、入力制御部１４１を構成するＭＯＳトランジスタのゲートに接続されている。入力端子１４４は、ランプ信号生成回路１３２から出力されるランプ信号を入力制御部１４１のゲートに入力させる。ランプ信号の電圧が、入力制御部１４１を構成するＭＯＳトランジスタのゲート及びドレイン間の閾値電圧Ｖｔｈ１以上の場合、入力制御部１４１は導通状態（オン状態）になる。一方、ランプ信号の電圧が、入力制御部１４１を構成するＭＯＳトランジスタのゲート及びドレイン間の閾値電圧Ｖｔｈ１よりも低い場合、入力制御部１４１は非導通状態（オフ状態）になる。
　入力制御部１４１のソースには、出力制御部１４２を構成するＭＯＳトランジスタのドレイン及び出力端子１４５が接続される。また、入力制御部１４１のドレインには、電流源１４３を構成するＭＯＳトランジスタのドレインが接続される。入力制御部１４１は、入力端子１４４と出力端子１４５との間を導通させることにより、ランプ信号生成回路１３２から出力されるランプ信号をＡＤ変換器１３３に入力する。
　出力制御部１４２のゲートと、電流源１４３のゲートとの間には、第１のキャパシタ１４６と第２のキャパシタ１４７とが直列に接続される。入力制御部１４１、出力制御部１４２及び第１のキャパシタ１４６は、第１のフィードバック回路ＦＢ１を形成する。入力制御部１４１、電流源１４３及び第２のキャパシタ１４７は、第２のフィードバック回路ＦＢ２を形成する。
　出力制御部１４２のソースには、電源が接続される。入力端子１４４に入力されるランプ信号は、入力制御部１４１のドレイン及び第１のキャパシタ１４６を介してランプ信号の交流（ＡＣ）電圧として、出力制御部１４２のゲートに入力される。出力制御部１４２は、出力端子１４５に流れる出力電流を増幅する。
　第１のスイッチ部１５１は、出力制御部１４２のゲートと出力端子１４５との接続をオン・オフする。第２のスイッチ部１５２は、入力制御部１４１のドレインと第１のキャパシタ１４６及び第２のキャパシタ１４７との接続をオン・オフする。第３のスイッチ部１５３は、第１のフィードバック回路ＦＢ１への第１の電圧印加部１６１の接続をオン・オフする。第４のスイッチ部１５４は、第２のフィードバック回路ＦＢ２への第２の電圧印加部１６２の接続をオン・オフする。
　図３に示すリセットモードにおいて、第１のスイッチ部１５１、第３のスイッチ部１５３、第４のスイッチ部１５４をオンし、第２のスイッチ部１５２をオフする。つまり、第１のスイッチ部１５１をオンにすることで、出力制御部１４２をダイオード接続にして、出力制御部１４２のゲートに電圧Ｖｙを充電する。第３のスイッチ部１５３をオンにすることで、第１のキャパシタ１４６と第２のキャパシタ１４７との間の電圧Ｖｆｂを第１の電圧印加部１６１からの外部の印加電圧Ｖｅｘｔに充電する。第４のスイッチ部１５４をオンにすることで、電流源１４３のゲートに印加される電圧Ｖｚを第２の電圧印加部１６２からの外部の印加電圧Ｖｂｉａｓに充電する。
　図４に示す駆動モードにおいて、第１のスイッチ部１５１、第３のスイッチ部１５３、第４のスイッチ部１５４をオフし、第２のスイッチ部１５２をオンする。つまり、第２のスイッチ部１５２をオンすることで、入力制御部１４１のドレインから出力制御部１４２のゲートに信号をフィードバックし、入力制御部１４１のドレインから電流源１４３のゲートにＶｘとＶｅｘｔとの差分をフィードバックする。
　これにより、入力ダイナミックレンジＶｉｎは、以下となる。
　Ｖｘ－｜Ｖｔｈ１｜＜Ｖｉｎ＜Ｖｙ＋｜Ｖｔｈ２｜－Ｖｓｇ１
　これにより、ＶｘとＶｙとの差分が大きいほど広くレンジが取れる。なお、Ｖｓｇ１は、入力制御部１４１を構成するＭＯＳトランジスタのゲート及びソース間の電圧である。
　（電流源ＦＢが必要な理由１）　
　ここで、電流源１４３へのフィードバックが必要な理由について説明する。
　リセットモードΦ１のときに、第１のキャパシタ１４６及び第２のキャパシタ１４７に蓄積される電荷をＱ１，Ｑ２、駆動モードΦ２のときに、第１のキャパシタ１４６及び第２のキャパシタ１４７に蓄積された電荷をＱ’１，Ｑ’２とする。Ｑ１，Ｑ２とＱ’１，Ｑ’２で電荷保存則が成り立つと仮定すると（実際はＶｘからわずかに電荷が抜けるための誤差が生じる）、次式が成り立つ。
　Ｑ１＋Ｑ２＝Ｑ’１＋Ｑ’２
　Ｃ１（Ｖｅｘｔ－Ｖｙ）＋Ｃ２（Ｖｅｘｔ－Ｖｂｉａｓ）＝Ｃ１（Ｖｘ－Ｖｙ）＋Ｃ２（Ｖｘ－Ｖｚ）
　Ｖｚ＝Ｖｂｉａｓ＋Ｋ（Ｖｘ－Ｖｅｘｔ）
　Ｋ＝（Ｃ１＋Ｃ２）／Ｃ２
　ここで、（Ｖｘ－Ｖｅｘｔ）を誤差電圧とすると、誤差電圧が０になるように負帰還（フィードバック）が働くので、（Ｖｘ－Ｖｅｘｔ）は０に収束し、これにより、ＶｘはＶｅｘｔに収束し、ＶｚはＶｂｉａｓに収束する。
　以上のことから、以下の２点が言える。
　負帰還をかけることにより、入力制御部１４１のドレイン電圧Ｖｘを外部の印加電圧Ｖｅｘｔによって決めることができる。また、これによって生じる電流源１４３のゲート電圧Ｖｚの誤差は微小となる。
　（電流源ＦＢが必要な理由２）　
　図５は、第２のフィードバック回路ＦＢ２を形成しない場合における第１のキャパシタ１４６と第２のキャパシタ１４７との間の電圧Ｖｆｂの変化を示している。
　リセットモードΦ１のときに、第２のスイッチ部１５２をオフし、第３のスイッチ部１５３をオンにすることで、第１のキャパシタ１４６と第２のキャパシタ１４７との間の電圧Ｖｆｂを外部の印加電圧Ｖｅｘｔに充電する。駆動モードΦ２のときに、第２のスイッチ部１５２をオンし、第３のスイッチ部１５３をオフにすることで、印加電圧Ｖｅｘｔに充電された電圧Ｖｆｂを入力制御部１４１のドレイン電圧Ｖｘと短絡した際に、電圧Ｖｆｂは入力制御部１４１のドレイン電圧Ｖｘに近い電圧になる。これは、インピーダンスの低い方に電位が引っ張られるためである。
　図６は、第２のフィードバック回路ＦＢ２を形成した場合における第１のキャパシタ１４６と第２のキャパシタ１４７との間の電圧Ｖｆｂの変化を示している。
　リセットモードΦ１のときに、第２のスイッチ部１５２をオフし、第３のスイッチ部１５３をオンにすることで、第１のキャパシタ１４６と第２のキャパシタ１４７との間の電圧Ｖｆｂを外部の印加電圧Ｖｅｘｔに充電する。駆動モードΦ２のときに、第２のスイッチ部１５２をオンし、第３のスイッチ部１５３をオフにすることで、印加電圧Ｖｅｘｔに充電された電圧Ｖｆｂを入力制御部１４１のドレイン電圧Ｖｘと短絡した際に、電圧Ｖｆｂは瞬間的に入力制御部１４１のドレイン電圧Ｖｘに引っ張られる。しかし、負帰還が働くため、最終的に電圧Ｖｆｂは印加電圧Ｖｅｘｔに収束する。
　＜第１の実施形態による作用効果＞　
　以上のように第１の実施形態によれば、第１のフィードバック回路ＦＢ１に第１のキャパシタ１４６を挿入し、第２のフィードバック回路ＦＢ２に第２のキャパシタ１４７を挿入して交流電圧のみを出力制御部１４２のゲートに帰還することで低出力インピーダンスを維持しつつ、入力制御部１４１のドレインと出力制御部１４２のゲートが直流的に同電位となることを避けることができ、広いダイナミックレンジを確保できる。
　また、第１の実施形態によれば、第１の電圧印加部１６１からの外部の印加電圧Ｖｅｘｔ及び第２の電圧印加部１６２からの外部の印加電圧Ｖｂｉａｓを用いることで、応用上、十分に広いダイナミックレンジを確保できる。
　＜第２の実施形態＞　
　図７は、本開示の第２の実施形態に係るランプ信号バッファ回路１３１Ａの構成を示す回路図である。図７において、上記図３及び図４と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第２の実施形態において、入力制御部３１１は例えば、Ｐ型とは逆極性のＮ型のＭＯＳトランジスタで構成されている。これにより、上記図３及び図４の場合と比較して、出力制御部１４２および電流源１４３を構成するＭＯＳトランジスタの役割が反転する。入力端子３１２は、入力制御部３１１を構成するＭＯＳトランジスタのゲートに接続されている。ランプ信号の電圧が、入力制御部３１１を構成するＭＯＳトランジスタのゲート及びソース間の閾値電圧以上の場合、入力制御部３１１は導通状態（オン状態）になる。一方、ランプ信号の電圧が、入力制御部３１１を構成するＭＯＳトランジスタのゲート及びソース間の閾値電圧よりも低い場合、入力制御部３１１は非導通状態（オフ状態）になる。
　入力制御部３１１のドレインには、電流源１４３を構成するＭＯＳトランジスタのドレインが接続される。また、入力制御部３１１のソースには、出力制御部１４２を構成するＭＯＳトランジスタのドレイン及び出力端子３１３が接続される。入力制御部３１１、電流源１４３及び第２のキャパシタ１４７は、第２のフィードバック回路ＦＢ２Ａを形成する。入力制御部３１１、出力制御部１４２及び第１のキャパシタ１４６は、第１のフィードバック回路ＦＢ１Ａを形成する。
　第１のスイッチ部３１４は、出力制御部１４２のゲートと出力端子３１３との接続をオン・オフする。第２のスイッチ部３１５は、入力制御部３１１のドレインと第１のキャパシタ１４６及び第２のキャパシタ１４７との接続をオン・オフする。
　リセットモードにおいて、第１のスイッチ部３１４、第３のスイッチ部１５３、第４のスイッチ部１５４をオンし、第２のスイッチ部３１５をオフする。つまり、第１のスイッチ部３１４をオンにすることで、出力制御部１４２をダイオード接続にして、出力制御部１４２のゲートに電圧Ｖｙを充電する。第３のスイッチ部１５３をオンにすることで、第１のキャパシタ１４６と第２のキャパシタ１４７との間の電圧Ｖｆｂを第１の電圧印加部１６１からの外部の印加電圧Ｖｅｘｔに充電する。第４のスイッチ部１５４をオンにすることで、電流源１４３のゲートに印加される電圧Ｖｚを第２の電圧印加部１６２からの外部の印加電圧Ｖｂｉａｓに充電する。
　駆動モードにおいて、第１のスイッチ部３１４、第３のスイッチ部１５３、第４のスイッチ部１５４をオフし、第２のスイッチ部３１５をオンする。つまり、第２のスイッチ部３１５をオンすることで、入力制御部３１１のドレインから電流源１４３のゲートに信号をフィードバックし、入力制御部３１１のドレインから出力制御部１４２のゲートにＶｙとＶｅｘｔとの差分をフィードバックする。
　＜第２の実施形態による作用効果＞　
　以上のように第２の実施形態によれば、上記第１の実施形態と同様の作用効果が得られる。
　＜第３の実施形態＞　
　図８は、本開示の第３の実施形態に係る電源回路４１０及びランプ信号バッファ回路１３１Ｂの構成を示す回路図である。図８において、上記図３及び図４と同一部分には同一符号を付して詳細な説明を省略する。
　電源回路４１０は、画素アレイ部１１、ランプ信号バッファ回路１３１Ｂを含むカラム処理部１３及び信号処理部１６のそれぞれの動作に必要な電力を供給する。本開示の第４の実施形態に係る電源回路４１０は、ＬＤＯ（Low Drop Out）４１１を備えている。一例として、ＬＤＯ４１１は、ＤＣ（直流）－ＤＣ（直流）コンバータである。ＬＤＯ４１１は、電源回路４１０の電源電圧変動除去比（Ｐｏｗｅｒ　Ｓｕｐｐｌｙ　Ｒｅｊｅｃｔｉｏｎ　Ｒａｔｉｏ：ＰＳＲＲ）を補償する構成要素である。電源回路４１０の電源電圧変動除去比は、電源電圧に変動（リップル）がある場合に、電源回路４１０が電源ＶＤＤの電圧変動を除去できる能力である。
　つまり、ＬＤＯ４１１は、電源回路４１０から入力される電源電圧の変動量を減衰し、一定電圧レベルの基準信号を、入力制御部１４１、出力制御部１４２及び電流源１４３に対し出力できる。
　＜第３の実施形態による作用効果＞　
　以上のように第３の実施形態によれば、電源回路４１０自体にＬＤＯ４１１を備えることで、電源電圧変動除去比の改善を図ることができる。
　＜第４の実施形態＞　
　図９は、本開示の第４の実施形態に係るランプ信号バッファ回路１３１Ｃの構成を示す回路図である。図９において、上記図３及び図４と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第４の実施形態に係るランプ信号バッファ回路１３１Ｃは、入力制御部１４１、出力制御部１４２及び電流源１４３に対し動作に必要な電力を供給する電源ラインに接続されるソースフォロワ回路５１０を備える。ソースフォロワ回路５１０は、例えば、Ｎ型のＭＯＳトランジスタで構成されている。ソースフォロワ回路５１０のソースには、出力制御部１４２のソースが接続される。ソースフォロワ回路５１０のドレインには、電源ラインが接続される。
　ソースフォロワ回路５１０は、ドレインを介して入力される電源電圧の電源ノイズを減衰し、一定電圧レベルの基準信号を、入力制御部１４１、出力制御部１４２及び電流源１４３に対し出力できる。
　＜第４の実施形態による作用効果＞　
　以上のように第４の実施形態によれば、ソースフォロワ回路５１０を備えることにより、電源ノイズを減衰させることができる。
　＜第５の実施形態＞　
　図１０は、本開示の第５の実施形態に係るランプ信号バッファ回路１３１Ｄの構成を示す回路図である。図１０において、上記図３及び図４と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第５の実施形態に係るランプ信号バッファ回路１３１Ｄは、入力制御部１４１、出力制御部１４２及び第１のキャパシタ１４６が形成する第１のフィードバック回路ＦＢ１Ｄにカスコードトランジスタ６１０を挿入している。カスコードトランジスタ６１０は、例えば、Ｐ型のＭＯＳトランジスタで構成されている。カスコードトランジスタ６１０のドレインには、入力制御部１４１のソースが接続される。カスコードトランジスタ６１０のソースには、出力制御部１４２のドレイン及び出力端子１４５が接続される。
　＜第５の実施形態による作用効果＞　
　以上のように第５の実施形態によれば、第１のフィードバック回路ＦＢ１Ｄにカスコードトランジスタ６１０を挿入することにより、第１のフィードバック回路ＦＢ１Ｄのループゲインの向上を図ることができる。
　＜第６の実施形態＞　
　図１１は、本開示の第６の実施形態に係るランプ信号バッファ回路１３１Ｅの構成を示す回路図である。図１１において、上記図７と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第６の実施形態に係るランプ信号バッファ回路１３１Ｅは、入力制御部３１１、出力制御部１４２及び第１のキャパシタ１４６が形成する第１のフィードバック回路ＦＢ１Ｅにカスコードトランジスタ７１０を挿入している。
　カスコードトランジスタ７１０は、例えば、Ｎ型のＭＯＳトランジスタで構成されている。カスコードトランジスタ７１０のドレインには、入力制御部１４１のソースが接続される。カスコードトランジスタ７１０のソースには、出力制御部１４２のドレイン及び出力端子３１３が接続される。
　＜第６の実施形態による作用効果＞　
　以上のように第６の実施形態によれば、第１のフィードバック回路ＦＢ１Ｅにカスコードトランジスタ７１０を挿入することにより、第１のフィードバック回路ＦＢ１Ｅのループゲインの向上を図ることができる。
　＜第７の実施形態＞　
　図１２は、本開示の第７の実施形態に係るランプ信号バッファ回路１３１Ｆの構成を示す回路図である。図１２において、上記図３及び図４と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第７の実施形態に係るランプ信号バッファ回路１３１Ｆは、入力制御部１４１、電流源１４３及び第２のキャパシタ１４７が形成する第２のフィードバック回路ＦＢ２Ｆにカスコードトランジスタ８１０を挿入している。カスコードトランジスタ８１０は、例えば、Ｎ型のＭＯＳトランジスタで構成され、電流源１４３の線形性を補償するための構成要素である。
　カスコードトランジスタ８１０のドレインには、入力制御部１４１のドレインが接続される。カスコードトランジスタ８１０のソースには、電流源１４３のドレインが接続される。
　＜第７の実施形態による作用効果＞　
　以上のように第７の実施形態によれば、入力制御部１４１と電流源１４３との間に、カスコードトランジスタ８１０を接続することで、電流源１４３の線形性向上を図ることができる。
　＜第８の実施形態＞　
　図１３は、本開示の第８の実施形態に係るランプ信号バッファ回路１３１Ｇの構成を示す回路図である。図１３において、上記図７と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第８の実施形態に係るランプ信号バッファ回路１３１Ｇは、入力制御部３１１、電流源１４３及び第２のキャパシタ１４７が形成する第２のフィードバック回路ＦＢ２Ｇにカスコードトランジスタ９１０を挿入している。カスコードトランジスタ９１０は、例えば、Ｐ型のＭＯＳトランジスタで構成され、電流源１４３の線形性を補償するための構成要素である。
　カスコードトランジスタ９１０のドレインには、入力制御部３１１のドレインが接続される。カスコードトランジスタ９１０のソースには、電流源１４３のドレインが接続される。
　＜第８の実施形態による作用効果＞　
　以上のように第８の実施形態によれば、入力制御部３１１と電流源１４３との間に、カスコードトランジスタ９１０を接続することで、電流源１４３の線形性向上を図ることができる。
　＜その他の実施形態＞　
　上記のように、本技術は第１から第８の実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第８の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第８の実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　＜電子機器への応用例＞　
　上述した光検出装置は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１４は、本技術を適用した電子機器としての撮像システムの構成例を示すブロック図である。
　図１４に示される撮像システム２２０１は、光学系２２０２、シャッタ装置２２０３、撮像装置としての固体撮像素子２２０４、制御回路２２０５、信号処理回路２２０６、モニタ２２０７、および２メモリ２２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２２０４に導き、固体撮像素子２２０４の受光面に結像させる。
　シャッタ装置２２０３は、光学系２２０２および固体撮像素子２２０４の間に配置され、制御回路２２０５の制御に従って、固体撮像素子２２０４への光照射期間および遮光期間を制御する。
　固体撮像素子２２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２２０４は、光学系２２０２およびシャッタ装置２２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２２０４に蓄積された信号電荷は、制御回路２２０５から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路２２０５は、固体撮像素子２２０４の転送動作、および、シャッタ装置２２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２２０４およびシャッタ装置２２０３を駆動する。
　信号処理回路２２０６は、固体撮像素子２２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２２０７に供給されて表示されたり、メモリ２２０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像システム２２０１においても、上述した固体撮像素子２２０４に代えて、撮像装置１を適用することが可能となる。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　入力信号が入力されるゲートを有する第１のトランジスタと、
　前記第１のトランジスタの一方の端子に接続される電流源と、
　前記第１のトランジスタの他方の端子に接続される第２のトランジスタと、
　前記第１のトランジスタの一方または他方の端子に接続される出力端子と、
　前記電流源と前記第２のトランジスタのゲートとの間に設けられる第１及び第２のキャパシタと、を備え、
　前記第１のトランジスタと前記第２のトランジスタと前記第１のキャパシタとによって第１のフィードバック回路が形成され、
　前記第１のトランジスタと前記電流源と前記第２のキャパシタとによって第２のフィードバック回路が形成される、
バッファ回路。
（２）
　前記第１のフィードバック回路に対し、所定の第１の電圧を印加する第１の電圧印加部をさらに備える、上記（１）に記載のバッファ回路。
（３）
　前記第２のフィードバック回路に対し、前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部をさらに備える、上記（２）に記載のバッファ回路。
（４）
　前記第２のトランジスタのゲートと前記出力端子との接続をオン・オフする第１のスイッチ部と、
　前記第１のトランジスタの前記出力端子が接続されない端子と前記第１及び第２のキャパシタとの接続をオン・オフする第２のスイッチ部と、
　前記第１の電圧印加部と前記第１及び第２のキャパシタの接続をオン・オフする第３のスイッチ部と、
　前記第２の電圧印加部と前記第２のキャパシタ及び前記電流源との接続をオン・オフする第４のスイッチ部と、を備え、
　リセットモードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオンし、前記第２のスイッチ部をオフし、
　駆動モードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオフし、前記第２のスイッチ部をオンする、上記（３）に記載のバッファ回路。
（５）
　前記第１のトランジスタは、第１の導電型であり、
　前記出力端子は、前記第１のトランジスタと前記第２のトランジスタとの間に接続される、上記（１）に記載のバッファ回路。
（６）
　前記第１のフィードバック回路に対し、所定の第１の電圧を印加する第１の電圧印加部と、
　前記第２のフィードバック回路に対し、前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部と、
　前記第２のトランジスタのゲートと前記出力端子との接続をオン・オフする第１のスイッチ部と、
　前記第１のトランジスタの前記出力端子が接続されない端子と前記第１及び第２のキャパシタとの接続をオン・オフする第２のスイッチ部と、
　前記第１の電圧印加部と前記第１及び第２のキャパシタの接続をオン・オフする第３のスイッチ部と、
　前記第２の電圧印加部と前記第２のキャパシタ及び前記電流源との接続をオン・オフする第４のスイッチ部と、を備え、
　リセットモードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオンし、前記第２のスイッチ部をオフし、
　駆動モードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオフし、前記第２のスイッチ部をオンする、上記（５）に記載のバッファ回路。
（７）
　前記第１のトランジスタと前記出力端子との間に、カスコードトランジスタを接続する、上記（５）に記載のバッファ回路。
（８）
　前記第１のトランジスタと前記電流源との間に、カスコードトランジスタを接続する、上記（５）に記載のバッファ回路。
（９）
　前記第１のトランジスタは、前記第１の導電型とは逆極性の第２の導電型であり、
　前記出力端子は、前記第１のトランジスタと前記第２のトランジスタとの間に接続される、上記（５）に記載のバッファ回路。
（１０）
　前記第１のフィードバック回路に対し、所定の第１の電圧を印加する第１の電圧印加部と、
　前記第２のフィードバック回路に対し、前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部と、
　前記第２のトランジスタと前記出力端子との接続をオン・オフする第１のスイッチ部と、
　前記第１のトランジスタの前記出力端子が接続されない端子と前記第１及び第２のキャパシタとの接続をオン・オフする第２のスイッチ部と、
　前記第１の電圧印加部と前記第１及び第２のキャパシタの接続をオン・オフする第３のスイッチ部と、
　前記第２の電圧印加部と前記第２のキャパシタ及び前記電流源との接続をオン・オフする第４のスイッチ部と、を備え、
　リセットモードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオンし、前記第２のスイッチ部をオフし、
　駆動モードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオフし、前記第２のスイッチ部をオンする、上記（９）に記載のバッファ回路。
（１１）
　前記第１のトランジスタと前記出力端子との間に、カスコードトランジスタを接続する、上記（９）に記載のバッファ回路。
（１２）
　前記第１のトランジスタと前記電流源との間に、カスコードトランジスタを接続する、上記（９）に記載のバッファ回路。
（１３）
　前記第１のトランジスタ、前記第２のトランジスタ及び前記電流源に対し動作に必要な電力を供給する電源ラインに接続され、一定電圧レベルの基準信号を前記第１のトランジスタ、前記第２のトランジスタ及び前記電流源に対し出力するソースフォロワ回路を備える、上記（１）に記載のバッファ回路。
（１４）
　外部から入射した光に応じた画素信号を生成可能な複数の画素により構成される画素アレイ部と、
　バッファ回路と、
　前記バッファ回路の出力信号と前記複数の画素のそれぞれから出力される画素信号とを比較し、比較結果に基づいて画像データを生成する信号処理部と、
　前記画素アレイ部、前記バッファ回路及び前記信号処理部のそれぞれの動作に必要な電力を供給する電源回路と、を備える撮像装置であって、
　前記バッファ回路は、
　入力信号が入力されるゲートを有する第１のトランジスタと、
　前記第１のトランジスタの一方の端子に接続される電流源と、
　前記第１のトランジスタの他方の端子に接続される第２のトランジスタと、
　前記第１のトランジスタの一方または他方の端子に接続される出力端子と、
　前記電流源と前記第２のトランジスタのゲートとの間に設けられる第１及び第２のキャパシタと、を備え、
　前記第１のトランジスタと前記第２のトランジスタと前記第１のキャパシタとによって第１のフィードバック回路が形成され、
　前記第１のトランジスタと前記電流源と前記第２のキャパシタとによって第２のフィードバック回路が形成される、
撮像装置。
（１５）
　前記電源回路は、一定電圧レベルの基準信号を前記第１のトランジスタ、前記第２のトランジスタ及び前記電流源に対し出力する機能を備える、上記（１４）に記載の撮像装置。
１　撮像装置
１１　画素アレイ部
１２　垂直駆動部
１３　カラム処理部
１４　水平駆動部
１５　システム制御部
１６　信号処理部
１７　データ格納部
１８　画素駆動線
１９　垂直信号線
２０　画素信号読み出し機構
１１０　画素
１３１，１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄ，１３１Ｅ，１３１Ｇ　ランプ信号バッファ回路
１３２　ランプ信号生成回路
１３３　ＡＤ変換器
１３４　比較器
１３５　カウンタ
１４１，３１１　入力制御部
１４２　出力制御部
１４３　電流源
１４４，３１２　入力端子
１４５，３１３　出力端子
１４６　第１のキャパシタ（Ｃ１）
１４７　第２のキャパシタ（Ｃ２）
１５１，３１４　第１のスイッチ部
１５２，３１５　第２のスイッチ部
１５３　第３のスイッチ部
１５４　第４のスイッチ部
１６１　第１の電圧印加部
１６２　第２の電圧印加部
２０１　第１のモジュール
２０２　第２のモジュール
２１１，２１２　ソースフォロワ回路
４１０　電源回路
４１１　ＬＤＯ
５１０　ソースフォロワ回路
６１０，７１０，８１０，９１０　カスコードトランジスタ
２２０１　撮像システム
２２０２　光学系
２２０３　シャッタ装置
２２０４　固体撮像素子
２２０５　制御回路
２２０６　信号処理回路
２２０７　モニタ
２２０８　メモリ

Claims (15)

  1. 　入力信号が入力されるゲートを有する第１のトランジスタと、
    　前記第１のトランジスタの一方の端子に接続される電流源と、
    　前記第１のトランジスタの他方の端子に接続される第２のトランジスタと、
    　前記第１のトランジスタの一方または他方の端子に接続される出力端子と、
    　前記電流源と前記第２のトランジスタのゲートとの間に設けられる第１及び第２のキャパシタと、を備え、
    　前記第１のトランジスタと前記第２のトランジスタと前記第１のキャパシタとによって第１のフィードバック回路が形成され、
    　前記第１のトランジスタと前記電流源と前記第２のキャパシタとによって第２のフィードバック回路が形成される、
    バッファ回路。
  2. 　前記第１のフィードバック回路に対し、所定の第１の電圧を印加する第１の電圧印加部をさらに備える、請求項１に記載のバッファ回路。
  3. 　前記第２のフィードバック回路に対し、前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部をさらに備える、請求項２に記載のバッファ回路。
  4. 　前記第２のトランジスタのゲートと前記出力端子との接続をオン・オフする第１のスイッチ部と、
    　前記第１のトランジスタの前記出力端子が接続されない端子と前記第１及び第２のキャパシタとの接続をオン・オフする第２のスイッチ部と、
    　前記第１の電圧印加部と前記第１及び第２のキャパシタの接続をオン・オフする第３のスイッチ部と、
    　前記第２の電圧印加部と前記第２のキャパシタ及び前記電流源との接続をオン・オフする第４のスイッチ部と、を備え、
    　リセットモードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオンし、前記第２のスイッチ部をオフし、
    　駆動モードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオフし、前記第２のスイッチ部をオンする、請求項３に記載のバッファ回路。
  5. 　前記第１のトランジスタは、第１の導電型であり、
    　前記出力端子は、前記第１のトランジスタと前記第２のトランジスタとの間に接続される、請求項１に記載のバッファ回路。
  6. 　前記第１のフィードバック回路に対し、所定の第１の電圧を印加する第１の電圧印加部と、
    　前記第２のフィードバック回路に対し、前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部と、
    　前記第２のトランジスタのゲートと前記出力端子との接続をオン・オフする第１のスイッチ部と、
    　前記第１のトランジスタの前記出力端子が接続されない端子と前記第１及び第２のキャパシタとの接続をオン・オフする第２のスイッチ部と、
    　前記第１の電圧印加部と前記第１及び第２のキャパシタの接続をオン・オフする第３のスイッチ部と、
    　前記第２の電圧印加部と前記第２のキャパシタ及び前記電流源との接続をオン・オフする第４のスイッチ部と、を備え、
    　リセットモードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッ
    チ部をオンし、前記第２のスイッチ部をオフし、
    　駆動モードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオフし、前記第２のスイッチ部をオンする、請求項５に記載のバッファ回路。
  7. 　前記第１のトランジスタと前記出力端子との間に、カスコードトランジスタを接続する、請求項５に記載のバッファ回路。
  8. 　前記第１のトランジスタと前記電流源との間に、カスコードトランジスタを接続する、請求項５に記載のバッファ回路。
  9. 　前記第１のトランジスタは、前記第１の導電型とは逆極性の第２の導電型であり、
    　前記出力端子は、前記第１のトランジスタと前記第２のトランジスタとの間に接続される、請求項５に記載のバッファ回路。
  10. 　前記第１のフィードバック回路に対し、所定の第１の電圧を印加する第１の電圧印加部と、
    　前記第２のフィードバック回路に対し、前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部と、
    　前記第２のトランジスタと前記出力端子との接続をオン・オフする第１のスイッチ部と、
    　前記第１のトランジスタの前記出力端子が接続されない端子と前記第１及び第２のキャパシタとの接続をオン・オフする第２のスイッチ部と、
    　前記第１の電圧印加部と前記第１及び第２のキャパシタの接続をオン・オフする第３のスイッチ部と、
    　前記第２の電圧印加部と前記第２のキャパシタ及び前記電流源との接続をオン・オフする第４のスイッチ部と、を備え、
    　リセットモードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオンし、前記第２のスイッチ部をオフし、
    　駆動モードで、前記第１のスイッチ部、前記第３のスイッチ部、前記第４のスイッチ部をオフし、前記第２のスイッチ部をオンする、請求項９に記載のバッファ回路。
  11. 　前記第１のトランジスタと前記出力端子との間に、カスコードトランジスタを接続する、請求項９に記載のバッファ回路。
  12. 　前記第１のトランジスタと前記電流源との間に、カスコードトランジスタを接続する、請求項９に記載のバッファ回路。
  13. 　前記第１のトランジスタ、前記第２のトランジスタ及び前記電流源に対し動作に必要な電力を供給する電源ラインに接続され、一定電圧レベルの基準信号を前記第１のトランジスタ、前記第２のトランジスタ及び前記電流源に対し出力するソースフォロワ回路を備える、請求項１に記載のバッファ回路。
  14. 　外部から入射した光に応じた画素信号を生成可能な複数の画素により構成される画素アレイ部と、
    　バッファ回路と、
    　前記バッファ回路の出力信号と前記複数の画素のそれぞれから出力される画素信号とを比較し、比較結果に基づいて画像データを生成する信号処理部と、
    　前記画素アレイ部、前記バッファ回路及び前記信号処理部のそれぞれの動作に必要な電力を供給する電源回路と、を備える撮像装置であって、
    　前記バッファ回路は、
    　入力信号が入力されるゲートを有する第１のトランジスタと、
    　前記第１のトランジスタの一方の端子に接続される電流源と、
    　前記第１のトランジスタの他方の端子に接続される第２のトランジスタと、
    　前記第１のトランジスタの一方または他方の端子に接続される出力端子と、
    　前記電流源と前記第２のトランジスタのゲートとの間に設けられる第１及び第２のキャパシタと、を備え、
    　前記第１のトランジスタと前記第２のトランジスタと前記第１のキャパシタとによって第１のフィードバック回路が形成され、
    　前記第１のトランジスタと前記電流源と前記第２のキャパシタとによって第２のフィードバック回路が形成される、
    撮像装置。
  15. 　前記電源回路は、一定電圧レベルの基準信号を前記第１のトランジスタ、前記第２のトランジスタ及び前記電流源に対し出力する機能を備える、請求項１４に記載の撮像装置。
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