WO2023277213A1 - 패키지 방법 - Google Patents

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WO2023277213A1
WO2023277213A1 PCT/KR2021/008231 KR2021008231W WO2023277213A1 WO 2023277213 A1 WO2023277213 A1 WO 2023277213A1 KR 2021008231 W KR2021008231 W KR 2021008231W WO 2023277213 A1 WO2023277213 A1 WO 2023277213A1
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WO
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light emitting
emitting element
forming
connection terminal
bonding
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PCT/KR2021/008231
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English (en)
French (fr)
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김종선
오민균
윤병진
김진혁
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베이징 신냉 일렉트로닉 테크놀로지 씨오.,엘티디
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Publication date
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present technology relates to a packaging method.
  • LED is adopted as a light emitting device to implement high brightness, high contrast ratio and good color reproducibility.
  • the need to adopt an active matrix is emerging even in displays using LEDs.
  • the LED display can be implemented more efficiently in terms of size and cost.
  • a conventional LED display is a passive matrix method and has a large wiring ratio and a limited driving area, so it is not suitable for a large transparent display.
  • This embodiment is to solve the above disadvantages of the prior art, and when bonding elements to a transparent substrate, the number of wires is minimized to improve transmittance and an active matrix method capable of driving a wide display area. It is to provide a solution suitable for a large transparent display using the present invention.
  • the packaging method includes the steps of forming a light emitting element connection terminal electrically connected to the light emitting element on a substrate on which a control circuit is formed, bonding the connection pad of the light emitting element and the light emitting element connection terminal, and the light emitting element Forming external connection terminals on the bonded substrate; bonding the substrate to which the light emitting element is bonded to a transparent substrate on which pads corresponding to the external connection terminals are formed; and bonding the light emitting element and the transparent substrate so that the light emitting element is provided to the outside.
  • the step of forming a light emitting element connection terminal may include forming a seed pattern, forming a conductive pillar from the seed pattern by performing plating, and bonding material on top of the conductive pillar. It includes the step of forming.
  • the step of forming an external connection terminal may include forming a seed pattern, forming a conductive pillar from the seed pattern by performing plating, and applying a bonding material on top of the conductive pillar. and forming the cross-sectional area of the external connection terminal larger than the cross-sectional area of the light emitting element connection terminal.
  • the step of opening a pad electrically connected to the control circuit may be further included.
  • the step of bonding the light emitting element to the light emitting element connection terminal is a process of aligning and bonding the external connection pad and the light emitting element connection terminal in the light emitting element in which the carrier substrate, the light emitting element layer, and the external connection pad are sequentially formed. and separating the carrier substrate.
  • the bonding of the light emitting element to the light emitting element connection terminal is performed so that light provided by the light emitting element is provided in a direction opposite to the control circuit.
  • a pixel package including an active circuit is bonded to a transparent substrate, a wiring ratio can be reduced and a wide area can be driven.
  • FIG. 1 is a diagram showing the outline of an LED pixel package according to this embodiment.
  • FIG. 2 is a diagram showing an outline of a control unit.
  • FIG. 3(A) is a schematic circuit diagram of the signal separation unit
  • FIG. 3(B) is a diagram showing an outline of a control signal and an activation signal output from the signal separation unit and a pulse train.
  • FIG. 4(A) is a block diagram showing an outline of the light emitting control unit
  • FIG. 4(B) is a schematic timing diagram of signals input to and output from the light emitting control unit.
  • FIG. 5 is a circuit diagram showing an outline of a circuit included in the pixel group controller and driving a unit pixel Pr.
  • FIG. 6 is a timing diagram of a pixel package according to the present embodiment illustrated in FIG. 2 .
  • FIG. 7 is a diagram showing a state in which multi-pixel packages are arranged in an array according to the present embodiment and implemented as an active matrix.
  • FIG. 8 is a timing diagram of signals provided to a multi-pixel package implemented with an active matrix.
  • FIG. 9 is a schematic diagram showing an outline of a pixel package according to the present embodiment.
  • 10 to 18 are process cross-sectional views taken along A-A in FIG. 9 showing an outline of each step of the packaging method according to the present embodiment.
  • a packaging method includes forming a light emitting element connection terminal electrically connected to a light emitting element on a substrate on which a control circuit is formed, and bonding the light emitting element connection terminal to an external connection pad of the light emitting element. and forming external connection terminals on the substrate, and bonding the substrate to which the light emitting element is bonded to a transparent substrate on which pads corresponding to the external connection terminals are formed. It is characterized in that the substrate and the transparent substrate are bonded so that the light emitted by the device passes through the transparent substrate and is provided to the outside.
  • FIGS. 1 is a diagram showing the outline of the LED pixel package 10 according to this embodiment.
  • 2 is a diagram showing the outline of the control unit 100. Referring to FIGS.
  • the LED pixel package 10 is a unit pixel (Pr, The pixel group 200 including Pg and Pb and the data signal DATA that controls the luminance of light output from the unit pixels Pr, Pg, and Pb belonging to the pixel group 200, the activation signal, and a plurality of A control unit 100 receives a control signal S_SIG in which a pulse train including pulses is embedded and controls the pixel group, wherein the control unit 100: generates an activation signal ON and a pulse train S_OUT.
  • the signal separation unit 110 that separates and outputs each signal, and the charging signals EN_R and EN_G activated by the activation signal ON and controlling the charging of energy for each pixel group 20 to emit light from the pulse train S_OUT , EN_B) and a pulse train (S_OUT), a light emitting controller 120 outputting an emission signal (EMI) for controlling each pixel group (200a, 200b) to emit light, and a charging signal (EN_R, EN_G, EN_B) are provided
  • the pixel controller 130 is configured to charge the energy provided by the data signal DATA and control the pixels to emit light using the emission signal EMI.
  • the unit pixels Pr, Pg, and Pb include LEDs emitting R, G, and B colors, respectively, and cathodes of the LEDs included in the unit pixels are electrically connected to the controller 100.
  • FIG. 3(A) is a schematic circuit diagram of the signal separator 110
  • FIG. 3(B) shows the control signal S_SIG, the activation signal ON output from the signal separator 110, and the pulse train S_OUT. It is an outline drawing.
  • the control signal S_SIG may swing between a first level, a second level, and a third level.
  • the first level may be a ground voltage level
  • the third level may be a driving voltage (VCC) level
  • the second level may be greater than the threshold voltage of the NMOS transistor included in the signal separator 110, It may be less than the third level and less than twice the threshold voltage of the NMOS transistor.
  • the control signal S_SIG is a signal in which a pulse train including an activation signal swinging between the ground voltage and the second level and a pulse swinging between the second level and the third level, which is the driving voltage VCC, is embedded.
  • the signal separation unit 110 includes an activation signal separation circuit 112 separating the activation signal ON from the control signal S_SIG and a pulse train separation circuit 114 separating the pulse train S_OUT from the control signal S_SIG. do.
  • the activation signal separation circuit 112 includes an inverter I1 including a transistor N1 having a resistor Ra and a threshold voltage between a first level and a second level, a Schmitt trigger ST, and an inverter I2 in cascade. Connected.
  • the threshold voltage of the transistor N1 is greater than the first level but less than the second level. Accordingly, when the control signal S_SIG of the first level is input to the inverter I1, the transistor N1 is cut off to output a logic high signal of the third level. However, when the control signal S_SIG of the second level or the third level is input to the transistor N1, it is conducted. Accordingly, the inverter I1 outputs a logic low signal of the first level.
  • Schmitt trigger is a circuit that does not respond to instantaneous noise because the output response according to the magnitude and direction of the input has the characteristic of a hysteresis curve.
  • the response of the output has a relatively high threshold voltage.
  • the response of the output has a characteristic of having a relatively low threshold voltage.
  • the output of the Schmitt trigger (ST) is provided to the inverter I2, and the inverter I2 is a signal obtained by inverting the provided input, and is a signal that swings between the first level and the third level.
  • the output of the inverter I2 is an activation signal (ON) that controls the subsequent activation of the light emitting controller 120 .
  • the pulse train separation circuit 114 may include inverters I3 and I4 connected in cascade, and the inverter I3 of the first stage is connected with a ground voltage and a diode-connected NMOS transistor N3 interposed therebetween.
  • the NMOS transistor N4 included in the inverter I3 conducts at a voltage obtained by adding the threshold voltage of the diode-connected NMOS transistor N3 and the threshold voltage of the transistor N4.
  • the voltage obtained by adding the threshold voltages of N3 and N4 is greater than the second level. Accordingly, when the control signal S_SIG having the first and second levels is provided to the inverter I3, the NMOS transistor N4 does not conduct and the inverter I3 outputs a logic high signal of the third level. However, when the control signal S_SIG having the third level is applied to the inverter I3, the NMOS transistor N4 is turned on and the inverter I3 outputs a logic low signal of the first level. Therefore, the pulse train embedded in the control signal S_SIG can be separated. The inverter I4 inverts the output signal of the inverter I3 and outputs it as a pulse train S_OUT swinging between the first level and the third level.
  • FIG. 4(A) is a block diagram showing an outline of the light emitting controller 120
  • FIG. 4(B) is a schematic timing diagram of signals input to the light emitting controller 120 and output signals.
  • the light emitting controller 120 is activated by the activation signal (ON) and includes a counter (counter, 122) that counts and outputs pulses included in the pulse train (S_OUT).
  • an encoder 124 that forms and outputs charging signals (EN_R, EN_G, EN_B) and emission signals (EMI) for the plurality of pixel groups 200a and 200b corresponding to the counter output include
  • the counter 122 counts the number of pulses included in the pulse train S_OUT that is active high when the activation signal ON is in a logic high state, and outputs the number of pulses as binary numbers. ) is logic low, resets the output.
  • the counter may be a 3-bit counter, and the counter 122 activated by the activation signal (ON) in the logic high state increases by 1 every time it counts one pulse from 000 to 001, 010, After counting 011, 100, and 101, it can be reset by an activation signal.
  • the pulse train S_OUT may include more pulses than the number of pixels included in the pixel group, and the number of pulses included in the pulse train may vary depending on the number of pixels included in the pixel group.
  • the encoder 124 may receive the output of the counter 122 and sequentially form and provide charging signals EN_R, EN_G, and EN_B of unit pixels and an emission signal EMI. For example, since the output of the counter is 3 bits, the encoder can output 8 different signals. Accordingly, 7 pixel groups can be controlled by outputting 1 emission signal (EMI) and 7 charging signals.
  • the emission signal EMI may be an output signal of an encoder.
  • FIG. 5 is a circuit diagram showing an outline of a circuit included in the pixel group control unit 130 and driving a unit pixel Pr.
  • the charging switch SW(R) is conducted by the charging signal EN.
  • the driving voltage VLED is provided to one electrode of the capacitor C, and a voltage corresponding to the analog voltage data signal DATA is provided to the other electrode. Accordingly, a voltage corresponding to a voltage difference between the driving voltage VLED and the data signal DATA is charged in the capacitor C.
  • the conduction of the PMOS transistor TR(R) is controlled according to the magnitude of the voltage that is charged in the capacitor C and applied to the gate electrode of the PMOS transistor TR(R).
  • the emission signal EMI is supplied, the emission switch SW_EM is conducted, and a current Ir is supplied from the driving power supply VLED to emit light of the pixel.
  • the size of the current Ir provided from the driving power source VLED is controlled by the turn-on resistance of the PMOS transistor, which is controlled by the analog voltage provided as the DATA signal. is regulated by Therefore, it is possible to control the current provided to the pixel by controlling the magnitude of the voltage provided as the DATA signal, and thereby control the luminance of the pixel.
  • FIG. 6 is a timing diagram of the pixel package 10 according to the present embodiment illustrated in FIG. 2 .
  • the data signal DATA is provided for each pixel belonging to the pixel group in synchronization with the pulse train included in the control signal S_SIG. As described above, the data signal DATA may have a voltage value corresponding to the luminance of the pixel.
  • the light emitting controller 120 outputs the charging signals EN_R, EN_G, and EN_B to conduct the charging switches SW(R), SW(G), and SW(B), and conducts the capacitor C corresponding to the data signal. charge the voltage
  • an emission signal is output and current (I(R), I(G), I(B)) is output for each pixel, and the pixel corresponds to the provided current. It emits light with a luminance that
  • FIG. 7 is a diagram showing a state in which multi-pixel packages are arranged in an array according to the present embodiment and implemented in an active matrix
  • FIG. 8 is a timing diagram of signals provided to the multi-pixel package implemented in an active matrix.
  • control signals S_SIG[1], S_SIG[2], ..., S_SIG[n] are provided for each row.
  • data signals of DATA[1], DATA[2], ..., DATA[m] are provided for each column connected to each row.
  • the first row is programmed by providing the S_SIG[1] signal and the DATA signal in synchronization with S_SIG[1]. Subsequently, the first row emits light according to the emission signal provided from the encoder, and at the same time, the program for the second row is performed. That is, while the programmed n-th row emits light, the n+1-th row is programmed.
  • the multi-pixel package array according to the present embodiment implemented as an active matrix can be individually charged and controlled to simultaneously emit light by providing a control signal (S_SIG), a data 1 signal (DATA1), and a data 2 signal (DATA 2). there is.
  • a plurality of pixel packages may be bonded to the transparent substrate 3000 (see FIG. 14) and connected in an active matrix form.
  • FIGS. 9 to 14 a first embodiment of the packaging method according to the present embodiment will be described with reference to FIGS. 9 to 14 .
  • FIG. 9 is a schematic diagram showing the outline of the pixel package 10 according to this embodiment, and FIGS. 10 to 14 are diagrams showing the outline of each step of the packaging method according to this embodiment, along A-A in FIG. This is a cross section of the process.
  • the pixel package according to this embodiment includes a controller 100 and a pixel group 200 including unit pixels Pr, Pb, and Pg.
  • a pad connected to the controller 100 is opened on a substrate (sub) on which the controller 100 is formed.
  • a passivation film (not shown) is formed on a substrate (sub) on which circuits such as the controller 100 are formed to block material exchange with the outside and unintended electrical connection.
  • the passivation film is removed to expose a pad connected to the control unit 100.
  • patterning is performed to form a seed pattern (not shown). For example, patterning may be performed through a photolithography process.
  • the conductive pillar 1120 may be formed of copper (Cu).
  • the height of the pillar 1120 may be controlled by adjusting the plating time.
  • a tin-silver alloy (SnAg) or the like is placed on the bump.
  • reflow may be performed to form the bonding material 1130 to form the light emitting device connection terminal 1100 .
  • the process described above is an example of forming bumps, and a person skilled in the art can obviously form bumps by performing a process different from the process described above.
  • connection pad 2110 of a light emitting element 2120 and a light emitting element connection terminal 1100 are bonded.
  • the connection pad 2110 of the light emitting element 2120 is bonded to the light emitting element connection terminal 1100 by performing alignment.
  • the carrier substrate 2130 of the light emitting device 2120 is separated.
  • the carrier substrate 2130 is a substrate combined with the light emitting device 2120 to protect a semiconductor epitaxial layer on which the light emitting device is formed during a process.
  • the carrier substrate 2130 is removed.
  • the light emitting element 2120 may be a crystalline silicon thin film
  • the carrier substrate 2130 may be a sapphire substrate.
  • the light emitting element 2120 is bonded to the light emitting element connection terminal 1100 to provide light to the outside. Accordingly, the light emitting surface of the light emitting element 2120 may be bonded to face the opposite surface of the substrate (sub).
  • an external connection terminal 1200 is formed.
  • the external connection terminal 1200 may be formed through the following process.
  • a pad (pad2) electrically connected to the controller 100 is exposed by removing the passivation film.
  • patterning is performed to form a seed pattern (not shown). For example, patterning may be performed through a photolithography process.
  • the conductive pillar 1120 may be formed of copper (Cu).
  • the height of the pillar 1220 may be controlled by adjusting the plating time.
  • an adhesive material such as tin-silver alloy (SnAg) is placed on the top of the pillar, reflow is performed to form the bonding material 1130, and the light emitting element connection terminal 1200 ) can be formed.
  • the external connection terminal 1200 is a terminal to which a driving voltage (VCC) and a ground voltage (GND) are provided from the outside, so a cross-sectional area larger than that of the light emitting element connection terminal 1110 is required to reduce resistance.
  • VCC driving voltage
  • GND ground voltage
  • the pixel package 10 according to the present embodiment may be formed by performing the above process.
  • a pad 3100 formed on a transparent substrate 3000 and pixel packages 10a, 10b, and 10c are aligned and bonded.
  • pads 3100 are positioned on the transparent substrate 3000 to correspond to the distance between the external connection terminals 1200 and the distance between the plurality of pixel packages 10a, 10b, and 10c.
  • Wires (not shown) providing driving voltage VCC, ground voltage GND, control signal S_SIG, and DATA signal DATA to the pixel packages 10a, 10b, and 10c are provided on the transparent substrate 3000 .
  • the driving voltage VCC, the ground voltage GND, the control signal S_SIG, and the DATA signal DATA are transmitted to the pixel packages 10a, 10b, and 10c through wires (not shown) and pads 3100. is provided on In addition, since the light emitting surfaces of the light emitting elements 2120 face the transparent substrate 3000, the light provided by the light emitting elements 2120 may pass through the transparent substrate 3000 and be provided to the outside.
  • the transparent substrate 3000 may be a glass substrate or a synthetic resin substrate having a transparent property such as polycarbonate.
  • FIGS. 15 to 18 a second embodiment of the packaging method will be described with reference to FIGS. 15 to 18 .
  • 15 to 18 are process cross-sectional views taken along A-A in FIG. 9 showing an outline of each step of the packaging method according to the present embodiment. Descriptions of the same or similar elements as those of the first embodiment described above may be omitted.
  • pads 1300 connected to the controller 100 are opened on the substrate on which the controller 100 is formed.
  • a passivation film (not shown) is formed on a substrate (sub) on which circuits such as the controller 100 are formed to block material exchange with the outside and unintended electrical connection.
  • the passivation film is removed to expose the pad.
  • a conductive pillar 1120 and a bonding material 1130 are formed on the exposed pad through the above process to form a light emitting device connection terminal 1100 .
  • the external bonding pad 1300 exposed by removing the passivation film is bonded to the pixel package connection terminal 3200 formed on the transparent substrate 3000 .
  • connection pad 2110 of the light emitting element 2120 and the light emitting element connection terminal 1100 are bonded.
  • the connection pad 2110 of the light emitting element 2120 is aligned and bonded to the light emitting element connection terminal 1100 .
  • the light emitting element 2120 may be bonded while being coupled to the carrier substrate 2130 (see FIG. 11), and may be removed after bonding.
  • the light emitting element 2120 is bonded to the light emitting element connection terminal 1100 so that light is provided to the outside. Accordingly, the light emitting surface of the light emitting element 2120 may be bonded to face the opposite surface of the substrate (sub).
  • a pixel package connection terminal 3200 is formed on a transparent substrate 3000 .
  • Wiring (not shown) may be formed on the transparent substrate 3000 to provide a driving voltage VCC, a ground voltage GND, a control signal S_SIG, and a data signal DATA to the pixel package 10 .
  • the pixel package connection terminal 3200 is connected to a wire to provide a driving voltage VCC, a ground voltage GND, a control signal S_SIG, and a data signal DATA to the pixel package 10 to be bonded in a later process. there is.
  • a process of forming the pixel package connection terminal 3200 may be similar to the process of forming the external connection terminal 1200 of the first embodiment.
  • patterning is performed to form a seed pattern (not shown). do.
  • patterning may be performed through a photolithography process.
  • the conductive pillars 3220 may be formed of copper (Cu).
  • the height of the pillar 3220 may be controlled by adjusting the plating time.
  • a tin-silver alloy (SnAg) or the like is placed on the bumps, and reflow is performed to form a bonding material 3230 to form the pixel package connection terminals 3200. can do.
  • the process described above is an example of forming bumps, and a person skilled in the art can obviously form bumps by performing a process different from the process described above.
  • the pixel package connection terminal 3200 is a terminal to which a driving voltage (VCC) and a ground voltage (GND) are supplied from the outside, and therefore has a cross-sectional area larger than that of the light emitting element connection terminal 1110 to reduce resistance. form to have
  • external connection pads pad2 formed on pixel packages 10a, 10b, and 10c and pixel package connection terminals 3200 formed on a transparent substrate 3000 are aligned and bonded.
  • the spacing between the pixel package connection terminals 3200 formed on the transparent substrate 3000 corresponds to the spacing between the plurality of pixel packages 10a, 10b, and 10c and the spacing between pads formed on each pixel package. do.
  • the pixel package connection terminal 3200 and the external bonding pad 1300 are bonded so that the driving voltage VCC, the ground voltage GND, the control signal S_SIG, and the DATA signal DATA are connected to each of the pixel packages 10a and 10b. , 10c).
  • the light emitting surfaces of the light emitting elements 2120 face the transparent substrate 3000, the light provided by the light emitting elements 2120 may pass through the transparent substrate 3000 and be provided to the outside.
  • the plurality of pixel packages 10a, 10b, and 10c bonded to the transparent substrate 3000 may be connected in an active matrix form as in the above-described embodiment, from which a display having a high resolution may be formed.

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Abstract

본 실시예에 의한 패키지 방법은 제어 회로가 형성된 기판에 발광 소자와 전기적으로 연결되는 발광 소자 접속 단자를 형성하는 단계와, 발광 소자의 접속 패드와 발광 소자 접속 단자를 접합하는 단계와, 발광 소자가 접합된 기판에 외부 접속 단자를 형성하는 단계와, 외부 접속 단자에 상응하는 패드가 형성된 투명 기판에 발광 소자가 접합된 기판을 접합하는 단계를 포함하며, 투명 기판을 투과하여 발광 소자가 발광하는 광이 외부로 제공되도록 발광 소자와 투명 기판을 접합하는 단계를 포함한다.

Description

패키지 방법
본 기술은 패키지 방법과 관련된다.
최근 상업용 실외 및 실내 전광판의 구현에 있어, 전광판 디스플레이 면적을 대형화하고, 디스플레이의 해상도를 높이는 추세로 발전하고 있다. 또한, 고휘도, 고명암비 및 양호한 색재현성을 구현하기 위하여 발광 소자로 LED를 채택한다.
LED를 이용한 디스플레이에도 액티브 매트릭스(Active Matrix)를 채택해야 하는 필요성이 대두되고 있다. 이 경우, 화소에 구성된 LED를 직접 제어하는 방식이 아닌, 능동소자를 이용하여 가로축과 세로축을 제어함으로써 제어핀이 패시브 매트릭스 방식에 대비하여 현격하게 줄일 수 있는 장점이 있다. 따라서, 구동을 위한 구동 회로가 매우 간략화 되어 화소 사이즈 및 화소 간격의 감소에 매우 유리하며, 전력 소모 역시 동시에 감소 가능하다.
LED 디스플레이는 개별 LED 간의 간격이 좁을수록 픽셀의 수가 보다 조밀하고, 개별 LED의 휘도를 증대시킬수록 전체 디스플레이의 선명도가 증대되어 화질이 개선되는데, 바람직하게는 LED 디스플레이를 액티브 매트릭스로 구현하는 경우 물리적 크기나 비용적인 측면에서 보다 효율적으로 LED 디스플레이를 구현할 수 있다.
종래의 LED 디스플레이는 패시브 매트릭스(Passive Matrix) 방식으로 배선이 차지하는 비율이 클 뿐만 아니라 구동 영역도 한정적이어서 대형 투명 디스플레이에 적합하지 않다. 본 실시예는 상기한 종래 기술의 단점을 해소하기 위한 것으로 투명 기판에 소자를 접합할 때 배선의 수를 최소로 하여 투과율을 향상시키고 넓은 디스플레이 영역을 구동할 수 있는 액티브 매트릭스(Active Matrix) 방식을 이용하여 대형 투명 디스플레이에 적합한 해법을 제공하기 위한 것이다.
본 실시예에 의한 패키지 방법은 제어 회로가 형성된 기판에 발광 소자와 전기적으로 연결되는 발광 소자 접속 단자를 형성하는 단계와, 발광 소자의 접속 패드와 발광 소자 접속 단자를 접합하는 단계와, 발광 소자가 접합된 기판에 외부 접속 단자를 형성하는 단계와, 외부 접속 단자에 상응하는 패드가 형성된 투명 기판에 발광 소자가 접합된 기판을 접합하는 단계를 포함하며, 투명 기판을 투과하여 발광 소자가 발광하는 광이 외부로 제공되도록 발광 소자와 투명 기판을 접합하는 단계를 포함한다.
패키지 방법의 일 예로, 발광 소자 접속 단자를 형성하는 단계는, 시드 패턴(seed pattern)을 형성하는 단계와, 도금을 수행하여 시드 패턴으로부터 도전성 필라를 형성하는 단계와, 도전성 필라의 상단에 접합 물질을 형성하는 단계를 포함한다.
패키지 방법의 일 예로, 외부 접속 단자를 형성하는 단계는, 시드 패턴(seed pattern)을 형성하는 단계와, 도금을 수행하여 시드 패턴으로부터 도전성 필라를 형성하는 단계와, 도전성 필라의 상단에 접합 물질을 형성하는 단계를 포함하며, 발광 소자 접속 단자의 단면적에 비하여 외부 접속 단자의 단면적을 크게 형성한다.
패키지 방법의 일 예로, 시드 패턴을 형성하는 단계 이전에, 제어 회로와 전기적으로 연결된 패드를 개방하는 단계를 더 포함한다.
패키지 방법의 일 예로, 발광 소자를 발광 소자 접속 단자와 접합하는 단계는, 캐리어 기판, 발광 소자층 및 외부 접속 패드가 순차적으로 형성된 발광 소자에서 외부 접속 패드와 발광 소자 접속 단자를 정렬하여 접합하는 과정 및 캐리어 기판을 분리하는 과정을 수행하여 이루어진다.
패키지 방법의 일 예로, 발광 소자를 발광 소자 접속 단자와 접합하는 단계는, 발광 소자가 제공하는 광이 제어 회로의 반대 방향으로 제공되도록 수행된다.
본 실시예에 의하면, 투명 기판에 능동회로를 포함한 픽셀 패키지를 접합하므로 배선 비율을 줄일 수 있을 뿐만 아니라 넓은 영역을 구동할 수 있는 장점이 제공된다.
도 1은 본 실시예에 의한 LED 픽셀 패키지의 개요를 도시한 도면이다.
도 2는 제어부의 개요를 도시한 도면이다.
도 3(A)는 신호 분리부의 개요적 회로도이고, 도 3(B)는 제어 신호와 신호 분리부가 출력하는 활성화 신호와 펄스열의 개요를 도시한 도면이다.
도 4(A)는 발광 제어부의 개요를 도시한 블록도이며, 도 4(B)는 발광 제어부에 입력되는 신호들과 출력되는 신호들의 개요적 타이밍도이다.
도 5는 픽셀 그룹 제어부에 포함되어 단위 픽셀 Pr을 구동하는 회로의 개요를 도시한 회로도이다.
도 6은 도 2로 예시된 본 실시예에 의한 픽셀 패키지의 타이밍도 이다.
도 7은 본 실시예에 의한 다중 화소 패키지들을 어레이로 배치하여 액티브 매트릭스로 구현한 상태를 도시한 도면이다.
도 8은 액티브 매트릭스로 구현된 다중 화소 패키지에 제공된 신호들의 타이밍 도이다.
도 9는 본 실시예에 의한 픽셀 패키지의 개요를 도시한 개요도이다.
도 10 내지 도 18은 본 실시예에 의한 패키지 방법 각 단계의 개요를 도시하는 도 9의 A-A를 따라 절단한 공정 단면도이다.
본 발명의 실시예에 따른 패키지 방법은, 제어 회로가 형성된 기판에 발광 소자와 전기적으로 연결되는 발광 소자 접속 단자를 형성하는 단계와, 발광 소자의 외부 접속 패드와 상기 발광 소자 접속 단자를 접합하는 단계와, 상기 기판에 외부 접속 단자를 형성하는 단계와, 상기 외부 접속 단자에 상응하는 패드가 형성된 투명 기판에 상기 발광 소자가 접합된 상기 기판을 접합하는 단계를 포함하며, 상기 기판에 접합된 상기 발광 소자가 발광하는 광이 상기 투명 기판을 투과하여 외부로 제공되도록 상기 기판과 상기 투명 기판을 접합하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 LED 픽셀 패키지를 설명한다. 도 1은 본 실시예에 의한 LED 픽셀 패키지(10)의 개요를 도시한 도면이다. 도 2는 제어부(100)의 개요를 도시한 도면이다. 도 1 및 도 2를 참조하면, 본 실시예에 의한 LED 픽셀 패키지(10)는 캐소드(cathode)가 공통으로 연결된 R(Red), G(Green) 및 B(Blue) LED들의 단위 픽셀(Pr, Pg, Pb)을 포함하는 픽셀 그룹(200) 및 픽셀 그룹(200)에 속한 단위 픽셀들(Pr, Pg, Pb)이 출력하는 광의 휘도를 제어하는 데이터 신호(DATA)와, 활성화 신호와 복수의 펄스를 포함하는 펄스열이 임베드(embed)된 제어 신호(S_SIG)를 제공받고 상기 픽셀 그룹을 제어하는 제어부(100)를 포함하되, 제어부(100)는: 활성화 신호(ON)와 펄스열(S_OUT)을 분리하여 각각 출력하는 신호 분리부(110)와, 활성화 신호(ON)에 의하여 활성화되고, 펄스열(S_OUT)로부터 각각의 픽셀 그룹(20)이 발광할 에너지를 충전하도록 제어하는 충전 신호(EN_R, EN_G, EN_B) 및 펄스열(S_OUT)로부터 각각의 픽셀 그룹(200a, 200b)이 발광하도록 제어하는 에미션 신호(EMI)를 출력하는 발광 제어부(120) 및 충전 신호(EN_R, EN_G, EN_B)가 제공되어 데이터 신호(DATA)로 제공된 에너지를 충전하며, 에미션 신호(EMI)로 픽셀들이 발광하도록 제어하는 픽셀 제어부(130)를 포함한다.
단위 픽셀들(Pr, Pg, Pb)은 각각 R, G, B 색을 발광하는 LED를 포함하며, 단위 픽셀에 포함된 LED 들의 캐소드(cathode)들은 전기적으로 연결되어 제어부(100)에 연결된다.
도 3(A)는 신호 분리부(110)의 개요적 회로도이며, 도 3(B)는 제어 신호(S_SIG)와 신호 분리부(110)가 출력하는 활성화 신호(ON)과 펄스열(S_OUT)의 개요를 도시한 도면이다.
도 3(A)와 도 3(B)를 참조하면, 제어 신호(S_SIG)는 제1 레벨, 제2 레벨 및 제3 레벨 사이에서 스윙(swing)할 수 있다. 일 예로, 제1 레벨은 접지 전압 레벨일 수 있으며, 제3 레벨은 구동 전압(VCC) 레벨일 수 있으며, 제2 레벨은 신호 분리부(110)에 포함된 NMOS 트랜지스터의 문턱 전압에 비하여 크되, 제3 레벨보다 작고, NMOS 트랜지스터의 문턱 전압의 두 배 보다 작은 레벨일 수 있다.
제어 신호(S_SIG)는 접지 전압과 제2 레벨 사이에서 스윙하는 활성화 신호와 제2 레벨과 구동 전압(VCC)인 제3 레벨 사이에서 스윙하는 펄스를 포함하는 펄스열이 임베드된 신호이다.
신호 분리부(110)는 제어 신호(S_SIG)에서 활성화 신호(ON)를 분리하는 활성화 신호 분리 회로(112)와 제어 신호(S_SIG)에서 펄스열(S_OUT)을 분리하는 펄스열 분리 회로(114)를 포함한다.
활성화 신호 분리 회로(112)는 저항(Ra)와 제1 레벨과 제2 레벨 사이의 문턱 전압을 가지는 트랜지스터(N1)를 포함하는 인버터(I1)와, 슈미트 트리거(ST) 및 인버터 I2가 캐스케이드로 연결된다. 트랜지스터 N1의 문턱 전압은 제1 레벨보다 크나 제2 레벨 보다는 작다. 따라서, 인버터(I1)에 제1 레벨의 제어 신호(S_SIG)가 입력되면 트랜지스터 N1은 차단되어 제3 레벨의 논리 하이 신호를 출력한다. 그러나 트랜지스터 N1에 제2 레벨 또는 제3 레벨의 제어 신호(S_SIG)가 입력되면 도통된다. 따라서, 인버터(I1)은 제1 레벨의 논리 로우 신호를 출력한다.
슈미트 트리거(schmitt trigger)는 입력의 크기 및 방향에 따른 출력 응답이 이력 곡선의 특성을 가져서 순간적인 노이즈에 대한 응답은 하지 않는 회로로, 입력이 상승할 시에 출력의 응답은 비교적 높은 문턱전압을 갖고 입력이 하강할 시에는 출력의 응답은 비교적 낮은 문턱전압을 갖는 특징을 가진다.
슈미트 트리거(ST)의 출력은 인버터 I2에 제공되며, 인버터 I2는 제공된 입력을 반전한 신호로, 제1 레벨과 제3 레벨 사이에서 스윙하는 신호이다. 인버터 I2의 출력은 후속하는 발광 제어부(120)의 활성화를 제어하는 활성화 신호(ON)이다.
펄스열 분리 회로(114)는 캐스케이드로 연결된 인버터들(I3, I4)을 포함할 수 있으며, 최초 스테이지의 인버터(I3)는 접지 전압과 다이오드 결선된 NMOS 트랜지스터(N3)를 사이에 두고 연결된다. 인버터(I3)에 포함된 NMOS 트랜지스터(N4)는 다이오드 결선된 NMOS 트랜지스터 N3의 문턱 전압과 트랜지스터 N4의 문턱 전압이 더해진 전압에서 도통된다.
상술한 바와 같이 N3의 문턱 전압과 N4의 문턱 전압이 더해진 전압은 제2 레벨보다 크다. 따라서, 제1 및 제2 레벨을 가지는 제어 신호(S_SIG)가 인버터(I3)에 제공되면 NMOS 트랜지스터(N4) 도통되지 않아 인버터 I3는 제3 레벨의 논리 하이 신호를 출력한다. 그러나, 제3 레벨을 가지는 제어 신호(S_SIG)가 인버터(I3)에 제공되면 NMOS 트랜지스터(N4)는 도통되어 인버터 I3는 제1 레벨의 논리 로우 신호를 출력한다. 따라서, 제어 신호(S_SIG)에 임베드된 펄스열을 분리할 수 있다. 인버터 I4는 인버터 I3의 출력 신호를 반전하여 제1 레벨과 제3 레벨 사이에서 스윙하는 펄스열(S_OUT)로 출력한다.
도 4(A)는 발광 제어부(120)의 개요를 도시한 블록도이며, 도 4(B)는 발광 제어부(120)에 입력되는 신호들과 출력되는 신호들의 개요적 타이밍도이다. 도 4(A)와 도 4(B)를 참조하면, 발광 제어부(120)는 활성화 신호(ON)에 의하여 활성화 되며, 펄스열(S_OUT)에 포함된 펄스를 계수하여 출력하는 카운터(counter, 122)와, 카운터 출력에 상응하여 복수의 픽셀 그룹들(200a, 200b)에 대한 충전 신호(EN_R, EN_G, EN_B) 및 에미션 신호(emission signal, EMI)를 형성하여 출력하는 인코더(encoder, 124)를 포함한다.
일 실시예로, 카운터(122)는 활성화 신호(ON)가 논리 하이 상태일 때 활성화(active high)되어 제공된 펄스열(S_OUT)에 포함된 펄스의 개수를 계수하여 이진수로 출력하며, 활성화 신호(ON)이 논리 로우일 때에는 출력을 리셋한다. 도시된 실시예와 같이 카운터는 3 비트 카운터일 수 있으며, 논리 하이 상태의 활성화 신호(ON)에 의하여 활성화된 카운터(122)는 000에서 펄스 하나를 계수할 때마다 1씩 증가하여 001, 010, 011, 100, 101을 계수한 후 활성화 신호에 의하여 리셋될 수 있다.
일 예로, 펄스열(S_OUT)에는 픽셀 그룹에 포함된 픽셀들의 개수 이상의 펄스를 포함할 수 있으며, 픽셀 그룹에 포함된 픽셀들의 개수에 펄스열에 포함된 펄스의 개수가 달라질 수 있다.
인코더(124)는 카운터(122)의 출력을 제공받고, 순차적으로 단위 픽셀들의 충전 신호(EN_R, EN_G, EN_B) 및 에미션 신호(EMI)를 형성하여 제공할 수 있다. 일 예로, 카운터의 출력은 3 비트이므로 인코더는 서로 다른 8 개의 신호를 출력할 수 있다. 따라서, 1 개의 에미션 신호(EMI)와 7 개의 충전 신호를 출력하여 7 개의 픽셀 그룹을 제어할 수 있다. 도시된 실시예에서, 에미션 신호(EMI)는 인코더의 출력 신호일 수 있다.
도 5는 픽셀 그룹 제어부(130)에 포함되어 단위 픽셀 Pr을 구동하는 회로의 개요를 도시한 회로도이다. 도 5를 참조하면, 충전 스위치(SW(R))는 충전 신호(EN)에 의하여 도통된다. 커패시터(C)는 구동 전압(VLED)이 일 전극에 제공되고, 타 전극으로는 아날로그 전압인 데이터 신호(DATA)에 상응하는 전압이 제공된다. 따라서 커패시터(C)에는 구동 전압(VLED)과 데이터 신호(DATA)로 제공되는 전압차에 상응하는 전압이 충전된다.
PMOS 트랜지스터(TR(R))은 커패시터(C)에 충전되어 PMOS 트랜지스터(TR(R))의 게이트 전극에 제공되는 전압의 크기에 따라 도통이 제어된다. 에미션 신호(EMI)가 제공됨에 따라 에미션 스위치(SW_EM)가 도통되며 구동 전원(VLED)으로부터 전류(Ir)가 제공되어 픽셀을 발광시킨다. 구동 전원(VLED)로부터 제공되는 전류(Ir)의 크기는 PMOS 트랜지스터의 도통 저항(turn-on resistance)에 의하여 제어되며, PMOS 트랜지스터의 도통 저항(turn-on resistance)은 DATA 신호로 제공되는 아날로그 전압에 의하여 조절된다. 따라서, DATA 신호로 제공되는 전압의 크기를 제어하여 픽셀에 제공되는 전류를 조절하고, 그로부터 픽셀의 발광 휘도를 제어할 수 있다.
도 6은 도 2로 예시된 본 실시예에 의한 픽셀 패키지(10)의 타이밍도 이다. 도 2 및 도 6을 참조하여 본 실시예에 의한 다중 화소 패키지의 실시예를 설명한다. 제어 신호(S_SIG)에 포함된 펄스열에 동기하여 픽셀 그룹에 속한 픽셀별로 데이터 신호(DATA)가 제공된다. 상술한 바와 같이 데이터 신호(DATA)는 픽셀의 발광휘도에 상응하는 전압값을 가질 수 있다.
발광 제어부(120)에서는 충전 신호(EN_R, EN_G, EN_B)를 출력하여 충전 스위치(SW(R), SW(G), SW(B))를 도통시키고, 커패시터(C)에 데이터 신호에 상응하는 전압을 충전한다.
각 픽셀 그룹에 속하는 픽셀 별 충전이 완료되면 에미션 신호(EMI)가 출력되어 각 픽셀 별로 전류(I(R), I(G), I(B))가 출력되고, 픽셀은 제공된 전류에 상응하는 휘도로 발광한다.
도 7은 본 실시예에 의한 다중 화소 패키지들을 어레이로 배치하여 액티브 매트릭스로 구현한 상태를 도시한 도면이고, 도 8은 액티브 매트릭스로 구현된 다중 화소 패키지에 제공된 신호들의 타이밍 도이다. 도 7 및 도 8을 참조하면, 본 실시예에 따라 어레이로 배치된 다중 화소 패키지는 각 로우(row)별로 제어 신호 S_SIG[1], S_SIG[2], ..., S_SIG[n]이 제공되고, 각 로우에 연결된 각 컬럼 별로 DATA[1], DATA[2], ..., DATA[m]의 데이터 신호가 제공된다.
타이밍도로 도시된 바와 같이 S_SIG[1] 신호와, S_SIG[1]와 동기하여 DATA 신호를 제공하여 첫 번째 로우를 프로그램한다. 이어서, 인코더에서 제공된 에미션 신호에 의하여 첫번째 로우의 발광이 이루어짐과 동시에 두 번째 로우에 대한 프로그램이 수행된다. 즉, 프로그램된 n 번째 로우에 대한 발광과 동시에 n+1 번째 로우에 대한 프로그램을 수행한다.
따라서, 액티브 매트릭스로 구현된 본 실시예에 의한 다중 화소 패키지 어레이는 제어 신호(S_SIG)와 데이터 1 신호(DATA1) 및 데이터 2 신호(DATA 2)를 제공하여 개별적으로 충전되어 동시에 발광하도록 제어될 수 있다. 일 실시예로, 복수의 픽셀 패키지들은 투명 기판(3000, 도 14 참조)에 접합되며, 액티브 매트릭스 형태로 연결될 수 있다.
이하에서는 도 9 내지 도 14를 참조하여 본 실시예에 의한 패키지 방법의 제1 실시예를 설명한다.
도 9는 본 실시예에 의한 픽셀 패키지(10)의 개요를 도시한 개요도이며, 도 10 내지 도 14는 본 실시예에 의한 패키지 방법 각 단계의 개요를 도시하는 도면으로, 도 9의 A-A를 따라 절단한 공정 단면도이다. 도 9를 참조하면, 본 실시예에 의한 픽셀 패키지는 제어부(100)와 단위 픽셀(Pr, Pb, Pg)를 포함하는 픽셀그룹(200)을 포함한다.
도 10을 참조하면, 제어부(100)가 형성된 기판(sub)에 제어부(100)와 연결된 패드를 개방한다. 일 실시예로, 제어부(100) 등의 회로가 형성된 기판(sub)에는 외부와의 물질 교환, 목적하지 않은 전기적 연결을 차단하기 위해 패시베이션 막(미도시)이 형성된다. 발광 소자 접속 단자(1100)를 형성하기 위하여 패시베이션 막을 제거하여 제어부(100)과 연결된 패드(pad)를 노출시킨다.
패드(pad)가 노출된 상태에서 도전 물질인 시드층(seed layer, 미도시)를 형성한 후, 패터닝을 수행하여 시드 패턴(seed pattern, 미도시)을 형성한다. 일 예로, 패터닝은 포토 리소그래피 공정으로 수행될 수 있다.
이어서 도금(plating) 과정을 수행하여 시드 패턴으로부터 도전성 필라(pillar, 1120)를 성장시킨다. 일 예로, 도전성 필라(1120)는 구리(Cu)로 형성할 수 있다. 필라(1120)의 높이는 도금을 수행하는 시간을 조절하여 제어될 수 있다. 도전성 필라(1120)가 목적하는 높이로 형성되면 범프 상부에 주석은 합금(SnAg) 등을 위치시킨다. 이어서 리플로우(reflow)를 수행하여 접합 물질(1130)를 형성하여 발광 소자 접속 단자(1100)를 형성할 수 있다. 상기한 과정은 범프 형성의 일 실시예로, 통상의 기술자는 상기한 공정과 상이한 공정을 수행하여 자명하게 범프를 형성할 수 있다.
도 11을 참조하면, 발광 소자(2120)의 접속 패드(2110)와 발광 소자 접속 단자(1100)를 접합한다. 일 실시예로, 발광 소자(2120)의 접속 패드(2110)는 정렬을 수행하여 발광 소자 접속 단자(1100)와 접합된다.
도 12를 참조하면, 발광 소자(2120)의 캐리어 기판(2130)을 분리한다. 캐리어 기판(2130)은 공정 중 발광 소자가 형성된 반도체 에피택시층(epitaxial layer)을 보호하기 위하여 발광 소자(2120)와 결합되는 기판이다. 접합 과정에서 발광 소자(2120)와 발광 소자 접속 단자(1110)가 접합된 이후에 캐리어 기판(2130)을 제거한다. 일 실시예로, 발광 소자(2120)는 결정질 실리콘 박막일 수 있으며, 캐리어 기판(2130)은 사파이어 기판일 수 있다.
일 실시예로, 발광 소자(2120)는 광이 외부로 제공되도록 발광 소자 접속 단자(1100)와 접합된다. 따라서, 발광 소자(2120)의 발광면은 기판(sub)의 반대면을 바라보도록 접합될 수 있다.
도 13을 참조하면, 외부 접속 단자(1200)를 형성한다. 일 실시예에서, 외부 접속 단자(1200)는 아래의 과정을 거쳐 형성될 수 있다. 패시베이션 막을 제거하여 제어부(100)와 전기적으로 연결된 패드(pad2)를 노출시킨다. 노출된 패드(pad2)에 시드층(seed layer, 미도시)를 형성한 후, 패터닝을 수행하여 시드 패턴(seed pattern, 미도시)을 형성한다. 일 예로, 패터닝은 포토 리소그래피 공정을 수행될 수 있다.
이어서 도금(plating) 과정을 수행하여 시드 패턴으로부터 도전성 필라(pillar, 1220)를 성장시킨다. 일 예로, 도전성 필라(1120)는 구리(Cu)로 형성할 수 있다. 필라(1220)의 높이는 도금을 수행하는 시간을 조절하여 제어될 수 있다.
도전성 필라(1120)가 목적하는 높이로 형성되면 필라 상부에 주석은 합금(SnAg) 등의 접착 물질을 위치시키고, 리플로우(reflow)를 수행하여 접합 물질(1130)를 형성하여 발광 소자 접속 단자(1200)를 형성할 수 있다.
일 실시예로, 외부 접속 단자(1200)는 외부에서 구동 전압(VCC), 접지 전압(GND)이 제공되는 단자이므로, 저항을 감소시키도록 발광 소자 접속 단자(1110)의 단면적에 비하여 큰 단면적을 가지도록 형성한다. 상기한 과정을 수행하여 본 실시예에 의한 픽셀 패키지(10)를 형성할 수 있다.
도 14를 참조하면, 투명 기판(3000)에 형성된 패드(3100)와 픽셀 패키지들(10a, 10b, 10c)을 정렬(align)하여 접합한다. 일 실시예로, 투명 기판(3000)에는 외부 접속 단자(1200)의 간격과, 복수의 픽셀 패키지들(10a, 10b, 10c)의 간격에 상응하도록 패드(3100)들이 위치한다. 투명 기판(3000)에는 픽셀 패키지들(10a, 10b, 10c)에 구동 전압(VCC), 접지 전압(GND), 제어 신호(S_SIG) 및 DATA 신호(DATA)를 제공하는 배선들(미도시)이 위치한다. 따라서, 구동 전압(VCC), 접지 전압(GND), 제어 신호(S_SIG) 및 DATA 신호(DATA)는 배선(미도시)과 패드(3100)를 통하여 각각의 픽셀 패키지들(10a, 10b, 10c)에 제공된다. 또한, 발광 소자(2120)들은 발광면이 투명 기판(3000)을 향하므로 발광 소자(2120)들이 제공하는 광은 투명 기판(3000)을 투과하여 외부에 제공될 수 있다.
일 실시예로, 투명 기판(3000)은 유리 기판일 수 있으며, 폴리 카보네이트 등의 투명한 성질을 가지는 합성 수지 기판일 수 있다.
이하에서는 도 15 내지 도 18을 참조하여 패키지 방법의 제2 실시예를 설명한다.
도 15 내지 도 18은 본 실시예에 의한 패키지 방법 각 단계의 개요를 도시하는 도 9의 A-A를 따라 절단한 공정 단면도이다. 위에서 설명된 제1 실시예와 동일하거나 유사한 요소에 대하여는 설명을 생략할 수 있다.
도 15를 참조하면, 제어부(100)가 형성된 기판(sub)에 제어부(100)와 연결된 패드들(pad, 1300)을 개방한다. 일 실시예로, 제어부(100) 등의 회로가 형성된 기판(sub)에는 외부와의 물질 교환, 목적하지 않은 전기적 연결을 차단하기 위해 패시베이션 막(미도시)이 형성된다. 패시베이션 막을 제거하여 패드(pad)를 노출한다. 노출된 패드(pad)에는 상술한 공정을 거쳐 도전성 필라(1120)와 접합 물질(1130)이 형성되어 발광 소자 접속 단자(1100)가 형성된다. 패시베이션 막이 제거되어 노출된 외부 접합 패드(1300)는 투명 기판(3000)에 형성된 픽셀 패키지 접속 단자(3200)와 접합한다.
도 16을 참조하면, 발광 소자(2120)의 접속 패드(2110)와 발광 소자 접속 단자(1100)를 접합한다. 일 실시예로, 발광 소자(2120)의 접속 패드(2110)는 정렬되어 발광 소자 접속 단자(1100)와 접합된다. 위에서 설명된 바와 같이 발광 소자(2120)는 캐리어 기판(2130, 도 11 참조)과 결합된 상태에서 접합될 수 있으며, 접합 후 제거될 수 있다.
도시된 실시예에서, 발광 소자(2120)는 광이 외부로 제공되도록 발광 소자 접속 단자(1100)와 접합된다. 따라서, 발광 소자(2120)의 발광면은 기판(sub)의 반대면을 바라보도록 접합될 수 있다.
도 17을 참조하면, 투명 기판(3000)에 픽셀 패키지 접속 단자(3200)를 형성한다. 투명 기판(3000)에는 픽셀 패키지(10)에 구동 전압(VCC), 접지 전압(GND), 제어 신호(S_SIG) 및 데이터 신호(DATA)를 제공하는 배선(미도시)이 형성될 수 있다. 픽셀 패키지 접속 단자(3200)는 배선과 연결되어 이후 공정에서 접합될 픽셀 패키지(10)에 구동 전압(VCC), 접지 전압(GND), 제어 신호(S_SIG) 및 데이터 신호(DATA)를 제공할 수 있다.
픽셀 패키지 접속 단자(3200)를 형성하는 과정은 제1 실시예의 외부 접속 단자(1200) 형성 과정과 유사할 수 있다. 일 실시예로, 투명 기판(3000)의 배선과 전기적으로 연결된 패드(pad3)에 시드층(seed layer, 미도시)를 형성한 후, 패터닝을 수행하여 시드 패턴(seed pattern, 미도시)을 형성한다. 일 예로, 패터닝은 포토 리소그래피 공정을 수행될 수 있다.
이어서 도금(plating) 과정을 수행하여 시드 패턴으로부터 도전성 필라(pillar, 3220)를 성장시킨다. 일 예로, 도전성 필라(3220)는 구리(Cu)로 형성할 수 있다. 필라(3220)의 높이는 도금을 수행하는 시간을 조절하여 제어될 수 있다.
도전성 필라(3220)가 목적하는 높이로 형성되면 범프 상부에 주석은 합금(SnAg) 등을 위치시키고, 리플로우(reflow)를 수행하여 접합 물질(3230)를 형성하여 픽셀 패키지 접속 단자(3200)를 형성할 수 있다. 상기한 과정은 범프 형성의 일 실시예로, 통상의 기술자는 상기한 공정과 상이한 공정을 수행하여 자명하게 범프를 형성할 수 있다.
일 실시예로, 픽셀 패키지 접속 단자(3200)는 외부에서 구동 전압(VCC), 접지 전압(GND)이 제공되는 단자이므로, 저항을 감소시키도록 발광 소자 접속 단자(1110)의 단면적에 비하여 큰 단면적을 가지도록 형성한다.
도 18을 참조하면, 픽셀 패키지(10a, 10b, 10c)에 형성된 외부 접속 패드(pad2)와 투명 기판(3000)에 형성된 픽셀 패키지 접속 단자(3200)를 정렬(align)하여 접합한다. 일 실시예로, 투명 기판(3000)에 형성된 픽셀 패키지 접속 단자(3200)의 간격은 복수의 픽셀 패키지들(10a, 10b, 10c) 사이의 간격 및 에 각 픽셀 패키지에 형성된 패드 사이의 간격에 상응한다.
픽셀 패키지 접속 단자(3200)와 외부 접합 패드(1300)가 접합되어 구동 전압(VCC), 접지 전압(GND), 제어 신호(S_SIG) 및 DATA 신호(DATA)가 각각의 픽셀 패키지들(10a, 10b, 10c)에 제공될 수 있다. 또한, 발광 소자(2120)들은 발광면이 투명 기판(3000)을 향하므로 발광 소자(2120)들이 제공하는 광은 투명 기판(3000)를 투과하여 외부에 제공될 수 있다.
일 실시예로, 투명 기판(3000)과 접합된 복수의 픽셀 패키지들(10a, 10b, 10c)은 상술한 실시예와 같이 액티브 매트릭스 형태로 연결될 수 있으며, 이로부터 높은 해상도를 가지는 디스플레이를 형성할 수 있다.
이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.

Claims (14)

  1. 제어 회로가 형성된 기판에 발광 소자와 전기적으로 연결되는 발광 소자 접속 단자를 형성하는 단계와,
    발광 소자의 외부 접속 패드와 상기 발광 소자 접속 단자를 접합하는 단계와,
    상기 기판에 외부 접속 단자를 형성하는 단계와,
    상기 외부 접속 단자에 상응하는 패드가 형성된 투명 기판에 상기 발광 소자가 접합된 상기 기판을 접합하는 단계를 포함하며,
    상기 기판에 접합된 상기 발광 소자가 발광하는 광이 상기 투명 기판을 투과하여 외부로 제공되도록 상기 기판과 상기 투명 기판을 접합하는 패키지 방법.
  2. 제1항에 있어서,
    상기 발광 소자 접속 단자를 형성하는 단계는,
    시드 패턴(seed pattern)을 형성하는 단계와,
    도금을 수행하여 상기 시드 패턴으로부터 도전성 필라를 형성하는 단계와,
    상기 도전성 필라의 상단에 접합 물질을 형성하는 단계를 포함하는 패키지 방법.
  3. 제1항에 있어서,
    상기 외부 접속 단자를 형성하는 단계는,
    시드 패턴(seed pattern)을 형성하는 단계와,
    도금을 수행하여 상기 시드 패턴으로부터 도전성 필라를 형성하는 단계와,
    상기 도전성 필라의 상단에 접합 물질을 형성하는 단계를 포함하며,
    상기 발광 소자 접속 단자의 단면적에 비하여 상기 외부 접속 단자의 단면적을 크게 형성하는 패키지 방법.
  4. 제2항 또는 제3항 중 어느 한 항에 있어서,
    상기 시드 패턴을 형성하는 단계 이전에,
    상기 제어 회로와 전기적으로 연결된 패드를 개방하는 단계를 더 포함하는 패키지 방법.
  5. 제1항에 있어서,
    상기 발광 소자의 외부 접속 패드와 발광 소자 접속 단자를 접합하는 단계는,
    캐리어 기판, 발광 소자층 및 외부 접속 패드가 형성된 발광 소자에서 상기 외부 접속 패드와 상기 발광 소자 접속 단자를 정렬하여 접합하는 과정 및
    상기 캐리어 기판을 분리하는 과정을 수행하여 이루어지는 패키지 방법.
  6. 제5항에 있어서,
    상기 발광 소자를 상기 발광 소자 접속 단자와 접합하는 단계는,
    상기 발광 소자가 제공하는 광이 상기 제어 회로의 반대 방향으로 제공되도록 수행되는 패키지 방법.
  7. 제1항에 있어서,
    상기 발광 소자 접속 단자를 형성하는 단계와, 상기 발광 소자 접속 단자를 접합하는 단계 및 상기 외부 접속 단자를 형성하는 단계를 수행하여 픽셀 패키지를 형성하고,
    상기 패키지 방법은,
    상기 투명 기판에 복수의 픽셀 패키지를 접합하되, 상기 복수의 픽셀 패키지를 액티브 매트릭스 형태로 연결되도록 접합하는 패키지 방법.
  8. 제어 회로가 형성된 기판에 발광 소자와 전기적으로 연결되는 발광 소자 접속 단자를 형성하는 단계와,
    발광 소자의 외부 접속 패드와 상기 발광 소자 접속 단자를 접합하는 단계와,
    투명 기판에 외부 접속 단자를 형성하는 단계와,
    상기 외부 접속 단자가 형성된 상기 투명 기판과 상기 발광 소자가 접합된 상기 기판을 접합하는 단계를 포함하며,
    상기 기판에 접합된 상기 발광 소자가 제공하는 강이 상기 투명 기판을 투과하여 외부로 제공되도록 상기 기판과 상기 투명 기판을 접합하는 패키지 방법.
  9. 제8항에 있어서,
    상기 발광 소자 접속 단자를 형성하는 단계는,
    시드 패턴(seed pattern)을 형성하는 단계와,
    도금을 수행하여 상기 시드 패턴으로부터 도전성 필라를 형성하는 단계와,
    상기 도전성 필라의 상단에 접합 물질을 형성하는 단계를 포함하는 패키지 방법.
  10. 제1항에 있어서,
    상기 외부 접속 단자를 형성하는 단계는,
    시드 패턴(seed pattern)을 형성하는 단계와,
    도금을 수행하여 상기 시드 패턴으로부터 도전성 필라를 형성하는 단계와,
    상기 도전성 필라의 상단에 접합 물질을 형성하는 단계를 포함하며,
    상기 발광 소자 접속 단자의 단면적에 비하여 상기 외부 접속 단자의 단면적을 크게 형성하는 패키지 방법.
  11. 제9항에 있어서,
    상기 시드 패턴을 형성하는 단계 이전에,
    패드를 개방하는 단계를 더 포함하는 패키지 방법.
  12. 제8항에 있어서,
    상기 발광 소자의 외부 접속 패드와 발광 소자 접속 단자를 접합하는 단계는,
    캐리어 기판, 발광 소자층 및 외부 접속 패드가 형성된 발광 소자에서 상기 외부 접속 패드와 상기 발광 소자 접속 단자를 정렬하여 접합하는 과정 및
    상기 캐리어 기판을 분리하는 과정을 수행하여 이루어지는 패키지 방법.
  13. 제12항에 있어서,
    상기 발광 소자를 상기 발광 소자 접속 단자와 접합하는 단계는,
    상기 발광 소자가 제공하는 광이 상기 제어 회로의 반대 방향으로 제공되도록 수행되는 패키지 방법.
  14. 제8항에 있어서,
    상기 발광 소자 접속 단자를 형성하는 단계와, 상기 발광 소자 접속 단자를 접합하는 단계 및 상기 외부 접속 단자를 형성하는 단계를 수행하여 픽셀 패키지를 형성하고,
    상기 패키지 방법은,
    상기 투명 기판에 복수의 픽셀 패키지를 접합하되, 상기 복수의 픽셀 패키지를 액티브 매트릭스 형태로 연결되도록 접합하는 패키지 방법.
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