WO2023276136A1

WO2023276136A1 - フィルタ処理装置、フィルタ処理方法、通信システム、および記録媒体

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Publication number: WO2023276136A1
Application number: PCT/JP2021/025091
Authority: WO
Inventors: 栄太小林
Original assignee: 日本電気株式会社
Priority date: 2021-07-02
Filing date: 2021-07-02
Publication date: 2023-01-05
Also published as: JPWO2023276136A1

Abstract

専用の記憶部を追加せずにサブキャリア分離を行うために、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定するアドレス制御部と、アドレス制御部によって指定された書き込みアドレスに複数のデータが書き込まれ、アドレス制御部によって指定された読み出しアドレスからデータが読み出される記憶部と、を備えるフィルタ処理装置とする。アドレス制御部は、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように書き込みアドレスおよび読み出しアドレスを指定する。

Description

フィルタ処理装置、フィルタ処理方法、通信システム、および記録媒体

　本開示は、光通信に用いられるフィルタ装置等に関する。

　光通信の長距離化や大容量化に対応するために、マルチサブキャリア通信が開発されている。マルチサブキャリア通信においては、サブキャリアと呼ばれる複数の搬送波を用いて、光通信が行われる。そのため、マルチサブキャリア通信においては、光通信に用いられる光信号から、サブキャリアを分離する必要がある。

　特許文献１には、複数の光信号を周波数多重で伝送する通信装置について開示されている。特許文献１の装置は、受信側の通信装置までの伝送路において帯域狭窄を受けた後の伝送信号の信号帯域に合わせて、光フィルタ部の透過帯域を設定する。特許文献１の装置は、送信前の伝送信号を光フィルタ部に入力して信号帯域を制限し、信号帯域が制限された伝送信号を送信する。

国際公開第２０１８／１３４８８９号

　特許文献１の手法では、サブキャリア分離を行うために専用の記憶部が必要であった。サブキャリア分離を行うために専用の記憶部が配置されると、回路規模や消費電力が増大してしまう。そのため、専用の記憶部を追加せずに、サブキャリア分離を行う技術が求められる。

　本開示の目的は、専用の記憶部を追加せずに、サブキャリア分離を行うことができるフィルタ処理装置等を提供することにある。

　本開示の一態様のフィルタ処理装置は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定するアドレス制御部と、アドレス制御部によって指定された書き込みアドレスに複数のデータが書き込まれ、アドレス制御部によって指定された読み出しアドレスからデータが読み出される記憶部と、を備える。アドレス制御部は、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように書き込みアドレスおよび読み出しアドレスを指定する。

　本開示の一態様のフィルタ処理方法においては、コンピュータが、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを記憶部に指定し、指定された記憶部の書き込みアドレスに複数のデータを書き込み、指定された記憶部の読み出しアドレスからデータを読み出す。

　本開示の一態様のプログラムは、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを記憶部に指定する処理と、指定された記憶部の書き込みアドレスに複数のデータを書き込む処理と、指定された記憶部の読み出しアドレスからデータを読み出す処理と、をコンピュータに実行させる。

　本開示によれば、専用の記憶部を追加せずに、サブキャリア分離を行うことができるフィルタ処理装置等を提供することが可能になる。

第１の実施形態に係る通信システムの構成の一例を示すブロック図である。第１の実施形態に係るフィルタ処理装置に入力されるＦＦＴ（Fast Fourier Transform）データの一例を示す概念図である。第１の実施形態に係るフィルタ処理装置によって実行される光源周波数のオフセット補償処理について説明するための概念図である。第１の実施形態に係るフィルタ処理装置によって実行されるサブキャリア分離処理について説明するための概念図である。第１の実施形態に係るフィルタ処理装置によるオフセット補償処理およびサブキャリア分離処理の前後におけるデータの配列について説明するための概念図である。第１の実施形態に係るフィルタ処理装置の動作の一例について説明するためのフローチャートである。関連技術１に係るフィルタ処理装置の構成の一例を示すブロック図である。関連技術１に係るフィルタ処理装置によるオフセット補償処理の前後におけるデータの配列について説明するための概念図である。関連技術１に係るフィルタ処理装置によるサブキャリア分離処理の前後におけるデータの配列について説明するための概念図である。第２の実施形態に係る通信システムの構成の一例を示すブロック図である。第２の実施形態に係るフィルタ処理装置の係数演算処理部の構成の一例を示すブロック図である。第２の実施形態に係るフィルタ処理装置の動作の一例について説明するためのフローチャートである。関連技術２に係るフィルタ処理装置の構成の一例を示すブロック図である。第２の実施形態に係るフィルタ処理装置によるオフセット補償処理およびサブキャリア分離処理以外の補償処理に用いられる補償係数について説明するための概念図である。第３の実施形態に係る通信システムの構成の一例を示すブロック図である。第３の実施形態に係るフィルタ処理装置の記憶部の構成の一例を示すブロック図である。第３の実施形態に係るフィルタ処理装置の記憶部に含まれる部分記憶部の内部構成の一例を示すブロック図である。第３の実施形態に係るフィルタ処理装置によって実行されるオフセット補償処理について説明するための概念図である。第３の実施形態に係るフィルタ処理装置によるオフセット補償処理およびサブキャリア分離処理の前後におけるデータの配列について説明するための概念図である。第３の実施形態に係るフィルタ処理装置の記憶部に含まれる複数の部分記憶部へのデータの書き込みの一例について説明するための概念図である。第３の実施形態に係るフィルタ処理装置の記憶部に含まれる複数の部分記憶部へのデータの書き込みの別の一例について説明するための概念図である。第３の実施形態に係るフィルタ処理装置の記憶部に含まれる複数の部分記憶部からのデータの読み出しの一例について説明するための概念図である。第４の実施形態に係るフィルタ処理装置の構成の一例を示すブロック図である。各実施形態に係るフィルタ処理装置の制御や処理を実現するハードウェア構成の一例を示すブロック図である。

　以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。

　（第１の実施形態）
　まず、第１の実施形態に係る通信システムについて図面を参照しながら説明する。本実施形態の通信システムは、光通信に用いられる。本実施形態の通信システムは、高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）処理されたデジタルデータ（以下、データとも呼ぶ）に対して、オフセット補償処理とサブキャリア分離処理を行う。本実施形態においては、オフセット補償処理およびサブキャリア分離処理に着目し、通常行われるフィルタ処理については省略する。

　（構成）
　図１は、本実施形態の通信システム１の構成の一例を示すブロック図である。通信システム１は、フーリエ変換装置１１０、フィルタ処理装置１０、および逆フーリエ変換装置１２０を備える。フィルタ処理装置１０は、フーリエ変換装置１１０および逆フーリエ変換装置１２０に接続される。

　フーリエ変換装置１１０は、ＡＤ（Analog Digital）変換された時間領域の信号に対してＦＦＴ処理を行い、周波数領域のデータ（ＦＦＴデータとも呼ぶ）に変換する。フーリエ変換装置１１０は、フィルタ処理装置１０にＦＦＴデータを出力する。

　図２は、フィルタ処理装置１０に入力されるＦＦＴデータＸ（ω）について説明するための概念図である。図２の例では、ＦＦＴデータＸ（ω）は、１６個の離散的なデータによって構成される。１サイクルには、４つのデータが含まれる。１サイクルごとのデータには、１～４のデータ番号が付される。図２の例では、並び替えられる前のＦＦＴデータＸ（ω）に含まれる１６個のデータに０～１５の番号（サンプル番号とも呼ぶ）を記す。以下においては、並び替えられる前のＦＦＴデータＸ（ω）におけるデータの配置を基準として、複数のデータの各々にサンプル番号を付す。サンプル番号は、データの周波数に応じて付される。例えば、サイクル２のデータ番号２のデータは、データ５と表記される。ＦＦＴデータＸ（ω）を構成するデータが並び替えられた後も、データに付されたサンプル番号はそのまま維持される。本実施形態においては、ＦＦＴデータＸ（ω）を構成するデータの数が１６個の例をあげるが、ＦＦＴデータＸ（ω）を構成するデータの数には、特に限定を加えない。例えば、１６サイクルで２５６個のデータを並列に処理する場合は、データの数は４０９６個である。

　フィルタ処理装置１０は、アドレス制御部１１および記憶部１３を有する。フィルタ処理装置１０には、ＦＦＴデータＸ（ω）を構成する１６個のデータが、４サイクルで並列に入力される。図２の例では、１サイクル目に、データ０、データ４、データ８、データ１２がフィルタ処理装置１０に入力される。２サイクル目には、データ１、データ５、データ９、データ１３がフィルタ処理装置１０に入力される。３サイクル目には、データ２、データ６、データ１０、データ１４がフィルタ処理装置１０に入力される。４サイクル目には、データ３、データ７、データ１１、データ１５がフィルタ処理装置１０に入力される。フィルタ処理装置１０に入力されたデータは、アドレス制御部１１によるアドレスの指定を受けて、記憶部１３に記憶される。フィルタ処理装置１０に入力されたデータは、アドレス制御部１１によって指定された書き込みアドレスに記憶される。記憶部１３に記憶されたデータは、アドレス制御部１１によって指定された読み出しアドレスから読み出される。

　アドレス制御部１１には、フィルタ処理装置１０を備える通信システム１のローカル光源の発信周波数（光源周波数とも呼ぶ）に基づくオフセット量が入力される。例えば、オフセット量は、入力装置（図示しない）を介して、アドレス制御部１１に入力される。オフセット量は、アドレス制御部１１に予め登録されてもよい。また、オフセット量は、オフセット推定回路（図示しない）によって推定されるように構成されてもよい。

　図３は、光源周波数のオフセット補償処理について説明するための概念図である。ＦＦＴデータＸ（ω）を構成する複数のデータは、強度が最も強いＤＣ（Direct Current）成分のデータ０を中心として分布する。オフセット前（１）の補償処理の順番は、データ０、データ１、データ２、・・・、データ１４、データ１５の順番である。フィルタ処理装置１０に入力された信号は、通信システム１の光源周波数に応じてオフセット量が補償される。図３の例では、オフセット量が＋２である。オフセット後（２）の補償処理の順番は、データ１４、データ１５、データ０、・・・、データ１２、データ１３の順番である。図３の例では、強度が弱いデータ（データ７、データ８、データ９）の信号値を０に設定する。不要なデータの信号値を０に設定することを、０埋めとも呼ぶ。

　また、アドレス制御部１１には、サブキャリアごとの中心点（サブキャリア中心点と呼ぶ）が入力される。例えば、サブキャリア中心点は、入力装置（図示しない）を介して入力される。サブキャリア中心点は、アドレス制御部１１に予め登録されてもよい。本実施形態においては、二つのサブキャリアを含む例をあげるが、サブキャリアの数には特に限定を加えない。

　図３は、ＦＦＴデータＸ（ω）に含まれるサブキャリアについて説明するための概念図である。ＦＦＴデータＸ（ω）は、サブキャリアデータＳＣ０とサブキャリアデータＳＣ１を含む。サブキャリアデータＳＣ０は、サブキャリアの中心点のデータ３（周波数ω₀）の前後（－４、＋３）の８個のデータ（１５、０、１、２、３、４、５、６）を含む。サブキャリアデータＳＣ１は、サブキャリアの中心点のデータ１３（周波数ω₁）の前後（－４、＋３）の８個のデータ（９、１０、１１、１２、１３、１４、１５、０）を含む。なお、周波数オフセット補償されると、それぞれのサブキャリアデータに含まれるデータのサンプル番号は、＋２シフトする。図３の例では、サブキャリアデータＳＣ０とサブキャリアデータＳＣ１は、一部分の信号が重複する。なお、本実施形態においては、サブキャリアごとのデータ数が予め設定されており、サブキャリアの中心点の周波数が特定されば、サブキャリアデータを特定できるものとする。

　アドレス制御部１１は、光源周波数のオフセット量とサブキャリアごとの中心点に基づいて、データの書き込みアドレスおよび読み出しアドレスを生成する。アドレス制御部１１は、生成された書き込みアドレスおよび読み出しアドレスを記憶部１３に指定する。アドレス制御部１１の指定に応じて記憶部１３に書き込まれたデータは、オフセット補償処理とサブキャリア分離処理が一括で行われた配列で記憶部１３から読み出される。

　記憶部１３には、フーリエ変換装置１１０によってフーリエ変換されたＦＦＴデータＸ（ω）を構成する複数のデータが入力される。例えば、記憶部１３は、ＲＡＭ（Random Access Memory）などのメモリやレジスタなどの記憶装置によって実現される。記憶部１３は、入力されたＦＦＴデータＸ（ω）を構成する複数のデータを、アドレス制御部１１によって指定された書き込みアドレスに記憶する。記憶部１３に記憶された複数のデータは、アドレス制御部１１によって指定された読み出しアドレスに従って読み出される。記憶部１３に記憶された複数のデータは、アドレス制御部１１による指定に応じて、オフセット補償されるとともに、サブキャリアごとに分離されて出力される。本実施形態においては、サブキャリアデータＳＣ０とサブキャリアデータＳＣ１が記憶部１３から出力される。例えば、サブキャリア分離の前処理として、シリアル－パラレル変換処理を行う構成が追加されてもよい。また、パラレル変換後のデータのスキューを補償する回路や処理が追加されてもよい。

　図５は、記憶部１３に入力されたＦＦＴデータＸ（ω）を構成するデータが、並び替え前（１）の配列から、並び替え後（２）の配列に並び替えられた状況を示す概念図である。並び替え前（１）の配列におけるデータの順番は、フーリエ変換装置１１０の出力の時間方向に連続である。並び替え後（２）の配列におけるデータの順番は、同じ時間の並列方向に連続である。本実施形態では、記憶部１３へのデータの書き込みおよび読み出しの操作をアドレス制御により並列で実行することで、オフセット補償処理とサブキャリア分離処理がなされた配列にデータを並び替える。その結果、ＦＦＴデータＸ（ω）は、オフセット補償されるとともに、サブキャリアごとに分離される。図５の例では、サブキャリアデータＳＣ０のデータがサイクル１－２に並び替えられ、サブキャリアデータＳＣ１のデータがサイクル３－４に並び替えられる。サブキャリアデータを構成するデータの配列は、逆フーリエ変換装置１２０における処理がしやすい順番に並び替えられる。

　フィルタ処理装置１０は、複数のサブキャリアごとに分離されたサブキャリアデータを出力する。サブキャリアデータを構成するデータの配列は、逆フーリエ変換装置１２０における処理がしやすい順番に並び替えられている。フィルタ処理装置１０から出力された複数のサブキャリアデータは、逆フーリエ変換装置１２０に入力される。

　逆フーリエ変換装置１２０には、フィルタ処理装置１０から出力された複数のサブキャリアデータが入力される。逆フーリエ変換装置１２０は、サブキャリアごとの変換回路を含む。逆フーリエ変換装置１２０は、複数のサブキャリアデータをサブキャリアごとに逆フーリエ変換し、時間領域の信号に変換する。逆フーリエ変換装置１２０は、時間領域の信号に変換されたサブキャリアデータを出力する。

　（動作）
　次に、通信システム１のフィルタ処理装置１０の動作の一例について図面を参照しながら説明する。図６は、フィルタ処理装置１０の動作について説明するためのフローチャートである。以下の図６のフローチャートに沿った処理においては、フィルタ処理装置１０を動作主体として説明する。

　図６において、まず、フィルタ処理装置１０は、フーリエ変換装置１１０から出力されたＦＦＴデータを取得する（ステップＳ１１）。

　次に、フィルタ処理装置１０は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点に基づいて、ＦＦＴデータの書き込みアドレスと読み出しアドレスを生成する（ステップＳ１２）。

　次に、フィルタ処理装置１０は、設定された書き込みアドレスに従って、ＦＦＴデータを構成するデータを記憶部１３に記憶する（ステップＳ１３）。

　次に、フィルタ処理装置１０は、設定された読み出しアドレスに従って、記憶部１３に記憶されたデータを出力する（ステップＳ１４）。ステップＳ１４で出力されるデータは、オフセット補償され、サブキャリアごとに分離されたサブキャリアデータである。フィルタ処理装置１０から出力されたサブキャリアデータは、逆フーリエ変換装置１２０に入力される。逆フーリエ変換装置１２０に入力されたサブキャリアデータは、サブキャリアごとに逆フーリエ変換される。

　〔関連技術１〕
　ここで、第１の実施形態の関連技術１について図面を参照しながら説明する。本関連技術は、オフセット補償処理とサブキャリア分離処理が別々に行われる例である。

　図７は、本関連技術の通信システム１００の構成の一例を示すブロック図である。通信システム１００は、フーリエ変換装置１１５、フィルタ処理装置１５０、および逆フーリエ変換装置１２５を備える。フィルタ処理装置１５０は、第１記憶部１５１および第２記憶部１５２を備える。フィルタ処理装置１５０は、フーリエ変換装置１１５および逆フーリエ変換装置１２５に接続される。フーリエ変換装置１１５は、第１の実施形態のフーリエ変換装置１１０と同様の構成である。逆フーリエ変換装置１２５は、第１の実施形態の逆フーリエ変換装置１２０と同様の構成である。

　第１記憶部１５１には、ＦＦＴデータＸ（ω）を構成するデータが入力される。第１記憶部１５１は、オフセット補償処理用の記憶部である。第１記憶部１５１に入力されたデータは、設定されたオフセット量に応じて並び替えられて出力される。図７の例では、オフセット補償されたデータＹ（ω）が第１記憶部１５１から出力される。

　第２記憶部１５２には、オフセット補償されたデータＹ（ω）を構成するデータが入力される。第２記憶部１５２は、サブキャリア分離用の記憶部である。第２記憶部１５２に入力されたデータは、サブキャリアごとの中心点の周波数に応じて並び替えられて出力される。図７の例では、サブキャリア分離されたサブキャリアデータＳＣ０’とサブキャリアデータＳＣ１’が、第２記憶部１５２から逆フーリエ変換装置１２０に出力される。サブキャリアデータを構成するデータの配列は、逆フーリエ変換装置１２０における処理がしやすい順番に並び替えられる。第２記憶部１５２から出力されたサブキャリアデータＳＣ０’とサブキャリアデータＳＣ１’は、逆フーリエ変換装置１２０においてサブキャリアごとに逆フーリエ変換処理される。

　図８は、第１記憶部１５１に入力されたＦＦＴデータＸ（ω）を構成するデータが、並び替え前（１）の配列から、並び替え途中（２）の配列に並び替えられた状態を示す概念図である。並び替え途中（２）のデータ配列は、オフセット補償されたデータＹ（ω）のデータ構成である。並び替え途中（２）のデータ配列は、並び替え前（１）のデータ配列が＋２オフセット補償されたものである。

　図９は、第２記憶部１５２に入力されたデータＹ（ω）を構成するデータが、並び替え途中（２）の配列から、並び替え後（３）の配列に並び替えられた状態を示す概念図である。データＹ（ω）は、サブキャリアごとに分離される。図９の例では、サブキャリアデータＳＣ０のデータがサイクル１－２に並び替えられ、サブキャリアデータＳＣ１のデータがサイクル３－４に並び替えられる。サブキャリアデータＳＣ０は、データ１３、データ１４、データ１５、データ０、データ１、データ２、データ３、およびデータ４を含む。サブキャリアデータＳＣ１は、データ７、データ８、データ９、データ１０、データ１１、データ１２、データ１３、およびデータ１４を含む。

　関連技術１の手法では、オフセット補償処理の専用の第１記憶部１５１とサブキャリア分離処理の専用の第２記憶部１５２が設置される。また、関連技術１の手法では、オフセット補償処理とサブキャリア分離処理を二段階で行う。それに対し、第１の実施形態の手法によれば、アドレス制御部１１の指定に応じて、ＦＦＴデータを構成するデータの記憶部１３への書き込みアドレスおよび読み出しアドレスを制御する。そのため、第１の実施形態の手法によれば、処理ごとの専用の記憶部を追加せずに、オフセット補償処理とサブキャリア分離処理を一括して行うことができる。

　以上のように、本実施形態の通信システムは、フーリエ変換装置、フィルタ処理装置、および逆フーリエ変換装置を備える。フーリエ変換装置は、光信号に基づく信号をフーリエ変換する。フーリエ変換装置は、フーリエ変換後の複数のデータを含むフーリエ変換データをフィルタ処理装置に出力する。フィルタ処理装置は、アドレス制御部および記憶部を備える。アドレス制御部は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点にと基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定する。アドレス制御部は、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように書き込みアドレスおよび読み出しアドレスを指定する。記憶部は、アドレス制御部によって指定された書き込みアドレスに複数のデータが書き込まれる。記憶部は、アドレス制御部によって指定された読み出しアドレスからデータが読み出される。逆フーリエ変換装置は、フィルタ処理装置によってオフセット補償処理およびサブキャリア分離処理を受けた複数のデータを取得する。逆フーリエ変換装置は、オフセット補償処理およびサブキャリア分離処理を受けた複数のデータを逆フーリエ変換する。

　本実施形態の手法によれば、オフセット補償処理とサブキャリア分離処理が行われるようにアドレス指定することによって、専用の記憶部を追加せずに、サブキャリア分離を行うことができる。すなわち、本実施形態によれば、サブキャリア分離処理のために記憶部の数を増やさないので、消費電力の増大を抑制しながら、サブキャリア分離処理を行うことができる。一般的な手法では、記憶部への書き込み／読み出しが２回ずつ行われる。本実施形態の手法では、同一の記憶部への書き込み／読み出しが１回ずつで済む。そのため、本実施形態の手法によれば、記憶部への書き込み／読み出しの回数が減少することによって、フィルタ処理における全体的な処理速度が向上する。

　本実施形態の一態様において、アドレス制御部は、オフセット量の補償とサブキャリアの分離とが一括して行われるように、書き込みアドレスおよび読み出しアドレスを指定する。本態様によれば、アドレス制御部によって指定されたアドレスにデータを書き込み／読み出しすることによって、オフセット補償処理とサブキャリア分離処理を一括して行うことができる。

　本実施形態の一態様において、アドレス制御部は、周波数オフセット補償処理によって不要となるデータの値を０にする。本態様によれば、複数のデータに含まれる不要なデータの値を削除できる。

　（第２の実施形態）
　次に、第２の実施形態に係る通信システムについて図面を参照しながら説明する。光通信に用いられる光信号は、ＡＤ（Analog Digital）変換された後にＦＦＴ（Fast Fourier Transform）変換される。ＦＦＴ変換された信号に対しては、周波数領域で複数の処理が行われる。本実施形態の通信システムは、オフセット補償処理およびサブキャリア分離処理の後で、オフセット補償処理およびサブキャリア分離処理以外の処理を一括して行う点において、第１の実施形態とは異なる。

　（構成）
　図１０は、本実施形態の通信システム２の構成の一例を示すブロック図である。通信システム２は、フーリエ変換装置２１０、フィルタ処理装置２０、および逆フーリエ変換装置２２０を備える。フィルタ処理装置２０は、フーリエ変換装置２１０および逆フーリエ変換装置２２０に接続される。

　フーリエ変換装置２１０は、第１の実施形態のフーリエ変換装置１１０と同様の構成である。フーリエ変換装置２１０は、ＡＤ変換された信号に対してＦＦＴ変換を行い、周波数領域のデータ（ＦＦＴデータとも呼ぶ）に変換する。フーリエ変換装置２１０は、フィルタ処理装置２０にＦＦＴデータを出力する。

　フィルタ処理装置２０は、アドレス制御部２１、記憶部２３、係数演算処理部２５、および演算部２７を有する。フィルタ処理装置２０には、フーリエ変換装置２１０の出力データ（ＦＦＴデータとも呼ぶ）が入力される。

　アドレス制御部２１は、第１の実施形態のアドレス制御部１１と同様の構成である。アドレス制御部２１には、光源周波数のオフセット量とサブキャリアごとの中心点（サブキャリア中心点）が入力される。オフセット量およびサブキャリア中心点は、入力装置（図示しない）を介して入力されてもよいし、アドレス制御部２１に予め設定されてもよい。アドレス制御部２１は、光源周波数のオフセット量とサブキャリアごとの中心周波数に基づいて、データの書き込みアドレスおよび読み出しアドレスを生成する。アドレス制御部２１は、生成された書き込みアドレスおよび読み出しアドレスを記憶部２３に指定する。

　記憶部２３は、第１の実施形態の記憶部１３と同様の構成である。記憶部２３には、フーリエ変換装置２１０によってフーリエ変換されたＦＦＴデータＸ（ω）を構成する複数のデータが入力される。記憶部２３は、入力されたＦＦＴデータＸ（ω）を構成する複数のデータを、アドレス制御部２１によって指定された書き込みアドレスに記憶する。記憶部２３に記憶された複数のデータは、アドレス制御部２１によって指定された読み出しアドレスに従って読み出される。記憶部２３に記憶された複数のデータは、アドレス制御部２１による指定に応じて、オフセット補償されるとともに、サブキャリアごとに分離されて出力される。

　係数演算処理部２５は、オフセット補償処理およびサブキャリア分離処理とは異なる補償処理（その他の補償処理とも呼ぶ）の係数（補償係数とも呼ぶ）を計算する。係数演算処理部２５は、オフセット量とサブキャリア中心点の周波数に基づいて、サブキャリアデータごとに補償係数を計算する。その他の補償処理については、オフセット量とサブキャリア中心点の周波数に依存しさえすれば、特に限定は加えない。例えば、その他の補償処理は、ＸＹ偏波や、位相直交するＩ／Ｑ信号の到着時間のずれを補償するスキュー補償処理を含む。例えば、その他の補償処理は、Ｉ／Ｑ信号の信号値（Ｘ_i、Ｘ_q、Ｙ_i、Ｙ_q）のそれぞれの劣化度によってばらつきを補正する正規化処理を含む。例えば、その他の補償処理は、受信アナログフロントエンドの製造ばらつきや、環境変動などに起因する周波数応答の劣化を補償する周波数応答調整処理を含む。例えば、その他の補償処理は、波長分散補償処理やスペクトル整形処理を含む。また、係数演算処理部２５は、０埋め処理を行ってもよい。

　係数演算処理部２５には、光源周波数のオフセット量とサブキャリア中心点が入力される。オフセット量およびサブキャリア中心点は、入力装置（図示しない）を介して入力されてもよいし、係数演算処理部２５に予め登録されてもよい。係数演算処理部２５は、光源周波数のオフセット量とサブキャリアごとの中心周波数に基づいて、オフセット補償処理およびサブキャリア分離処理以外のその他の処理に関する補償係数を計算する。例えば、係数演算処理部２５は、サブキャリアごとに補償係数を計算する。

　ここで、サブキャリアがサブキャリア０とサブキャリア１の二つの場合に、補償係数を計算する例をあげる。光源補償のオフセット周波数をｆ、サブキャリア０のサブキャリア中心点の周波数ω₀を、サブキャリア１のサブキャリア中心点の周波数ω₁とする。また、ＦＦＴデータを構成する複数のデータの周波数をωとする。例えば、係数演算処理部２５は、以下の式１および式２を用いて、サブキャリアデータＳＣ０の補償係数Ｃ０とサブキャリアデータＳＣ１の補償係数Ｃ１を計算する。
Ｃ０＝Ｈ₁（ω－ｆ－ω₀）×Ｈ₂（ω－ω₀）・・・（１）
Ｃ１＝Ｈ₁（ω－ｆ－ω₁）×Ｈ₂（ω－ω₁）・・・（２）
なお、上記の式１および式２は、係数演算処理部２５が計算する補償係数の一例であって、係数演算処理部２５による補償係数の計算式を限定するものではない。補償係数は、光源補償のオフセット周波数ｆや、サブキャリア中心点の周波数ω₀やω₁に依存すればよい。

　演算部２７は、係数演算処理部２５によって算出されたサブキャリアごとの補償係数を用いて、サブキャリアデータに補償処理を行う。例えば、係数演算処理部２５は、サブキャリアごとの補償係数をサブキャリアデータに乗算することによって補償処理を行う。

　図１１は、サブキャリアごとに算出された補償係数を、サブキャリアごとに別々に乗算することについて説明するための概念図である。演算部２７は、乗算器２７０－０と乗算器２７０－１を含む。乗算器２７０－０には、サブキャリア０の補償係数Ｃ０が設定される。乗算器２７０－０は、サブキャリアデータＳＣ０の入力に応じて、入力されたサブキャリアデータＳＣ０に補償係数Ｃ０を乗算する。乗算器２７０－０は、サブキャリアデータＳＣ０に補償係数Ｃ０が乗算されたサブキャリアデータＳＣ０’を出力する。一方、乗算器２７０－１には、サブキャリア０の補償係数Ｃ１が設定される。乗算器２７０－１は、サブキャリアデータＳＣ１の入力に応じて、入力されたサブキャリアデータＳＣ１に補償係数Ｃ１を乗算する。乗算器２７０－１は、サブキャリアデータＳＣ１に補償係数Ｃ１が乗算されたサブキャリアデータＳＣ１’を出力する。

　フィルタ処理装置２０は、複数のサブキャリアごとに分離され、その他の補償処理が行われたサブキャリアデータを出力する。サブキャリアデータを構成するデータの配列は、逆フーリエ変換装置２２０における処理がしやすい順番に並び替えられている。フィルタ処理装置２０から出力された複数のサブキャリアデータは、逆フーリエ変換装置２２０に入力される。

　逆フーリエ変換装置２２０は、第１の実施形態の逆フーリエ変換装置１２０と同様の構成である。逆フーリエ変換装置２２０は、複数のサブキャリアデータをサブキャリアごとに逆フーリエ変換し、時間領域の信号に変換する。逆フーリエ変換装置２２０は、時間領域の信号に変換されたサブキャリアデータを出力する。

　（動作）
　次に、通信システム２のフィルタ処理装置２０の動作の一例について図面を参照しながら説明する。図１２は、フィルタ処理装置２０の動作について説明するためのフローチャートである。以下の図１２のフローチャートに沿った説明においては、フィルタ処理装置２０を動作主体として説明する。

　図１１において、まず、フィルタ処理装置２０は、フーリエ変換装置２１０から出力されたＦＦＴデータを取得する（ステップＳ２１）。

　次に、フィルタ処理装置２０は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点に基づいて、ＦＦＴデータの書き込みアドレスと読み出しアドレスを生成する（ステップＳ２２）。

　次に、フィルタ処理装置２０は、設定された書き込みアドレスに従って、ＦＦＴデータを構成するデータを記憶部２３に記憶する（ステップＳ２３）。

　次に、フィルタ処理装置２０は、サブキャリアごとの補償係数を計算する（ステップＳ２４）。ステップＳ２４の処理は、ステップＳ２５の後に行われてもよいし、事前に行われていてもよい。

　次に、フィルタ処理装置２０は、設定された読み出しアドレスに従って、記憶部２３に記憶されたデータを出力する（ステップＳ２５）。ステップＳ２５で出力されるデータは、オフセット補償され、サブキャリアごとに分離されたサブキャリアデータである。

　次に、フィルタ処理装置２０は、算出されたサブキャリアごとの補償係数をサブキャリアデータに乗算する（ステップＳ２６）。

　次に、フィルタ処理装置２０は、補償処理が行われたサブキャリアデータを出力する（ステップＳ２７）。フィルタ処理装置１０から出力されたサブキャリアデータは、逆フーリエ変換装置２２０に入力される。逆フーリエ変換装置２２０に入力されたサブキャリアデータは、サブキャリアごとに逆フーリエ変換される。

　〔関連技術２〕
　ここで、第２の実施形態の関連技術２について図面を参照しながら説明する。本関連技術は、オフセット補償処理およびサブキャリア分離処理の各々の処理の前段階で、別々に補償処理が行われる例である。

　図１３は、関連技術の通信システム２００の構成の一例を示すブロック図である。通信システム２００は、フーリエ変換装置２１５、フィルタ処理装置２５０、および逆フーリエ変換装置２２５を備える。フィルタ処理装置２５０は、第１乗算器２５１、第１記憶部２５２、第２乗算器２５３、および第２記憶部２５４を備える。フィルタ処理装置２５０は、フーリエ変換装置２１５および逆フーリエ変換装置２２５に接続される。フーリエ変換装置２１５は、第２の実施形態のフーリエ変換装置２１０と同様の構成である。逆フーリエ変換装置２２５は、第２の実施形態の逆フーリエ変換装置２２０と同様の構成である。

　第１乗算器２５１には、ＦＦＴデータＸ（ω）を構成するデータが入力される。第１乗算器２５１は、ＦＦＴデータＸ（ω）を構成するデータに補償係数Ｈ１を乗算する。第１乗算器２５１は、補償係数Ｈ１が乗算されたデータを第１記憶部２５２に出力する。

　第１記憶部２５２には、補償係数Ｈ１が乗算されたデータが入力される。第１記憶部２５２は、オフセット補償処理用の記憶部である。第１記憶部２５２に入力されたデータは、設定されたオフセット量に応じて並び替えられて出力される。図１３の例では、オフセット補償されたデータＹ’（ω）が第１記憶部２５２から出力される。

　第２乗算器２５３には、オフセット補償されたデータＹ’（ω）が入力される。第２乗算器２５３は、ＦＦＴデータＸ（ω）を構成するデータに補償係数Ｈ２を乗算する。第２乗算器２５３は、補償係数Ｈ２が乗算されたデータを第２記憶部２５４に出力する。

　第２記憶部２５４には、補償係数Ｈ２が乗算されたデータが入力される。第２記憶部２５４は、サブキャリア分離用の記憶部である。第２記憶部２５４に入力されたデータは、サブキャリアごとの中心点の周波数に応じて並び替えられて出力される。図１３の例では、サブキャリア分離されたサブキャリアデータＳＣ０’とサブキャリアデータＳＣ１’が第２記憶部２５４から逆フーリエ変換装置２２０に出力される。サブキャリアデータを構成するデータの配列は、逆フーリエ変換装置２２０における処理がしやすい順番に並び替えられる。第２記憶部２５４から出力されたサブキャリアデータＳＣ０’とサブキャリアデータＳＣ１’は、逆フーリエ変換装置２２０において個別に逆フーリエ変換処理される。

　図１４は、第２の実施形態の手法で用いられる補償係数について説明するためのテーブルである。図１１の例では、第１の実施形態と同様のＦＦＴデータを構成する１６個のデータの各々に用いられる補償係数がまとめられる。図１４のテーブルは、関連技術２における補償処理を一括して行うことを可能とするための補償係数を示す。Ｈ１（ω）やＨ２（ω）は、関連技術２の手法を用いる場合に、データωに対して用いられる補償係数である。Ｃ（ω）は、第２の実施形態の手法を用いる場合に、関連技術２と同様の補償を行う際に用いられる補償係数である。補償係数Ｃ（１３）は、データ１３の補償係数である。例えば、補償係数Ｃ（１３）は、補償係数Ｈ１（１２）と補償係数Ｈ２（１３）を乗算することで得られる。例えば、補償係数Ｃ（１４）は、補償係数Ｈ１（１３）と補償係数Ｈ２（１４）を乗算することで得られる。図１４の補償係数Ｃ（ω）を用いれば、関連技術２と同様の補償処理を一括して実行できる。

　関連技術２の手法では、周波数オフセットおよびサブキャリア分離の各々の直前において、必要な補償処理が行われる。そのため、関連技術２の手法では、周波数オフセットおよびサブキャリア分離の各々の直前で補償処理が行われる。それに対し、第２の実施形態の手法では、係数演算処理部２５によって算出された補償係数を、サブキャリア分離後のサブキャリアデータに対して乗算することで、補償処理を一括して行うことができる。

　以上のように、本実施形態の通信システムは、フーリエ変換装置、フィルタ処理装置、および逆フーリエ変換装置を備える。フーリエ変換装置は、光信号に基づく信号をフーリエ変換する。フーリエ変換装置は、フーリエ変換後の複数のデータを含むフーリエ変換データをフィルタ処理装置に出力する。フィルタ処理装置は、アドレス制御部、記憶部、係数演算処理部、および演算部を備える。アドレス制御部は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定する。アドレス制御部は、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように書き込みアドレスおよび読み出しアドレスを指定する。記憶部は、アドレス制御部によって指定された書き込みアドレスに複数のデータが書き込まれる。記憶部は、アドレス制御部によって指定された読み出しアドレスからデータが読み出される。係数演算処理部は、オフセット量およびサブキャリア中心点に基づいて、その他の補償処理に用いられる補償係数をサブキャリアごとに演算する。演算部は、サブキャリアごとに分離された複数のサブキャリアデータの各々に対して、オフセット補償処理およびサブキャリア分離処理以外のその他の補償処理を一括して実行する。例えば、演算部は、係数演算処理部によってサブキャリアごとに演算された補償係数を、サブキャリアごとに分離された複数のサブキャリアデータの各々に対して乗算する。逆フーリエ変換装置は、フィルタ処理装置によってオフセット補償処理およびサブキャリア分離処理を受けた複数のデータを取得する。逆フーリエ変換装置は、オフセット補償処理およびサブキャリア分離処理を受けた複数のデータを逆フーリエ変換する。

　本実施形態の手法においては、オフセット補償処理およびサブキャリア分離処理の後に、オフセット補償処理およびサブキャリア分離処理以外のその他の補償処理を一括して実行する。そのため、本実施形態の手法によれば、その他の処理に関して、回路規模や演算手順を簡略化し、消費電力を低減できる。

　本実施形態の一態様において、係数演算処理部は、第１補償係数と第２補償係数を用いて、サブキャリアごとに補償係数を演算する。第１補償係数は、オフセット補償処理の前段階に行われる第１補償処理に用いられる係数である。第２補償係数は、サブキャリア分離処理の前段階に行われる第２補償処理に用いられる係数である。例えば、係数演算処理部は、オフセット量およびサブキャリア中心点に依存する第１補償係数と、サブキャリア中心点に依存する第２補償係数とを用いて、補償係数を演算する。本態様によれば、オフセット補償処理の前段階と後段階で行われる補償処理を一括して行うことができるため、回路規模や演算処理を簡略化できる。

　本実施形態の一態様において、係数演算処理部は、周波数オフセット補償処理によって不要となるデータの値を０にする。本態様によれば、複数のデータに含まれる不要なデータの値を削除できる。

　（第３の実施形態）
　次に、第３の実施形態に係る通信システムについて図面を参照しながら説明する。本実施形態の通信システムのフィルタ処理装置は、複数の部分記憶部を含む記憶部を有する。以下においては、第１の実施形態の通信システムに、本実施形態のフィルタ処理装置が組み込まれる例について説明する。本実施形態のフィルタ処理装置は、第２の実施形態の通信システムに組み込まれてもよい。

　（構成）
　図１５は、本実施形態の通信システム３の構成の一例を示すブロック図である。通信システム３は、フーリエ変換装置３１０、フィルタ処理装置３０、および逆フーリエ変換装置３２０を備える。フィルタ処理装置３０は、フーリエ変換装置３１０および逆フーリエ変換装置３２０に接続される。

　フーリエ変換装置３１０は、第１の実施形態のフーリエ変換装置１１０と同様の構成である。フーリエ変換装置３１０は、ＡＤ変換された信号に対してＦＦＴ変換を行い、周波数領域のデータ（ＦＦＴデータとも呼ぶ）に変換する。フーリエ変換装置３１０は、フィルタ処理装置３０にＦＦＴデータを出力する。

　フィルタ処理装置３０は、アドレス制御部３１および記憶部３３を有する。フィルタ処理装置３０には、フーリエ変換装置３１０の出力データ（ＦＦＴデータとも呼ぶ）が入力される。

　アドレス制御部３１には、光源周波数のオフセット量とサブキャリアごとの中心点（サブキャリア中心点）が入力される。オフセット量およびサブキャリア中心点は、入力装置（図示しない）を介して入力されてもよいし、アドレス制御部３１に予め設定されてもよい。アドレス制御部３１は、オフセット量およびサブキャリア中心点を記憶部３３に出力する。アドレス制御部３１は、光源周波数のオフセット量とサブキャリアごとの中心周波数に基づいて、記憶部３３へのデータの書き込みアドレスおよび読み出しアドレスを生成してもよい。その場合、アドレス制御部３１は、生成された書き込みアドレスおよび読み出しアドレスを記憶部３３に指定する。

　記憶部３３には、フーリエ変換装置３１０によってフーリエ変換されたＦＦＴデータＸ（ω）を構成する複数のデータが入力される。ＦＦＴデータＸ（ω）は、複数のサブキャリアデータを含む。ＦＦＴデータＸ（ω）を構成する複数のデータは、サイクルごとに入力される。記憶部３３は、複数の部分記憶部（後述する）を含む。複数の部分記憶部は、サイクルに対応付けて構成される。記憶部３３は、入力されたＦＦＴデータＸ（ω）を構成する複数のデータを、サイクルごとの部分記憶部に記憶する。サブキャリアデータを構成する複数のデータは、サンプル番号が連続しているため、異なるサイクルで記憶部３３に入力される。そのため、サブキャリアデータを構成するデータは、異なる部分記憶部に分散して記憶される。アドレス制御部３１によって書き込みアドレスが指定されている場合、記憶部３３は、指定された書き込みアドレスにデータを記憶する。

　記憶部３３に記憶された複数のデータは、オフセット量とサブキャリア中心点に基づいて、オフセット補償とサブキャリア分離がなされた順番で、複数の部分記憶部の各々から読み出される。サブキャリアデータを構成するデータは、異なる部分記憶部に記憶される。そのため、サブキャリアデータを構成する複数のデータを複数の部分記憶部の各々から読み出すことで、オフセット量が補償されたサブキャリアデータを分離することができる。アドレス制御部３１によって読み出しアドレスが指定されている場合、記憶部３３に記憶された複数のデータは、アドレス制御部３１によって指定された読み出しアドレスに従って読み出される。その結果、記憶部３３に記憶された複数のデータは、オフセット補償されるとともに、サブキャリアごとに分離されて出力される。

　フィルタ処理装置３０は、複数のサブキャリアごとに分離されたサブキャリアデータを出力する。第２の実施形態の通信システム２にフィルタ処理装置３０が組み込まれている場合、フィルタ処理装置３０は、オフセット補償およびサブキャリア分離以外の補償処理（その他の補償処理ともよぶ）が行われたサブキャリアデータを出力する。サブキャリアデータを構成するデータの配列は、逆フーリエ変換装置３２０における処理がしやすい順番に並び替えられている。フィルタ処理装置３０から出力された複数のサブキャリアデータは、逆フーリエ変換装置３２０に入力される。図１５の例では、記憶部３３から複数のサブキャリアデータ（ＳＣ０、ＳＣ１、・・・、ＳＣｎ）が出力される様子を概念的に図示している（ｎは自然数）。複数のサブキャリアデータは、サブキャリアごとにシリアルに出力されてもよいし、パラレルで出力されてもよい。

　逆フーリエ変換装置３２０は、第１の実施形態の逆フーリエ変換装置１２０と同様の構成である。逆フーリエ変換装置３２０は、複数のサブキャリアデータをサブキャリアごとに逆フーリエ変換し、時間領域の信号に変換する。逆フーリエ変換装置３２０は、時間領域の信号に変換されたサブキャリアデータを出力する。

　〔記憶部〕
　次に、記憶部３３の詳細構成について図面を参照しながら説明する。図１６は、記憶部３３の詳細構成の一例を示すブロック図である。記憶部３３は、書き込み先選択部３３１、第１選択部３３２、複数の部分記憶部３３５－１～ｍ、出力データ選択部３３６、および並び替え部３３７を有する（ｍは、２以上の自然数）。複数の部分記憶部３３５－１～ｍは、部分記憶装置群３５０を構成する。以下において、複数の部分記憶部３３５－１～ｍの共通点について説明する際には、複数の部分記憶部３３５－１～ｍの各々を区別せずに、部分記憶部３３５と記載する場合がある。

　書き込み先選択部３３１は、ＦＦＴデータＸ（ω）を構成する複数のデータの書き込み先の部分記憶部３３５を指定する選択制御信号（入力制御信号とも呼ぶ）を、第１選択部３３２に出力する。ＦＦＴデータＸ（ω）を構成する複数のデータの書き込み先の部分記憶部３３５は、サイクルごとに設定される。例えば、書き込み先選択部３３１を省略し、アドレス制御部３１から選択制御信号を出力するように構成されてもよい。

　第１選択部３３２には、ＦＦＴデータＸ（ω）を構成する複数のデータが、サイクルごとに入力される。第１選択部３３２は、書き込み先選択部３３１からの選択制御信号に応じて、複数のデータをサイクルごとの部分記憶部３３５に分配する。第１選択部３３２は、分配器として機能する。例えば、第１選択部３３２は、デマルチプレクサ（セレクタ）によって実現される。

　複数の部分記憶部３３５－１～ｍの各々は、ＦＦＴデータＸ（ω）を構成する複数のデータの入力のサイクルに対応付けて構成される。ＦＦＴデータＸ（ω）を構成する複数のデータは、サイクルごとの部分記憶部３３５に順番に入力される。複数の部分記憶部３３５－１～ｍの各々には、個々の部分記憶部３３５－１～ｍに対応付けられたサイクルのデータが記憶される。例えば、ＦＦＴデータＸ（ω）を構成する複数のデータの入力のサイクルを、０～ｍ－１とする（ｍは、２以上の自然数）。この場合、サイクル０のデータが部分記憶部３３５－１に記憶される。また、サイクルｍ－１のデータが部分記憶部３３５－ｍに記憶される。

　サブキャリアデータを構成する複数のデータは、サンプル番号が連続している。そのため、サブキャリアデータを構成する複数のデータは、異なるサイクルで別々の記憶部３３に入力される。そのため、サブキャリアデータを構成するデータは、異なる部分記憶部３３５に分散して記憶される。なお、サブキャリアデータを構成するデータの数が１サイクル分のデータ数を超える場合、同じサブキャリアデータを構成する複数のデータが同じ部分記憶部３３５に記憶されることもある。アドレス制御部３１によって書き込みアドレスが指定されている場合、指定された部分記憶部３３５の書き込みアドレスに、データが記憶される。

　出力データ選択部３３６は、複数の部分記憶部３３５－１～ｍの各々に接続される。図１６には、部分記憶装置群３５０に接続されるように図示されているが、出力データ選択部３３６は、複数の部分記憶部３３５－１～ｍの各々に接続される。出力データ選択部３３６は、オフセット量およびサブキャリア中心点に基づいて、複数の部分記憶部３３５－１～ｍの各々に、読み出されるデータを指定する選択制御信号（出力制御信号とも呼ぶ）を出力する。例えば、出力データ選択部３３６を省略し、アドレス制御部３１から選択制御信号を出力するように構成されてもよい。

　図１７は、部分記憶部３３５の内部構成の一例について説明するための概念図である。図１７には、部分記憶部３３５－１の内部構成のみを図示し、その他の部分記憶部３３５－２～ｍの内部構成については省略する。部分記憶部３３５は、記憶素子アレイ３５１と第２選択部３５３を有する。

　記憶素子アレイ３５１は、複数の記憶素子がアレイ状に配列された記憶構造である。ＦＦＴデータＸ（ω）を構成する複数のデータは、記憶素子アレイ３５１に記憶される。例えば、部分記憶部３３５は、メモリやレジスタなどの記憶装置によって実現される。本実施形態においては、部分記憶部３３５としてメモリを想定するが、メモリ以外の記憶装置で部分記憶部３３５が実現されてもよい。例えば、部分記憶部３３５は、ハードディスクドライブや、ソリッドステートドライブ、磁気ディスク、光ディスク、光磁気ディスク、フラッシュメモリなどを含む補助記憶装置によって実現されてもよい。

　第２選択部３５３は、出力データ選択部３３６からの選択制御信号に応じて、サブキャリアデータを構成する複数のデータを、複数の部分記憶部３３５－１～ｍの各々から読み出す。出力データ選択部３３６からの選択制御信号に応じて、複数の部分記憶部３３５－１～ｍの各々から読み出される複数のデータは、オフセット量が補償されたサブキャリアデータを構成するデータである。第２選択部３５３は、合波器として機能する。例えば、第２選択部３５３は、マルチプレクサ（セレクタ）によって実現される。第２選択部３５３は、複数の部分記憶部３３５－１～ｍと並び替え部３３７の間に配置されてもよい。その場合、複数の部分記憶部３３５－１～ｍに分散して記憶された複数のデータが、単一の第２選択部３５３を介して読み出される。

　第２選択部３５３に入力された選択制御信号に応じて、複数の部分記憶部３３５－１～ｍの各々から、サブキャリアごとのデータが同じタイミングで読み出される。その結果、複数の部分記憶部３３５－１～ｍの各々から、同じサブキャリアデータを構成する複数のデータが、同じタイミングで出力される。例えば、サブキャリアデータを構成する複数のデータが１サイクル分のデータ量である場合、それらのデータは、異なる部分記憶部３３５－１～ｍから同じタイミングで出力される。例えば、サブキャリアデータを構成する複数のデータが複数のサイクル分のデータ量である場合、それらのデータは、異なる部分記憶部３３５－１～ｍから、連続した複数のタイミングで出力される。選択制御信号に応じて、複数の部分記憶部３３５－１～ｍの各々から出力されたデータは、並び替え部３３７に向けて出力される。

　並び替え部３３７には、複数の部分記憶部３３５－１～ｍの各々から出力されたデータが入力される。並び替え部３３７に入力された複数のデータは、サブキャリアデータの並び順に並んでいない。並び替え部３３７は、入力された複数のデータを、サブキャリアデータの並び順に並び替えて出力する。並び替え部３３７から出力された複数のデータは、オフセット量が補償されたサブキャリアデータを構成する。並び替え部３３７から出力されたサブキャリアデータ（ＳＣ０、ＳＣ１、・・・、ＳＣｎ）は、サブキャリアごとにまとめられて、逆フーリエ変換装置３２０に向けて出力される。図１６の例では、並び替え部３３７から複数のサブキャリアデータ（ＳＣ０、ＳＣ１、・・・、ＳＣｎ）が出力される様子を概念的に図示している（ｎは自然数）。複数のサブキャリアデータは、サブキャリアごとにシリアルに出力されてもよいし、パラレルで出力されてもよい。フィルタ処理装置３０と逆フーリエ変換装置３２０の間にデータを並び替える構成を設ける場合、並び替え部３３７が省略されてもよい。

　次に、本実施形態のフィルタ処理装置３０による処理について、図面を参照しながら説明する。図１８は、オフセット補償処理について説明するための概念図である。図１８の例では、６４個の離散的なデータ（データ０～６３）によって、ＦＦＴデータＸ（ω）が構成される。以下の説明においては、記憶部３３の内部構成を図示する際に、一部の構成を省略する場合がある。

　図１８の例では、並び替えられる前のＦＦＴデータＸ（ω）に含まれる６４個のデータに０～６３の番号（サンプル番号とも呼ぶ）を記す。以下においては、並び替えられる前のＦＦＴデータＸ（ω）におけるデータの配置を基準として、複数のデータの各々にサンプル番号を付す。サンプル番号は、データの周波数に応じて付される。ＦＦＴデータＸ（ω）を構成するデータが並び替えられた後も、データに付されたサンプル番号はそのまま維持される。図１８の例では、光源周波数に基づくオフセット量が＋４である。図１８においては、大部分のデータのサンプル番号を省略し、一部のデータのサンプル番号のみを図示する。図１８においては、サブキャリアデータを示す矢印は、概念的なものであり、それらの矢印の端部は正確なサンプル番号とは一致しない。

　オフセット補償前（上段）において、ＦＦＴデータＸ（ω）を構成する複数のデータは、ＤＣ（Direct Current）成分のデータ０を中心として分布する。ＦＦＴデータＸ（ω）には、４つのサブキャリアデータ（ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３）が含まれる。４つのサブキャリアデータ（ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３）の各々は、１６個のデータを含む。４つのサブキャリアデータ（ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３）には、互いに重複するデータが含まれる。オフセット補償前のサブキャリアデータＳＣ０は、データ６をサブキャリア中心点とし、１６個のデータ（データ６２～１３）を含む。オフセット補償前のサブキャリアデータＳＣ１は、データ１６をサブキャリア中心点とし、１６個のデータ（データ８～２３）を含む。オフセット補償前のサブキャリアデータＳＣ２は、データ４８をサブキャリア中心点とし、１６個のデータ（データ４０～５５）を含む。オフセット補償前のサブキャリアデータＳＣ３は、データ５８をサブキャリア中心点とし、１６個のデータ（データ５０～１）を含む。

　オフセット補償後（下段）の複数のデータは、光源周波数に基づくオフセット補償処理（＋４）でオフセット補償された後のデータである。オフセット補償後（下段）の複数のデータは、光源周波数に基づくオフセット補償処理（＋４）によって、データ４を中心として分布する。複数のデータの端部（データ３２～３５、２８～３１）は、０埋めされる。

　オフセット補償後のサブキャリアデータＳＣ０は、データ１０をサブキャリア中心点とし、１６個のデータ（データ２～１７）を含む。オフセット補償後のサブキャリアデータＳＣ１は、データ２０をサブキャリア中心点とし、１６個のデータ（データ１２～２７）を含む。オフセット補償後のサブキャリアデータＳＣ２は、データ５２をサブキャリア中心点とし、１６個のデータ（データ４４～５９）を含む。オフセット補償後のサブキャリアデータＳＣ３は、データ６２をサブキャリア中心点とし、１６個のデータ（データ５４～５）を含む。

　図１９は、フィルタ処理装置３０によるオフセット補償処理およびサブキャリア分離処理の前後における、ＦＦＴデータＸ（ω）を構成する複数のデータ（データ０～６３）の配列について説明するための概念図である。図１９には、（１）並び替え前と（２）並び替え後のデータの配列を示す。記憶部３３には、０～７のサイクルで、１サイクル当たり８個のデータが順番に入力される。図１９の例では、１サイクル当たり、８つのデータが含まれる。（２）並び替え後のデータの配列は、サブキャリアデータがサイクルごとに統合された状態を示す。サイクル０～１には、サブキャリアデータＳＣ０が統合される。サイクル２～３には、サブキャリアデータＳＣ１が統合される。サイクル４～５には、サブキャリアデータＳＣ２が統合される。サイクル６～７には、サブキャリアデータＳＣ３が統合される。

　図２０は、記憶部３３に含まれる複数の部分記憶部３３５－１～８へのデータの書き込みの一例について説明するための概念図である。第１選択部３３２には、サイクルごとの複数のデータが入力される。第１選択部３３２に入力された複数のデータは、書き込み先選択部３３１からの選択制御信号に応じて、サイクルごとの部分記憶部３３５に分配される。０サイクル目で入力されるデータ０、データ８、データ１６、データ２４、データ３２、データ４０、データ４８、およびデータ５６は、部分記憶部３３５－１に記憶される。１サイクル目で入力されるデータ１、データ９、データ１７、データ２５、データ３３、データ４１、データ４９、およびデータ５７は、部分記憶部３３５－２に記憶される（２～６サイクル目のデータ入力については、省略）。７サイクル目で入力されるデータ７、データ１５、データ２３、データ３１、データ３９、データ４７、データ５５、およびデータ６３は、部分記憶部３３５－８に記憶される。

　図２１は、記憶部３３に含まれる複数の部分記憶部３３５－１～ｍへのデータの書き込みの別の一例について説明するための概念図である。図２１の例では、８×８の行列で示す複数のデータを、上段と下段の２回に分けて、サイクルごとに部分記憶部３３５－１～ｍに入力させる。上段のデータ群は、そのまま第１選択部３３２に入力される。下段のデータ群の入力側には、レジスタ３７０が配置される。レジスタ３７０は、１サイクル分の遅延を発生させるバッファとして機能する。下段のデータ群は、レジスタ３７０によって入力のタイミングが１サイクル分遅れて、第１選択部３３２に入力される。レジスタ３７０は、フィルタ処理装置３０に含めてもよいし、フィルタ処理装置３０の外部に配置してもよい。例えば、レジスタ３７０は、記憶部３３に含まれてもよい。図２１には、複数のデータを２回に分けてサイクルごとに記憶部３３に入力させる例を示すが、複数のデータの分割数は３回以上であってもよい。図２１のようにレジスタ３７０を挿入すると、１サイクルで書き込みするデータ量を低減できるため、記憶部３３や部分記憶部３３５の書き込み部分や読み出し部分のビット幅を縮小できる。そのため、記憶部３３や部分記憶部３３５の面積を減少できる。書き込み部分や読み出し部分には、増幅器（図示しない）などが配置される。書き込み部分や読み出し部分のビット幅を縮小できれば、増幅器などの数を減らすことができる。

　図２２は、記憶部３３に含まれる複数の部分記憶部３３５－１～ｍからのデータの読み出しの一例について説明するための概念図である。複数の部分記憶部３３５－１～ｍからは、出力データ選択部３３６からの選択制御信号に応じて、データが読み出される。図２２には、部分記憶部３３５－１の内部構成のみを図示し、その他の部分記憶部３３５－２～ｍの内部構成については省略する。出力データ選択部３３６は、サブキャリアデータＳＣ０、サブキャリアデータＳＣ１、サブキャリアデータＳＣ２、サブキャリアデータＳＣ３の順番でデータを読み出す選択制御信号を、複数の部分記憶部３３５－１～ｍの各々に出力する。

　オフセット補償後のサブキャリアデータＳＣ０は、サブキャリア中心点１０を中心とする１６個のデータ（データ２～１７）によって構成される。部分記憶部３３５－１には、データ８とデータ１６が記憶される。部分記憶部３３５－２には、データ９とデータ１７が記憶される。部分記憶部３３５－３には、データ２とデータ１０が記憶される。部分記憶部３３５－４には、データ３とデータ１１が記憶される。部分記憶部３３５－５には、データ４とデータ１２が記憶される。部分記憶部３３５－６には、データ５とデータ１３が記憶される。部分記憶部３３５－７には、データ６とデータ１４が記憶される。部分記憶部３３５－８には、データ７とデータ１５が記憶される。

　図２２の例の場合、まず、オフセット補償後のサブキャリアデータＳＣ０に含まれるデータ２～９が、部分記憶部３３５－１～８から読み出される。部分記憶部３３５－１～８から読み出されたデータ２～９は、並び替え部３３７によって昇順に並び替えられて出力される。次に、オフセット補償後のサブキャリアデータＳＣ０に含まれるデータ１０～１７が、部分記憶部３３５－１～８から読み出される。部分記憶部３３５－１～８から読み出されたデータ１０～１７は、並び替え部３３７によって昇順に並び替えられて出力される。その結果、オフセット補償後のサブキャリアデータＳＣ０が、サブキャリア分離されて出力される。サブキャリアデータＳＣ１、サブキャリアデータＳＣ２、およびサブキャリアデータＳＣ３についても、サブキャリアデータＳＣ０と同様に、オフセット補償されるとともにサブキャリア分離されて出力される。

　以上のように、本実施形態の通信システムは、フーリエ変換装置、フィルタ処理装置、および逆フーリエ変換装置を備える。フーリエ変換装置は、光信号に基づく信号をフーリエ変換する。フーリエ変換装置は、フーリエ変換後の複数のデータを含むフーリエ変換データをフィルタ処理装置に出力する。フィルタ処理装置は、アドレス制御部および記憶部を備える。アドレス制御部は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定する。アドレス制御部は、オフセット量の補償とサブキャリアの分離とが同一の記憶部で行われるように書き込みアドレスおよび読み出しアドレスを指定する。記憶部は、フーリエ変換データを構成する複数のデータが記憶される複数の部分記憶部を有する。複数の部分記憶部の各々には、複数のデータをサイクルごとに振り分ける入力制御信号に応じて、いずれかのサイクルのデータによって構成されるデータ群が書き込まれる。複数の部分記憶部の各々からは、オフセット量およびサブキャリア中心点に基づく出力制御信号に応じて、サブキャリアごとのデータが順次読み出される。逆フーリエ変換装置は、フィルタ処理装置によってオフセット補償処理およびサブキャリア分離処理を受けた複数のデータを取得する。逆フーリエ変換装置は、オフセット補償処理およびサブキャリア分離処理を受けた複数のデータを逆フーリエ変換する。

　本実施形態の手法では、フーリエ変換データに含まれる複数のデータを、サイクルごとに異なる部分記憶部に記憶させる。サブキャリアデータを構成する複数のデータは、サンプル番号が連続するため、異なるサイクルに対応付けられた異なる部分記憶部に分配される。そのため、本実施形態の手法によれば、オフセット補償処理が施されたサブキャリアデータを構成する複数のデータを、複数の部分記憶部の各々から順次読み出すことで、オフセット補償処理およびサブキャリア分離処理を同時に実行できる。そのため、本実施形態の手法によれば、サブキャリア分離を行うための専用の記憶部を追加せずに、サブキャリア分離を行うことができる

　本実施形態の一態様において、記憶部は、書き込み先選択部、第１選択部、出力データ選択部、および並び替え部を有する。書き込み先選択部は、入力制御信号を出力する。第１選択部には、複数のデータが入力される。第１選択部は、入力制御信号に応じて、入力されたデータを複数の部分記憶部に分配する。出力データ選択部は、オフセット量およびサブキャリア中心点に基づいて、出力制御信号を出力する。並び替え部は、オフセット量およびサブキャリア中心点に基づいて、サブキャリアごとに分離されたサブキャリアデータのデータ構成に応じて、複数の部分記憶部から出力されるデータを並び替えて出力する。部分記憶部は、記憶素子アレイおよび第２選択部を含む。記憶素子アレイは、複数の記憶素子がアレイ状に配列された構造を有し、データが記憶される。第２選択部は、出力制御信号に応じて、記憶素子アレイに記憶されたデータを選択して出力する。本態様では、フーリエ変換データに含まれる複数のデータを、サイクルごとに異なる部分記憶部に記憶させる。本態様では、オフセット補償処理が施されたサブキャリアデータを構成する複数のデータを、複数の部分記憶部の各々から順次読み出し、読み出された複数のデータをサブキャリアデータのデータ構成に応じて並び替えて出力する。本態様によれば、複数の部分記憶部の各々から読み出される複数のデータを、サブキャリアデータのデータ構成に応じて並び替えることで、サブキャリアデータを復元できる。

　本実施形態の一態様の通信システムは、フーリエ変換データに含まれる複数のデータのうち、少なくともいずれかのデータがフィルタ処理装置に入力するタイミングを少なくとも１サイクル遅延させるバッファを備える。本態様によれば、記憶部や部分記憶部の書き込み部分や読み出し部分のビット幅を縮小できるため、記憶部や部分記憶部の面積を減少できる。また、書き込み部分や読み出し部分のビット幅を縮小できれば、書き込み部分や読み出し部分に配置される増幅器などの数を減らすことができる。

　（第４の実施形態）
　次に、第４の実施形態に係るフィルタ処理装置について図面を参照しながら説明する。本実施形態のフィルタ処理装置は、各実施形態のフィルタ処理装置を簡略化した構成である。図１５は、本実施形態のフィルタ処理装置４０の構成の一例を示すブロック図である。フィルタ処理装置４０は、アドレス制御部４１および記憶部４３を備える。

　アドレス制御部４１は、光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定する。アドレス制御部４１は、オフセット量の補償とサブキャリアの分離とが同一の記憶部４３で行われるように書き込みアドレスおよび読み出しアドレスを指定する。記憶部４３は、アドレス制御部４１によって指定された書き込みアドレスに複数のデータが書き込まれる。記憶部４３はアドレス制御部４１によって指定された読み出しアドレスからデータが読み出される。

　本実施形態のフィルタ処理装置によれば、オフセット補償処理およびサブキャリア分離処理が行われるようにアドレス指定することによって、専用の記憶部を追加せずに、サブキャリア分離を行うことができる。

　（ハードウェア）
　ここで、本開示の各実施形態に係る制御や処理を実行するハードウェア構成について、図１６の情報処理装置９０を一例として挙げて説明する。なお、図１６の情報処理装置９０は、各実施形態の制御や処理を実行するための構成例であって、本開示の範囲を限定するものではない。例えば、本開示の各実施形態に係る制御や処理は、マイクロコンピュータやマイクロコントローラなどによって実行されてもよい。

　図１６のように、情報処理装置９０は、プロセッサ９１、主記憶装置９２、補助記憶装置９３、入出力インターフェース９５、および通信インターフェース９６を備える。図１６においては、インターフェースをＩ／Ｆ（Interface）と略記する。プロセッサ９１、主記憶装置９２、補助記憶装置９３、入出力インターフェース９５、および通信インターフェース９６は、バス９８を介して、互いにデータ通信可能に接続される。また、プロセッサ９１、主記憶装置９２、補助記憶装置９３、および入出力インターフェース９５は、通信インターフェース９６を介して、インターネットやイントラネットなどのネットワークに接続される。

　プロセッサ９１は、補助記憶装置９３等に格納されたプログラムを、主記憶装置９２に展開する。プロセッサ９１は、主記憶装置９２に展開されたプログラムを実行する。本実施形態においては、情報処理装置９０にインストールされたソフトウェアプログラムを用いる構成とすればよい。プロセッサ９１は、本実施形態に係る制御や処理を実行する。

　主記憶装置９２は、プログラムが展開される領域を有する。主記憶装置９２には、プロセッサ９１によって、補助記憶装置９３等に格納されたプログラムが展開される。主記憶装置９２は、例えばＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリによって実現される。また、主記憶装置９２として、ＭＲＡＭ（Magnetoresistive Random Access Memory）などの不揮発性メモリが構成／追加されてもよい。

　補助記憶装置９３は、プログラムなどの種々のデータを記憶する。補助記憶装置９３は、ハードディスクやフラッシュメモリなどのローカルディスクによって実現される。なお、種々のデータを主記憶装置９２に記憶させる構成とし、補助記憶装置９３を省略することも可能である。

　入出力インターフェース９５は、規格や仕様に基づいて、情報処理装置９０と周辺機器とを接続するためのインターフェースである。通信インターフェース９６は、規格や仕様に基づいて、インターネットやイントラネットなどのネットワークを通じて、外部のシステムや装置に接続するためのインターフェースである。入出力インターフェース９５および通信インターフェース９６は、外部機器と接続するインターフェースとして共通化してもよい。

　情報処理装置９０には、必要に応じて、キーボードやマウス、タッチパネルなどの入力機器が接続されてもよい。それらの入力機器は、情報や設定の入力に使用される。なお、タッチパネルを入力機器として用いる場合は、表示機器の表示画面が入力機器のインターフェースを兼ねる構成としてもよい。プロセッサ９１と入力機器との間のデータ通信は、入出力インターフェース９５に仲介させればよい。

　また、情報処理装置９０には、情報を表示するための表示機器を備え付けてもよい。表示機器を備え付ける場合、情報処理装置９０には、表示機器の表示を制御するための表示制御装置（図示しない）が備えられていることが好ましい。表示機器は、入出力インターフェース９５を介して情報処理装置９０に接続すればよい。

　また、情報処理装置９０には、ドライブ装置が備え付けられてもよい。ドライブ装置は、プロセッサ９１と記録媒体（プログラム記録媒体）との間で、記録媒体からのデータやプログラムの読み込み、情報処理装置９０の処理結果の記録媒体への書き込みなどを仲介する。ドライブ装置は、入出力インターフェース９５を介して情報処理装置９０に接続すればよい。

　以上が、本発明の各実施形態に係る制御や処理を可能とするためのハードウェア構成の一例である。なお、図１６のハードウェア構成は、各実施形態に係る制御や処理を実行するためのハードウェア構成の一例であって、本発明の範囲を限定するものではない。また、各実施形態に係る制御や処理をコンピュータに実行させるプログラムも本発明の範囲に含まれる。さらに、各実施形態に係るプログラムを記録したプログラム記録媒体も本発明の範囲に含まれる。記録媒体は、例えば、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光学記録媒体で実現できる。記録媒体は、ＵＳＢ（Universal Serial Bus）メモリやＳＤ（Secure Digital）カードなどの半導体記録媒体によって実現されてもよい。また、記録媒体は、フレキシブルディスクなどの磁気記録媒体、その他の記録媒体によって実現されてもよい。プロセッサが実行するプログラムが記録媒体に記録されている場合、その記録媒体はプログラム記録媒体に相当する。

　各実施形態の構成要素は、任意に組み合わせてもよい。また、各実施形態の構成要素は、ソフトウェアによって実現されてもよいし、回路によって実現されてもよい。

　以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
　光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定するアドレス制御部と、
　前記アドレス制御部によって指定された前記書き込みアドレスに複数の前記データが書き込まれ、前記アドレス制御部によって指定された前記読み出しアドレスから前記データが読み出される記憶部と、を備え、
　前記アドレス制御部は、
　前記オフセット量の補償と前記サブキャリアの分離とが同一の記憶部で行われるように前記書き込みアドレスおよび前記読み出しアドレスを指定する
　ことを特徴とするフィルタ処理装置。
（付記２）
　前記アドレス制御部は、
　前記オフセット量の補償と前記サブキャリアの分離とが一括して行われるように、前記書き込みアドレスおよび前記読み出しアドレスを指定する付記１に記載のフィルタ処理装置。
（付記３）
　前記サブキャリアごとに分離された複数のサブキャリアデータの各々に対して、オフセット補償処理およびサブキャリア分離処理とは異なるその他の補償処理を一括して実行する演算部を備える付記１または２に記載のフィルタ処理装置。
（付記４）
　前記オフセット量および前記サブキャリア中心点に基づいて、前記その他の補償処理に用いられる補償係数を前記サブキャリアごとに演算する係数演算処理部を備え、
　前記演算部は、
　前記係数演算処理部によって前記サブキャリアごとに演算された前記補償係数を、前記サブキャリアごとに分離された複数の前記サブキャリアデータの各々に対して乗算する付記３に記載のフィルタ処理装置。
（付記５）
　前記係数演算処理部は、
　前記オフセット補償処理の前段階に行われる第１補償処理に用いられる第１補償係数と、前記サブキャリア分離処理の前段階に行われる第２補償処理に用いられる第２補償係数とを用いて、前記サブキャリアごとに前記補償係数を演算する付記４に記載のフィルタ処理装置。
（付記６）
　前記係数演算処理部は、
　前記オフセット量および前記サブキャリア中心点に依存する前記第１補償係数と、前記サブキャリア中心点に依存する前記第２補償係数とを用いて、前記補償係数を演算する付記５に記載のフィルタ処理装置。
（付記７）
　前記アドレス制御部および前記係数演算処理部のいずれかが、
　前記オフセット補償処理によって不要となる前記データの値を０にする付記４乃至６のいずれか一項に記載のフィルタ処理装置。
（付記８）
　前記記憶部は、
　前記フーリエ変換データを構成する複数の前記データが記憶される複数の部分記憶部を有し、
　複数の前記部分記憶部の各々には、
　複数の前記データをサイクルごとに振り分ける入力制御信号に応じて、いずれかの前記サイクルの前記データによって構成されるデータ群が書き込まれ、
　複数の前記部分記憶部の各々からは、
　前記オフセット量および前記サブキャリア中心点に基づく出力制御信号に応じて、前記サブキャリアごとの前記データが順次読み出される付記１乃至７のいずれか一項に記載のフィルタ処理装置。
（付記９）
　前記記憶部は、
　前記入力制御信号を出力する書き込み先選択部と、
　複数の前記データが入力され、前記入力制御信号に応じて、入力された前記データを複数の前記部分記憶部に分配する第１選択部と、
　前記オフセット量および前記サブキャリア中心点に基づいて、前記出力制御信号を出力する出力データ選択部と、
　前記オフセット量および前記サブキャリア中心点に基づいて、前記サブキャリアごとに分離されたサブキャリアデータのデータ構成に応じて、複数の前記部分記憶部から出力される前記データを並び替えて出力する並び替え部と、を有し、
　前記部分記憶部は、
　複数の記憶素子がアレイ状に配列された構造を有し、前記データが記憶される記憶素子アレイと、
　前記出力制御信号に応じて、前記記憶素子アレイに記憶された前記データを選択して出力する第２選択部と、を含む付記８に記載のフィルタ処理装置。
（付記１０）
　付記１乃至９のいずれか一項に記載のフィルタ処理装置と、
　光信号に基づく信号をフーリエ変換し、フーリエ変換後の複数のデータを含むフーリエ変換データを前記フィルタ処理装置に出力するフーリエ変換装置と、
　前記フィルタ処理装置によってオフセット補償処理およびサブキャリア分離処理を受けた複数の前記データを取得し、前記オフセット補償処理および前記サブキャリア分離処理を受けた複数の前記データを逆フーリエ変換する逆フーリエ変換装置と、を備える通信システム。
（付記１１）
　前記フーリエ変換データに含まれる複数の前記データのうち、少なくともいずれかの前記データが前記フィルタ処理装置に入力するタイミングを少なくとも１サイクル遅延させるバッファを備える付記１０に記載の通信システム。
（付記１２）
　コンピュータが、
　光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、前記オフセット量の補償と前記サブキャリアの分離とが同一の記憶部で行われるように、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを前記記憶部に指定し、
　指定された前記記憶部の前記書き込みアドレスに複数の前記データを書き込み、
　指定された前記記憶部の前記読み出しアドレスから前記データを読み出すフィルタ処理方法。
（付記１３）
　光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、前記オフセット量の補償と前記サブキャリアの分離とが同一の記憶部で行われるように、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを前記記憶部に指定する処理と、
　指定された前記記憶部の前記書き込みアドレスに複数の前記データを書き込む処理と、
　指定された前記記憶部の前記読み出しアドレスから前記データを読み出す処理と、をコンピュータに実行させるプログラム。

　１０、２０、３０、４０　　フィルタ処理装置
　１１、２１、３１、４１　　アドレス制御部
　１３、２３、３３、４３　　記憶部
　２５　　係数演算処理部
　２７　　演算部
　１１０、２１０、３１０　　フーリエ変換装置
　１２０、２２０、３２０　　逆フーリエ変換装置
　２７０　　乗算器
　３３１　　書き込み先選択部
　３３２　　第１選択部
　３３５　　部分記憶部
　３３６　　出力データ選択部
　３３７　　並び替え部
　３５０　　部分記憶装置群
　３５１　　記憶素子アレイ
　３５２　　第２選択部

Claims

　光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを指定するアドレス制御手段と、
　前記アドレス制御手段によって指定された前記書き込みアドレスに複数の前記データが書き込まれ、前記アドレス制御手段によって指定された前記読み出しアドレスから前記データが読み出される記憶手段と、を備え、
　前記アドレス制御手段は、
　前記オフセット量の補償と前記サブキャリアの分離とが同一の記憶手段で行われるように前記書き込みアドレスおよび前記読み出しアドレスを指定する
　ことを特徴とするフィルタ処理装置。
　前記アドレス制御手段は、
　前記オフセット量の補償と前記サブキャリアの分離とが一括して行われるように、前記書き込みアドレスおよび前記読み出しアドレスを指定する請求項１に記載のフィルタ処理装置。
　前記サブキャリアごとに分離された複数のサブキャリアデータの各々に対して、オフセット補償処理およびサブキャリア分離処理とは異なるその他の補償処理を一括して実行する演算手段を備える請求項１または２に記載のフィルタ処理装置。
　前記オフセット量および前記サブキャリア中心点に基づいて、前記その他の補償処理に用いられる補償係数を前記サブキャリアごとに演算する係数演算処理手段を備え、
　前記演算手段は、
　前記係数演算処理手段によって前記サブキャリアごとに演算された前記補償係数を、前記サブキャリアごとに分離された複数の前記サブキャリアデータの各々に対して乗算する請求項３に記載のフィルタ処理装置。
　前記係数演算処理手段は、
　前記オフセット補償処理の前段階に行われる第１補償処理に用いられる第１補償係数と、前記サブキャリア分離処理の前段階に行われる第２補償処理に用いられる第２補償係数とを用いて、前記サブキャリアごとに前記補償係数を演算する請求項４に記載のフィルタ処理装置。
　前記係数演算処理手段は、
　前記オフセット量および前記サブキャリア中心点に依存する前記第１補償係数と、前記サブキャリア中心点に依存する前記第２補償係数とを用いて、前記補償係数を演算する請求項５に記載のフィルタ処理装置。
　前記アドレス制御手段および前記係数演算処理手段のいずれかが、
　前記オフセット補償処理によって不要となる前記データの値を０にする請求項４乃至６のいずれか一項に記載のフィルタ処理装置。
　前記記憶手段は、
　前記フーリエ変換データを構成する複数の前記データが記憶される複数の部分記憶手段を有し、
　複数の前記部分記憶手段の各々には、
　複数の前記データをサイクルごとに振り分ける入力制御信号に応じて、いずれかの前記サイクルの前記データによって構成されるデータ群が書き込まれ、
　複数の前記部分記憶手段の各々からは、
　前記オフセット量および前記サブキャリア中心点に基づく出力制御信号に応じて、前記サブキャリアごとの前記データが順次読み出される請求項１乃至７のいずれか一項に記載のフィルタ処理装置。
　前記記憶手段は、
　前記入力制御信号を出力する書き込み先選択手段と、
　複数の前記データが入力され、前記入力制御信号に応じて、入力された前記データを複数の前記部分記憶手段に分配する第１選択手段と、
　前記オフセット量および前記サブキャリア中心点に基づいて、前記出力制御信号を出力する出力データ選択手段と、
　前記オフセット量および前記サブキャリア中心点に基づいて、前記サブキャリアごとに分離されたサブキャリアデータのデータ構成に応じて、複数の前記部分記憶手段から出力される前記データを並び替えて出力する並び替え手段と、を有し、
　前記部分記憶手段は、
　複数の記憶素子がアレイ状に配列された構造を有し、前記データが記憶される記憶素子アレイと、
　前記出力制御信号に応じて、前記記憶素子アレイに記憶された前記データを選択して出力する第２選択手段と、を含む請求項８に記載のフィルタ処理装置。
　請求項１乃至９のいずれか一項に記載のフィルタ処理装置と、
　光信号に基づく信号をフーリエ変換し、フーリエ変換後の複数のデータを含むフーリエ変換データを前記フィルタ処理装置に出力するフーリエ変換装置と、
　前記フィルタ処理装置によってオフセット補償処理およびサブキャリア分離処理を受けた複数の前記データを取得し、前記オフセット補償処理および前記サブキャリア分離処理を受けた複数の前記データを逆フーリエ変換する逆フーリエ変換装置と、を備える通信システム。
　前記フーリエ変換データに含まれる複数の前記データのうち、少なくともいずれかの前記データが前記フィルタ処理装置に入力するタイミングを少なくとも１サイクル遅延させるバッファを備える請求項１０に記載の通信システム。
　コンピュータが、
　光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、前記オフセット量の補償と前記サブキャリアの分離とが同一の記憶手段で行われるように、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを前記記憶手段に指定し、
　指定された前記記憶手段の前記書き込みアドレスに複数の前記データを書き込み、
　指定された前記記憶手段の前記読み出しアドレスから前記データを読み出すフィルタ処理方法。
　光源周波数のオフセット量と、サブキャリアごとのサブキャリア中心点とに基づいて、前記オフセット量の補償と前記サブキャリアの分離とが同一の記憶手段で行われるように、光信号に基づくフーリエ変換データに含まれる複数のデータの書き込みアドレスおよび読み出しアドレスを前記記憶手段に指定する処理と、
　指定された前記記憶手段の前記書き込みアドレスに複数の前記データを書き込む処理と、
　指定された前記記憶手段の前記読み出しアドレスから前記データを読み出す処理と、をコンピュータに実行させるプログラムが記録された非一過性の記録媒体。