WO2023245355A1 - 阵列基板、显示面板和显示装置 - Google Patents

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WO2023245355A1
WO2023245355A1 PCT/CN2022/099916 CN2022099916W WO2023245355A1 WO 2023245355 A1 WO2023245355 A1 WO 2023245355A1 CN 2022099916 W CN2022099916 W CN 2022099916W WO 2023245355 A1 WO2023245355 A1 WO 2023245355A1
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conductive layer
sub
layer
base substrate
hole
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PCT/CN2022/099916
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English (en)
French (fr)
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谢建云
李志明
梁朝
徐敬义
霍培荣
刘静
李必奇
Original Assignee
京东方科技集团股份有限公司
鄂尔多斯市源盛光电有限责任公司
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields

Definitions

  • the present disclosure relates to the field of display technology, and in particular, to an array substrate, a display panel, and a display device.
  • the exposed long straight metal wire is like an antenna. Due to the existence of the antenna effect, charges will be continuously collected during the process, causing the potential of the metal wire to increase. The longer the length of the metal wire, the higher the collected charge. The higher the charge, the higher the potential.
  • the present disclosure provides an array substrate, a display panel and a display device, which help to improve the antenna effect of the product.
  • the scan line includes a plurality of sub-scan lines arranged at intervals and a connection line connecting two adjacent sub-scan lines;
  • the array substrate further includes a base substrate and a multi-layer conductive layer provided on one side of the base substrate, and the sub-scan lines and the connection lines are respectively distributed in different conductive layers.
  • the array substrate further includes a plurality of transistors
  • a first conductive layer is provided on one side of the base substrate, the first conductive layer includes the gate of the transistor;
  • a second conductive layer is provided on a side of the first conductive layer away from the base substrate, where the second conductive layer includes the source and drain of the transistor;
  • connection lines are distributed in the second conductive layer
  • sub-scanning lines are distributed in the first conductive layer.
  • a second conductive layer is provided on a side of the first conductive layer away from the base substrate, where the second conductive layer includes the source and drain of the transistor;
  • a third conductive layer is provided between the base substrate and the first conductive layer, the third conductive layer includes a light-shielding structure;
  • connection lines are distributed in the third conductive layer, and the sub-scanning lines are distributed in the first conductive layer.
  • the multi-layer conductive layer includes:
  • a first conductive layer is provided on one side of the base substrate, the first conductive layer includes the gate of the transistor;
  • a second conductive layer is provided on a side of the first conductive layer away from the base substrate, where the second conductive layer includes the source and drain of the transistor;
  • a third conductive layer is provided between the base substrate and the first conductive layer, the third conductive layer includes a light-shielding structure;
  • the fourth conductive layer is provided on the side of the third conductive layer close to the base substrate, or between the third conductive layer and the first conductive layer, or on the first conductive layer. between the second conductive layer and the second conductive layer, or on the side of the second conductive layer away from the base substrate;
  • connection lines are distributed in the fourth conductive layer, and the sub-scanning lines are distributed in the first conductive layer.
  • the scan line extends along a first direction
  • the sub-scan lines are arranged along the first direction
  • the sub-scan lines have a head end and a tail end.
  • the tail end of the sub-scan line is connected to the head end of the next sub-scan line through the connecting line;
  • the orthographic projection of the connection line connecting two adjacent sub-scan lines on the base substrate at least partially overlaps the orthographic projection of the two sub-scan lines on the base substrate.
  • the second sub-scan line is located at the tail end of the first sub-scan line in the first direction. The side away from the head end.
  • the distance between the tail end of the first sub-scan line and the beginning end of the second sub-scan line is Not less than 3 ⁇ m.
  • the array substrate further includes an active layer, a first gate insulating layer and an interlayer dielectric layer, and the active layer is provided on the base substrate and the first between the conductive layers, the first gate insulating layer is provided between the active layer and the first conductive layer, and the interlayer dielectric layer is provided between the first conductive layer and the second conductive layer between;
  • connection lines are distributed in the second conductive layer
  • a first through hole penetrating the interlayer dielectric layer is provided in the interlayer dielectric layer, and the first through hole is on the base substrate
  • the orthographic projection of the sub-scan line on the substrate at least partially overlaps with the orthographic projection of the first through hole on the substrate and the connection line on the substrate. Orthographic projections on the substrate at least partially overlap;
  • connection line is connected to the sub-scan line through the first through hole, and the diameter of the first through hole is not less than 3 ⁇ m.
  • the array substrate further includes a buffer layer and a first gate insulating layer, and the buffer layer and the The first gate insulating layer is stacked between the third conductive layer and the first conductive layer in a direction away from the base substrate;
  • connection lines are distributed in the third conductive layer, a first through hole penetrating the buffer layer and the first gate insulating layer is provided in the buffer layer and the first gate insulating layer, so The orthographic projection of the first through hole on the base substrate at least partially overlaps the orthographic projection of the sub-scan line on the base substrate, and the first through hole is on the base substrate.
  • the orthographic projection at least partially overlaps the orthographic projection of the connecting line on the base substrate;
  • connection line is connected to the sub-scan line through the first through hole, and the diameter of the first through hole is not less than 3 ⁇ m.
  • the first through hole includes a first through hole and a tail through hole, and the tail through hole is located at the first of two adjacent sub-scan lines.
  • the tail end of the sub-scan line, the head-end through hole is located at the head end of the second sub-scan line among the two adjacent scan lines;
  • the distance in the first direction between the hole edge of the first-end through hole and the first-end end surface of the second of the two adjacent sub-scan lines is not less than 2.1 ⁇ m.
  • the distance between the hole edge of the tail end through hole and the end surface of the connecting line in the first direction is not less than 2.1 ⁇ m;
  • the distance between the hole edge of the head-end through hole and the end surface of the connecting line in the first direction is not less than 2.1 ⁇ m.
  • the first gate insulating layer and the interlayer dielectric layer are provided with a second through hole penetrating the first gate insulating layer and the interlayer dielectric layer,
  • the source and drain of the transistor in the second conductive layer are connected to the active layer through the second through hole, and the aperture of the second through hole is not less than 2.8 ⁇ m.
  • the sub-scan line further includes a middle portion located between a leading end and a trailing end;
  • connection lines are distributed in the second conductive layer, and a first through hole penetrating the interlayer dielectric layer is provided in the interlayer dielectric layer.
  • the first through hole is located on the front side of the base substrate.
  • the projection at least partially overlaps with an orthographic projection of the sub-scan line on the base substrate;
  • connection line is connected to the sub-scan line through the first through hole, and the diameter of the first through hole is not less than 3 ⁇ m.
  • the multi-layer conductive layer further includes the third conductive layer
  • the array substrate further includes a buffer layer and a first gate insulating layer
  • the buffer layer and the third conductive layer A gate insulating layer is stacked between the third conductive layer and the first conductive layer in a direction away from the base substrate;
  • connection line is connected to the sub-scan line through the first through hole, and the diameter of the first through hole is not less than 3 ⁇ m.
  • the tail end of the first sub-scan line and the head end of the second sub-scan line are at the first end of the sub-scan line.
  • the plurality of transistors are arranged in a row along the extension direction of the scan line, and every three transistors in the same row of transistors are connected to the same sub-scan line, so The length of the sub-scan line is 90-200 ⁇ m.
  • a display panel including:
  • a liquid crystal layer is provided between the array substrate and the color filter substrate;
  • the orthographic projection of the connecting line on the base substrate is located within the orthographic projection of the light shielding portion on the base substrate.
  • a display device including the display panel as described in the second aspect.
  • Figure 1 is a schematic structural diagram of an array substrate in an exemplary embodiment of the present disclosure
  • Figure 2 is a schematic structural diagram of an array substrate in another exemplary embodiment of the present disclosure.
  • Figure 3 is a schematic diagram of the distribution structure of sub-scan lines and connection lines in an exemplary embodiment of the present disclosure
  • Figure 4 is a schematic diagram of the distribution structure of sub-scan lines and connection lines according to another exemplary embodiment of the present disclosure
  • Figure 5 is a schematic diagram of the distribution structure of sub-scan lines and connection lines according to another exemplary embodiment of the present disclosure
  • Figure 6 is a schematic diagram of the distribution structure of sub-scan lines and connection lines according to another exemplary embodiment of the present disclosure
  • Figure 7 is an enlarged view of part A in Figure 1;
  • Figure 8 is an enlarged view of part B in Figure 2;
  • Figure 9 is a schematic diagram of the connection structure between the neutron scanning line and the connecting line in Figure 1;
  • Figure 10 is a schematic diagram of the connection structure between the neutron scanning line and the connecting line in Figure 2;
  • Figure 11 is a schematic diagram of the connection method between sub-scan lines and connection lines according to another exemplary embodiment of the present disclosure.
  • Figure 12 is a schematic structural diagram of a neutron scan line according to an exemplary embodiment of the present disclosure.
  • Figure 15 is a schematic plan view of a display panel in another exemplary embodiment of the present disclosure.
  • Example embodiments will now be described more fully with reference to the accompanying drawings.
  • Example embodiments may, however, be embodied in various forms and should not be construed as limited to the examples set forth herein; rather, these embodiments are provided so that this disclosure will be thorough and complete and will fully convey the concepts of the example embodiments. To those skilled in the art.
  • the described features, structures or characteristics may be combined in any suitable manner in one or more embodiments. In the following description, numerous specific details are provided to provide a thorough understanding of embodiments of the present disclosure.
  • a structure When a structure is "on" another structure, it may mean that the structure is integrally formed on the other structure, or that the structure is “directly” placed on the other structure, or that the structure is “indirectly” placed on the other structure through another structure. on other structures.
  • acute angle, right angle, obtuse angle, vertical, parallel, and equal means that within the allowable range of errors in process, measurement, etc., the corresponding structure presents a state of approximately acute angle, right angle, obtuse angle, or approximately vertical, parallel, and equal.
  • the allowable range of process and measurement errors can be determined by actual operations.
  • the error range can be no more than ⁇ 5%, but is not limited to this.
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the scan lines are connected to the gates of the transistors.
  • the scan line is generally a continuous long straight metal line.
  • the size of the display area of large-size display panels in the row direction is mostly 70-1000 mm, and the length of the scan line is roughly the same as the row direction size of the display area. Due to the influence of the antenna effect, during the process of preparing the display panel, the scan lines will continue to collect charges, causing their potential to rise. When the charge accumulation exceeds a certain amount, there will be a gap between the gate electrode and the active layer. A tunneling current is formed in the oxide layer, causing a short circuit between the gate electrode and the active layer, resulting in the failure of the thin film transistor and the occurrence of defects such as bright spots and short circuits.
  • an embodiment of the present disclosure provides an array substrate, including a plurality of scan lines GL and a plurality of data lines DL.
  • the plurality of data lines DL and the plurality of scan lines GL intersect with each other to define a plurality of sub-substrates.
  • the array substrate also includes a base substrate 1 and a base plate located on one side of the base substrate 1
  • the sub-scan line GL1 and the connection line GL2 are respectively distributed in different conductive layers.
  • the scan line GL includes a plurality of sub-scan lines GL1 arranged at intervals and a connection line GL2 connecting two adjacent sub-scan lines GL1, and the connection lines GL2 and the sub-scan lines GL1 are respectively distributed in different conductive layers.
  • the present disclosure divides the scan line GL into multiple sub-scan lines GL1 with shorter lengths, which can reduce the amount of charge collected by the scan line GL, improve the antenna effect of the array substrate, reduce the incidence of defects caused by the antenna effect, and thereby improve the quality of the product. efficiency and reliability.
  • the present disclosure provides an array substrate that can be used to form a TFT-LCD (Thin Film Transistor Liquid Crystal Display) display panel, such as an LTPS (Low Temperature Poly-Silicon) liquid crystal display panel.
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • LTPS Low Temperature Poly-Silicon
  • the array substrate includes a plurality of scanning lines GL and a plurality of data lines DL.
  • the plurality of data lines DL and the plurality of scanning lines GL intersect with each other to define a plurality of sub-pixel areas 10 .
  • the scan lines GL may generally extend along the first direction X and be arranged along the second direction Y.
  • the data lines DL may extend along the second direction Y and be arranged along the first direction X. It should be noted here that the angle between the first direction X and the second direction Y can be any angle greater than 0° and less than or equal to 90°, which is not specifically limited in this disclosure.
  • the array substrate also includes a base substrate 1 and a multi-layer conductive layer provided on one side of the base substrate 1 .
  • the sub-scan line GL1 and the connection line GL2 are respectively distributed in different conductive layers.
  • the multi-layer conductive layer includes at least two conductive layers, the sub-scan line GL1 is distributed in a certain conductive layer in the multi-layer conductive layer, and the connection line GL2 is distributed in another conductive layer.
  • the longer the length of the scan line GL the greater the amount of charge collected during the process, and the greater the risk of transistor failure.
  • the present disclosure divides the scan line GL into sub-scan lines GL1 with shorter lengths, which helps to reduce the amount of charge collected by the scan line GL and reduces the risk of transistor failure.
  • the base substrate 1 may be a base substrate of inorganic material or a base substrate of organic material.
  • the material of the base substrate 1 may be glass materials such as soda-lime glass, quartz glass, sapphire glass, or may be stainless steel, aluminum, nickel, etc. metallic material.
  • the material of the base substrate 1 may be polymethyl methacrylate (PMMA), polyvinyl alcohol (Polyvinyl alcohol, PVA), polyvinyl phenol (Polyvinyl phenol, PVP), polyether sulfone (PES), polyimide, polyamide, polyacetal, polycarbonate (PC), polyethylene terephthalate (PET), Polyethylene naphthalate (PEN) or combinations thereof.
  • the base substrate 1 may also be a flexible base substrate.
  • the material of the base substrate 1 may be polyimide (PI).
  • the base substrate 1 can also be a composite of multiple layers of materials.
  • the base substrate 1 can include a bottom film layer (Bottom Film), a pressure-sensitive adhesive layer, and a pressure-sensitive adhesive layer that are stacked in sequence. A first polyimide layer and a second polyimide layer.
  • the array substrate also includes a plurality of transistors, and the plurality of transistors are located in each sub-pixel area 10 in one-to-one correspondence.
  • the orthographic projection of the connection line GL2 on the base substrate 1 does not overlap with the orthographic projection of the transistor on the base substrate 1 .
  • the connection line GL2 may be located between the transistors of two adjacent sub-pixel areas 10 arranged along the extension direction of the scan line GL (the first direction X).
  • the multi-layer conductive layer includes a first conductive layer 212 , a second conductive layer 213 and a third conductive layer 211 .
  • the first conductive layer 212 is provided on one side of the base substrate 1, and the first conductive layer 212 includes the gate G of the transistor; the second conductive layer 213 is provided on the side of the first conductive layer 212 away from the base substrate 1, The second conductive layer 213 includes the source S and the drain D of the transistor.
  • the third conductive layer 211 is provided between the base substrate 1 and the first conductive layer 212 .
  • the third conductive layer 211 includes the light-shielding structure 111 .
  • the connection lines GL2 are distributed in the third conductive layer 211 .
  • the material of the third conductive layer 211 may include conductive materials such as metal or alloy.
  • a metal or alloy material can be deposited on one side of the base substrate 1 to form a conductive material layer, and then the conductive material layer is patterned. Then, the connection line GL2 and the light-shielding structure 111 are obtained.
  • the material of the first conductive layer 212 may include metal, alloy or transparent conductive material, such as copper, ITO (indium tin oxide), IZO (indium zinc oxide), etc.
  • the sub-scan line GL1 is distributed on the first conductive layer 212.
  • a conductive material can be deposited on the side of the third conductive layer 211 away from the base substrate 1 to form a conductive material layer, and then the conductive material layer can be patterned. , and then obtain the gate G of the transistor and the sub-scan line GL1.
  • the material of the second conductive layer 213 may include metal, alloy, transparent conductive material, etc. Same as above, when the connection line GL2 is distributed in the second conductive layer 213, as shown in Figure 3, metal, alloy or transparent conductive material can be deposited on the side of the first conductive layer 212 away from the base substrate 1 to form a conductive material layer. The conductive material layer is then patterned to obtain the source S and drain D of the transistor and the connection line GL2.
  • the first gate insulating layer 203 and the interlayer dielectric layer 204 are provided with a second through hole H2 penetrating the first gate insulating layer 203 and the interlayer dielectric layer 204.
  • the source S and the drain D of the transistor are in the second conductive layer 213. It is connected to the active layer through the second through hole H2, and the diameter of the second through hole H2 is not less than 2.8 ⁇ m.
  • connection lines GL2 are distributed in the second conductive layer 213 , compared with the current process, the segmentation process of the scan lines GL and the fabrication of the array substrate can be completed without adding additional photolithography processes.
  • a photolithography process is usually performed to form via holes in the interlayer dielectric layer 204 and the first gate insulating layer 203 so that the second conductive The source S and drain D of the transistor in layer 213 are connected to the corresponding active layer 202 .
  • connection line GL2 When the connection line GL2 is distributed in the third conductive layer 211, compared with the current process, an additional photolithography process may be required. Specifically, in the current array substrate manufacturing process, there is no photolithography process to form via holes between the formation of the first conductive layer 212 .
  • a photolithography process needs to be added to form the first gate insulating layer 203 and the buffer layer 201. A via hole that exposes part of the surface of the connection line GL2. Then the first conductive layer 212 is formed. At this time, the sub-scan line GL1 in the first conductive layer 212 can be connected to the connection line GL2 through the via hole.
  • the scan line GL extends along the first direction X
  • the sub-scan line GL1 is arranged along the first direction X
  • the sub-scan line GL1 has The head end 01 and the tail end 02, the tail end 02 of the previous sub-scan line GL1 and the head end 01 of the next sub-scan line GL1 are connected through a connecting line GL2.
  • the orthographic projection of the connection line GL2 connecting two adjacent sub-scan lines GL1 on the base substrate 1 at least partially overlaps with the orthographic projection of the two sub-scan lines GL1 on the base substrate 1 .
  • connection line GL2 on the base substrate 1 at least partially overlaps with the orthographic projection of the tail end 02 of the previous sub-scan line GL1 on the base substrate 1
  • connection line GL2 is on the base substrate 1
  • the other end of the orthographic projection at least partially overlaps with the orthographic projection of the head end 01 of the next sub-scan line GL1 on the base substrate 1 .
  • the size and positional relationship between the connection line GL2 and the sub-scan line GL1 can be set according to actual needs.
  • the second sub-scan line GL1 is located at the tail end 02 of the first sub-scan line GL1 in the first direction X.
  • the sub-scan lines GL1 are arranged at intervals along the first direction
  • the distance h between them is not less than 3 ⁇ m.
  • the distance h is only an example. In actual applications, the distance h can be adjusted according to the process requirements of different panels.
  • the distance between the end surface of the connecting line GL2 and the hole edge of the first through hole H1 can also be defined.
  • the orthographic projection of the first through hole H1 on the base substrate 1 is within the orthographic projection of the connecting line GL2 on the base substrate 1; the hole edge of the tail end through hole and the end surface of the connecting line GL2 are in the first direction X
  • the distance e1 on the front end is not less than 2.1 ⁇ m; the distance e2 between the hole edge of the head end through hole and the end surface of the connection line GL2 in the first direction X is not less than 2.1 ⁇ m.
  • the length of the sub-scan line GL1 can be set according to actual product requirements and process requirements.
  • the length of the sub-scan line GL1 may be based on the size of the transistor in the first direction Wait for setting.
  • one sub-scanning line GL1 corresponds to three sub-pixel areas 10
  • the connecting line GL2 and other structures due to the influence of the first through hole H1, the connecting line GL2 and other structures, the length of the strip scan line GL1 can float up or down around 117, and the floating range is determined by the actual product and process requirements. This disclosure is not limited.
  • one sub-scan line GL1 can also correspond to five or more sub-pixel areas 10, as long as its length does not exceed 6 mm.
  • This arrangement can reduce the lateral arrangement size of the sub-scan lines GL1 in the first direction X. It helps to reduce the lateral size of the sub-pixel area 10 in the first direction X and improve the PPI (Pixels Per Inch, pixel density) of the display panel.
  • the first through hole H1 in this embodiment can also include a head end through hole and a tail end through hole like the embodiments shown in Figures 1, 7, and 9, as long as two adjacent sub-holes can be satisfied.
  • the connection requirements for scan line GL1 are enough.
  • the line width of the data line DL and the size of the second plate C2 in the first direction X may also affect the length of the sub-scan line GL1.
  • the line width a of the data line DL is not less than 3.3 ⁇ m
  • the size c of the drain D of the transistor in the first direction The size requirements of the pole D in the first direction
  • every three transistors in the same row of transistors are connected to the same sub-scan line GL1, and the length of the sub-scan line GL1 is 90-200 ⁇ m.
  • the length of the sub-scan lines GL1 of different products may be different.
  • the present disclosure also provides a display panel, including an array substrate as in any of the above embodiments, and a color filter substrate provided on one side of the array substrate.
  • the color filter substrate includes a color filter layer 410.
  • the color filter layer 410 includes a light shielding portion 411 and a plurality of filter portions 412 defined by the light shielding portion 411.
  • the filter portions 412 and the sub-pixel area 10 are in a direction perpendicular to the base substrate 1 Previous one-to-one corresponding settings.
  • the color filter substrate also includes a base 4, and the color filter layer 410 is provided on a side of the base 4 close to the array substrate.
  • the display panel also includes a liquid crystal layer 3 located between the array substrate and the color filter substrate.
  • the orthographic projection of the connection line GL2 on the base substrate 1 is located within the orthographic projection of the light shielding portion 411 on the base substrate 1 to avoid affecting the aperture ratio of the display panel.
  • the display panel also includes a frame sealant 32, which is sealed between the array substrate and the color filter substrate.
  • the array substrate further includes a fifth conductive layer 215, a sixth conductive layer 216, and a first alignment layer 205.
  • the fifth conductive layer 215 may include a first electrode 151
  • the sixth conductive layer 216 may include a second electrode 161
  • the second conductive layer 216 may include a second electrode 161.
  • the electrode 161 is used to form an electric field for driving the liquid crystal layer 3 with the first electrode 151 .
  • the first electrode 151 may be a pixel electrode or a common electrode
  • the second electrode 161 may be a common electrode or a pixel electrode.
  • the first alignment layer 205 is provided between the sixth conductive layer 216 and the liquid crystal layer 3 .
  • An insulating layer is provided between each conductive layer.
  • the array substrate also includes a second planarization layer PLN2 and a passivation layer PVX.
  • the second planarization layer PLN2 is provided on the second conductive layer 213 and the fifth conductive layer 215
  • the passivation layer PVX is disposed between the fifth conductive layer 2151 and the sixth conductive layer 216 .
  • the color filter substrate also includes a second alignment layer 420 , and the second alignment layer 420 is provided between the liquid crystal layer 3 and the color filter layer 410 .
  • the display panel also includes a spacer 31 disposed between the array substrate and the color filter substrate. The orthographic projection of the spacer 31 on the base substrate 1 and the orthographic projection of the light shielding portion 411 on the base substrate 1 at least partially overlap.
  • the present disclosure also provides a display device, which includes a display module according to any embodiment of the present disclosure.
  • the display device can be any product or component with a display function such as a vehicle-mounted product, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital photo frame, a navigator, etc.

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Abstract

一种阵列基板、显示面板和显示装置，属于显示技术领域。阵列基板包括多条扫描线(GL)和多条数据线(DL)，扫描线(GL)包括多个间隔排布的子扫描线(GL1)和连接相邻两个子扫描线(GL1)的连接线(GL2)；阵列基板还包括衬底基板(1)和设于衬底基板(1)一侧的多层导电层(211,212,213,214,215,216)，子扫描线(GL1)和连接线(GL2)分别分布于不同的导电层(211,212,213,214,215,216)。阵列基板有助于改善产品的天线效应。

Description

阵列基板、显示面板和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板和显示面板、显示装置。
背景技术
在液晶面板生产过程中，裸露的长直金属线就像是一根天线，由于天线效应的存在，在工艺中会不断收集电荷而导致金属线电位升高，且金属线长度越长，收集的电荷越高，电位也越高。
随着显示技术的不断发展，液晶面板设计逐渐趋向于精细化、大屏化。液晶面板尺寸的增加，使得金属线的尺寸也随之不断增大，天线效应导致的显示面板不良率大幅升高。因此，需改善显示面板的天线效应。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开提供一种阵列基板、显示面板和显示装置，有助于改善产品的天线效应。
为实现上述发明目的，本公开采用如下技术方案：
根据本公开的第一个方面，提供一种阵列基板，包括多条扫描线和多条数据线，所述多条数据线和所述多条扫描线相互交叉界定出多个子像素区；
所述扫描线包括多个间隔排布的子扫描线和连接相邻两个所述子扫描线的连接线；
所述阵列基板还包括衬底基板和设于所述衬底基板一侧的多层导电层，所述子扫描线和所述连接线分别分布于不同的所述导电层。
在本公开的一种示例性实施例中，所述阵列基板还包括多个晶体管，
所述多层导电层包括：
第一导电层，设于所述衬底基板的一侧，所述第一导电层包括所述 晶体管的栅极；
第二导电层，设于所述第一导电层远离所述衬底基板的一侧，所述第二导电层包括所述晶体管的源极和漏极；
其中，所述连接线分布于所述第二导电层，所述子扫描线分布于所述第一导电层。
在本公开的一种示例性实施例中，所述多层导电层还包括：
第三导电层，设于所述衬底基板和所述第一导电层之间，所述第三导电层包括遮光结构。
在本公开的一种示例性实施例中，所述阵列基板还包括多个晶体管，
所述多层导电层包括：
第一导电层，设于所述衬底基板的一侧，所述第一导电层包括所述晶体管的栅极；
第二导电层，设于所述第一导电层远离所述衬底基板的一侧，所述第二导电层包括所述晶体管的源极和漏极；
第三导电层，设于所述衬底基板和所述第一导电层之间，所述第三导电层包括遮光结构；
其中，所述连接线分布于所述第三导电层，所述子扫描线分布于所述第一导电层。
在本公开的一种示例性实施例中，所述阵列基板还包括多个晶体管，
所述多层导电层包括：
第一导电层，设于所述衬底基板的一侧，所述第一导电层包括所述晶体管的栅极；
第二导电层，设于所述第一导电层远离所述衬底基板的一侧，所述第二导电层包括所述晶体管的源极和漏极；
第三导电层，设于所述衬底基板和所述第一导电层之间，所述第三导电层包括遮光结构；
第四导电层，设于所述第三导电层靠近所述衬底基板的一侧，或设于所述第三导电层和所述第一导电层之间，或设于所述第一导电层和所述第二导电层之间，或设于所述第二导电层远离所述衬底基板的一侧；
其中，所述连接线分布于所述第四导电层，所述子扫描线分布于所 述第一导电层。
在本公开的一种示例性实施例中，所述扫描线沿第一方向延伸，所述子扫描线沿所述第一方向排布，所述子扫描线具有首端和尾端，上一个所述子扫描线的尾端与下一个所述子扫描线的首端通过所述连接线连接；
连接相邻两个所述子扫描线的所述连接线在所述衬底基板上的正投影与这两个所述子扫描线在所述衬底基板上的正投影至少部分重叠。
在本公开的一种示例性实施例中，相邻两个所述子扫描线中，第二个所述子扫描线位于第一个所述子扫描线的尾端在所述第一方向上远离首端的一侧。
在本公开的一种示例性实施例中，相邻两个所述子扫描线中，第一个所述子扫描线的尾端和第二个所述子扫描线的首端之间的间距不小于3μm。
在本公开的一种示例性实施例中，所述阵列基板还包括有源层、第一栅绝缘层和层间介质层，所述有源层设于所述衬底基板和所述第一导电层之间，所述第一栅绝缘层设于所述有源层和所述第一导电层之间，所述层间介质层设于所述第一导电层和所述第二导电层之间；
当所述连接线分布于所述第二导电层时，所述层间介质层中设置有贯穿所述层间介质层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠，且所述第一通孔在所述衬底基板上的正投影与所述连接线在所述衬底基板上的正投影至少部分重叠；
所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
在本公开的一种示例性实施例中，当所述多层导电层还包括所述第三导电层时，所述阵列基板还包括缓冲层和第一栅绝缘层，所述缓冲层和所述第一栅绝缘层沿远离所述衬底基板方向层叠设于所述第三导电层和所述第一导电层之间；
当所述连接线分布于所述第三导电层时，所述缓冲层和所述第一栅绝缘层中设置有贯穿所述缓冲层和所述第一栅绝缘层的第一通孔，所述 第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠，且所述第一通孔在所述衬底基板上的正投影与所述连接线在所述衬底基板上的正投影至少部分重叠；
所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
在本公开的一种示例性实施例中，所述第一通孔包括首端通孔和尾端通孔，所述尾端通孔位于相邻两个所述子扫描线中第一个所述子扫描线的尾端，所述首端通孔位于相邻两个所述扫描线中第二个所述子扫描线的首端；
所述尾端通孔的孔边与相邻两个所述子扫描线中第一个所述子扫描线的尾端端面在第一方向上的间距不小于2.1μm；
所述首端通孔的孔边与相邻两个所述子扫描线中第二个所述子扫描线的首端端面在第一方向上的间距不小于2.1μm。
在本公开的一种示例性实施例中，所述第一通孔在所述衬底基板上的正投影位于所述连接线在所述衬底基板上的正投影之内；
所述尾端通孔的孔边与所述连接线的端面在所述第一方向上的间距不小于2.1μm；
所述首端通孔的孔边与所述连接线的端面在所述第一方向上的间距不小于2.1μm。
在本公开的一种示例性实施例中，所述数据线分布于所述第二导电层；
所述数据线与所述晶体管的漏极在所述第一方向上的间距不小于2.9μm，所述晶体管的漏极与所述连接线在所述第一方向上的间距不小于3μm，所述连接线与所述数据线在所述第一方向上的间距不小于3μm。
在本公开的一种示例性实施例中，所述第一栅绝缘层和所述层间介质层中设置有贯穿所述第一栅绝缘层和所述层间介质层的第二通孔，所述第二导电层中晶体管的源极和漏极通过所述第二通孔与所述有源层连接，所述第二通孔的孔径不小于2.8μm。
在本公开的一种示例性实施例中，所述子扫描线还包括位于首端和尾端之间的中间部；
相邻两个所述子扫描线中，第二个所述子扫描线的中间部位于第一个所述子扫描线的尾端在所述第一方向上远离首端的一侧，且第二个所述子扫描线的首端位于第一个所述子扫描线的尾端在第二方向上的一侧，所述第二方向与所述第一方向垂直。
在本公开的一种示例性实施例中，相邻两个所述子扫描线之间在所述第一方向上具有第一间隙，所述第一间隙在所述第一方向上的尺寸不小于2.4μm。
在本公开的一种示例性实施例中，所述阵列基板还包括有源层、第一栅绝缘层和层间介质层，所述有源层设于所述衬底基板和所述第一导电层之间，所述第一栅绝缘层设于所述有源层和所述第一导电层之间，所述层间介质层设于所述第一导电层和所述第二导电层之间；
所述连接线分布于所述第二导电层，所述层间介质层中设置有贯穿所述层间介质层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠；
所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
在本公开的一种示例性实施例中，所述多层导电层还包括所述第三导电层，所述阵列基板还包括缓冲层和第一栅绝缘层，所述缓冲层和所述第一栅绝缘层沿远离所述衬底基板方向层叠设于所述第三导电层和所述第一导电层之间；
所述连接线分布于所述第三导电层，所述缓冲层和所述第一栅绝缘层中设置有贯穿所述缓冲层和所述第一栅绝缘层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠；
所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
在本公开的一种示例性实施例中，相邻两个所述子扫描线中，第一个所述子扫描线的尾端和第二个所述子扫描线的首端在所述第二方向上具有第二间隙；
所述第二间隙在所述衬底基板上的正投影与所述第一通孔在所述衬 底基板上的正投影至少部分重叠。
在本公开的一种示例性实施例中，所述第一通孔在所述衬底基板上的正投影位于所述连接线在所述衬底基板上的正投影之内；
所述第一通孔的孔边与所述连接线的端面在所述第一方向上的间距不小于1.5μm。
在本公开的一种示例性实施例中，所述子扫描线的长度不超过6mm。
在本公开的一种示例性实施例中，所述多个晶体管沿所述扫描线的延伸方向排列形成行，同一行晶体管中每三个所述晶体管连接至同一条所述子扫描线，所述子扫描线的长度为90-200μm。
在本公开的一种示例性实施例中，所述连接线位于沿所述扫描线延伸方向排列的相邻两个所述子像素区的晶体管之间。
根据本公开第二个方面，提供一种显示面板，包括：
如第一方面所述的阵列基板；
彩膜基板，设于所述阵列基板的一侧，包括彩膜层，所述彩膜层包括遮光部和被所述遮光部界定出的多个滤光部，所述滤光部与所述子像素区在垂直于所述衬底基板的方向上一一对应设置；
液晶层，设于所述阵列基板和所述彩膜基板之间；
其中，所述连接线在所述衬底基板上的正投影位于所述遮光部在所述衬底基板上的正投影之内。
根据本公开的第三个方面，提供一种显示装置，包括如第二方面所述的显示面板。
本公开提供的阵列基板，扫描线包括多个间隔排布的子扫描线和连接相邻两个子扫描线的连接线，且连接线和子扫描线分别分布于不同导电层。本公开将扫描线分割为长度较短的多条子扫描线，可减少扫描线收集的电荷量，改善阵列基板的天线效应，降低由于天线效应导致的不良发生率，进而提高产品的良品率和可靠性。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1是本公开示例性实施例中阵列基板结构示意图；
图2是本公开另一示例性实施例中阵列基板结构示意图；
图3是本公开示例性实施例中子扫描线和连接线分布结构示意图；
图4是本公开另一示例性实施例中子扫描线和连接线分布结构示意图；
图5是本公开又一示例性实施例中子扫描线和连接线分布结构示意图；
图6是本公开又一示例性实施例中子扫描线和连接线分布结构示意图；
图7是图1中A部分放大图；
图8是图2中B部分放大图；
图9是图1中子扫描线和连接线连接结构示意图；
图10是图2中子扫描线和连接线连接结构示意图；
图11是本公开又一示例性实施例中子扫描线和连接线连接方式示意图；
图12是本公开示例性实施例中子扫描线结构示意图；
图13是本公开示例性实施例中显示面板层叠结构示意图；
图14是本公开示例性实施例中显示面板平面结构示意图；
图15是本公开另一示例性实施例中显示面板平面结构示意图。
图中主要元件附图标记说明如下：
1-衬底基板；10-子像素区；211-第三导电层；111-遮光结构；212-第一导电层；213-第二导电层；214-第四导电层；215-第五导电层；151-第一电极；216-第六导电层；161-第二电极；201-缓冲层；202-有源层；203-第一栅绝缘层；204-层间介质层；PLN1-第一平坦化层；PLN2-第二平坦化层；PVX-钝化层；205-第一取向层；206-第二栅绝缘层；DL-数据线；GL-扫描线；GL1-子扫描线；GL2-连接线；X-第一方向；Y-第二方向；H1-第一通孔；H2-第二通孔；S-源极；D-漏极；G-栅极；3-液晶层；31-隔垫物；32-封框胶；4-基底；410-彩膜层；411-遮光部；412-滤光部；420-第二取向层；01-首端；02-尾端；03-中间部。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实 施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。
在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。
当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
本公开中，锐角、直角、钝角、垂直、平行、相等是指在工艺、测量等误差允许范围内，对应结构呈现出大致为锐角、直角、钝角或大致垂直、平行、相等的状态。该工艺、测量误差允许的范围可由实际操作而定，如误差范围可以是不超过±5％，但不限于此。
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶)显示面板包括扫描线和数据线，以及位于扫描线和数据线所界定区域内的晶体管。扫描线与晶体管的栅极连接。目前，扫描线一般为一条连续的长直金属线。现阶段，大尺寸显示面板显示区在行方向上的尺寸多为70-1000mm，扫描线的长度与显示区的行方向尺寸大致相同。由于天线效应的影响，在制备显示面板工艺过程中，扫描线会不断收集电荷，导致其电位升高，当电荷积累量超过一定数量时，就会在栅极和有源层之间的栅 极氧化层中形成隧穿电流，导致栅极与有源层短路，从而导致薄膜晶体管失效，发生亮点、短路等不良。
如图1至图6所示，本公开实施方式中提供一种阵列基板，包括多条扫描线GL和多条数据线DL，多条数据线DL和多条扫描线GL相互交叉界定出多个子像素区10；扫描线GL包括多个间隔排布的子扫描线GL1和连接相邻两个子扫描线GL1的连接线GL2；阵列基板还包括衬底基板1和设于衬底基板1一侧的多层导电层，子扫描线GL1和连接线GL2分别分布于不同的导电层。
本公开提供的阵列基板，扫描线GL包括多个间隔排布的子扫描线GL1和连接相邻两个子扫描线GL1的连接线GL2，且连接线GL2和子扫描线GL1分别分布于不同导电层。本公开将扫描线GL分割为长度较短的多条子扫描线GL1，可减少扫描线GL收集的电荷量，改善阵列基板的天线效应，降低由于天线效应导致的不良发生率，进而提高产品的良品率和可靠性。
下面结合附图对本公开实施方式提供的阵列基板的各部件进行详细说明：
本公开提供一种阵列基板，该阵列基板可用于制作形成TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶)显示面板，如LTPS(Low Temperature Poly-Silicon，低温多晶硅)液晶显示面板。
如图1和图2所示，阵列基板包括多条扫描线GL和多条数据线DL，多条数据线DL和多条扫描线GL相互交叉界定出多个子像素区10。
扫描线GL可大致沿第一方向X延伸，沿第二方向Y排列，数据线DL可沿第二方向Y延伸，沿第一方向X排列。在此需说明的是，第一方向X和第二方向Y的夹角可以是大于0°小于等于90°的任意角度，具体本公开不做限定。
如图3至图6所示，阵列基板还包括衬底基板1和设于衬底基板1一侧的多层导电层，子扫描线GL1和连接线GL2分别分布于不同的导电层。举例而言，多层导电层包括至少两层导电层，子扫描线GL1分布于多层导电层中的某一层导电层，而连接线GL2分布于另一层导电层。
在天线效应中，扫描线GL的长度越长，其在工艺过程中收集的电荷 量越大，晶体管发生失效的风险也越大。本公开将扫描线GL分割为长度较短的子扫描线GL1，有助于降低扫描线GL收集的电荷量，减低晶体管发生失效的风险。
衬底基板1可以为无机材料的衬底基板，也可以为有机材料的衬底基板。举例而言，在本公开的一种实施方式中，衬底基板1的材料可以为钠钙玻璃(soda-lime glass)、石英玻璃、蓝宝石玻璃等玻璃材料，或者可以为不锈钢、铝、镍等金属材料。在本公开的另一种实施方式中，衬底基板1的材料可以为聚甲基丙烯酸甲酯(Polymethyl methacrylate，PMMA)、聚乙烯醇(Polyvinyl alcohol，PVA)、聚乙烯基苯酚(Polyvinyl phenol，PVP)、聚醚砜(Polyether sulfone，PES)、聚酰亚胺、聚酰胺、聚缩醛、聚碳酸酯(Poly carbonate，PC)、聚对苯二甲酸乙二酯(Polyethylene terephthalate，PET)、聚萘二甲酸乙二酯(Polyethylene naphthalate，PEN)或其组合。衬底基板1也可以为柔性衬底基板，举例而言，在本公开的一种实施方式中，衬底基板1的材料可以为聚酰亚胺(polyimide，PI)。衬底基板1还可以为多层材料的复合，举例而言，在本公开的一种实施方式中，衬底基板1可以包括依次层叠设置的底膜层(Bottom Film)、压敏胶层、第一聚酰亚胺层和第二聚酰亚胺层。
如图1和图2所示，阵列基板还包括多个晶体管，多个晶体管一一对应位于各子像素区10。在一实施例中，连接线GL2在衬底基板1上的正投影与晶体管在衬底基板1上的正投影不重叠。进一步地，连接线GL2可位于沿扫描线GL延伸方向(第一方向X)排列的相邻两个子像素区10的晶体管之间。
如图3至图6、图13所示，多层导电层设于衬底基板1的一侧，多层导电层中所含导电层的数量可以为两层、三层、四层或更多层等，且不同导电层的材料可不同。子扫描线GL1和连接线GL2分布于不同的导电层。子扫描线GL1和连接线GL2的在多层导电层中的分布方式可以有多种。
在本公开一些实施例中，多层导电层包括第一导电层212和第二导电层213。其中，第一导电层212设于衬底基板1的一侧，第一导电层212包括晶体管的栅极G；第二导电层213设于第一导电层212远离衬底基板1的一侧，第二导电层213包括晶体管的源极S和漏极D，子扫描线GL1 分布于第一导电层212。连接线GL2分布于第二导电层213。
如图3、图4和图13所示，在具体一实施例中，多层导电层还包括第三导电层211、第三导电层211设于衬底基板1和第一导电层212之间，第三导电层211包括遮光结构111。
在本公开另一一些实施例中，多层导电层包括第一导电层212、第二导电层213和第三导电层211。其中，第一导电层212设于衬底基板1的一侧，第一导电层212包括晶体管的栅极G；第二导电层213设于第一导电层212远离衬底基板1的一侧，第二导电层213包括晶体管的源极S和漏极D，第三导电层211设于衬底基板1和第一导电层212之间，第三导电层211包括遮光结构111。在该类实施例中，连接线GL2分布于第三导电层211。
第三导电层211的材料可以包括金属或合金等导电材料。当连接线GL2分布于第三导电层211时，如图4所示，可先于衬底基板1的一侧沉积金属或合金材料，形成导电材料层，之后对该导电材料层进行图案化，进而获得连接线GL2和遮光结构111。第一导电层212的材料可包括金属、合金或透明导电材料等，如铜、ITO(氧化铟锡)、IZO(氧化铟锌)等。子扫描线GL1分布于第一导电层212，在工艺过程中，可先于第三导电层211远离衬底基板1的一侧沉积导电材料形成导电材料层，之后对该导电材料层进行图案化，进而获得晶体管的栅极G和子扫描线GL1。第二导电层213的材料可包括金属、合金或透明导电材料等。同上，当连接线GL2分布于第二导电层213时，如图3所示，可先于第一导电层212远离衬底基板1的一侧沉积金属、合金或透明导电材料形成导电材料层，之后对该导电材料层进行图案化，进而获得晶体管的源极S和漏极D，以及连接线GL2。
在该实施例中，阵列基板还包括有源层202、第一栅绝缘层203和层间介质层204。其中，有源层202设于衬底基板1和第一导电层212之间，有源层202包括晶体管的有源区。有源层202的材料可包括多晶硅等导电材料。第一栅绝缘层203设于有源层202和第一导电层212之间，第一栅绝缘层203覆盖有源层202的表面。第一导电层212在衬底基板1上的正投影和有源层202在衬底基板1上的正投影至少部分重叠，该重叠部分对 应的第一导电层212的区域形成晶体管的栅极G，该重叠部分对应的有源层202的区域形成晶体管的沟道区。层间介质层204设于第一导电层212和第二导电层213之间，层间介质层204覆盖第一导电层212的表面。第二导电层213中的晶体管的源极S和漏极D连接至有源层202。第一栅绝缘层203和层间介质层204中设置有贯穿第一栅绝缘层203和层间介质层204的第二通孔H2，第二导电层213中晶体管的源极S和漏极D通过第二通孔H2与有源层连接，第二通孔H2的孔径不小于2.8μm。
如图3所示，当连接线GL2分布于第二导电层213时，与目前工艺相比，无需增加额外的光刻工艺，即可完成对扫描线GL的分段处理以及阵列基板的制作。具体地，目前阵列基板制作工艺中，在形成层间介质层204后，通常会进行一道光刻工艺，以在层间介质层204和第一栅绝缘层203中形成过孔，使得第二导电层213中的晶体管的源极S和漏极D与对应的有源层202连接。因此，当连接线GL2分布于第二导电层213时，也可采用该道光刻工艺，以在层间介质层204中形成过孔，该过孔暴露子扫描线GL1的部分表面。随后形成第二导电层213，此时，第二导电层213中的连接线GL2即可通过过孔与子扫描线GL1连接。此方案无需增加额外的光刻工艺，工序简单，成本较低。
如图4所示，当多层导电层还包括第三导电层211时，阵列基板还包括缓冲层201,缓冲层201和第一栅绝缘层203沿远离衬底基板1方向层叠设于第三导电层211和第一导电层212之间,。具体地，缓冲层201设于第三导电层211和第一导电层212之间，缓冲层201覆盖第三导电层211的表面。
当连接线GL2分布于第三导电层211时，与目前工艺相比，可能需增加一道额外的光刻工艺。具体地，目前阵列基板制作工艺中，在形成第一导电层212之间无光刻形成过孔的工艺。而该实施例中，为实现子扫描线GL1和连接线GL2的连接，在形成第一栅绝缘层203后，需增加一道光刻工艺，以在第一栅绝缘层203和缓冲层201中形成过孔，该过孔暴露连接线GL2的部分表面。随后形成第一导电层212，此时，第一导电层212中的子扫描线GL1即可通过过孔与连接线GL2连接。
如图1和图2所示，在本公开一些实施例中，数据线DL分布于第二 导电层213，数据线DL与晶体管的源极S/漏极D连接。当然，数据线DL也可以分布于其他导电层，对此，本公开不做限定。
如图5和图6所示，在本公开另一些实施例中，多层导电层还包括第四导电层214。第四导电层214在多层导电层中的设置位置可以有多种。举例而言，第四导电层214可设于第三导电层211靠近衬底基板1的一侧，或设于第三导电层211和第一导电层212之间，或设于第一导电层212和第二导电层213之间，或设于第二导电层213远离衬底基板1的一侧。在该类实施例中，连接线GL2分布于第四导电层214，子扫描线GL1分布于第一导电层212。
如图5所示，当第四导电层214设于第一导电层212和第二导电层213之间时，第四导电层214还可包括晶体管的漏极。阵列基板还包括设于第一导电层212和第四导电层214之间的第二栅绝缘层206。如图6所示，当第四导电层214设于第二导电层213远离衬底基板1的一侧时，数据线DL可分布于第四导电层214。阵列基板还包括设于第二导电层213和第四导电层214之间的第一平坦化层PLN1。在此需说明的是，此处仅是举例说明第四导电层214的设置位置及其可能包含的结构，并不对本公开构成限定。
在阵列基板制作工艺中，通常用“天线比率”(Antenna ratio)来衡量其发生天线效应的几率。天线比率是指构成所谓“天线”的导体的面积与所相连的门栅面积的比率，其中门栅面积也即晶体管沟道区的面积。构成所谓“天线”的导体的面积越大，或所相连的门栅的面积越小，发生天线效应的概率越大。随着显示技术的发展，子像素的尺寸越来越小，晶体管沟道区的尺寸也越来越小，发生天线效应的几率越来越大。为保证显示面板的显示质量，满足消费者较高的显示需求，本公开在保持晶体管尺寸不变的情况下，通过改变构成所谓“天线”的导体的长度来降低天线效应发生的概率。
天线比率由工艺条件、工艺能力、薄膜晶体管类型等因素决定，通过经验数据可知，当天线比率小于等于3000时，可有效改善天线效应，使得不良发生率低于0.5％。针对目前的大多数产品，当构成所谓“天线”的结构的长度不超过6mm时，可改善天线效应。本公开中，每条子扫描线GL1 的长度≤6mm。在此需说明的是，每条子扫描线的长度是指其在第一方向X上的尺寸，每条子扫描线GL1的长度可相等或不等，只要不超过6mm即可。优选地，每条子扫描线GL1的长度大致相等。
如图1、图2、图7和图8所示，在本公开一些实施例中，扫描线GL沿第一方向X延伸，子扫描线GL1沿第一方向X排布，子扫描线GL1具有首端01和尾端02，上一个子扫描线GL1的尾端02与下一个子扫描线GL1的首端01通过连接线GL2连接。连接相邻两个子扫描线GL1的连接线GL2在衬底基板1上的正投影与这两个子扫描线GL1在衬底基板1上的正投影至少部分重叠。具体地，连接线GL2在衬底基板1上的正投影的一端与上一个子扫描线GL1的尾端02在衬底基板1上的正投影至少部分重叠，连接线GL2在衬底基板1上的正投影的另一端与下一个子扫描线GL1的首端01在衬底基板1上的正投影至少部分重叠。连接线GL2和子扫描线GL1的大小及位置关系等可根据实际需求进行设定。
如图1和图7所示，在本公开一些实施例中，相邻两个子扫描线GL1中，第二个子扫描线GL1位于第一个子扫描线GL1的尾端02在第一方向X上远离首端01的一侧。在该实施例中，子扫描线GL1沿第一方向X间隔排布，相邻两个子扫描线GL1中，第一个子扫描线GL1的尾端02和第二个子扫描线GL1的首端01之间的间距h不小于3μm。该间距h仅是举例说明，在实际应用中，该间距h可根据不同面板的工艺需求进行调整。例如，在一实施例中，要求同层金属线之间的间距最小为3.5μm，则第一个子扫描线GL1的尾端02和第二个子扫描线GL1的首端01之间的间距不小于3.5μm。当然，该间距也可以为其他数值，具体可根据金属线的材料、线宽等进行设定。
如图1和图7所示，在该类实施例中，涉及子扫描线GL1和连接线GL2的其他连接结构，在尺寸及大小上，也可根据实际需求进行设定。当连接线GL2分布于第二导电层213时，层间介质层204中设置有贯穿层间介质层204的第一通孔H1，第一通孔H1在衬底基板1上的正投影与子扫描线GL1在衬底基板1上的正投影至少部分重叠，且第一通孔H1在衬底基板1上的正投影与连接线GL2在衬底基板1上的正投影至少部分重叠。连接线GL2通过第一通孔H1与子扫描线GL1连接。第一通孔H1在 衬底基板1上的正投影可以为圆形、椭圆形、长方形、正多边形或不规则闭合图形等，具体本公开不做限定。第一通孔H1的孔径f1或f2不小于3μm。在此需说明的是，第一通孔H1在不同方向上的孔径可能不同，但其最小孔径应不小于3μm。
当连接线GL2分布于第三导电层211时，缓冲层201和第一栅绝缘层203中设置有贯穿所述缓冲层和所述第一栅绝缘层的第一通孔H1。该第一通孔H1的设置关系看参照上述实施例层间介质层204中的第一通孔H1，在此不详细描述。
第一通孔H1包括首端通孔和尾端通孔，尾端通孔位于相邻两个子扫描线GL1中第一个子扫描线GL1的尾端02，首端通孔位于相邻两个扫描线GL中第二个子扫描线GL1的首端01；尾端通孔的孔边与相邻两个子扫描线GL1中第一个子扫描线GL1的尾端02的端面在第一方向X上的间距g1不小于2.1μm；首端通孔的孔边与相邻两个子扫描线GL1中第二个子扫描线GL1的首端01端面在第一方向X上的间距g2不小于2.1μm。在该示例中，限定子扫描线GL1的端面与第一通孔H1孔边之间的距离，是为增加子扫描线GL1通过第一通孔H1与连接线GL2连接时的稳定性，以保证产品的良率。
同理，进一步地，也可限定连接线GL2的端面与第一通孔H1的孔边之间的距离。如，第一通孔H1在衬底基板1上的正投影位于连接线GL2在衬底基板1上的正投影之内；尾端通孔的孔边与连接线GL2的端面在第一方向X上的间距e1不小于2.1μm；首端通孔的孔边与连接线GL2的端面在第一方向X上的间距e2不小于2.1μm。在此需说说明的是，无论子扫描线GL1的端面与第一通孔H1孔边之间的距离，还是连接线GL2的端面与第一通孔H1孔边之间的距离，均可根据实际需求进行调整。
本公开中，子扫描线GL1的长度可根据实际的产品需求及工艺需求进行设定。如，子扫描线GL1的长度可根据晶体管在第一方向X上的尺寸，以及金属线，如数据线DL的线宽，或导电结构之间的间距，如数据线DL和晶体管之间的间距等进行设定。
以子扫描线GL1分布于第一导电层212，连接线GL2、数据线DL分布于第二导电层213，第二导电层213还包括晶体管的源极S和漏极D为 例。数据线DL与晶体管的漏极D在第一方向X上的间距b不小于2.9μm，晶体管的漏极D与连接线GL2在第一方向X上的间距d不小于3μm，连接线GL2与数据线DL在第一方向X上的间距j不小于3μm。此外，数据线DL的线宽和第二极板C2在第一方向X上的尺寸也可影响子扫描线GL1的长度。在一实施例中，数据线DL的线宽a不小于3.3μm，晶体管的漏极D在第一方向X上的尺寸c不小于9.4μm，当然，数据线DL的线宽和晶体管的漏极D在第一方向X上的尺寸要求也可以根据实际产品进行适应性改变，上述仅是举例说明，对本公开不构成限定。
基于上述各结构的尺寸限制，当相邻两个子扫描线GL1中，第二个子扫描线GL1位于第一个子扫描线GL1的尾端02在第一方向X上远离首端01的一侧时，一个子像素区10在第一方向X上的尺寸不小于39.8μm。具体数值计算可参见表1。
表1
Figure PCTCN2022099916-appb-000001
相关技术中，在阵列基板中，子像素区10阵列排列，位于每一个子像素区10的晶体管栅极可与扫描线GL连接，通常同一行晶体管可连接至同一条扫描线GL。而在本公开中，多个晶体管沿扫描线GL的延伸方向(第一方向X)排列形成行，同一行晶体管中，可每两个、三个或四个晶体管连接至同一条子扫描线GL1，即一条子扫描线GL1对应于两个、三个或四个子像素区10。此时，子扫描线GL1的长度与其对应的子像素区10的数量相关。如，当一条子扫描线GL1对应于三个子像素区10时，该条子扫描线GL1的长度大致处于39×3＝117μm的周围。在此需说明的是，该条子扫描线GL1的长度由于第一通孔H1、连接线GL2等其他结构的影响，长度可在117附近上下浮动，浮动范围由实际产品及工艺需求而定，具体本公开不做限定。当然，一条子扫描线GL1也可对应于五个或更多个子像素区10，只要其长度不超过6mm即可。优选地，同一行晶体管中 每三个晶体管连接至同一条子扫描线GL1，子扫描线GL1的长度为90-200μm，不同产品子扫描线GL1子扫描线的长度可不同。
如图2和图8所示，在本公开另一些实施例中，子扫描线GL1还包括位于首端01和尾端02之间的中间部03；相邻两个子扫描线GL1中，第二个子扫描线GL1的中间部03位于第一个子扫描线GL1的尾端02在第一方向X上远离首端01的一侧，且第二个子扫描线GL1的首端01位于第一个子扫描线GL1的尾端02在第二方向Y上的一侧，在该实施例中，第二方向Y与第一方向X垂直。在该实施例中，相邻两个子扫描线GL1的部分结构在第二方向Y上纵向排布，该种排布方式可减小子扫描线GL1在第一方向X上的横向排布尺寸，有助于减小子像素区10的在第一方向X上的横向尺寸，提高显示面板的PPI(Pixels Per Inch，像素密度)。
在该类实施例中，相邻两个子扫描线GL1之间在第一方向X上具有第一间隙，第一间隙在第一方向X上的尺寸g不小于2.4μm。该间隙尺寸仅是举例说明，在实际应用中，该第一间隙可根据不同面板的工艺需求进行调整。例如，在一实施例中，要求同层金属线之间的间距最小为3μm，则第一间隙不小于3μm。当然，第一间隙也可以为其他数值，具体可根据金属线的材料、线宽等进行设定。
在该类实施例中，阵列基板同样还可包括有源层202、第一栅绝缘层203、层间介质层204等，各层设置方式可参照上述实施例，在此不详细赘述。当然，也还可以包括缓冲层201。
在该实施例中，当连接线GL2分布于第二导电层213时，层间介质层204中设置有贯穿层间介质层204的第一通孔H1。当连接线GL2分布于第三导电层211时，缓冲层201和第一栅绝缘层203中设置有贯穿所述缓冲层和所述第一栅绝缘层的第一通孔H1。第一通孔H1在衬底基板1上的正投影与子扫描线GL1在衬底基板1上的正投影至少部分重叠；连接线GL2通过第一通孔H1与子扫描线GL1连接。第一通孔H1在衬底基板1上的正投影可以为圆形、椭圆形、长方形、正多边形或不规则闭合图形等，具体本公开不做限定。第一通孔H1的孔径f不小于3μm。
在一具体实施例中，相邻两个子扫描线GL1中，第一个子扫描线GL1的尾端02和第二个子扫描线GL1的首端01在第二方向Y上具有第二间 隙；第二间隙在衬底基板1上的正投影与第一通孔H1在衬底基板1上的正投影至少部分重叠。第一通孔H1在衬底基板1上的正投影位于连接线GL2在衬底基板1上的正投影之内；第一通孔H1的孔边与连接线GL2的端面在第一方向X上的间距e1或e2不小于1.5μm。
在该实施例中，第二间隙与第一通孔H1在衬底基板1上的正投影至少部分重叠，该种方式有助于减小连接线GL2的尺寸。如，当子扫描线GL1分布于第一导电层212，连接线GL2分布于第二导电层213时，由于第一通孔H1与第二间隙在衬底基板1上的正投影至少部分重叠，因此形成的连接线GL2的部分结构可位于第二间隙内，具体如图10所示，该部分结构可将相邻两个子扫描线GL1的相对面予以连接。该种方式无需再考虑子扫描线GL1的端面与第一通孔H1孔边之间的距离，因此，在一定程度上，有助于减小连接线GL2的尺寸。当然，该实施例中的第一通孔H1也可像图1、图7以及图9中所示的实施例一样，也包括首端通孔和尾端通孔，只要能满足相邻两个子扫描线GL1的连接需求即可。
继续如图2和图8所示，在该类实施例中，子扫描线GL1的长度同样可根据实际的产品需求及工艺需求进行设定。以子扫描线GL1分布于第一导电层212，连接线GL2、数据线DL分布于第二导电层213，第二导电层213还包括晶体管的源极S和漏极D。数据线DL与晶体管的漏极D在第一方向X上的间距b不小于2.9μm，晶体管的漏极D与连接线GL2在第一方向X上的间距d不小于3μm，连接线GL2与数据线DL在第一方向X上的间距不小于5.1μm。
在此需说明的是，连接线GL2与数据线DL在第一方向X上的间距大小与子扫描线GL1的实际结构等有关。如图12所示，子扫描线GL1的两端大致为台阶状，以方便相邻两个子扫描线GL2在第二方向Y上的排布。第二子扫描线GL1的首端01与有源层202之间的间距j不小于1.25μm等。第二子扫描线GL1的首端01在第一方向上的长度h不小于3.5μm。数据线DL的边缘与有源层在第一方向X上的间距k不小于0.55μm。接线GL2与数据线DL在第一方向X上的间距不小于g+h+j-k-e2＝5.1μm。在此需说明的是，此处同样只是举例说明，当连接线GL2结构改变或产品需求不同时，该尺寸都做相应的调整。
此外，数据线DL的线宽和第二极板C2在第一方向X上的尺寸也可影响子扫描线GL1的长度。继续如图8所示，数据线DL的线宽a不小于3.3μm，晶体管的漏极D在第一方向X上的尺寸c不小于9.4μm，当然，数据线DL的线宽和晶体管的漏极D在第一方向X上的尺寸要求也可以根据实际产品进行适应性改变，上述仅是举例说明，对本公开不构成限定。
基于上述各结构的尺寸限制，当相邻两个子扫描线GL1中，第二个子扫描线GL1的首端01位于第一个子扫描线GL1的尾端02在第二方向Y上的一侧时，一个子像素区10在第一方向X上的尺寸不小于29.7μm。具体数值计算可参见表2.
表2
Figure PCTCN2022099916-appb-000002
该实施例中子像素区10的尺寸小于图7实施例中子像素区10的尺寸，可适用于大尺寸产品的设计，满足其高PPI的设计要求。
在该实施例中，同一行晶体管中，可每两个、三个或四个晶体管连接至同一条子扫描线GL1，即一条子扫描线GL1对应于两个、三个或四个子像素区10。此时，子扫描线GL1的长度与其对应的子像素区10的数量相关。如，当一条子扫描线GL1对应于三个子像素区10时，该条子扫描线GL1的长度大致处于29.7×3＝89.1μm的周围。当然，一条子扫描线GL1也可对应于五个或更多个子像素区10，只要其长度不超过6mm即可。优选地，同一行晶体管中每三个晶体管连接至同一条子扫描线GL1，子扫描线GL1的长度为90-200μm，不同产品子扫描线GL1子扫描线的长度可不同。
如图13、图14和图15所示，本公开还提供一种显示面板，包括如上述任一实施例中的阵列基板，以及设于阵列基板一侧的彩膜基板。彩膜基板包括彩膜层410，彩膜层410包括遮光部411和被遮光部411界定出的多个滤光部412，滤光部412与子像素区10在垂直于衬底基板1的方向上 一一对应设置。彩膜基板还包括基底4，彩膜层410设于基底4靠近阵列基板的一侧。显示面板还包括液晶层3，设于阵列基板和彩膜基板之间。连接线GL2在衬底基板1上的正投影位于遮光部411在衬底基板1上的正投影之内，以避免对显示面板的开口率造成影响。
显示面板还包括封框胶32，密封于阵列基板和彩膜基板之间。进一步地，阵列基板还包括第五导电层215、第六导电层216和第一取向层205，第五导电层215可包括第一电极151，第六导电层216包括第二电极161，第二电极161用于与第一电极151形成驱动液晶层3的电场。第一电极151可以为像素电极或公共电极，对应地，第二电极161可以为公共电极或像素电极。第一取向层205设于第六导电层216和液晶层3之间。各导电层之间均设置有绝缘层，举例而言，阵列基板还包括第二平坦化层PLN2和钝化层PVX，第二平坦化层PLN2设于第二导电层213和第五导电层215之间，钝化层PVX设于第五导电层2151和第六导电层216之间。
彩膜基板还包括第二取向层420，第二取向层420设于液晶层3和彩膜层410之间。显示面板还包括隔垫物31，设于阵列基板和彩膜基板之间，隔垫物31在衬底基板1上的正投影与遮光部411在衬底基板1上的正投影至少部分重叠。
本公开还提供一种显示装置，该显示装置包括根据本公开任一实施例的显示模组。显示装置可以是于车载产品、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (25)

  1. 一种阵列基板，包括多条扫描线和多条数据线，所述多条数据线和所述多条扫描线相互交叉界定出多个子像素区；
    所述扫描线包括多个间隔排布的子扫描线和连接相邻两个所述子扫描线的连接线；
    所述阵列基板还包括衬底基板和设于所述衬底基板一侧的多层导电层，所述子扫描线和所述连接线分别分布于不同的所述导电层。
  2. 根据权利要求1所述的阵列基板，其中，所述阵列基板还包括多个晶体管，
    所述多层导电层包括：
    第一导电层，设于所述衬底基板的一侧，所述第一导电层包括所述晶体管的栅极；
    第二导电层，设于所述第一导电层远离所述衬底基板的一侧，所述第二导电层包括所述晶体管的源极和漏极；
    其中，所述连接线分布于所述第二导电层，所述子扫描线分布于所述第一导电层。
  3. 根据权利要求2所述的阵列基板，其中，所述多层导电层还包括：
    第三导电层，设于所述衬底基板和所述第一导电层之间，所述第三导电层包括遮光结构。
  4. 根据权利要求1所述的阵列基板，其中，所述阵列基板还包括多个晶体管，
    所述多层导电层包括：
    第一导电层，设于所述衬底基板的一侧，所述第一导电层包括所述晶体管的栅极；
    第二导电层，设于所述第一导电层远离所述衬底基板的一侧，所述第二导电层包括所述晶体管的源极和漏极；
    第三导电层，设于所述衬底基板和所述第一导电层之间，所述第三导电层包括遮光结构；
    其中，所述连接线分布于所述第三导电层，所述子扫描线分布于所述第一导电层。
  5. 根据权利要求1所述的阵列基板，其中，所述阵列基板还包括多个晶体管，
    所述多层导电层包括：
    第一导电层，设于所述衬底基板的一侧，所述第一导电层包括所述晶体管的栅极；
    第二导电层，设于所述第一导电层远离所述衬底基板的一侧，所述第二导电层包括所述晶体管的源极和漏极；
    第三导电层，设于所述衬底基板和所述第一导电层之间，所述第三导电层包括遮光结构；
    第四导电层，设于所述第三导电层靠近所述衬底基板的一侧，或设于所述第三导电层和所述第一导电层之间，或设于所述第一导电层和所述第二导电层之间，或设于所述第二导电层远离所述衬底基板的一侧；
    其中，所述连接线分布于所述第四导电层，所述子扫描线分布于所述第一导电层。
  6. 根据权利要求2-5任一项所述的阵列基板，其中，所述扫描线沿第一方向延伸，所述子扫描线沿所述第一方向排布，所述子扫描线具有首端和尾端，上一个所述子扫描线的尾端与下一个所述子扫描线的首端通过所述连接线连接；
    连接相邻两个所述子扫描线的所述连接线在所述衬底基板上的正投影与这两个所述子扫描线在所述衬底基板上的正投影至少部分重叠。
  7. 根据权利要求6所述的阵列基板，其中，相邻两个所述子扫描线中，第二个所述子扫描线位于第一个所述子扫描线的尾端在所述第一方向上远离首端的一侧。
  8. 根据权利要求7所述的阵列基板，其中，相邻两个所述子扫描线中，第一个所述子扫描线的尾端和第二个所述子扫描线的首端之间的间距不小于3μm。
  9. 根据权利要求8所述的阵列基板，其中，所述阵列基板还包括有源层、第一栅绝缘层和层间介质层，所述有源层设于所述衬底基板和所述第一导电层之间，所述第一栅绝缘层设于所述有源层和所述第一导电层之间，所述层间介质层设于所述第一导电层和所述第二导电层之间；
    所述连接线分布于所述第二导电层，所述层间介质层中设置有贯穿所述层间介质层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠，且所述第一通孔在所述衬底基板上的正投影与所述连接线在所述衬底基板上的正投影至少部分重叠；
    所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
  10. 根据权利要求8所述的阵列基板，其中，所述多层导电层还包括所述第三导电层，所述阵列基板还包括缓冲层和第一栅绝缘层，所述缓冲层和所述第一栅绝缘层沿远离所述衬底基板方向层叠设于所述第三导电层和所述第一导电层之间；
    所述连接线分布于所述第三导电层，所述缓冲层和所述第一栅绝缘层中设置有贯穿所述缓冲层和所述第一栅绝缘层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠，且所述第一通孔在所述衬底基板上的正投影与所述连接线在所述衬底基板上的正投影至少部分重叠；
    所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
  11. 根据权利要求9或10所述的阵列基板，其中，所述第一通孔包括首端通孔和尾端通孔，所述尾端通孔位于相邻两个所述子扫描线中第一个所述子扫描线的尾端，所述首端通孔位于相邻两个所述扫描线中第二个所述子扫描线的首端；
    所述尾端通孔的孔边与相邻两个所述子扫描线中第一个所述子扫描线的尾端端面在第一方向上的间距不小于2.1μm；
    所述首端通孔的孔边与相邻两个所述子扫描线中第二个所述子扫描线的首端端面在第一方向上的间距不小于2.1μm。
  12. 根据权利要求11所述的阵列基板，其中，所述第一通孔在所述衬底基板上的正投影位于所述连接线在所述衬底基板上的正投影之内；
    所述尾端通孔的孔边与所述连接线的端面在所述第一方向上的间距不小于2.1μm；
    所述首端通孔的孔边与所述连接线的端面在所述第一方向上的间距不小于2.1μm。
  13. 根据权利要求6所述的阵列基板，其中，所述数据线分布于所述第二导电层；
    所述数据线与所述晶体管的漏极在所述第一方向上的间距不小于2.9μm，所述晶体管的漏极与所述连接线在所述第一方向上的间距不小于3μm，所述连接线与所述数据线在所述第一方向上的间距不小于3μm。
  14. 根据权利要求9所述的阵列基板，其中，所述第一栅绝缘层和所述层间介质层中设置有贯穿所述第一栅绝缘层和所述层间介质层的第二通孔，所述第二导电层中晶体管的源极和漏极通过所述第二通孔与所述有源层连接，所述第二通孔的孔径不小于2.8μm。
  15. 根据权利要求6所述的阵列基板，其中，所述子扫描线还包括位于首端和尾端之间的中间部；
    相邻两个所述子扫描线中，第二个所述子扫描线的中间部位于第一个所述子扫描线的尾端在所述第一方向上远离首端的一侧，且第二个所述子扫描线的首端位于第一个所述子扫描线的尾端在第二方向上的一侧，所述第二方向与所述第一方向垂直。
  16. 根据权利要求15所述的阵列基板，其中，相邻两个所述子扫描线之间在所述第一方向上具有第一间隙，所述第一间隙在所述第一方向上的尺寸不小于2.4μm。
  17. 根据权利要求16所述的阵列基板，其中，所述阵列基板还包括有源层、第一栅绝缘层和层间介质层，所述有源层设于所述衬底基板和所述第一导电层之间，所述第一栅绝缘层设于所述有源层和所述第一导电层之间，所述层间介质层设于所述第一导电层和所述第二导电层之间；
    当所述连接线分布于所述第二导电层时，所述层间介质层中设置有贯穿所述层间介质层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠；
    所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
  18. 根据权利要求16所述的阵列基板，其中，当所述多层导电层还 包括所述第三导电层时，所述阵列基板还包括缓冲层和第一栅绝缘层，所述缓冲层和所述第一栅绝缘层沿远离所述衬底基板方向层叠设于所述第三导电层和所述第一导电层之间；
    当所述连接线分布于所述第三导电层时，所述缓冲层和所述第一栅绝缘层中设置有贯穿所述缓冲层和所述第一栅绝缘层的第一通孔，所述第一通孔在所述衬底基板上的正投影与所述子扫描线在所述衬底基板上的正投影至少部分重叠；
    所述连接线通过所述第一通孔与所述子扫描线连接，所述第一通孔的孔径不小于3μm。
  19. 根据权利要求17或18所述的阵列基板，其中，相邻两个所述子扫描线中，第一个所述子扫描线的尾端和第二个所述子扫描线的首端在所述第二方向上具有第二间隙；
    所述第二间隙在所述衬底基板上的正投影与所述第一通孔在所述衬底基板上的正投影至少部分重叠。
  20. 根据权利要求19所述的阵列基板，其中，所述第一通孔在所述衬底基板上的正投影位于所述连接线在所述衬底基板上的正投影之内；
    所述第一通孔的孔边与所述连接线的端面在所述第一方向上的间距不小于1.5μm。
  21. 根据权利要求1所述的阵列基板，其中，所述子扫描线的长度不超过6mm。
  22. 根据权利要求1所述的阵列基板，其中，所述多个晶体管沿所述扫描线的延伸方向排列形成行，同一行晶体管中每三个所述晶体管连接至同一条所述子扫描线，所述子扫描线的长度为90-200μm。
  23. 根据权利要求1所述的阵列基板，其中，所述连接线位于沿所述扫描线延伸方向排列的相邻两个所述子像素区的晶体管之间。
  24. 一种显示面板，包括：
    如权利要求1-23任一项所述的阵列基板；
    彩膜基板，设于所述阵列基板的一侧，包括彩膜层，所述彩膜层包括遮光部和被所述遮光部界定出的多个滤光部，所述滤光部与所述子像素区在垂直于所述衬底基板的方向上一一对应设置；
    液晶层，设于所述阵列基板和所述彩膜基板之间；
    其中，所述连接线在所述衬底基板上的正投影位于所述遮光部在所述衬底基板上的正投影之内。
  25. 一种显示装置，包括如权利要求24所述的显示面板。
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