WO2023241069A1 - 半导体器件及其制备方法 - Google Patents

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张森
何乃龙
赵景川
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Definitions

  • the present application relates to the field of integrated circuit technology, and in particular to a semiconductor device and a preparation method thereof.
  • Electrical isolation refers to a way to prevent current from flowing directly from one area to another in a circuit, that is, without establishing a path for direct current flow between two areas.
  • isolators mostly used optocoupler isolators.
  • digital isolation technology began to make great strides and was gradually recognized by the market. Its high reliability and high speed far exceed that of traditional optocoupler technology. limit.
  • CMOS high-voltage isolation capacitors are prepared using a surface dielectric stacking process, which involves first depositing a layer of metal on the surface of the silicon wafer as the lower plate of the high-voltage isolation capacitor, and then growing a thick layer of silicon dioxide on the metal lower plate. Or a composite layer of silicon dioxide and silicon nitride, used as the dielectric layer of the high-voltage isolation capacitor, and finally a layer of metal is deposited on the dielectric layer as the upper plate of the high-voltage isolation capacitor.
  • the dielectric layer at the edge of the upper plate is easily broken down in advance, which reduces the service life of the high-voltage isolation capacitor.
  • a semiconductor device and a manufacturing method thereof are provided.
  • this application provides a semiconductor device, including:
  • a first metal layer disposed on the substrate
  • a dielectric layer disposed on the side of the first metal layer away from the substrate;
  • a second metal layer is disposed on a side of the dielectric layer away from the first metal layer; the potential of the second metal layer is higher than the potential of the first metal layer;
  • a metal ring disposed on the side of the dielectric layer away from the first metal layer, and the metal ring is disposed around the outside of the second metal layer;
  • part of the metal ring is provided in the dielectric layer.
  • a metal ring is provided on the periphery of the second metal layer, and part of the metal ring extends into the dielectric layer.
  • the electric field distribution at the edge of the second metal layer is optimized through the field plate effect of the metal ring, thereby reducing the electric field intensity at the edge of the second metal layer; on the other hand, part of the metal ring is located in the dielectric layer, which is beneficial to
  • the movable charges move between the metal ring and the second metal layer, minimizing the defects on the surface of the dielectric layer that hinder the movement of charges, thereby further optimizing the electric field distribution at the edge of the second metal layer and reducing the electric field distribution at the edge of the second metal layer.
  • the electric field strength improves the withstand voltage of the semiconductor device, prevents the dielectric layer from being broken down in advance, and increases the service life of the semiconductor device.
  • the metal ring includes a first part and a second part connected to each other, the first part is embedded in the dielectric layer, and the second part is located on the dielectric layer away from the first metal one side of the layer.
  • the thickness of the first portion ranges from about 400 nm to about 500 nm.
  • the semiconductor device further includes a passivation layer disposed on a side of the dielectric layer close to the second metal layer; wherein the passivation layer covers part of the surface of the second metal layer. , the surface of the metal ring and the exposed surface of the dielectric layer.
  • the semiconductor device further includes an isolation structure disposed on the substrate; wherein the capacitor formed by the first metal layer, the dielectric layer and the second metal layer is disposed adjacent between the isolation structures.
  • the step of forming a metal ring on the dielectric layer includes:
  • the method further includes:
  • a passivation layer is formed on part of the surface of the second metal layer; wherein the passivation layer also covers the surface of the metal ring and the exposed surface of the dielectric layer.
  • FIG. 2 is a perspective view of a partial structure of the semiconductor device in FIG. 1 .
  • FIG. 3 is a top view of FIG. 2 .
  • FIG. 5 is a schematic diagram of electric field distribution simulation of a semiconductor device with a metal ring provided on the surface of the dielectric layer according to an embodiment of the present application.
  • FIG. 6 is a schematic diagram of electric field distribution simulation of a semiconductor device in which part of the metal ring is located in the dielectric layer according to an embodiment of the present application.
  • FIG. 10 is a schematic structural diagram of a semiconductor device after trench formation according to an embodiment of the present application.
  • FIG. 11 is a schematic structural diagram of the first part of the metal ring of the semiconductor device provided in an embodiment of the present application.
  • FIG. 14 is a schematic structural diagram of a semiconductor device provided in an embodiment of the present application after the passivation layer is formed.
  • the high electric field region at the edge of the plate forming the high-voltage capacitor limits the breakdown voltage of the high-voltage capacitor.
  • the electric field intensity between the upper plate and the lower plate is relatively uniform, while the electric field intensity at the edge of the upper plate is generally higher.
  • the preparation process of the high-voltage capacitor such as plasma bombardment or etching processes, defects are likely to exist on the upper surface of the dielectric layer, especially near the edge of the upper plate. The superposition of the above two factors causes the dielectric layer at the edge of the upper plate to be easily broken down in advance, reducing the service life of the high-voltage isolation capacitor.
  • An isolation structure 170 may also be provided on the substrate 110 , and a capacitor formed by the first metal layer 120 , the dielectric layer 130 and the second metal layer 140 may be provided between adjacent isolation structures 170 .
  • the substrate 110 may also be provided with an interconnection structure 180 for energizing the electronic components on the substrate 110 .
  • the thickness H of the first portion 151 ranges from about 400 nm to about 500 nm. It can also be understood that the thickness of the portion of the metal ring 150 located in the dielectric layer 130 is between about 400 nm and about 500 nm.
  • the thickness H of the first portion 151 may be approximately 400 nm, 450 nm, 480 nm, or 500 nm.
  • first distance L1 between the metal ring 150 and the second metal layer 140 , and the first distance L1 is between about 2 ⁇ m and about 5 ⁇ m.
  • first room The distance L1 may be about 2 ⁇ m, 3 ⁇ m, 3.5 ⁇ m, 4.5 ⁇ m or 5 ⁇ m.
  • the first spacing L1 is within the above numerical range, which can better optimize the electric field distribution at the edge of the second metal layer 140, improve the withstand voltage of the semiconductor device 100, avoid premature breakdown of the dielectric layer 130, and increase the service life of the semiconductor device 100.
  • the first spacing L1 refers to the spacing between the metal ring 150 adjacent to the second metal layer 140 and the second metal layer 140 .
  • This arrangement is equivalent to "sleeping" multiple turns of metal rings 150 on the outside of the second metal layer 140, so that the multiple metal rings 150 can optimize the electric field in a wider range and reduce the electric field outside the second metal layer 140.
  • the electric field intensity in a wider range improves the withstand voltage of the semiconductor device 100, prevents the dielectric layer 130 from being broken down in advance, and increases the service life of the semiconductor device 100.
  • the semiconductor device 100 further includes a passivation layer 160 .
  • the passivation layer 160 is located on a side of the dielectric layer 130 close to the second metal layer 140 .
  • the passivation layer 160 covers the second metal layer. 140, the surface of the metal ring 150 and the exposed surface of the dielectric layer 130.
  • the passivation layer 160 can play the role of protection and insulation, on the one hand to prevent the metal ring 150 from being electrically connected to external devices, and on the other hand to prevent external force from damaging the metal ring 150 .
  • the material of the passivation layer 160 may be silicon oxide, silicon nitride, or the like.
  • S200 Form a dielectric layer on the first metal layer.
  • a pattern of the dielectric layer 130 may be formed through a mask, and then the dielectric layer 130 may be deposited.
  • the material of the dielectric layer 130 may be silicon dioxide, silicon nitride, silicon oxynitride, etc.
  • the material of the metal ring 150 may be the same as the material of the first metal layer 120 .
  • the structure of the dielectric layer 130 after formation is shown in FIG. 8 .
  • S300 Form a metal ring on the dielectric layer; part of the metal ring 150 is provided in the dielectric layer 130.
  • S400 Form a second metal layer on the dielectric layer.
  • the first metal layer 120 and the second metal layer 140 are both used for electrical connection with external circuits.
  • the potential of the second metal layer 140 is higher than that of the first metal layer 120 . potential; the metal ring 150 is wound around the outside of the second metal layer 140 .
  • a pattern of the second metal layer 140 may be formed through a mask, and then the second metal layer 140 may be deposited.
  • a capacitor can be formed between the metal ring 150 and the second metal layer 140.
  • the capacitor will form a field plate effect, and the electric field of the capacitor will cause the second metal ring 150 to form a capacitor.
  • the high-density electric field at the edge of the metal layer 140 is evenly dispersed, thereby suppressing the electric field peak at the edge of the second metal layer 140, improving the withstand voltage of the semiconductor device 100, preventing the dielectric layer 130 from being broken down in advance, and improving the performance of the semiconductor device. 100 lifespan.
  • the step of forming a metal ring on the dielectric layer includes:
  • S320 Forming the first part of the metal ring in the groove.
  • metal may be filled in the trench 131 to fill the trench 131 .
  • a planarization process can be used to remove metal from the surface of the dielectric layer 130 so that the surface of the dielectric layer 130 is flush with the surface of the first portion 151 .
  • the structure of the first part 151 after formation is shown in Figure 11.
  • S330 Form a second part connected to the first part on the dielectric layer to form a metal ring.
  • the structure of the second part 152 after formation is shown in Figure 12.
  • a second metal layer 140 can be formed on the dielectric layer 130.
  • the structure of the second metal layer 140 after formation is shown in FIG. 13.
  • S500 Form a passivation layer on part of the surface of the second metal layer; wherein, the passivation layer 160 also covers the surface of the metal ring 150 and the exposed surface of the dielectric layer 130.
  • the material of the passivation layer 160 may be oxygen Silicone or silicon nitride, etc.
  • the preparation process of the passivation layer 160 may be the same as the preparation process of the dielectric layer 130 , and will not be described again in the embodiment of the present application.
  • the structure of the passivation layer 160 after formation is shown in FIG. 14 .
  • each step in the flowchart of FIG. 7 is shown in sequence as indicated by the arrows, these steps are not necessarily executed in the order indicated by the arrows. Unless explicitly stated in this article, there is no strict order restriction on the execution of these steps, and these steps can be executed in other orders. Moreover, at least some of the steps in Figure 7 may include multiple steps or stages. These steps or stages are not necessarily executed at the same time, but may be executed at different times. The execution order of these steps or stages is also It does not necessarily need to be performed sequentially, but may be performed in turn or alternately with other steps or at least part of steps or stages in other steps.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请涉及一种半导体器件及其制备方法。半导体器件包括：第一金属层，设置于基底上；介质层，设置于第一金属层远离基底的一侧；第二金属层，设置于介质层远离第一金属层的一侧；第二金属层的电位高于第一金属层的电位；以及金属环，设置于介质层远离第一金属层的一侧，且金属环围绕第二金属层的外侧设置。金属环的部分位于介质层中。

Description

半导体器件及其制备方法
相关申请的交叉引用
本申请要求于2022年06月17日提交中国专利局、申请号为2022106895560、发明名称为“半导体器件及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体器件及其制备方法。
技术背景
电气隔离(Galvanicisolation)是指在电路中避免电流直接从某一区域流到另外一区域的方式，也就是在两个区域间不建立电流直接流动的路径。最初，隔离器多采用光耦隔离器，而随着CMOS工艺的不断进步，数字隔离技术开始大步前进，并逐步被市场所认可，其高可靠性和高速性，远超传统光耦技术的极限。
目前，常用的CMOS高压隔离电容器采用表面介质叠层工艺制备，包括先在硅片表面淀积一层金属作为高压隔离电容器的下极板，然后在金属下极板上面生长一层厚二氧化硅或二氧化硅与氮化硅的复合层，作为高压隔离电容器的介质层，最后在介质层上再淀积一层金属作为高压隔离电容器的上极板。
然而，传统的高压隔离电容器中，上极板边缘处的介质层容易被提前击穿，降低了高压隔离电容器的使用寿命。
发明内容
根据本申请的各种示例性实施例，提供一种半导体器件及其制备方法。
第一方面，本申请提供了一种半导体器件，包括：
基底；
第一金属层，设置于所述基底上；
介质层，设置于所述第一金属层远离所述基底的一侧；
第二金属层，设置于所述介质层远离所述第一金属层的一侧；所述第二金属层的电位高于所述第一金属层的电位；以及
金属环，设置于所述介质层远离所述第一金属层的一侧，且所述金属环围绕所述第二金属层的外侧设置；
其中，所述金属环的部分设于所述介质层中。
上述半导体器件，通过在第二金属层的外围设置金属环，并且使部分金属环伸入介质层中。这样，一方面通过金属环的场板效应，优化了第二金属层边缘处的电场分布，从而降低了第二金属层边缘处的电场强度；另一方面部分金属环位于介质层中，有利于可移动电荷在金属环和第二金属层之间移动，最大程度避免介质层表面的缺陷对电荷移动造成阻碍，从而进一步优化第二金属层边缘处的电场分布，降低第二金属层边缘处的电场强度，提高了半导体器件的耐压，避免介质层被提前击穿，提高了半导体器件的使用寿命。
在其中一个实施例中，所述金属环包括相互连接的第一部分和第二部分，所述第一部分嵌入所述介质层中，所述第二部分位于所述介质层的远离所述第一金属层的一侧。
在其中一个实施例中，在所述介质层的厚度方向上，所述第一部分的厚度介于约400nm至约500nm。
在其中一个实施例中，所述第二部分的厚度等于所述第二金属层的厚度，且所述第二部分的上表面与所述第二金属层的上表面平齐。
在其中一个实施例中，所述第二部分在所述介质层的上表面上的正投影，覆盖所述第一部分在所述介质层的上表面的正投影。
在其中一个实施例中，与所述第二金属层相邻的所述金属环与所述第二金属层之间具有第一间距，所述第一间距介于约2μm至约5μm。
在其中一个实施例中，所述半导体器件包括多个金属环，所述多个金属环围绕所述第二金属层且彼此间隔地设置。
在其中一个实施例中，相邻的两个所述金属环之间具有第二间距，所述第二间距等于所述第一间距。
在其中一个实施例中，所述半导体器件还包括钝化层，设置于所述介质层靠近所述第二金属层的一侧；其中所述钝化层覆盖所述第二金属层的部分表面、所述金属环的表面以及所述介质层裸露的表面。
在其中一个实施例中，所述半导体器件还包括隔离结构，设置于所述基底上；其中所述第一金属层、所述介质层和所述第二金属层形成的电容器设置在相邻的所述隔离结构之间。
第二方面，本申请还提供了一种半导体器件的制备方法，包括：
在基底上形成第一金属层；
在所述第一金属层上形成介质层；
在所述介质层上形成金属环；其中，所述金属环的部分设于所述介质层中；及
在所述介质层上形成第二金属层；其中，所述第二金属层的电位高于所述第一金属层的电位；所述金属环围绕在所述第二金属层的外侧。
在其中一个实施例中，所述在所述介质层上形成金属环的步骤包括：
在所述介质层上开设沟槽；
在所述沟槽中形成所述金属环的第一部分；及
在所述介质层上形成与所述第一部分相连的第二部分，以形成所述金属环。
在其中一个实施例中，所述在所述介质层上形成第二金属层的步骤之后，还包括：
在所述第二金属层的部分表面形成钝化层；其中，所述钝化层还覆盖所述金属环的表面以及所述介质层裸露的表面。
上述半导体器件的制备方法，一方面通过金属环的场板效应，优化了第 二金属层边缘处的电场分布，从而降低了第二金属层边缘处的电场强度；另一方面部分金属环位于介质层中，有利于可移动电荷在金属环和第二金属层之间移动，最大程度避免介质层表面的缺陷对电荷移动造成阻碍，从而进一步优化第二金属层边缘处的电场分布，降低第二金属层边缘处的电场强度，提高了半导体器件的耐压，避免介质层被提前击穿，提高了半导体器件的使用寿命。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的一种半导体器件的结构示意图。
图2为图1中半导体器件的部分结构的立体图。
图3为图2的俯视图。
图4为本申请一实施例中提供的未设置金属环的半导体器件的电场分布模拟示意图。
图5为本申请一实施例中提供的介质层表面设置金属环的半导体器件的电场分布模拟示意图。
图6为本申请一实施例中提供的部分金属环位于介质层中的半导体器件的电场分布模拟示意图。
图7为本申请一实施例中提供的半导体器件的制备方法的流程图。
图8为本申请一实施例中提供的半导体器件的介质层形成后的结构示意图。
图9为本申请一实施例中提供的半导体器件的金属环的制备流程图。
图10为本申请一实施例中提供的半导体器件的沟槽形成后的结构示意图。
图11为本申请一实施例中提供的半导体器件的金属环的第一部分形成后的结构示意图。
图12为本申请一实施例中提供的半导体器件的金属环的第二部分形成后的结构示意图。
图13为本申请一实施例中提供的半导体器件的第二金属层形成后的结构示意图。
图14为本申请一实施例中提供的半导体器件的钝化层形成后的结构示意图。
附图标记说明：
100-半导体器件；110-基底；120-第一金属层；130-介质层；131-沟槽；140-第二金属层；150-金属环；151-第一部分；152-第二部分；160-钝化层；170-隔离结构；180-互连结构。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、 部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
需要说明的是，形成高压电容器的极板的边缘处的高电场区域限制了高压电容器的击穿电压。以高压电容器的上极板接高电位为例进行说明。一方面，上极板和下极板之间的电场强度比较均匀，而上极板的边缘处的电场强度一般比较高。另一方面，由于高压电容器的制备工艺的影响，例如等离子轰击或刻蚀等工艺，易使介质层的上表面存在缺陷，尤其是靠近上极板的边缘处。上述两方面因素叠加，导致上极板的边缘处的介质层易被提前击穿，降低了高压隔离电容器的使用寿命。
鉴于传统的高压隔离电容器中上极板边缘处的介质层易被提前击穿的问题，本申请实施例提供了一种半导体器件及其制备方法。
本申请实施例提供一种半导体器件，该半导体器件可以是高压隔离电容器。半导体器件100包括基底110，基底110的材料可以是单晶硅、多晶硅、无定型硅、锗硅化合物、绝缘体上硅(Silicon-On-Insulator，简称SOI)或低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)等，或者本领域技术人员已知的其他材料。该基底110可以为基底110上的结构提供支撑基础。
如图1所示，该半导体器件100还包括设置于基底110上的第一金属层120，设置于第一金属层120远离基底110的一侧的介质层130，设置于介质层130远离第一金属层120的一侧的第二金属层140，设置于介质层130远离第一金属层120的一侧的金属环150。金属环150围绕第二金属层140的外侧设置，且金属环150的部分位于介质层130中。
该介质层130包括绝缘介质。示例性的，介质层130的材料可以是二氧化硅、氮化硅或氮氧化硅等。第一金属层120和第二金属层140均用于与外部电路电性连接，第二金属层140的电位高于第一金属层120的电位。
上述的半导体器件100通过金属环150的场板效应，优化了第二金属层140边缘处的电场分布，从而降低了第二金属层140边缘处的电场强度。可以理解为：金属环150和第二金属层140之间形成一个电容，该电容会形成场板效应，该电容的电场将第二金属层140边缘处的电场均匀分散开来，从而抑制了第二金属层140边缘处的电场峰值，提高了半导体器件100的耐压， 避免介质层130被提前击穿，提高了半导体器件100的使用寿命。
也可以理解为：第二金属层140接高电位(与第一金属层120相比)，一部分本来在第二金属层140和介质层130之间流动的电荷会在第二金属层140和金属环150之间横向流动，从而改变了第二金属层140边缘处的电场分布，降低第二金属层140边缘处的电场强度，从而提高半导体器件100的击穿电压。
此外，由于制备工艺的影响，例如等离子轰击易对介质层130表面造成损伤，导致介质层130表面存在缺陷。通过使部分金属环150位于介质层130中，这样，可移动电荷在介质层130中由金属环150向第二金属层140移动时，可以从缺陷的正下方移动至金属环150，在减小移动路径的同时，最大程度避免介质层130表面的缺陷对电荷移动造成阻碍，从而进一步优化第二金属层140边缘处的电场分布，降低第二金属层140边缘处的电场强度，提高了半导体器件100的耐压，避免介质层130被提前击穿，提高了半导体器件100的使用寿命。
基底110上还可以设置有隔离结构170，第一金属层120、介质层130和第二金属层140形成的电容器可以设置在相邻的隔离结构170之间。此外，基底110上还可以设置有互连结构180，用于给基底110上的电子元件通电。
在其中一个实施例中，参照图1、图2和图3所示，金属环150包括相互连接的第一部分151和第二部分152。第一部分151嵌入介质层130中，且第一部分151的上表面和介质层130的上表面平齐。第二部分152位于第一部分151的上表面，第二金属层140位于介质层130的上表面。
通过将金属环150设置为第一部分151和第二部分152，这样，在制备金属环150时，可以分别制备第一部分151和第二部分152，降低金属环150的制备难度。示例性的，首先，在介质层130中开设沟槽，然后在沟槽内填充金属以形成第一部分151。其次，采用平坦化工艺使第一部分151的上表面和介质层130的上表面齐平。最后，在第一部分151的上表面形成第二部分152。
在其中一个实施例中，如图1所示，在介质层130的厚度方向上，第一部分151的厚度H介于约400nm至约500nm。也可以理解为：金属环150位于介质层130中的部分的厚度介于约400nm至约500nm。第一部分151的厚度H可以是约400nm、450nm、480nm或500nm。第一部分151的厚度H位于上述范围内，可以保证第一部分151的厚度H大于介质层130表面缺陷的厚度，最大程度避免缺陷阻碍可移动电荷在金属环150和第二金属层140之间移动，从而进一步优化第二金属层140边缘处的电场分布，降低第二金属层140边缘处的电场强度，提高了半导体器件100的耐压，避免介质层130被提前击穿，提高了半导体器件100的使用寿命。
在其中一个实施例中，第二部分152的厚度等于第二金属层140的厚度，且第二部分152的上表面与第二金属层140的上表面平齐。
第二部分152的厚度指第二部分152的上表面至第二部分152的下表面(或第一部分151的上表面)的距离。第二金属层140的厚度指第二金属层140的上表面至第二金属层140的下表面(或介质层130的上表面)的距离。这样，可以使金属环150和第二金属层140之间更好地形成电容，利用该电容形成的场板效应，金属环150下方高密度的电场被均匀分散开来，从而抑制了第二金属层140边缘处的电场峰值，提高了半导体器件100的耐压，避免介质层130被提前击穿，提高了半导体器件100的使用寿命。
在其中一个实施例中，如图1、图2和图3所示，第二部分152在介质层130的上表面的正投影，覆盖第一部分151在介质层130的上表面的正投影。即：沿垂直于介质层130的厚度方向的方向看，第二部分152的截面积大于第一部分151的截面积。这样，一方面避免第一部分151与第二金属层140之间的距离过近，影响第一金属层120和第二金属层140之间的电场分布；另一方面可以避免介质层130中的金属环150过大，影响介质层130的性能。
在其中一个实施例中，如图1所示，金属环150与第二金属层140之间具有第一间距L1，第一间距L1介于约2μm至约5μm。示例性的，第一间 距L1可以是约2μm、3μm、3.5μm、4.5μm或5μm。第一间距L1位于上述数值范围内，可以更好地优化第二金属层140边缘的电场分布，提高半导体器件100的耐压，避免介质层130被提前击穿，提高半导体器件100的使用寿命。当金属环150的数量有多个时，第一间距L1指：与第二金属层140相邻的金属环150与第二金属层140之间的间距。
在其中一个实施例中，如图1所示，半导体器件100包括多个金属环150，多个金属环150围绕第二金属层140且彼此间隔地设置。
这种设置方式，相当于在第二金属层140的外侧“套”了多圈的金属环150，从而使多个金属环150可以优化更大范围内的电场，降低第二金属层140以外的更大范围内的电场强度，提高半导体器件100的耐压，避免介质层130被提前击穿，提高半导体器件100的使用寿命。
在其中一个实施例中，相邻的两个金属环150之间具有第二间距L2，第二间距L2可以等于第一间距L1。
这样可以使第二金属层140边缘的电场分布更均匀，从而使第二金属层140边缘的电场强度更均匀，提高半导体器件100的耐压，避免介质层130被提前击穿，提高半导体器件100的使用寿命。
在其中一个实施例中，如图1所示，半导体器件100还包括钝化层160，钝化层160位于介质层130靠近第二金属层140的一侧，钝化层160覆盖第二金属层140的部分表面、金属环150的表面以及介质层130裸露的表面。钝化层160可以起到保护和绝缘的作用，一方面避免金属环150与外部器件电连接，另一方面防止外力损坏金属环150。钝化层160的材料可以是氧化硅或氮化硅等。
需要说明的是，第一金属层120和第二金属层140的形状相同，并且，第一金属层120和第二金属层140的形状可以是矩形、椭圆形或圆形等。此外，第一金属层120和第二金属层140的大小可以相同也可以不同。
请参照图4至图6所示，发明人分别对未设置金属环的半导体器件、介质层130表面设置金属环150的半导体器件以及部分金属环150位于介质层 130中的半导体器件的电场分布分别进行了模拟，其中，图4为未设置金属环的半导体器件的电场分布模拟示意图，图5为介质层130表面设置金属环150的半导体器件的电场分布模拟示意图，图6为部分金属环150位于介质层130中的半导体器件的电场分布模拟示意图。通过对比可知，图5中的第二金属层140边缘处的电场强度小于图4中的第二金属层140边缘处的电场强度，图6中的第二金属层140边缘处的电场强度小于图5中的第二金属层140边缘处的电场强度。此外，模拟数据显示，图4中的半导体器件的击穿电压为60V，图5中的半导体器件的击穿电压为66V，图6中的半导体器件的击穿电压为70V。可见，将部分金属环150设置在介质层130中可以显著优化第二金属层140边缘处的电场分布，提高半导体器件的耐压。
本申请实施例提供一种半导体器件的制备方法，如图7所示，该半导体器件的制备方法包括：
S100：在基底上形成第一金属层。例如，可以通过掩膜板形成第一金属层120的图案，然后沉积形成第一金属层120。
可以理解的是，基底110的材料可以是单晶硅、多晶硅、无定型硅、锗硅化合物、绝缘体上硅(Silicon-On-Insulator，简称SOI)或低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)等，或者本领域技术人员已知的其他材料，该基底110可以为基底110上的结构提供支撑基础。第一金属层120的材料可以是铜、铝或适合于半导体加工的任何金属或金属合金。
S200：在第一金属层上形成介质层。例如，可以通过掩膜板形成介质层130的图案，然后沉积形成介质层130。介质层130的材料可以是二氧化硅、氮化硅或氮氧化硅等。金属环150的材料可以和第一金属层120的材料相同。介质层130形成后的结构如图8所示。
S300：在介质层上形成金属环；其中，金属环150的部分设于介质层130中。
S400：在介质层上形成第二金属层。第一金属层120和第二金属层140均用于与外部电路电性连接，第二金属层140的电位高于第一金属层120的 电位；金属环150绕设在第二金属层140的外侧。例如，可以通过掩膜板形成第二金属层140的图案，然后沉积形成第二金属层140。
上述半导体器件的制备方法，通过在介质层130上形成金属环150，可以在金属环150和第二金属层140之间形成一个电容，该电容会形成场板效应，该电容的电场将第二金属层140边缘处高密度的电场均匀分散开来，从而抑制了第二金属层140边缘处的电场峰值，提高了半导体器件100的耐压，避免介质层130被提前击穿，提高了半导体器件100的使用寿命。同时，使部分金属环150位于介质层130中，有利于可移动电荷在金属环150和第二金属层140之间移动，最大程度避免介质层130表面的缺陷对电荷移动造成阻碍，从而进一步优化第二金属层140边缘处的电场分布，降低第二金属层140边缘处的电场强度，提高了半导体器件100的耐压，避免介质层130被提前击穿，提高了半导体器件100的使用寿命。
在其中一个实施例中，如图9所示，S300：在介质层上形成金属环的步骤包括：
S310：在介质层上开设沟槽。例如，可以通过刻蚀工艺在介质层130中形成沟槽131，沟槽131形成后的结构如图10所示。
S320：在沟槽中形成金属环的第一部分。例如，可以在沟槽131中填充金属以填满沟槽131。可以理解的是，在填充后，可以采用平坦化工艺将介质层130表面的金属去除，使介质层130的表面和第一部分151的表面齐平。第一部分151形成后的结构如图11所示。
S330：在介质层上形成与第一部分相连的第二部分，以形成金属环。第二部分152形成后的结构如图12所示。在该步骤之后，可以在介质层130上形成第二金属层140，第二金属层140形成后的结构如图13所示。
在其中一个实施例中，S400：在介质层上形成第二金属层的步骤之后，还包括：
S500：在第二金属层的部分表面形成钝化层；其中，钝化层160还覆盖金属环150的表面以及介质层130裸露的表面。钝化层160的材料可以是氧 化硅或氮化硅等。钝化层160的制备工艺可以和介质层130的制备工艺相同，本申请实施例在此不再赘述。钝化层160形成后的结构如图14所示。
应该理解的是，虽然图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (13)

  1. 一种半导体器件，包括：
    基底；
    第一金属层，设置于所述基底上；
    介质层，设置于所述第一金属层远离所述基底的一侧；
    第二金属层，设置于所述介质层远离所述第一金属层的一侧；所述第二金属层的电位高于所述第一金属层的电位；以及
    金属环，设置于所述介质层远离所述第一金属层的一侧，且所述金属环围绕所述第二金属层的外侧设置；
    其中，所述金属环的部分设于所述介质层中。
  2. 根据权利要求1所述的半导体器件，其中，所述金属环包括相互连接的第一部分和第二部分，所述第一部分嵌入所述介质层中，所述第二部分位于所述介质层的远离所述第一金属层的一侧。
  3. 根据权利要求2所述的半导体器件，其中，在所述介质层的厚度方向上，所述第一部分的厚度介于约400nm至约500nm。
  4. 根据权利要求2所述的半导体器件，其中，所述第二部分的厚度等于所述第二金属层的厚度，且所述第二部分的上表面与所述第二金属层的上表面平齐。
  5. 根据权利要求2所述的半导体器件，其中，所述第二部分在所述介质层的上表面的正投影，覆盖所述第一部分在所述介质层的上表面的正投影。
  6. 根据权利要求1所述的半导体器件，其中，与所述第二金属层相邻的所述金属环与所述第二金属层之间具有第一间距，所述第一间距介于约2μm至约5μm。
  7. 根据权利要求6所述的半导体器件，其中，所述半导体器件包括多个金属环，所述多个金属环围绕所述第二金属层且彼此间隔地设置。
  8. 根据权利要求7所述的半导体器件，其中，相邻的两个所述金属环之间具有第二间距，所述第二间距等于所述第一间距。
  9. 根据权利要求1所述的半导体器件，还包括钝化层，设置于所述介质层靠近所述第二金属层的一侧；其中所述钝化层覆盖所述第二金属层的部分表面、所述金属环的表面以及所述介质层裸露的表面。
  10. 根据权利要求1所述的半导体器件，还包括隔离结构，设置于所述基底上；其中所述第一金属层、所述介质层和所述第二金属层形成的电容器设置在相邻的所述隔离结构之间。
  11. 一种半导体器件的制备方法，包括：
    在基底上形成第一金属层；
    在所述第一金属层上形成介质层；
    在所述介质层上形成金属环；其中，所述金属环的部分设于所述介质层中；及
    在所述介质层上形成第二金属层；其中，所述第二金属层的电位高于所述第一金属层的电位；所述金属环围绕在所述第二金属层的外侧。
  12. 根据权利要求11所述的半导体器件的制备方法，其中，所述在所述介质层上形成金属环的步骤包括：
    在所述介质层上开设沟槽；
    在所述沟槽中形成所述金属环的第一部分；及
    在所述介质层上形成与所述第一部分相连的第二部分，以形成所述金属环。
  13. 根据权利要求11所述的半导体器件的制备方法，其中，所述在所述介质层上形成第二金属层的步骤之后，还包括：
    在所述第二金属层的部分表面形成钝化层；其中，所述钝化层还覆盖所述金属环的表面以及所述介质层裸露的表面。
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