WO2023218279A1 - 半導体装置 - Google Patents

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layer
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古谷一馬
郷戸宏充
黒川義元
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Semiconductor Energy Laboratory Co Ltd
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Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • One embodiment of the present invention relates to a method for driving a semiconductor device.
  • One aspect of the present invention relates to a storage device.
  • One aspect of the present invention relates to a method for driving a storage device.
  • One embodiment of the present invention relates to electronic equipment.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, the technical fields of one embodiment of the present invention more specifically disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, driving methods thereof, or manufacturing methods thereof; can be cited as an example.
  • the distance between the drive circuit and the memory cell array is The wiring distance differs depending on the hierarchy of the memory cell array. Specifically, the higher the memory cell array is provided, the longer the wiring distance from the drive circuit to the memory cell array becomes. The longer the wiring distance, the greater the wiring resistance, so the time from when the drive circuit generates a signal until the signal is supplied to the memory cell array, and when the data is read from the memory cell array, the data is transferred to the drive circuit. It may take longer to receive the product.
  • reading data held in memory cells in an upper hierarchy may be slower than reading data held in memory cells in a lower hierarchy. This may cause the semiconductor device to malfunction.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • an object of one embodiment of the present invention is to provide a semiconductor device with a large storage capacity.
  • an object of one embodiment of the present invention is to provide a semiconductor device with high storage density.
  • an object of one embodiment of the present invention is to provide a small-sized semiconductor device.
  • an object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • an object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One aspect of the present invention includes a first layer, a second layer on the first layer, and a third layer on the second layer, and the first layer is configured to generate a delayed signal.
  • the second layer includes a first delay adding circuit, a first storage section in which first memory cells are arranged in a matrix
  • a third layer includes a first delay adding circuit and a first storage section in which first memory cells are arranged in a matrix.
  • the layer includes a second delay adding circuit and a second storage section in which second memory cells are arranged in a matrix
  • the delay signal generating circuit has a first delay adding circuit and a second storage section in which second memory cells are arranged in a matrix.
  • the circuit has a function of generating a delayed signal representing the second delay time and supplying it to the first delay adding circuit, and a function of generating a second delayed signal representing the second delay time and supplying it to the second delay adding circuit.
  • the circuit has a function of generating a row selection signal for selecting a first or second memory cell to perform a read operation and supplying it to the first or second delay adding circuit, and the first delay adding circuit , has a function of supplying the row selection signal supplied to the first delay adding circuit to the first storage unit after the first delay time has elapsed, and the second delay adding circuit has a function of supplying the row selection signal supplied to the first delay adding circuit to the first storage section
  • the semiconductor device has a function of supplying the row selection signal supplied to the circuit to the second storage section after a second delay time has elapsed, and the first delay time is longer than the second delay time.
  • one aspect of the invention has a first layer, a second layer on the first layer, and a third layer on the second layer, wherein the first layer is selected from
  • the second layer includes a signal generation circuit, a delayed signal generation circuit, and a row circuit
  • the second layer includes a first selection circuit, a first delay addition circuit, and a first memory cell arranged in a matrix.
  • the third layer has a second storage section in which a second selection circuit, a second delay addition circuit, and a second memory cell are arranged in a matrix.
  • the selection signal generation circuit has a function of generating a selection signal and supplying it to the delay signal generation circuit, the first selection circuit, and the second selection circuit, and the delay signal generation circuit includes:
  • the delay signal generation circuit has a function of generating a first delay signal representing the first delay time and a function of generating a second delay signal representing the second delay time, and the delay signal generation circuit generates the second delay signal based on the selection signal.
  • the row circuit has a function of outputting one of the first delay signal or the second delay signal and supplying it to the first delay adding circuit and the second delay adding circuit, or has a function of generating a row selection signal for selecting the second memory cell, and the row circuit has a function of supplying the row selection signal to the first selection circuit and the second selection circuit,
  • the first selection circuit has a function of supplying a row selection signal to the first delay addition circuit when the delay signal generation circuit outputs the first delay signal
  • the second selection circuit has a function of supplying the row selection signal to the first delay addition circuit when the delay signal generation circuit outputs the first delay signal.
  • the row selection signal has a function of supplying the second delay addition circuit to the second delay addition circuit
  • the first delay addition circuit has a function of supplying the row selection signal to the second delay addition circuit.
  • the second delay adding circuit has a function of supplying the row selection signal to the first storage section after the first delay time has elapsed, and the second delay adding circuit supplies the row selection signal supplied to the second delay adding circuit to the first storage section.
  • the first delay time is longer than the second delay time.
  • the first layer has a reference signal generation circuit
  • the second layer has a first buffer circuit
  • the third layer has a second buffer circuit
  • the reference signal generation circuit has a function of generating a reference signal and supplying it to the delayed signal generation circuit, the first buffer circuit, and the second buffer circuit
  • the first buffer circuit has a function of generating a reference signal and supplying it to the delayed signal generation circuit, the first buffer circuit, and the second buffer circuit.
  • the second buffer circuit has a function of supplying the supplied reference signal to the delayed signal generation circuit as a first delay time detection signal
  • the second buffer circuit converts the supplied reference signal to the second buffer circuit as a first delay time detection signal.
  • the delay signal generation circuit has a function of supplying the delay time detection signal to the delay signal generation circuit, and the delay signal generation circuit has the function of supplying the signal as a delay time detection signal to the delay signal generation circuit.
  • the delayed signal generating circuit has a function of generating a first digital signal representing the difference between the first time and the second time, and generating a first delayed signal based on the first digital signal. It may have a function of generating a second digital signal representing the difference between the third time when the delay time detection signal is input and generating the second delay signal based on the second digital signal.
  • the delayed signal generation circuit includes a first inverter circuit and a second inverter circuit, and the first inverter circuit supplies the first digital signal to the first inverter circuit.
  • the second inverter circuit has a function of generating a first delayed signal when the second digital signal is supplied to the second inverter circuit. It may also have the function of
  • the delayed signal generation circuit has a first transistor, the first memory cell has a second transistor, and the second memory cell has a third transistor,
  • the first transistor may have silicon in its channel formation region, and the second transistor and the third transistor may have metal oxide in their channel formation regions.
  • one embodiment of the present invention includes a first block and a second block, and the first block includes a first layer, a second layer on the first layer, and a second block. a third layer on the second layer, and the second block has a fourth layer, a fifth layer on the fourth layer, and a sixth layer on the fifth layer.
  • the first layer has a first delay signal generation circuit and a first row circuit
  • the second layer has a first delay addition circuit and a first memory cell.
  • the third layer includes a second delay adding circuit and a second memory section in which second memory cells are arranged in a matrix.
  • the fourth layer has a second delay signal generation circuit and a second row circuit
  • the fifth layer has a third delay addition circuit and a third memory cell.
  • the sixth layer includes a fourth delay adding circuit and a fourth memory section in which fourth memory cells are arranged in a matrix.
  • the first delay signal generation circuit has a function of generating a first delay signal representing a first delay time and supplying it to the first delay addition circuit, and a function of generating a first delay signal representing a first delay time and supplying the first delay signal to the first delay addition circuit.
  • the second delay signal generation circuit generates a third delay signal representing a third delay time and supplies it to a second delay adding circuit.
  • the first row circuit has a function of supplying the delay signal to the delay adding circuit, and a function of generating a fourth delay signal representing the fourth delay time and supplying the fourth delay signal to the fourth delay adding circuit, and the first row circuit performs a read operation. It has a function of generating a first row selection signal for selecting a first or second memory cell and supplying it to the first or second delay adding circuit, and the second row circuit performs a read operation. It has a function of generating a second row selection signal for selecting the third or fourth memory cell and supplying it to the third or fourth delay adding circuit, and the first delay adding circuit selects the third or fourth memory cell.
  • the second delay adding circuit has a function of supplying the first row selection signal supplied to the delay adding circuit to the first storage section after the first delay time has elapsed, and the second delay adding circuit
  • the third delay adding circuit has a function of supplying the first row selection signal supplied to the second storage section after a second delay time has elapsed;
  • the fourth delay adding circuit has a function of supplying the second row selection signal supplied to the fourth delay adding circuit to the third storage section after the third delay time has elapsed. has a function of supplying a row selection signal to a fourth storage unit after a fourth delay time has elapsed, the first delay time is longer than the second delay time, and the third delay time is longer than the second delay time.
  • This semiconductor device has a longer delay time than No. 4.
  • one embodiment of the present invention includes a first block and a second block, and the first block includes a first layer, a second layer on the first layer, and a second block. a third layer on the second layer, and the second block has a fourth layer, a fifth layer on the fourth layer, and a sixth layer on the fifth layer.
  • the first layer has a first selection signal generation circuit, a first delay signal generation circuit, and a first row circuit
  • the second layer has a first selection signal generation circuit.
  • the third layer includes a second selection circuit, a first delay adding circuit, and a first storage section in which first memory cells are arranged in a matrix.
  • the fourth layer includes a delay adding circuit and a second storage section in which second memory cells are arranged in a matrix
  • the fourth layer includes a second selection signal generation circuit and a second delay signal generation circuit. and a second row circuit
  • the fifth layer includes a third selection circuit, a third delay adding circuit, and a third memory in which third memory cells are arranged in a matrix
  • the sixth layer has a fourth selection circuit, a fourth delay adding circuit, and a fourth storage section in which fourth memory cells are arranged in a matrix.
  • the first selection signal generation circuit has a function of generating a first selection signal and supplying it to the first delay signal generation circuit, the first selection circuit, and the second selection circuit;
  • the selection signal generation circuit has a function of generating a second selection signal and supplying it to the second delay signal generation circuit, the third selection circuit, and the fourth selection circuit, and the selection signal generation circuit has a function of generating a first delay signal representing a first delay time and a function of generating a second delay signal representing a second delay time, and the first delay signal generation circuit has a function of generating a first delay signal representing a first delay time, and a function of generating a second delay signal representing a second delay time.
  • the delay signal generation circuit has a function of generating a third delay signal representing a third delay time, a function of generating a fourth delay signal representing a fourth delay time, and a function of generating a fourth delay signal representing a fourth delay time.
  • the generation circuit has a function of outputting either the third delay signal or the fourth delay signal based on the second selection signal and supplying the output to the third delay addition circuit and the fourth delay addition circuit.
  • the first row circuit has a function of generating a first row selection signal that selects the first or second memory cell to perform a read operation; It has a function of supplying a row selection signal to a first selection circuit and a second selection circuit, and the second row circuit selects a third or fourth memory cell to perform a read operation.
  • the second row circuit has a function of supplying the second row selection signal to the third selection circuit and the fourth selection circuit, and The selection circuit has a function of supplying the first row selection signal to the first delay addition circuit when the first delay signal generation circuit outputs the first delay signal, and the second selection circuit has a function of supplying the first row selection signal to the first delay addition circuit.
  • the third selection circuit has a function of supplying the first row selection signal to the second delay addition circuit when the first delay signal generation circuit outputs the second delay signal
  • the third selection circuit has a function of supplying the first row selection signal to the second delay addition circuit.
  • the fourth selection circuit has a function of supplying the second row selection signal to the third delay addition circuit, and the fourth selection circuit outputs the second delay signal.
  • the generation circuit outputs the fourth delay signal, it has a function of supplying the second row selection signal to the fourth delay addition circuit, and the first delay addition circuit supplies the second row selection signal to the first delay addition circuit.
  • the second delay adding circuit has a function of supplying the supplied first row selection signal to the first storage section after the first delay time has elapsed, and the second delay adding circuit has a function of supplying the supplied first row selection signal to the first storage section after the first delay time has elapsed.
  • the third delay adding circuit has a function of supplying the first row selection signal to the second storage section after the second delay time has elapsed, and the third delay adding circuit has a function of supplying the first row selection signal to the second storage section after the second delay time has passed, and
  • the fourth delay adding circuit has a function of supplying the row selection signal to the third storage unit after the third delay time has elapsed, and the fourth delay adding circuit receives the second row selection signal supplied to the fourth delay adding circuit.
  • the first layer has a first reference signal generation circuit
  • the second layer has a first buffer circuit
  • the third layer has a second buffer circuit
  • the fourth layer has a second reference signal generation circuit
  • the fifth layer has a third buffer circuit
  • the sixth layer has a fourth buffer circuit
  • the first reference signal generation circuit has a function of generating a first reference signal and supplying it to the first delayed signal generation circuit, the first buffer circuit, and the second buffer circuit
  • the signal generating circuit has a function of generating a second reference signal and supplying it to the second delayed signal generating circuit, the third buffer circuit, and the fourth buffer circuit.
  • the second buffer circuit has a function of supplying the first reference signal supplied to the first buffer circuit to the first delay signal generation circuit as a first delay time detection signal
  • the second buffer circuit The third buffer circuit has a function of supplying the first reference signal supplied to the third buffer circuit as a second delay time detection signal to the first delay signal generation circuit.
  • the fourth buffer circuit has a function of supplying the second reference signal as a third delay time detection signal to the second delay signal generation circuit, and the fourth buffer circuit supplies the second reference signal as a third delay time detection signal to the second delay signal generation circuit.
  • the first delay signal generation circuit has a function of supplying the signal as a fourth delay time detection signal to a second delay signal generation circuit, and the first delay signal generation circuit has a first time when the first reference signal is input, and It has a function of generating a first digital signal representing a difference between a second time at which the first delay time detection signal is input, and generating a first delay signal based on the first digital signal,
  • the first delay signal generation circuit generates a second digital signal representing the difference between the first time and a third time at which the second delay time detection signal is input, and generates a second digital signal.
  • the second delay signal generation circuit has a function of generating a second delay signal based on a third time when the second reference signal is input and a third time when the third delay time detection signal is input.
  • the second delayed signal generating circuit has a function of generating a third digital signal representing the difference between the fourth time and the fourth time, and generating a third delayed signal based on the third digital signal. and a fourth time at which the fourth delay time detection signal is input, and generate a fourth delay signal based on the fourth digital signal. It may have.
  • the first delayed signal generation circuit includes a first inverter circuit and a second inverter circuit
  • the second delayed signal generation circuit includes a third inverter circuit and a second inverter circuit.
  • 4 inverter circuits the first inverter circuit has a function of generating a first delayed signal when the first digital signal is supplied to the first inverter circuit
  • the second The inverter circuit has a function of generating a second delayed signal when the second digital signal is supplied to the second inverter circuit
  • the third inverter circuit has a function of generating a second delayed signal when the second digital signal is supplied to the second inverter circuit.
  • the fourth inverter circuit has a function of generating the third delayed signal. It may have a function of generating 4 delayed signals.
  • the first delayed signal generation circuit includes a first transistor, the first memory cell includes a second transistor, and the second memory cell includes a third transistor.
  • the second delay signal generation circuit has a fourth transistor, the third memory cell has a fifth transistor, the fourth memory cell has a sixth transistor,
  • the first transistor and the fourth transistor have silicon in the channel formation region, and the second transistor, the third transistor, the fifth transistor, and the sixth transistor have metal oxide in the channel formation region. It may have.
  • the timing at which the first row circuit outputs the first row selection signal and the timing at which the second row circuit outputs the second row selection signal may be synchronized.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with a large storage capacity can be provided.
  • a semiconductor device with high storage density can be provided.
  • a small-sized semiconductor device can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 1 is a perspective view showing an example of the configuration of a semiconductor device.
  • FIG. 2 is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 3 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 4 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 5A is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 5B is a timing chart showing an example of a method for driving a semiconductor device.
  • FIG. 6 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 7 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 8A is a circuit diagram showing a configuration example of an inverter circuit.
  • FIG. 8B is a circuit diagram showing a configuration example of a delay circuit.
  • FIG. 9 is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 10 is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 11 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 12A is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 12B is a circuit diagram showing a configuration example of a memory cell.
  • 13A to 13D are circuit diagrams showing configuration examples of memory cells.
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 15A to 15C are cross-sectional views showing configuration examples of transistors.
  • FIG. 16 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 17A is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 17B is a circuit diagram showing a configuration example of a memory cell.
  • FIG. 18 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 19A is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 19B is a circuit diagram showing a configuration example of a memory cell.
  • 20A and 20B are diagrams showing an example of an electronic component.
  • FIG. 21A and FIG. 21B are diagrams showing an example of an electronic device.
  • FIGS. 21C to 21E are diagrams showing an example of a large-sized computer.
  • FIG. 22 is a diagram showing an example of space equipment.
  • FIG. 23 is a diagram illustrating an example of a storage system applicable to a data center.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when it is described as an OS transistor, it can be translated as a transistor including a metal oxide or an oxide semiconductor.
  • a semiconductor device described in one embodiment of the present invention can be, for example, a memory device.
  • One embodiment of the present invention relates to a semiconductor device having a plurality of blocks.
  • a plurality of layers each having a storage section in which memory cells are arranged in a matrix are stacked on top of a layer having a drive circuit.
  • the storage capacity per unit area can be increased, for example when the semiconductor device is viewed from above. Therefore, the storage density of the semiconductor device can be increased compared to the case where only one storage layer is provided. Further, the semiconductor device can be downsized while ensuring storage capacity. Note that since memory cells are arranged in a matrix in the storage section, the storage section is also referred to as a memory cell array.
  • the drive circuit has a function of controlling writing and reading of data to and from memory cells.
  • the wiring distance from the drive circuit to the memory cells differs depending on the level of the layer including the memory cells even if the memory cells are in the same row and column. Specifically, the higher the memory cell is provided, the longer the wiring distance from the drive circuit to the memory cell becomes. The longer the wiring distance, the greater the wiring resistance, so the time from when the drive circuit generates a signal until the signal is supplied to the memory cell, and when reading data from the memory cell, the data is transferred to the drive circuit. It may take longer to receive the product. Therefore, for example, even if it is necessary to simultaneously read data from a plurality of memory cells provided in different hierarchies of different blocks, the data may not be read simultaneously. Specifically, reading data held in memory cells in an upper hierarchy may be slower than reading data held in memory cells in a lower hierarchy. This may cause the semiconductor device to malfunction.
  • a delay adding circuit is provided for each layer including memory cells.
  • the signal generated by the drive circuit is supplied to the delay adding circuit.
  • the signal supplied to the delay adding circuit is supplied to the memory cell after a predetermined time. Therefore, it can be said that the delay adding circuit has a function of adding a predetermined delay time to the signal generated by the drive circuit.
  • the delay adding circuit provided at a lower level adds a longer delay time to the signal generated by the drive circuit.
  • the delay adding circuit for example, after the driver circuit generates a signal, the signal is supplied to the memory cell, and data is output from the memory cell in response to the signal.
  • the time required for reading can be made equal or approximately equal between layers having memory cells. Therefore, for example, data can be read simultaneously or approximately simultaneously from a plurality of memory cells provided in different hierarchies of different blocks. As described above, it is possible to suppress malfunctions of the semiconductor device and provide a highly reliable semiconductor device.
  • the semiconductor device of one embodiment of the present invention can have high storage density and high reliability.
  • FIG. 1 is a perspective view illustrating a configuration example of a semiconductor device 10, which is a semiconductor device of one embodiment of the present invention.
  • the semiconductor device 10 can be, for example, a storage device.
  • the semiconductor device 10 includes a block 11 ⁇ 1> and a block 11 ⁇ 2>.
  • Block 11 ⁇ 1> and block 11 ⁇ 2> each include a layer 20 and layers 30_1 to 30_n (n is an integer of 2 or more).
  • the layers 30_1 to 30_n are sequentially stacked on the layer 20.
  • the layers 30 are shown as a layer 30_1, a layer 30_2, a layer 30_3, and a layer 30_n.
  • the semiconductor device 10 may have three or more blocks 11. Further, the semiconductor device 10 may have only one block 11.
  • layers with the same reference numerals are provided in the same hierarchy.
  • the layer 20 of block 11 ⁇ 1> and the layer 20 of block 11 ⁇ 2> are provided in the same layer.
  • the layer 30_1 of block 11 ⁇ 1> and the layer 30_1 of block 11 ⁇ 2> are provided in the same layer.
  • layer 30_1 of block 11 ⁇ 1> and layer 30_n of block 11 ⁇ 1> are provided in different hierarchies.
  • Memory cells (not shown) are arranged in a matrix in each of the layers 30_1 to 30_n.
  • the layer 20 is provided with a drive circuit (not shown) that has the function of controlling writing and reading of data into the memory cells.
  • data held in the memory cells of block 11 ⁇ 1> and data held in the memory cells of block 11 ⁇ 2> can be read in parallel.
  • data held in a plurality of memory cells provided in mutually different blocks 11 can be read out in parallel.
  • data can be read in parallel from a plurality of memory cells provided in layers 30 of different hierarchies between different blocks 11.
  • data held in memory cells provided in layer 30_1 of block 11 ⁇ 1> and data held in memory cells provided in layer 30_3 of block 11 ⁇ 2> may be read in parallel. I can do it.
  • FIG. 2 is a perspective view showing an example of the configuration of the block 11. Specifically, FIG. 2 shows an example of the structure of the layer 20, layer 30_1, layer 30_2, and layer 30_3. As shown in FIG. 2, layer 30_1 is provided on layer 20, layer 30_2 is provided on layer 30_1, and layer 30_3 is provided on layer 30_2.
  • the layer 20 includes a reference signal generation circuit 21, a selection signal generation circuit 22, a delay signal generation circuit 23, a row circuit 24, a column circuit 25, and a sense amplifier circuit 27.
  • the layer 30_1 includes a storage section 31_1, a selection circuit 33_1, a delay addition circuit 35a_1, a delay addition circuit 35b_1, and a buffer circuit 37_1, and memory cells 32_1 are arranged in a matrix in the storage section 31_1.
  • the layer 30_2 includes a storage section 31_2, a selection circuit 33_2, a delay addition circuit 35a_2, a delay addition circuit 35b_2, and a buffer circuit 37_2, and memory cells 32_2 are arranged in a matrix in the storage section 31_2. .
  • the layer 30_3 includes a storage section 31_3, a selection circuit 33_3, a delay addition circuit 35a_3, a delay addition circuit 35b_3, and a buffer circuit 37_3, and memory cells 32_3 are arranged in a matrix in the storage section 31_3. .
  • the memory cell 32 is electrically connected to a delay adding circuit 35a for each row via a word line, and a delay adding circuit 35b and a sense amplifier circuit for each column via a bit line. It is electrically connected to 27.
  • the circuit provided in the layer 20 and the circuit provided in the layer 30 are circuits for controlling the driving of the semiconductor device 10. Therefore, the circuit provided in layer 20 and the circuit provided in layer 30 can be said to be a drive circuit. Alternatively, among the circuits provided in the layer 20 and the circuits provided in the layer 30, the circuits excluding the memory cells 32 may be referred to as a drive circuit.
  • the flow of signals or data between the components of the block 11 is indicated by arrows.
  • the signal or data represented by the arrow is not limited to a 1-bit digital signal or digital data, but may be, for example, a 2-bit or more digital signal or digital data.
  • the exchange of signals or data shown in FIG. 2 is just an example, and there are cases where signals or data can be exchanged between components that are not connected by arrows, for example. Further, signals or data may be exchanged between components connected by arrows in the direction opposite to the arrow. The same applies to cases other than those shown in FIG.
  • the reference signal generation circuit 21 has a function of generating a reference signal BASE and supplying it to the delay signal generation circuit 23 and the buffer circuit 37.
  • the reference signal BASE can be, for example, a 1-bit digital signal.
  • the buffer circuit 37 has an input terminal and an output terminal, and has a function of supplying the reference signal BASE supplied to the input terminal to the delay signal generation circuit 23 as a delay time detection signal DT.
  • the reference signal BASE supplied to the input terminal of the buffer circuit 37_1 is output as the delay time detection signal DT_1 from the output terminal of the buffer circuit 37_1, and is supplied to the delay signal generation circuit 23.
  • the reference signal BASE supplied to the input terminal of the buffer circuit 37_2 is output as a delay time detection signal DT_2 from the output terminal of the buffer circuit 37_2, and is supplied to the delay signal generation circuit 23.
  • the reference signal BASE supplied to the input terminal of the buffer circuit 37_3 is outputted from the output terminal of the buffer circuit 37_3 as a delay time detection signal DT_3, and is supplied to the delay signal generation circuit 23.
  • the buffer circuit 37 may not be provided in the layer 30.
  • the selection signal generation circuit 22 has a function of generating a selection signal SEL and supplying it to the delay signal generation circuit 23 and the selection circuit 33.
  • the delay signal generation circuit 23 has a function of generating a delay signal DA based on the reference signal BASE and the delay time detection signal DT, and supplying it to the delay addition circuit 35a and the delay addition circuit 35b.
  • the delay signal generation circuit 23 generates the delay signal DA based on the reference signal BASE and any one of the plurality of delay time detection signals DT, and, for example, all the delay adding circuits included in the block 11. 35a and the delay adding circuit 35b.
  • the delay signal DA is a signal for determining time, and includes a first time when the reference signal BASE is supplied to the delay signal generation circuit 23 and a second time when the delay time detection signal DT is supplied to the delay signal generation circuit 23. It is generated based on the difference between the times of 2 and 2. Although details will be described later, the larger the difference in time, the shorter the time determined by the delay signal DA.
  • the time difference refers to the absolute value of the time difference.
  • the delay time detection signal DT used to generate the delay signal DA is selected by the selection signal SEL.
  • the delay signal generation circuit 23 generates the delay signal DA using the reference signal BASE, the selection signal SEL, and any one of the delay time detection signals DT_1 to DT_3 selected by the selection signal SEL. do.
  • the row circuit 24 has a function of generating a row selection signal RSEL and supplying it to the selection circuit 33.
  • the row selection signal RSEL is a signal for selecting a memory cell 32 into which data is written or a memory cell 32 from which data is read out of the memory cells 32 arranged in a matrix.
  • the row selection signal RSEL is a signal for selecting a row of memory cells 32 into which data is written or a row of memory cells 32 from which data is read.
  • the row selection signal RSEL is supplied to all selection circuits 33 included in the block 11, for example.
  • the row selection signal RSEL is supplied to the memory cell 32 via the aforementioned word line. Therefore, the row circuit 24 can be said to be a word line drive circuit.
  • the column circuit 25 has a function of writing data DATAin into the memory cell 32 via the delay adding circuit 35b. Further, the column circuit 25 has a function of outputting data read from the memory cell 32 as data DATAout. Further, the column circuit 25 has a function of generating a precharge signal for precharging the bit line described above before reading data from the memory cell 32, and supplying the precharge signal to the delay adding circuit 35b.
  • the row circuit 24 and the column circuit 25 have a function of controlling data writing to and reading from the memory cells 32.
  • the sense amplifier circuit 27 has a function of amplifying data read from the memory cell 32.
  • the column circuit 25 When reading data from the memory cell 32, first, the column circuit 25 generates a precharge signal as described above, thereby setting the potential of the bit line to the precharge potential. Next, the potential of the bit line is set to a potential corresponding to the data to be read. For example, when 1 bit of digital data is held in the memory cell 32, when reading data with a digital value of "1", the potential of the bit line is set to a data potential higher than the precharge potential, and the digital value becomes "0". When reading data, the potential of the bit line is set to a data potential lower than the precharge potential. Thereafter, the sense amplifier circuit 27 amplifies the difference between the data potential and the precharge potential.
  • the amplified data is output from the column circuit 25 as data DATAout.
  • data DATAout is 1-bit digital data
  • the potential of the signal representing data DATAout will be a high potential
  • the digital value of data DATAout is "0”
  • the potential of the signal representing data DATAout will be high potential. In some cases, the potential of the signal representing the data DATAout is low.
  • not all potentials described as high potentials are the same potential, and not all potentials described as low potentials are the same potential.
  • the potential of the other source or drain of the transistor may be at a high power supply potential due to the resistance between the drain and source of the transistor. It may be lower.
  • both the potential of one of the source or drain of the transistor and the potential of the other source or drain of the transistor can be said to be high potentials in some cases.
  • the column circuit 25 can be said to be a bit line drive circuit.
  • the operation from generation of a row selection signal by the row circuit and generation of a precharge signal by the column circuit to output of data by the column circuit is referred to as a read operation.
  • the selection circuit 33 has a function of selecting whether or not to supply the row selection signal RSEL to the delay adding circuit 35a based on the selection signal SEL.
  • the row selection signal RSEL is supplied from one selection circuit 33 among the n selection circuits 33 included in the block 11 to the delay addition circuit 35a.
  • the selection circuit 33_1 outputs the row selection signal RSEL and supplies it to the delay adding circuit 35a_1
  • the other selection circuits 33 included in the block 11 do not output the row selection signal RSEL. Therefore, the row selection signal RSEL is not supplied to the delay adding circuits 35a other than the delay adding circuit 35a_1.
  • the row selection signal RSEL is not supplied to the delay adding circuit 35a_2, the delay adding circuit 35a_3, etc.
  • the row selection signal RSEL generated by the row circuit 24 is supplied to the delay adding circuit 35a via the selection circuit 33.
  • the row circuit 24 when the row circuit 24 has a function of supplying the row selection signal RSEL to the delay addition circuit 35a, the row circuit 24 supplies the row selection signal RSEL to the delay addition circuit 35a via the selection circuit 33. 35a.
  • the delay signal generation circuit 23 outputs a signal used to select the delay time detection signal DT used to generate the delay signal DA, and the selection circuit 33 outputs a row selection signal RSEL, which is supplied to the delay addition circuit 35a.
  • the signal used to select whether or not to do so is the selection signal SEL, and is the same signal. Therefore, the delay time detection signal DT used to generate the delay signal DA can be made to correspond to the selection circuit 33 that outputs the row selection signal RSEL.
  • the selection circuit 33_1 outputs the row selection signal RSEL and supplies it to the delay addition circuit 35a_1.
  • the selection circuit 33_2 when the delay signal generation circuit 23 generates the delay signal DA using the delay time detection signal DT_2, the selection circuit 33_2 outputs the row selection signal RSEL and supplies it to the delay addition circuit 35a_2. Further, when the delay signal generation circuit 23 generates the delay signal DA using the delay time detection signal DT_3, the selection circuit 33_3 outputs the row selection signal RSEL and supplies it to the delay addition circuit 35a_3.
  • the delay adding circuit 35a has a function of supplying the row selection signal RSEL to the storage section 31, specifically, the memory cell 32. Note that the row selection signal RSEL is output from the delay adding circuit 35a after a specific time has elapsed since it was supplied to the delay adding circuit 35a. The specific time is determined by the delay signal DA.
  • the delay adding circuit 35a_1 has a function of supplying the row selection signal RSEL to the storage section 31_1, specifically, the memory cell 32_1.
  • the row selection signal RSEL is output from the delay adding circuit 35a_1 after the specified time has elapsed since it was supplied to the delay adding circuit 35a_1.
  • the delay adding circuit 35b has a function of, for example, outputting the precharge signal after the specified time determined by the delay signal DA has elapsed after the precharge signal is supplied to the delay adding circuit 35b.
  • the precharge signal output by the delay adding circuit 35b is supplied to the bit line electrically connected to the memory cell 32.
  • the delay adding circuit 35b_1 has a function of outputting the precharge signal supplied to the delay adding circuit 35b_1 after the specified time has elapsed, and supplying the precharge signal to the bit line electrically connected to the memory cell 32_1.
  • the delay adding circuit 35a and the delay adding circuit 35b have the function of adding a specific time delay determined by the delay signal DA to the input signal and outputting the resultant signal. Therefore, the delayed signal DA is also referred to as a delayed signal. Moreover, the specific time can be said to be a delay time.
  • the semiconductor device 10 shown in FIGS. 1 and 2 includes a plurality of blocks 11, and each block 11 is provided with a plurality of layers 30 having storage portions 31 stacked on top of a layer 20 having a drive circuit. .
  • the storage capacity per unit area can be increased, for example when the semiconductor device 10 is viewed from above. Therefore, the storage density of the semiconductor device can be increased compared to the case where only one layer 30 having the storage section 31 is provided. Further, the semiconductor device can be downsized while ensuring storage capacity.
  • the wiring distance from the circuit provided in the layer 20 to the memory cell 32 differs for each level of the layer 30 even if the memory cells 32 are in the same row and column.
  • the wiring distance from the row circuit 24 to the memory cell 32 and the wiring distance from the column circuit 25 to the memory cell 32 differ for each level of the layer 30.
  • the wiring distance from the row circuit 24 to the memory cell 32 and the wiring distance from the column circuit 25 to the memory cell 32 become longer as the memory cell 32 is provided in the higher layer 30.
  • the wiring resistance increases, so the time from when the row circuit 24 and the column circuit 25 generate a signal until the signal is supplied to the memory cell 32, and when reading data from the memory cell 32 In some cases, it may take a long time until the data is supplied to the sense amplifier circuit 27 provided in the layer 20. Therefore, for example, even if it is necessary to simultaneously read data from a plurality of memory cells 32 provided in different layers 30 of different blocks 11, the data may not be read simultaneously. Specifically, reading data held in memory cells 32 provided in the layer 30 in the upper layer may be slower than reading data held in the memory cells 32 provided in the layer 30 in the lower layer. be. This may cause the semiconductor device to malfunction.
  • the layer 30 is provided with a delay adding circuit 35a and a delay adding circuit 35b.
  • the row selection signal RSEL generated by the row circuit 24 provided in the layer 20 is supplied to the delay addition circuit 35a, and the precharge signal generated by the column circuit 25 is supplied to the delay addition circuit 35b.
  • the row selection signal RSEL supplied to the delay addition circuit 35a and the precharge signal supplied to the delay addition circuit 35b are output to the delay addition circuit 35a and the delay addition circuit 35b, respectively, after the elapse of the time determined by the delay signal DA. is output from.
  • the delayed signal DA is a delayed signal based on the reference signal BASE generated by the reference signal generation circuit 21 included in the layer 20 and the delay time detection signal DT output from the buffer circuit 37 included in the layer 30.
  • the generation circuit 23 generates it.
  • the reference signal BASE is generated based on the difference between the first time when the reference signal BASE is supplied to the delay signal generation circuit 23 and the second time when the delay time detection signal DT is supplied to the delay signal generation circuit 23. be done.
  • the delay time detection signal DT is generated by inputting the reference signal BASE to the buffer circuit 37, the delay time detection signal DT output from the buffer circuit 37 provided in the upper layer 30 is more The difference between the first time and the second time becomes large. For example, the difference between the first time and the second time in the delay time detection signal DT_3 is longer than the difference between the first time and the second time in the delay time detection signal DT_1.
  • the delay signal DA when reading data from a memory cell 32 provided in a layer 30 in a lower layer, the delay signal DA is determined more than when reading data from a memory cell 32 provided in a layer 30 in an upper layer. Make the time longer. For example, when reading data from the memory cell 32_1, the time determined by the delay signal DA is made longer than when reading data from the memory cell 32_3.
  • the delay adding circuit 35a provided in the layer 30 in the lower hierarchy can add a longer delay time to the row selection signal RSEL
  • the delay adding circuit 35b provided in the layer 30 in the lower hierarchy can add a longer delay time to the precharge signal.
  • a long delay time can be added to the For example, the delay adding circuit 35a_1 can add a longer delay time to the row selection signal RSEL than the delay adding circuit 35a_3. Further, the delay adding circuit 35b_1 can add a longer delay time to the precharge signal than the delay adding circuit 35b_3.
  • the time from when the row circuit 24 generates the row selection signal RSEL until it is supplied to the memory cell 32 is longer than the time required for the memory cell provided in the layer 30 in the upper layer. It will be about 32 long. Furthermore, if the semiconductor device 10 is not provided with the delay adding circuit 35b, the time from when the column circuit 25 generates the precharge signal until it is supplied to the bit line electrically connected to the memory cell 32 is The bit line that is electrically connected to the memory cell 32 provided in the layer 30 becomes longer.
  • the semiconductor device 10 by providing the delay adding circuit 35a and the delay adding circuit 35b, for example, after the row circuit 24 or the column circuit 25 generates a signal, the signal is supplied to the memory cell 32, and the memory
  • the time required for data to be read from the cell 32 and output from the column circuit 25 as data DATAout can be made equal or approximately equal between the layers 30. Therefore, for example, data can be read simultaneously or approximately simultaneously from a plurality of memory cells 32 provided in layers 30 of different hierarchies of mutually different blocks 11. Specifically, for example, data held in memory cell 32_1 of block 11 ⁇ 1> and data held in memory cell 32_3 of block 11 ⁇ 2> can be read simultaneously or approximately simultaneously.
  • the semiconductor device 10 can be a highly reliable semiconductor device with suppressed malfunctions.
  • the semiconductor device 10 can be a semiconductor device with high storage density and high reliability. Furthermore, the semiconductor device 10 can optimize the time for reading data held in the memory cell 32, for example. Specifically, in the semiconductor device 10, for example, after the row circuit 24 or the column circuit 25 generates a signal, the signal is supplied to the memory cell 32, and data is read from the memory cell 32 and stored in the column as data DATAout. The time required for output from the circuit 25 can be optimized. The above effects are achieved even when the semiconductor device 10 has only one block 11. Therefore, even if the semiconductor device 10 has a configuration including only one block 11, it can be a semiconductor device with high storage density and high reliability.
  • the operations of the circuits provided in the layer 20 may be considered to be synchronized in different blocks 11.
  • the reference signal generation circuit 21 in block 11 ⁇ 1> and the reference signal generation circuit 21 in block 11 ⁇ 2> each generate the reference signal BASE at the same timing.
  • FIG. 3 is a cross-sectional view showing an example of an integrated circuit (also referred to as an IC chip) having the semiconductor device 10 shown in FIGS. 1 and 2.
  • the semiconductor device 10 can be made into one IC chip 100 by mounting a plurality of dies on a package substrate.
  • a die refers to a chip piece obtained by, for example, forming a circuit pattern on a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in a semiconductor chip manufacturing process.
  • the IC chip 100 has a block 11 on a package substrate 101.
  • FIG. 3 shows an example in which a block 11 ⁇ 1> and a block 11 ⁇ 2> are provided on the package substrate 101, and the block 11 has a layer 20 and layers 30_1 to 30_3 on the layer 20. .
  • the package substrate 101 is provided with solder balls 102 for connecting the IC chip 100 to, for example, a printed circuit board.
  • layer 20 has a transistor 49 and layer 30 has a transistor 47.
  • the transistor 49 can be provided in the reference signal generation circuit 21, selection signal generation circuit 22, delay signal generation circuit 23, row circuit 24, column circuit 25, and sense amplifier circuit 27 shown in FIG.
  • the transistor 47 can be provided in the memory cell 32, the selection circuit 33, the delay adding circuit 35a, the delay adding circuit 35b, and the buffer circuit 37 shown in FIG.
  • the layer 30 is provided with an electrode 48, which allows, for example, electrical connection between transistors provided in different layers.
  • the electrode 48 can be formed in parallel with the process of manufacturing the transistor 49 or the transistor 47.
  • the electrical connection between the layer 20 having the transistor 49 and the layer 30 having the transistor 47 is achieved using a technique using a through electrode such as TSV (Through Silicon Via), and a technique using Cu-Cu (Copper Copper Via). ) This can be done without using direct bonding technology (technique in which electrical continuity is achieved by connecting Cu (copper) pads). Therefore, the IC chip 100 can have a monolithic configuration.
  • the transistor 49 provided in the layer 20 can be a transistor having silicon in a channel formation region (Si transistor). Therefore, the reference signal generation circuit 21, selection signal generation circuit 22, delay signal generation circuit 23, row circuit 24, column circuit 25, and sense amplifier circuit 27 can include Si transistors. On the other hand, a transistor (OS transistor) having a metal oxide in a channel formation region can be provided in the layer 30. Therefore, the memory cell 32, the selection circuit 33, the delay adding circuit 35a, the delay adding circuit 35b, and the buffer circuit 37 can include OS transistors.
  • the memory cell 32 includes the OS transistor, the memory cell 32 can hold charges corresponding to data for a long time. Thereby, the memory cell 32 can be used as a nonvolatile memory.
  • the OS transistor operates stably even in a high-temperature environment, with little variation in characteristics.
  • the off-state current hardly increases even in a high-temperature environment.
  • the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-state current is less likely to decrease even in a high-temperature environment. Therefore, the memory cell 32 having the OS transistor operates stably even in a high temperature environment. Therefore, the semiconductor device 10 can be a highly reliable semiconductor device.
  • a Si transistor specifically, a transistor having single crystal silicon in a channel formation region, for example, has a larger on-state current than an OS transistor. Therefore, since the reference signal generation circuit 21, selection signal generation circuit 22, delay signal generation circuit 23, row circuit 24, column circuit 25, and sense amplifier circuit 27 include Si transistors, these circuits can be driven at high speed. I can do it. Furthermore, the circuit including the Si transistor can be a complementary metal oxide semiconductor (CMOS) circuit. Therefore, the reference signal generation circuit 21, selection signal generation circuit 22, delay signal generation circuit 23, row circuit 24, column circuit 25, and sense amplifier circuit 27 can be formed using CMOS circuits.
  • CMOS complementary metal oxide semiconductor
  • metal oxides applied to OS transistors include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is selected from aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. It is preferable to use metal oxides such as one or more metal oxides.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide containing indium, aluminum, gallium, and zinc also referred to as IAGZO
  • it is preferable to use an oxide containing indium, gallium, zinc, and tin also referred to as IGZTO).
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a stacked structure including a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a stacked structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide applied to the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like.
  • CAAC c-axis-aligned crystalline
  • nc nanocrystalline
  • the semiconductor device 10 can be a highly reliable semiconductor device.
  • the semiconductor included in the Si transistor a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material of the transistor 49 which can be a Si transistor, is not limited to silicon, and for example, germanium can be used. Further, a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, or a nitride semiconductor may be used.
  • FIG. 4 is a block diagram showing a configuration example of the delayed signal generation circuit 23. As shown in FIG. FIG. 4 shows a configuration example of the delay signal generation circuit 23 in a case where the block 11 has a layer 30_1, a layer 30_2, and a layer 30_3 as the layers 30.
  • the delay signal generation circuit 23 includes a circuit 41_1, a circuit 41_2, a circuit 41_3, a flip-flop circuit 43_1, a flip-flop circuit 43_2, a flip-flop circuit 43_3, and a multiplexer circuit 42. That is, the delayed signal generation circuit 23 has three circuits 41 and three flip-flop circuits 43, and one multiplexer circuit 42. Note that when the block 11 has layers 30_1 to 30_n, the delay signal generation circuit 23 has n circuits 41 and n flip-flop circuits 43, and one multiplexer circuit 42. Further, as the flip-flop circuits 43_1 to 43_3 shown in FIG. 4, for example, positive edge trigger type D flip-flops can be used.
  • the reference signal BASE and the delay time detection signal DT are input to the circuit 41.
  • the reference signal BASE and the delay time detection signal DT_1 are input to the circuit 41_1.
  • the reference signal BASE and the delay time detection signal DT_2 are input to the circuit 41_2.
  • the reference signal BASE and the delay time detection signal DT_3 are input to the circuit 41_3.
  • the same reference signal BASE is input to the circuit 41_1, the circuit 41_2, and the circuit 41_3.
  • the same reference signal BASE is input to the n circuits 41.
  • Circuit 41 outputs a delayed signal DAI.
  • the circuit 41_1 outputs the delayed signal DAI_1.
  • the circuit 41_2 outputs a delayed signal DAI_2.
  • the circuit 41_3 outputs a delayed signal DAI_3.
  • a delay signal DAI is input to an input terminal of the flip-flop circuit 43.
  • the delay signal DAI_1 is input to the input terminal of the flip-flop circuit 43_1.
  • the delay signal DAI_2 is input to the input terminal of the flip-flop circuit 43_2.
  • the delay signal DAI_3 is input to the input terminal of the flip-flop circuit 43_3.
  • a start pulse signal SP is input to a clock input terminal of the flip-flop circuit 43.
  • the same start pulse signal SP is input to the flip-flop circuit 43_1, the flip-flop circuit 43_2, and the flip-flop circuit 43_3.
  • the delay signal generation circuit 23 has n flip-flop circuits 43
  • the same start pulse signal SP is input to the n flip-flop circuits 43.
  • the start pulse signal SP can also be supplied to a circuit other than the delay signal generation circuit 23 provided in the layer 20.
  • the start pulse signal SP can be supplied to the row circuit 24 and the column circuit 25.
  • Flip-flop circuit 43 outputs delayed signal DAO.
  • the flip-flop circuit 43_1 outputs the delayed signal DAO_1.
  • the flip-flop circuit 43_2 outputs a delayed signal DAO_2.
  • the flip-flop circuit 43_3 outputs a delayed signal DAO_3.
  • the delayed signal DAO is input to the input terminal of the multiplexer circuit 42 .
  • the delayed signal DAO_1, the delayed signal DAO_2, and the delayed signal DAO_3 are input to the input terminal of the multiplexer circuit 42.
  • n types of delay signals DAO are input to the input terminal of the multiplexer circuit 42.
  • a selection signal SEL is input to a selection signal input terminal of the multiplexer circuit 42.
  • the output terminal of multiplexer circuit 42 outputs delayed signal DA.
  • the circuit 41_1 generates the delay signal DAI_1 based on the reference signal BASE and the delay time detection signal DT_1.
  • the flip-flop circuit 43_1 outputs the delayed signal DAI_1 as the delayed signal DAO_1 when the start pulse signal SP is input.
  • the circuit 41_2 generates the delay signal DAI_2 based on the reference signal BASE and the delay time detection signal DT_2.
  • the flip-flop circuit 43_2 outputs the delayed signal DAI_2 as the delayed signal DAO_2 when the start pulse signal SP is input.
  • the circuit 41_3 generates the delay signal DAI_3 based on the reference signal BASE and the delay time detection signal DT_3.
  • the flip-flop circuit 43_3 outputs the delayed signal DAI_3 as the delayed signal DAO_3 when the start pulse signal SP is input.
  • the multiplexer circuit 42 outputs any one of the delayed signal DAO_1, the delayed signal DAO_2, and the delayed signal DAO_3 as the delayed signal DA based on the selection signal SEL. Note that when the delayed signal generation circuit 23 has n flip-flop circuits 43, the multiplexer circuit 42 outputs any one of the n types of delayed signals DAO as the delayed signal DA.
  • the delayed signal generation circuit 23 has the function of generating the delayed signal DAI using the circuit 41, holding it in the flip-flop circuit 43, and outputting a desired delayed signal as the delayed signal DA using the multiplexer circuit 42.
  • the delayed signal DA can also be said to be a delayed signal
  • the delayed signal DAI and the delayed signal DAO can also be said to be delayed signals.
  • the selection signal SEL supplied to the multiplexer circuit 42 is also supplied to the selection circuit 33_1, selection circuit 33_2, and selection circuit 33_3 shown in FIG.
  • the selection circuit 33_1 can output the row selection signal RSEL and supply it to the delay addition circuit 35a_1.
  • the selection circuit 33_2 can output the row selection signal RSEL and supply it to the delay addition circuit 35a_2.
  • the selection circuit 33_3 can output the row selection signal RSEL and supply it to the delay addition circuit 35a_3.
  • FIG. 5A is a block diagram showing a configuration example of the circuit 41.
  • FIG. 5A shows an example in which the circuit 41 has a function of generating a 2-bit digital signal as the delayed signal DAI.
  • the circuit 41 includes a delay circuit 51(1), a delay circuit 51(2), a delay circuit 51(3), a delay circuit 51(4), a flip-flop circuit 53(1), and a flip-flop circuit 53( 2), a flip-flop circuit 53 (3), a flip-flop circuit 53 (4), an encoder circuit 55, and an inverter circuit 57.
  • the encoder circuit 55 may not be provided.
  • the flip-flop circuits 53(1) to 53(4) for example, positive edge trigger type D flip-flops can be used as the flip-flop circuits 53(1) to 53(4).
  • a reference signal BASE is input to the delay circuit 51(1).
  • the reference signal BASE input to the delay circuit 51(1) is output as a signal S(1) after a predetermined time has elapsed.
  • a signal S(1) is input to the delay circuit 51(2).
  • the signal S(1) input to the delay circuit 51(2) is output as the signal S(2) after a predetermined time has elapsed.
  • the signal S(2) is input to the delay circuit 51(3).
  • the signal S(2) input to the delay circuit 51(3) is output as the signal S(3) after a predetermined time has elapsed.
  • a signal S(3) is input to the delay circuit 51(4).
  • the signal S(3) input to the delay circuit 51(4) is output as the signal S(4) after a predetermined time has elapsed.
  • the signal S(1) is input to the input terminal of the flip-flop circuit 53(1).
  • the signal S(2) is input to the input terminal of the flip-flop circuit 53(2).
  • a signal S(3) is input to the input terminal of the flip-flop circuit 53(3).
  • a signal S(4) is input to the input terminal of the flip-flop circuit 53(4).
  • a delay time detection signal DT is input to the clock input terminals of the flip-flop circuits 53(1) to 53(4).
  • a digital signal D(1) is output from the output terminal of the flip-flop circuit 53(1).
  • a digital signal D(2) is output from the output terminal of the flip-flop circuit 53(2).
  • a digital signal D(3) is output from the output terminal of the flip-flop circuit 53(3).
  • a digital signal D(4) is output from the output terminal of the flip-flop circuit 53(4).
  • Each of the digital signals D(1) to D(4) can be a 1-bit digital signal.
  • the encoder circuit 55 has a function of encoding the digital signals D(1) to D(4) to generate a 2-bit digital signal D[1:0].
  • the inverter circuit 57 has a function of generating an inverted signal of the digital signal D[1:0] and outputting it as a delayed signal DAI. Specifically, when the digital value of the digital signal D[1:0] is "00", the digital value of the delayed signal DAI is "11", and the digital value of the digital signal D[1:0] is "00". 01”, the digital value of the delayed signal DAI is “10”, and when the digital value of the digital signal D[1:0] is “10”, the digital value of the delayed signal DAI is “01”.
  • the digital value of the delayed signal DAI is "00". Note that in FIG. 5A, the fact that the delayed signal DAI is a 2-bit digital signal is indicated as delayed signal DAI[1:0].
  • FIG. 5B is a timing chart showing an example of a method for driving the circuit 41 shown in FIG. 5A.
  • a high potential is represented by "H” and a low potential is represented by "L”.
  • the potential of the reference signal BASE is set to a high potential.
  • the reference signal BASE is sequentially output as signals S(1) to S(4) from the delay circuits 51(1) to 51(4) after a predetermined period of time.
  • the reference signal BASE input to the delay circuit 51(1) is output from the delay circuit 51(1) as the signal S(1) after the first time period has elapsed.
  • the signal S(1) input to the delay circuit 51(2) is outputted from the delay circuit 51(2) as a signal S(2) after the second time period has elapsed.
  • the signal S(2) input to the delay circuit 51(3) is outputted from the delay circuit 51(3) as a signal S(3) after the third time period has elapsed.
  • the signal S(3) input to the delay circuit 51(4) is outputted from the delay circuit 51(4) as the signal S(4) after the fourth time period has elapsed.
  • the first to fourth times be equal to each other, but for example, due to variations in characteristics of the transistors included in the delay circuits 51(1) to 51(4), The times may vary.
  • the delay time detection signal DT becomes a high potential.
  • the delay time detection signal DT is supplied to the clock input terminals of the flip-flop circuits 53(1) to 53(4) included in the delay signal generation circuit 23.
  • FIG. 5B it is assumed that the delay time detection signal DT becomes a high potential after the signal S(2) becomes a high potential and before the signal S(3) becomes a high potential.
  • the difference between time T1 and time T2 is time ⁇ T
  • the time it takes for the delay time detection signal DT to be supplied to the delay signal generation circuit 23 provided in the layer 20 is the time ⁇ T.
  • the delay time detection signal DT is supplied to the clock input terminals of the flip-flop circuits 53(1) to 53(4) provided in the delay signal generation circuit 23. Therefore, by supplying the delay time detection signal DT to the circuit 41 included in the delay signal generation circuit 23, the flip-flop circuits 53(1) to 53(4) respectively generate the signals S(1) to S. (4) are output as digital signals D(1) to digital signals D(4).
  • the delay time detection signal DT becomes a high potential
  • the signal S(1) and the signal S(2) are at a high potential
  • the signal S(3) and the signal S(4) are at a high potential.
  • the digital signal D(1) and the digital signal D(2) have a high potential
  • the digital signal D(3) and the digital signal D(4) have a low potential.
  • the encoder circuit 55 encodes the digital signals D(1) to D(4) to generate a 2-bit digital signal D[1:0].
  • the digital signal D(1) and the digital signal D(2) are at a high potential
  • the digital signal D(3) and the digital signal D(4) are at a low potential.
  • the digital value represented by the signal D[1:0] is "01".
  • the digital value represented by the digital signal D[1:0] is "00".
  • the digital value represented by the digital signal D[1:0] is "10".
  • the digital value represented by the digital signal D[1:0] is "11".
  • the digital signal D[1:0] represents the time ⁇ T, which is the time from when the reference signal BASE is supplied to the circuit 41 included in the delayed signal generation circuit 23 until the delay time detection signal DT is supplied. It can be a signal. Specifically, the longer the time ⁇ T, the larger the digital value of the digital signal D[1:0].
  • the inverter circuit 57 After the encoder circuit 55 generates the digital signal D[1:0], the inverter circuit 57 generates the delayed signal DAI[1:0] based on the digital signal D[1:0]. As described above, the longer the time ⁇ T, the larger the digital value of the digital signal D[1:0], and the inverter circuit 57 generates an inverted signal of the digital signal D[1:0] and outputs the delayed signal DAI. It has a function to output as [1:0]. From the above, the longer the time ⁇ T, the smaller the digital value of the delay signal DAI[1:0].
  • the delayed signal DAI is supplied to the input terminal of the flip-flop circuit 43 and then to the input terminal of the multiplexer circuit 42 as the delayed signal DAO. Thereafter, one delayed signal DAO selected by the selection signal SEL among the plurality of delayed signals DAO is outputted from the output terminal of the multiplexer circuit 42 as the delayed signal DA. Then, the row selection signal RSEL supplied to the delay addition circuit 35a and the precharge signal supplied to the delay addition circuit 35b, etc. It is output from the circuit 35b.
  • the smaller the digital value of the delay signal DA the shorter the time determined by the delay signal DA.
  • the time determined by the delayed signal DA becomes smaller.
  • the longer the time ⁇ T the shorter the delay time that the delay adding circuit 35a adds to the row selection signal RSEL and the shorter the delay time that the delay adding circuit 35b adds to the precharge signal.
  • the circuit 41 does not need to include the inverter circuit 57.
  • the circuit 41 can generate the delayed signal DAI. Note that since the circuit 41 includes 2 k (k is an integer of 2 or more) delay circuits 51 and 2 k flip-flop circuits 53, the circuit 41 can generate the k-bit delayed signal DAI.
  • FIG. 6 is a block diagram showing a configuration example of the delay adding circuit 35 (delay adding circuit 35a and delay adding circuit 35b).
  • a 128-bit signal IN (signal IN[0] to signal IN[127]) is input, and after a time period represented by a 2-bit delay signal DA[1:0] has elapsed, the signal IN is input to the 128-bit signal IN.
  • a configuration example of a delay adding circuit 35 having a function of outputting a bit signal OUT (signal OUT[0] to signal OUT[127]) is shown.
  • the signal IN can be used as a row selection signal RSEL in the delay adding circuit 35a, and can be used as a precharge signal in the delay adding circuit 35b.
  • the delay adding circuit 35 includes circuits 60[0] to 60[127].
  • the circuit 60 includes, for example, a delay circuit 61(1), a delay circuit 61(2), a delay circuit 61(3), a delay circuit 61(4), and a selection circuit 63.
  • the selection circuits 63 included in the circuits 60[0] to 60[127] are described as selection circuits 63[0] to 63[127], respectively, to distinguish them.
  • the circuit 60 includes 2 k delay circuits 61. That is, the circuit 60 can have the same number of delay circuits 61 as the delay circuits 51 that the circuit 41 has.
  • a signal IN is input to the delay circuit 61(1).
  • the signal IN input to the delay circuit 61(1) is output after a predetermined time has elapsed.
  • the output signal is supplied to the delay circuit 61(2) and the selection circuit 63.
  • the signal output from the delay circuit 61(1) is input to the delay circuit 61(2).
  • the signal input to the delay circuit 61(2) is output after a predetermined period of time has elapsed.
  • the output signal is supplied to the delay circuit 61(3) and the selection circuit 63.
  • the signal output from the delay circuit 61(2) is input to the delay circuit 61(3).
  • the signal input to the delay circuit 61(3) is output after a predetermined period of time has elapsed.
  • the output signal is supplied to the delay circuit 61(4) and the selection circuit 63.
  • the signal output from the delay circuit 61(3) is input to the delay circuit 61(4).
  • the signal input to the delay circuit 61(4) is output after a predetermined period of time has elapsed.
  • the output signal is supplied to the selection circuit 63.
  • the selection circuit 63 is supplied with a delay signal DA[1:0].
  • the selection circuit 63 has a function of outputting any one of the signals supplied from the delay circuits 61(1) to 61(4) as a signal OUT based on the delay signal DA[1:0]. . Specifically, when the digital value of the delayed signal DA[1:0] is "00", the selection circuit 63 outputs the signal supplied from the delay circuit 61(1) as the signal OUT, and selects the delayed signal DA[1:0].
  • the signal supplied from the delay circuit 61(2) is output as the signal OUT, and when the digital value of delay signal DA[1:0] is "10", If so, the signal supplied from the delay circuit 61(3) is output as the signal OUT, and if the digital value of the delayed signal DA[1:0] is "11", the signal is supplied from the delay circuit 61(4). It has a function of outputting a signal as a signal OUT.
  • the delay signal DA[1:0 ] The larger the digital value, the longer the time from when the signal IN is input to the circuit 60 until it is output from the circuit 60 as the signal OUT. As described above, the larger the digital value of the delay signal DA[1:0], the longer the delay time can be added to the signal IN.
  • FIG. 7 is a circuit diagram showing an example of the configuration of the circuit 60.
  • FIG. 7 shows a specific configuration example of the selection circuit 63.
  • the selection circuit 63 includes a circuit 71(1), a circuit 71(2), a circuit 71(3), an inverter circuit 73[0], and an inverter circuit 73[1].
  • the circuit 71(1) includes a transistor 75a(1) and a transistor 75b(1).
  • the circuit 71(2) includes a transistor 75a(2) and a transistor 75b(2).
  • the circuit 71(3) includes a transistor 75a(3) and a transistor 75b(3).
  • Delayed signal DA is supplied to the gate of transistor 75b and the input terminal of inverter circuit 73. Specifically, the delayed signal DA[0] is supplied to the gate of the transistor 75b(1), the gate of the transistor 75b(2), and the input terminal of the inverter circuit 73[0], and the delayed signal DA[1] is , the gate of transistor 75b(3), and the input terminal of inverter circuit 73[1]. The signal output from the inverter circuit 73 is supplied to the gate of the transistor 75a.
  • the signal output from the inverter circuit 73[0] is supplied to the gate of the transistor 75a(1) and the gate of the transistor 75a(2), and the signal output from the inverter circuit 73[1] is , is supplied to the gate of transistor 75a(3).
  • the signal input to the gate of transistor 75a becomes an inverted signal of the signal input to the gate of transistor 75b.
  • the selection circuit 63 is configured to branch into two circuits 71 for each 1-bit delayed signal DA, and has four paths from the signal IN to the signal OUT. That is, the circuits 71 are connected in a tournament manner.
  • the first-stage circuit 71 ie, the circuit 71(1) and the circuit 71(2), are electrically connected to the delay circuit 61.
  • the output terminal of delay circuit 61(1) is electrically connected to one of the source or drain of transistor 75a(1)
  • the output terminal of delay circuit 61(2) is electrically connected to one of the source or drain of transistor 75b(1).
  • the output terminal of the delay circuit 61(3) is electrically connected to one of the source or drain of the transistor 75a(2), and the output terminal of the delay circuit 61(4) is electrically connected to one of the source or drain of the transistor 75a(2).
  • the terminal is electrically connected to one of the source and drain of transistor 75b(2).
  • a signal OUT is output from the circuit 71(3) which is the final stage circuit 71. Specifically, the signal OUT is output from the other of the source or drain of the transistor 75a(3) or the other of the source or drain of the transistor 75b(3).
  • the selection circuit 63 can include 2 ⁇ k> -1 circuits 71 and k inverter circuits 73. Furthermore, in the selection circuit 63 having the configuration shown in FIG. 7, the larger the digital value of the delayed signal DA[1:0], the longer the delay time is added to the signal IN and outputs the signal as the signal OUT. One aspect of is not limited to this.
  • the selection circuit 63 may be configured to output a signal obtained by adding a shorter delay time to the signal IN as the signal OUT, the larger the digital value of the delay signal DA[1:0].
  • FIG. 8A is a circuit diagram showing a configuration example of an inverter circuit INV that can be applied to the semiconductor device 10.
  • Inverter circuit INV includes a transistor 81 and a transistor 82.
  • a high potential VDD is supplied to one of the source or drain of the transistor 81 and the gate of the transistor 81.
  • a low potential VSS is supplied to one of the source or drain of the transistor 82 and the back gate of the transistor 82.
  • a signal IN1 is supplied to the gate of the transistor 82.
  • a signal OUT1, which is an inverted signal of the signal IN1, is output from the other of the source or drain of the transistor 81, the back gate of the transistor 81, and the other source or drain of the transistor 82.
  • Transistor 81 and transistor 82 can be n-channel transistors. Therefore, the inverter circuit INV can be configured without a p-channel transistor. Therefore, transistor 81 and transistor 82 can be, for example, OS transistors. As previously discussed, OS transistors may be provided in layer 30. As described above, the inverter circuit INV can be applied to an inverter circuit provided in the layer 30. For example, the inverter circuit INV shown in FIG. 8A can be applied to the inverter circuit 73 included in the selection circuit 63 provided in the delay adding circuit 35.
  • FIG. 8B is a circuit diagram showing a configuration example of the delay circuit DC.
  • Delay circuit DC includes a transistor 84, a transistor 85, a transistor 86, and a transistor 87.
  • a high potential VDD is supplied to one of the source or drain of the transistor 84, the gate of the transistor 84, one of the source or drain of the transistor 86, and the gate of the transistor 86.
  • a low potential VSS is supplied to one of the source or drain of the transistor 85, the back gate of the transistor 85, one of the source or drain of the transistor 87, and the back gate of the transistor 87.
  • a signal IN2 is supplied to the gate of the transistor 85.
  • the other of the source or drain of transistor 84, the back gate of transistor 84, and the other source or drain of transistor 85 are electrically connected to the gate of transistor 87.
  • a signal OUT2 is output from the other of the source or drain of the transistor 86, the back gate of the transistor 86, and the other source or drain of the transistor 87.
  • the signal IN2 has a high potential
  • the signal OUT2 has a high potential
  • the signal IN2 has a low potential
  • the signal OUT2 has a low potential. That is, when the signal IN2 is a 1-bit digital signal, the delay circuit DC outputs a signal having the same digital value as the signal IN2 as the signal OUT2.
  • the delay circuit DC has a function of outputting the signal IN2 as the signal OUT2 after a delay time determined by the characteristics of the transistors 84 to 87, the magnitude of the potential VDD, the magnitude of the potential VSS, and the like.
  • the delay circuit DC can be applied to the delay circuit 51 included in the circuit 41 provided in the delay signal generation circuit 23 and the delay circuit 61 included in the circuit 60 provided in the delay addition circuit 35.
  • the delay circuit 51 and the delay circuit 61 may have a plurality of configurations shown in FIG. 8B.
  • the delay circuit 51 has two delay circuits DC shown in FIG. 8B
  • the signal OUT2 of one delay circuit DC can be used as the signal IN2 of the other delay circuit DC.
  • the larger the number of delay circuits DC included in the delay circuit 51 and the delay circuit 61 the longer the delay time can be.
  • the delay time can be increased by increasing the channel length or decreasing the channel width of the transistors 84 to 87, for example.
  • the delay circuit DC can also function as a buffer circuit.
  • the transistors 84 to 87 can be n-channel transistors, the delay circuit DC can have a configuration without p-channel transistors. Therefore, transistors 84 to 87 can be, for example, OS transistors. As previously discussed, OS transistors may be provided in layer 30. As described above, the delay circuit DC can be applied to a buffer circuit provided in the layer 30, for example, the buffer circuit 37.
  • FIG. 9 is a perspective view showing a configuration example of the semiconductor device 10, which is a modification of the semiconductor device 10 shown in FIG.
  • the semiconductor device 10 shown in FIG. 1 differs from the semiconductor device 10 shown in FIG. 1 in that the block 11 ⁇ 1> and the block 11 ⁇ 2> each have two layers 20.
  • the block 11 ⁇ 1> and the block 11 ⁇ 2> respectively include the layer 20_1, the layers 30_1 to 30_m (m is an integer of 2 or more) on the layer 20_1, and the layers 30_1 to 30_m on the layer 30_m. It has a layer 20_2 and layers 30_m+1 to 30_2m on the layer 20_2.
  • the layers 30 are shown as a layer 30_1, a layer 30_2, a layer 30_3, a layer 30_m, a layer 30_m+1, a layer 30_m+2, a layer 30_m+3, and a layer 30_2m. Note that the semiconductor device 10 may have three or more layers 20.
  • FIG. 10 is a perspective view showing a configuration example of the block 11 shown in FIG. 9. As shown in FIG. Specifically, FIG. 10 shows a configuration example of the layer 20_1, layer 20_2, layer 30_1, and layer 30_m+1.
  • the layer 20_1 includes a reference signal generation circuit 21, a selection signal generation circuit 22, a delay signal generation circuit 23, a row circuit 24_1, a column circuit 25_1, and a sense amplifier circuit 27_1.
  • the layer 20_2 includes a row circuit 24_2, a column circuit 25_2, and a sense amplifier circuit 27_2. That is, the reference signal generation circuit 21, selection signal generation circuit 22, and delay signal generation circuit 23 can be provided only in the layer 20_1. Even if the block 11 has three or more layers 20, the reference signal generation circuit 21, selection signal generation circuit 22, and delay signal generation circuit 23 can be provided only in the lowest layer 20_1. Note that the reference signal generation circuit 21, selection signal generation circuit 22, and delay signal generation circuit 23 may be provided in a plurality of layers 20.
  • the layer 30_1 includes a storage section 31_1, a selection circuit 33_1, a delay addition circuit 35a_1, a delay addition circuit 35b_1, and a buffer circuit 37_1, and memory cells 32_1 are arranged in a matrix in the storage section 31_1.
  • the layer 30_m+1 includes a storage section 31_m+1, a selection circuit 33_m+1, a delay addition circuit 35a_m+1, a delay addition circuit 35b_m+1, and a buffer circuit 37_m+1, and memory cells 32_m+1 are arranged in a matrix in the storage section 31_m+1.
  • the reference signal BASE supplied to the input terminal of the buffer circuit 37_m+1 is output from the output terminal of the buffer circuit 37_m+1 as a delay time detection signal DT_m+1, and is supplied to the delay signal generation circuit 23.
  • the block 11 has 2m layers 30. Further, the buffer circuit 37 is provided for each layer 30. As described above, the delay signal generation circuit 23 is supplied with 2m types of delay time detection signals DT.
  • the row circuit 24_1 has a function of generating a row selection signal RSEL_1 and supplying it to the selection circuits 33 provided in the layers 30_1 to 30_m.
  • the row circuit 24_2 has a function of generating a row selection signal RSEL_2 and supplying it to the selection circuits 33 provided in the layers 30_m+1 to 30_2m.
  • the column circuit 25_1 has a function of writing data DATAin_1 into the memory cell 32 via the delay adding circuit 35b provided in the layers 30_1 to 30_m. Further, the column circuit 25_1 has a function of outputting data read from the memory cells 32 provided in the layers 30_1 to 30_m as data DATAout_1. Further, the column circuit 25_1 has a function of generating a precharge signal and supplying it to the delay adding circuit 35b provided in the layers 30_1 to 30_m before reading data from the memory cells 32 provided in the layers 30_1 to 30_m. has.
  • the column circuit 25_2 has a function of writing data DATAin_2 into the memory cell 32 via the delay adding circuit 35b provided in the layers 30_m+1 to 30_2m. Further, the column circuit 25_2 has a function of outputting data read from the memory cells 32 provided in the layers 30_m+1 to 30_2m as data DATAout_2. Further, the column circuit 25_2 has a function of generating a precharge signal and supplying it to the delay adding circuit 35b provided in the layers 30_m+1 to 30_2m before reading data from the memory cells 32 provided in the layers 30_m+1 to 30_2m. has.
  • the sense amplifier circuit 27_1 has a function of amplifying data read from the memory cells 32 provided in the layers 30_1 to 30_m.
  • the sense amplifier circuit 27_2 has a function of amplifying data read from the memory cells 32 provided in the layers 30_m+1 to 30_2m.
  • a CPU Central Processing Unit
  • a CPU can be provided in a layer below the layer 20_1.
  • a CPU can be provided between the layer 20_1 and the package substrate 101 shown in FIG. 3.
  • the data DATAin_1 supplied to the column circuit 25_1 provided in the layer 20_1 and the data DATAin_2 supplied to the column circuit 25_2 provided in the layer 20_2 can both be generated by the CPU provided in the layer below the layer 20_1.
  • data DATAout_1 outputted by the column circuit 25_1 and data DATAout_2 outputted by the column circuit 25_2 are both supplied to the CPU provided in the layer below the layer 20_1.
  • the reference signal generation circuit 21, selection signal generation circuit 22, and delay signal generation circuit 23 are provided only in the layer 20_1, which is the lowest layer 20. It is preferable not to provide it in other layers 20.
  • a GPU Graphics Processing Unit
  • an FPGA Field Programmable Gate Array
  • the layer 20_1 may be provided with a CPU, GPU, FPGA, or the like.
  • the wiring distance from the row circuit 24 to the layer 30_m+1 (layer 30_n/2+1) to layer 30_2m (layer 30_n) can be shortened.
  • data can be written to and read from the memory cells 32 provided in the layers 30_m+1 (layers 30_n/2+1) to 30_2m (layers 30_n) at high speed. Furthermore, the number of selection circuits 33 electrically connected to one row circuit 24, the number of delay adding circuits 35b electrically connected to one column circuit 25, and the number of delay adding circuits 35b electrically connected to one sense amplifier circuit 27 are also determined. The number of bit lines connected can be reduced. Therefore, the loads on the row circuit 24, column circuit 25, and sense amplifier circuit 27 can be reduced. On the other hand, in the semiconductor device 10 shown in FIGS. 1 and 2, it is not necessary to form a through electrode using TSV or the like in the layer 20 having a Si transistor, for example. Therefore, the semiconductor device 10 shown in FIGS. 1 and 2 can be manufactured more easily than the semiconductor device 10 shown in FIGS. 9 and 10.
  • FIG. 11 is a cross-sectional view showing an example of an integrated circuit (also referred to as an IC chip) having the semiconductor device 10 shown in FIGS. 9 and 10, and is a modification of the configuration shown in FIG. 3. Note that in FIG. 11, the transistor 47 and the transistor 49 are omitted.
  • an integrated circuit also referred to as an IC chip
  • FIG. 11 shows an example in which the through electrode 44 is provided in the layer 20_2. Furthermore, metal bumps 45 (also referred to as micro bumps) are provided between the layers 20 and 30. Further, an electrode 46 is provided between the two electrodes 48 provided on the two layers 30 and between the through electrode 44 and the metal bump 45.
  • the layer 20_1, the layer 20_2, and the layers 30_1 to 30_2m are electrically connected to each other by the through electrode 44, the metal bump 45, the electrode 46, and the electrode 48.
  • FIG. 12A is a block diagram showing an example of wiring electrically connected to the memory cells 32 provided in the storage section 31. Note that for the sake of explanation, FIG. 12A also shows the row circuit 24, column circuit 25, sense amplifier circuit 27, selection circuit 33, delay addition circuit 35a, and delay addition circuit 35b. The connection relationship between the column circuit 25 and the sense amplifier circuit 27 is not shown in FIG. 12A.
  • a word line WWL, a word line RWL, a bit line WBL, a bit line RBL, a wiring SL, and a wiring BGL are electrically connected to the memory cell 32.
  • Word line WWL and word line RWL are electrically connected to delay adding circuit 35a.
  • Bit line WBL is electrically connected to delay adding circuit 35b.
  • the bit line RBL is electrically connected to the delay adding circuit 35b and the sense amplifier circuit 27.
  • FIG. 12B is a circuit diagram showing a configuration example of the memory cell 32.
  • the memory cell 32 shown in FIG. 12B is a two-transistor type (2T) gain cell.
  • the memory cell 32 includes a transistor MW1, a transistor MR1, and a capacitor CS1.
  • One of the source and drain of the transistor MW1 is electrically connected to one electrode of the capacitor CS1.
  • One electrode of the capacitor CS1 is electrically connected to the gate of the transistor MR1.
  • a node to which one of the source or drain of the transistor MW1, one electrode of the capacitor CS1, and the gate of the transistor MR1 are electrically connected is referred to as a node N.
  • the other of the source and drain of transistor MW1 is electrically connected to bit line WBL.
  • the gate of transistor MW1 is electrically connected to word line WWL.
  • the other electrode of capacitor CS1 is electrically connected to word line RWL.
  • One of the source and drain of the transistor MR1 is electrically connected to the bit line RBL.
  • the other one of the source and drain of the transistor MR1 is electrically connected to the wiring SL.
  • the back gate of the transistor MW1 and the back gate of the transistor MR1 are electrically connected to the wiring BGL. For example, a constant potential is supplied to the wiring SL.
  • the row circuit 24 When writing data to the memory cell 32, the row circuit 24 generates a row selection signal RSEL that turns on the transistor MW1, and supplies it to the word line WWL. As a result, data corresponding to the potential of the bit line WBL is written into the memory cell 32. Specifically, charges corresponding to the potential of bit line WBL are supplied to node N. From the above, the transistor MW1 can be said to be a write transistor, the word line WWL can be said to be a write word line, and the bit line WBL can be said to be a write bit line.
  • the data written in the memory cell 32 is held by turning off the transistor MW1. Specifically, the charge on the node N corresponding to the data written to the memory cell 32 is held.
  • the column circuit 25 When reading data from the memory cell 32, the column circuit 25 first generates a precharge signal and supplies the precharge signal to the bit line RBL to precharge the bit line RBL. Next, the row circuit 24 generates a row selection signal RSEL and supplies it to the word line RWL to increase the potential of the other electrode of the capacitor CS1. As a result, the potential of the node N becomes high, and a current having a magnitude corresponding to the data held in the memory cell 32 flows between the bit line RBL and the wiring SL via the transistor MR1. Therefore, the potential of the bit line RBL changes depending on the data held in the memory cell 32.
  • the sense amplifier circuit 27 amplifies the difference between the precharge potential and the potential of the bit line RBL.
  • the transistor MR1 can be said to be a read transistor
  • the word line RWL can be said to be a read word line
  • the bit line RBL can be said to be a read bit line.
  • the row selection signal RSEL supplied to the word line WWL when writing data to the memory cell 32 and the row selection signal RSEL supplied to the word line RWL when reading data from the memory cell 32 are different signals. For example, signals with different potentials can be generated. For example, even if the row selection signal RSEL supplied to the word line WWL and the row selection signal RSEL supplied to the word line RWL are both set to high potential, it is possible to make these two high potentials different. I can do it.
  • Transistor MW1 and transistor MR1 can be OS transistors.
  • OS transistor As the transistor MW1, the off-state current of the transistor MW1 can be made extremely low, so that the charge at the node N can be held for a long time. Therefore, the memory cell 32 can hold data for a long time. Further, since data can be held in the memory cell 32 by turning off the transistor MW1, power is not consumed to hold data.
  • the memory cell 32 is a low power consumption memory cell that can hold data for a long time, and the semiconductor device 10 can be used as a nonvolatile memory device.
  • the memory cell 32A shown in FIG. 13A is a 3T type gain cell and includes transistors MW2, MR2, transistor MS2, and capacitor CS2.
  • Transistor MW2, transistor MR2, and transistor MS2 are a write transistor, a read transistor, and a selection transistor, respectively.
  • the back gates of the transistor MW2, the transistor MR2, and the transistor MS2 are electrically connected to the wiring BGL.
  • the memory cell 32A is electrically connected to the word line RWL, word line WWL, bit line RBL, bit line WBL, capacitor line CDL, and power line PL.
  • a low potential specifically, for example, a ground potential is supplied to the capacitor line CDL and the power supply line PL.
  • FIG. 13B shows another configuration example of a 2T type gain cell.
  • the read transistor is composed of an OS transistor without a back gate.
  • FIG. 13C shows another configuration example of the 3T type gain cell.
  • the memory cell 32C shown in FIG. 13C is configured with an OS transistor having no back gate as a read transistor and a selection transistor.
  • bit line RBL and the bit line WBL may be provided.
  • NOSRAM nonvolatile Oxide Semiconductor Random Access Memory
  • FIG. 13D shows an example of a 1T1C (capacitance) type memory cell.
  • a memory cell 32D shown in FIG. 13D is electrically connected to a word line WL, a bit line BL, a capacitor line CDL, and a wiring BGL.
  • Memory cell 32D includes a transistor MW3 and a capacitor CS3. The back gate of transistor MW3 is electrically connected to wiring BGL.
  • DOSRAM Dynamic Oxide Semiconductor RAM
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.
  • Embodiment 2 In this embodiment mode, a structure of a transistor that can be applied to the semiconductor device described in the above embodiment mode will be described. As an example, a structure in which transistors having different electrical characteristics are stacked will be described. With this configuration, the degree of freedom in designing the semiconductor device can be increased. Further, by stacking and providing transistors having different electrical characteristics, the degree of integration of a semiconductor device can be increased.
  • FIG. 14 shows a part of the cross-sectional structure of the semiconductor device.
  • the semiconductor device shown in FIG. 14 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 15A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 15B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 15C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 corresponds to the Si transistor described in the above embodiment mode
  • the transistor 550 corresponds to an OS transistor.
  • one of the row direction and the column direction in which memory cells are provided is referred to as the X direction, and the other of the row direction and the column direction is referred to as the Y direction.
  • a direction perpendicular to both the X direction and the Y direction is defined as the Z direction.
  • the Z direction is also referred to as the height direction.
  • the transistor 500 is provided above the transistor 550, and the capacitor 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 550 As shown in FIG. 15C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 with an insulator 315 interposed therebetween. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, the low resistance region 314b, etc.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs, for example.
  • the low resistance regions 314a and 314b are made of an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a metal oxide material or a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using, for example, an SOI (Silicon on Insulator) substrate.
  • SOI Silicon on Insulator
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • An SOI substrate formed using the same method may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, or aluminum nitride is used. Just use it.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a planarization film that planarizes a step caused by the transistor 550 provided below, for example.
  • the upper surface of the insulator 322 may be planarized by a planarization process using chemical mechanical polishing (CMP) to improve flatness.
  • CMP chemical mechanical polishing
  • a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311, the transistor 550, or the like to a region where the transistor 500 is provided is preferably used.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a capacitor 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring is a single layer or a stack of conductive materials such as metal materials, alloy materials, metal nitride materials, or metal oxide materials. Can be used. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is particularly preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring connected to the transistor 550. Note that the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are stacked in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring. Note that the conductor 376 can be provided using the same material as the conductor 328 and the conductor 330.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring. Note that the conductor 386 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • tantalum nitride may be used as the conductor having barrier properties against hydrogen. Further, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 550 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • an insulator 510, an insulator 512, an insulator 514, and an insulator 516 are provided in a laminated manner in this order.
  • a substance that has barrier properties against oxygen, hydrogen, and the like it is preferable to use a substance that has barrier properties against oxygen, hydrogen, and the like.
  • the insulator 510 and the insulator 514 include a film having barrier properties that prevents hydrogen, impurities, etc. from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided. It is preferable to use Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause variations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (for example, the conductor 503) forming the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 functions as a plug or wiring connected to the capacitor 600 or the transistor 550.
  • the conductor 518 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 518 in a region in contact with the insulator 510 and the insulator 514 is preferably a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 disposed to be embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed on the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 is preferably disposed between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b are sometimes collectively referred to as the oxide 530.
  • the transistor 500 has a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 14 and 15A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, or the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. I can do it.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four surfaces, etc.) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor will be improved or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503b is formed further inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • the conductor 503a it is preferable to use a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • V OH defects
  • electrons which are carriers
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to be normally on (a state in which a channel exists and current flows through the transistor even when no voltage is applied to the gate electrode). Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the V O H in the oxide 530 it is preferable to reduce the V O H in the oxide 530 as much as possible to make it highly pure or substantially pure.
  • water and impurities such as hydrogen in the oxide semiconductor are removed (also referred to as “dehydration” or “dehydrogenation treatment”). ) and supplying oxygen to the oxide semiconductor to compensate for oxygen vacancies (also referred to as “oxygenation treatment”) are important.
  • an oxide material from which some oxygen is released by heating is an oxide with an amount of desorbed oxygen in terms of oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of .0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction of "V O H ⁇ Vo+H" occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O. Further, some of the hydrogen may be gettered to the conductor 542.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source that generates high-density plasma or an apparatus having a power source that applies RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be efficiently removed.
  • It can be introduced into the oxide 530 or into the insulator near the oxide 530.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in a nitrogen gas or inert gas atmosphere.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate). .
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen, impurities, and the like, oxygen included in the oxide 530 does not diffuse toward the insulator 520, which is preferable. Further, the conductor 503 can be prevented from reacting with oxygen contained in the insulator 524, the oxide 530, or the like.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, gate insulating films become thinner, which may cause problems such as leakage current. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials that have the function of suppressing the diffusion of impurities, oxygen, etc. (the above-mentioned oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, and an oxide containing aluminum and hafnium (hafnium aluminate).
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • a metal oxide that functions as an oxide semiconductor is used for the oxide 530 including the channel formation region.
  • the oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) , hafnium, tantalum, tungsten, or one or more selected from magnesium, etc.) may be used.
  • a metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an atomic layer deposition (ALD) method. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • a metal oxide that functions as a channel formation region in the oxide 530 with a band gap of 2 eV or more, preferably 2.5 eV or more. In this way, by using a metal oxide with a large band gap, the off-state current of the transistor can be reduced.
  • the oxide 530 has the oxide 530a below the oxide 530b, diffusion of impurities from a component formed below the oxide 530a to the oxide 530b can be suppressed.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is preferably higher than the energy at the bottom of the conduction band of the oxide 530b. In other words, it is preferable that the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or there is a continuous junction.
  • the oxide 530a and the oxide 530b have a common element other than oxygen (as a main component), a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide, an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is through the oxide 530b.
  • the oxide 530a With the above-described structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided over the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single-layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film, an aluminum film or a copper film is laminated on the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface between the oxide 530 and the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier density in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulator 544 it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), etc., which are insulators containing oxides of one or both of aluminum and hafnium. .
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of a material that has oxidation resistance or a material that does not significantly reduce its conductivity even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • impurities such as water and hydrogen contained in the insulator 580 can be suppressed from diffusing into the oxide 530b. Furthermore, oxidation of the conductor 542 due to excess oxygen contained in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 15A and 15B, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • a conductive material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • insulator 580 has regions of excess oxygen.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is reduced.
  • the opening in the insulator 580 is formed to overlap a region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 In miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, so even if the conductor 560 has a high aspect ratio, it can be formed without collapsing the conductor 560 during the process.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, etc. can be used. Can be done.
  • aluminum oxide has high barrier properties, and even a thin film of 0.5 nm or more and 3.0 nm or less can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 functioning as an interlayer film over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 in between.
  • the conductor 540a and the conductor 540b have the same configuration as a conductor 546 and a conductor 548, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance that has barrier properties against oxygen, hydrogen, and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • Insulators 520, 522, 524, 544, 580, 574, 581, 582, and 586 also include a conductor 546, a conductor 548, etc. is embedded.
  • the conductor 546 and the conductor 548 function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed to surround the transistor 500, and an insulator having high barrier properties against hydrogen or water may be formed to cover the opening.
  • the plurality of transistors 500 may be wrapped together with an insulator having high barrier properties against hydrogen or water. Note that when forming an opening to surround the transistor 500, for example, an opening reaching the insulator 522 or 514 is formed, and the above-mentioned insulator with high barrier properties is formed in contact with the insulator 522 or 514. If formed, it can also serve as part of the manufacturing process of the transistor 500, which is preferable.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • Capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or a wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed in parallel.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, or tungsten nitride film etc. can be used.
  • Conductive materials such as doped indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 have a single-layer structure in this embodiment, they are not limited to this structure, and may have a stacked structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesiveness to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • a low resistance metal material such as Cu (copper) or Al (aluminum) may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • a semiconductor device using a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • Substrates that can be used in the semiconductor device of one embodiment of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless steel foil, tungsten substrates). , a substrate having a tungsten foil, etc.), a semiconductor substrate (for example, a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, a compound semiconductor substrate, etc.), and an SOI (Silicon on Insulator) substrate. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • the glass substrate include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, soda lime glass, and the like. Besides, for example, crystallized glass can be used.
  • a flexible substrate, a bonded film, paper containing a fibrous material, a base film, or the like can be used as the substrate.
  • the flexible substrate, bonded film, base film, etc. include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride.
  • examples include polyamide, polyimide, aramid resin, epoxy resin, inorganic vapor-deposited film, and paper.
  • transistors using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, it is possible to manufacture transistors with less variation in characteristics, size, shape, etc., high current capability, and small size.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as the substrate, and a transistor, a resistor, a capacitor, etc. may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor, resistor, capacitor, etc.
  • the peeling layer can be used to separate a semiconductor device from a substrate after completing a part or all of the semiconductor device thereon and transfer it to another substrate.
  • the transistor, resistor, capacitor, etc. can be transferred to a substrate with poor heat resistance, a flexible substrate, or the like.
  • the above-mentioned release layer may include, for example, a laminated structure of an inorganic film of a tungsten film and a silicon oxide film, a structure in which an organic resin film such as polyimide is formed on a substrate, or a silicon film containing hydrogen. Can be used.
  • a semiconductor device may be formed on one substrate and then transferred to another substrate.
  • substrates on which semiconductor devices are transferred include, in addition to the above-mentioned substrates on which transistors can be formed, paper substrates, cellophane substrates, aramid film substrates, polyimide film substrates, stone substrates, wood substrates, cloth substrates (natural Examples include fibers (silk, cotton, linen), synthetic fibers (nylon, polyurethane, polyester), recycled fibers (acetate, cupro, rayon, recycled polyester), leather substrates, rubber substrates, etc.
  • the transistor 550 illustrated in FIG. 14 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, or the like.
  • the semiconductor device is a unipolar circuit (meaning transistors of the same polarity, such as only n-channel transistors) including only OS transistors
  • the structure of the transistor 550 may be the same as that of the transistor 500.
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.
  • FIG. 16 shows an example of a cross-sectional configuration using a DOSRAM circuit configuration.
  • FIG. 16 illustrates a case where memory layers 400_1 to 400_4 are stacked on the drive circuit layer 401.
  • FIG. 16 illustrates a transistor 550 included in the driver circuit layer 401.
  • the transistor 550 described in the above embodiment can be used as the transistor 550.
  • transistor 550 illustrated in FIG. 16 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the drive circuit layer 401 and the memory layer 400, or between the h-th memory layer 400 and the h+1-th memory layer 400. You can leave it there.
  • the h-th storage layer 400 may be referred to as a storage layer 400_h
  • the h+1-th storage layer 400 may be referred to as a storage layer 400_h+1.
  • h is an integer greater than or equal to 1 and less than or equal to 3.
  • the solutions for "h+ ⁇ " and "h- ⁇ ” are integers of 1 or more and 4 or less. do.
  • a plurality of wiring layers can be provided depending on the design. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films over the transistor 550.
  • a conductor 328 is embedded in the insulator 320 and the insulator 322, for example.
  • a conductor 330 is embedded in the insulator 324 and the insulator 326, for example. Note that the conductor 328 and the conductor 330 function as a contact plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below it.
  • the upper surface of the insulator 320 may be planarized by a planarization process using, for example, chemical mechanical polishing (CMP) to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • An insulator 514 included in the memory layer 400_1 is provided on the insulator 354. Further, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring. For example, the bit line BL and the transistor 550 are electrically connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 17A shows an example of the cross-sectional structure of the memory layer 400_h. Further, FIG. 17B shows an equivalent circuit diagram of FIG. 17A. FIG. 17A shows an example in which two memory cells MC are electrically connected to one bit line BL.
  • the memory cell MC shown in FIGS. 16 and 17A includes a transistor M1 and a capacitor C.
  • the transistor 500 described in the above embodiment can be used as the transistor M1.
  • the transistor M1 differs from the transistor 500 in that the conductor 542a and the conductor 542b extend beyond the end of the oxide 530.
  • the memory cell MC shown in FIGS. 16 and 17A includes a conductor 156 that functions as one terminal of the capacitor C, an insulator 153 that functions as a dielectric, and a conductor 160 that functions as the other terminal of the capacitor C. (a conductor 160a and a conductor 160b).
  • the conductor 156 is electrically connected to a portion of the conductor 542b.
  • the conductor 160 is electrically connected to a wiring PL (not shown in FIG. 17A).
  • Capacitor C is formed in an opening provided by removing a portion of insulator 574, insulator 580, and insulator 554.
  • the conductor 156, the insulator 580, and the insulator 554 are preferably formed using an ALD method, a CVD method, or the like, since they are formed along the side surfaces of the opening.
  • a conductor that can be used for the conductor 505 or the conductor 560 may be used.
  • titanium nitride formed using an ALD method may be used as the conductor 156.
  • titanium nitride formed using an ALD method may be used as the conductor 160a, and tungsten formed using a CVD method may be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant).
  • high-k high dielectric constant
  • an oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. can be used as an insulator of a high dielectric constant material.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • insulators made of the above-mentioned materials can be stacked and used.
  • insulators of high dielectric constant materials aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxides containing silicon and hafnium
  • An oxynitride, an oxide containing silicon and zirconium, an oxynitride containing silicon and zirconium, an oxide containing hafnium and zirconium, an oxynitride containing hafnium and zirconium, or the like can be used.
  • the insulator 153 can be made thick enough to suppress leakage current, and a sufficient electrostatic capacitance of the capacitor C can be ensured.
  • insulators made of the above-mentioned materials in a layered manner, and it is preferable to use a layered structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • a layered structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material for example, as the insulator 153, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used. Furthermore, for example, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitor C can be suppressed.
  • FIG. 18 shows an example of a cross-sectional configuration when the circuit configuration of a NOSRAM memory cell is used. Note that FIG. 18 is also a modification of FIG. 16. Further, FIG. 19A shows an example of the cross-sectional structure of the memory layer 400_h. Further, FIG. 19B shows an equivalent circuit diagram of FIG. 19A.
  • the memory cell MC shown in FIGS. 18 and 19A includes a transistor M1, a transistor M2, and a transistor M3 on an insulator 514. Further, a conductor 215 is provided on the insulator 514. The conductor 215 can be formed using the same material and the same process as the conductor 505.
  • the transistor M2 and the transistor M3 shown in FIGS. 18 and 19A share one island-shaped oxide 530.
  • a portion of one island-shaped oxide 530 functions as a channel formation region of transistor M2, and another portion functions as a channel formation region of transistor M3.
  • the source of the transistor M2 and the drain of the transistor M3, or the drain of the transistor M2 and the source of the transistor M3 are shared. Therefore, the area occupied by the transistors is smaller than when the transistors M2 and M3 are provided independently.
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Further, an insulator 514 of the memory layer 400_h+1 is provided on the insulator 287 and the conductor 161.
  • the conductor 215 of the memory layer 400_h+1 functions as one terminal of the capacitor C
  • the insulator 514 of the memory layer 400_h+1 functions as a dielectric of the capacitor C
  • the conductor 161 functions as the other terminal of the capacitor C. functions as a terminal.
  • the other of the source and drain of the transistor M1 is electrically connected to the conductor 161 through a contact plug
  • the gate of the transistor M2 is electrically connected to the conductor 161 through another contact plug.
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • an OS transistor when impurities and oxygen vacancies exist in a channel formation region in an oxide semiconductor, electrical characteristics tend to fluctuate, and reliability may deteriorate. Further, in an OS transistor, a defect in which hydrogen is present in an oxygen vacancy in an oxide semiconductor (hereinafter sometimes referred to as V OH ) may be formed, and electrons serving as carriers may be generated. Furthermore, when V OH is formed in the channel formation region, the donor concentration in the channel formation region may increase. As the donor concentration in the channel forming region increases, the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it is possible to have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have excellent effects compared to Si transistors, such as a smaller off-state current and the ability to manufacture a transistor with a short channel length.
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.
  • FIG. 20A A perspective view of a board (mounted board 704) on which electronic component 700 is mounted is shown in FIG. 20A.
  • An electronic component 700 shown in FIG. 20A includes a semiconductor device 710 within a mold 711. In FIG. 20A, some descriptions are omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring for example, compared to technologies that use through silicon vias such as TSV, so it is also possible to increase the number of connection pins. .
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • a plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays are monolithically stacked.
  • OS transistors By forming a plurality of memory cell arrays into a monolithic stacked structure, one or both of memory bandwidth and memory access latency can be improved.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • an OS transistor can be said to have a superior structure to a Si transistor.
  • the semiconductor device 710 may be referred to as a die.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 can be used for an integrated circuit such as a CPU, a GPU, or an FPGA.
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wiring lines and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to realize a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a decrease in reliability due to a difference in expansion coefficient between the integrated circuit and the interposer is less likely to occur.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided to overlap the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided at the bottom of the package substrate 732.
  • FIG. 20B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). d package) and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 21A a perspective view of electronic device 6500 is shown in FIG. 21A.
  • Electronic device 6500 shown in FIG. 21A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • Electronic device 6600 shown in FIG. 21B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the control device 6509, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 21C a perspective view of large computer 5600 is shown in FIG. 21C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 21D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 21E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628 are illustrated in FIG. Please refer to the description of the semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • the standard of the connection terminal 5629 is PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power and inputting signals to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). ) etc.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • the respective standards include, for example, HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 can be electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622.
  • An example of the semiconductor device 5628 is a storage device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • Large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 22 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification and the like may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays. Can be mentioned.
  • the solar panel 6802 By irradiating the solar panel 6802 with sunlight, electric power necessary for the operation of the artificial satellite 6800 is generated. However, for example, in a situation where the solar panel is not irradiated with sunlight, or in a situation where the amount of sunlight irradiated onto the solar panel is small, less power is generated. Therefore, the power necessary for satellite 6800 to operate may not be generated. In order to operate the artificial satellite 6800 even in a situation where generated power is small, it is preferable to provide the artificial satellite 6800 with a secondary battery 6805. Note that the solar panel is sometimes called a solar cell module.
  • Satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, or a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in a storage system applied to a data center, for example.
  • Data centers are required to perform long-term data management, such as ensuring data immutability.
  • long-term data management such as ensuring data immutability.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, downsize the cooling equipment, and so on. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 23 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 23 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • power consumption can be reduced by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic equipment, large computers, space equipment, and data centers. Expected to be effective. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • the structure, structure, method, etc. shown in this embodiment can be used in appropriate combination with the structure, structure, method, etc. shown in other embodiments.
  • each embodiment can be combined with the structure shown in other embodiments as appropriate to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • the content described in one embodiment may be a part of the content
  • another content may be a part of the content
  • one or more of the content described in that embodiment It is possible to apply, combine, or replace the content (or even part of the content) described in another embodiment.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground voltage (earth voltage)
  • voltage can be translated into potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and depending on the reference potential, for example, the potential applied to the wiring may be changed.
  • a switch refers to a switch that is in a conductive state (on state) or non-conductive state (off state) and has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching a path through which current flows.
  • the channel length refers to, for example, the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a plan view of a transistor, or the region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be referred to as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like, depending on the circuit configuration, device structure, or the like. Further, a terminal, a wiring, or the like can be referred to as a node.
  • a and B are connected means that A and B are electrically connected.
  • a connection that is In other words, direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.

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Abstract

記憶密度が高く、且つ信頼性が高い半導体装置を提供する。第１乃至第３の層が積層された半導体装置。第１の層は、遅延信号生成回路、及び行回路を有する。第２の層は、第１の遅延付加回路、及び第１のメモリセルを有し、第３の層は、第２の遅延付加回路、及び第２のメモリセルを有する。遅延信号生成回路は、第１及び第２の遅延時間を表す第１及び第２の遅延信号を生成し、それぞれ第１及び第２の遅延付加回路に供給する機能を有する。行回路は、読み出し動作を行う第１又は第２のメモリセルを選択する、行選択信号を生成し、第１又は第２の遅延付加回路に供給する機能を有する。第１の遅延付加回路は、行選択信号を、第１の遅延時間の経過後に第１のメモリセルに供給する機能を有する。第２の遅延付加回路は、行選択信号を、第２の遅延時間の経過後に第２のメモリセルに供給する機能を有する。第１の遅延時間は、第２の遅延時間より長い。

Description

半導体装置
本発明の一態様は、半導体装置に関する。本発明の一態様は、半導体装置の駆動方法に関する。本発明の一態様は、記憶装置に関する。本発明の一態様は、記憶装置の駆動方法に関する。本発明の一態様は、電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又は、それらの製造方法、を一例として挙げることができる。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３Ｄ　ＮＡＮＤ型の記憶装置等のように、メモリセルを積層して設けることが有効である（特許文献１乃至特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許出願公開２０１６／０１４９００４号明細書 米国特許出願公開２０１３／００６９０５２号明細書
記憶装置において、例えば、メモリセルへのデータの書き込み、及び読み出しを制御する駆動回路が設けられたシリコンダイの上に、複数のメモリセルアレイが積層して設けられる場合、駆動回路からメモリセルアレイまでの配線距離は、メモリセルアレイの階層ごとに異なる。具体的には、上の階層に設けられるメモリセルアレイほど、駆動回路からメモリセルアレイまでの配線距離が長くなる。配線距離が長くなるほど、配線抵抗が大きくなるため、駆動回路が信号を生成してから当該信号がメモリセルアレイに供給されるまでの時間、及びメモリセルアレイからデータを読み出す際に当該データが駆動回路に供給されるまでの時間が長くなる場合がある。このため、例えば異なる階層に設けられた二つのメモリセルアレイから同時にデータを読み出す必要がある場合でも、データが同時に読み出されない場合がある。具体的には、上の階層のメモリセルに保持されたデータの読み出しが、下の階層のメモリセルに保持されたデータの読み出しより遅くなる場合がある。これにより、半導体装置が誤動作を起こす場合がある。
本発明の一態様は、信頼性が高い半導体装置を提供することを課題の１つとする。又は、本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の１つとする。又は、本発明の一態様は、記憶密度が高い半導体装置を提供することを課題の１つとする。又は、本発明の一態様は、小型の半導体装置を提供することを課題の１つとする。又は、本発明の一態様は、低消費電力の半導体装置を提供することを課題の１つとする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出できる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも１つの課題を解決するものである。
本発明の一態様は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第１の層は、遅延信号生成回路と、行回路と、を有し、第２の層は、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、第３の層は、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成し、第１の遅延付加回路に供給する機能、及び第２の遅延時間を表す第２の遅延信号を生成し、第２の遅延付加回路に供給する機能を有し、行回路は、読み出し動作を行う第１又は第２のメモリセルを選択する、行選択信号を生成し、第１又は第２の遅延付加回路に供給する機能を有し、第１の遅延付加回路は、第１の遅延付加回路に供給された行選択信号を、第１の遅延時間の経過後に第１の記憶部に供給する機能を有し、第２の遅延付加回路は、第２の遅延付加回路に供給された行選択信号を、第２の遅延時間の経過後に第２の記憶部に供給する機能を有し、第１の遅延時間は、第２の遅延時間より長い半導体装置である。
又は、本発明の一態様は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第１の層は、選択信号生成回路と、遅延信号生成回路と、行回路と、を有し、第２の層は、第１の選択回路と、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、第３の層は、第２の選択回路と、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、選択信号生成回路は、選択信号を生成し、遅延信号生成回路、第１の選択回路、及び第２の選択回路に供給する機能を有し、遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成する機能、及び第２の遅延時間を表す第２の遅延信号を生成する機能を有し、遅延信号生成回路は、選択信号に基づき、第１の遅延信号、又は第２の遅延信号の一方を出力して、第１の遅延付加回路、及び第２の遅延付加回路に供給する機能を有し、行回路は、読み出し動作を行う第１又は第２のメモリセルを選択する、行選択信号を生成する機能を有し、行回路は、行選択信号を、第１の選択回路、及び第２の選択回路に供給する機能を有し、第１の選択回路は、遅延信号生成回路が第１の遅延信号を出力する場合に、行選択信号を第１の遅延付加回路に供給する機能を有し、第２の選択回路は、遅延信号生成回路が第２の遅延信号を出力する場合に、行選択信号を第２の遅延付加回路に供給する機能を有し、第１の遅延付加回路は、第１の遅延付加回路に供給された行選択信号を、第１の遅延時間の経過後に第１の記憶部に供給する機能を有し、第２の遅延付加回路は、第２の遅延付加回路に供給された行選択信号を、第２の遅延時間の経過後に第２の記憶部に供給する機能を有し、第１の遅延時間は、第２の遅延時間より長い半導体装置である。
又は、上記態様において、第１の層は、基準信号生成回路を有し、第２の層は、第１のバッファ回路を有し、第３の層は、第２のバッファ回路を有し、基準信号生成回路は、基準信号を生成し、遅延信号生成回路、第１のバッファ回路、及び第２のバッファ回路に供給する機能を有し、第１のバッファ回路は、第１のバッファ回路に供給された基準信号を、第１の遅延時間検出信号として遅延信号生成回路に供給する機能を有し、第２のバッファ回路は、第２のバッファ回路に供給された基準信号を、第２の遅延時間検出信号として遅延信号生成回路に供給する機能を有し、遅延信号生成回路は、基準信号が入力された第１の時刻と、第１の遅延時間検出信号が入力された第２の時刻と、の差を表す第１のデジタル信号を生成し、第１のデジタル信号に基づき第１の遅延信号を生成する機能を有し、遅延信号生成回路は、第１の時刻と、第２の遅延時間検出信号が入力された第３の時刻と、の差を表す第２のデジタル信号を生成し、第２のデジタル信号に基づき第２の遅延信号を生成する機能を有してもよい。
又は、上記態様において、遅延信号生成回路は、第１のインバータ回路と、第２のインバータ回路と、を有し、第１のインバータ回路は、第１のデジタル信号が第１のインバータ回路に供給された場合に、第１の遅延信号を生成する機能を有し、第２のインバータ回路は、第２のデジタル信号が第２のインバータ回路に供給された場合に、第２の遅延信号を生成する機能を有してもよい。
又は、上記態様において、遅延信号生成回路は、第１のトランジスタを有し、第１のメモリセルは、第２のトランジスタを有し、第２のメモリセルは、第３のトランジスタを有し、第１のトランジスタは、チャネル形成領域にシリコンを有し、第２のトランジスタ、及び第３のトランジスタは、チャネル形成領域に金属酸化物を有してもよい。
又は、本発明の一態様は、第１のブロックと、第２のブロックと、を有し、第１のブロックは、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第２のブロックは、第４の層と、第４の層上の第５の層と、第５の層上の第６の層と、を有し、第１の層は、第１の遅延信号生成回路と、第１の行回路と、を有し、第２の層は、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、第３の層は、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、第４の層は、第２の遅延信号生成回路と、第２の行回路と、を有し、第５の層は、第３の遅延付加回路と、第３のメモリセルがマトリクス状に配列された第３の記憶部と、を有し、第６の層は、第４の遅延付加回路と、第４のメモリセルがマトリクス状に配列された第４の記憶部と、を有し、第１の遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成し、第１の遅延付加回路に供給する機能、及び第２の遅延時間を表す第２の遅延信号を生成し、第２の遅延付加回路に供給する機能を有し、第２の遅延信号生成回路は、第３の遅延時間を表す第３の遅延信号を生成し、第３の遅延付加回路に供給する機能、及び第４の遅延時間を表す第４の遅延信号を生成し、第４の遅延付加回路に供給する機能を有し、第１の行回路は、読み出し動作を行う第１又は第２のメモリセルを選択する、第１の行選択信号を生成し、第１又は第２の遅延付加回路に供給する機能を有し、第２の行回路は、読み出し動作を行う第３又は第４のメモリセルを選択する、第２の行選択信号を生成し、第３又は第４の遅延付加回路に供給する機能を有し、第１の遅延付加回路は、第１の遅延付加回路に供給された第１の行選択信号を、第１の遅延時間の経過後に第１の記憶部に供給する機能を有し、第２の遅延付加回路は、第２の遅延付加回路に供給された第１の行選択信号を、第２の遅延時間の経過後に第２の記憶部に供給する機能を有し、第３の遅延付加回路は、第３の遅延付加回路に供給された第２の行選択信号を、第３の遅延時間の経過後に第３の記憶部に供給する機能を有し、第４の遅延付加回路は、第４の遅延付加回路に供給された第２の行選択信号を、第４の遅延時間の経過後に第４の記憶部に供給する機能を有し、第１の遅延時間は、第２の遅延時間より長く、第３の遅延時間は、第４の遅延時間より長い半導体装置である。
又は、本発明の一態様は、第１のブロックと、第２のブロックと、を有し、第１のブロックは、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第２のブロックは、第４の層と、第４の層上の第５の層と、第５の層上の第６の層と、を有し、第１の層は、第１の選択信号生成回路と、第１の遅延信号生成回路と、第１の行回路と、を有し、第２の層は、第１の選択回路と、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、第３の層は、第２の選択回路と、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、第４の層は、第２の選択信号生成回路と、第２の遅延信号生成回路と、第２の行回路と、を有し、第５の層は、第３の選択回路と、第３の遅延付加回路と、第３のメモリセルがマトリクス状に配列された第３の記憶部と、を有し、第６の層は、第４の選択回路と、第４の遅延付加回路と、第４のメモリセルがマトリクス状に配列された第４の記憶部と、を有し、第１の選択信号生成回路は、第１の選択信号を生成し、第１の遅延信号生成回路、第１の選択回路、及び第２の選択回路に供給する機能を有し、第２の選択信号生成回路は、第２の選択信号を生成し、第２の遅延信号生成回路、第３の選択回路、及び第４の選択回路に供給する機能を有し、第１の遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成する機能、及び第２の遅延時間を表す第２の遅延信号を生成する機能を有し、第１の遅延信号生成回路は、第１の選択信号に基づき、第１の遅延信号、又は第２の遅延信号の一方を出力して、第１の遅延付加回路、及び第２の遅延付加回路に供給する機能を有し、第２の遅延信号生成回路は、第３の遅延時間を表す第３の遅延信号を生成する機能、及び第４の遅延時間を表す第４の遅延信号を生成する機能を有し、第２の遅延信号生成回路は、第２の選択信号に基づき、第３の遅延信号、又は第４の遅延信号の一方を出力して、第３の遅延付加回路、及び第４の遅延付加回路に供給する機能を有し、第１の行回路は、読み出し動作を行う第１又は第２のメモリセルを選択する、第１の行選択信号を生成する機能を有し、第１の行回路は、第１の行選択信号を、第１の選択回路、及び第２の選択回路に供給する機能を有し、第２の行回路は、読み出し動作を行う第３又は第４のメモリセルを選択する、第２の行選択信号を生成する機能を有し、第２の行回路は、第２の行選択信号を、第３の選択回路、及び第４の選択回路に供給する機能を有し、第１の選択回路は、第１の遅延信号生成回路が第１の遅延信号を出力する場合に、第１の行選択信号を第１の遅延付加回路に供給する機能を有し、第２の選択回路は、第１の遅延信号生成回路が第２の遅延信号を出力する場合に、第１の行選択信号を第２の遅延付加回路に供給する機能を有し、第３の選択回路は、第２の遅延信号生成回路が第３の遅延信号を出力する場合に、第２の行選択信号を第３の遅延付加回路に供給する機能を有し、第４の選択回路は、第２の遅延信号生成回路が第４の遅延信号を出力する場合に、第２の行選択信号を第４の遅延付加回路に供給する機能を有し、第１の遅延付加回路は、第１の遅延付加回路に供給された第１の行選択信号を、第１の遅延時間の経過後に第１の記憶部に供給する機能を有し、第２の遅延付加回路は、第２の遅延付加回路に供給された第１の行選択信号を、第２の遅延時間の経過後に第２の記憶部に供給する機能を有し、第３の遅延付加回路は、第３の遅延付加回路に供給された第２の行選択信号を、第３の遅延時間の経過後に第３の記憶部に供給する機能を有し、第４の遅延付加回路は、第４の遅延付加回路に供給された第２の行選択信号を、第４の遅延時間の経過後に第４の記憶部に供給する機能を有し、第１の遅延時間は、第２の遅延時間より長く、第３の遅延時間は、第４の遅延時間より長い半導体装置である。
又は、上記態様において、第１の層は、第１の基準信号生成回路を有し、第２の層は、第１のバッファ回路を有し、第３の層は、第２のバッファ回路を有し、第４の層は、第２の基準信号生成回路を有し、第５の層は、第３のバッファ回路を有し、第６の層は、第４のバッファ回路を有し、第１の基準信号生成回路は、第１の基準信号を生成し、第１の遅延信号生成回路、第１のバッファ回路、及び第２のバッファ回路に供給する機能を有し、第２の基準信号生成回路は、第２の基準信号を生成し、第２の遅延信号生成回路、第３のバッファ回路、及び第４のバッファ回路に供給する機能を有し、第１のバッファ回路は、第１のバッファ回路に供給された第１の基準信号を、第１の遅延時間検出信号として第１の遅延信号生成回路に供給する機能を有し、第２のバッファ回路は、第２のバッファ回路に供給された第１の基準信号を、第２の遅延時間検出信号として第１の遅延信号生成回路に供給する機能を有し、第３のバッファ回路は、第３のバッファ回路に供給された第２の基準信号を、第３の遅延時間検出信号として第２の遅延信号生成回路に供給する機能を有し、第４のバッファ回路は、第４のバッファ回路に供給された第２の基準信号を、第４の遅延時間検出信号として第２の遅延信号生成回路に供給する機能を有し、第１の遅延信号生成回路は、第１の基準信号が入力された第１の時刻と、第１の遅延時間検出信号が入力された第２の時刻と、の差を表す第１のデジタル信号を生成し、第１のデジタル信号に基づき第１の遅延信号を生成する機能を有し、第１の遅延信号生成回路は、第１の時刻と、第２の遅延時間検出信号が入力された第３の時刻と、の差を表す第２のデジタル信号を生成し、第２のデジタル信号に基づき第２の遅延信号を生成する機能を有し、第２の遅延信号生成回路は、第２の基準信号が入力された第３の時刻と、第３の遅延時間検出信号が入力された第４の時刻と、の差を表す第３のデジタル信号を生成し、第３のデジタル信号に基づき第３の遅延信号を生成する機能を有し、第２の遅延信号生成回路は、第３の時刻と、第４の遅延時間検出信号が入力された第４の時刻と、の差を表す第４のデジタル信号を生成し、第４のデジタル信号に基づき第４の遅延信号を生成する機能を有してもよい。
又は、上記態様において、第１の遅延信号生成回路は、第１のインバータ回路と、第２のインバータ回路と、を有し、第２の遅延信号生成回路は、第３のインバータ回路と、第４のインバータ回路と、を有し、第１のインバータ回路は、第１のデジタル信号が第１のインバータ回路に供給された場合に、第１の遅延信号を生成する機能を有し、第２のインバータ回路は、第２のデジタル信号が第２のインバータ回路に供給された場合に、第２の遅延信号を生成する機能を有し、第３のインバータ回路は、第３のデジタル信号が第３のインバータ回路に供給された場合に、第３の遅延信号を生成する機能を有し、第４のインバータ回路は、第４のデジタル信号が第４のインバータ回路に供給された場合に、第４の遅延信号を生成する機能を有してもよい。
又は、上記態様において、第１の遅延信号生成回路は、第１のトランジスタを有し、第１のメモリセルは、第２のトランジスタを有し、第２のメモリセルは、第３のトランジスタを有し、第２の遅延信号生成回路は、第４のトランジスタを有し、第３のメモリセルは、第５のトランジスタを有し、第４のメモリセルは、第６のトランジスタを有し、第１のトランジスタ、及び第４のトランジスタは、チャネル形成領域にシリコンを有し、第２のトランジスタ、第３のトランジスタ、第５のトランジスタ、及び第６のトランジスタは、チャネル形成領域に金属酸化物を有してもよい。
又は、上記態様において、第１の行回路が第１の行選択信号を出力するタイミングと、第２の行回路が第２の行選択信号を出力するタイミングと、が同期されていてもよい。
本発明の一態様により、信頼性が高い半導体装置を提供できる。又は、本発明の一態様により、記憶容量が大きい半導体装置を提供できる。又は、本発明の一態様により、記憶密度が高い半導体装置を提供できる。又は、本発明の一態様により、小型の半導体装置を提供できる。又は、本発明の一態様により、低消費電力の半導体装置を提供できる。又は、本発明の一態様により、新規な半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、又は請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、又は請求項等の記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の構成例を示す斜視図である。
図２は、半導体装置の構成例を示す斜視図である。
図３は、半導体装置の構成例を示す断面図である。
図４は、半導体装置の構成例を示すブロック図である。
図５Ａは、半導体装置の構成例を示すブロック図である。図５Ｂは、半導体装置の駆動方法の一例を示すタイミングチャートである。
図６は、半導体装置の構成例を示すブロック図である。
図７は、半導体装置の構成例を示す回路図である。
図８Ａは、インバータ回路の構成例を示す回路図である。図８Ｂは、遅延回路の構成例を示す回路図である。
図９は、半導体装置の構成例を示す斜視図である。
図１０は、半導体装置の構成例を示す斜視図である。
図１１は、半導体装置の構成例を示す断面図である。
図１２Ａは、半導体装置の構成例を示すブロック図である。図１２Ｂは、メモリセルの構成例を示す回路図である。
図１３Ａ乃至図１３Ｄは、メモリセルの構成例を示す回路図である。
図１４は、半導体装置の構成例を示す断面図である。
図１５Ａ乃至図１５Ｃは、トランジスタの構成例を示す断面図である。
図１６は、半導体装置の構成例を示す断面図である。
図１７Ａは、半導体装置の構成例を示す断面図である。図１７Ｂは、メモリセルの構成例を示す回路図である。
図１８は、半導体装置の構成例を示す断面図である。
図１９Ａは、半導体装置の構成例を示す断面図である。図１９Ｂは、メモリセルの構成例を示す回路図である。
図２０Ａ、及び図２０Ｂは、電子部品の一例を示す図である。
図２１Ａ、及び図２１Ｂは、電子機器の一例を示す図である。図２１Ｃ乃至図２１Ｅは、大型計算機の一例を示す図である。
図２２は、宇宙用機器の一例を示す図である。
図２３は、データセンターに適用可能なストレージシステムの一例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値等に限定されない。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、及び酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言できる。
（実施の形態１）
本実施の形態では、半導体装置の構成例について説明する。本発明の一態様で説明する半導体装置は、例えば記憶装置とすることができる。
本発明の一態様は、複数のブロックを有する半導体装置に関する。各ブロックには、駆動回路を有する層の上に、メモリセルがマトリクス状に配列される記憶部を有する層が複数積層して設けられる。記憶部を複数積層して設けることにより、例えば半導体装置を上面から見た場合において、単位面積当たりの記憶容量を大きくできる。よって、記憶部を１層だけ設ける場合より、半導体装置の記憶密度を高くできる。また、記憶容量を確保しつつ、半導体装置を小型化できる。なお、記憶部にはメモリセルがマトリクス状に配列されることから、記憶部はメモリセルアレイともいう。
駆動回路は、メモリセルへのデータの書き込み、及び読み出しを制御する機能を有する。ここで、駆動回路からメモリセルまでの配線距離は、同一行且つ同一列のメモリセルであっても、メモリセルを有する層の階層ごとに異なる。具体的には、上の階層に設けられるメモリセルほど、駆動回路からメモリセルまでの配線距離が長くなる。配線距離が長くなるほど、配線抵抗が大きくなるため、駆動回路が信号を生成してから当該信号がメモリセルに供給されるまでの時間、及びメモリセルからデータを読み出す際に当該データが駆動回路に供給されるまでの時間が長くなる場合がある。よって、例えば互いに異なるブロックの異なる階層に設けられる複数のメモリセルから同時にデータを読み出す必要がある場合でも、データが同時に読み出されない場合がある。具体的には、上の階層のメモリセルに保持されたデータの読み出しが、下の階層のメモリセルに保持されたデータの読み出しより遅くなる場合がある。これにより、半導体装置が誤動作を起こす場合がある。
そこで、本発明の一態様の半導体装置では、メモリセルを有する層ごとに、遅延付加回路を設ける。駆動回路が生成した信号は、遅延付加回路に供給される。遅延付加回路に供給された信号は、所定の時間の後、メモリセルに供給される。よって、遅延付加回路は、駆動回路が生成した信号に対して、所定の遅延時間を付加する機能を有するといえる。ここで、下の階層に設けられる遅延付加回路ほど、駆動回路が生成した信号に対して長い遅延時間を付加する。半導体装置に遅延付加回路が設けられない場合、前述のように、駆動回路が信号を生成してから当該信号がメモリセルに供給されるまでの時間は、上の階層のメモリセルほど長くなる。以上により、本発明の一態様の半導体装置では、遅延付加回路を設けることにより、例えば駆動回路が信号を生成してから当該信号がメモリセルに供給され、当該信号に応じてメモリセルからデータが読み出されるまでの時間を、メモリセルを有する層間で等しく、又は概略等しくできる。よって、例えば互いに異なるブロックの異なる階層に設けられる複数のメモリセルから同時に、又は概略同時にデータを読み出すことができる。以上より、半導体装置の誤動作を抑制し、信頼性が高い半導体装置を提供できる。
以上より、本発明の一態様の半導体装置は、記憶密度が高く、且つ信頼性が高い半導体装置とできる。
＜半導体装置の構成例＿１＞
図１は、本発明の一態様の半導体装置である、半導体装置１０の構成例を示す斜視図である。半導体装置１０は、例えば記憶装置とすることができる。
半導体装置１０は、ブロック１１＜１＞と、ブロック１１＜２＞と、を有する。ブロック１１＜１＞及びブロック１１＜２＞はそれぞれ、層２０と、層３０＿１乃至層３０＿ｎ（ｎは２以上の整数）と、を有する。層３０＿１乃至層３０＿ｎは、層２０上に順に積層して設けられる。図１では、層３０として、層３０＿１、層３０＿２、層３０＿３、及び層３０＿ｎを示している。なお、半導体装置１０は、ブロック１１を３つ以上有してもよい。また、半導体装置１０は、ブロック１１を１つだけ有してもよい。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＜　＞”、“＿”、又は“（　）”等の識別用の符号を付記する場合がある。例えば、２つのブロック１１を、ブロック１１＜１＞及びブロック１１＜２＞と記載して区別する。また、ｎ個の層３０を、層３０＿１乃至層３０＿ｎと記載して区別する。
異なるブロック１１において、同じ符号を付している層は同じ階層に設けられる。例えば、ブロック１１＜１＞の層２０と、ブロック１１＜２＞の層２０と、は同じ階層に設けられる。また、ブロック１１＜１＞の層３０＿１と、ブロック１１＜２＞の層３０＿１と、は同じ階層に設けられる。一方、ブロック１１＜１＞の層３０＿１と、ブロック１１＜１＞の層３０＿ｎと、は異なる階層に設けられる。
層３０＿１乃至層３０＿ｎにはそれぞれ、メモリセル（図示せず）がマトリクス状に配列される。層２０には、メモリセルへのデータの書き込み、及び読み出しを制御する機能を有する駆動回路（図示せず）が設けられる。
図１に示す半導体装置１０では、ブロック１１＜１＞のメモリセルに保持されているデータと、ブロック１１＜２＞のメモリセルに保持されているデータと、を並行して読み出すことができる。つまり、互いに異なるブロック１１に設けられる複数のメモリセルに保持されているデータを、並行して読み出すことができる。ここで、異なるブロック１１間であれば、互いに異なる階層の層３０に設けられる複数のメモリセルから、データを並行して読み出すことができる。例えば、ブロック１１＜１＞の層３０＿１に設けられるメモリセルに保持されているデータと、ブロック１１＜２＞の層３０＿３に設けられるメモリセルに保持されているデータと、を並行して読み出すことができる。
図２は、ブロック１１の構成例を示す斜視図である。図２には、具体的には、層２０、層３０＿１、層３０＿２、及び層３０＿３の構成例を示している。図２に示すように、層３０＿１は層２０上に設けられ、層３０＿２は層３０＿１上に設けられ、層３０＿３は層３０＿２上に設けられる。
層２０は、基準信号生成回路２１と、選択信号生成回路２２と、遅延信号生成回路２３と、行回路２４と、列回路２５と、センスアンプ回路２７と、を有する。層３０＿１は、記憶部３１＿１と、選択回路３３＿１と、遅延付加回路３５ａ＿１と、遅延付加回路３５ｂ＿１と、バッファ回路３７＿１と、を有し、記憶部３１＿１にはメモリセル３２＿１がマトリクス状に配列される。層３０＿２は、記憶部３１＿２と、選択回路３３＿２と、遅延付加回路３５ａ＿２と、遅延付加回路３５ｂ＿２と、バッファ回路３７＿２と、を有し、記憶部３１＿２にはメモリセル３２＿２がマトリクス状に配列される。層３０＿３は、記憶部３１＿３と、選択回路３３＿３と、遅延付加回路３５ａ＿３と、遅延付加回路３５ｂ＿３と、バッファ回路３７＿３と、を有し、記憶部３１＿３にはメモリセル３２＿３がマトリクス状に配列される。図２には示していないが、メモリセル３２は、ワード線を介して行ごとに遅延付加回路３５ａと電気的に接続され、ビット線を介して列ごとに遅延付加回路３５ｂ、及びセンスアンプ回路２７と電気的に接続される。
層２０に設けられる回路、及び層３０に設けられる回路は、半導体装置１０の駆動を制御するための回路である。よって、層２０に設けられる回路、及び層３０に設けられる回路は、駆動回路といえる。又は、層２０に設けられる回路、及び層３０に設けられる回路のうち、メモリセル３２を除いた回路を、駆動回路といってもよい。
図２では、ブロック１１の構成要素間の信号、又はデータの流れを矢印で示している。ここで、矢印で表される信号、又はデータは、１ビットのデジタル信号、又はデジタルデータに限られず、例えば２ビット以上のデジタル信号、又はデジタルデータである場合もある。また、図２に示す信号、又はデータのやり取りは一例であり、例えば矢印によって結合されていない構成要素間で信号、又はデータのやり取りを行うことができる場合がある。また、矢印によって結合されている構成要素間で、矢印とは反対の方向に信号、又はデータのやり取りを行うことができる場合がある。図２以外でも同様である。
基準信号生成回路２１は、基準信号ＢＡＳＥを生成し、遅延信号生成回路２３、及びバッファ回路３７に供給する機能を有する。基準信号ＢＡＳＥは、例えば１ビットのデジタル信号とすることができる。
バッファ回路３７は、入力端子と、出力端子と、を有し、入力端子に供給された基準信号ＢＡＳＥを、遅延時間検出信号ＤＴとして遅延信号生成回路２３に供給する機能を有する。例えば、バッファ回路３７＿１の入力端子に供給された基準信号ＢＡＳＥは、バッファ回路３７＿１の出力端子から遅延時間検出信号ＤＴ＿１として出力され、遅延信号生成回路２３に供給される。また、バッファ回路３７＿２の入力端子に供給された基準信号ＢＡＳＥは、バッファ回路３７＿２の出力端子から遅延時間検出信号ＤＴ＿２として出力され、遅延信号生成回路２３に供給される。さらに、バッファ回路３７＿３の入力端子に供給された基準信号ＢＡＳＥは、バッファ回路３７＿３の出力端子から遅延時間検出信号ＤＴ＿３として出力され、遅延信号生成回路２３に供給される。なお、層３０にバッファ回路３７を設けなくてもよい。
選択信号生成回路２２は、選択信号ＳＥＬを生成し、遅延信号生成回路２３、及び選択回路３３に供給する機能を有する。遅延信号生成回路２３は、基準信号ＢＡＳＥと、遅延時間検出信号ＤＴと、に基づき遅延信号ＤＡを生成し、遅延付加回路３５ａ、及び遅延付加回路３５ｂに供給する機能を有する。具体的には、遅延信号生成回路２３は、基準信号ＢＡＳＥと、複数の遅延時間検出信号ＤＴのうちいずれか１つと、に基づき遅延信号ＤＡを生成し、例えばブロック１１が有する全ての遅延付加回路３５ａ、及び遅延付加回路３５ｂに供給する機能を有する。遅延信号ＤＡは、時間を決定するための信号であり、基準信号ＢＡＳＥが遅延信号生成回路２３に供給される第１の時刻と、遅延時間検出信号ＤＴが遅延信号生成回路２３に供給される第２の時刻と、の差に基づき生成される。詳細は後述するが、当該時刻の差が大きいほど、遅延信号ＤＡにより決定される時間は短くなる。
本明細書等において、時刻の差とは、時刻の差の絶対値を示す。
遅延信号ＤＡの生成に用いる遅延時間検出信号ＤＴは、選択信号ＳＥＬによって選択される。例えば、遅延信号生成回路２３は基準信号ＢＡＳＥ及び選択信号ＳＥＬと、選択信号ＳＥＬによって選ばれた遅延時間検出信号ＤＴ＿１乃至遅延時間検出信号ＤＴ＿３のいずれか一つと、を用いて、遅延信号ＤＡを生成する。
行回路２４は、行選択信号ＲＳＥＬを生成し、選択回路３３に供給する機能を有する。行選択信号ＲＳＥＬは、マトリクス状に配列されたメモリセル３２のうち、データを書き込むメモリセル３２、又はデータを読み出すメモリセル３２を選択するための信号である。具体的には、行選択信号ＲＳＥＬは、データを書き込むメモリセル３２の行、又はデータを読み出すメモリセル３２の行を選択するための信号である。行選択信号ＲＳＥＬは、例えばブロック１１が有する全ての選択回路３３に供給される。ここで、行選択信号ＲＳＥＬは、前述のワード線を介してメモリセル３２に供給される。よって、行回路２４は、ワード線駆動回路といえる。
列回路２５は、データＤＡＴＡｉｎを、遅延付加回路３５ｂを介してメモリセル３２に書き込む機能を有する。また、列回路２５は、メモリセル３２から読み出されたデータを、データＤＡＴＡｏｕｔとして出力する機能を有する。さらに、列回路２５は、メモリセル３２からのデータの読み出しの前に、前述のビット線をプリチャージするプリチャージ信号を生成し、遅延付加回路３５ｂに供給する機能を有する。
以上より、行回路２４、及び列回路２５は、メモリセル３２へのデータの書き込み、及び読み出しを制御する機能を有する。
センスアンプ回路２７は、メモリセル３２から読み出されたデータを増幅する機能を有する。メモリセル３２からデータを読み出す場合は、まず、前述のように列回路２５がプリチャージ信号を生成することにより、ビット線の電位をプリチャージ電位とする。次に、ビット線の電位を、読み出すデータに対応する電位とする。例えば、メモリセル３２に１ビットのデジタルデータが保持されている場合、デジタル値が“１”のデータを読み出す場合はビット線の電位をプリチャージ電位より高いデータ電位とし、デジタル値が“０”のデータを読み出す場合はビット線の電位をプリチャージ電位より低いデータ電位とする。その後、センスアンプ回路２７により、データ電位と、プリチャージ電位と、の差を増幅する。増幅されたデータは、データＤＡＴＡｏｕｔとして列回路２５から出力される。例えば、データＤＡＴＡｏｕｔを１ビットのデジタルデータとする場合、データＤＡＴＡｏｕｔのデジタル値が“１”である場合は、データＤＡＴＡｏｕｔを表す信号の電位は高電位となり、データＤＡＴＡｏｕｔのデジタル値が“０”である場合は、データＤＡＴＡｏｕｔを表す信号の電位は低電位となる。
本明細書等において、高電位と記載される電位の全てが同一の電位とは限らず、低電位と記載される電位の全てが同一の電位とは限らない。例えば、オン状態のトランジスタのソース又はドレインの一方に高電源電位を供給する場合、トランジスタのソース又はドレインの他方の電位は、例えば当該トランジスタのドレイン−ソース間の抵抗に起因して、高電源電位より低くなる場合がある。この場合であっても、当該トランジスタのソース又はドレインの一方の電位、及びソース又はドレインの他方の電位の両方を、高電位ということができる場合がある。
以上のように、データのメモリセル３２への書き込み、及びメモリセル３２からのデータの読み出しは、列回路２５を用いてビット線を介して行われる。よって、列回路２５は、ビット線駆動回路といえる。
本明細書等において、行回路による行選択信号の生成、及び列回路によるプリチャージ信号の生成から、列回路によるデータの出力までの動作を、読み出し動作という。
選択回路３３は、選択信号ＳＥＬに基づき、行選択信号ＲＳＥＬを遅延付加回路３５ａに供給するか否かを選択する機能を有する。具体的には、行選択信号ＲＳＥＬは、ブロック１１が有するｎ個の選択回路３３のうち、１個の選択回路３３から遅延付加回路３５ａに供給される。例えば、選択回路３３＿１が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿１に供給する場合、ブロック１１が有する他の選択回路３３は行選択信号ＲＳＥＬを出力しない。よって、遅延付加回路３５ａ＿１以外の遅延付加回路３５ａには行選択信号ＲＳＥＬが供給されない。例えば、遅延付加回路３５ａ＿２、及び遅延付加回路３５ａ＿３等には行選択信号ＲＳＥＬが供給されない。
以上より、行回路２４が生成した行選択信号ＲＳＥＬは、選択回路３３を介して遅延付加回路３５ａに供給される。ここで、本明細書等において、行回路２４が行選択信号ＲＳＥＬを遅延付加回路３５ａに供給する機能を有するという場合、行回路２４が行選択信号ＲＳＥＬを、選択回路３３を介して遅延付加回路３５ａに供給する場合を含む。
ここで、遅延信号生成回路２３が、遅延信号ＤＡの生成に用いる遅延時間検出信号ＤＴを選択するために用いる信号と、選択回路３３が、行選択信号ＲＳＥＬを出力して遅延付加回路３５ａに供給するか否かを選択するために用いる信号と、は共に選択信号ＳＥＬであり同一の信号である。よって、遅延信号ＤＡの生成に用いる遅延時間検出信号ＤＴと、行選択信号ＲＳＥＬを出力する選択回路３３と、を対応させることができる。例えば、遅延信号生成回路２３が、遅延時間検出信号ＤＴ＿１を用いて遅延信号ＤＡを生成する場合は、選択回路３３＿１が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿１に供給する。また、遅延信号生成回路２３が、遅延時間検出信号ＤＴ＿２を用いて遅延信号ＤＡを生成する場合は、選択回路３３＿２が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿２に供給する。さらに、遅延信号生成回路２３が、遅延時間検出信号ＤＴ＿３を用いて遅延信号ＤＡを生成する場合は、選択回路３３＿３が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿３に供給する。
遅延付加回路３５ａは、行選択信号ＲＳＥＬを、記憶部３１、具体的にはメモリセル３２に供給する機能を有する。なお、行選択信号ＲＳＥＬは、遅延付加回路３５ａに供給されてから特定時間が経過した後に、遅延付加回路３５ａから出力される。当該特定時間は、遅延信号ＤＡによって決定される。例えば、遅延付加回路３５ａ＿１は、行選択信号ＲＳＥＬを記憶部３１＿１、具体的にはメモリセル３２＿１に供給する機能を有する。行選択信号ＲＳＥＬは遅延付加回路３５ａ＿１に供給されてから上記特定時間が経過した後に、遅延付加回路３５ａ＿１から出力される。
遅延付加回路３５ｂは、例えばプリチャージ信号を、遅延付加回路３５ｂに供給されてから、遅延信号ＤＡによって決定される上記特定時間の経過後に出力する機能を有する。遅延付加回路３５ｂが出力したプリチャージ信号は、メモリセル３２と電気的に接続されるビット線に供給される。例えば、遅延付加回路３５ｂ＿１は、遅延付加回路３５ｂ＿１に供給されたプリチャージ信号を、上記特定時間の経過後に出力し、メモリセル３２＿１と電気的に接続されるビット線に供給する機能を有する。
以上より、遅延付加回路３５ａ、及び遅延付加回路３５ｂは、入力される信号に対して、遅延信号ＤＡによって決定される特定時間分の遅延を付加して出力する機能を有する。よって、遅延信号ＤＡは、遅延付加信号ともいう。また、当該特定時間は、遅延時間といえる。
図１、及び図２に示す半導体装置１０では、ブロック１１を複数有し、ブロック１１にはそれぞれ、駆動回路を有する層２０の上に、記憶部３１を有する層３０が複数積層して設けられる。記憶部３１を複数積層して設けることにより、例えば半導体装置１０を上面から見た場合において、単位面積当たりの記憶容量を大きくできる。よって、記憶部３１を有する層３０を１層だけ設ける場合より、半導体装置の記憶密度を高くできる。また、記憶容量を確保しつつ、半導体装置を小型化できる。
ここで、層２０に設けられる回路から、メモリセル３２までの配線距離は、同一行且つ同一列のメモリセル３２であっても、層３０の階層ごとに異なる。例えば、行回路２４からメモリセル３２までの配線距離、及び列回路２５からメモリセル３２までの配線距離は、層３０の階層ごとに異なる。具体的には、上の階層の層３０に設けられるメモリセル３２ほど、行回路２４からメモリセル３２までの配線距離、及び列回路２５からメモリセル３２までの配線距離が長くなる。配線距離が長くなるほど、配線抵抗が大きくなるため、行回路２４、及び列回路２５が信号を生成してから当該信号がメモリセル３２に供給されるまでの時間、並びにメモリセル３２からデータを読み出す際に当該データが層２０に設けられるセンスアンプ回路２７に供給されるまでの時間が長くなる場合がある。よって、例えば互いに異なるブロック１１の異なる階層の層３０に設けられる複数のメモリセル３２から同時にデータを読み出す必要がある場合でも、データが同時に読み出されない場合がある。具体的には、上の階層の層３０に設けられるメモリセル３２に保持されたデータの読み出しが、下の階層の層３０に設けられるメモリセル３２に保持されたデータの読み出しより遅くなる場合がある。これにより、半導体装置が誤動作を起こす場合がある。
そこで、半導体装置１０では、層３０に遅延付加回路３５ａ、及び遅延付加回路３５ｂを設ける。前述のように、層２０に設けられる行回路２４が生成する行選択信号ＲＳＥＬは、遅延付加回路３５ａに供給され、列回路２５が生成するプリチャージ信号は、遅延付加回路３５ｂに供給される。遅延付加回路３５ａに供給された行選択信号ＲＳＥＬ、及び遅延付加回路３５ｂに供給されたプリチャージ信号等は、遅延信号ＤＡにより決定される時間の経過後に、それぞれ遅延付加回路３５ａ及び遅延付加回路３５ｂから出力される。前述のように、遅延信号ＤＡは、層２０が有する基準信号生成回路２１が生成する基準信号ＢＡＳＥと、層３０が有するバッファ回路３７から出力される遅延時間検出信号ＤＴと、に基づき、遅延信号生成回路２３が生成する。具体的には、基準信号ＢＡＳＥが遅延信号生成回路２３に供給される第１の時刻と、遅延時間検出信号ＤＴが遅延信号生成回路２３に供給される第２の時刻と、の差に基づき生成される。ここで、基準信号ＢＡＳＥをバッファ回路３７に入力することにより遅延時間検出信号ＤＴが生成されることから、上の階層の層３０に設けられるバッファ回路３７が出力する遅延時間検出信号ＤＴほど、第１の時刻と、第２の時刻と、の差が大きくなる。例えば、遅延時間検出信号ＤＴ＿３における、第１の時刻と第２の時刻の差は、遅延時間検出信号ＤＴ＿１における、第１の時刻と第２の時刻の差より長くなる。
半導体装置１０では、下の階層の層３０に設けられるメモリセル３２からデータを読み出す場合は、上の階層の層３０に設けられるメモリセル３２からデータを読み出す場合より、遅延信号ＤＡにより決定される時間を長くする。例えば、メモリセル３２＿１からデータを読み出す場合は、メモリセル３２＿３からデータを読み出す場合より、遅延信号ＤＡにより決定される時間を長くする。これにより、下の階層の層３０に設けられる遅延付加回路３５ａほど、行選択信号ＲＳＥＬに対して長い遅延時間を付加でき、下の階層の層３０に設けられる遅延付加回路３５ｂほど、プリチャージ信号に対して長い遅延時間を付加できる。例えば、遅延付加回路３５ａ＿１は、遅延付加回路３５ａ＿３より、行選択信号ＲＳＥＬに対して長い遅延時間を付加できる。また、遅延付加回路３５ｂ＿１は、遅延付加回路３５ｂ＿３より、プリチャージ信号に対して長い遅延時間を付加できる。
半導体装置１０に遅延付加回路３５ａが設けられない場合、行回路２４が行選択信号ＲＳＥＬを生成してからメモリセル３２に供給されるまでの時間は、上の階層の層３０に設けられるメモリセル３２ほど長くなる。また、半導体装置１０に遅延付加回路３５ｂが設けられない場合、列回路２５がプリチャージ信号を生成してからメモリセル３２と電気的に接続されるビット線に供給されるまでの時間は、上の階層の層３０に設けられるメモリセル３２と電気的に接続されるビット線ほど長くなる。以上により、半導体装置１０では、遅延付加回路３５ａ、及び遅延付加回路３５ｂを設けることにより、例えば行回路２４、又は列回路２５が信号を生成してから当該信号がメモリセル３２に供給され、メモリセル３２からデータが読み出されてデータＤＡＴＡｏｕｔとして列回路２５から出力されるまでの時間を、層３０間で等しく、又は概略等しくできる。よって、例えば互いに異なるブロック１１の異なる階層の層３０に設けられる複数のメモリセル３２から同時に、又は概略同時にデータを読み出すことができる。具体的には、例えばブロック１１＜１＞のメモリセル３２＿１に保持されているデータと、ブロック１１＜２＞のメモリセル３２＿３に保持されているデータと、を同時に、又は概略同時に読み出すことができる。以上より、半導体装置１０は、誤動作が抑制され、信頼性が高い半導体装置とできる。
以上より、半導体装置１０は、記憶密度が高く、且つ信頼性が高い半導体装置とできる。また、半導体装置１０は、例えばメモリセル３２に保持されているデータの読み出し時間を最適化できる。具体的には、半導体装置１０は、例えば行回路２４、又は列回路２５が信号を生成してから当該信号がメモリセル３２に供給され、メモリセル３２からデータが読み出されてデータＤＡＴＡｏｕｔとして列回路２５から出力されるまでの時間を最適化できる。以上の効果は、半導体装置１０がブロック１１を１つだけ有する場合であっても奏する。よって、半導体装置１０は、ブロック１１を１つだけ有する構成であっても、記憶密度が高く、且つ信頼性が高い半導体装置とできる。
なお、本明細書において、層２０に設けられた回路の動作は、異なるブロック１１において同期されていると考えて良い。例えば、ブロック１１＜１＞における基準信号生成回路２１と、ブロック１１＜２＞における基準信号生成回路２１は、同じタイミングで、それぞれ基準信号ＢＡＳＥを生成すると考えて良い。
図３は、図１、及び図２に示す半導体装置１０を有する集積回路（ＩＣチップともいう）の一例を示す断面図である。半導体装置１０は、複数のダイをパッケージ用の基板上に実装することで、１つのＩＣチップ１００とすることができる。
本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）に回路パターンを形成し、さいの目状に切り分けて得られたチップ片を示す。
ＩＣチップ１００は、パッケージ基板１０１上にブロック１１を有する。図３では、パッケージ基板１０１上にブロック１１＜１＞、及びブロック１１＜２＞が設けられ、ブロック１１が層２０と、層２０上の層３０＿１乃至層３０＿３と、を有する例を示している。
パッケージ基板１０１には、ＩＣチップ１００を例えばプリント基板と接続するためのソルダーボール１０２が設けられている。また、層２０は、トランジスタ４９を有し、層３０は、トランジスタ４７を有する。トランジスタ４９は、図２に示す基準信号生成回路２１、選択信号生成回路２２、遅延信号生成回路２３、行回路２４、列回路２５、及びセンスアンプ回路２７に設けることができる。トランジスタ４７は、図２に示すメモリセル３２、選択回路３３、遅延付加回路３５ａ、遅延付加回路３５ｂ、及びバッファ回路３７に設けることができる。
層３０には、電極４８が設けられ、電極４８により例えば異なる層に設けられるトランジスタ同士を電気的に接続できる。電極４８は、トランジスタ４９又はトランジスタ４７を作製する工程と並行して形成できる。ここで、トランジスタ４９を有する層２０と、トランジスタ４７を有する層３０と、の間の電気的な接続は、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極を用いる技術、及びＣｕ−Ｃｕ（カッパー・カッパー）直接接合技術（Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術）を用いずに行うことができる。よって、ＩＣチップ１００は、モノリシックな構成とできる。
層２０に設けられるトランジスタ４９は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）とすることができる。よって、基準信号生成回路２１、選択信号生成回路２２、遅延信号生成回路２３、行回路２４、列回路２５、及びセンスアンプ回路２７は、Ｓｉトランジスタを有することができる。一方、層３０には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を設けることができる。よって、メモリセル３２、選択回路３３、遅延付加回路３５ａ、遅延付加回路３５ｂ、及びバッファ回路３７は、ＯＳトランジスタを有することができる。
ＯＳトランジスタはオフ電流が極めて小さい。よって、メモリセル３２がＯＳトランジスタを有することにより、メモリセル３２は、データに応じた電荷を長時間保持できる。これにより、メモリセル３２を、不揮発性メモリとして用いることができる。
また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを有するメモリセル３２は、高温環境下においても動作が安定する。よって、半導体装置１０を、信頼性が高い半導体装置とできる。
一方、Ｓｉトランジスタ、具体的には例えばチャネル形成領域に単結晶シリコンを有するトランジスタは、ＯＳトランジスタよりオン電流が大きい。よって、基準信号生成回路２１、選択信号生成回路２２、遅延信号生成回路２３、行回路２４、列回路２５、及びセンスアンプ回路２７がＳｉトランジスタを有することにより、これらの回路を高速に駆動させることができる。また、Ｓｉトランジスタを有する回路は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路とすることができる。よって、基準信号生成回路２１、選択信号生成回路２２、遅延信号生成回路２３、行回路２４、列回路２５、及びセンスアンプ回路２７は、ＣＭＯＳ回路を用いて形成できる。
ＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる２つ又は３つを有することが好ましい。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、インジウム、スズ（Ｓｎ）、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。又は、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。又は、インジウム、アルミニウム（Ａｌ）、及び亜鉛を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。又は、インジウム、アルミニウム、ガリウム、及び亜鉛を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。又は、インジウム、ガリウム、亜鉛、及びスズを含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか１つと、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか１つと、の積層構造を用いてもよい。
なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、及びｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、半導体装置１０を信頼性が高い半導体装置とできる。
Ｓｉトランジスタが有する半導体は、単結晶半導体、多結晶半導体、微結晶半導体、及び非晶質半導体等を、単体で又は組み合わせて用いることができる。なお、Ｓｉトランジスタとすることができるトランジスタ４９が有する半導体材料は、シリコンに限らず、例えばゲルマニウムを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、又は窒化物半導体等の化合物半導体を用いてもよい。
＜遅延信号生成回路の構成例＞
図４は、遅延信号生成回路２３の構成例を示すブロック図である。図４では、ブロック１１が、層３０として層３０＿１、層３０＿２、及び層３０＿３を有する場合の、遅延信号生成回路２３の構成例を示している。
遅延信号生成回路２３は、回路４１＿１と、回路４１＿２と、回路４１＿３と、フリップフロップ回路４３＿１と、フリップフロップ回路４３＿２と、フリップフロップ回路４３＿３と、マルチプレクサ回路４２と、を有する。つまり、遅延信号生成回路２３は、回路４１とフリップフロップ回路４３をそれぞれ３個ずつ有し、マルチプレクサ回路４２を１個有する。なお、ブロック１１が層３０＿１乃至層３０＿ｎを有する場合、遅延信号生成回路２３は、回路４１とフリップフロップ回路４３をそれぞれｎ個ずつ有し、マルチプレクサ回路４２を１個有する。また、図４に示すフリップフロップ回路４３＿１乃至フリップフロップ回路４３＿３として、例えば、ポジティブエッジトリガ型のＤフリップフロップを用いることができる。
回路４１には、基準信号ＢＡＳＥ、及び遅延時間検出信号ＤＴが入力される。例えば、回路４１＿１には、基準信号ＢＡＳＥ、及び遅延時間検出信号ＤＴ＿１が入力される。また、回路４１＿２には、基準信号ＢＡＳＥ、及び遅延時間検出信号ＤＴ＿２が入力される。さらに、回路４１＿３には、基準信号ＢＡＳＥ、及び遅延時間検出信号ＤＴ＿３が入力される。ここで、回路４１＿１、回路４１＿２、及び回路４１＿３には、同一の基準信号ＢＡＳＥが入力される。遅延信号生成回路２３が回路４１をｎ個有する場合は、ｎ個の回路４１に同一の基準信号ＢＡＳＥが入力される。
回路４１は、遅延信号ＤＡＩを出力する。例えば、回路４１＿１は、遅延信号ＤＡＩ＿１を出力する。また、回路４１＿２は、遅延信号ＤＡＩ＿２を出力する。さらに、回路４１＿３は、遅延信号ＤＡＩ＿３を出力する。
フリップフロップ回路４３の入力端子には、遅延信号ＤＡＩが入力される。例えば、フリップフロップ回路４３＿１の入力端子には、遅延信号ＤＡＩ＿１が入力される。また、フリップフロップ回路４３＿２の入力端子には、遅延信号ＤＡＩ＿２が入力される。さらに、フリップフロップ回路４３＿３の入力端子には、遅延信号ＤＡＩ＿３が入力される。
フリップフロップ回路４３のクロック入力端子には、スタートパルス信号ＳＰが入力される。ここで、フリップフロップ回路４３＿１、フリップフロップ回路４３＿２、及びフリップフロップ回路４３＿３には、同一のスタートパルス信号ＳＰが入力される。遅延信号生成回路２３がフリップフロップ回路４３をｎ個有する場合は、ｎ個のフリップフロップ回路４３に同一のスタートパルス信号ＳＰが入力される。なお、スタートパルス信号ＳＰは、層２０に設けられる、遅延信号生成回路２３以外の回路にも供給できる。例えば、行回路２４、及び列回路２５に、スタートパルス信号ＳＰを供給できる。
フリップフロップ回路４３は、遅延信号ＤＡＯを出力する。例えば、フリップフロップ回路４３＿１は、遅延信号ＤＡＯ＿１を出力する。また、フリップフロップ回路４３＿２は、遅延信号ＤＡＯ＿２を出力する。さらに、フリップフロップ回路４３＿３は、遅延信号ＤＡＯ＿３を出力する。
マルチプレクサ回路４２の入力端子には、遅延信号ＤＡＯが入力される。図４に示す例では、遅延信号ＤＡＯ＿１、遅延信号ＤＡＯ＿２、及び遅延信号ＤＡＯ＿３が、マルチプレクサ回路４２の入力端子に入力される。なお、遅延信号生成回路２３が回路４１、及びフリップフロップ回路４３をそれぞれｎ個ずつ有する場合、マルチプレクサ回路４２の入力端子にはｎ種類の遅延信号ＤＡＯが入力される。
マルチプレクサ回路４２の選択信号入力端子には、選択信号ＳＥＬが入力される。マルチプレクサ回路４２の出力端子は、遅延信号ＤＡを出力する。
図４に示す構成の遅延信号生成回路２３では、回路４１＿１が、基準信号ＢＡＳＥと、遅延時間検出信号ＤＴ＿１と、に基づき遅延信号ＤＡＩ＿１を生成する。フリップフロップ回路４３＿１は、スタートパルス信号ＳＰが入力された場合に、遅延信号ＤＡＩ＿１を遅延信号ＤＡＯ＿１として出力する。また、回路４１＿２が、基準信号ＢＡＳＥと、遅延時間検出信号ＤＴ＿２と、に基づき遅延信号ＤＡＩ＿２を生成する。フリップフロップ回路４３＿２は、スタートパルス信号ＳＰが入力された場合に、遅延信号ＤＡＩ＿２を遅延信号ＤＡＯ＿２として出力する。さらに、回路４１＿３が、基準信号ＢＡＳＥと、遅延時間検出信号ＤＴ＿３と、に基づき遅延信号ＤＡＩ＿３を生成する。フリップフロップ回路４３＿３は、スタートパルス信号ＳＰが入力された場合に、遅延信号ＤＡＩ＿３を遅延信号ＤＡＯ＿３として出力する。
マルチプレクサ回路４２は、選択信号ＳＥＬに基づき、遅延信号ＤＡＯ＿１、遅延信号ＤＡＯ＿２、及び遅延信号ＤＡＯ＿３のうちいずれか１つを、遅延信号ＤＡとして出力する。なお、遅延信号生成回路２３がフリップフロップ回路４３をｎ個有する場合は、マルチプレクサ回路４２は、ｎ種類の遅延信号ＤＡＯのうちいずれか１つを、遅延信号ＤＡとして出力する。
以上より、遅延信号生成回路２３は、回路４１により遅延信号ＤＡＩを生成してフリップフロップ回路４３に保持し、所望の遅延信号をマルチプレクサ回路４２により遅延信号ＤＡとして出力する機能を有する。前述のように、遅延信号ＤＡは遅延付加信号ともいえることから、遅延信号ＤＡＩ、及び遅延信号ＤＡＯも遅延付加信号といえる。
ここで、マルチプレクサ回路４２に供給される選択信号ＳＥＬは、図２に示す選択回路３３＿１、選択回路３３＿２、及び選択回路３３＿３にも供給される。これにより、遅延信号ＤＡとする遅延信号ＤＡＯと、行選択信号ＲＳＥＬを出力する選択回路３３と、を対応させることができる。例えば、遅延信号ＤＡＯ＿１を遅延信号ＤＡとする場合は、選択回路３３＿１が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿１に供給できる。また、遅延信号ＤＡＯ＿２を遅延信号ＤＡとする場合は、選択回路３３＿２が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿２に供給できる。さらに、遅延信号ＤＡＯ＿３を遅延信号ＤＡとする場合は、選択回路３３＿３が行選択信号ＲＳＥＬを出力して遅延付加回路３５ａ＿３に供給できる。
図５Ａは、回路４１の構成例を示すブロック図である。図５Ａでは、回路４１が、遅延信号ＤＡＩとして２ビットのデジタル信号を生成する機能を有する例を示している。
回路４１は、遅延回路５１（１）と、遅延回路５１（２）と、遅延回路５１（３）と、遅延回路５１（４）と、フリップフロップ回路５３（１）と、フリップフロップ回路５３（２）と、フリップフロップ回路５３（３）と、フリップフロップ回路５３（４）と、エンコーダ回路５５と、インバータ回路５７と、を有する。なお、エンコーダ回路５５を設けなくてもよい。また、フリップフロップ回路５３（１）乃至フリップフロップ回路５３（４）として、例えば、ポジティブエッジトリガ型のＤフリップフロップを用いることができる。
遅延回路５１（１）には、基準信号ＢＡＳＥが入力される。遅延回路５１（１）に入力された基準信号ＢＡＳＥは、所定の時間経過後に、信号Ｓ（１）として出力される。
遅延回路５１（２）には、信号Ｓ（１）が入力される。遅延回路５１（２）に入力された信号Ｓ（１）は、所定の時間経過後に、信号Ｓ（２）として出力される。
遅延回路５１（３）には、信号Ｓ（２）が入力される。遅延回路５１（３）に入力された信号Ｓ（２）は、所定の時間経過後に、信号Ｓ（３）として出力される。
遅延回路５１（４）には、信号Ｓ（３）が入力される。遅延回路５１（４）に入力された信号Ｓ（３）は、所定の時間経過後に、信号Ｓ（４）として出力される。
フリップフロップ回路５３（１）の入力端子には、信号Ｓ（１）が入力される。フリップフロップ回路５３（２）の入力端子には、信号Ｓ（２）が入力される。フリップフロップ回路５３（３）の入力端子には、信号Ｓ（３）が入力される。フリップフロップ回路５３（４）の入力端子には、信号Ｓ（４）が入力される。フリップフロップ回路５３（１）乃至フリップフロップ回路５３（４）のクロック入力端子には、遅延時間検出信号ＤＴが入力される。
フリップフロップ回路５３（１）の出力端子からは、デジタル信号Ｄ（１）が出力される。フリップフロップ回路５３（２）の出力端子からは、デジタル信号Ｄ（２）が出力される。フリップフロップ回路５３（３）の出力端子からは、デジタル信号Ｄ（３）が出力される。フリップフロップ回路５３（４）の出力端子からは、デジタル信号Ｄ（４）が出力される。デジタル信号Ｄ（１）乃至デジタル信号Ｄ（４）は、それぞれ１ビットのデジタル信号とすることができる。
エンコーダ回路５５は、デジタル信号Ｄ（１）乃至デジタル信号Ｄ（４）に対してエンコードを行い、２ビットのデジタル信号Ｄ［１：０］を生成する機能を有する。インバータ回路５７は、デジタル信号Ｄ［１：０］の反転信号を生成し、遅延信号ＤＡＩとして出力する機能を有する。具体的には、デジタル信号Ｄ［１：０］のデジタル値が“００”である場合は、遅延信号ＤＡＩのデジタル値は“１１”となり、デジタル信号Ｄ［１：０］のデジタル値が“０１”である場合は、遅延信号ＤＡＩのデジタル値は“１０”となり、デジタル信号Ｄ［１：０］のデジタル値が“１０”である場合は、遅延信号ＤＡＩのデジタル値は“０１”となり、デジタル信号Ｄ［１：０］のデジタル値が“１１”である場合は、遅延信号ＤＡＩのデジタル値は“００”となる。なお、図５Ａでは、遅延信号ＤＡＩが２ビットのデジタル信号であることを、遅延信号ＤＡＩ［１：０］と記載して示している。
図５Ｂは、図５Ａに示す回路４１の駆動方法の一例を示すタイミングチャートである。図５Ｂにおいて、高電位を“Ｈ”で表し、低電位を“Ｌ”で表す。
時刻Ｔ１以前において、基準信号ＢＡＳＥ、信号Ｓ（１）乃至信号Ｓ（４）、遅延時間検出信号ＤＴ、及びデジタル信号Ｄ（１）乃至デジタル信号Ｄ（４）は全て低電位であるとする。
時刻Ｔ１において、基準信号ＢＡＳＥの電位を高電位とする。これにより、基準信号ＢＡＳＥが、遅延信号生成回路２３が有する回路４１に入力されたといえる。基準信号ＢＡＳＥは、所定の時間を経て、遅延回路５１（１）乃至遅延回路５１（４）から信号Ｓ（１）乃至信号Ｓ（４）として順次出力される。具体的には、遅延回路５１（１）に入力された基準信号ＢＡＳＥは、第１の時間が経過した後に信号Ｓ（１）として遅延回路５１（１）から出力される。また、遅延回路５１（２）に入力された信号Ｓ（１）は、第２の時間が経過した後に信号Ｓ（２）として遅延回路５１（２）から出力される。また、遅延回路５１（３）に入力された信号Ｓ（２）は、第３の時間が経過した後に信号Ｓ（３）として遅延回路５１（３）から出力される。さらに、遅延回路５１（４）に入力された信号Ｓ（３）は、第４の時間が経過した後に信号Ｓ（４）として遅延回路５１（４）から出力される。ここで、第１乃至第４の時間は、互いに等しくすることが好ましいが、例えば遅延回路５１（１）乃至遅延回路５１（４）が有するトランジスタの特性ばらつきに起因して、第１乃至第４の時間が異なる場合もある。
時刻Ｔ２において、遅延時間検出信号ＤＴの電位が高電位になるとする。これにより、遅延時間検出信号ＤＴが、遅延信号生成回路２３が有するフリップフロップ回路５３（１）乃至フリップフロップ回路５３（４）の、クロック入力端子に供給されたといえる。図５Ｂでは、信号Ｓ（２）が高電位となった後、且つ信号Ｓ（３）が高電位となる前に、遅延時間検出信号ＤＴが高電位になったものとする。ここで、時刻Ｔ１と時刻Ｔ２の差を時間ΔＴとすると、図２に示す層２０に設けられる基準信号生成回路２１が基準信号を生成してから、層３０に設けられるバッファ回路３７を通って遅延時間検出信号ＤＴとして層２０に設けられる遅延信号生成回路２３に供給されるまでの時間が、時間ΔＴである。
前述のように、遅延時間検出信号ＤＴは、遅延信号生成回路２３に設けられるフリップフロップ回路５３（１）乃至フリップフロップ回路５３（４）が有するクロック入力端子に供給される。よって、遅延信号生成回路２３が有する回路４１に遅延時間検出信号ＤＴが供給されることにより、フリップフロップ回路５３（１）乃至フリップフロップ回路５３（４）はそれぞれ、信号Ｓ（１）乃至信号Ｓ（４）をデジタル信号Ｄ（１）乃至デジタル信号Ｄ（４）として出力する。図５Ｂに示す例では、遅延時間検出信号ＤＴが高電位となった時刻Ｔ２において、信号Ｓ（１）、及び信号Ｓ（２）が高電位であり、信号Ｓ（３）及び信号Ｓ（４）が低電位である。よって、デジタル信号Ｄ（１）、及びデジタル信号Ｄ（２）は高電位となり、デジタル信号Ｄ（３）、及びデジタル信号Ｄ（４）は低電位となる。
その後、エンコーダ回路５５により、デジタル信号Ｄ（１）乃至デジタル信号Ｄ（４）に対してエンコードを行い、２ビットのデジタル信号Ｄ［１：０］を生成する。図５Ｂに示す例では、デジタル信号Ｄ（１）、及びデジタル信号Ｄ（２）が高電位であり、デジタル信号Ｄ（３）、及びデジタル信号Ｄ（４）が低電位であることから、デジタル信号Ｄ［１：０］が表すデジタル値は“０１”となる。なお、デジタル信号Ｄ（１）が高電位、デジタル信号Ｄ（２）乃至デジタル信号Ｄ（４）が低電位である場合は、デジタル信号Ｄ［１：０］が表すデジタル値は“００”となる。また、デジタル信号Ｄ（１）乃至デジタル信号Ｄ（３）が高電位、デジタル信号Ｄ（４）が低電位である場合は、デジタル信号Ｄ［１：０］が表すデジタル値は“１０”となる。さらに、デジタル信号Ｄ（１）乃至デジタル信号Ｄ（４）が全て高電位である場合は、デジタル信号Ｄ［１：０］が表すデジタル値は“１１”となる。
以上により、デジタル信号Ｄ［１：０］を、遅延信号生成回路２３が有する回路４１に基準信号ＢＡＳＥが供給されてから、遅延時間検出信号ＤＴが供給されるまでの時間である時間ΔＴを表す信号とすることができる。具体的には、時間ΔＴが長いほど、デジタル信号Ｄ［１：０］のデジタル値が大きくなる。
エンコーダ回路５５がデジタル信号Ｄ［１：０］を生成した後、インバータ回路５７がデジタル信号Ｄ［１：０］に基づき遅延信号ＤＡＩ［１：０］を生成する。前述のように、時間ΔＴが長いほど、デジタル信号Ｄ［１：０］のデジタル値が大きくなり、またインバータ回路５７は、デジタル信号Ｄ［１：０］の反転信号を生成し、遅延信号ＤＡＩ［１：０］として出力する機能を有する。以上より、時間ΔＴが長いほど、遅延信号ＤＡＩ［１：０］のデジタル値は小さくなる。
前述のように、遅延信号ＤＡＩはフリップフロップ回路４３の入力端子に供給され、続いて遅延信号ＤＡＯとしてマルチプレクサ回路４２の入力端子に供給される。その後、複数の遅延信号ＤＡＯのうち、選択信号ＳＥＬによって選択された１つの遅延信号ＤＡＯが、マルチプレクサ回路４２の出力端子から遅延信号ＤＡとして出力される。そして、遅延付加回路３５ａに供給された行選択信号ＲＳＥＬ、及び遅延付加回路３５ｂに供給されたプリチャージ信号等は、遅延信号ＤＡにより決定される時間の経過後に、それぞれ遅延付加回路３５ａ及び遅延付加回路３５ｂから出力される。ここで、遅延信号ＤＡのデジタル値が小さいほど、遅延信号ＤＡにより決定される時間が短くなる。以上より、時間ΔＴが長くなって遅延信号ＤＡＩのデジタル値が小さくなり、複数の遅延信号ＤＡＩから選択された信号である遅延信号ＤＡのデジタル値が小さくなるほど、遅延信号ＤＡにより決定される時間が短くなる。よって、時間ΔＴが長いほど、遅延付加回路３５ａが行選択信号ＲＳＥＬに対して付加する遅延時間、及び遅延付加回路３５ｂがプリチャージ信号に対して付加する遅延時間が短くなる。なお、遅延信号のデジタル値が大きいほど、遅延信号により決定される時間を短くしてもよい。この場合、回路４１は、インバータ回路５７を有さなくてもよい。
以上の方法により、回路４１は、遅延信号ＤＡＩを生成できる。なお、回路４１が２ｋ個（ｋは２以上の整数）の遅延回路５１、及び２ｋ個のフリップフロップ回路５３を有することにより、回路４１はｋビットの遅延信号ＤＡＩを生成できる。
＜遅延付加回路の構成例＞
図６は、遅延付加回路３５（遅延付加回路３５ａ、及び遅延付加回路３５ｂ）の構成例を示すブロック図である。図６では、１２８ビットの信号ＩＮ（信号ＩＮ［０］乃至信号ＩＮ［１２７］）が入力され、２ビットの遅延信号ＤＡ［１：０］で表される時間の経過後に、信号ＩＮを１２８ビットの信号ＯＵＴ（信号ＯＵＴ［０］乃至信号ＯＵＴ［１２７］）として出力する機能を有する遅延付加回路３５の構成例を示している。信号ＩＮは、遅延付加回路３５ａでは行選択信号ＲＳＥＬとすることができ、遅延付加回路３５ｂではプリチャージ信号とすることができる。
遅延付加回路３５は、回路６０［０］乃至回路６０［１２７］を有する。回路６０は、一例として、遅延回路６１（１）と、遅延回路６１（２）と、遅延回路６１（３）と、遅延回路６１（４）と、選択回路６３と、を有する。ここで、回路６０［０］乃至回路６０［１２７］が有する選択回路６３を、それぞれ選択回路６３［０］乃至選択回路６３［１２７］と記載して区別する。なお、遅延信号ＤＡがｋビットのデジタル信号である場合は、回路６０は遅延回路６１を２ｋ個有する。つまり、回路６０は、回路４１が有する遅延回路５１と同数の遅延回路６１を有することができる。
遅延回路６１（１）には、信号ＩＮが入力される。遅延回路６１（１）に入力された信号ＩＮは、所定の時間経過後に出力される。出力された信号は、遅延回路６１（２）、及び選択回路６３に供給される。
遅延回路６１（２）には、遅延回路６１（１）が出力した信号が入力される。遅延回路６１（２）に入力された信号は、所定の時間経過後に出力される。出力された信号は、遅延回路６１（３）、及び選択回路６３に供給される。
遅延回路６１（３）には、遅延回路６１（２）が出力した信号が入力される。遅延回路６１（３）に入力された信号は、所定の時間経過後に出力される。出力された信号は、遅延回路６１（４）、及び選択回路６３に供給される。
遅延回路６１（４）には、遅延回路６１（３）が出力した信号が入力される。遅延回路６１（４）に入力された信号は、所定の時間経過後に出力される。出力された信号は、選択回路６３に供給される。
選択回路６３には、遅延信号ＤＡ［１：０］が供給される。選択回路６３は、遅延信号ＤＡ［１：０］に基づき、遅延回路６１（１）乃至遅延回路６１（４）から供給される信号のうち、いずれか１つを信号ＯＵＴとして出力する機能を有する。具体的には、選択回路６３は、遅延信号ＤＡ［１：０］のデジタル値が“００”である場合は遅延回路６１（１）から供給される信号を信号ＯＵＴとして出力し、遅延信号ＤＡ［１：０］のデジタル値が“０１”である場合は遅延回路６１（２）から供給される信号を信号ＯＵＴとして出力し、遅延信号ＤＡ［１：０］のデジタル値が“１０”である場合は遅延回路６１（３）から供給される信号を信号ＯＵＴとして出力し、遅延信号ＤＡ［１：０］のデジタル値が“１１”である場合は遅延回路６１（４）から供給される信号を信号ＯＵＴとして出力する機能を有する。ここで、信号ＩＮは、遅延回路６１（１）、遅延回路６１（２）、遅延回路６１（３）、及び遅延回路６１（４）の順に供給されることから、遅延信号ＤＡ［１：０］のデジタル値が大きいほど、回路６０に信号ＩＮが入力されてから、信号ＯＵＴとして回路６０から出力されるまでの時間が長くなる。以上により、遅延信号ＤＡ［１：０］のデジタル値が大きいほど、信号ＩＮに対して長い遅延時間を付加できる。
図７は、回路６０の構成例を示す回路図である。図７では、選択回路６３の具体的な構成例を示している。
選択回路６３は、回路７１（１）と、回路７１（２）と、回路７１（３）と、インバータ回路７３［０］と、インバータ回路７３［１］と、を有する。回路７１（１）は、トランジスタ７５ａ（１）と、トランジスタ７５ｂ（１）と、を有する。回路７１（２）は、トランジスタ７５ａ（２）と、トランジスタ７５ｂ（２）と、を有する。回路７１（３）は、トランジスタ７５ａ（３）と、トランジスタ７５ｂ（３）と、を有する。
遅延信号ＤＡは、トランジスタ７５ｂのゲート、及びインバータ回路７３の入力端子に供給される。具体的には、遅延信号ＤＡ［０］は、トランジスタ７５ｂ（１）のゲート、トランジスタ７５ｂ（２）のゲート、及びインバータ回路７３［０］の入力端子に供給され、遅延信号ＤＡ［１］は、トランジスタ７５ｂ（３）のゲート、及びインバータ回路７３［１］の入力端子に供給される。インバータ回路７３から出力された信号は、トランジスタ７５ａのゲートに供給される。具体的には、インバータ回路７３［０］から出力された信号は、トランジスタ７５ａ（１）のゲート、及びトランジスタ７５ａ（２）のゲートに供給され、インバータ回路７３［１］から出力された信号は、トランジスタ７５ａ（３）のゲートに供給される。以上より、トランジスタ７５ａのゲートに入力される信号は、トランジスタ７５ｂのゲートに入力される信号の反転信号となる。
選択回路６３は、１ビットの遅延信号ＤＡにつき、２つの回路７１に枝分かれする構成となっており、信号ＩＮから信号ＯＵＴまでの経路を４本有する。つまり、回路７１は、トーナメント方式で接続される。図７に示す例では、１段目の回路７１である回路７１（１）、及び回路７１（２）は、遅延回路６１と電気的に接続される。具体的には、遅延回路６１（１）の出力端子は、トランジスタ７５ａ（１）のソース又はドレインの一方と電気的に接続され、遅延回路６１（２）の出力端子は、トランジスタ７５ｂ（１）のソース又はドレインの一方と電気的に接続され、遅延回路６１（３）の出力端子は、トランジスタ７５ａ（２）のソース又はドレインの一方と電気的に接続され、遅延回路６１（４）の出力端子は、トランジスタ７５ｂ（２）のソース又はドレインの一方と電気的に接続される。
また、トランジスタ７５ａ（１）のソース又はドレインの他方、及びトランジスタ７５ｂ（１）のソース又はドレインの他方は、トランジスタ７５ａ（３）のソース又はドレインの一方と電気的に接続され、トランジスタ７５ａ（２）のソース又はドレインの他方、及びトランジスタ７５ｂ（２）のソース又はドレインの他方は、トランジスタ７５ｂ（３）のソース又はドレインの一方と電気的に接続される。さらに、最終段の回路７１である回路７１（３）からは、信号ＯＵＴが出力される。具体的には、トランジスタ７５ａ（３）のソース若しくはドレインの他方、又はトランジスタ７５ｂ（３）のソース若しくはドレインの他方から、信号ＯＵＴが出力される。
以上が選択回路６３の構成例である。なお、遅延信号ＤＡをｋビットのデジタル信号とする場合、選択回路６３は２ｋ−１個の回路７１と、ｋ個のインバータ回路７３と、を有することができる。また、図７に示す構成の選択回路６３では、遅延信号ＤＡ［１：０］のデジタル値が大きいほど、信号ＩＮに対して長い遅延時間を付加した信号を信号ＯＵＴとして出力するが、本発明の一態様はこれに限らない。選択回路６３を、遅延信号ＤＡ［１：０］のデジタル値が大きいほど、信号ＩＮに対して短い遅延時間を付加した信号を信号ＯＵＴとして出力する構成としてもよい。
図８Ａは、半導体装置１０に適用できる、インバータ回路ＩＮＶの構成例を示す回路図である。インバータ回路ＩＮＶは、トランジスタ８１と、トランジスタ８２と、を有する。
トランジスタ８１のソース又はドレインの一方、及びトランジスタ８１のゲートには、高電位である電位ＶＤＤが供給される。トランジスタ８２のソース又はドレインの一方、及びトランジスタ８２のバックゲートには、低電位である電位ＶＳＳが供給される。トランジスタ８２のゲートには、信号ＩＮ１が供給される。トランジスタ８１のソース又はドレインの他方、トランジスタ８１のバックゲート、及びトランジスタ８２のソース又はドレインの他方からは、信号ＩＮ１の反転信号である信号ＯＵＴ１が出力される。
トランジスタ８１及びトランジスタ８２は、ｎチャネル型トランジスタとすることができる。よって、インバータ回路ＩＮＶは、ｐチャネル型トランジスタを有さない構成とすることができる。したがって、トランジスタ８１及びトランジスタ８２は、例えばＯＳトランジスタとすることができる。前述のように、ＯＳトランジスタは、層３０に設けることができる。以上より、インバータ回路ＩＮＶは、層３０に設けられるインバータ回路に適用できる。例えば、遅延付加回路３５に設けられる選択回路６３が有するインバータ回路７３に、図８Ａに示すインバータ回路ＩＮＶを適用できる。
図８Ｂは、遅延回路ＤＣの構成例を示す回路図である。遅延回路ＤＣは、トランジスタ８４と、トランジスタ８５と、トランジスタ８６と、トランジスタ８７と、を有する。
トランジスタ８４のソース又はドレインの一方、トランジスタ８４のゲート、トランジスタ８６のソース又はドレインの一方、及びトランジスタ８６のゲートには、高電位である電位ＶＤＤが供給される。トランジスタ８５のソース又はドレインの一方、トランジスタ８５のバックゲート、トランジスタ８７のソース又はドレインの一方、及びトランジスタ８７のバックゲートには、低電位である電位ＶＳＳが供給される。トランジスタ８５のゲートには、信号ＩＮ２が供給される。トランジスタ８４のソース又はドレインの他方、トランジスタ８４のバックゲート、及びトランジスタ８５のソース又はドレインの他方は、トランジスタ８７のゲートと電気的に接続される。トランジスタ８６のソース又はドレインの他方、トランジスタ８６のバックゲート、及びトランジスタ８７のソース又はドレインの他方からは、信号ＯＵＴ２が出力される。ここで、信号ＩＮ２が高電位である場合は、信号ＯＵＴ２が高電位となり、信号ＩＮ２が低電位である場合は、信号ＯＵＴ２が低電位となる。つまり、信号ＩＮ２を１ビットのデジタル信号とする場合、遅延回路ＤＣは、信号ＩＮ２と同じデジタル値の信号を信号ＯＵＴ２として出力する。以上より、遅延回路ＤＣは、信号ＩＮ２を、トランジスタ８４乃至トランジスタ８７の特性、電位ＶＤＤの大きさ、及び電位ＶＳＳの大きさ等により定まる遅延時間の後に信号ＯＵＴ２として出力する機能を有する。
遅延回路ＤＣは、遅延信号生成回路２３に設けられる回路４１が有する遅延回路５１、及び遅延付加回路３５に設けられる回路６０が有する遅延回路６１に適用できる。ここで、遅延回路５１、及び遅延回路６１は、図８Ｂに示す構成を複数有してもよい。例えば、遅延回路５１が、図８Ｂに示す遅延回路ＤＣを２つ有する場合、一方の遅延回路ＤＣの信号ＯＵＴ２を、他方の遅延回路ＤＣの信号ＩＮ２とできる。遅延回路５１、及び遅延回路６１が有する遅延回路ＤＣの個数が多いほど、遅延時間を長くできる。また、例えばトランジスタ８４乃至トランジスタ８７のチャネル長を長くする、又はチャネル幅を短くすることによっても、遅延時間を長くできる。
また、遅延回路ＤＣは、バッファ回路として機能させることもできる。さらに、トランジスタ８４乃至トランジスタ８７は、ｎチャネル型トランジスタとすることができるため、遅延回路ＤＣは、ｐチャネル型トランジスタを有さない構成とすることができる。したがって、トランジスタ８４乃至トランジスタ８７は、例えばＯＳトランジスタとすることができる。前述のように、ＯＳトランジスタは、層３０に設けることができる。以上より、遅延回路ＤＣは、層３０に設けられるバッファ回路、例えばバッファ回路３７に適用できる。
＜半導体装置の構成例＿２＞
図９は、半導体装置１０の構成例を示す斜視図であり、図１に示す半導体装置１０の変形例である。図１に示す半導体装置１０は、ブロック１１＜１＞、及びブロック１１＜２＞がそれぞれ、層２０を２層有する点が、図１に示す半導体装置１０と異なる。
図９に示す半導体装置１０において、ブロック１１＜１＞及びブロック１１＜２＞はそれぞれ、層２０＿１と、層２０＿１上の層３０＿１乃至層３０＿ｍ（ｍは２以上の整数）と、層３０＿ｍ上の層２０＿２と、層２０＿２上の層３０＿ｍ＋１乃至層３０＿２ｍと、を有する。図９では、層３０として、層３０＿１、層３０＿２、層３０＿３、層３０＿ｍ、層３０＿ｍ＋１、層３０＿ｍ＋２、層３０＿ｍ＋３、及び層３０＿２ｍを示している。なお、半導体装置１０は、層２０を３層以上有してもよい。
図１０は、図９に示すブロック１１の構成例を示す斜視図である。図１０には、具体的には、層２０＿１、層２０＿２、層３０＿１、及び層３０＿ｍ＋１の構成例を示している。
層２０＿１は、基準信号生成回路２１と、選択信号生成回路２２と、遅延信号生成回路２３と、行回路２４＿１と、列回路２５＿１と、センスアンプ回路２７＿１と、を有する。層２０＿２は、行回路２４＿２と、列回路２５＿２と、センスアンプ回路２７＿２と、を有する。つまり、基準信号生成回路２１、選択信号生成回路２２、及び遅延信号生成回路２３は、層２０＿１にのみ設けることができる。ブロック１１が層２０を３つ以上有する場合であっても、基準信号生成回路２１、選択信号生成回路２２、及び遅延信号生成回路２３は、最下層の層２０＿１にのみ設けることができる。なお、基準信号生成回路２１、選択信号生成回路２２、及び遅延信号生成回路２３を複数の層２０に設けてもよい。
層３０＿１は、記憶部３１＿１と、選択回路３３＿１と、遅延付加回路３５ａ＿１と、遅延付加回路３５ｂ＿１と、バッファ回路３７＿１と、を有し、記憶部３１＿１にはメモリセル３２＿１がマトリクス状に配列される。層３０＿ｍ＋１は、記憶部３１＿ｍ＋１と、選択回路３３＿ｍ＋１と、遅延付加回路３５ａ＿ｍ＋１と、遅延付加回路３５ｂ＿ｍ＋１と、バッファ回路３７＿ｍ＋１と、を有し、記憶部３１＿ｍ＋１にはメモリセル３２＿ｍ＋１がマトリクス状に配列される。
図１０に示す例において、バッファ回路３７＿ｍ＋１の入力端子に供給された基準信号ＢＡＳＥは、バッファ回路３７＿ｍ＋１の出力端子から遅延時間検出信号ＤＴ＿ｍ＋１として出力され、遅延信号生成回路２３に供給される。図９に示すように、ブロック１１は層３０を２ｍ個有する。また、バッファ回路３７は、層３０毎に設けられる。以上より、遅延信号生成回路２３には、２ｍ種類の遅延時間検出信号ＤＴが供給される。
行回路２４＿１は、行選択信号ＲＳＥＬ＿１を生成し、層３０＿１乃至層３０＿ｍに設けられる選択回路３３に供給する機能を有する。行回路２４＿２は、行選択信号ＲＳＥＬ＿２を生成し、層３０＿ｍ＋１乃至層３０＿２ｍに設けられる選択回路３３に供給する機能を有する。
列回路２５＿１は、データＤＡＴＡｉｎ＿１を、層３０＿１乃至層３０＿ｍに設けられる遅延付加回路３５ｂを介してメモリセル３２に書き込む機能を有する。また、列回路２５＿１は、層３０＿１乃至層３０＿ｍに設けられるメモリセル３２から読み出されたデータを、データＤＡＴＡｏｕｔ＿１として出力する機能を有する。さらに、列回路２５＿１は、層３０＿１乃至層３０＿ｍに設けられるメモリセル３２からのデータの読み出しの前に、プリチャージ信号を生成し、層３０＿１乃至層３０＿ｍに設けられる遅延付加回路３５ｂに供給する機能を有する。
列回路２５＿２は、データＤＡＴＡｉｎ＿２を、層３０＿ｍ＋１乃至層３０＿２ｍに設けられる遅延付加回路３５ｂを介してメモリセル３２に書き込む機能を有する。また、列回路２５＿２は、層３０＿ｍ＋１乃至層３０＿２ｍに設けられるメモリセル３２から読み出されたデータを、データＤＡＴＡｏｕｔ＿２として出力する機能を有する。さらに、列回路２５＿２は、層３０＿ｍ＋１乃至層３０＿２ｍに設けられるメモリセル３２からのデータの読み出しの前に、プリチャージ信号を生成し、層３０＿ｍ＋１乃至層３０＿２ｍに設けられる遅延付加回路３５ｂに供給する機能を有する。
センスアンプ回路２７＿１は、層３０＿１乃至層３０＿ｍに設けられるメモリセル３２から読み出されたデータを増幅する機能を有する。センスアンプ回路２７＿２は、層３０＿ｍ＋１乃至層３０＿２ｍに設けられるメモリセル３２から読み出されたデータを増幅する機能を有する。
図９、及び図１０に示す半導体装置１０において、層２０＿１より下の層に、例えばＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を設けることができる。例えば、層２０＿１と、図３に示すパッケージ基板１０１と、の間に、ＣＰＵを設けることができる。この場合、層２０＿１に設けられる列回路２５＿１に供給されるデータＤＡＴＡｉｎ＿１、及び層２０＿２に設けられる列回路２５＿２に供給されるデータＤＡＴＡｉｎ＿２は、いずれも層２０＿１より下の層に設けられるＣＰＵにより生成できる。また、列回路２５＿１が出力するデータＤＡＴＡｏｕｔ＿１、及び列回路２５＿２が出力するデータＤＡＴＡｏｕｔ＿２は、いずれも層２０＿１より下の層に設けられるＣＰＵに供給される。よって、ブロック１１が層２０を複数有する場合であっても、基準信号生成回路２１、選択信号生成回路２２、及び遅延信号生成回路２３は、最下層の層２０である層２０＿１にのみ設け、それ以外の層２０には設けないことが好ましい。なお、層２０＿１より下の層には、ＣＰＵの他、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等を設けてもよい。又は、層２０＿１に、ＣＰＵ、ＧＰＵ、若しくはＦＰＧＡ等を設けてもよい。
半導体装置１０を図９、及び図１０に示す構成とすることにより、ブロック１１が有する層３０の数が図１、及び図２に示す半導体装置１０と同じ場合、換言するとｎ＝２ｍである場合、行回路２４から層３０＿ｍ＋１（層３０＿ｎ／２＋１）乃至層３０＿２ｍ（層３０＿ｎ）までの配線距離を短くできる。また、列回路２５から層３０＿ｍ＋１（層３０＿ｎ／２＋１）乃至層３０＿２ｍ（層３０＿ｎ）までの配線距離、及びセンスアンプ回路２７から層３０＿ｍ＋１（層３０＿ｎ／２＋１）乃至層３０＿２ｍ（層３０＿ｎ）までの配線距離を短くできる。以上により、層３０＿ｍ＋１（層３０＿ｎ／２＋１）乃至層３０＿２ｍ（層３０＿ｎ）に設けられるメモリセル３２へのデータの書き込み、及び当該メモリセル３２からのデータの読み出しを、高速に行うことができる。また、１つの行回路２４と電気的に接続される選択回路３３の個数、１つの列回路２５と電気的に接続される遅延付加回路３５ｂの個数、及び１つのセンスアンプ回路２７と電気的に接続されるビット線の本数を少なくできる。よって、行回路２４、列回路２５、及びセンスアンプ回路２７の負荷を小さくできる。一方、図１、及び図２に示す半導体装置１０は、例えばＳｉトランジスタを有する層２０に、ＴＳＶ等により貫通電極を形成しなくてよい。よって、図１、及び図２に示す半導体装置１０は、図９、及び図１０に示す半導体装置１０より容易に作製できる。
図１１は、図９、及び図１０に示す半導体装置１０を有する集積回路（ＩＣチップともいう）の一例を示す断面図であり、図３に示す構成の変形例である。なお、図１１では、トランジスタ４７、及びトランジスタ４９は省略している。
図１１では、層２０＿２に貫通電極４４が設けられる例を示している。また、層２０と、層３０と、の間には、金属バンプ４５（マイクロバンプともいう）が設けられる。さらに、２つの層３０に設けられる２つの電極４８の間、及び貫通電極４４と金属バンプ４５の間には、電極４６が設けられる。貫通電極４４、金属バンプ４５、電極４６、及び電極４８により、図１１に示す例では、層２０＿１、層２０＿２、及び層３０＿１乃至層３０＿２ｍが互いに電気的に接続される。
図１２Ａは、記憶部３１に設けられるメモリセル３２と電気的に接続される配線の一例を示すブロック図である。なお、図１２Ａには説明のため、行回路２４、列回路２５、センスアンプ回路２７、選択回路３３、遅延付加回路３５ａ、及び遅延付加回路３５ｂも示している。図１２Ａには、列回路２５とセンスアンプ回路２７の接続関係は示していない。
メモリセル３２には、ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬ、ビット線ＲＢＬ、配線ＳＬ、及び配線ＢＧＬが電気的に接続される。ワード線ＷＷＬ、及びワード線ＲＷＬは、遅延付加回路３５ａと電気的に接続される。ビット線ＷＢＬは、遅延付加回路３５ｂと電気的に接続される。ビット線ＲＢＬは、遅延付加回路３５ｂ、及びセンスアンプ回路２７と電気的に接続される。
＜メモリセルの構成例＞
図１２Ｂは、メモリセル３２の構成例を示す回路図である。図１２Ｂに示すメモリセル３２は、２トランジスタ型（２Ｔ）ゲインセルである。メモリセル３２は、トランジスタＭＷ１、トランジスタＭＲ１、及び容量ＣＳ１を有する。
トランジスタＭＷ１のソース又はドレインの一方は、容量ＣＳ１の一方の電極と電気的に接続される。容量ＣＳ１の一方の電極は、トランジスタＭＲ１のゲートと電気的に接続される。ここで、トランジスタＭＷ１のソース又はドレインの一方、容量ＣＳ１の一方の電極、及びトランジスタＭＲ１のゲートが電気的に接続されるノードを、ノードＮとする。
トランジスタＭＷ１のソース又はドレインの他方は、ビット線ＷＢＬと電気的に接続される。トランジスタＭＷ１のゲートは、ワード線ＷＷＬと電気的に接続される。容量ＣＳ１の他方の電極は、ワード線ＲＷＬと電気的に接続される。トランジスタＭＲ１のソース又はドレインの一方は、ビット線ＲＢＬと電気的に接続される。トランジスタＭＲ１のソース又はドレインの他方は、配線ＳＬと電気的に接続される。トランジスタＭＷ１のバックゲート、及びトランジスタＭＲ１のバックゲートは、配線ＢＧＬと電気的に接続される。配線ＳＬには、例えば定電位が供給される。
メモリセル３２にデータを書き込む場合、行回路２４が、トランジスタＭＷ１をオン状態とするような行選択信号ＲＳＥＬを生成し、ワード線ＷＷＬに供給する。これにより、ビット線ＷＢＬの電位に対応するデータが、メモリセル３２に書き込まれる。具体的には、ビット線ＷＢＬの電位に対応する電荷が、ノードＮに供給される。以上より、トランジスタＭＷ１は書き込みトランジスタといえ、ワード線ＷＷＬは書き込みワード線といえ、ビット線ＷＢＬは書き込みビット線といえる。
その後、トランジスタＭＷ１をオフ状態とすることにより、メモリセル３２に書き込まれたデータが保持される。具体的には、メモリセル３２に書き込まれたデータに対応する、ノードＮの電荷が保持される。
メモリセル３２からデータを読み出す場合、まず列回路２５がプリチャージ信号を生成してビット線ＲＢＬにプリチャージ信号を供給し、ビット線ＲＢＬをプリチャージする。次に、行回路２４が行選択信号ＲＳＥＬを生成してワード線ＲＷＬに供給し、容量ＣＳ１の他方の電極の電位を高める。これにより、ノードＮの電位が高くなり、メモリセル３２に保持されているデータに応じた大きさの電流が、トランジスタＭＲ１を介してビット線ＲＢＬと配線ＳＬの間に流れる。よって、ビット線ＲＢＬの電位が、メモリセル３２に保持されているデータに応じて変化する。具体的には、例えばメモリセル３２に１ビットのデジタルデータが保持されている場合、当該デジタルデータのデジタル値が“１”である場合は、ビット線ＲＢＬの電位がプリチャージ電位より高くなる。一方、デジタル値が“０”である場合は、ビット線ＲＢＬの電位がプリチャージ電位より低くなる。その後、センスアンプ回路２７が、プリチャージ電位とビット線ＲＢＬの電位の差を増幅する。以上により、メモリセル３２からデータが読み出される。ここで、トランジスタＭＲ１は読み出しトランジスタといえ、ワード線ＲＷＬは読み出しワード線といえ、ビット線ＲＢＬは読み出しビット線といえる。
なお、メモリセル３２にデータを書き込む際にワード線ＷＷＬに供給する行選択信号ＲＳＥＬと、メモリセル３２からデータを読み出す際にワード線ＲＷＬに供給する行選択信号ＲＳＥＬと、は異なる信号とすることができ、例えば電位が異なる信号とすることができる。例えば、ワード線ＷＷＬに供給する行選択信号ＲＳＥＬと、ワード線ＲＷＬに供給する行選択信号ＲＳＥＬと、を両方とも高電位とする場合であっても、これら２つの高電位の電位を異ならせることができる。
トランジスタＭＷ１、及びトランジスタＭＲ１は、ＯＳトランジスタとすることができる。トランジスタＭＷ１をＯＳトランジスタとすることにより、トランジスタＭＷ１のオフ電流を極めて低くできるため、ノードＮの電荷を長時間保持できる。よって、メモリセル３２は、データを長時間保持できる。また、トランジスタＭＷ１をオフ状態にすることによりメモリセル３２にデータを保持できるため、データの保持に電力を消費しない。以上により、メモリセル３２は長時間データを保持可能な低消費電力なメモリセルであり、半導体装置１０を、不揮発性記憶装置として用いることができる。
図１３Ａ乃至図１３Ｄを参照して、メモリセル３２の他の構成例を説明する。
図１３Ａに示すメモリセル３２Ａは、３Ｔ型ゲインセルであり、トランジスタＭＷ２、ＭＲ２、トランジスタＭＳ２、及び容量ＣＳ２を有する。トランジスタＭＷ２、トランジスタＭＲ２、及びトランジスタＭＳ２はそれぞれ、書き込みトランジスタ、読み出しトランジスタ、及び選択トランジスタである。トランジスタＭＷ２、トランジスタＭＲ２、及びトランジスタＭＳ２のバックゲートは配線ＢＧＬと電気的に接続される。メモリセル３２Ａは、ワード線ＲＷＬ、ワード線ＷＷＬ、ビット線ＲＢＬ、ビット線ＷＢＬ、容量線ＣＤＬ、及び電源線ＰＬと電気的に接続される。容量線ＣＤＬ、及び電源線ＰＬには、低電位、具体的には例えば接地電位が供給される。
図１３Ｂに２Ｔ型ゲインセルの他の構成例を示す。図１３Ｂに示すメモリセル３２Ｂでは、読み出しトランジスタがバックゲートを有しないＯＳトランジスタで構成される。
図１３Ｃに３Ｔ型ゲインセルの他の構成例を示す。図１３Ｃに示すメモリセル３２Ｃでは、読み出しトランジスタ、及び選択トランジスタとしてバックゲートを有しないＯＳトランジスタで構成される。
上述のゲインセルにおいて、ビット線ＲＢＬ、及びビット線ＷＢＬを兼ねるビット線を設けてもよい。
図１２Ｂ、図１３Ａ、図１３Ｂ、又は図１３Ｃに示す回路構成を有し、且つＯＳトランジスタを有するメモリセルの構成を、ＮＯＳＲＡＭ（登録商標）という。ＮＯＳＲＡＭとは、“Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）”の略称である。
図１３Ｄに１Ｔ１Ｃ（容量）型メモリセルの例を示す。図１３Ｄに示すメモリセル３２Ｄは、ワード線ＷＬ、ビット線ＢＬ、容量線ＣＤＬ、及び配線ＢＧＬと電気的に接続される。メモリセル３２Ｄは、トランジスタＭＷ３、及び容量ＣＳ３を有する。トランジスタＭＷ３のバックゲートは配線ＢＧＬと電気的に接続される。
図１３Ｄに示す回路構成を有し、且つＯＳトランジスタを有するメモリセルの構成を、ＤＯＳＲＡＭ（登録商標）という。ＤＯＳＲＡＭとは、“Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ”の略称である。
本実施の形態に示す構成、構造、又は方法等は、他の実施の形態に示す構成、構造、又は方法等と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
半導体装置の断面構造の一部を図１４に示す。図１４に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図１５Ａはトランジスタ５００のチャネル長方向の断面図であり、図１５Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１５Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＳｉトランジスタに相当し、トランジスタ５５０はＯＳトランジスタに相当する。
　なお本明細書等においては、メモリセルが設けられる行方向又は列方向の一方をＸ方向とし、行方向又は列方向の他方をＹ方向とする。また、Ｘ方向、及びＹ方向の両方と垂直な方向を、Ｚ方向とする。Ｚ方向は、高さ方向ともいう。
図１４では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、及びトランジスタ５００の上方に設けられている。
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。
図１５Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くできるため、トランジスタ５５０のオフ特性を向上させることができる。
なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂ等において、シリコン系半導体等の半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、若しくはＧａＡｌＡｓ（ガリウムアルミニウムヒ素）等を有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又は例えばＧａＡｓとＧａＡｌＡｓを用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素若しくはリン等のｎ型の導電性を付与する元素、又はホウ素等のｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素若しくはリン等のｎ型の導電性を付与する元素、若しくはホウ素等のｐ型の導電性を付与する元素を含むシリコン等の半導体材料、金属材料、合金材料、又は金属酸化物材料等の導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整できる。具体的には、導電体に窒化チタン、又は窒化タンタル等の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、又はアルミニウム等の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
トランジスタ５５０は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、又は水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、若しくはＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）等を用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は窒化アルミニウム等を用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、例えばその下方に設けられるトランジスタ５５０によって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ５５０等から、トランジスタ５００が設けられる領域に、水素、及び不純物等が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）を用いて分析できる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、及び導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料等の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立する、タングステン又はモリブデン等の高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。又は、アルミニウム若しくは銅等の、低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くできる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１４では、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１４では、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１４では、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１４では、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
絶縁体３５０、絶縁体３６０、絶縁体３７０、及び絶縁体３８０等は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離でき、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制できる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルを用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制できる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、及び水素等に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ５５０を設ける領域等から、トランジスタ５００を設ける領域に、水素、及び不純物等が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、又は酸化タンタル等の金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる、水素及び水分等の不純物と、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素及び水分等の不純物の、トランジスタ５００への混入を抑制できる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制できる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減できる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜又は酸化窒化シリコン膜等を用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、又はトランジスタ５５０と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離でき、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制できる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１５Ａ及び図１５Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
また、図１５Ａ及び図１５Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１５Ａ及び図１５Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１５Ａ及び図１５Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
なお、本明細書等において、酸化物５３０ａ、及び酸化物５３０ｂをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、及び酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、又は３層以上の積層構成を設ける構成にしてもよい。
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１４、及び図１５Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、又は駆動方法等に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成できるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減できる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御できる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくできる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、又は４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、及びＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、又はＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度を高めることが期待できる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構成として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、及び銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子等のうち少なくとも１つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書等において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか１つ、又はすべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制できる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書等では、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。また、酸化物半導体中の水素は、熱、又は電界等のストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性又は実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、及び水素等の不純物を除去すること（「脱水」又は「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨ等の不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与できる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、又はＲＦ処理のいずれか１つ又は複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、又は水素を除去できる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化できる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、又は酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、又は、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成でき、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、又は酸化物５３０近傍の絶縁体中に導入できる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガス若しくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、若しくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガス若しくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で行ってもよい。又は、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガス若しくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制できる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、及び酸素分子等）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素、及び不純物等の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、又は酸化物５３０等が有する酸素と反応することを抑制できる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等のいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素等の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム及びハフニウムの、一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、並びにアルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、又はトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、又は酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
なお、図１５Ａ及び図１５Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制できる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ及び酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ及び酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいえる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成できる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、又は酸化ガリウム等を用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くできる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物等を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタル等の金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図１５Ａでは、導電体５４２ａ、及び導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構成、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図１５Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコン等も用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる、水及び水素等の不純物が、酸化物５３０ｂに拡散することを抑制できる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化するのを抑制できる。
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給できる。また、絶縁体５２４と同様に、絶縁体５４５中の水又は水素等の不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制できる。また、過剰酸素による導電体５６０の酸化を抑制できる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
第１のゲート電極として機能する導電体５６０は、図１５Ａ及び図１５Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、及びＮＯ２等）、及び銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子等のうち少なくとも１つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウム等を用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂等を有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成できるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給できる。なお、絶縁体５８０中の水又は水素等の不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成できる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給できる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制できる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素等の不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、例えば絶縁体５２４と同様に、膜中の水又は水素等の不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、及び水素等に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、又は酸化タンタル等の金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる水素及び水分等の不純物と、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素及び水分等の不純物のトランジスタ５００への混入を抑制できる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制できる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減できる。例えば、絶縁体５８６として、酸化シリコン膜、又は酸化窒化シリコン膜等を用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量６００、トランジスタ５００、又はトランジスタ５５０と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、又は水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、及び水素が侵入するのを抑制できる。又は、複数のトランジスタ５００をまとめて、水素、又は水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２又は絶縁体５１４に達する開口を形成し、絶縁体５２２又は絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、又は水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２又は絶縁体５１４と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、並行して形成できる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、又は窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、若しくは酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を適用することもできる。
本実施の形態では、導電体６１２、及び導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料等の導電性材料を用いることができる。耐熱性と導電性を両立する、タングステン又はモリブデン等の高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体等の他の構成と並行して形成する場合は、低抵抗金属材料である、Ｃｕ（銅）又はＡｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、及びタングステン・ホイルを有する基板等）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、及び化合物半導体基板等）、及びＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板等が挙げられる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、アルミノホウケイ酸ガラス、及びソーダライムガラス等が挙げられる。他にも、例えば結晶化ガラスを用いることができる。
又は、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム等を用いることができる。可撓性基板、貼り合わせフィルム、及び基材フィルム等の一例としては、以下のものが挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、及びポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂がある。又は、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、及びポリ塩化ビニル等がある。又は、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、及び紙類等がある。特に、半導体基板、単結晶基板、又はＳＯＩ基板等を用いてトランジスタを製造することによって、特性、サイズ、及び形状等のばらつきが少なく、電流能力が高く、且つサイズの小さいトランジスタを製造できる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、及び／又は容量等を形成してもよい。又は、基板と、トランジスタ、抵抗、及び／又は容量等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、及び／又は容量等は耐熱性の劣る基板、又は可撓性の基板等にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成、基板上にポリイミド等の有機樹脂膜が形成された構成、又は水素を含むシリコン膜等を用いることができる。
つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）等を含む）、皮革基板、又はゴム基板等がある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供できる。
なお、図１４に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、又は駆動方法等に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、等のように、同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
本実施の形態に示す構成、構造、又は方法等は、他の実施の形態に示す構成、構造、又は方法等と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、ＤＯＳＲＡＭ及びＮＯＳＲＡＭといった、上記実施の形態で説明したＯＳトランジスタを有する半導体装置の断面構成例について説明する。
図１６に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１６では、駆動回路層４０１の上に記憶層４００＿１乃至記憶層４００＿４が積層される場合を例示している。
また、図１６では、駆動回路層４０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用できる。
なお、図１６に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
駆動回路層４０１と記憶層４００の間、又は、ｈ層目の記憶層４００とｈ＋１層目の記憶層４００の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。なお、例えば本実施の形態では、ｈ層目の記憶層４００を記憶層４００＿ｈと示し、ｈ＋１層目の記憶層４００を記憶層４００＿ｈ＋１と示す場合がある。ここで、図１６に示す例では、ｈは１以上３以下の整数である。また、例えば本実施の形態において「ｈ＋α（αは１以上の整数）」又は「ｈ−α」と示した場合、「ｈ＋α」及び「ｈ−α」それぞれの解は１以上４以下の整数とする。
また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３２２には、例えば導電体３２８が埋め込まれている。また、絶縁体３２４及び絶縁体３２６には、例えば導電体３３０が埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるために例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３２６及び導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、及び絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグ又は配線として機能する。
絶縁体３５４の上には記憶層４００＿１が有する絶縁体５１４が設けられている。また、絶縁体５１４及び絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグ又は配線として機能する。例えば、ビット線ＢＬとトランジスタ５５０は、導電体３５８、導電体３５６、及び導電体３３０等を介して電気的に接続される。
図１７Ａに記憶層４００＿ｈの断面構造例を示す。また、図１７Ｂに、図１７Ａの等価回路図を示す。図１７Ａでは、１つのビット線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
図１６及び図１７Ａに示すメモリセルＭＣは、トランジスタＭ１及び容量Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。
なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａ及び導電体５４２ｂが、酸化物５３０の端部を越えて延在している点が、トランジスタ５００と異なる。
また、図１６及び図１７Ａに示すメモリセルＭＣは、容量Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量Ｃの他方の端子として機能する導電体１６０（導電体１６０ａ及び導電体１６０ｂ）と、を有する。導電体１５６は導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図１７Ａに図示せず。）と電気的に接続される。
容量Ｃは、絶縁体５７４、絶縁体５８０、及び絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、及び絶縁体５５４は、該開口部の側面に沿って形成されるため、ＡＬＤ法又はＣＶＤ法等を用いて成膜することが好ましい。
また、導電体１５６及び導電体１６０は、導電体５０５又は導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、及びガリウム等から選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、又は窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、又は窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁体を積層して用いることもできる。
例えば、高誘電率材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン及びジルコニウムを有する酸化物、シリコン及びジルコニウムを有する酸化窒化物、ハフニウム及びジルコニウムを有する酸化物、又はハフニウム及びジルコニウムを有する酸化窒化物、等を用いることができる。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量Ｃの静電容量を十分確保できる。
また、上記の材料からなる絶縁体を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量Ｃの静電破壊を抑制できる。
図１８に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図１８は、図１６の変形例でもある。また、図１９Ａに記憶層４００＿ｈの断面構造例を示す。また、図１９Ｂに、図１９Ａの等価回路図を示す。
図１８及び図１９Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、及びトランジスタＭ３を有する。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で形成できる。
また、図１８及び図１９Ａに示すトランジスタＭ２及びトランジスタＭ３は、１つの島状の酸化物５３０を両者が共用している。言い換えると、１つの島状の酸化物５３０の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、若しくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
また、図１８及び図１９Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７及び導電体１６１の上に記憶層４００＿ｈ＋１の絶縁体５１４が設けられている。
図１８及び図１９Ａにおいて、記憶層４００＿ｈ＋１の導電体２１５が容量Ｃの一方の端子として機能し、記憶層４００＿ｈ＋１の絶縁体５１４が容量Ｃの誘電体として機能し、導電体１６１が容量Ｃの他方の端子として機能する。また、トランジスタＭ１のソース又はドレインの他方はコンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と電気的に接続される。
本実施の形態に示す構成、構造、又は方法等は、他の実施の形態に示す構成、構造、又は方法等と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、ＯＳトランジスタについて説明する。なお、ＯＳトランジスタの説明において、Ｓｉトランジスタとの比較についても簡単に説明する。
［ＯＳトランジスタ］
ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、及び窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。
また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減できる。
また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、又は短チャネル効果が極めて少ないトランジスタである。
なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、及び漏れ電流の増大等がある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域又はドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域及びドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、又は、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化又は高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、又は６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、又は１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
本実施の形態に示す構成、構造、又は方法等は、他の実施の形態に示す構成、構造、又は方法等と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２０Ａに示す。図２０Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２０Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続される。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合等の接合技術、を用いることなく、各層間を接続できる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、例えば接続配線のサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
また、半導体装置７１０を、ダイと呼称してもよい。ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、及び窒化ガリウム（ＧａＮ）等が挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
次に、電子部品７３０の斜視図を図２０Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、又はＦＰＧＡ等の集積回路に用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
一方で、シリコンインターポーザ、及びＴＳＶ等を用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅等のスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装できる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
次に、電子機器６５００の斜視図を図２１Ａに示す。図２１Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９等を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか１つ又は複数を有する。本発明の一態様の半導体装置は、表示部６５０２、及び制御装置６５０９等に適用できる。
図２１Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、及び制御装置６６１６等を有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか１つ又は複数を有する。本発明の一態様の半導体装置は、制御装置６５０９、及び制御装置６６１６等に適用できる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
次に、大型計算機５６００の斜視図を図２１Ｃに示す。図２１Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
計算機５６２０は、例えば、図２１Ｄに示す斜視図の構成とすることができる。図２１Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続される。
図２１Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、及び記憶装置等を備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２１Ｅには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入できる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、及び信号入力を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、及びＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、及び接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、例えばＨＤＭＩ（登録商標）が挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続できる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続できる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、及びＣＰＵ等が挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続できる。半導体装置５６２８としては、例えば、記憶装置が挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
本発明の一態様の半導体装置は、情報を処理及び記憶する機器等の宇宙用機器に好適に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
図２２には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２２においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書等に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
また、図２２には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、又はバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、又はバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、及び中間子線等に代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成できる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、又は他の人工衛星が当該信号を受信できる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定できる。以上より、人工衛星６８００は、衛星測位システムを構成できる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか１つ又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、又は宇宙探査機等の宇宙用機器に好適に用いることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンターに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障する等、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、等建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、及びデータを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、及び冷却設備の小規模化、等を図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減できる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
図２３にデータセンターに適用可能なストレージシステムを示す。図２３に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続される形態を図示している。
ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
上述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１又はストレージ７００３に出力される。
上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくできる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターの中から選ばれるいずれか１つ又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
本実施の形態に示す構成、構造、又は方法等は、他の実施の形態に示す構成、構造、又は方法等と適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え等を行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら、例えば実際の回路においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、又は複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値等に限定されない。例えば、ノイズによる信号、電位、若しくは電流のばらつき、又は、タイミングのずれによる信号、電位、若しくは電流のばらつき等を含むことが可能である。
また、本明細書等において、「上に」、及び「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、又はソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」又は「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合等も含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、例えば配線に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、及び「層」等の語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの平面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、又はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
また本明細書等において、ノードは、回路構成、又はデバイス構造等に応じて、端子、配線、電極、導電層、導電体、又は不純物領域等と言い換えることが可能である。また、端子、又は配線等をノードと言い換えることが可能である。
本明細書等において、ＡとＢとが接続される、とは、ＡとＢとが電気的に接続されるものをいう。ここで、ＡとＢとが電気的に接続されるとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、又はダイオード等の素子、あるいは当該素子及び配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続される場合には、ＡとＢとが直接接続される場合を含む。ここで、ＡとＢとが直接接続されるとは、上記対象物を介することなく、例えばＡとＢとの間で配線（又は電極）を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
１０：半導体装置、１１：ブロック、２０：層、２１：基準信号生成回路、２２：選択信号生成回路、２３：遅延信号生成回路、２４：行回路、２５：列回路、２７：センスアンプ回路、３０：層、３１：記憶部、３２：メモリセル、３３：選択回路、３５：遅延付加回路、３７：バッファ回路、４１：回路、４２：マルチプレクサ回路、４３：フリップフロップ回路、４４：貫通電極、４５：金属バンプ、４６：電極、４７：トランジスタ、４８：電極、４９：トランジスタ、５１：遅延回路、５３：フリップフロップ回路、５５：エンコーダ回路、５７：インバータ回路、６０：回路、６１：遅延回路、６３：選択回路、７１：回路、７３：インバータ回路、７５ａ：トランジスタ、７５ｂ：トランジスタ、８１：トランジスタ、８２：トランジスタ、８４：トランジスタ、８５：トランジスタ、８６：トランジスタ、８７：トランジスタ、１００：ＩＣチップ、１０１：パッケージ基板、１０２：ソルダーボール、１５３：絶縁体、１５６：導電体、１６０ａ：導電体、１６０ｂ：導電体、１６０：導電体、１６１：導電体、２１５：導電体、２８７：絶縁体、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３５７：絶縁体、３５８：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４００：記憶層、４０１：駆動回路層、５００：トランジスタ、５０３ａ：導電体、５０３ｂ：導電体、５０３：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０ａ：酸化物、５３０ｂ：酸化物、５３０：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４２：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４８：導電体、５５０：トランジスタ、５５４：絶縁体、５６０ａ：導電体、５６０ｂ：導電体、５６０：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１ｓｂ：サーバ、７００１：ホスト、７００２：ストレージ制御回路、７００３ｍｄ：記憶装置、７００３：ストレージ

Claims (11)

  1. 　第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第１の層は、遅延信号生成回路と、行回路と、を有し、
    　前記第２の層は、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、
    　前記第３の層は、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、
    　前記遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成し、前記第１の遅延付加回路に供給する機能、及び第２の遅延時間を表す第２の遅延信号を生成し、前記第２の遅延付加回路に供給する機能を有し、
    　前記行回路は、読み出し動作を行う前記第１又は第２のメモリセルを選択する、行選択信号を生成し、前記第１又は第２の遅延付加回路に供給する機能を有し、
    　前記第１の遅延付加回路は、前記第１の遅延付加回路に供給された前記行選択信号を、前記第１の遅延時間の経過後に前記第１の記憶部に供給する機能を有し、
    　前記第２の遅延付加回路は、前記第２の遅延付加回路に供給された前記行選択信号を、前記第２の遅延時間の経過後に前記第２の記憶部に供給する機能を有し、
    　前記第１の遅延時間は、前記第２の遅延時間より長い半導体装置。
  2. 　第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第１の層は、選択信号生成回路と、遅延信号生成回路と、行回路と、を有し、
    　前記第２の層は、第１の選択回路と、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、
    　前記第３の層は、第２の選択回路と、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、
    　前記選択信号生成回路は、選択信号を生成し、前記遅延信号生成回路、前記第１の選択回路、及び前記第２の選択回路に供給する機能を有し、
    　前記遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成する機能、及び第２の遅延時間を表す第２の遅延信号を生成する機能を有し、
    　前記遅延信号生成回路は、前記選択信号に基づき、前記第１の遅延信号、又は前記第２の遅延信号の一方を出力して、前記第１の遅延付加回路、及び前記第２の遅延付加回路に供給する機能を有し、
    　前記行回路は、読み出し動作を行う前記第１又は第２のメモリセルを選択する、行選択信号を生成する機能を有し、
    　前記行回路は、前記行選択信号を、前記第１の選択回路、及び前記第２の選択回路に供給する機能を有し、
    　前記第１の選択回路は、前記遅延信号生成回路が前記第１の遅延信号を出力する場合に、前記行選択信号を前記第１の遅延付加回路に供給する機能を有し、
    　前記第２の選択回路は、前記遅延信号生成回路が前記第２の遅延信号を出力する場合に、前記行選択信号を前記第２の遅延付加回路に供給する機能を有し、
    　前記第１の遅延付加回路は、前記第１の遅延付加回路に供給された前記行選択信号を、前記第１の遅延時間の経過後に前記第１の記憶部に供給する機能を有し、
    　前記第２の遅延付加回路は、前記第２の遅延付加回路に供給された前記行選択信号を、前記第２の遅延時間の経過後に前記第２の記憶部に供給する機能を有し、
    　前記第１の遅延時間は、前記第２の遅延時間より長い半導体装置。
  3. 　請求項１又は２において、
    　前記第１の層は、基準信号生成回路を有し、
    　前記第２の層は、第１のバッファ回路を有し、
    　前記第３の層は、第２のバッファ回路を有し、
    　前記基準信号生成回路は、基準信号を生成し、前記遅延信号生成回路、前記第１のバッファ回路、及び前記第２のバッファ回路に供給する機能を有し、
    　前記第１のバッファ回路は、前記第１のバッファ回路に供給された前記基準信号を、第１の遅延時間検出信号として前記遅延信号生成回路に供給する機能を有し、
    　前記第２のバッファ回路は、前記第２のバッファ回路に供給された前記基準信号を、第２の遅延時間検出信号として前記遅延信号生成回路に供給する機能を有し、
    　前記遅延信号生成回路は、前記基準信号が入力された第１の時刻と、前記第１の遅延時間検出信号が入力された第２の時刻と、の差を表す第１のデジタル信号を生成し、前記第１のデジタル信号に基づき前記第１の遅延信号を生成する機能を有し、
    　前記遅延信号生成回路は、前記第１の時刻と、前記第２の遅延時間検出信号が入力された第３の時刻と、の差を表す第２のデジタル信号を生成し、前記第２のデジタル信号に基づき前記第２の遅延信号を生成する機能を有する半導体装置。
  4. 　請求項３において、
    　前記遅延信号生成回路は、第１のインバータ回路と、第２のインバータ回路と、を有し、
    　前記第１のインバータ回路は、前記第１のデジタル信号が前記第１のインバータ回路に供給された場合に、前記第１の遅延信号を生成する機能を有し、
    　前記第２のインバータ回路は、前記第２のデジタル信号が前記第２のインバータ回路に供給された場合に、前記第２の遅延信号を生成する機能を有する半導体装置。
  5. 　請求項１又は２において、
    　前記遅延信号生成回路は、第１のトランジスタを有し、
    　前記第１のメモリセルは、第２のトランジスタを有し、
    　前記第２のメモリセルは、第３のトランジスタを有し、
    　前記第１のトランジスタは、チャネル形成領域にシリコンを有し、
    　前記第２のトランジスタ、及び前記第３のトランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
  6. 　第１のブロックと、第２のブロックと、を有し、
    　前記第１のブロックは、第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第２のブロックは、第４の層と、前記第４の層上の第５の層と、前記第５の層上の第６の層と、を有し、
    　前記第１の層は、第１の遅延信号生成回路と、第１の行回路と、を有し、
    　前記第２の層は、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、
    　前記第３の層は、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、
    　前記第４の層は、第２の遅延信号生成回路と、第２の行回路と、を有し、
    　前記第５の層は、第３の遅延付加回路と、第３のメモリセルがマトリクス状に配列された第３の記憶部と、を有し、
    　前記第６の層は、第４の遅延付加回路と、第４のメモリセルがマトリクス状に配列された第４の記憶部と、を有し、
    　前記第１の遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成し、前記第１の遅延付加回路に供給する機能、及び第２の遅延時間を表す第２の遅延信号を生成し、前記第２の遅延付加回路に供給する機能を有し、
    　前記第２の遅延信号生成回路は、第３の遅延時間を表す第３の遅延信号を生成し、前記第３の遅延付加回路に供給する機能、及び第４の遅延時間を表す第４の遅延信号を生成し、前記第４の遅延付加回路に供給する機能を有し、
    　前記第１の行回路は、読み出し動作を行う前記第１又は第２のメモリセルを選択する、第１の行選択信号を生成し、前記第１又は第２の遅延付加回路に供給する機能を有し、
    　前記第２の行回路は、読み出し動作を行う前記第３又は第４のメモリセルを選択する、第２の行選択信号を生成し、前記第３又は第４の遅延付加回路に供給する機能を有し、
    　前記第１の遅延付加回路は、前記第１の遅延付加回路に供給された前記第１の行選択信号を、前記第１の遅延時間の経過後に前記第１の記憶部に供給する機能を有し、
    　前記第２の遅延付加回路は、前記第２の遅延付加回路に供給された前記第１の行選択信号を、前記第２の遅延時間の経過後に前記第２の記憶部に供給する機能を有し、
    　前記第３の遅延付加回路は、前記第３の遅延付加回路に供給された前記第２の行選択信号を、前記第３の遅延時間の経過後に前記第３の記憶部に供給する機能を有し、
    　前記第４の遅延付加回路は、前記第４の遅延付加回路に供給された前記第２の行選択信号を、前記第４の遅延時間の経過後に前記第４の記憶部に供給する機能を有し、
    　前記第１の遅延時間は、前記第２の遅延時間より長く、
    　前記第３の遅延時間は、前記第４の遅延時間より長い半導体装置。
  7. 　第１のブロックと、第２のブロックと、を有し、
    　前記第１のブロックは、第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第２のブロックは、第４の層と、前記第４の層上の第５の層と、前記第５の層上の第６の層と、を有し、
    　前記第１の層は、第１の選択信号生成回路と、第１の遅延信号生成回路と、第１の行回路と、を有し、
    　前記第２の層は、第１の選択回路と、第１の遅延付加回路と、第１のメモリセルがマトリクス状に配列された第１の記憶部と、を有し、
    　前記第３の層は、第２の選択回路と、第２の遅延付加回路と、第２のメモリセルがマトリクス状に配列された第２の記憶部と、を有し、
    　前記第４の層は、第２の選択信号生成回路と、第２の遅延信号生成回路と、第２の行回路と、を有し、
    　前記第５の層は、第３の選択回路と、第３の遅延付加回路と、第３のメモリセルがマトリクス状に配列された第３の記憶部と、を有し、
    　前記第６の層は、第４の選択回路と、第４の遅延付加回路と、第４のメモリセルがマトリクス状に配列された第４の記憶部と、を有し、
    　前記第１の選択信号生成回路は、第１の選択信号を生成し、前記第１の遅延信号生成回路、前記第１の選択回路、及び前記第２の選択回路に供給する機能を有し、
    　前記第２の選択信号生成回路は、第２の選択信号を生成し、前記第２の遅延信号生成回路、前記第３の選択回路、及び前記第４の選択回路に供給する機能を有し、
    　前記第１の遅延信号生成回路は、第１の遅延時間を表す第１の遅延信号を生成する機能、及び第２の遅延時間を表す第２の遅延信号を生成する機能を有し、
    　前記第１の遅延信号生成回路は、前記第１の選択信号に基づき、前記第１の遅延信号、又は前記第２の遅延信号の一方を出力して、前記第１の遅延付加回路、及び前記第２の遅延付加回路に供給する機能を有し、
    　前記第２の遅延信号生成回路は、第３の遅延時間を表す第３の遅延信号を生成する機能、及び第４の遅延時間を表す第４の遅延信号を生成する機能を有し、
    　前記第２の遅延信号生成回路は、前記第２の選択信号に基づき、前記第３の遅延信号、又は前記第４の遅延信号の一方を出力して、前記第３の遅延付加回路、及び前記第４の遅延付加回路に供給する機能を有し、
    　前記第１の行回路は、読み出し動作を行う前記第１又は第２のメモリセルを選択する、第１の行選択信号を生成する機能を有し、
    　前記第１の行回路は、前記第１の行選択信号を、前記第１の選択回路、及び前記第２の選択回路に供給する機能を有し、
    　前記第２の行回路は、読み出し動作を行う前記第３又は第４のメモリセルを選択する、第２の行選択信号を生成する機能を有し、
    　前記第２の行回路は、前記第２の行選択信号を、前記第３の選択回路、及び前記第４の選択回路に供給する機能を有し、
    　前記第１の選択回路は、前記第１の遅延信号生成回路が前記第１の遅延信号を出力する場合に、前記第１の行選択信号を前記第１の遅延付加回路に供給する機能を有し、
    　前記第２の選択回路は、前記第１の遅延信号生成回路が前記第２の遅延信号を出力する場合に、前記第１の行選択信号を前記第２の遅延付加回路に供給する機能を有し、
    　前記第３の選択回路は、前記第２の遅延信号生成回路が前記第３の遅延信号を出力する場合に、前記第２の行選択信号を前記第３の遅延付加回路に供給する機能を有し、
    　前記第４の選択回路は、前記第２の遅延信号生成回路が前記第４の遅延信号を出力する場合に、前記第２の行選択信号を前記第４の遅延付加回路に供給する機能を有し、
    　前記第１の遅延付加回路は、前記第１の遅延付加回路に供給された前記第１の行選択信号を、前記第１の遅延時間の経過後に前記第１の記憶部に供給する機能を有し、
    　前記第２の遅延付加回路は、前記第２の遅延付加回路に供給された前記第１の行選択信号を、前記第２の遅延時間の経過後に前記第２の記憶部に供給する機能を有し、
    　前記第３の遅延付加回路は、前記第３の遅延付加回路に供給された前記第２の行選択信号を、前記第３の遅延時間の経過後に前記第３の記憶部に供給する機能を有し、
    　前記第４の遅延付加回路は、前記第４の遅延付加回路に供給された前記第２の行選択信号を、前記第４の遅延時間の経過後に前記第４の記憶部に供給する機能を有し、
    　前記第１の遅延時間は、前記第２の遅延時間より長く、
    　前記第３の遅延時間は、前記第４の遅延時間より長い半導体装置。
  8. 　請求項６又は７において、
    　前記第１の層は、第１の基準信号生成回路を有し、
    　前記第２の層は、第１のバッファ回路を有し、
    　前記第３の層は、第２のバッファ回路を有し、
    　前記第４の層は、第２の基準信号生成回路を有し、
    　前記第５の層は、第３のバッファ回路を有し、
    　前記第６の層は、第４のバッファ回路を有し、
    　前記第１の基準信号生成回路は、第１の基準信号を生成し、前記第１の遅延信号生成回路、前記第１のバッファ回路、及び前記第２のバッファ回路に供給する機能を有し、
    　前記第２の基準信号生成回路は、第２の基準信号を生成し、前記第２の遅延信号生成回路、前記第３のバッファ回路、及び前記第４のバッファ回路に供給する機能を有し、
    　前記第１のバッファ回路は、前記第１のバッファ回路に供給された前記第１の基準信号を、第１の遅延時間検出信号として前記第１の遅延信号生成回路に供給する機能を有し、
    　前記第２のバッファ回路は、前記第２のバッファ回路に供給された前記第１の基準信号を、第２の遅延時間検出信号として前記第１の遅延信号生成回路に供給する機能を有し、
    　前記第３のバッファ回路は、前記第３のバッファ回路に供給された前記第２の基準信号を、第３の遅延時間検出信号として前記第２の遅延信号生成回路に供給する機能を有し、
    　前記第４のバッファ回路は、前記第４のバッファ回路に供給された前記第２の基準信号を、第４の遅延時間検出信号として前記第２の遅延信号生成回路に供給する機能を有し、
    　前記第１の遅延信号生成回路は、前記第１の基準信号が入力された第１の時刻と、前記第１の遅延時間検出信号が入力された第２の時刻と、の差を表す第１のデジタル信号を生成し、前記第１のデジタル信号に基づき前記第１の遅延信号を生成する機能を有し、
    　前記第１の遅延信号生成回路は、前記第１の時刻と、前記第２の遅延時間検出信号が入力された第３の時刻と、の差を表す第２のデジタル信号を生成し、前記第２のデジタル信号に基づき前記第２の遅延信号を生成する機能を有し、
    　前記第２の遅延信号生成回路は、前記第２の基準信号が入力された第３の時刻と、前記第３の遅延時間検出信号が入力された第４の時刻と、の差を表す第３のデジタル信号を生成し、前記第３のデジタル信号に基づき前記第３の遅延信号を生成する機能を有し、
    　前記第２の遅延信号生成回路は、前記第３の時刻と、前記第４の遅延時間検出信号が入力された第４の時刻と、の差を表す第４のデジタル信号を生成し、前記第４のデジタル信号に基づき前記第４の遅延信号を生成する機能を有する半導体装置。
  9. 　請求項８において、
    　前記第１の遅延信号生成回路は、第１のインバータ回路と、第２のインバータ回路と、を有し、
    　前記第２の遅延信号生成回路は、第３のインバータ回路と、第４のインバータ回路と、を有し、
    　前記第１のインバータ回路は、前記第１のデジタル信号が前記第１のインバータ回路に供給された場合に、前記第１の遅延信号を生成する機能を有し、
    　前記第２のインバータ回路は、前記第２のデジタル信号が前記第２のインバータ回路に供給された場合に、前記第２の遅延信号を生成する機能を有し、
    　前記第３のインバータ回路は、前記第３のデジタル信号が前記第３のインバータ回路に供給された場合に、前記第３の遅延信号を生成する機能を有し、
    　前記第４のインバータ回路は、前記第４のデジタル信号が前記第４のインバータ回路に供給された場合に、前記第４の遅延信号を生成する機能を有する半導体装置。
  10. 　請求項６又は７において、
    　前記第１の遅延信号生成回路は、第１のトランジスタを有し、
    　前記第１のメモリセルは、第２のトランジスタを有し、
    　前記第２のメモリセルは、第３のトランジスタを有し、
    　前記第２の遅延信号生成回路は、第４のトランジスタを有し、
    　前記第３のメモリセルは、第５のトランジスタを有し、
    　前記第４のメモリセルは、第６のトランジスタを有し、
    　前記第１のトランジスタ、及び前記第４のトランジスタは、チャネル形成領域にシリコンを有し、
    　前記第２のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
  11. 　請求項６又は７において、
    　前記第１の行回路が前記第１の行選択信号を出力するタイミングと、前記第２の行回路が前記第２の行選択信号を出力するタイミングと、が同期されている半導体装置。
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