WO2023210837A1 - 半導体装置 - Google Patents

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光央 岡本
史樹 加藤
弘 佐藤
信介 原田
裕之 宝藏寺
伸二 佐藤
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    • H10D62/8325—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device, and is a technology that is effective when applied to, for example, a semiconductor device including a complementary MOS (Metal Oxide Semiconductor) transistor (hereinafter referred to as a CMOS transistor) using a semiconductor material with a larger band gap than silicon. Regarding.
  • CMOS transistor Metal Oxide Semiconductor
  • Patent Document 1 discloses that by linking the temperature changes of the switching power module and the gate resistor that supplies the output of the gate drive circuit, the switching power module can be heated from 20 degrees Celsius to 100 degrees Celsius due to heat generation. describes a technology to keep surge voltage within the withstand voltage of the switching power module even when the temperature rises.
  • Non-Patent Document 1 describes a first semiconductor chip in which a gate driver including a CMOS transistor using silicon carbide is formed, a second semiconductor chip in which a power transistor using silicon carbide is formed, and a second semiconductor chip in which a gate driver including a CMOS transistor using silicon carbide is formed.
  • a technique is described in which a third semiconductor chip on which a diode is formed is multi-chip mounted on one PCB wiring board.
  • Non-Patent Document 2 describes a technology related to a semiconductor device in which a CMOS transistor using silicon carbide and a power transistor using silicon carbide are monolithically integrated on a silicon carbide substrate.
  • the switching time of power transistors used in power semiconductor devices changes with temperature changes.
  • control parameters such as switching time are adjusted to optimal values at room temperature
  • the control parameters deviate from the optimal values as the temperature changes, which may lead to characteristic fluctuations and deterioration of controllability of the power transistor.
  • the switching time becomes shorter than the optimum value as the temperature rises, the voltage change rate or current change rate increases, which may lead to unexpected failures due to the occurrence of surges or ringing.
  • the rate of change in voltage or rate of current decreases, which may increase switching loss and lead to unexpected failure. Therefore, it is desired to devise a method for suppressing fluctuations in switching time due to temperature changes.
  • a semiconductor device in one embodiment includes a power transistor using a semiconductor material with a larger band gap than silicon, and a switching control section that controls switching of the power transistor.
  • the switching control section includes a CMOS transistor using a semiconductor material with a larger band gap than silicon, and a resistance component electrically connected to the CMOS transistor.
  • FIG. 2 is a diagram showing an example of a circuit configuration using a silicon carbide power semiconductor device. It is a figure explaining the room for improvement which the present inventor paid attention to.
  • FIG. 3 is a diagram illustrating the basic idea of suppressing the temperature dependence of "turn-on time.”
  • FIG. 3 is a diagram illustrating the basic idea of suppressing the temperature dependence of "turn-off time.”
  • (a) is a photograph showing an actual layout of a silicon carbide power semiconductor device
  • (b) is a diagram schematically showing a layout of a silicon carbide power semiconductor device.
  • FIG. 2 is a diagram showing the layout of a semiconductor chip in which CMOS transistors forming a switching control section are formed.
  • FIG. 7 is an enlarged view showing a partial area of FIG.
  • FIG. 7 is a diagram showing a device structure in Modification 1.
  • FIG. 7 is a diagram showing a device structure in Modification 2.
  • FIG. 7 is a diagram showing a device structure in embodiment mode 2;
  • FIG. 7 is a diagram showing a layout of a semiconductor chip in embodiment mode 3;
  • 14 is a diagram collectively showing cross-sectional views taken along lines AA, line BB, and line CC in FIG. 13.
  • Power semiconductor devices are required to have, for example, low on-resistance and low switching loss in addition to high breakdown voltage.
  • the current mainstream power semiconductor device is a field effect transistor formed on a semiconductor substrate mainly composed of silicon, but this power semiconductor device is approaching its theoretical performance limit.
  • a semiconductor device (hereinafter referred to as a wide band gap power semiconductor device) that includes a field effect transistor formed on a semiconductor substrate whose main component is a semiconductor material with a larger band gap than silicon is attracting attention.
  • the breakdown voltage can be maintained even if the drift layer that maintains the breakdown voltage is thinned. For example, by making the drift layer thinner and increasing the impurity concentration, , the on-resistance of the power semiconductor device can be reduced.
  • wide bandgap power semiconductor devices are excellent in that they can both improve breakdown voltage and reduce on-resistance, which are in a trade-off relationship with each other.
  • a wide bandgap power semiconductor device having such advantages also has the advantage of being capable of high-temperature operation and high-speed switching operation due to the large bandgap.
  • the technical idea in this embodiment is a technical idea regarding a wide bandgap power semiconductor device using a semiconductor material with a larger bandgap than silicon.
  • semiconductor materials having a larger band gap than silicon include compound semiconductors represented by silicon carbide (SiC) and gallium nitride (GaN).
  • SiC silicon carbide
  • GaN gallium nitride
  • the technical idea in this embodiment is not limited to these, and can be widely applied to wide bandgap power semiconductor devices using semiconductor materials with a larger bandgap than silicon.
  • Silicon carbide has a dielectric breakdown field strength that is about one order of magnitude higher than that of silicon, so in order to ensure voltage resistance, the drift layer is made about 1/10th thinner and the impurity concentration is about 100 times higher. , the on-resistance (device resistance) can be theoretically reduced by three orders of magnitude or more.
  • silicon carbide power semiconductor devices since the bandgap is about three times larger than that of silicon, high-temperature operation is possible, and wide bandgap power semiconductor devices using silicon carbide (hereinafter referred to as silicon carbide power semiconductor devices) are silicon carbide power semiconductor devices. It is expected that performance exceeding that of
  • FIG. 1 is a diagram showing an example of a circuit configuration using a silicon carbide power semiconductor device 1.
  • silicon carbide power semiconductor device 1 includes a power transistor 100, a Schottky barrier diode 110, and a switching control section 200.
  • the power transistor 100 include a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor). Note that power transistor 100, Schottky barrier diode 110, and switching control section 200 are formed using silicon carbide. Silicon carbide power semiconductor device 1 is connected to load 120 and external power supply 130 .
  • an external power supply 130 is connected between a power supply potential Vd and a reference potential Vs, and a power transistor 100 and a Schottky barrier diode 110 are connected in series with the external power supply 130.
  • a load 120 is connected in parallel to the Schottky barrier diode 110. This load 120 is, for example, a motor and includes an inductance.
  • a switching control section 200 is connected to the gate of the power transistor 100, and the switching of the power transistor is controlled by this switching control section 200.
  • the switching control section 200 includes a CMOS transistor, which is composed of a p-channel field effect transistor 10A and an n-channel field effect transistor 10B connected in series between a power supply potential Vdd and a reference potential Vss. has been done.
  • a p-channel field effect transistor will be abbreviated as pFET
  • nFET n-channel field effect transistor
  • the inputs of the switching control section 200 are the gate of the pFET 10A and the gate of the nFET 10B, which are electrically connected to each other.
  • the output of the switching control section 200 is a connection node between the drain of the pFET 10A and the drain of the nFET 10B, and this connection node is electrically connected to the gate of the power transistor 100.
  • the switching of the power transistor 100 is controlled based on the control signal input to the input of the switching control section 200, and thereby the current flowing through the load 120 is controlled.
  • Vss a low level signal
  • Vss a low level signal
  • Vdd a high level signal
  • FIG. 1 it is assumed that a high level signal (for example, Vdd) is input to the input of the switching control section 200.
  • Vdd a high level signal
  • Vdd is applied to the gate of the pFET 10A forming the switching control section 200 and the gate of the nFET 10B forming the switching control section 200.
  • pFET 10A is turned off, while nFET 10B is turned on. Therefore, a low level signal (for example, Vss) is output from the output of the switching control section 200.
  • the switching operation of the power transistor 100 is controlled by the switching control section 200, so that the load 120 can be driven.
  • FIG. 2 is a diagram illustrating the room for improvement that the inventor has focused on.
  • t sw Switching time
  • Q gd Amount of charge accumulated in the gate-drain capacitance of the power transistor I g : Gate current
  • the gate current I g flows through the path "A" of the pFET10A is equivalent to the drain current of
  • the gate current Ig is equivalent to the drain current of the nFET 10B flowing along the path "B".
  • switching time is a concept that includes both “turn-on time” in which a power transistor transitions from an off state to an on state, and “turn-off time” in which a power transistor transitions from an on state to an off state. use.
  • Turn-on time means that when the drain-source voltage (V ds ) when the power transistor is off is 100%, it changes from 90% of the drain-source voltage to 10% of the drain-source voltage. is defined as the time required for For example, when the drain-source voltage (V ds ) during off-state is 600V, the time for transition from 540V to 60V is defined as the "turn-on time”.
  • Turn-off time is defined as 100% of the drain-source voltage (Vds) when the power transistor is off, because it changes from 10% of the drain-source voltage to 90% of the drain-source voltage. defined as the time required. For example, when the drain-source voltage (Vds) when turned off is 600V, the time for transition from 60V to 540V is defined as the "turn-off time”.
  • the drain current during conduction changes as the temperature changes.
  • the fact that the drain current of pFET 10A or nFET 10B (gate current I g of power transistor 100) changes with temperature change means that the power transistor This means that the switching time t sw of 100 is changed.
  • the switching time t sw of the power transistor 100 is constant even if the temperature changes. From this, it can be seen that there is room for improvement in the circuit configuration of the switching control section 200 shown in FIG. 2 from the viewpoint of keeping the switching time tsw of the power transistor 100 constant even when the temperature changes.
  • the basic idea of this embodiment is, for example, to compensate for the temperature dependence of the drain current of a CMOS transistor constituting the switching control section with the temperature dependence of a resistance component included in the switching control section.
  • the basic idea is to provide a resistance component in the switching control section that has characteristics opposite to the temperature dependence of the gate current of the power transistor whose switching is controlled by the switching control section, so that changes in the gate current due to temperature changes are caused by changes in the gate current due to temperature changes. This can also be said to be an idea that is suppressed by the change in the resistance component described above.
  • FIG. 3 is a diagram illustrating the basic idea of suppressing the temperature dependence of "turn-on time”.
  • the drain current flowing through the pFET 10A corresponds to the gate current flowing into the gate of the power transistor 100. Since the drain current flowing through the pFET 10A changes as the temperature changes, the gate current changes as the temperature changes.
  • the drain current flowing through the pFET 10A is treated as increasing as the temperature rises.
  • the gate current flowing into the gate of power transistor 100 increases as the temperature rises.
  • the basic idea in FIG. 3 is to provide the resistance component 20 included in the switching control section 200 between the drain of the pFET 10A constituting the switching control section 200 and the gate of the power transistor 100.
  • this resistance component 20 is composed of a resistance component having characteristics opposite to the temperature dependence of the drain current of the pFET 10A.
  • a change in the drain current of the pFET 10A is suppressed by a change in the resistance component 20.
  • the resistance component 20 is composed of a resistance component that has a characteristic that its resistance value increases as the temperature rises.
  • an increase in the drain current of the pFET 10A is suppressed by an increase in the resistance value of the resistance component 20.
  • I g (V dd - V g (T))/(Rpf (T) + Rpw (T)) ...
  • I g Gate current
  • V dd Power supply potential of switching control section
  • V g (T): Gate voltage ( Miller plateau voltage)
  • T Temperature
  • Equation 2 is an expression expressing the gate current Ig of the power transistor 100 during the "turn-on time", and this gate current Ig can also be said to be the drain current of the pFET 10A.
  • V g (T) is the Miller plateau voltage, whose value decreases with increasing temperature.
  • the Miller plateau voltage V g (T) is the gate voltage value at which charging and discharging of the Miller capacitance begins during switching.
  • the Miller plateau voltage V g (T) decreases as the temperature increases, mainly due to a decrease in the threshold voltage of the power transistor 100 as the temperature increases.
  • Rpf(T) means the equivalent resistance excluding the wiring resistance of the pFET 10A, and is typically the channel resistance, and the resistance value decreases as the temperature rises. In other words, this shows the characteristic that the drain current of the pFET 10A increases as the temperature rises.
  • Rpw(T) is typically the wiring resistance of the pFET 10A, but may also be a resistance connected to the drain end and/or source end of the pFET 10A. Rpw(T) corresponds to the resistance component 20 in FIG.
  • the basic idea regarding the "turn-on time” is that the temperature dependence of the resistance component Rpw(T) (resistance component 20) of the switching control section 200 is a temperature dependence in which the resistance value increases as the temperature rises.
  • the idea is that the change in the gate current Ig of the power transistor 100 due to temperature rise can be reduced.
  • (Equation 1) changes in "turn-on time” due to temperature changes can be reduced.
  • FIG. 3 describes an example in which the resistance component 20 is provided on the drain side of the pFET 10A
  • the basic idea regarding the "turn-on time" is not limited to this.
  • the resistance component 20 may be provided on the source side of the pFET 10A.
  • the resistance component 20 may be provided on both the drain side and the source side.
  • FIG. 4 is a diagram illustrating the basic idea of suppressing the temperature dependence of "turn-off time”.
  • the drain current flowing through the nFET 10B corresponds to the gate current flowing out from the gate of the power transistor 100. Since the drain current flowing through the nFET 10B changes as the temperature changes, the gate current changes as the temperature changes. In particular, the drain current flowing through the nFET 10B is treated as increasing as the temperature rises. In this case, the gate current of power transistor 100 increases as the temperature rises.
  • the basic idea in FIG. 4 is to provide the resistance component 30 included in the switching control section 200 between the drain of the nFET 10B constituting the switching control section 200 and the gate of the power transistor 100.
  • this resistance component 30 is composed of a resistance component having characteristics opposite to the temperature dependence of the drain current of the nFET 10B.
  • a change in the drain current of the nFET 10B is suppressed by a change in the resistance component 30.
  • the resistance component 30 is composed of a resistance component that has a characteristic that its resistance value increases as the temperature rises.
  • an increase in the drain current of the nFET 10B is suppressed by an increase in the resistance value of the resistance component 30.
  • I g (V g (T) - V ss )/(Rnf (T) + Rnw (T)) ... (Formula 3)
  • I g Gate current
  • V ss Reference potential of switching control section
  • Rnf(T) Equivalent resistance excluding wiring resistance of nFET10A
  • Rnw(T) Resistance component (wiring resistance)
  • T Temperature V g (T) is the Miller plateau voltage, and its value decreases as the temperature increases.
  • Rnf(T) means the equivalent resistance excluding the wiring resistance of nFET 10B, and is typically the channel resistance, and the resistance value decreases as the temperature increases. In other words, this represents a characteristic in which the drain current of the nFET 10B increases as the temperature rises.
  • Rnw(T) is typically the wiring resistance of the nFET 10B, but may also be a resistance connected to the drain end and/or the source end of the nFET 10B. Rnw(T) corresponds to the resistance component 30 in FIG.
  • Equation 1 Q gd hardly changes with temperature, so if the fluctuation of gate current I g with respect to temperature change can be suppressed, the temperature fluctuation of "turn-off time" can be suppressed.
  • Equation 3 Rnf(T) increases Ig when its value decreases, and Rnw(T) decreases Ig when its value increases.
  • V g (T) increases, I g increases, which is an inverse relationship to (Formula 2).
  • T increases, Rnf(T) decreases and Ig increases, but Vg (T) decreases, causing Ig to decrease, and both have opposite effects on Ig . Therefore, the following three cases are possible.
  • the basic idea regarding the "turn-off time" is that the temperature dependence of the drain current flowing through the nFET 10B has a greater influence than the temperature dependence of the gate voltage Vg of the power transistor 100, and It is necessary to separate the cases in which the temperature dependence of the gate voltage V g has a greater influence than the temperature dependence of the drain current flowing through the nFET 10B.
  • the basic idea regarding the "turn-off time” is that the resistance of the switching control section 200 It is said that if the temperature dependence of the component Rnw(T) (resistance component 30) is such that the resistance value increases as the temperature rises, it is possible to reduce the change in the gate current Ig due to the rise in temperature. It is a thought. In this case, based on (Equation 1), changes in "turn-off time" due to temperature changes can be reduced.
  • the basic idea regarding the "turn-off time” is that the resistance of the switching control section 200 It is said that if the temperature dependence of the component Rnw(T) (resistance component 30) is such that the resistance value decreases as the temperature rises, it is possible to reduce the change in the gate current Ig due to the rise in temperature. It is a thought. In this case, based on (Equation 1), changes in "turn-off time" due to temperature changes can be reduced.
  • FIG. 4 describes an example in which the resistance component 30 is provided on the drain side of the nFET 10B, the basic idea regarding the "turn-off time" is not limited to this.
  • the resistance component 30 may be provided on the source side of the nFET 10B.
  • the resistance component 30 may be provided on both the drain side and the source side.
  • FIG. 5 is a diagram showing the layout of silicon carbide power semiconductor device 1. As shown in FIG. In particular, Fig. 5(a) is a photograph showing an actual layout example of silicon carbide power semiconductor device 1, and FIG. 5(b) is a diagram schematically showing the layout of silicon carbide power semiconductor device 1.
  • silicon carbide power semiconductor device 1 has wiring board WB. Terminals TE1 to TE6, which serve as conductor regions, are formed on this wiring board WB.
  • the wiring board WB is made of, for example, a SiN-AMC (silicon nitride-active metal copper circuit) board and a Cu bonded to the bottom surface of the SiN-AMC (silicon nitride-active metal copper circuit) board in order to improve heat dissipation and match the coefficient of thermal expansion with the semiconductor chip.
  • a base substrate made of a Mo-Cu (CMC) composite material.
  • terminal TE6 When looking at the silicon carbide power semiconductor device 1 as a whole, terminal TE6 becomes a signal input node (IN in FIG. 1), and terminal TE2 becomes an output node (drain of the power transistor).
  • the other terminals TE1, TE3 to TE5 serve as power supply nodes.
  • a reference potential Vs shown in FIG. 1 is applied to the terminal TE1, and a power supply potential Vd shown in FIG. 1 is applied to the terminal TE3. Further, the reference potential Vss shown in FIG. 1 is applied to the terminal TE4, and the power supply potential Vdd shown in FIG. 1 is applied to the terminal TE5.
  • a semiconductor chip CHP1 on which a power transistor is formed is mounted on the terminal TE2, and a semiconductor chip CHP3 on which a Schottky barrier diode is formed is mounted on the terminal TE3. Moreover, a semiconductor chip CHP2 in which a CMOS transistor forming a switching control section is formed is mounted on the terminal TE4.
  • the terminal TE1 is connected by a wire to the source of a power transistor formed in the semiconductor chip CHP1. Further, the terminal TE2 is connected by a wire to the anode of a Schottky barrier diode formed in the semiconductor chip CHP3.
  • the terminal TE4 is connected by a wire to the source of an nFET that constitutes a CMOS transistor formed in the semiconductor chip CHP2. Further, the terminal TE5 is connected by a wire to the source of a pFET that constitutes a CMOS transistor. Further, the terminal TE6 is connected by a wire to the gates of the pFET and the nFET, which are electrically connected to each other. That is, the terminal TE6 is connected by a wire to the input of the CMOS transistor that constitutes the switching control section.
  • the semiconductor chip CHP1 and the semiconductor chip CHP2 are connected by a wire. Specifically, the gate of the power transistor formed in the semiconductor chip CHP1 and the output of the CMOS transistor formed in the semiconductor chip CHP2 are connected by a wire.
  • silicon carbide power semiconductor device 1 laid out in this manner, semiconductor chip CHP1 and semiconductor chip CHP2 are arranged closely. This means that the output of the CMOS transistor formed in the semiconductor chip CHP2 and the gate of the power transistor formed in the semiconductor chip CHP1 are connected by a short wire. As a result, the parasitic inductance of the wire can be reduced, allowing high-speed switching operation. For example, in silicon carbide power semiconductor device 1 having the layout shown in FIG. 5, a switching time of several ns can be realized. In other words, it is possible to realize a "turn-on time” and a "turn-off time" of several ns or less.
  • a power transistor chip semiconductor chip CHP1
  • a CMOS transistor chip semiconductor c-hip CHP2
  • the heat generated by the power transistor chip is linked to the temperature of the CMOS transistor chip.
  • FIG. 6 is a diagram showing the layout of the semiconductor chip CHP2 in which the CMOS transistors constituting the switching control section are formed.
  • a plurality of pads are formed on the surface of the semiconductor chip CHP2. Specifically, in the semiconductor chip CHP2, an input pad (In) of a CMOS transistor, a power supply potential pad (Vdd), a reference potential pad (Vss), and an output pad (Out) of a CMOS transistor are formed.
  • FIG. 7 is an enlarged view showing area RA in FIG. 6.
  • metal wires WL1 to WL5 are arranged in the y direction, and each of the metal wires WL1 to WL5 extends in the x direction.
  • Each of these metal wires WL1 to WL5 is composed of, for example, an aluminum wire containing aluminum as a main component.
  • main component refers to the component that is present in the largest amount, and is used to indicate that other components may also be included.
  • containing aluminum as a main component means containing the largest amount of aluminum.
  • the metal wiring WL1 is an input wiring (In) of the CMOS transistor, and the metal wiring WL2 is a reference wiring to which a reference potential (Vss) is applied. Further, the metal wiring WL3 is an output wiring (Out) of the CMOS transistor, and the metal wiring WL4 is a power wiring to which a power supply potential (Vdd) is applied. Further, the metal wiring WL5 is an input wiring (In) of the CMOS transistor. In the metal wirings WL1 to WL5 configured in this way, a plurality of nFETs 10B constituting a CMOS transistor are formed between the metal wiring WL2 and the metal wiring WL3, and the plurality of nFETs 10B are lined up in the x direction.
  • Each of the plurality of nFETs 10B has a source electrode SE1 and a drain electrode DE1, and also has a gate electrode GN disposed between the source electrode SE1 and the drain electrode DE1.
  • the source electrode SE1 is electrically connected to the metal wiring WL2, while the drain electrode DE1 is electrically connected to the metal wiring WL3. Further, the gate electrode GN is electrically connected to the metal wiring WL1.
  • a plurality of pFETs 10A forming a CMOS transistor are formed between the metal wiring WL3 and the metal wiring WL4, and the plurality of pFETs 10A are arranged in line in the x direction.
  • Each of these pFETs 10A has a source electrode SE2 and a drain electrode DE2, and also has a gate electrode GP disposed between the source electrode SE2 and the drain electrode DE2.
  • the source electrode SE2 is electrically connected to the metal wiring WL4, while the drain electrode DE2 is electrically connected to the metal wiring WL3.
  • the gate electrode GP is electrically connected to the metal wiring WL5.
  • the source electrode SE1 and the source electrode SE2, the drain electrode DE1 and the drain electrode DE2, the metal wiring WL2, the metal wiring WL3, and the metal wiring WL4 are formed of aluminum wiring in the same layer, and are patterned by photolithography.
  • the layout of the semiconductor chip CHP2 is configured.
  • FIG. 8(a) is a cross-sectional view taken along the line AA in FIG. 7, and is a diagram showing the device structure of the nFET 10B that constitutes a CMOS transistor.
  • a drain region DRN made of an n-type diffusion layer and a source region SRN made of an n-type diffusion layer are formed spaced apart in a p-type silicon carbide substrate SUB.
  • a p-type body contact region BCP is formed in contact with the source region SRN.
  • a region sandwiched between the source region SRN and the drain region DRN is a channel formation region, and a gate insulating film GOX1 is formed on this channel formation region. Then, a gate electrode GN is formed on the gate insulating film GOX1.
  • an insulating layer IL is formed on the surface of the p-type silicon carbide substrate SUB covering the gate electrode GN, and a drain electrode DE1 and a source electrode SE1 are formed so as to penetrate this insulating layer IL.
  • the drain electrode DE1 is formed to penetrate the insulating layer IL and reach the drain region DRN, and is electrically connected to the drain region DRN.
  • the source electrode SE1 is formed to penetrate the insulating layer IL to reach both the source region SRN and the p-type body contact region BCP, and is electrically connected to the source region SRN and the p-type body contact region BCP. has been done.
  • the drain electrode DE1 is electrically connected to the metal wiring WL3 in a planar direction (not shown) (see FIG. 7).
  • the source electrode SE1 is electrically connected to the metal wiring WL2 in a planar direction (not shown) (see FIG. 7).
  • nFET 10B is configured.
  • FIG. 8(b) is a cross-sectional view taken along the line BB in FIG. 7, and is a diagram showing the device structure of the pFET 10A that constitutes a CMOS transistor.
  • an n-type well NWL is formed in a p-type silicon carbide substrate SUB, and within this n-type well NWL, a drain region DRP made of a p-type diffusion layer and a p-type diffusion layer made of a p-type diffusion layer are formed. Source regions SRP are formed apart from each other. Then, an n-type body contact region BCN is formed so as to be in contact with the source region SRP. On the other hand, a depleted p-type buried region PL is formed in a region sandwiched between the source region SRP and the drain region DRP, and a gate insulating film GOX2 is formed on this p-type buried region PL. Then, a gate electrode GP is formed on the gate insulating film GOX2.
  • an insulating layer IL is formed on the surface of the p-type silicon carbide substrate SUB that covers the gate electrode GP, and a drain electrode DE2 and a source electrode SE2 are formed so as to penetrate this insulating layer IL.
  • the drain electrode DE2 is formed to penetrate the insulating layer IL and reach the drain region DRP, and is electrically connected to the drain region DRP.
  • the source electrode SE2 is formed to penetrate through the insulating layer IL to reach both the source region SRP and the n-type body contact region BCN, and is electrically connected to the source region SRP and the n-type body contact region BCN. has been done.
  • the drain electrode DE2 is electrically connected to the metal wiring WL3 in a planar direction (not shown) (see FIG. 7).
  • the source electrode SE2 is electrically connected to the metal wiring WL4 in a planar direction (not shown) (see FIG. 7).
  • pFET10A is configured.
  • the pFET 10A a depleted p-type buried region PL is formed in the channel formation region.
  • the pFET 10A employs a so-called "buried channel structure" in which a channel is formed below the p-type buried region PL. The reason for this is as follows.
  • a field effect transistor formed on a silicon carbide substrate has a high density of interface states at the MOS interface, resulting in decreased channel mobility and increased on-resistance.
  • This interface state occurs, for example, in a heat treatment step when forming a gate insulating film, and becomes particularly noticeable when the threshold voltage of the pFET increases.
  • a donor-like trap exists near the center of the band gap, and once a hole is trapped, thermal energy is lost due to the large band gap of silicon carbide. Then you won't be able to detrap.
  • the trapped holes behave as effective positive fixed charges, thereby shifting the threshold voltage of pFET 10A negatively. In other words, the threshold voltage of pFET 10A increases.
  • this hole trap also exists in the nFET 10B, and when a negative gate bias is applied, an effective positive fixed charge is generated.
  • a "buried channel structure” is adopted instead of a “surface channel structure” so as not to be affected by the interface state.
  • the "buried channel structure” is formed of an epitaxial layer. Thereby, since impurities are not implanted by ion implantation, the on-resistance of the pFET 10A can be reduced, and the threshold voltage can be reduced.
  • FIG. 8 shows a structure in which pFET 10A and nFET 10B are formed on a p-type silicon carbide substrate SUB
  • a p-type silicon carbide substrate SUB if it is difficult to use a p-type silicon carbide substrate SUB, an n-type silicon carbide substrate or a semi-insulating silicon carbide substrate may be used.
  • a similar structure can be formed by epitaxially growing a p-type silicon carbide layer thereon.
  • the structure of the CMOS area AR1 which will be described later in FIG. 14, can also be used as is.
  • the feature of embodiment 1 is that, for example, as shown in FIG. 7, metal wirings WL2 to WL4 are used as resistance components electrically connected to the CMOS transistors.
  • the feature of embodiment 1 is that the wiring resistance of the metal wirings WL2 to WL4 is used as the above-mentioned resistance component by intentionally extending the metal wirings WL2 to WL4 in the x direction. .
  • the change in the "turn-on time” as the temperature rises means that the temperature dependence of the resistance component Rpw(T) of the switching control section changes as the resistance value increases as the temperature rises. can be made smaller if it has an increasing temperature dependence.
  • a temperature-dependent resistance component whose resistance value increases as the temperature rises as the resistance component electrically connected to the pFET 10A, changes in the "turn-on time" can be suppressed.
  • the resistance component electrically connected to the pFET 10A is the wiring resistance of the metal wiring WL3 electrically connected to the drain electrode DE2 of the pFET 10A.
  • a metal wiring WL4 electrically connected to the source electrode SE2 of the pFET 10A is used.
  • the metal wiring WL3 and the metal wiring WL4 are formed of wiring whose main component is aluminum, and have a characteristic that the resistance value increases as the temperature rises. Therefore, according to embodiment 1, the change in the "turn-on time" is suppressed by the change in the wiring resistance of the metal wiring WL3 and the change in the wiring resistance of the metal wiring WL4. It can be held almost constant.
  • the temperature dependence of the drain current flowing through the nFET 10B has a greater influence than the temperature dependence of the gate voltage V g of the power transistor 100, and the case where the temperature dependence of the gate voltage V g of the power transistor 100 has a larger effect than the temperature dependence of the gate voltage V g of the power transistor 100. It is necessary to separate the case where the influence is greater than the temperature dependence of the drain current flowing through the nFET 10B.
  • the temperature dependence of the resistance component Rnw(T) of the switching control section If the resistance is temperature dependent, in which the resistance value increases as the temperature rises, changes in the "turn-off time" can be reduced. In particular, by using a resistance component that has the characteristic of increasing its resistance value as the temperature rises as the resistance component electrically connected to the nFET 10B, changes in the "turn-off time" can be suppressed.
  • the resistance component electrically connected to the nFET 10B is the wiring resistance of the metal wiring WL3 electrically connected to the drain electrode DE1 of the nFET 10B.
  • a metal wiring WL2 electrically connected to the source electrode SE1 of the nFET 10B is used.
  • the metal wiring WL2 and the metal wiring WL3 are formed of wiring whose main component is aluminum, and have a characteristic that the resistance value increases as the temperature rises. Therefore, according to embodiment 1, under conditions where the temperature dependence of the drain current flowing through the nFET 10B has a greater influence than the temperature dependence of the gate voltage Vg of the power transistor 100, the "turn-off time" changes. is suppressed by the change in the wiring resistance of the metal wiring WL2 and the wiring resistance of the metal wiring WL3, and as a result, the "turn-off time" can be held substantially constant regardless of temperature rise.
  • FIG. 9 is a graph showing the temperature dependence of "turn-on time”.
  • the horizontal axis is temperature (° C.)
  • the vertical axis is “turn-on time” (ns).
  • the plots of black circles are experimental data, while the plots of white circles are calculated data.
  • the "turn-on time” near room temperature (25° C.) is 8.5 ns, and once the temperature rises to around 200° C., the “turn-on time” once decreases to 7 ns. Thereafter, when the temperature rises from around 200°C to around 300°C, the “turn-on time” increases.
  • Such behavior can be qualitatively explained, for example, as follows. That is, first, below 200° C., as the temperature rises, the gate voltage (Miller plateau voltage) decreases and the drain current of the pFET 10A increases.
  • the decrease in the "turn-on time" of the power transistor 100 due to temperature change is caused by the resistance components electrically connected to the CMOS transistor (the wiring resistance of the metal wiring WL3 and the wiring resistance of the metal wiring WL4). This proves that this is suppressed by an increase in the resistance value of the resistance (resistance) due to temperature changes.
  • the "turn-off time” hardly changes even if the temperature changes in a high-speed switching operation where the switching time is several ns. This is because the switching time is faster than the charging time for accumulating charge in the output capacitance of the power transistor 100 and the Schottky barrier diode 110, so the "turn-off time” is determined by the charging time. That is, for example, as shown in FIG. 5, in silicon carbide power semiconductor device 1 in embodiment mode 1, semiconductor chip CHP1 on which power transistor 100 is formed and semiconductor chip CHP2 on which CMOS transistor is formed are arranged close to each other. As a result, high-speed switching operation (several ns) is possible.
  • the basic idea is that the change in the "turn-off time” is suppressed by the change in the wiring resistance of the metal wiring WL2 and the change in the wiring resistance of the metal wiring WL3. I can say that you don't have to.
  • high-speed switching operation is defined as a switching operation in which the switching time is several ns (for example, 9 ns or less) or less.
  • the switching time may be 7 ns or more and 8 ns or less.
  • low-speed switching operation can be defined as a switching operation with a slower switching time than "high-speed switching operation.”
  • a switching operation in which the switching time is on the order of tens of ns (for example, 10 ns or more and 99 ns or less) can be mentioned.
  • the "turn-off time” is also slower than the discharge time of the charge amount, so it is considered that the turn-off time is not rate-limited by the discharge time and has temperature dependence.
  • the resistance components electrically connected to the nFET 10B include the wiring resistance of the metal wiring WL3 that is electrically connected to the drain electrode DE1 of the nFET 10B, and the metal wiring WL2 that is electrically connected to the source electrode SE1 of the nFET 10B.
  • the configuration of Embodiment 1 using the above is useful in that the "turn-off time" can be kept substantially constant regardless of temperature rise.
  • FIG. 10 is a diagram showing a device structure in Modification 1.
  • p-type silicon carbide substrate SUB is provided with pFET 10A and n-type resistance element RD.
  • n-type resistance element RD includes an n-type semiconductor region RN formed in p-type silicon carbide substrate SUB, and a pair of electrodes EA and EB electrically connected to this n-type semiconductor region RN. are doing.
  • the drain electrode DE2 of the pFET 10A and the electrode EA of the n-type resistance element RD are electrically connected by wiring.
  • the resistance of the n-type semiconductor region RN forming the n-type resistance element RD is used as the resistance component electrically connected to the pFET 10A.
  • the n-type semiconductor region RN has a characteristic that the resistance value increases as the temperature rises.
  • the "turn-on time" of the power transistor 100 decreases with the temperature rise due to an increase in the resistance value with the temperature rise of the n-type semiconductor region RN constituting the n-type resistance element RD. can be suppressed.
  • n-type resistance element RD was provided so as to be electrically connected to the drain electrode DE2 of the pFET 10A.
  • the configuration in Modification 1 is not limited to this, and an n-type resistance element RD may be provided so as to be electrically connected to the source electrode SE2 of the pFET 10A.
  • an n-type resistance element RD electrically connected to the drain electrode DE2 and an n-type resistance element RD electrically connected to the source electrode SE2 may be provided.
  • the resistance of the n-type semiconductor region RN constituting the n-type resistance element RD can also be used as a resistance component electrically connected to the nFET 10B.
  • the nFET 10B if the condition is satisfied that the temperature dependence of the drain current flowing through the nFET 10B has a greater influence than the temperature dependence of the gate voltage Vg of the power transistor 100, then the n The increase in the resistance value as the temperature of the type semiconductor region RN increases, suppresses a decrease in the "turn-off time" of the power transistor 100 as the temperature increases.
  • nFET 10B is electrically connected to the The idea is to use a resistance component whose resistance value increases as the temperature rises.
  • the n-type resistance element RD can be used as the resistance component electrically connected to the nFET 10B.
  • the source region SRN and drain region DRN are composed of n-type semiconductor regions. Therefore, by adjusting the sizes of the source region SRN and the drain region DRN to have a resistance component, it is possible to create a resistance component that is electrically connected to the nFET 10B by adjusting the size of the source region SRN and the drain region DRN.
  • the basic idea of using a component (n-type semiconductor region) can be realized.
  • FIG. 11 is a diagram showing a device structure in Modification 2.
  • the size of the source region SRN is increased and the size of the drain region DRN is increased.
  • the width of the source region SRN in the x direction and the width of the drain region DRN in the x direction are increased.
  • the parasitic resistance components of the source region SRN and drain region DRN which are n-type semiconductor regions, can be adjusted. Therefore, according to the present modification example 2, it is possible to provide the source region SRN and the drain region DRN with a resistance component made of an n-type semiconductor region, and thereby the resistance value increases as the temperature rises. It is possible to provide a resistance component having a value of . As a result, it is possible to suppress a decrease in the "turn-off time" of the power transistor 100 due to a rise in temperature.
  • the resistance component electrically connected to the nFET 10B By using a resistance component whose resistance value decreases as the temperature rises, it is possible to suppress an increase in the "turn-off time" of the power transistor 100 as the temperature rises (basic idea).
  • FIG. 12 is a diagram showing a device structure in implementation mode 2.
  • a p-type resistance element RD2 is provided on a p-type silicon carbide substrate SUB along with an nFET 10B.
  • p-type resistance element RD2 is connected to p-type semiconductor region RP included in n-type well NWL formed in p-type silicon carbide substrate SUB, and a pair of p-type semiconductor regions RP electrically connected to this p-type semiconductor region RP. It has an electrode EA2 and an electrode EB2. Then, the drain electrode DE1 of the nFET 10B and the electrode EA2 of the p-type resistance element RD2 are electrically connected by wiring.
  • the resistance of the p-type semiconductor region RP constituting the p-type resistance element RD2 is used as the resistance component electrically connected to the nFET 10B.
  • p-type semiconductor region RP has a characteristic that the resistance value decreases as the temperature rises.
  • Al aluminum
  • N nitrogen
  • P phosphorus
  • the "turn-on time" of the power transistor 100 increases as the temperature rises due to a decrease in the resistance value as the temperature rises in the p-type semiconductor region RP constituting the p-type resistance element RD2. can be suppressed.
  • the p-type resistance element RD2 is provided so as to be electrically connected to the drain electrode DE1 of the nFET 10B.
  • the configuration in embodiment mode 2 is not limited to this, and a p-type resistance element RD2 may be provided so as to be electrically connected to the source electrode SE1 of the nFET 10B.
  • a p-type resistance element RD2 electrically connected to the drain electrode DE1 and a p-type resistance element RD2 electrically connected to the source electrode SE1 may be provided.
  • Embodiment mode 3 an example will be described in which the basic idea of the embodiment is applied to a semiconductor device in which a power transistor 100 and a switching control section 200 (CMOS transistor) are formed in one semiconductor chip.
  • CMOS transistor switching control section 200
  • FIG. 13 is a diagram showing the layout of the semiconductor chip CHP in embodiment mode 3.
  • the semiconductor chip CHP includes an input signal terminal TVin, a CMOS reference potential terminal TVSS, a CMOS power supply potential terminal TVDD, a power source terminal TVs, a CMOS region AR1 (switching control section region), and a power transistor region BR1.
  • a CMOS area AR1 is arranged in the center of the semiconductor chip CHP, and on one side (left side) of the CMOS area AR1 is an input signal terminal TVin, a CMOS reference potential terminal TVSS, and a CMOS power supply potential terminal TVDD. is located.
  • a power transistor region BR1 is arranged on the other side (right side) of the CMOS region AR1. Note that the power source terminal TVs is located within the power transistor region BR1 and above the power transistor.
  • FIG. 14 is a diagram collectively showing cross-sectional views taken along the lines AA, BB, and C-C in FIG. 13, and shows the device structure of the unit transistor in each region.
  • the region NAR is a region where the nFET 10B constituting the switching control section (CMOS transistor) is formed, and corresponds to the AA cross-sectional view.
  • the region PAR is a region where the pFET 10A constituting the switching control section (CMOS transistor) is formed, and corresponds to the BB cross-sectional view.
  • a region BR1 is a region where the power transistor 100 is formed, and corresponds to the CC cross-sectional view.
  • the semiconductor chip CHP includes a power transistor region BR1 and a CMOS region AR1.
  • a power transistor 100 is formed in the power transistor region BR1, while an nFET 10B is formed in a region NAR of the CMOS region AR1.
  • a pFET 10A is formed in the region PAR of the CMOS region AR1.
  • the power transistor 100 is composed of a trench gate type power MOSFET having a gate, a source, and a drain.
  • the nFET 10B is composed of a surface channel type MOSFET having a gate, a source, and a drain
  • the pFET 10A is composed of a buried channel type MOSFET having a gate, source, and drain.
  • the power transistor 100, nFET 10B, and pFET 10A are formed on a laminated semiconductor substrate SB.
  • the laminated semiconductor substrate SB includes a drift layer (n-type semiconductor layer) DL formed on the semiconductor substrate SUB1, a buried base layer (p-type semiconductor layer) BBL formed on the drift layer DL, and a layer on the buried base layer BBL.
  • the base layer (p-type semiconductor layer) BL is formed in the following manner.
  • Semiconductor substrate SUB1 is an n-type silicon carbide substrate, and its polytype is, for example, 4H. In other words, the semiconductor substrate SUB1 is composed of an n-type 4H-SiC substrate.
  • the drift layer DL is an n-type semiconductor layer, and is composed of an epitaxial layer formed on the semiconductor substrate SUB1 using an epitaxial growth method.
  • the buried base layer BBL is a p-type semiconductor layer formed on the drift layer DL using an epitaxial growth method and an ion implantation method.
  • the thickness of the buried base layer BBL is approximately 1 ⁇ m.
  • the buried base layer BBL has a laminated structure of a buried base layer BBL1 and a buried base layer BBL2, and the film thicknesses of the buried base layer BBL1 and the buried base layer BBL2 are each about 0.5 ⁇ m.
  • the base layer BL is a p-type semiconductor layer, and is, for example, an epitaxial layer formed on the buried base layer BBL using an epitaxial growth method.
  • the thickness of the base layer BL is thicker than the thickness of the buried base layer BBL.
  • the p-type impurity concentration of the base layer BL is lower than the p-type impurity concentration of the buried base layer BBL.
  • a channel formation region of the power transistor 100 is formed in the power transistor region BR1, while an nFET 10B and a pFET 10A are formed in the CMOS region AR1.
  • the base layer BL By making the base layer BL an epitaxial layer formed by an epitaxial growth method, the base layer BL having a relatively thick film thickness can be formed without using a special ion implantation device capable of outputting MeV class ion implantation energy. be able to. Thereby, it is possible to improve the degree of freedom in voltage resistance design, etc. in the CMOS region AR1.
  • the semiconductor substrate SUB1, the drift layer DL, and the base layer BL are provided throughout the power transistor region BR1 and the CMOS region AR1.
  • the buried base layer BBL is provided throughout the CMOS region AR1, while it is selectively provided in the power transistor region BR1.
  • a trench protection region (p-type semiconductor region) TPR is provided at the bottom of the trench trench TG, and a JFET layer (n-type semiconductor layer) DLS1 and a JFET layer (n-type semiconductor layer) are provided around the trench trench TG and trench protection region TPR. ) DLS2 is provided.
  • the buried base layer BBL is arranged in a region other than the region where the trench protection region TPR, the JFET layer DLS1, and the JFET layer DLS2 are provided. Further, on the back surface of the semiconductor substrate SUB1, a drain electrode ED is formed over the entire area of the power transistor region BR1 and the CMOS region AR1.
  • a trench groove TG is formed that penetrates the source region RSU and the base layer BL from the surface of the laminated semiconductor substrate SB, and a gate insulating film GIU and a gate electrode EGU are formed in the trench groove TG. ing.
  • the gate insulating film GIU is, for example, a silicon oxide film formed using a CVD method.
  • Gate electrode EGU is formed from a polysilicon film containing n-type impurities.
  • a source region (n-type semiconductor region) RSU and a p-type region (p-type semiconductor region) RPU are formed in the base layer BL.
  • the source regions RSU are arranged on both sides of the trench TG so as to sandwich the trench TG.
  • the p-type region (p-type semiconductor region) RPU is arranged on the opposite side of the trench groove TG or the gate electrode EGU with respect to the source region RSU. In other words, it can be said that the p-type region RPU is arranged between the source regions RSU of adjacent unit transistors.
  • the source region RSU and the p-type region RPU are electrically connected to the source electrode ESU.
  • the p-type impurity concentration of the trench protection region (p-type semiconductor region) TPR provided at the bottom of the trench trench TG is equal to the p-type impurity concentration of the buried base layer BBL and higher than the p-type impurity concentration of the base layer BL.
  • the trench protection region (p-type semiconductor region) TPR is an electric field relaxation layer.
  • This trench protection region TPR has a structure in which the trench TG digs into the trench protection region TPR at the bottom of the trench TG in order to alleviate the concentration of electric field on the gate insulating film GIU at the bottom of the trench TG. has been done. That is, the depth of the trench groove TG is greater than the total thickness of the base layer BL and buried base layer BBL2, and smaller than the total thickness of the base layer BL and buried base layer BBL.
  • the trench protection region TPR is sandwiched between the JFET layer (n-type semiconductor layer) DLS1, and the trench trench TG is sandwiched between the JFET layer (n-type semiconductor layer) DLS2. . Since the gate insulating film GIU is covered with the trench protection region TPR at the bottom of the trench trench TG, dielectric breakdown of the gate insulating film GIU can be prevented. Further, by optimizing the n-type impurity concentration of the JFET layer DLS1 and the JFET layer DLS2, dielectric breakdown of the gate insulating film GIU can be prevented without increasing the JFET resistance.
  • the drain-source breakdown voltage of the power transistor 100 is can be improved.
  • the base layer BL in which the channel of the power transistor 100 is formed with an epitaxial layer with a low impurity concentration high channel mobility can be ensured, and thereby the on-resistance of the power transistor 100 can be reduced. . That is, by providing the buried base layer BBL and the base layer BL having different p-type impurity concentrations, it is possible to improve the withstand voltage between the drain and source and reduce the on-resistance without being influenced by each other.
  • the power transistor 100 is configured as described above.
  • the nFET 10B includes a source region (n-type semiconductor region) RSN and a drain region (n-type semiconductor region) RDN formed in the base layer BL, and a channel region RCN provided between the source region RSN and the drain region RDN. , and a gate electrode EGN formed over the channel region RCN with a gate insulating film GIN interposed therebetween.
  • the nFET 10B is a surface channel MOSFET, and when a desired gate voltage is applied to the gate electrode EGN, a channel is formed in the channel region RCN directly under the interface between the base layer BL and the gate insulating film GIN.
  • the channel region RCN provided between the source region RSN and drain region RDN of the nFET 10B is a part of the p-type base layer BL, and impurity ions for adjusting the threshold voltage are not ion-implanted into the channel region RCN. Therefore, the p-type impurity concentration of the channel region RCN is equal to the p-type impurity concentration of the base layer BL.
  • the pFET 10A is formed in an n-type well region (n-type semiconductor region) NW formed in the base layer BL.
  • the pFET 10A is formed between a source region (p-type semiconductor region) RSP and a drain region (p-type semiconductor region) RDP formed in the n-type well region NW, and a gate insulating film GIP on the surface of the laminated semiconductor substrate SB. and a gate electrode EGP.
  • the pFET 10A is a buried channel MOSFET and has a buried channel region EBC with a thickness of about 0.2 ⁇ m from the surface of the laminated semiconductor substrate SB.
  • the buried channel region EBC is a p-type semiconductor region within the n-type well NW, but is a region in which n-type impurities are not substantially ion-implanted.
  • a desired voltage is applied to the gate electrode EGP, a channel is formed not directly below the interface between the buried channel region EBC and the gate insulating film GIP, but at a position deeper than the interface.
  • the n-type well region NW is composed of an n-type well layer (n-type semiconductor layer) NW1, an n-type well layer (n-type semiconductor layer) NW2, and an n-type well layer (n-type semiconductor layer) NW3.
  • the n-type well layer NW1 is provided at a relatively deep position from the surface of the laminated semiconductor substrate SB, and the n-type well layer 2NW2 is provided on the n-type well layer NW1.
  • the n-type well layer NW1 and the n-type well layer NW2 are formed, for example, by implanting nitrogen ions into the base layer BL.
  • the p-type impurity concentration of the buried channel region EBC is equal to the p-type impurity concentration of the base layer BL.
  • the p-type impurity concentration of the base layer BL means, for example, the p-type impurity concentration in the channel formation region of the power transistor 100.
  • a CMOS transistor is configured as described above.
  • metal wiring can be used as a resistance component electrically connected to a CMOS transistor.
  • the drain of the CMOS transistor that constitutes the switching control section is As a result of being able to compensate for the temperature dependence of the current with the temperature dependence of the resistance component included in the switching control section, the temperature dependence of the switching time can be reduced.
  • the resistance of the n-type semiconductor region or the p-type semiconductor region of the silicon carbide semiconductor can be used instead of the wiring resistance of the metal wiring as in the above-mentioned modifications 1 and 2.
  • an n-type resistance element or a p-type resistance element connected to a CMOS transistor may be provided.
  • the basic idea and the embodiment that embodies the basic idea are based on the premise that the temperature dependence of the drain current is such that the drain current increases as the temperature rises in the pFET 10A and nFET 10B that constitute the CMOS transistor. It explains the aspects.
  • the gate current of the power transistor 100 is expressed by the above-mentioned (Equation 2).
  • the gate current Ig shown in (Equation 2) corresponds to the drain current of the pFET 10A, and the drain current flowing through the pFET 10A decreases as the temperature rises.
  • (Equation 2) includes a gate voltage (Miller plateau voltage) V g , and this gate voltage V g decreases as the temperature rises.
  • Equation 2 the temperature dependence of the gate current I g shown in (Equation 2) requires consideration of both the temperature dependence of the drain current flowing through the pFET 10A and the temperature dependence of the gate voltage V g of the power transistor 100. There is.
  • the drain current flowing through pFET 10A decreases with increasing temperature, while the gate voltage V g of power transistor 100 also decreases with increasing temperature. Therefore, the temperature dependence of the drain current works in the direction of decreasing the gate current Ig as the temperature rises.
  • the temperature dependence of the gate voltage V g works in the direction of increasing the gate current I g as the temperature rises. That is, the temperature dependence of the drain current flowing through the pFET 10A and the temperature dependence of the gate voltage V g of the power transistor 100 have opposite characteristics.
  • the gate current I g will change in the direction of decreasing as the temperature rises. .
  • the gate current I g will increase as the temperature rises. Change.
  • the resistance component Rpw(T) of the switching control section 200 resistance component If the temperature dependence in 20 is such that the resistance value decreases as the temperature rises, it is possible to reduce the change in the gate current Ig due to the temperature rise.
  • the resistance component Rpw(T) of the switching control section 200 (resistance component 20) If the temperature dependence of is such that the resistance value increases as the temperature rises, changes in the gate current Ig due to temperature rise can be reduced.
  • the basic idea (extension) for "turn-on time” is that the temperature dependence of the drain current flowing through the pFET 10A has a greater influence than the temperature dependence of the gate voltage V g of the power transistor 100. It is necessary to separate the cases in which the temperature dependence of the gate voltage Vg of the power transistor 100 has a greater influence than the temperature dependence of the drain current flowing through the pFET 10A.
  • the basic idea (extension) regarding the "turn-on time” is that the switching control section If the temperature dependence of the resistance component Rpw(T) (resistance component 20) of 200 is such that the resistance value decreases as the temperature rises, it is possible to reduce the change in the gate current Ig due to the rise in temperature. The idea is that it can be done. In this case, based on (Equation 1), changes in "turn-on time" due to temperature changes can be reduced.
  • the basic idea (extension) regarding the "turn-on time” is If the temperature dependence of the resistance component Rpw(T) (resistance component 20) of 200 is such that the resistance value increases as the temperature rises, it is possible to reduce the change in the gate current Ig due to the rise in temperature. The idea is that it can be done. In this case, based on (Equation 1), changes in "turn-on time" due to temperature changes can be reduced.
  • the gate current Ig of the power transistor 100 shown in (Equation 3) corresponds to the drain current of the nFET 10B, and this drain current decreases as the temperature rises. Further, (Equation 3) includes a gate voltage (Miller plateau voltage) V g , and this gate voltage V g decreases as the temperature rises.
  • the temperature dependence of the gate current I g shown in (Equation 3) requires consideration of both the temperature dependence of the drain current flowing through the nFET 10B and the temperature dependence of the gate voltage V g in the power transistor 100. There is.
  • both the temperature dependence of the drain current flowing through the nFET 10B and the temperature dependence of the gate voltage V g of the power transistor 100 are such that the gate current I of the power transistor 100 increases as the temperature rises. This contributes to reducing g .
  • the temperature dependence of the resistance component Rnw(T) (resistance component 30) of the switching control section 200 is Temperature dependence, in which the resistance value decreases as the temperature rises, can reduce changes in the gate current Ig due to temperature rises.
  • the basic idea behind the "turn-off time” is that the temperature dependence of the resistance component Rnw(T) (resistance component 30) of the switching control section 200 is a temperature dependence in which the resistance value decreases as the temperature rises.
  • the idea is that the change in the gate current Ig of the power transistor 100 due to temperature rise can be reduced.
  • (Equation 1) changes in "turn-off time” due to temperature changes can be reduced.
  • the basic idea can be expanded even if the temperature dependence of the drain current of the CMOS transistor constituting the switching control section 200 is not a characteristic that increases as the temperature rises but a characteristic that decreases as the temperature rises. can be applied.
  • Embodiments include the following embodiments.
  • a semiconductor device comprising: The switching control section includes: A CMOS transistor using a semiconductor material with a larger band gap than silicon, a resistance component electrically connected to the CMOS transistor; including; A semiconductor device, wherein a change in switching time of the power transistor due to temperature change is suppressed by a change in resistance value of the resistance component due to temperature change.
  • the switching time is a turn-on time of the power transistor
  • a semiconductor device wherein an increase in the turn-on time of the power transistor due to a rise in temperature is suppressed by a change in the resistance component whose resistance value decreases with respect to a rise in temperature.
  • the switching time is a turn-on time of the power transistor
  • a semiconductor device wherein a decrease in the turn-on time of the power transistor due to a rise in temperature is suppressed by a change in the resistance component whose resistance value increases with respect to a rise in temperature.
  • the switching time is a turn-off time of the power transistor
  • a semiconductor device wherein an increase in the turn-off time of the power transistor due to a rise in temperature is suppressed by a change in the resistance component whose resistance value decreases with respect to a rise in temperature.

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Abstract

温度変化によるスイッチング時間の変動を抑制する。スイッチング制御部２００でスイッチング制御されるパワートランジスタ１００のゲート電流の温度依存性と逆特性を有する抵抗成分２０をスイッチング制御部２００に設けて、温度変化に伴うゲート電流の変化が温度変化に伴う上述した抵抗成分２０の変化で抑制される。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、シリコンよりもバンドギャップの大きな半導体材料を用いた相補型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ＣＭＯＳトランジスタと言う）を含む半導体装置に適用して有効な技術に関する。
　特開２００９－８９５４４号公報（特許文献１）には、スイッチングパワーモジュールとゲート駆動回路の出力を供給するゲート抵抗の温度変化を連動させて、スイッチングパワーモジュールが発熱によって例えば摂氏２０度から１００度に温度が上昇した場合もサージ電圧がスイッチングパワーモジュールの耐圧以内に収まるようにする技術が記載されている。
　非特許文献１には、炭化珪素を用いたＣＭＯＳトランジスタを含むゲートドライバが形成された第１半導体チップと、炭化珪素を用いたパワートランジスタが形成された第２半導体チップと、炭化珪素を用いたダイオードが形成された第３半導体チップを１枚のＰＣＢ配線基板にマルチチップ実装した技術が記載されている。
　非特許文献２には、炭化珪素を用いたＣＭＯＳトランジスタと、炭化珪素を用いたパワートランジスタとを炭化珪素基板にモノリシックに集積した半導体装置に関する技術が記載されている。
特開２００９－８９５４４号公報
M. Barlow et. al., IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 34, NO. 11, NOVEMBER 2019 M. Okamoto, A. Yao, H. Sato, and S. Harada, 2021 33rd International Symposium on Power Semiconductor Devices and ICs (ISPSD). IEEE, 2021, pp. 71-74.
　パワー半導体装置に使用するパワートランジスタのスイッチング時間は、温度変化に伴って変化する。この場合、スイッチング時間などの制御パラメータを室温で最適値に調整したとしても、温度変化に伴って制御パラメータが最適値から外れる結果、パワートランジスタの特性変動や制御性の低下に繋がるおそれがある。また、例えば、温度上昇に伴ってスイッチング時間が最適値よりも短くなる場合、電圧変化率または電流変化率が大きくなることから、サージやリンギングの発生によって予期しない故障に繋がる可能性がある。また、例えば、温度下降に伴ってスイッチング時間が最適値よりも長くなる場合、電圧変化率または電流変化率が小さくなることから、スイッチング損失が増大して予期しない故障に繋がる可能性がある。したがって、温度変化によるスイッチング時間の変動を抑制するための工夫が望まれている。
　一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、パワートランジスタのスイッチングを制御するスイッチング制御部と、を備える。ここで、スイッチング制御部は、シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、を含む。このとき、温度変化に伴うパワートランジスタのスイッチング時間の変化が抵抗成分の温度変化に伴う抵抗値の変化で抑制される。
　一実施の形態によれば、温度変化によるスイッチング時間の変動を抑制できる。
炭化珪素パワー半導体装置を使用した回路構成例を示す図である。 本発明者が着目した改善の余地を説明する図である。 「ターンオン時間」の温度依存性を抑制する基本思想を説明する図である。 「ターンオフ時間」の温度依存性を抑制する基本思想を説明する図である。 （ａ）は、炭化珪素パワー半導体装置の実際のレイアウトを示す写真であり、（ｂ）は、炭化珪素パワー半導体装置のレイアウトを模式的に示す図である。 スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップのレイアウトを示す図である。 図６の一部領域を拡大して示す拡大図である。 （ａ）は、図７のＡ－Ａ線で切断した断面図であり、（ｂ）は、図７のＢ－Ｂ線で切断した断面図である。 「ターンオン時間」の温度依存性を示すグラフである。 変形例１におけるデバイス構造を示す図である。 変形例２におけるデバイス構造を示す図である。 具現化態様２におけるデバイス構造を示す図である。 具現化態様３における半導体チップのレイアウトを示す図である。 図１３のＡ－Ａ線、Ｂ－Ｂ線およびＣ－Ｃ線のそれぞれで切断した断面図をまとめて示す図である。
　実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　＜ワイドバンドギャップ半導体の優位性＞
　パワー半導体装置には、例えば、高耐圧の他に低オン抵抗や低スイッチング損失であることが要求される。ここで、パワー半導体装置の現在の主流は、シリコンを主成分とする半導体基板に形成された電界効果トランジスタであるが、このパワー半導体装置は、理論的な性能限界に近づいている。
　この点に関し、シリコンよりもバンドギャップの大きな半導体材料を主成分とする半導体基板に形成された電界効果トランジスタを含む半導体装置（以下では、ワイドバンドギャップパワー半導体装置と呼ぶ）が注目されている。
　なぜなら、バンドギャップが大きいということは、高い絶縁破壊強度を有していることを意味するから高耐圧を実現しやすくなるからである。
　そして、半導体材料自体が高い絶縁破壊強度を有していると、耐圧を保持するドリフト層を薄くしても耐圧を確保できることから、例えば、ドリフト層を薄くするとともに、不純物濃度を高くすることにより、パワー半導体装置のオン抵抗を低減することができる。
　すなわち、ワイドバンドギャップパワー半導体装置は、互いにトレードオフの関係にある耐圧の向上とオン抵抗の低減とを両立できる点で優れている。このような利点を有するワイドバンドギャップパワー半導体装置においては、さらに、バンドギャップが大きいことに起因して高温動作や高速スイッチング動作も可能となる利点がある。
　本実施の形態における技術的思想は、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に関する技術的思想である。シリコンよりもバンドギャップの大きな半導体材料としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）に代表される化合物半導体を挙げることができる。ただし、本実施の形態における技術的思想は、これらに限らず、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に幅広く適用することができる。
　以下では、特に、ワイドバンドギャップパワー半導体装置として、炭化珪素を使用したワイドバンドギャップパワー半導体装置を例に挙げて説明する。
　炭化珪素は、シリコンと比較して絶縁破壊電界強度が約１桁大きいことから、耐圧を確保するためのドリフト層を約１／１０に薄くし、かつ、不純物濃度を約１００倍高くすることによって、オン抵抗（素子抵抗）を理論上３桁以上低減することができる。また、シリコンよりもバンドギャップが約３倍大きいことから高温動作も可能であり、炭化珪素を使用したワイドバンドギャップパワー半導体装置（以下では、炭化珪素パワー半導体装置と呼ぶ）は、シリコンパワー半導体装置を超える性能が得られるとして期待されている。
　＜炭化珪素パワー半導体装置の回路構成＞
　以下では、まず、炭化珪素パワー半導体装置の回路構成例について説明する。
　図１は、炭化珪素パワー半導体装置１を使用した回路構成例を示す図である。
　図１において、炭化珪素パワー半導体装置１は、パワートランジスタ１００と、ショットキーバリアダイオード１１０と、スイッチング制御部２００とを有している。パワートランジスタ１００としては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）を挙げることができる。なお、パワートランジスタ１００、ショットキーバリアダイオード１１０およびスイッチング制御部２００は、炭化珪素を使用して形成されている。そして、炭化珪素パワー半導体装置１は、負荷１２０と外部電源１３０と接続されている。
　具体的に電源電位Ｖｄと基準電位Ｖｓとの間に外部電源１３０が接続されており、外部電源１３０と直列にパワートランジスタ１００とショットキーバリアダイオード１１０が接続されている。そして、ショットキーバリアダイオード１１０と並列に負荷１２０が接続されている。この負荷１２０は、例えば、モータであり、インダクタンスを含む。
　パワートランジスタ１００のゲートには、スイッチング制御部２００が接続されており、このスイッチング制御部２００によって、パワートランジスタのスイッチングが制御される。スイッチング制御部２００は、ＣＭＯＳトランジスタを含んでおり、このＣＭＯＳトランジスタは、電源電位Ｖｄｄと基準電位Ｖｓｓとの間に直列接続されたｐチャネル型電界効果トランジスタ１０Ａとｎチャネル型電界効果トランジスタ１０Ｂから構成されている。以下の説明では、ｐチャネル型電界効果トランジスタをｐＦＥＴ、ｎチャネル型電界効果トランジスタをｎＦＥＴと省略して呼ぶことにする。このとき、ｐＦＥＴ１０ＡのゲートとｎＦＥＴ１０Ｂのゲートとは電気的に接続されている。
　ここで、スイッチング制御部２００の入力は、互いに電気的に接続されたｐＦＥＴ１０ＡのゲートとｎＦＥＴ１０Ｂのゲートである。一方、スイッチング制御部２００の出力は、ｐＦＥＴ１０ＡのドレインとｎＦＥＴ１０Ｂのドレインとの接続ノードであり、この接続ノードは、パワートランジスタ１００のゲートと電気的に接続されている。以上のように構成されている回路では、スイッチング制御部２００の入力に入力される制御信号に基づいて、パワートランジスタ１００のスイッチングが制御され、これによって、負荷１２０を流れる電流が制御される。
　続いて、スイッチング制御部２００によってパワートランジスタ１００のスイッチングを制御する動作について説明する。図１において、スイッチング制御部２００の入力にローレベル信号（例えば、Ｖｓｓ）が入力されるとする。この場合、スイッチング制御部２００を構成するｐＦＥＴ１０Ａのゲートと、スイッチング制御部２００を構成するｎＦＥＴ１０Ｂのゲートに「Ｖｓｓ」が印加される。この結果、ｐＦＥＴ１０Ａはオンする一方、ｎＦＥＴ１０Ｂはオフする。このため、スイッチング制御部２００の出力からは、ハイレベル信号（例えば、Ｖｄｄ）が出力される。
　具体的には、ｐＦＥＴ１０Ａがオンすると、電源電位Ｖｄｄ→ｐＦＥＴ１０Ａのソース→ｐＦＥＴ１０Ａのドレイン→スイッチング制御部２００の出力→パワートランジスタ１００のゲートの経路で電流が流れる。そして、この電流によって、パワートランジスタ１００のゲート－ドレイン間容量に電荷が蓄積される結果、最終的に、パワートランジスタのゲート電圧が「Ｖｄｄ」となって、パワートランジスタがオンする。これにより、負荷１２０に電流が流れて負荷を駆動することができる。
　一方、図１において、スイッチング制御部２００の入力にハイレベル信号（例えば、Ｖｄｄ）が入力されるとする。この場合、スイッチング制御部２００を構成するｐＦＥＴ１０Ａのゲートと、スイッチング制御部２００を構成するｎＦＥＴ１０Ｂのゲートに「Ｖｄｄ」が印加される。この結果、ｐＦＥＴ１０Ａはオフする一方、ｎＦＥＴ１０Ｂはオンする。このため、スイッチング制御部２００の出力からは、ローレベル信号（例えば、Ｖｓｓ）が出力される。このことから、ｎＦＥＴ１０Ｂがオンすると、パワートランジスタ１００のゲート－ドレイン間容量に蓄積されている電荷が放電して、パワートランジスタ１００のゲート→スイッチング制御部２００の出力→ｎＦＥＴ１０Ｂのドレイン→ｎＦＥＴ１０Ｂのソース→基準電位Ｖｓｓの経路で電流が流れる結果、最終的に、パワートランジスタ１００のゲート電圧が「Ｖｓｓ」となって、パワートランジスタ１００がオフする。これにより、負荷１２０を流れる電流が遮断される。このとき、負荷１２０にはインダクタンスが含まれていることから、負荷１２０に流れる電流が遮断されると、インダクタンスには電流を流し続けようとする逆起電力が発生する。この逆起電力に基づく電流は、ショットキーバリアダイオード１１０を流れる。すなわち、負荷１２０とショットキーバリアダイオード１１０で構成される閉ループに還流電流が流れる。
　以上のようにして、スイッチング制御部２００によってパワートランジスタ１００のスイッチング動作が制御されることにより、負荷１２０を駆動することができる。
　＜改善の検討＞
　次に、本発明者が着目した改善の余地について説明する。
　図２は、本発明者が着目した改善の余地を説明する図である。
　図２において、今までの研究によると、スイッチング時間は、以下に示す（数式１）で近似することができることが知られている。
　ｔｓｗ　≒　０．８×Ｑｇｄ／Ｉｇ　　　・・・（数式１）
　ｔｓｗ：スイッチング時間
　Ｑｇｄ：パワートランジスタのゲート－ドレイン間容量に蓄積される電荷量
　Ｉｇ：ゲート電流
　ここで、「ターンオン時間」において、ゲート電流Ｉｇは、「Ａ」の経路で流れるｐＦＥＴ１０Ａのドレイン電流と同等である。一方、「ターンオフ時間」において、ゲート電流Ｉｇは、「Ｂ」の経路で流れるｎＦＥＴ１０Ｂのドレイン電流と同等である。
　本明細書において、「スイッチング時間」とは、パワートランジスタがオフ状態からオン状態に遷移する「ターンオン時間」と、パワートランジスタがオン状態からオフ状態に遷移する「ターンオフ時間」の両方を含む概念として使用する。
　「ターンオン時間」とは、パワートランジスタのオフ時のドレイン－ソース間電圧（Ｖｄｓ）を１００％とした場合、ドレイン－ソース間電圧の９０％からドレイン－ソース間電圧の１０％まで変化するために要する時間として定義される。例えば、オフ時のドレイン－ソース間電圧（Ｖｄｓ）が６００Ｖの場合、５４０Ｖから６０Ｖに遷移する時間が「ターンオン時間」として定義される。
　「ターンオフ時間」とは、パワートランジスタのオフ時のドレイン－ソース間電圧（Ｖｄｓ）を１００％とした場合、ドレイン－ソース間電圧の１０％からドレイン－ソース間電圧の９０％まで変化するために要する時間として定義される。例えば、オフ時のドレイン－ソース間電圧（Ｖｄｓ）が６００Ｖの場合、６０Ｖから５４０Ｖに遷移する時間が「ターンオフ時間」として定義される。
　ここで、スイッチング制御部２００を構成するｐＦＥＴ１０ＡおよびｎＦＥＴ１０Ｂにおいては、温度変化に伴って導通時のドレイン電流が変化する。この点に関し、上述した（数式１）を考慮すると、ｐＦＥＴ１０ＡあるいはｎＦＥＴ１０Ｂのドレイン電流（パワートランジスタ１００のゲート電流Ｉｇ）が温度変化に伴って変化するということは、温度変化に伴って、パワートランジスタ１００のスイッチング時間ｔｓｗが変化することを意味する。ここで、温度変化によるパワートランジスタの特性変動や制御性の低下を抑制する観点から、パワートランジスタ１００のスイッチング時間ｔｓｗは、温度が変化しても一定であることが望ましい。このことから、図２に示すスイッチング制御部２００の回路構成は、パワートランジスタ１００のスイッチング時間ｔｓｗを温度が変化しても一定にする観点から改善の余地が存在することがわかる。
　そこで、本実施の形態では、上述した改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
　＜実施の形態における基本思想＞
　本実施の形態における基本思想は、例えば、スイッチング制御部を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性をスイッチング制御部に含まれる抵抗成分の温度依存性で補償する思想である。言い換えれば、基本思想は、スイッチング制御部でスイッチング制御されるパワートランジスタのゲート電流の温度依存性と逆特性を有する抵抗成分をスイッチング制御部に設けて、温度変化に伴うゲート電流の変化が温度変化に伴う上述した抵抗成分の変化で抑制される思想ということもできる。
　このような基本思想によれば、ゲート電流の変化を抵抗成分の変化で補償することができる結果、ゲート電流の温度依存性を小さくすることができる。このことは、上述した（数式１）を考慮すると、スイッチング時間の温度依存性を小さくできることを意味する。したがって、基本思想によれば、スイッチング時間の温度依存性を小さくすることができる結果、炭化珪素パワー半導体装置の性能を向上することができる。
　＜＜「ターンオン時間」に対する基本思想＞＞
　図３は、「ターンオン時間」の温度依存性を抑制する基本思想を説明する図である。
　図３において、「ターンオン時間」では、ｐＦＥＴ１０Ａを流れるドレイン電流がパワートランジスタ１００のゲートに流れ込むゲート電流に相当する。そして、ｐＦＥＴ１０Ａを流れるドレイン電流は温度変化に伴って変化することから、ゲート電流は温度変化に伴って変化する。
　特に、ｐＦＥＴ１０Ａを流れるドレイン電流は、温度上昇に伴って増加するものとして取り扱う。この場合、パワートランジスタ１００のゲートに流れ込むゲート電流は温度上昇に伴って増加する。
　この点に関し、図３において、基本思想は、スイッチング制御部２００を構成するｐＦＥＴ１０Ａのドレインと、パワートランジスタ１００のゲートとの間にスイッチング制御部２００に含まれる抵抗成分２０を設ける思想である。特に、この抵抗成分２０は、ｐＦＥＴ１０Ａのドレイン電流の温度依存性と逆特性を有する抵抗成分から構成される。これにより、ｐＦＥＴ１０Ａのドレイン電流の変化が抵抗成分２０の変化によって抑制される。例えば、ｐＦＥＴ１０Ａのドレイン電流が温度上昇に伴って増加することから、抵抗成分２０は、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分から構成される。この結果、ｐＦＥＴ１０Ａのドレイン電流の増加が抵抗成分２０の抵抗値の増加によって抑制される。
　具体的に、数式を使用して説明する。
　本発明者は、ゲート電流を（数式２）で表すことを検討している。
　Ｉｇ　＝　（Ｖｄｄ－Ｖｇ（Ｔ））／（Ｒｐｆ（Ｔ）＋Ｒｐｗ（Ｔ））　・・・（数式２）
　Ｉｇ：ゲート電流
　Ｖｄｄ：スイッチング制御部の電源電位
　Ｖｇ（Ｔ）：ゲート電圧（＝ミラープラトー電圧）
　Ｒｐｆ（Ｔ）：ｐＦＥＴ１０Ａの配線抵抗を除く等価抵抗
　Ｒｐｗ（Ｔ）：抵抗成分（配線抵抗）
　Ｔ：温度
　ここで、（数式２）は、「ターンオン時間」におけるパワートランジスタ１００のゲート電流Ｉｇを表す式であり、このゲート電流Ｉｇは、ｐＦＥＴ１０Ａのドレイン電流とも言える。
　Ｖｇ（Ｔ）は、ミラープラトー電圧であり、温度が増加するとその値は減少する。ここで、ミラープラトー電圧Ｖｇ（Ｔ）とは、スイッチング時において、ミラー容量の充放電が始まるゲート電圧値である。主に温度上昇に伴うパワートランジスタ１００のしきい値電圧の低下により、ミラープラトー電圧Ｖｇ（Ｔ）は温度が上昇すると低下する。
　Ｒｐｆ（Ｔ）は、ｐＦＥＴ１０Ａの配線抵抗を除く等価抵抗を意味し、代表的にはチャネル抵抗であり、温度が上昇するとその抵抗値は減少する。つまり温度上昇に対して、ｐＦＥＴ１０Ａのドレイン電流が増加する特性を表している。
　Ｒｐｗ（Ｔ）は、代表的にはｐＦＥＴ１０Ａの配線抵抗であるが、ｐＦＥＴ１０Ａのドレイン端及び／またはソース端に接続された抵抗であっても良い。Ｒｐｗ（Ｔ）は、図３の抵抗成分２０に対応する。
　（数式１）において、Ｑｇｄは温度によってほとんど変化しないので、温度変化に対するゲート電流Ｉｇの変動を抑制できれば、「ターンオン時間」の温度変動を抑制できことになる。（数式２）において、Ｒｐｆ（Ｔ）及びＶｇ（Ｔ）はその値が減少するとＩｇを増加させ、Ｒｐｗ（Ｔ）はその値が増大するとＩｇを減少させる関係にある。温度Ｔが上昇するとＲｐｆ（Ｔ）は減少し、かつＶｇ（Ｔ）も減少するので、（数式２）においてゲート電流Ｉｇの変動をキャンセルするには温度Ｔの上昇に際して、Ｉｇの変動分を補償するようにＲｐｗ（Ｔ）が大きくなるようにすればよいことが分かる。
　以上のことから、「ターンオン時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うパワートランジスタ１００のゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオン時間」の変化を小さくすることができる。
　なお、図３では、ｐＦＥＴ１０Ａのドレイン側に抵抗成分２０を設ける例について説明しているが、「ターンオン時間」に対する基本思想は、これに限らず、例えば、ｐＦＥＴ１０Ａのソース側に抵抗成分２０を設けてもよいし、ドレイン側とソース側の両方に抵抗成分２０を設けてもよい。
　＜＜「ターンオフ時間」に対する基本思想＞＞
　図４は、「ターンオフ時間」の温度依存性を抑制する基本思想を説明する図である。
　図４において、「ターンオフ時間」では、ｎＦＥＴ１０Ｂを流れるドレイン電流がパワートランジスタ１００のゲートから流れ出るゲート電流に相当する。そして、ｎＦＥＴ１０Ｂを流れるドレイン電流は温度変化に伴って変化することから、ゲート電流は温度変化に伴って変化する。特に、ｎＦＥＴ１０Ｂを流れるドレイン電流は、温度上昇に伴って増加するものとして取り扱う。この場合、パワートランジスタ１００のゲート電流は温度上昇に伴って増加する。
　この点に関し、図４において、基本思想は、スイッチング制御部２００を構成するｎＦＥＴ１０Ｂのドレインと、パワートランジスタ１００のゲートとの間にスイッチング制御部２００に含まれる抵抗成分３０を設ける思想である。特に、この抵抗成分３０は、ｎＦＥＴ１０Ｂのドレイン電流の温度依存性と逆特性を有する抵抗成分から構成される。これにより、ｎＦＥＴ１０Ｂのドレイン電流の変化が抵抗成分３０の変化によって抑制される。例えば、ｎＦＥＴ１０Ｂのドレイン電流が温度上昇に伴って増加することから、抵抗成分３０は、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分から構成される。この結果、ｎＦＥＴ１０Ｂのドレイン電流の増加が抵抗成分３０の抵抗値の増加によって抑制される。
　ただし、詳細には場合分けが必要であり、この点について数式を使用して説明する。
　本発明者は、ゲート電流を（数式３）で表すことを検討している。
　Ｉｇ　＝　（Ｖｇ（Ｔ）－Ｖｓｓ）／（Ｒｎｆ（Ｔ）＋Ｒｎｗ（Ｔ））　・・・（数式３）
　Ｉｇ：ゲート電流
　Ｖｓｓ：スイッチング制御部の基準電位
　Ｖｇ（Ｔ）：ゲート電圧（＝ミラープラトー電圧）
　Ｒｎｆ（Ｔ）：ｎＦＥＴ１０Ａの配線抵抗を除く等価抵抗
　Ｒｎｗ（Ｔ）：抵抗成分（配線抵抗）
　Ｔ：温度
　Ｖｇ（Ｔ）は、ミラープラトー電圧であり、温度が増加するとその値は減少する。
　Ｒｎｆ（Ｔ）は、ｎＦＥＴ１０Ｂの配線抵抗を除く等価抵抗を意味し、代表的にはチャネル抵抗であり、温度が増加するとその抵抗値は減少する。つまり温度上昇に対して、ｎＦＥＴ１０Ｂのドレイン電流が増加する特性を表している。
　Ｒｎｗ（Ｔ）は、代表的にはｎＦＥＴ１０Ｂの配線抵抗であるが、ｎＦＥＴ１０Ｂのドレイン端及び／またはソース端に接続された抵抗であっても良い。Ｒｎｗ（Ｔ）は、図４の抵抗成分３０に対応する。
　（数式１）において、Ｑｇｄは温度によってほとんど変化しないので、温度変化に対するゲート電流Ｉｇの変動を抑制できれば、「ターンオフ時間」の温度変動を抑制できことになる。（数式３）において、Ｒｎｆ（Ｔ）はその値が減少するとＩｇを増加させ、Ｒｎｗ（Ｔ）はその値が増大するとＩｇを減少させる関係にある。また（数式３）ではＶｇ（Ｔ）はその値が増大するとＩｇを増大させ、（数式２）とは逆の関係にある。温度Ｔが上昇するとＲｎｆ（Ｔ）が減少しＩｇを増大させるが、Ｖｇ（Ｔ）が減少するのでＩｇを減少させ、両者はＩｇに対して逆の作用をする。従って以下の３つの場合が考えられる。
　（１）温度上昇に伴う、Ｒｎｆ（Ｔ）によるＩｇの増大の方がＶｇ（Ｔ）によるＩｇの減少よりも大きい場合。この場合には（数式３）に従い、Ｒｎｆ（Ｔ）とＶｇ（Ｔ）の関係でキャンセルしきれなかったＩｇの増大をキャンセルするように、Ｒｎｗ（Ｔ）を増大させてＩｇを減少させる。
　（２）温度上昇に伴う、Ｒｎｆ（Ｔ）によるＩｇの増大の方がＶｇ（Ｔ）によるＩｇの減少よりも小さい場合。この場合には（数式３）に従い、Ｒｎｆ（Ｔ）とＶｇ（Ｔ）の関係で生ずるＩｇの減少をキャンセルするよう、Ｒｎｗ（Ｔ）を減少させてＩｇを増大させる。
　（３）温度上昇に伴う、Ｒｎｆ（Ｔ）によるＩｇの増大と、Ｖｇ（Ｔ）によるＩｇの減少とがほぼ等しい場合。この場合には（数式３）に従い、Ｒｎｗ（Ｔ）は温度に対して変動しないようにする。
　以上のことから、「ターンオフ時間」に対する基本思想は、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性よりも影響が大きい場合とに分ける必要がある。
　そして、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合において、「ターンオフ時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオフ時間」の変化を小さくすることができる。
　一方、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性よりも影響が大きい場合において、「ターンオフ時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオフ時間」の変化を小さくすることができる。
　なお、図４では、ｎＦＥＴ１０Ｂのドレイン側に抵抗成分３０を設ける例について説明しているが、「ターンオフ時間」に対する基本思想は、これに限らず、例えば、ｎＦＥＴ１０Ｂのソース側に抵抗成分３０を設けてもよいし、ドレイン側とソース側の両方に抵抗成分３０を設けてもよい。
　以下では、上述した基本思想を具現化した具現化態様について説明する。
　＜具現化態様１＞
　＜＜炭化珪素パワー半導体装置のレイアウト＞＞
　図５は、炭化珪素パワー半導体装置１のレイアウトを示す図である。特に、図５（ａ）
は、炭化珪素パワー半導体装置１の実際のレイアウト例を示す写真であり、図５（ｂ）は、炭化珪素パワー半導体装置１のレイアウトを模式的に示す図である。
　図５（ｂ）において、炭化珪素パワー半導体装置１は、配線基板ＷＢを有している。この配線基板ＷＢには、導体領域となる端子ＴＥ１～ＴＥ６が形成されている。配線基板ＷＢは、特に限定されないが、放熱性の向上や半導体チップとの熱膨張係数の整合のため、例えばＳｉＮ―ＡＭＣ（窒化シリコン－活性金属銅回路）基板と、その下面に接合されたＣｕ－Ｍｏ－Ｃｕ（ＣＭＣ）複合材料からなるベース基板を採用すると良い。
　炭化珪素パワー半導体装置１全体として見れば、端子ＴＥ６が信号入力ノード（図１のＩＮ）となり、端子ＴＥ２が出力ノード（パワートランジスタのドレイン）となる。その他の端子ＴＥ１、ＴＥ３～ＴＥ５は電源ノードとなる。
　端子ＴＥ１には、図１に示す基準電位Ｖｓが印加されるとともに、端子ＴＥ３には、図１に示す電源電位Ｖｄが印加される。また、端子ＴＥ４には、図１に示す基準電位Ｖｓｓが印加されるとともに、端子ＴＥ５には、図１に示す電源電位Ｖｄｄが印加される。
　端子ＴＥ２上には、パワートランジスタが形成された半導体チップＣＨＰ１が搭載されており、端子ＴＥ３上には、ショットキーバリアダイオードが形成された半導体チップＣＨＰ３が搭載されている。また、端子ＴＥ４上には、スイッチング制御部を構成するＣＭＯＳトランジスタが形成された半導体チップＣＨＰ２が搭載されている。
　そして、端子ＴＥ１は、半導体チップＣＨＰ１に形成されているパワートランジスタのソースとワイヤで接続されている。また、端子ＴＥ２は、半導体チップＣＨＰ３に形成されているショットキーバリアダイオードのアノードとワイヤで接続されている。
　端子ＴＥ４は、半導体チップＣＨＰ２に形成されているＣＭＯＳトランジスタを構成するｎＦＥＴのソースとワイヤで接続されている。また、端子ＴＥ５は、ＣＭＯＳトランジスタを構成するｐＦＥＴのソースとワイヤで接続されている。さらに、端子ＴＥ６は、互いに電気的に接続されているｐＦＥＴのゲートおよびｎＦＥＴのゲートとワイヤで接続されている。つまり、端子ＴＥ６は、スイッチング制御部を構成するＣＭＯＳトランジスタの入力とワイヤで接続されている。一方、半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、ワイヤで接続されている。具体的には、半導体チップＣＨＰ１に形成されているパワートランジスタのゲートと、半導体チップＣＨＰ２に形成されているＣＭＯＳトランジスタの出力とがワイヤで接続されている。
　このようにレイアウトされている炭化珪素パワー半導体装置１では、半導体チップＣＨＰ１と半導体チップＣＨＰ２とが近接して配置されている。このことは、半導体チップＣＨＰ２に形成されているＣＭＯＳトランジスタの出力と、半導体チップＣＨＰ１に形成されているパワートランジスタのゲートとが長さの短いワイヤで接続されることを意味する。この結果、ワイヤの寄生インダクタンスを小さくすることができるので、高速スイッチング動作が可能となる。例えば、図５に示すレイアウトを有する炭化珪素パワー半導体装置１では、数ｎｓのスイッチング時間を実現することができる。言い換えれば、数ｎｓ以下の「ターンオン時間」および「ターンオフ時間」を実現することができる。
　また、パワートランジスタチップ（半導体チップＣＨＰ１）とＣＭＯＳトランジスタチップ（半導体ｃヒップＣＨＰ２）が、前述したような高熱伝導率の配線基板ＷＢ上で近接して配置されている。このため、パワートランジスタチップによる発熱は、ＣＭＯＳトランジスタチップの温度と連動するようになる。このようにチップ間の熱的結合を強くするため、具体的には２つのチップ間の最短距離は０．８ｍｍとして実験をしたが、０～５ｍｍ位の範囲になることが望ましい。
　＜＜半導体チップのレイアウト＞＞
　次に、スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップＣＨＰ２のレイアウトについて説明する。
　図６は、スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップＣＨＰ２のレイアウトを示す図である。図６において、半導体チップＣＨＰ２の表面には、複数のパッドが形成されている。具体的に、半導体チップＣＨＰ２には、ＣＭＯＳトランジスタの入力パッド（Ｉｎ）と、電源電位パッド（Ｖｄｄ）と、基準電位パッド（Ｖｓｓ）と、ＣＭＯＳトランジスタの出力パッド（Ｏｕｔ）が形成されている。
　図７は、図６の領域ＲＡを拡大して示す拡大図である。図７に示すように、金属配線ＷＬ１～ＷＬ５がｙ方向に並んで配置されており、金属配線ＷＬ１～ＷＬ５のそれぞれは、ｘ方向に延在している。これらの金属配線ＷＬ１～ＷＬ５のそれぞれは、例えば、アルミニウムを主成分とするアルミニウム配線から構成されている。
　ここで、「主成分」とは、最も多く含まれている成分のことをいい、その他の成分も含まれていることを排除するものではないことを示すために使用している。例えば、「アルミニウムを主成分とする」とは、アルミニウムを最も多く含んでいることを意味している。
　金属配線ＷＬ１は、ＣＭＯＳトランジスタの入力配線（Ｉｎ）であり、金属配線ＷＬ２は、基準電位（Ｖｓｓ）が印加される基準配線である。また、金属配線ＷＬ３は、ＣＭＯＳトランジスタの出力配線（Ｏｕｔ）であり、金属配線ＷＬ４は、電源電位（Ｖｄｄ）が印加される電源配線である。さらに、金属配線ＷＬ５は、ＣＭＯＳトランジスタの入力配線（Ｉｎ）である。このように構成されている金属配線ＷＬ１～ＷＬ５において、金属配線ＷＬ２と金属配線ＷＬ３との間には、ＣＭＯＳトランジスタを構成するｎＦＥＴ１０Ｂが複数形成されており、複数のｎＦＥＴ１０Ｂは、ｘ方向に並ぶように配置されている。これらの複数のｎＦＥＴ１０Ｂのそれぞれは、ソース電極ＳＥ１とドレイン電極ＤＥ１を有するとともに、ソース電極ＳＥ１とドレイン電極ＤＥ１の間に配置されたゲート電極ＧＮを有する。そして、ソース電極ＳＥ１は、金属配線ＷＬ２と電気的に接続されている一方、ドレイン電極ＤＥ１は、金属配線ＷＬ３と電気的に接続されている。また、ゲート電極ＧＮは、金属配線ＷＬ１と電気的に接続されている。
　一方、金属配線ＷＬ３と金属配線ＷＬ４との間には、ＣＭＯＳトランジスタを構成するｐＦＥＴ１０Ａが複数形成されており、複数のｐＦＥＴ１０Ａは、ｘ方向に並ぶように配置されている。これらの複数のｐＦＥＴ１０Ａのそれぞれは、ソース電極ＳＥ２とドレイン電極ＤＥ２を有するとともに、ソース電極ＳＥ２とドレイン電極ＤＥ２の間に配置されたゲート電極ＧＰを有する。そして、ソース電極ＳＥ２は、金属配線ＷＬ４と電気的に接続されている一方、ドレイン電極ＤＥ２は、金属配線ＷＬ３と電気的に接続されている。また、ゲート電極ＧＰは、金属配線ＷＬ５と電気的に接続されている。
　ソース電極ＳＥ1及びソース電極ＳＥ２、ドレイン電極ＤＥ１及びドレイン電極ＤＥ２、金属配線ＷＬ２、金属配線ＷＬ３および金属配線ＷＬ４は、同じ層のアルミニウム配線で形成され、フォトリソグラフィ技術によりパターニング形成されている。
　以上のようにして、半導体チップＣＨＰ２がレイアウト構成されている。
　＜＜ＣＭＯＳトランジスタのデバイス構造＞＞
　続いて、ＣＭＯＳトランジスタを構成するｎＦＥＴのデバイス構造について説明した後、ＣＭＯＳトランジスタを構成するｐＦＥＴのデバイス構造について説明する。
　図８（ａ）は、図７のＡ－Ａ線で切断した断面図であり、ＣＭＯＳトランジスタを構成するｎＦＥＴ１０Ｂのデバイス構造を示す図である。
　図８（ａ）において、例えば、ｐ型炭化珪素基板ＳＵＢ内にｎ型拡散層からなるドレイン領域ＤＲＮとｎ型拡散層からなるソース領域ＳＲＮが離間して形成されている。そして、ソース領域ＳＲＮと接するようにｐ型ボディコンタクト領域ＢＣＰが形成されている。一方、ソース領域ＳＲＮとドレイン領域ＤＲＮに挟まれた領域がチャネル形成領域であり、このチャネル形成領域上にゲート絶縁膜ＧＯＸ１が形成されている。そして、ゲート絶縁膜ＧＯＸ１上にゲート電極ＧＮが形成されている。
　続いて、ゲート電極ＧＮを覆うｐ型炭化珪素基板ＳＵＢの表面には、絶縁層ＩＬが形成されており、この絶縁層ＩＬを貫通するようにドレイン電極ＤＥ１およびソース電極ＳＥ１が形成されている。ドレイン電極ＤＥ１は、絶縁層ＩＬを貫通してドレイン領域ＤＲＮに達するように形成されており、ドレイン領域ＤＲＮと電気的に接続されている。一方、ソース電極ＳＥ１は、絶縁層ＩＬを貫通してソース領域ＳＲＮおよびｐ型ボディコンタクト領域ＢＣＰの両方に達するように形成されており、ソース領域ＳＲＮおよびｐ型ボディコンタクト領域ＢＣＰと電気的に接続されている。
　次に、ドレイン電極ＤＥ１は、金属配線ＷＬ３と図示しない平面方向で電気的に接続されている（図７参照）。一方、ソース電極ＳＥ１は、図示しない平面方向で金属配線ＷＬ２と電気的に接続されている（図７参照）。
　このようにして、ｎＦＥＴ１０Ｂが構成されている。
　次に、図８（ｂ）は、図７のＢ－Ｂ線で切断した断面図であり、ＣＭＯＳトランジスタを構成するｐＦＥＴ１０Ａのデバイス構造を示す図である。
　図８（ｂ）において、例えば、ｐ型炭化珪素基板ＳＵＢ内にｎ型ウェルＮＷＬが形成されており、このｎ型ウェルＮＷＬ内にｐ型拡散層からなるドレイン領域ＤＲＰとｐ型拡散層からなるソース領域ＳＲＰが離間して形成されている。そして、ソース領域ＳＲＰと接するようにｎ型ボディコンタクト領域ＢＣＮが形成されている。一方、ソース領域ＳＲＰとドレイン領域ＤＲＰに挟まれた領域に空乏化したｐ型埋め込み領域ＰＬが形成されており、このｐ型埋め込み領域ＰＬ上にゲート絶縁膜ＧＯＸ２が形成されている。そして、ゲート絶縁膜ＧＯＸ２上にゲート電極ＧＰが形成されている。
　続いて、ゲート電極ＧＰを覆うｐ型炭化珪素基板ＳＵＢの表面には、絶縁層ＩＬが形成されており、この絶縁層ＩＬを貫通するようにドレイン電極ＤＥ２およびソース電極ＳＥ２が形成されている。ドレイン電極ＤＥ２は、絶縁層ＩＬを貫通してドレイン領域ＤＲＰに達するように形成されており、ドレイン領域ＤＲＰと電気的に接続されている。一方、ソース電極ＳＥ２は、絶縁層ＩＬを貫通してソース領域ＳＲＰおよびｎ型ボディコンタクト領域ＢＣＮの両方に達するように形成されており、ソース領域ＳＲＰおよびｎ型ボディコンタクト領域ＢＣＮと電気的に接続されている。
　次に、ドレイン電極ＤＥ２は、図示しない平面方向で金属配線ＷＬ３と電気的に接続されている（図７参照）。一方、ソース電極ＳＥ２は、図示しない平面方向で金属配線ＷＬ４と電気的に接続されている（図７参照）。
　このようにして、ｐＦＥＴ１０Ａが構成されている。
　ここで、ｐＦＥＴ１０Ａにおいては、チャネル形成領域に空乏化したｐ型埋め込み領域ＰＬが形成されている。この結果、ｐＦＥＴ１０Ａにおいては、ｐ型埋め込み領域ＰＬの下層にチャネルが形成される、いわゆる「埋め込みチャネル構造」が採用されている。この理由は、以下の通りである。
　炭化珪素基板に形成した電界効果トランジスタはＭＯＳ界面に界面準位が高密度に存在するためチャネル移動度が低下し、オン抵抗が高くなることが知られている。この界面準位は、例えば、ゲート絶縁膜を形成する際の熱処理工程で発生し、特に、ｐＦＥＴのしきい値電圧が大きくなるという点で顕在化する。
　この点に関し、検討結果によれば、バンドギャップの中央付近にドナーライクなトラップ（ホールトラップ）が存在しており、一旦正孔（ホール）をトラップすると炭化珪素の大きなバンドギャップのために熱エネルギーではデトラップしなくなる。トラップされた正孔は実効的な正の固定電荷として振る舞う結果、ｐＦＥＴ１０Ａのしきい値電圧を負にシフトさせる。つまり、ｐＦＥＴ１０Ａのしきい値電圧が大きくなる。ここで、ｎＦＥＴ１０Ｂにも、このホールトラップは存在しており、負にゲートバイアスをかけると実効的な正の固定電荷が発生する。しかしながら、ゲートバイアスを正に印加してチャネルに反転層を誘起させると、反転層を構成する電子とホールトラップの正孔とが再結合して電気的に中性にもどり、電気特性に影響を与えない。このように、ホールトラップの影響は、ｎＦＥＴ１０Ｂでは受けにくい一方、ｐＦＥＴ１０Ａで顕在化する。
　そこで、ｐＦＥＴ１０Ａでは、界面準位の影響を受けないように「表面チャネル構造」ではなく、「埋め込みチャネル構造」を採用している。
　ここで、イオン注入法を用いて「埋め込みチャネル構造」を形成することが考えられる。しかしながら、炭化珪素基板にアルミニウムなどのｐ型不純物をイオン注入すると、注入欠陥が発生し、チャネル移動度が低下する副作用が発生してしまう。このことから、具現化態様１では、「埋め込みチャネル構造」をエピタキシャル層で形成している。これにより、イオン注入で不純物を注入しないことから、ｐＦＥＴ１０Ａのオン抵抗を低減することができるとともに、しきい値電圧を低減することができる。
　なお、図８ではｐ型炭化珪素基板ＳＵＢにｐＦＥＴ１０ＡやｎＦＥＴ１０Ｂを形成する構造を示したが、ｐ型炭化珪素基板ＳＵＢが利用しにくい場合は、ｎ型炭化珪素基板、または半絶縁性炭化珪素基板の上にｐ型炭化珪素層をエピタキシャル成長しても同様の構造を形成することができる。図１４において後述するＣＭＯＳ領域ＡＲ１の構造をそのまま利用することもできる。ｐ型炭化珪素基板ＳＵＢの代替については、後述する図１０、図１１および図１２でも同様である。
　＜＜具現化態様１における特徴＞＞
　続いて、具現化態様１における特徴点について説明する。
　基本思想は、温度変化に伴うパワートランジスタのスイッチング時間の変化が、ＣＭＯＳトランジスタと電気的に接続された抵抗成分の温度変化に伴う抵抗値の変化で抑制されるという思想である。ここで、具現化態様１における特徴点は、例えば、図７に示すように、ＣＭＯＳトランジスタと電気的に接続された抵抗成分として、金属配線ＷＬ２～ＷＬ４を使用する点にある。具体的には、金属配線ＷＬ２～ＷＬ４を意図的にｘ方向に延在させることにより、金属配線ＷＬ２～ＷＬ４の配線抵抗を上述した抵抗成分として利用する点に具現化態様１における特徴点がある。
　例えば、スイッチング時間のうち、「ターンオン時間」に着目すると、温度上昇に伴う「ターンオン時間」の変化は、スイッチング制御部の抵抗成分Ｒｐｗ（Ｔ）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、小さくすることができる。特に、ｐＦＥＴ１０Ａと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する温度依存性を有する抵抗成分を使用することによって、「ターンオン時間」の変化を抑制することができる。
　この点に関し、具現化態様１では、例えば、図７に示すように、ｐＦＥＴ１０Ａと電気的に接続される抵抗成分として、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２と電気的に接続される金属配線ＷＬ３の配線抵抗と、ｐＦＥＴ１０Ａのソース電極ＳＥ２と電気的に接続される金属配線ＷＬ４を使用している。このとき、金属配線ＷＬ３および金属配線ＷＬ４は、アルミニウムを主成分とする配線から構成されており、温度上昇に伴って抵抗値が増加する特性を有する。したがって、具現化態様１によれば、「ターンオン時間」の変化が金属配線ＷＬ３の配線抵抗の変化および金属配線ＷＬ４の配線抵抗の変化によって抑制される結果、温度上昇によらず「ターンオン時間」をほぼ一定に保持することができる。
　一方、スイッチング時間のうち、「ターンオフ時間」に着目すると、温度上昇に伴う「ターンオフ時間」の変化は、条件によって異なる。すなわち、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性よりも影響が大きい場合とに分ける必要がある。
　そして、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合に着目すると、スイッチング制御部の抵抗成分Ｒｎｗ（Ｔ）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、「ターンオフ時間」の変化を小さくすることができる。特に、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用することによって、「ターンオフ時間」の変化を抑制することができる。
　この点に関し、具現化態様１では、例えば、図７に示すように、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１と電気的に接続される金属配線ＷＬ３の配線抵抗と、ｎＦＥＴ１０Ｂのソース電極ＳＥ１と電気的に接続される金属配線ＷＬ２を使用している。このとき、金属配線ＷＬ２および金属配線ＷＬ３は、アルミニウムを主成分とする配線から構成されており、温度上昇に伴って抵抗値が増加する特性を有する。したがって、具現化態様１によれば、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件の場合、「ターンオフ時間」の変化が金属配線ＷＬ２の配線抵抗の変化および金属配線ＷＬ３の配線抵抗の変化によって抑制される結果、温度上昇によらず「ターンオフ時間」をほぼ一定に保持することができる。
　次に、検証結果について説明する。
　図９は、「ターンオン時間」の温度依存性を示すグラフである。図９において、横軸が温度（℃）であり、縦軸が「ターンオン時間」（ｎｓ）である。黒丸のプロットが実験データである一方、白丸のプロットが計算データである。
　図９において、実験データに着目すると、室温付近（２５℃）の「ターンオン時間」は、８．５ｎｓであり、温度が２００℃付近まで上昇すると、一旦「ターンオン時間」は、７ｎｓまで減少する。その後、温度が２００℃付近から３００℃付近まで上昇すると、「ターンオン時間」は増加する。このような挙動は、例えば、以下のようにして定性的に説明することができる。すなわち、まず、２００℃以下においては、温度上昇とともに、ゲート電圧（ミラープラトー電圧）が減少するとともに、ｐＦＥＴ１０Ａのドレイン電流が増加する。この結果、例えば、（数式２）に基づくと、パワートランジスタ１００のゲート電流が増加することから、（数式１）より「ターンオン時間」が減少する。このことは、実験データにおいて、「ターンオン時間」が８．５ｎｓから７ｎｓに減少することを説明できることを意味する。続いて、２００℃以上となると、具現化態様１では、ｐＦＥＴ１０Ａのドレイン電流の増加が金属配線ＷＬ３の配線抵抗の増加および金属配線ＷＬ４の配線抵抗の増加によって抑制される。この結果、パワートランジスタ１００のゲート電流が減少することになり、これによって、（数式１）より「ターンオン時間」が増加する。言い換えれば、金属配線ＷＬ３の配線抵抗の増加および金属配線ＷＬ４の配線抵抗の増加によって、「ターンオフ時間」の減少が抑制される。
　以上のようにして、実験データの挙動が説明される。この実験データに基づくと、上述した挙動によって、炭化珪素パワー半導体装置１の温度が２５℃から３００℃の範囲において「ターンオン時間」の変動が１８％以内に抑えられることになる。
　したがって、具現化態様１によれば、温度変化に伴うパワートランジスタ１００の「ターンオン時間」の減少が、ＣＭＯＳトランジスタと電気的に接続された抵抗成分（金属配線ＷＬ３の配線抵抗および金属配線ＷＬ４の配線抵抗）の温度変化に伴う抵抗値の増加で抑制されることが裏付けられていることになる。
　なお、「ターンオフ時間」については、スイッチング時間が数ｎｓという高速スイッチング動作では、温度が変化してもほとんど変化しない。なぜなら、スイッチング時間がパワートランジスタ１００とショットキーバリアダイオード１１０の出力容量に電荷を蓄積する充電時間よりも速いため、充電時間で「ターンオフ時間」が律速されてしまうからである。すなわち、例えば、図５に示すように、具現化態様１における炭化珪素パワー半導体装置１では、パワートランジスタ１００が形成された半導体チップＣＨＰ１と、ＣＭＯＳトランジスタが形成された半導体チップＣＨＰ２が近接配置されている結果、高速スイッチング動作（数ｎｓ）が可能となる。この場合、「ターンオフ時間」はほとんど温度依存性を有しないため、「ターンオフ時間」の変化が金属配線ＷＬ２の配線抵抗の変化および金属配線ＷＬ３の配線抵抗の変化によって抑制されるという基本思想を採用しなくてもよいと言える。
　ここで、「高速スイッチング動作」とは、スイッチング時間が数ｎｓ（例えば、９ｎｓ以下）以下であるスイッチング動作として定義される。例えば、７ｎｓ以上８ｎｓ以下のスイッチング時間を挙げることができる。一方、「低速スイッチング動作」とは、「高速スイッチング動作」よりも遅いスイッチング時間のスイッチング動作として定義することができる。例えば、スイッチング時間が数十ｎｓ（例えば、１０ｎｓ以上９９ｎｓ以下）のオーダであるスイッチング動作を挙げることができる。
　なお、スイッチング時間が数十ｎｓとなる場合は、「ターンオフ時間」も電荷量の放電時間よりも遅いため、放電時間に律速されずに温度依存性を有すると考えられる。ここで、特に、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件が実現されている場合を考える。この場合、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１と電気的に接続される金属配線ＷＬ３の配線抵抗と、ｎＦＥＴ１０Ｂのソース電極ＳＥ１と電気的に接続される金属配線ＷＬ２を使用する具現化態様１の構成は、温度上昇によらず「ターンオフ時間」をほぼ一定に保持することができる点で有用である。
　＜＜変形例１＞＞
　図１０は、変形例１におけるデバイス構造を示す図である。図１０において、ｐ型炭化珪素基板ＳＵＢには、ｐＦＥＴ１０Ａとともに、ｎ型抵抗素子ＲＤが設けられている。このとき、ｎ型抵抗素子ＲＤは、ｐ型炭化珪素基板ＳＵＢ内に形成されたｎ型半導体領域ＲＮと、このｎ型半導体領域ＲＮと電気的に接続された一対の電極ＥＡおよび電極ＥＢを有している。そして、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２とｎ型抵抗素子ＲＤの電極ＥＡとが配線で電気的に接続される。
　このようにして、本変形例１では、例えば、ｐＦＥＴ１０Ａと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの抵抗を使用している。この点に関し、炭化珪素半導体において、ｎ型半導体領域ＲＮは、温度上昇に伴って抵抗値が増加する特性を有している。
　このことから、本変形例１によれば、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの温度上昇に伴う抵抗値の増加によって、パワートランジスタ１００における「ターンオン時間」の温度上昇に伴う減少を抑制することができる。
　なお、本変形例１では、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２と電気的に接続されるようにｎ型抵抗素子ＲＤを設ける例について説明した。ただし、本変形例１における構成は、これに限らず、ｐＦＥＴ１０Ａのソース電極ＳＥ２と電気的に接続されるようにｎ型抵抗素子ＲＤを設けてもよい。さらには、ドレイン電極ＤＥ２と電気的に接続されるｎ型抵抗素子ＲＤと、ソース電極ＳＥ２と電気的に接続されるｎ型抵抗素子ＲＤを設けるように構成してもよい。
　また、図示はしないが、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの抵抗を使用することもできる。このとき、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件が満たされていると、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの温度上昇に伴う抵抗値の増加によって、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う減少が抑制される。
　＜＜変形例２＞＞
　ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件において、「ターンオフ時間」に関する基本思想は、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用するという思想である。この点に関し、例えば、上述した変形例１のように、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを用いることができる。
　ただし、ｎＦＥＴ１０Ｂにおいては、ソース領域ＳＲＮおよびドレイン領域ＤＲＮがｎ型半導体領域から構成されている。したがって、ソース領域ＳＲＮおよびドレイン領域ＤＲＮのサイズを調整して抵抗成分を持たせることによっても、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分（ｎ型半導体領域）を使用するという基本思想を実現することができる。
　具体的に、図１１は、変形例２におけるデバイス構造を示す図である。
　図１１に示すように、本変形例２におけるｎＦＥＴ１０Ｂでは、ソース領域ＳＲＮのサイズを大きくするとともに、ドレイン領域ＤＲＮのサイズを大きくしている。言い換えれば、ソース領域ＳＲＮのｘ方向の幅およびドレイン領域ＤＲＮのｘ方向の幅を長くしている。これにより、ｎ型半導体領域であるソース領域ＳＲＮおよびドレイン領域ＤＲＮの寄生抵抗成分を調整することができる。このことから、本変形例２によれば、ソース領域ＳＲＮおよびドレイン領域ＤＲＮにｎ型半導体領域からなる抵抗成分を持たせることが可能となり、これによって、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を設けることができる。この結果、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う減少を抑制することができる。
　＜具現化態様２＞
　「ターンオフ時間」に着目すると、上述した具現化態様１では、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合を想定している。
　この場合、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用することによって、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う減少を抑制することができる。これに対し、具現化態様１の構成では、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方よりも影響が大きい場合においては、「ターンオフ時間」の温度上昇に伴う増加を抑制することが困難となる。
　そこで、具現化態様２では、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方よりも影響が大きい場合を想定して、「ターンオフ時間」の温度上昇に伴う増加を抑制するための工夫点について説明する。
　この点に関し、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方よりも影響が大きい場合には、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が減少する特性を有する抵抗成分を使用することによって、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う増加を抑制することができる（基本思想）。
　以下では、この基本思想を具現化した例を説明する。
　図１２は、具現化態様２におけるデバイス構造を示す図である。図１２において、ｐ型炭化珪素基板ＳＵＢには、ｎＦＥＴ１０Ｂとともに、ｐ型抵抗素子ＲＤ２が設けられている。このとき、ｐ型抵抗素子ＲＤ２は、ｐ型炭化珪素基板ＳＵＢ内に形成されたｎ型ウェルＮＷＬに内包されるｐ型半導体領域ＲＰと、このｐ型半導体領域ＲＰと電気的に接続された一対の電極ＥＡ２および電極ＥＢ２を有している。そして、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１とｐ型抵抗素子ＲＤ２の電極ＥＡ２とが配線で電気的に接続される。
　このようにして、具現化態様２では、例えば、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｐ型抵抗素子ＲＤ２を構成するｐ型半導体領域ＲＰの抵抗を使用している。この点に関し、炭化珪素半導体において、ｐ型半導体領域ＲＰは、温度上昇に伴って抵抗値が減少する特性を有している。
　炭化珪素半導体において、ｐ型ドーパントにはアルミニウム（Ａｌ）が利用されるが、Ａｌは室温付近の低温側ではイオン化率が低いのに対して、温度が上昇するにつれてイオン化率が上昇して正孔キャリアが増加して抵抗値が減少する。なお、炭化珪素半導体のｎ型ドーパントである窒素（Ｎ）やリン（Ｐ）は、室温でも十分イオン化して電子を放出するのでＡｌドーパントのような振る舞いはしない。
　このことから、具現化態様２によれば、ｐ型抵抗素子ＲＤ２を構成するｐ型半導体領域ＲＰの温度上昇に伴う抵抗値の減少によって、パワートランジスタ１００における「ターンオン時間」の温度上昇に伴う増加を抑制することができる。
　なお、具現化態様２では、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１と電気的に接続されるようにｐ型抵抗素子ＲＤ２を設ける例について説明した。ただし、具現化態様２における構成は、これに限らず、ｎＦＥＴ１０Ｂのソース電極ＳＥ１と電気的に接続されるようにｐ型抵抗素子ＲＤ２を設けてもよい。さらには、ドレイン電極ＤＥ１と電気的に接続されるｐ型抵抗素子ＲＤ２と、ソース電極ＳＥ１と電気的に接続されるｐ型抵抗素子ＲＤ２を設けるように構成してもよい。
　＜具現化態様３＞
　具現化態様３では、１つの半導体チップにパワートランジスタ１００とスイッチング制御部２００（ＣＭＯＳトランジスタ）とが形成された半導体装置に実施の形態における基本思想を適用する例について説明する。
　図１３は、具現化態様３における半導体チップＣＨＰのレイアウトを示す図である。
　図１３において、半導体チップＣＨＰは、入力信号端子ＴＶｉｎ、ＣＭＯＳ基準電位端子ＴＶＳＳ、ＣＭＯＳ電源電位端子ＴＶＤＤ、パワーソース端子ＴＶｓ、ＣＭＯＳ領域ＡＲ１（スイッチング制御部領域）およびパワートランジスタ領域ＢＲ１を含む。
　図１３のｘ方向において、半導体チップＣＨＰの中央部にＣＭＯＳ領域ＡＲ１が配置されており、ＣＭＯＳ領域ＡＲ１の一方の側（左側）に入力信号端子ＴＶｉｎ、ＣＭＯＳ基準電位端子ＴＶＳＳおよびＣＭＯＳ電源電位端子ＴＶＤＤが配置されている。一方、ＣＭＯＳ領域ＡＲ１の他方の側（右側）にパワートランジスタ領域ＢＲ１が配置されている。なお、パワーソース端子ＴＶｓはパワートランジスタ領域ＢＲ１内であって、パワートランジスタの上方に配置されている。
　図１４は、図１３のＡ－Ａ線、Ｂ－Ｂ線およびＣ－Ｃ線のそれぞれで切断した断面図をまとめて示す図であり、それぞれの領域における単位トランジスタのデバイス構造が示されている。特に、図１４において、領域ＮＡＲは、スイッチング制御部（ＣＭＯＳトランジスタ）を構成するｎＦＥＴ１０Ｂが形成されている領域であり、Ａ－Ａ断面図に対応する。一方、領域ＰＡＲは、スイッチング制御部（ＣＭＯＳトランジスタ）を構成するｐＦＥＴ１０Ａが形成されている領域であり、Ｂ－Ｂ断面図に対応する。また、領域ＢＲ１は、パワートランジスタ１００が形成されている領域であり、Ｃ－Ｃ断面図に対応する。
　＜＜パワートランジスタ１００のデバイス構造＞＞
　図１４に示すように、半導体チップＣＨＰは、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１を備える。そして、パワートランジスタ領域ＢＲ１には、パワートランジスタ１００が形成されている一方、ＣＭＯＳ領域ＡＲ１のうちの領域ＮＡＲにはｎＦＥＴ１０Ｂが形成されている。また、ＣＭＯＳ領域ＡＲ１のうちの領域ＰＡＲにはｐＦＥＴ１０Ａが形成されている。
　パワートランジスタ１００は、ゲート、ソースおよびドレインを有するトレンチゲート型パワーＭＯＳＦＥＴから構成されている。これに対し、ｎＦＥＴ１０Ｂは、ゲート、ソースおよびドレインを有する表面チャネル型ＭＯＳＦＥＴから構成され、ｐＦＥＴ１０Ａは、ゲート、ソースおよびドレインを有する埋め込みチャネル型ＭＯＳＦＥＴから構成されている。
　パワートランジスタ１００、ｎＦＥＴ１０ＢおよびｐＦＥＴ１０Ａは、積層半導体基板ＳＢに形成されている。
　積層半導体基板ＳＢは、半導体基板ＳＵＢ１上に形成されたドリフト層（ｎ型半導体層）ＤＬと、ドリフト層ＤＬ上に形成された埋め込みベース層（ｐ型半導体層）ＢＢＬと、埋め込みベース層ＢＢＬ上に形成されたベース層（ｐ型半導体層）ＢＬを有している。
　半導体基板ＳＵＢ１は、ｎ型炭化珪素基板であり、例えば、そのポリタイプは４Ｈである。つまり、半導体基板ＳＵＢ１は、ｎ型４Ｈ‐ＳｉＣ基板から構成されている。
　ドリフト層ＤＬは、ｎ型半導体層であり、エピタキシャル成長法を用いて半導体基板ＳＵＢ１上に形成されたエピタキシャル層から構成される。
　埋め込みベース層ＢＢＬは、ドリフト層ＤＬ上にエピタキシャル成長法およびイオン注入法を用いて形成されたｐ型半導体層である。埋め込みベース層ＢＢＬの膜厚は、１μｍ程度である。埋め込みベース層ＢＢＬは、埋め込みベース層ＢＢＬ１と埋め込みベース層ＢＢＬ２との積層構造で構成されており、埋め込みベース層ＢＢＬ１および埋め込みベース層ＢＢＬ２の膜厚は、それぞれ０．５μｍ程度である。
　ベース層ＢＬは、ｐ型半導体層であり、例えば、エピタキシャル成長法を用いて埋め込みベース層ＢＢＬ上に形成されたエピタキシャル層である。ベース層ＢＬの膜厚は、埋め込みベース層ＢＢＬの膜厚よりも厚い。そして、ベース層ＢＬのｐ型不純物濃度は、埋め込みベース層ＢＢＬのｐ型不純物濃度よりも低い。ベース層ＢＬには、パワートランジスタ領域ＢＲ１においては、パワートランジスタ１００のチャネル形成領域が形成される一方、ＣＭＯＳ領域ＡＲ１においては、ｎＦＥＴ１０ＢおよびｐＦＥＴ１０Ａが形成される。
　ベース層ＢＬをエピタキシャル成長法で形成したエピタキシャル層とすることにより、ＭｅＶ級のイオン注入エネルギーを出力可能な特別なイオン注入装置を使用することなく、比較的厚い膜厚を有するベース層ＢＬを形成することができる。これにより、ＣＭＯＳ領域ＡＲ１における耐圧設計等の自由度を向上させることができる。
　半導体基板ＳＵＢ１とドリフト層ＤＬとベース層ＢＬは、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１の全域にわたって設けられている。埋め込みベース層ＢＢＬは、ＣＭＯＳ領域ＡＲ１では全域に設けられている一方、パワートランジスタ領域ＢＲ１では選択的に設けられている。トレンチ溝ＴＧの底部にはトレンチ保護領域（ｐ型半導体領域）ＴＰＲが設けられ、トレンチ溝ＴＧおよびトレンチ保護領域ＴＰＲの周囲にはＪＦＥＴ層（ｎ型半導体層）ＤＬＳ１およびＪＦＥＴ層（ｎ型半導体層）ＤＬＳ２が設けられている。
　パワートランジスタ領域ＢＲ１において、埋め込みベース層ＢＢＬは、トレンチ保護領域ＴＰＲ、ＪＦＥＴ層ＤＬＳ１およびＪＦＥＴ層ＤＬＳ２が設けられた領域以外の領域に配置されている。また、半導体基板ＳＵＢ１の裏面には、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１の全域にわたってドレイン電極ＥＤが形成されている。
　パワートランジスタ領域ＢＲ１には、積層半導体基板ＳＢの表面からソース領域ＲＳＵおよびベース層ＢＬを貫通するトレンチ溝ＴＧが形成されており、トレンチ溝ＴＧ内にはゲート絶縁膜ＧＩＵおよびゲート電極ＥＧＵが形成されている。
　ゲート絶縁膜ＧＩＵは、例えば、ＣＶＤ法を用いて形成された酸化シリコン膜である。ゲート電極ＥＧＵは、ｎ型不純物を含有するポリシリコン膜から形成されている。
　ベース層ＢＬにはソース領域（ｎ型半導体領域）ＲＳＵとｐ型領域（ｐ型半導体領域）ＲＰＵが形成されている。ソース領域ＲＳＵは、トレンチ溝ＴＧを挟むように、トレンチ溝ＴＧの両側に配置されている。ｐ型領域（ｐ型半導体領域）ＲＰＵは、ソース領域ＲＳＵに対してトレンチ溝ＴＧまたはゲート電極ＥＧＵの反対側に配置されている。言い換えると、ｐ型領域ＲＰＵは、隣接する単位トランジスタのソース領域ＲＳＵ間に配置されているとも言える。そして、ソース領域ＲＳＵおよびｐ型領域ＲＰＵは、ソース電極ＥＳＵと電気的に接続されている。
　トレンチ溝ＴＧの底部に設けられたトレンチ保護領域（ｐ型半導体領域）ＴＰＲのｐ型不純物濃度は、埋め込みベース層ＢＢＬのｐ型不純物濃度と等しく、ベース層ＢＬのｐ型不純物濃度よりも高い。トレンチ保護領域（ｐ型半導体領域）ＴＰＲは、電界緩和層である。このトレンチ保護領域ＴＰＲは、トレンチ溝ＴＧの底部のゲート絶縁膜ＧＩＵに電界が集中するのを緩和するために、トレンチ溝ＴＧの底部において、トレンチ溝ＴＧがトレンチ保護領域ＴＰＲに食い込んだ構造から構成されている。つまり、トレンチ溝ＴＧの深さは、ベース層ＢＬと埋め込みベース層ＢＢＬ２との合計膜厚よりも大きく、ベース層ＢＬと埋め込みベース層ＢＢＬの合計膜厚よりも小さい。
　ドリフト層ＤＬとベース層ＢＬ間の領域において、トレンチ保護領域ＴＰＲはＪＦＥＴ層（ｎ型半導体層）ＤＬＳ１に挟まれており、トレンチ溝ＴＧはＪＦＥＴ層（ｎ型半導体層）ＤＬＳ２に挟まれている。トレンチ溝ＴＧの底部において、ゲート絶縁膜ＧＩＵがトレンチ保護領域ＴＰＲで覆われていることから、ゲート絶縁膜ＧＩＵの絶縁破壊を防止することができる。また、ＪＦＥＴ層ＤＬＳ１およびＪＦＥＴ層ＤＬＳ２のｎ型不純物濃度を最適化することにより、ＪＦＥＴ抵抗を増加させることなく、ゲート絶縁膜ＧＩＵの絶縁破壊を防止することができる。
　さらに、ドリフト層ＤＬとベース層ＢＬとの間に、ベース層ＢＬのｐ型不純物濃度よりも高いｐ型不純物濃度をもつ埋め込みベース層ＢＢＬを設けたことにより、パワートランジスタ１００のドレイン・ソース間耐圧を向上させることができる。
　また、パワートランジスタ１００のチャネルが形成されるベース層ＢＬを低不純物濃度のエピタキシャル層で形成したことにより、高いチャネル移動度を確保でき、これによって、パワートランジスタ１００のオン抵抗を低減することができる。すなわち、ｐ型不純物濃度の異なる埋め込みベース層ＢＢＬとベース層ＢＬとを設けたことにより、互いに影響されることなく、ドレイン・ソース間の耐圧向上とオン抵抗の低減を実現できる。
　以上のようにして、パワートランジスタ１００が構成されている。
　＜＜ＣＭＯＳトランジスタのデバイス構造＞＞
　ｎＦＥＴ１０Ｂは、ベース層ＢＬ内に形成されたソース領域（ｎ型半導体領域）ＲＳＮおよびドレイン領域（ｎ型半導体領域）ＲＤＮと、ソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮと、チャネル領域ＲＣＮ上にゲート絶縁膜ＧＩＮを介して形成されたゲート電極ＥＧＮと、を有する。
　ｎＦＥＴ１０Ｂは、表面チャネル型ＭＯＳＦＥＴであり、ゲート電極ＥＧＮに所望のゲート電圧を印加すると、ベース層ＢＬとゲート絶縁膜ＧＩＮとの界面直下のチャネル領域ＲＣＮにチャネルが形成される。ｎＦＥＴ１０Ｂのソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮは、ｐ型のベース層ＢＬの一部分であり、チャネル領域ＲＣＮには、しきい値電圧調整用の不純物のイオン注入はされていないので、チャネル領域ＲＣＮのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。
　ｐＦＥＴ１０Ａは、ベース層ＢＬ内に形成されたｎ型ウェル領域（ｎ型半導体領域）ＮＷ内に形成されている。ｐＦＥＴ１０Ａは、ｎ型ウェル領域ＮＷ内に形成されたソース領域（ｐ型半導体領域）ＲＳＰおよびドレイン領域（ｐ型半導体領域）ＲＤＰと、積層半導体基板ＳＢの表面上にゲート絶縁膜ＧＩＰを介して形成されたゲート電極ＥＧＰと、を有する。
　ｐＦＥＴ１０Ａは、埋め込みチャネル型ＭＯＳＦＥＴであり、積層半導体基板ＳＢの表面から厚さ０．２μｍ程度の埋め込みチャネル領域ＥＢＣを有する。埋め込みチャネル領域ＥＢＣは、ｐ型半導体領域であり、ｎ型ウェルＮＷ内であるが、ｎ型不純物が実質的にイオン注入されていない領域である。ゲート電極ＥＧＰに所望の電圧を印加すると、埋め込みチャネル領域ＥＢＣとゲート絶縁膜ＧＩＰとの界面直下ではなく、界面より深い位置にチャネルが形成される。
　ｎ型ウェル領域ＮＷは、ｎ型ウェル層（ｎ型半導体層）ＮＷ１、ｎ型ウェル層（ｎ型半導体層）ＮＷ２およびｎ型ウェル層（ｎ型半導体層）ＮＷ３で構成されている。
　ｎ型ウェル層ＮＷ１は、積層半導体基板ＳＢの表面から比較的深い位置に設けられており、ｎ型ウェル層ＮＷ１の上にｎ型ウェル層２ＮＷ２が設けられている。ｎ型ウェル層ＮＷ１およびｎ型ウェル層ＮＷ２は、例えば、窒素イオンをベース層ＢＬにイオン注入して形成される。埋め込みチャネル領域ＥＢＣのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。なお、ベース層ＢＬのｐ型不純物濃度とは、例えば、パワートランジスタ１００のチャネル形成領域におけるｐ型不純物濃度を意味する。
　以上のようにして、ＣＭＯＳトランジスタが構成されている。
　＜＜基本思想の適用＞＞
　上述した構成を有する具現化態様３における半導体装置においても、基本思想を適用することができる。例えば、ＣＭＯＳトランジスタと電気的に接続された抵抗成分として、金属配線を使用することができる。具体的には、金属配線を意図的に延在させることにより、金属配線の配線抵抗をＣＭＯＳトランジスタと電気的に接続される抵抗成分として利用することにより、スイッチング制御部を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性をスイッチング制御部に含まれる抵抗成分の温度依存性で補償するすることができる結果、スイッチング時間の温度依存性を小さくすることができる。
　さらに、具現化態様３においても、上述した変形例１や変形例２のように、金属配線の配線抵抗ではなく、炭化珪素半導体のｎ型半導体領域やｐ型半導体領域の抵抗を利用することもできる。例えば、具現化態様３において基本思想を具現化する構成として、ＣＭＯＳトランジスタと接続されるｎ型抵抗素子やｐ型抵抗素子を設けることもできる。
　＜基本思想の拡張＞
　上述した具現化態様では、ＣＭＯＳトランジスタを構成するｐＦＥＴ１０ＡとｎＦＥＴ１０Ｂにおいて、ドレイン電流の温度依存性を温度上昇とともにドレイン電流が増加する特性であることを前提として基本思想および基本思想を具現化した具現化態様を説明している。
　ただし、ＣＭＯＳトランジスタの製造条件によっては、ドレイン電流の温度依存性が温度上昇とともに増加する特性ではなく、温度上昇とともに減少する特性である場合も想定される。この場合であっても、基本思想を拡張して適用することができる。
　例えば、スイッチング時間のうち、「ターンオン時間」に着目する。
　パワートランジスタ１００の「ターンオン時間」において、パワートランジスタ１００のゲート電流は、上述した（数式２）で表される。ここで、（数式２）に示されるゲート電流Ｉｇは、ｐＦＥＴ１０Ａのドレイン電流に相当し、ｐＦＥＴ１０Ａを流れるドレイン電流は、温度上昇に伴って減少する。一方、（数式２）には、ゲート電圧（ミラープラトー電圧）Ｖｇが含まれており、このゲート電圧Ｖｇは、温度上昇に伴って減少する。
　このように、（数式２）に示されるゲート電流Ｉｇの温度依存性は、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の両方を考慮する必要がある。
　この点に関し、ｐＦＥＴ１０Ａを流れるドレイン電流は、温度上昇に伴って減少する一方、パワートランジスタ１００のゲート電圧Ｖｇも、温度上昇に伴って減少する。したがって、ドレイン電流の温度依存性は、温度上昇に伴ってゲート電流Ｉｇを減少させる方向に働く。一方、（数式３）に基づくと、ゲート電圧Ｖｇの温度依存性は、温度上昇に伴ってゲート電流Ｉｇを増加させる方向に働く。すなわち、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性とは、逆特性となる。
　したがって、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合、温度上昇に伴ってゲート電流Ｉｇは減少する方向に変化する。
　これに対し、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合、温度上昇に伴ってゲート電流Ｉｇは増加する方向に変化する。
　このことから、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができる。
　一方、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができる。
　以上のことから、「ターンオン時間」に対する基本思想（拡張）として、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合とに分ける必要がある。
　そして、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合において、「ターンオン時間」に対する基本思想（拡張）は、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオン時間」の変化を小さくすることができる。
　一方、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合において、「ターンオン時間」に対する基本思想（拡張）は、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオン時間」の変化を小さくすることができる。
　続いて、スイッチング時間のうち、「ターンオフ時間」に着目する。
　（数式３）に示されるパワートランジスタ１００のゲート電流Ｉｇは、ｎＦＥＴ１０Ｂのドレイン電流に相当し、このドレイン電流は、温度上昇に伴って減少する。また、（数式３）には、ゲート電圧（ミラープラトー電圧）Ｖｇが含まれており、このゲート電圧Ｖｇは、温度上昇に伴って減少する。
　このように、（数式３）に示されるゲート電流Ｉｇの温度依存性は、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性と、パワートランジスタ１００におけるゲート電圧Ｖｇの温度依存性の両方を考慮する必要がある。
　この点に関し、ｎＦＥＴ１０Ｂを流れるドレイン電流は、温度上昇に伴って減少する一方、パワートランジスタ１００のゲート電圧Ｖｇも、温度上昇に伴って減少する。したがって、（数式３）に基づくと、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性とパワートランジスタ１００のゲート電圧Ｖｇの温度依存性とは、どちらとも、温度上昇に伴ってパワートランジスタ１００のゲート電流Ｉｇを減少させる方向に寄与する。このことから、ドレイン電流の温度依存性だけでなく、ゲート電圧Ｖｇの温度依存性を考慮したとしても、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくできる。
　以上のことから、「ターンオフ時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うパワートランジスタ１００のゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオフ時間」の変化を小さくすることができる。
　以上のことから、スイッチング制御部２００を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性が温度上昇とともに増加する特性ではなく、温度上昇とともに減少する特性である場合であっても、基本思想を拡張して適用することができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　実施の形態は、以下の形態を含む。
　（付記１）
　シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、
　前記パワートランジスタのスイッチングを制御するスイッチング制御部と、
　を備える、半導体装置であって、
　前記スイッチング制御部は、
　シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、
　前記ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、
　を含み、
　温度変化に伴う前記パワートランジスタのスイッチング時間の変化が前記抵抗成分の温度変化に伴う抵抗値の変化で抑制される、半導体装置。
　（付記２）：基本思想の拡張に対応
　付記１に記載の半導体装置において、
　前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
　温度上昇に伴う前記パワートランジスタの前記ターンオン時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
　（付記３）：基本思想の拡張に対応
　付記１に記載の半導体装置において、
　前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
　温度上昇に伴う前記パワートランジスタの前記ターンオン時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
　（付記４）：基本思想の拡張に対応
　付記１に記載の半導体装置において、
　前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
　温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
　１　炭化珪素パワー半導体装置
　１０Ａ　ｐＦＥＴ
　１０Ｂ　ｎＦＥＴ
　２０　抵抗成分
　３０　抵抗成分
　１００　パワートランジスタ
　１１０　ショットキーバリアダイオード
　１２０　負荷
　１３０　外部電源
　２００　スイッチング制御部
　ＡＲ１　ＣＭＯＳ領域
　ＢＢＬ　埋め込みベース層
　ＢＢＬ１　埋め込みベース層
　ＢＢＬ２　埋め込みベース層
　ＢＣＰ　ｐ型ボディコンタクト領域
　ＢＣＮ　ｎ型ボディコンタクト領域
　ＢＬ　ベース層
　ＢＲ１　パワートランジスタ領域
　ＣＨＰ　半導体チップ
　ＣＨＰ１　半導体チップ
　ＣＨＰ２　半導体チップ
　ＣＨＰ３　半導体チップ
　ＤＥ１　ドレイン電極
　ＤＥ２　ドレイン電極
　ＤＬ　ドリフト層
　ＤＬＳ１　ＪＦＥＴ層
　ＤＬＳ２　ＪＦＥＴ層
　ＤＲＮ　ドレイン領域
　ＤＲＰ　ドレイン領域
　ＥＡ　電極
　ＥＡ２　電極
　ＥＢ　電極
　ＥＢ２　電極
　ＥＢＣ　埋め込みチャネル領域
　ＥＤ　ドレイン電極
　ＥＧＵ　ゲート電極
　ＥＧＮ　ゲート電極
　ＥＧＰ　ゲート電極
　ＧＮ　ゲート電極
　ＧＩＮ　ゲート絶縁膜
　ＧＩＰ　ゲート絶縁膜
　ＧＩＵ　ゲート絶縁膜
　ＧＯＸ１　ゲート絶縁膜
　ＧＯＸ２　ゲート絶縁膜
　ＧＰ　ゲート電極
　ＩＬ　絶縁層
　ＮＷ　ｎ型ウェル領域
　ＮＷ１　ｎ型ウェル層
　ＮＷ２　ｎ型ウェル層
　ＮＷ３　ｎ型ウェル層
　ＮＷＬ　ｎ型ウェル
　ＰＬ　ｐ型埋め込み領域
　ＲＡ　領域
　ＲＣＮ　チャネル領域
　ＲＤ　ｎ型抵抗素子
　ＲＤ２　ｐ型抵抗素子
　ＲＤＮ　ドレイン領域
　ＲＤＰ　ドレイン領域
　ＲＮ　ｎ型半導体領域
　ＲＰ　ｐ型半導体領域
　ＲＰＵ　ｐ型領域
　ＲＳＮ　ソース領域
　ＲＳＰ　ソース領域
　ＲＳＵ　ソース領域
　ＳＢ　積層半導体基板
　ＳＥ１　ソース電極
　ＳＥ２　ソース電極
　ＳＲＮ　ソース領域
　ＳＲＰ　ソース領域
　ＳＵＢ　ｐ型炭化珪素基板
　ＳＵＢ１　半導体基板
　ＴＥ１　端子
　ＴＥ２　端子
　ＴＥ３　端子
　ＴＥ４　端子
　ＴＥ５　端子
　ＴＥ６　端子
　ＴＧ　トレンチ溝
　ＴＰＲ　トレンチ保護領域
　ＷＢ　配線基板
　ＷＬ１　金属配線
　ＷＬ２　金属配線
　ＷＬ３　金属配線
　ＷＬ４　金属配線
　ＷＬ５　金属配線

Claims (13)

  1. 　シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、
    　前記パワートランジスタのスイッチングを制御するスイッチング制御部と、
    　を備える、半導体装置であって、
    　前記スイッチング制御部は、
    　シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、
    　前記ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、
    　を含み、
    　温度変化に伴う前記パワートランジスタのスイッチング時間の変化が前記抵抗成分の温度変化に伴う抵抗値の変化で抑制される、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
    　温度上昇に伴う前記パワートランジスタの前記ターンオン時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記ＣＭＯＳトランジスタは、
    　電源電位と接続されたｐチャネル型電界効果トランジスタと、
    　基準電位と接続されたｎチャネル型電界効果トランジスタと、
    　を有し、
    　前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
    　前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
    　前記スイッチング制御部に含まれる前記抵抗成分には、前記ｐチャネル型電界効果トランジスタと電気的に接続された金属配線の配線抵抗またはｎ型抵抗素子の抵抗が含まれている、半導体装置。
  4. 　請求項２に記載の半導体装置において、
    　前記ターンオン時間は、数ｎｓ以下である、半導体装置。
  5. 　請求項２に記載の半導体装置において、
    　前記半導体装置の温度が２５℃から３００℃の範囲において前記ターンオン時間の変動が１８％以内である、半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
    　温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記ＣＭＯＳトランジスタは、
    　電源電位と接続されたｐチャネル型電界効果トランジスタと、
    　基準電位と接続されたｎチャネル型電界効果トランジスタと、
    　を有し、
    　前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
    　前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
    　前記スイッチング制御部に含まれる前記抵抗成分には、前記ｎチャネル型電界効果トランジスタと接続される金属配線の配線抵抗またはｎ型抵抗素子の抵抗が含まれている、半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
    　温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記ＣＭＯＳトランジスタは、
    　電源電位と接続されたｐチャネル型電界効果トランジスタと、
    　基準電位と接続されたｎチャネル型電界効果トランジスタと、
    　を有し、
    　前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
    　前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
    　前記スイッチング制御部に含まれる前記抵抗成分には、前記ｎチャネル型電界効果トランジスタと電気的に接続されたｐ型抵抗素子の抵抗が含まれている、半導体装置。
  10. 　請求項６～９のいずれか一つに記載の半導体装置において、
    　前記ターンオフ時間は、数十ｎｓのオーダである、半導体装置。
  11. 　請求項１～９のいずれか一つに記載の半導体装置において、
    　前記パワートランジスタは、第１半導体チップに形成され、
    　前記ＣＭＯＳトランジスタは、第２半導体チップに形成され、
    　前記半導体材料は、炭化珪素である、半導体装置。
  12. 　請求項１～９のいずれか一つに記載の半導体装置において、
    　前記パワートランジスタと前記ＣＭＯＳトランジスタとは、１つの半導体チップに形成され、
    　前記半導体材料は、炭化珪素である、半導体装置。
  13. 　請求項１～９のいずれか一つに記載の半導体装置において、
    　前記パワートランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴであり、
    　前記半導体材料は、炭化珪素である、半導体装置。
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