WO2023189358A1 - メモリ制御装置 - Google Patents

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WO2023189358A1
WO2023189358A1 PCT/JP2023/009080 JP2023009080W WO2023189358A1 WO 2023189358 A1 WO2023189358 A1 WO 2023189358A1 JP 2023009080 W JP2023009080 W JP 2023009080W WO 2023189358 A1 WO2023189358 A1 WO 2023189358A1
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command
memory access
bank group
read
interleave
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赳治 池添
孝博 五十嵐
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Definitions

  • the present disclosure relates to a memory control device.
  • a memory control device includes a detection section and a conversion section.
  • the detection unit detects switching between read bank group interleave and write request, or switch between write bank group interleaving and read request in the plurality of memory access requests related to received memory access.
  • the converter converts read bank group interleaving or write bank group interleaving based on the number of memory access requests for read bank group interleaving or write bank group interleaving and the timing information of the command corresponding to the memory access request immediately before read bank group interleaving or write bank group interleaving. Converts the BL length of a memory access request included in interleaving or write bank group interleaving.
  • the number of memory access requests for read bank group interleaving or write bank group interleaving and the timing of a command corresponding to a memory access request immediately before read bank group interleaving or write bank group interleaving are provided. Based on this information, the BL length of the memory access request included in the read bank group interleave or the write bank group interleave is converted. This makes it possible to select the BL length in consideration of the efficiency of access to the DRAM.
  • FIG. 1 is a diagram illustrating an example of the operation of a command scheduler.
  • FIG. 2 is a diagram illustrating an example of the operation following FIG. 1.
  • FIG. 3 is a diagram illustrating an example of the operation of the command scheduler.
  • FIG. 4 is a diagram illustrating an example of the operation of the command scheduler.
  • FIG. 5 is a diagram illustrating a schematic configuration example of an information processing system including a memory control device according to an embodiment of the present disclosure.
  • FIG. 6 is a diagram showing the concept of FIFO memory.
  • FIG. 7 is a diagram illustrating an example of data stored in the FIFO memory.
  • FIG. 8 is a diagram illustrating an example of the operation of the RW switching detection section.
  • FIG. 1 is a diagram illustrating an example of the operation of a command scheduler.
  • FIG. 2 is a diagram illustrating an example of the operation following FIG. 1.
  • FIG. 3 is a diagram illustrating an example of the operation of the command scheduler.
  • FIG. 9 is a diagram showing conditions for determining whether to convert the BL length of a command included in 2BG interleaving.
  • FIG. 10 is a diagram illustrating the conditions of FIG. 9.
  • FIG. 11 is a diagram illustrating the conditions of FIG. 9.
  • FIG. 12 is a diagram illustrating the conditions of FIG. 9.
  • FIG. 13 is a diagram illustrating an example of the operation of the BL conversion determination section.
  • FIG. 14 is a diagram illustrating an example of the operation of the BL conversion determination section.
  • FIG. 15 is a diagram illustrating an example of the operation of the BL conversion determination section.
  • FIG. 16 is a diagram illustrating an example of the operation of the BL conversion section.
  • FIG. 17 is a diagram illustrating an example of data stored in the FIFO memory.
  • FIG. 10 is a diagram illustrating the conditions of FIG. 9.
  • FIG. 11 is a diagram illustrating the conditions of FIG. 9.
  • FIG. 12 is a diagram illustrating the conditions of FIG. 9.
  • FIG. 18 is a diagram illustrating an example of a memory access request string after conversion by the BL conversion unit.
  • FIG. 19 is a diagram illustrating an example of data stored in the FIFO memory.
  • FIG. 20 is a diagram illustrating an example of a memory access request sequence after conversion by the BL conversion unit.
  • FIG. 21 is a diagram illustrating an example of an out-of-order execution procedure.
  • FIG. 22 is a diagram illustrating an example of an out-of-order execution procedure.
  • FIG. 23 is a diagram illustrating an example of the operation of the command scheduler when an access request sequence that changes from a read request to a write request is input.
  • FIG. 24 is a diagram illustrating an example of the operation of the command scheduler when an access request sequence that changes from a write request to a read request is input.
  • FIG. 25 is a diagram illustrating a modified example of the schematic configuration of the information processing system of FIG. 5.
  • FIG. 26 is a diagram illustrating a modified example of the schematic configuration of the information processing system in FIG. 5.
  • FIG. 27 is a diagram showing conditions for determining whether to convert the BL length of a command included in 2BG interleaving.
  • FIG. 28 is a diagram illustrating the conditions of FIG. 27.
  • FIG. 29 is a diagram showing an example of data stored in the FIFO memory.
  • FIG. 30 is a diagram illustrating an example of an access request string after conversion by the BL conversion unit.
  • SDRAM synchronous DRAM
  • This SDRAM is a DRAM that operates in synchronization with a clock signal, and is often composed of a plurality of banks.
  • LPDDR5 and LPDDR5X are DRAM standards defined by JEDEC (Join Electron Device Engineering Council).
  • FIGS. 1 and 2 show an example of the operation of the command scheduler when interleaving is performed in two bank groups.
  • FIG. 2 shows an example of the operation following FIG. 1.
  • the upper rows of FIGS. 1 and 2 show an example of the operation of the command scheduler when the BL length is BL16.
  • the lower portions of FIGS. 1 and 2 show an example of the operation of the command scheduler when the BL length is BL32.
  • the commands output to the address command lines are divided into bank groups and bank addresses, and the data output to the data lines are divided into bank groups and bank addresses. are represented in different patterns. Note that in the data line, blacked out areas indicate that no data is output.
  • ⁇ tRRD Shortest interval between ACT-ACT ⁇ tFAW: Period in which up to four ACTs may exist
  • ⁇ tRCD Shortest interval between ACT-READ or ACT-MASKED WRITE
  • ⁇ tRCD_W Shortest interval between ACT-WRITE ⁇ nRBTP: READ- burst end-PRE shortest interval tRPpb: PRE-ACT shortest interval tWR: WRTE recovery time
  • FIGS. 3 and 4 illustrate an example of the operation of the command scheduler.
  • the upper rows of FIGS. 3 and 4 show an example of the operation of the command scheduler when the BL length is BL16.
  • the lower portions of FIGS. 3 and 4 show an example of the operation of the command scheduler when the BL length is BL32.
  • the data line of DRAM is shared for reading and writing. Therefore, a penalty time is required when switching from read to write or from write to read.
  • BL/n_min of BL16 is 2, while BL/n_min of BL32 is 6. Therefore, as shown in FIGS. 3 and 4, it can be seen that the timing at which a write command is issued may be earlier in BL16 than in BL32, depending on the usage status of the data line. Therefore, it can be seen that in the latest generation standards, BL16 is sometimes more efficient in accessing the DRAM than BL32.
  • FIG. 5 shows an example of a schematic configuration of an information processing system including a memory control device according to an embodiment of the present disclosure.
  • the information processing system includes, for example, a plurality of initiators 10, an adjustment section 30, a memory controller 40, and a DRAM 50, as shown in FIG.
  • the DRAM 50 is a DRAM compliant with LPDDR5 or LPDDR5X.
  • two bank groups BG0 and GB1 are defined in the DRAM 50.
  • four banks Bank0, Bank1, Bank2, and Bank3 are defined in each bank group BG0, GB1.
  • the respective numbers of bank groups and banks in the DRAM 50 are not limited to the above example.
  • LPDDR5 or LPDDR5X it is possible to dynamically change the drive frequency. Furthermore, LPDDR5 or LPDDR5X has a plurality of bank modes, which are ways to use the bank configuration, and the specification that the bank mode changes depending on the drive frequency has been standardized.
  • the 16B (Bank) mode is used at a low drive frequency
  • the BG (Bank Group) mode is used at a high drive frequency.
  • the BG mode in the case of data transfer by BL32, data transfer in response to a command is performed with a period of 16 BL (1nCK).
  • Such a transfer penalty on the data line is a regulation specific to the BG mode. However, since transfer data of another bank group can be entered during this transfer penalty period, it is possible to issue transfer data continuously on the data line.
  • the plurality of initiators 10 write data to or read data from the DRAM 50 via the adjustment unit 30 and the memory controller 40.
  • Each initiator 10 is, for example, a central processing unit (CPU) or a functional block.
  • Each initiator 10 issues a memory access request for writing or reading data to or from the DRAM 50 and outputs it to the adjustment unit 30.
  • This memory access request includes, for example, a logical address in a virtual storage area given to each initiator 10, a BL length that is the length of data to be accessed, identification information for identifying the initiator 10, and a transfer direction. included. The transfer direction here indicates whether it is a write request for writing data or a read request for reading data.
  • Each initiator 10 outputs write data to be written to the DRAM 50 to the adjustment unit 30 in accordance with a data output instruction from the adjustment unit 30.
  • Each initiator 10 communicates with the adjustment unit 30 using, for example, a protocol defined by AMBA (Advanced Microcontroller Bus Architecture) (for example, AXI (Advanced eXtensible Interface) protocol).
  • AMBA Advanced Microcontroller Bus Architecture
  • AXI Advanced eXtensible Interface
  • the adjustment section 30 includes, for example, as shown in FIG. 5, an arbitration section 31, an RW switching detection section 32, a buffer 33, a BL conversion determination section 34, and a BL conversion section 35.
  • the arbitration unit 31 converts the logical address included in the memory access request output from each initiator 10 into a physical address corresponding to the DRAM 50.
  • the physical address referred to herein is an address that indicates a bank, row, and column that constitute the DRAM 50, and refers to a bank address, a row address, and a column address. By converting a logical address into a physical address in this way, the bank address, row address, and column address in the DRAM 50 are indicated in the converted memory access request.
  • the arbitration unit 31 further performs arbitration based on the physical addresses indicated in the plurality of memory access requests obtained from the plurality of initiators 10. For example, when receiving memory access requests from each initiator 10 at the same time, the arbitration unit 31 suppresses output of a memory access request having the same bank address as the memory access request output to the RW switching detection unit 32 immediately before. . That is, when the arbitration unit 31 receives a plurality of memory access requests, it outputs to the RW switching detection unit 32 a memory access request that has a different bank address from the memory access request output to the RW switching detection unit 32 immediately before. In this way, the arbitration unit 31 uses the interleaving method to adjust the order in which multiple memory access requests are output to the RW switching detection unit 32.
  • the arbitration unit 31 adjusts the output order of the plurality of memory access requests to the RW switching detection unit 32 using an interleaving method for each bank group. At this time, the arbitration unit 31 adds the bank group identifier to the memory access request.
  • the arbitration unit 31 sends a write request corresponding to the memory access request to the initiator 10 identified by the identification information indicated in the memory access request. Instructs to output data.
  • the buffer 33 includes, for example, a FIFO (First-In First-Out) memory 33A as shown in FIG.
  • FIFO First-In First-Out
  • a FIFO memory 33A a plurality of memory access requests are stored in the order of storage, and when a new memory access request is stored in the FIFO memory 33A, the memory access request with the oldest storage order is output from the FIFO memory 33A.
  • bank group information bgint and division necessity information dev are associated with each stored memory access request. Every time a new memory access request is stored, the FIFO memory 33A outputs the memory access request with the oldest storage order in the FIFO memory 33A to the BL converter 35 along with bank group information bgint and division necessity information dev.
  • the bank group information bgint is a flag for determining whether among the plurality of memory access requests stored in the FIFO memory 33A, it is a BG interleaved memory access request placed immediately before switching between read and write. For example, when the bank group information bgint is "1", it means that it is a memory access request for BG interleave arranged immediately before switching between read and write. Further, for example, when the bank group information bgint is "0", it means that the request is not a memory access request for BG interleaving arranged immediately before switching between read and write.
  • the division necessity information dev is a flag for determining whether or not to convert the BL length of the BG interleave memory access request included in the FIFO memory 33A from BL32 to BL16. For example, when the division necessity information dev is "1", it means that the BL length of the memory access request needs to be converted from BL32 to BL16. Further, for example, when the division necessity information dev is "0", it means that there is no need to convert the BL length of the memory access request from BL32 to BL16.
  • the RW switching detection unit 32 detects a switch from read BG interleave (read request) to a write request or a switch from write BG interleave (write request) to a read request in a plurality of memory access requests stored in the buffer 33. . For example, suppose that a plurality of memory access requests as shown in FIG. 7 are stored in the FIFO memory 33A. At this time, the RW switching detection unit 32 detects the difference between the read request and the write request in the memory access request (read request) whose storage order is the fifth oldest and the memory access request (write request) whose storage order is the sixth oldest. Detect switching.
  • FIG. 8 shows an example of the procedure for detecting the above-mentioned switching in the RW switching detection section 32.
  • the RW switching detection unit 32 sets the parameter i indicating the storage order to 0 (step S101).
  • the RW switching detection unit 32 determines whether the parameter i is smaller than the latest storage order N-1 (step S102). As a result, if i ⁇ N-1 is satisfied (step S102; Y), the RW switching detection unit 32 compares the memory access request with the storage order i and the memory access request with the storage order i+1, It is determined whether both are read requests or write requests (step S103).
  • step S103; Y the RW switching detection unit 32 adds 1 to the parameter i (step S104), and returns to step S102. If neither is a read request or a write request (step S103; N), the RW switching detection unit 32 changes the read request to the write request in the memory access request whose storage order is i and the memory access request whose storage order is i+1. , or from a write request to a read request. Then, the RW switching detection unit 32 writes "1" to the bank group information bgint corresponding to the memory access request with the storage order i, and proceeds to determine whether BL conversion is necessary (step S105).
  • the RW switching detection unit 32 outputs the parameter i to the BL conversion determination unit 34 as information about the switching (RW switching information). Note that in step S102, if i ⁇ N-1 is not satisfied (step S102; N), this process is performed assuming that there is no switching from a read request to a write request or from a write request to a read request. finish.
  • the BL conversion determination unit 34 and the BL conversion unit 35 determine the number of memory access requests for the 2BG interleave IL-a (read BG group interleave or write BG interleave) immediately before the switching, and the memory access request immediately before the 2BG interleave IL-a.
  • the BL length of the memory access request included in the 2BG interleaved IL-a is converted based on the timing information of the command Cmd-a (first command) corresponding to Ra. Note that "2BG interleaving" refers to interleaving into two bank groups.
  • the BL conversion determining unit 34 and the BL converting unit 35 determine whether to convert the BL length of the memory access request included in the 2BG interleaved IL-a based on the conditions shown in FIG. .
  • FIG. 9 shows the conditions for determining whether to convert the BL length of the memory access request included in the 2BG interleaved IL-a.
  • FIG. 9 shows conditions for converting the BL length of a memory access request included in 2BG interleaved IL-a from BL32 to BL16.
  • the BL conversion determination unit 34 and the BL conversion unit 35 convert the BL length of the memory access request included in the 2BG interleaved IL-a from BL32 to BL16 when either of the following two conditions is satisfied.
  • command Cmd-b included in condition A below is a command corresponding to the memory access request R-b immediately preceding the memory access request R-a.
  • FIGS. 10(A) and 10(B) are diagrams explaining the 2BG interleave IL-a, command Cmd-a, and command Cmd-b.
  • FIG. 10A a case is illustrated in which the 2BG interleaving IL-a is configured to interleave two bank groups BG2 and BG3 with four read commands of BL32.
  • FIG. 10B a case is illustrated in which the 2BG interleave IL-a is configured to interleave two bank groups BG2 and BG3 with two read commands of BL32.
  • command Cmd-a is a read command of BL32 for bank group BG1
  • command Cmd-b is a read command of BL32 for bank group BG2.
  • command Cmd-a is a read command for BL32 for bank group BG1
  • command Cmd-b is a read command for BL32 for bank group BG0.
  • FIG. 11(A) shows an example of the timing at which each command is output to the command access line CA when a plurality of commands are arranged in the order shown in FIG. 10(A).
  • FIG. 11B shows an example of the timing at which each transfer data is output to the data line DQ when each command is output to the command access line CA at the timing shown in FIG. 11A.
  • command Cmd-a is issued 2nCK after command Cmd-b is issued.
  • FIG. 12(A) shows an example of the timing at which each command is output to the command access line CA when a plurality of commands are arranged in the order shown in FIG. 10(A).
  • FIG. 12B shows an example of the timing at which each transfer data is output to the data line DQ when each command is output to the command access line CA at the timing shown in FIG. 12A.
  • command Cmd-a is issued 6nCK after command Cmd-b is issued.
  • command Cmd-a When command Cmd-a is issued 2nCK after command Cmd-b is issued, the data line DQ is You can see that it is filled in without any gaps. However, if command Cmd-a is issued 6nCK after command Cmd-b is issued, the data transfer for command Cmd-a is performed with a gap of BL16 minutes (1nCK). The gap is not filled with the transfer data corresponding to command Cmd-b and remains empty. Conditions under which such a gap occurs corresponds to condition A.
  • FIG. 13 shows an example of a procedure for determining whether or not BL conversion is necessary in the BL conversion determination unit 34.
  • FIG. 13 illustrates the FIFO memory 33A in which all flags have been initialized.
  • the BL conversion determination unit 34 first copies the parameter i acquired from the RW switching detection unit 32 to the parameter j (step S201). Next, the BL conversion determination unit 34 determines whether the parameter j is 0 or more (step S202). If the parameter j is 0 or more (step S202; Y), the BL conversion determination unit 34 accesses the memory access request whose storage order is j stored in the FIFO memory 33A, and accesses the memory access request whose storage order is j. Read the BG identifier included in the access request.
  • the BL conversion determination unit 34 records in the internal memory the identifiers of BGs and their number (the number of BGs) included in the memory access requests accessed from the start of execution of step S201 until now (step S203). .
  • the BL conversion determination unit 34 further records in the internal memory the number of memory access requests that have been accessed since the start of execution of step S201. If the parameter j is a negative value (step S202; N), the process moves to a determination of whether or not division information is generated (step S204).
  • the BL conversion determination unit 34 determines whether the number of BGs recorded in the internal memory is greater than 2 (step S205). If the number of BGs recorded in the internal memory is greater than 2 (step S205; Y), the process moves to a division necessity information generation determination (step S204). If the number of BGs recorded in the internal memory is 2 or less (step S205; N), it is determined whether or not the two most recently recorded BG identifiers are equal to each other among the BG identifiers recorded in the internal memory. (Step S206).
  • step S206; Y If the identifiers of the two most recently recorded BGs are equal to each other (step S206; Y), the BL conversion determination unit 34 determines that the most recently accessed memory access request is not a valid request, and ends this process. do. If the identifiers of the two most recently recorded BGs are different from each other (step S206; N), the BL conversion determination unit 34 determines that the most recently accessed memory access request is a valid request. Then, the BL conversion determination unit 34 writes "1" to the bank group information bgint corresponding to the memory access request whose storage order is j, which is stored in the FIFO memory 33A. The BL conversion determination unit 34 further subtracts 1 from the parameter j (step S207), and returns to step S202.
  • FIG. 14 shows an example of a determination procedure for generating division necessity information (step S204) in the BL conversion determination unit 34.
  • FIG. 14 shows an example of the FIFO memory 33A in which the flag after the processing shown in FIG. 13 has been written.
  • the BL conversion determination unit 34 determines whether the parameter j is 0 (step S301). If the parameter j is 0 (step S301; Y), the BL conversion determination unit 34 proceeds to create division necessity information (step S302). If the parameter j is not 0 (step S301; N), the BL conversion determination unit 34 ends the determination of generation of division necessity information.
  • FIG. 15 shows an example of a procedure for creating division necessity information in the BL conversion determination unit 34.
  • FIG. 15 shows an example of the FIFO memory 33A in which the flag after the processing shown in FIG. 15 has been written.
  • the BL conversion determination unit 34 determines whether the number of memory access requests recorded in the internal memory is an even number ⁇ 2 (step S401).
  • the above-mentioned "number of memory access requests recorded in internal memory” is the number of memory access requests of the BG interleave IL-a (the number of memory access requests when converted to BL16 equivalent).
  • the BL conversion determination unit 34 uses the command Based on the issue timing information obtained from the scheduler 41, it is determined whether command Cmd-a is shifted by 2nCK from command Cmd-b (step S402).
  • the issuance timing (issuance time) of command Cmd-b and the issuance timing (issuance time) of command Cmd-a are obtained from the issuance timing information obtained from the command scheduler 41.
  • the BL conversion determination unit 34 can determine whether command Cmd-a is shifted by 2nCK from command Cmd-b from these issuing times.
  • the BL conversion determination unit 34 responds to the memory access request of the BG interleave IL-a in the FIFO memory 33A. "1" is written in the division necessity information dev (step S403).
  • step S401 if the number of memory access requests for BG interleaved IL-a (the number of memory access requests when converted to BL16 equivalent) is an odd number x 2 (step S401; N), the BL conversion determination unit 34 determines whether command Cmd-a is shifted by 2nCK from command Cmd-b based on the issuance timing information obtained from command scheduler 41 (step S404). Specifically, it is assumed that the issuance timing (issuance time) of command Cmd-b and the issuance timing (issuance time) of command Cmd-a are obtained from the issuance timing information obtained from the command scheduler 41. At this time, the BL conversion determination unit 34 can determine whether command Cmd-a is shifted by 2nCK from command Cmd-b from these issuing times.
  • step S404 if the command Cmd-a is shifted by 2nCK from the command Cmd-b (step S404; Y), the BL conversion determination unit 34 responds to the memory access request of the BG interleave IL-a in the FIFO memory 33A. "1" is written in the division necessity information dev (step S403).
  • step S404 if memory access request R-a is not shifted by 2nCK from memory access request R-b (step S404; N), or in step S402, memory access request R-a is not shifted by 2nCK from memory access request R-b.
  • the BL conversion determination unit 34 writes "0" to the division necessity information dev corresponding to the memory access request of the BG interleave IL-a in the FIFO memory 33A (step S405). ).
  • FIG. 16 shows an example of a BL conversion procedure in the BL conversion unit 35.
  • the FIFO memory 33A outputs the memory access request with the oldest storage order in the FIFO memory 33A to the BL conversion unit 35 together with the division necessity information dev.
  • the BL conversion unit 35 determines whether the division necessity information dev is "1" (step S501). As a result, if the division necessity information dev is "1" (step S501; Y), the BL conversion unit 35 converts the BL length of the memory access request from BL32 to BL16 (step S502).
  • the BL conversion unit 35 divides the memory access request of BL32 into two memory access requests of BL16. If the division necessity information dev is "0" (step S501; N), the BL conversion unit 35 does not change the BL length of the memory access request as BL32 (step S503).
  • FIG. 17 shows an example of the FIFO memory 33A after the flag writing process is performed when condition A is satisfied.
  • the output from the BL conversion unit 35 when a plurality of memory access requests are sequentially input to the FIFO memory 33A shown in FIG. 17 will be described.
  • the memory access request with the oldest storage order in the FIFO memory 33A (read request at the beginning of 2BG interleaved IL-a (BL32, BG2)) and division necessity information dev are It is output to the BL conversion section 35.
  • the memory access request with the oldest storage order in the FIFO memory 33A (second read request (BL32, BG3) of 2BG interleaved IL-a) and division necessity information dev is output to the BL conversion section 35.
  • the BL conversion unit 35 thereafter outputs a memory access request to the memory controller 40 in the same manner as described above.
  • a memory access request string as shown in FIG. 18 is input to the memory controller 40.
  • a plurality of memory access requests input to the memory controller 40 are arranged in order from the bottom.
  • FIG. 19 shows an example of the FIFO memory 33A after the flag writing process is performed when condition B is satisfied. Below, the output from the BL converter 35 when a plurality of commands are sequentially input to the FIFO memory 33A shown in FIG. 19 will be described.
  • the memory access request with the oldest storage order in the FIFO memory 33A (read request at the beginning of 2BG interleaved IL-a (BL32, BG2)) and division necessity information dev are It is output to the BL conversion section 35.
  • the memory access request with the oldest storage order in the FIFO memory 33A (second read request (BL32, BG3) of 2BG interleaved IL-a) and division necessity information dev is output to the BL conversion section 35.
  • the BL conversion unit 35 thereafter outputs a memory access request to the memory controller 40 in the same manner as described above.
  • a memory access request string as shown in FIG. 20 is input to the memory controller 40.
  • a plurality of memory access requests input to the memory controller 40 are arranged in order from the bottom.
  • the memory controller 40 includes a command scheduler 41 and an LPDDR-PHY (hereinafter simply referred to as "physical layer") 42.
  • the command scheduler 41 issues commands to the DRAM 50 based on the memory access request input from the adjustment unit 30. At this time, the command scheduler 41 generates issue timing information of the command to be issued, and outputs the command to the physical layer 42 according to the generated issue timing information. The command scheduler 41 outputs the generated issue timing information to the BL conversion determination unit 34.
  • the command scheduler 41 issues commands to a plurality of bank groups in the DRAM 50 using a bank group interleaving method to access the bank groups in parallel.
  • the memory controller 40 outputs the write data stored in the internal buffer to the DRAM 50 in synchronization with the command issuance.
  • the memory controller 40 reads read data from the DRAM 50 and stores it in an internal buffer in synchronization with the command issuance.
  • the physical layer 42 outputs commands supplied in synchronization with the operating clock of the memory controller 40 and write data stored in an internal buffer based on the memory clock of the DRAM 50. Further, the physical layer 42 stores data read out in synchronization with the memory clock in the DRAM 50 in an internal buffer in synchronization with the operation clock of the memory controller 40.
  • the command scheduler 41 has a function (out-of-order execution function) of rearranging the access order in order to improve the efficiency of memory access.
  • the out-of-order execution function will be explained below.
  • FIG. 21 shows an example of an out-of-order execution procedure.
  • the command scheduler 41 determines whether the overtaking flag is set (step S501). As a result, if the overtaking flag is set (step S501; Y), the command scheduler 41 clears the overtaking flag (step S502). At this time, the command scheduler 41 determines the issue time of the command corresponding to (b), and sets the command corresponding to (b) as the command corresponding to (a) (steps S502, S503).
  • step S501; N the command scheduler 41 determines whether the BL length of the command corresponding to (b) is BL32 (step S505). As a result, if the BL length of the command corresponding to (b) is BL32 (step S505; Y), the command scheduler 41 determines the issue time of the command corresponding to (b), and The corresponding command is set as the command corresponding to (a) (steps S506, S507).
  • the command scheduler 41 determines whether the command corresponding to (a) and the command corresponding to (b) are mutually read commands or It is determined whether it is a write command (step S508). As a result, if the command corresponding to (a) and the command corresponding to (b) are not read commands or write commands (step S508; N), the command scheduler 41 commands the command corresponding to (b). The issuance time of is determined, and the command corresponding to (b) is set as the command corresponding to (a) (steps S509, S510).
  • the command scheduler 41 determines that the BG of the command corresponding to (a) is It is determined whether it is equal to the BG of the command corresponding to (b) (step S511). As a result, if the BG of the command corresponding to (a) is different from the BG of the command corresponding to (b) (step S511; N), the command scheduler 41 issues the command corresponding to (b). The time is determined, and the command corresponding to (b) is made the command corresponding to (a) (steps S512, S513).
  • step S511; Y If the BG of the command corresponding to (a) is equal to the BG of the command corresponding to (b) (step S511; Y), the command scheduler 41 sets an overtaking flag (step S514). Subsequently, the command scheduler 41 determines the issue time of the command corresponding to (c), and sets the command corresponding to (c) as the command corresponding to (a) (steps S515, S516).
  • FIG. 22 shows an example of a command string generated by the command scheduler 41. Each time in FIG. 22 is an issuance time determined for the command corresponding to (b), and the command corresponding to (c) is the next oldest command after the command corresponding to (b).
  • the command scheduler 41 has no overtaking flag set, the BL length of the command corresponding to (b) is BL16, and the command corresponding to (a) and ( Assume that the commands corresponding to b) are both read commands, and the BG of the command corresponding to (a) is different from the BG of the command corresponding to (b) (steps S501; N, 505; N , S508; Y, S511; N).
  • the command scheduler 41 sets the issue time of the command corresponding to (b) to t1 (step S512).
  • the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S513).
  • the command scheduler 41 determines that the overtaking flag is not set, the BL length of the command corresponding to (b) is BL16, and the BL length of the command corresponding to (a) is Assume that the command and the command corresponding to (b) are both read commands, and the BG of the command corresponding to (a) is equal to the BG of the command corresponding to (b) (step S501; N , 505; N, S508; Y, S511; Y). At this time, the command scheduler 41 sets an overtaking flag and sets the issuing time of the command corresponding to (c) to t2 (steps S514, S515). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (c) to the command corresponding to (a) (step S516).
  • step S501 if the overtaking flag is set (step S501; Y), the command scheduler 41 clears the overtaking flag (step S502). At this time, the command scheduler 41 sets the issue time of the command corresponding to (b) to t3 (step S503). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S504).
  • the command scheduler 41 determines that the overtaking flag is not set, the BL length of the command corresponding to (b) is BL16, and the command corresponding to (a) is not set. Assume that the command and the command corresponding to (b) are both read commands, and the BG of the command corresponding to (a) is different from the BG of the command corresponding to (b) (step S501; N, 505; N, S508; Y, S511; N). At this time, the command scheduler 41 sets the issue time of the command corresponding to (b) to t4 (step S512). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S513).
  • the command scheduler 41 determines that the overtaking flag is not set, the BL length of the command corresponding to (b) is BL16, and the command corresponding to (a) is Assume that the command and the command corresponding to (b) are both read commands, and the BG of the command corresponding to (a) is different from the BG of the command corresponding to (b) (step S501; N, 505; N, S508; Y, S511; N). At this time, the command scheduler 41 sets the issue time of the command corresponding to (b) to t5 (step S512). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S513).
  • the command scheduler 41 determines that the overtaking flag is not set, the BL length of the command corresponding to (b) is BL16, and the command corresponding to (a) is not set. Assume that the command and the command corresponding to (b) are both read commands, and the BG of the command corresponding to (a) is equal to the BG of the command corresponding to (b) (step S501; N , 505; N, S508; Y, S511; Y). At this time, the command scheduler 41 sets an overtaking flag and sets the issuing time of the command corresponding to (c) to t6 (steps S514, S515). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (c) to the command corresponding to (a) (step S516).
  • the command scheduler 41 assumes that the overtaking flag is set, as shown in FIG. 22(G) (step S501; Y). At this time, the command scheduler 41 clears the overtaking flag and sets the issuing time of the command corresponding to (b) to t7 (steps S502, S503). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S504).
  • the command scheduler 41 determines that the overtaking flag is not set, the BL length of the command corresponding to (b) is BL16, and the command corresponding to (a) is not set. Assume that the command and the command corresponding to (b) are both read commands, and the BG of the command corresponding to (a) is different from the BG of the command corresponding to (b) (step S501; N, 505; N, S508; Y, S511; N). At this time, the command scheduler 41 sets the issue time of the command corresponding to (b) to t8 (step S512). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S513).
  • the command scheduler 41 assumes that the overtaking flag is not set and the BL length of the command corresponding to FIG. 22(b) is BL32 (step S501; , 505; Y). At this time, the command scheduler 41 sets the issue time of the command corresponding to (b) to t9 (step S506). Furthermore, the command scheduler 41 outputs the command corresponding to (a) to the physical layer 42, and changes the command corresponding to (b) to the command corresponding to (a) (step S507).
  • the command scheduler 41 executes out-of-order.
  • FIG. 23 shows an example of the operation of the command scheduler 41 when a command sequence changing from a read command to a write command is input.
  • the upper part of FIG. 23 shows an example of the operation of the command scheduler 41 when the BL length is BL32.
  • the lower part of FIG. 23 shows an example of the operation of converting the BL length of a plurality of read commands (BL32, BG3) of a specific BG interleave from BL32 to BL16 in the operation of the command scheduler 41 shown in the upper part of FIG. It is represented.
  • a specific BG interleave refers to a BG interleave that is composed of a plurality of commands whose division necessity information dev is "1".
  • the commands output to the address command line are shown divided by bank group and bank address, and the data output to the data line appears to be different for each bank group and bank address. It is expressed as. Note that in the data line, blacked out areas indicate that no data is output.
  • FIG. 24 shows an example of the operation of the command scheduler 41 when a command sequence changing from a write command to a read command is input.
  • the upper part of FIG. 24 shows an example of the operation of the command scheduler 41 when the BL length is BL32.
  • the lower part of FIG. 24 shows an example of the operation of converting the BL length of multiple read commands (BL32, BG3) of a specific BG interleave from BL32 to BL16 in the operation of the command scheduler 41 shown in the upper part of FIG. It is represented.
  • a specific BG interleave refers to a BG interleave that is composed of a plurality of commands whose division necessity information dev is "1".
  • the commands output to the address command line are shown divided by bank group and bank address, and the data output to the data line appears to be different for each bank group and bank address. It is expressed as. Note that in the data line, blacked out areas indicate that no data is output.
  • read BG interleaving is performed based on the number of memory access requests for read BG interleaving or write BG interleaving and the timing information of the command corresponding to the memory access request immediately before read bank group interleaving or write bank group interleaving.
  • the BL length of the memory access request included in the write BG interleave is converted. This makes it possible to select the BL length in consideration of the efficiency of access to the DRAM 50. As a result, access to the DRAM 50 can be executed more efficiently in a DRAM standard that has a BG and supports multiple BL lengths, such as LPDDR5 or LPDDR5X.
  • the BL length of the memory access request included in the read BG interleave or the write BG interleave is converted from BL32 to BL16. This makes it possible to select the BL length in consideration of the efficiency of access to the DRAM 50. As a result, access to the DRAM 50 can be executed more efficiently in a DRAM standard that has a BG and supports multiple BL lengths, such as LPDDR5 or LPDDR5X.
  • the present embodiment it is determined whether or not to convert the BL lengths of multiple memory access requests to which flags have been added based on the issue timing information obtained from the command scheduler 41, and the flags are set according to the determination result. It is written into the FIFO memory 33A of the buffer 33 as division necessity information dev. This makes it possible to select the BL length in consideration of the efficiency of access to the DRAM 50 using the FIFO memory 33A. As a result, access to the DRAM 50 can be executed more efficiently in a DRAM standard that has a BG and supports multiple BL lengths, such as LPDDR5 or LPDDR5X.
  • a memory controller 60 may be provided in place of the adjustment section 30 and the memory controller 40.
  • the memory controller 60 has a command scheduler 43 and a physical layer 42.
  • the command scheduler 43 includes, for example, a buffer 43a, an RW switching detection section 32, a BL conversion section 35, a BL conversion determination section 34, and a command issuing section 43b.
  • the buffer 43a includes, for example, a FIFO memory 33A. Each time the buffer 43a receives a memory access request from the arbitration unit 31, the buffer 43a stores the received memory access request in the FIFO memory 33A.
  • the BL conversion unit 35 outputs the memory access request output from the FIFO memory 33A of the buffer 43a to the command issuing unit 43b.
  • the command issuing unit 43b issues a command to the DRAM 50 based on the memory access request input from the BL converting unit 35. For example, the command issuing unit 43b issues commands to a plurality of bank groups in the DRAM 50 using a bank group interleaving method for accessing in parallel. The command issuing unit 43b outputs the write data stored in the internal buffer to the DRAM 50 in synchronization with issuing the command. The command issuing unit 43b reads read data from the DRAM 50 and stores it in an internal buffer in synchronization with command issuing.
  • the function of the adjustment section 30 is built into the memory controller 60.
  • the command buffer within the memory controller 60 can be used as the buffer 43a.
  • the command issuing unit 43b may output information about the usage status of the DQ pins managed within the memory controller 60 to the BL conversion determining unit 34.
  • the BL conversion determination unit 34 determines whether or not a vacant space as shown in FIG. whether or not). As a result, if it is determined that a vacant space as shown in FIG. 12(B) occurs in the DQ pin (that is, the above-mentioned condition A is satisfied), the BL length of the command included in the 2BG interleaved IL-a is Convert from BL32 to BL16. Even in this case, it is possible to select the BL length in consideration of the efficiency of access to the DRAM 50. As a result, access to the DRAM 50 can be executed more efficiently in the latest generation DRAM standards such as LPDDR5 or LPDDR5X.
  • the BL length included in the memory access request input from each initiator 10 was always BL32.
  • the BL length included in a part of the memory access request input from each initiator 10 may be, for example, BL16 as shown in FIG. 26.
  • FIG. 27 shows the conditions for determining whether to convert the BL length of the command included in the 2BG interleaved IL-a.
  • FIG. 27 shows conditions for converting the BL length of a command included in 2BG interleaved IL-a from BL16 to BL32.
  • the BL conversion determination unit 34 and the BL conversion unit 35 convert the BL length of the command included in the 2BG interleaved IL-a from BL16 to BL32 when neither of the following two conditions is satisfied.
  • FIGS. 28(A) and 28(B) are diagrams for explaining 2BG interleave IL-a, command Cmd-a, and command Cmd-b.
  • FIG. 28A illustrates a case where the 2BG interleave IL-a is configured to interleave two bank groups BG2 and BG3 with eight read requests of BL16.
  • FIG. 29B a case is illustrated in which the 2BG interleave IL-a is configured to interleave two bank groups BG2 and BG3 with four read commands of BL16.
  • the command Cmd-a immediately before the 2BG interleave IL-a is a read command of BL32 for bank group BG1
  • the command Cmd-b immediately before command Cmd-a is the command for bank group BG2.
  • the command Cmd-a immediately before the 2BG interleave IL-a is a read command of BL32 for bank group BG1
  • the command Cmd-b immediately before the command Cmd-a is the command for the bank group BG1. This is a read command for BL32 for group BG0.
  • the BL length of the memory access request included in the read BG interleave or the write BG interleave is converted from BL16 to BL32. This makes it possible to select the BL length in consideration of the efficiency of access to the DRAM 50. As a result, access to the DRAM 50 can be executed more efficiently in a DRAM standard that has a BG and supports multiple BL lengths, such as LPDDR5 or LPDDR5X.
  • the command scheduler 41 may interleave three bank groups.
  • the BL conversion determination unit 34 and the BL conversion unit 35 determine the number of memory access requests for 3BG interleave IL-b (read BG group interleave or write BG interleave) immediately before the read/write switching, and the number of memory access requests for 3BG interleave IL-b (read BG group interleave or write BG interleave)
  • the BL length of the memory access request included in the 3BG interleave IL-b is converted based on the timing information of the command Cmd-a (first command) corresponding to the immediately preceding memory access request Ra.
  • 3BG interleaving refers to interleaving into three bank groups.
  • the BL conversion determination unit 34 and the BL conversion unit 35 determine whether to convert the BL length of the memory access request included in the 3BG interleaved IL-b based on condition A or condition B described below. may be judged.
  • the buffer 33 stores, for example, the FIFO memory 33A shown in FIG.
  • FIG. 29 shows an example of the FIFO memory 33A in which flags are written after flag writing processing is performed when condition A is satisfied.
  • the output from the BL conversion unit 35 when a plurality of memory access requests are sequentially input to the FIFO memory 33A shown in FIG. 29 will be described.
  • the memory access request with the oldest storage order in the FIFO memory 33A (read request at the beginning of 3BG interleaved IL-b (BL32, BG1)) and division necessity information dev are It is output to the BL conversion section 35.
  • the memory access request with the oldest storage order in the FIFO memory 33A (second read request (BL32, BG3) of 3BG interleaved IL-b) and division necessity information dev is output to the BL conversion section 35.
  • the BL conversion unit 35 outputs commands to the memory controller 40 in the same manner as described above.
  • a memory access request string as shown in FIG. 30 is input to the memory controller 40.
  • a plurality of memory access requests input to the memory controller 40 are arranged in order from the bottom.
  • the BL length of the memory access request included in the 3BG interleaved IL-b is converted. Even in this case, it is possible to select the BL length in consideration of the efficiency of access to the DRAM 50. As a result, access to the DRAM 50 can be executed more efficiently in a DRAM standard that has a BG and supports multiple BL lengths, such as LPDDR5 or LPDDR5X.
  • the command scheduler 41 may interleave M bank groups.
  • the BL conversion determination unit 34 and the BL conversion unit 35 determine the number of memory access requests for MBG interleaved IL-b (M ⁇ 4) immediately before the read/write switching and the memory access request immediately before the MBG interleaved IL-b.
  • the BL length of the memory access request included in the MBG interleave IL-b may be converted based on the timing information of the command Cmd-a (first command) corresponding to the request Ra.
  • “MBG interleaving” refers to interleaving into M bank groups.
  • the BL conversion determination unit 34 and the BL conversion unit 35 determine whether or not to convert the BL length of the memory access request included in the 3BG interleaved IL-b based on condition A or condition B described below. may be judged.
  • the present disclosure can take the following configuration.
  • a detection unit that detects switching between read bank group interleave and write request or switch between write bank group interleave and read request in a plurality of memory access requests related to received memory access; Based on the number of memory access requests for the read bank group interleave or the write bank group interleave, and the timing information of the first command corresponding to the memory access request immediately before the read bank group interleave or the write bank group interleave, A conversion unit that converts a BL length of a memory access request included in read bank group interleaving or the write bank group interleaving.
  • the conversion unit converts the BL length of the memory access request included in the read bank group interleave or the write bank group interleave from BL32 to BL16 when either of the following two conditions is satisfied.
  • memory controller ⁇ Condition A
  • the number of memory access requests of the read bank group interleave or the write bank group interleave when converted to BL16 equivalent is an even number x 2
  • the first command is a second command immediately before the first command. Issued at a timing other than 2nCK after
  • the number of memory access requests of the read bank group interleave or the write bank group interleave when converted to BL16 equivalent is an odd number x 2, and the first command is issued at a timing 2nCK after the second command.
  • the number of memory access requests of the read bank group interleave or the write bank group interleave when converted to BL16 equivalent is an odd number x 2, and the first command is issued at a timing 2nCK after the second command.
  • a storage unit that stores the plurality of memory access requests, bank group information and division necessity information associated with each of the commands; Among the plurality of memory access requests, it is determined whether or not there is a memory access request that corresponds to the read bank group interleave or the write bank group interleave, and a flag according to the determination result is set as the bank group information.
  • the memory control device further comprising: a determination unit that writes to the storage unit.
  • the determination unit determines whether or not to convert the BL lengths of the plurality of memory access requests to which the flag is attached, based on the timing information, and sets the flag according to the determination result as the division necessity information.
  • the memory control device according to (4), wherein the memory control device writes to the storage unit.
  • the number of memory access requests for read bank group interleaving or write bank group interleaving and the timing of a command corresponding to a memory access request immediately before read bank group interleaving or write bank group interleaving are provided. Based on this information, the BL length of the memory access request included in the read bank group interleave or the write bank group interleave is converted. This makes it possible to select the BL length in consideration of the efficiency of access to the DRAM. As a result, access to DRAM can be executed more efficiently in a DRAM standard that has a BG and supports multiple BL lengths, such as LPDDR5 or LPDDR5X. Note that the effects of the present disclosure are not necessarily limited to the effects described herein, and may be any effects described in this specification.

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Abstract

本開示の一実施形態にメモリ制御装置は、検出部と変換部とを備えている。検出部は、受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する。変換部は、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する。

Description

メモリ制御装置
　本開示は、メモリ制御装置に関する。
　従来から、ＤＲＡＭ（Dynamic Random Access Memory）へのアクセスをより効率良く実行するための様々な方策が提案されている（例えば、特許文献１，２参照）。
特開２０２１－１５７２９５号公報 特開２００６－２５２１７３号公報
　ところで、従来のＤＲＡＭ技術では、ＢＬ（Burst Length）長が大きい方が、ＤＲＡＭへのアクセスの効率が良い。しかし、ＬＰＤＤＲ（Low Power Double Data Rate）５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧ（Bank Group）を持ち、複数のＢＬ長に対応したＤＲＡＭ規格では、ＢＬ長が短い場合であっても、ＤＲＡＭへのアクセスの効率が良いときがある。従って、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭへのアクセスをより効率良く実行することの可能なメモリ制御装置を提供することが望ましい。
　本開示の一実施形態にメモリ制御装置は、検出部と変換部とを備えている。検出部は、受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する。変換部は、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する。
　本開示の一実施形態に係るメモリ制御装置では、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長が変換される。これにより、ＤＲＡＭへのアクセスの効率を考慮したＢＬ長を選択することが可能となる。
図１は、コマンドスケジューラの動作の一例を表す図である。 図２は、図１に続く動作の一例を表す図である。 図３は、コマンドスケジューラの動作の一例を表す図である。 図４は、コマンドスケジューラの動作の一例を表す図である。 図５は、本開示の一実施の形態に係るメモリ制御装置を含む情報処理システムの概略構成例を表す図である。 図６は、ＦＩＦＯメモリの概念を表す図である。 図７は、ＦＩＦＯメモリに格納されるデータの一例を表す図である。 図８は、ＲＷ切替検出部の動作の一例を表す図である。 図９は、２ＢＧインタリーブに含まれるコマンドのＢＬ長の変換を実行するか否かを判断するための条件を表した図である。 図１０は、図９の条件について説明する図である。 図１１は、図９の条件について説明する図である。 図１２は、図９の条件について説明する図である。 図１３は、ＢＬ変換判定部の動作の一例を表す図である。 図１４は、ＢＬ変換判定部の動作の一例を表す図である。 図１５は、ＢＬ変換判定部の動作の一例を表す図である。 図１６は、ＢＬ変換部の動作の一例を表す図である。 図１７は、ＦＩＦＯメモリに格納されるデータの一例を表す図である。 図１８は、ＢＬ変換部による変換がなされた後のメモリアクセス要求列の一例を表す図である。 図１９は、ＦＩＦＯメモリに格納されるデータの一例を表す図である。 図２０は、ＢＬ変換部による変換がなされた後のメモリアクセス要求列の一例を表す図である。 図２１は、アウトオブオーダの実行手順の一例を表す図である。 図２２は、アウトオブオーダの実行手順の一例を表す図である。 図２３は、リード要求からライト要求に変化するアクセス要求列が入力されたときのコマンドスケジューラの動作の一例を表す図である。 図２４は、ライト要求からリード要求に変化するアクセス要求列が入力されたときのコマンドスケジューラの動作の一例を表す図である。 図２５は、図５の情報処理システムの概略構成の一変形例を表す図である。 図２６は、図５の情報処理システムの概略構成の一変形例を表す図である。 図２７は、２ＢＧインタリーブに含まれるコマンドのＢＬ長の変換を実行するか否かを判断するための条件を表した図である。 図２８は、図２７の条件について説明する図である。 図２９は、ＦＩＦＯメモリに格納されるデータの一例を表す図である。 図３０は、ＢＬ変換部による変換がなされた後のアクセス要求列の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
＜１．最新世代の規格における課題について＞
　従来、メモリシステムとして、価格、バス帯域および容量の点において有利である同期ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）が広く用いられている。このＳＤＲＡＭは、クロック信号に同期して動作するＤＲＡＭであり、多くの場合、複数のバンクにより構成される。
　このような構成のＳＤＲＡＭにおいては、同一バンクに連続してアクセスする場合には、ＳＤＲＡＭへのアクセスの効率が著しく低下する。これに対して、ＤＲＡＭへのアクセスの効率を改善する手法として、ＤＲＡＭへのアクセス要求を複数保持して、その保持した複数のアクセス要求のうち、前回アクセスしたバンクと異なるバンクへのアクセス要求を出力する手法が提案されている。
　従来のＤＲＡＭ技術では、ＢＬ（Burst Length）長が大きい方が、ＤＲＡＭへのアクセスの効率が良い。ＢＬ長が大きい方が、アドレスコマンド線の使用時間当たりのデータ転送量が大きくなり、コマンドアドレス線の使用時間を減らすことができるからである。しかし、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘといった最新世代のＤＲＡＭ規格では、ＢＬ長が短い場合であっても、ＤＲＡＭへのアクセスの効率が良いときがある。ＬＰＤＤＲ５およびＬＰＤＤＲ５Ｘは、ＪＥＤＥＣ（Join Electron Device Engineering Council）で規定されたＤＲＡＭ規格である。
　図１、図２は、２つのバンクグループにインタリーブしたときのコマンドスケジューラの動作の一例を表したものである。図２には、図１に続く動作の一例が表されている。図１、図２の上段には、ＢＬ長がＢＬ１６のときのコマンドスケジューラの動作の一例が表わされている。図１、図２の下段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラの動作の一例が表わされている。図１、図２の上段、下段において、アドレスコマンド線に出力されるコマンドがバンクグループごとおよびバンクアドレスごとに分けて表されており、データ線に出力されるデータがバンクグループごとおよびバンクアドレスごとに異なる模様で表されている。なお、データ線において、黒塗りの箇所はデータが出力されていないことを示している。
　なお、図１、図２における各種記載は以下の内容を指している。
・ＡＣＴ：Ａｃｔｉｖｅコマンド
・ＲＥＡＤ１６：ＢＬ１６のリードコマンド
・ＲＥＡＤ３２：ＢＬ３２のリードコマンド
・ＰＲＥ：Ｐｒｅｃｈａｒｇｅコマンド
　また、図１、図２における各種パラメータは以下のように規定されている。
・コマンドクロック＝８００ＭＨｚ
・ｔＲＲＤ＝３ｎＣＫ
・ｔＦＡＷ＝１５ｎｓ
・ｔＲＣＤ＝１５ｎＣＫ
・ｔＲＣＤ＿Ｗ＝７ｎＣＫ
・ｎＲＢＴＰ＝４ｎＣＫ
・ｔＲＰｐｂ＝１５ｎＣＫ
・ｔＷＲ＝２７ｎＣＫ
・ＲＬ＝１８
（図ではＲｅａｄからＤＱまでの遅延がＲＬ＝０として表現されている）
・ＷＬ＝９
（図ではＷｒｉｔｅからＤＱまで遅延がＷＬ＝０で表現されている）
・ｔＲＲＤ：ＡＣＴ－ＡＣＴの最短間隔
・ｔＦＡＷ：最大４つのＡＣＴが存在してもよい期間
・ｔＲＣＤ：ＡＣＴ－ＲＥＡＤもしくはＡＣＴ－ＭＡＳＫＥＤＷＲＩＴＥの最短間隔
・ｔＲＣＤ＿Ｗ：ＡＣＴ－ＷＲＩＴＥの最短間隔
・ｎＲＢＴＰ：ＲＥＡＤ－ｂｕｒｓｔ ｅｎｄ－ＰＲＥの最短間隔
・ｔＲＰｐｂ：ＰＲＥ－ＡＣＴの最短間隔
・ｔＷＲ：ＷＲＴＥ ｒｅｃｏｖｅｒｙ ｔｉｍｅ
　図１、図２から、１回目のＢＧインタリーブでは、ＢＬ１６の方がＢＬ３２と比べてΔｔ１だけ早くデータ転送が終了することがわかる。しかし、２回目のＢＧインタリーブでは、ＢＬ３２の方がＢＬ１６と比べてΔｔ２（＝１ｎＣＫ）だけ早く開始されることがわかる。これは、ＢＬ１６使用時に、ＢＧインタリーブするために少なくとも２つのバンクを開かなければならず、最初の２つのリードコマンドの最短間隔がｔＲＲＤ以上となるためである。これらのことから、３回目、４回目とＢＧインタリーブが繰り返されるにつれて、ＢＬ３２の方がＢＬ１６と比べてＢＧインタリーブの開始時が１ｎＣＫずつ早くなることがわかる。また、４回目のＢＧインタリーブでは、データ転送のレイテンシは、ＢＬ１６、ＢＬ３２において同等レベルとなる。従って、一般的にはＢＬ３２の方がＢＬ１６よりもＤＲＡＭへのアクセスの効率が良いことがわかる。
　図３、図４は、コマンドスケジューラの動作の一例を表したものである。図３、図４の上段には、ＢＬ長がＢＬ１６のときのコマンドスケジューラの動作の一例が表わされている。図３、図４の下段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラの動作の一例が表わされている。
　なお、図３、図４における各種記載は以下の内容を指している。
・ＡＣＴ：Ａｃｔｉｖｅコマンド
・Ｒ１６：ＢＬ１６のリードコマンド
・Ｒ３２：ＢＬ３２のリードコマンド
・ＰＲＥ：Ｐｒｅｃｈａｒｇｅコマンド
・Ｗｒｉｔｅ：ライトコマンド
　ＤＲＡＭのデータ線は、リード・ライトで共有されている。そのため、リードからライトへの切り替えや、ライトからリードへの切り替えを行う際に、ペナルティ時間が必要となる。ここで、ＢＧモードにおいて、ＢＬ１６のＢＬ／ｎ＿ｍｉｎが２であるのに対して、ＢＬ３２のＢＬ／ｎ＿ｍｉｎが６となっている。そのため、図３、図４に示したように、データ線の使用状況によっては、ライトコマンドが発行されるタイミングが、ＢＬ１６の方がＢＬ３２と比べて早い場合があることがわかる。従って、最新世代の規格においてＢＬ１６の方がＢＬ３２よりもＤＲＡＭへのアクセスの効率が良い場合があることがわかる。
　以上のことから、リード・ライトの切り替えが無い場合には、ＢＬ３２の方がＢＬ１６よりもＤＲＡＭへのアクセスの効率が良く、リード・ライトの切り替えがある場合には、ＢＬ１６の方がＢＬ３２よりもＤＲＡＭへのアクセスの効率が良くなることがあることがわかる。そこで、本願発明者は、リード・ライトの切り替え時に、ＤＲＡＭへのアクセスの効率が良くなるＢＬ長を選択する手法について以下に提案する。
＜２．実施の形態＞
［構成］
　図５は、本開示の一実施の形態に係るメモリ制御装置を備えた情報処理システムの概略構成の一例を表したものである。情報処理システムは、例えば、図５に示したように、複数のイニシエータ１０と、調整部３０と、メモリコントローラ４０と、ＤＲＡＭ５０とを備えている。
（ＤＲＡＭ５０）
　ＤＲＡＭ５０は、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘに準拠するＤＲＡＭである。ＤＲＡＭ５０には、例えば、図５に示したように、２つのバンクグループＢＧ０，ＧＢ１が規定されている。各バンクグループＢＧ０，ＧＢ１には、例えば、４つのバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３が規定されている。なお、ＤＲＡＭ５０におけるバンクグループおよびバンクのそれぞれの数は、上記の例には限定されない。
　ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘでは、動的な駆動周波数の変更が可能となっている。また、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘでは、バンク構成の使い方であるバンクモードが複数あり、駆動周波数に応じてバンクモードが変わる仕様が規格化されている。
　ＤＲＡＭ５０への最小バースト単位であるＢＬ１６とＢＬ３２をコマンド単位で使い分ける場合、低速な駆動周波数では１６Ｂ（Bank）モードを、高速な駆動周波数ではＢＧ（Bank Group）モードを使用することになる。ＢＧモードでは、ＢＬ３２によるデータ転送の場合、コマンドに対するデータ転送がＢＬ１６分の期間（１ｎＣＫ）だけ空けて行われる。このようなデータ線における転送ペナルティはＢＧモード固有の規定である。ただし、この転送ペナルティの期間には、別のバンクグループの転送データを入れることができるため、データ線において転送データを連続して発行することが可能である。
（イニシエータ１０）
　複数のイニシエータ１０は、調整部３０およびメモリコントローラ４０を介して、ＤＲＡＭ５０に対するデータの書き込みもしくは読み出しを行う。各イニシエータ１０は、例えば、中央演算処理装置（ＣＰＵ：Central Processing Unit）または機能ブロックなどである。
　各イニシエータ１０は、ＤＲＡＭ５０に対するデータの書込みもしくは読み出しを行うためのメモリアクセス要求を発行し、調整部３０に出力する。このメモリアクセス要求には、例えば、イニシエータ１０ごとに与えられた仮想的な記憶領域における論理アドレス、アクセスすべきデータの長さであるＢＬ長、イニシエータ１０を識別するための識別情報および転送方向が含まれる。ここにいう転送方向とは、データを書き込むためのライト要求、および、データを読み出すためのリード要求のいずれであるかを指し示すものである。各イニシエータ１０は、調整部３０からのデータ出力指示に従って、ＤＲＡＭ５０に書き込むべき書き込みデータを調整部３０に出力する。各イニシエータ１０は、例えば、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）で定義されているプロトコル（例えば、ＡＸＩ（Advanced eXtensible Interface）プロトコル）を利用して、調整部３０と通信を行う。
（調整部３０）
　調整部３０は、例えば、図５に示したように、調停部３１、ＲＷ切替検出部３２、バッファ３３、ＢＬ変換判定部３４およびＢＬ変換部３５を有している。
　調停部３１は、各イニシエータ１０から出力されたメモリアクセス要求に含まれる論理アドレスを、ＤＲＡＭ５０に対応する物理アドレスに変換する。ここにいう物理アドレスとは、ＤＲＡＭ５０を構成するバンク、ロウおよびカラムを指し示すアドレスであり、バンクアドレス、ロウアドレスおよびカラムアドレスのことをいう。このように、論理アドレスから物理アドレスに変換することによって、変換後のメモリアクセス要求には、ＤＲＡＭ５０におけるバンクアドレス、ロウアドレスおよびカラムアドレスが示される。
　調停部３１は、さらに、複数のイニシエータ１０から得られた複数のメモリアクセス要求に示される物理アドレスに基づいて調停（アービトレーション）を行う。調停部３１は、例えば、各イニシエータ１０から同時にメモリアクセス要求を受け付けた場合には、直前にＲＷ切替検出部３２に出力したメモリアクセス要求とバンクアドレスが同一であるメモリアクセス要求の出力を抑制する。すなわち、調停部３１は、複数のメモリアクセス要求を受け付けた場合には、直前にＲＷ切替検出部３２に出力したメモリアクセス要求とバンクアドレスが異なるメモリアクセス要求をＲＷ切替検出部３２に出力する。このように、調停部３１は、インタリーブ手法を用いて複数のメモリアクセス要求の、ＲＷ切替検出部３２への出力順番を調整する。調停部３１は、さらに、ＢＧモードでは、バンクグループごとにインタリーブ手法を用いて複数のメモリアクセス要求の、ＲＷ切替検出部３２への出力順番を調整する。このとき、調停部３１は、メモリアクセス要求に対して、バンクグループの識別子を追加する。調停部３１は、メモリアクセス要求として、ライト要求をＲＷ切替検出部３２に出力する際に、メモリアクセス要求に示される識別情報によって識別されるイニシエータ１０に対して、そのメモリアクセス要求に対応する書き込みデータの出力を指示する。
　ＲＷ切替検出部３２は、調停部３１からメモリアクセス要求を受け付けるたびに、受け付けたメモリアクセス要求をバッファ３３に格納する。バッファ３３は、例えば、図６に示したようなＦＩＦＯ（First-In First-Out）メモリ３３Ａを有している。ＦＩＦＯメモリ３３Ａでは、複数のメモリアクセス要求が格納順に格納され、新たなメモリアクセス要求がＦＩＦＯメモリ３３Ａに格納されると、格納順番が最も古いメモリアクセス要求がＦＩＦＯメモリ３３Ａから出力される。
　ＦＩＦＯメモリ３３Ａには、格納されたメモリアクセス要求ごとに、バンクグループ情報ｂｇｉｎｔおよび分割要否情報ｄｅｖが関連付けられている。ＦＩＦＯメモリ３３Ａは、新たなメモリアクセス要求が格納されるたびに、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求を、バンクグループ情報ｂｇｉｎｔおよび分割要否情報ｄｅｖとともにＢＬ変換部３５に出力する。
　バンクグループ情報ｂｇｉｎｔは、ＦＩＦＯメモリ３３Ａに格納された複数のメモリアクセス要求において、リード・ライトの切り替え直前に配置されたＢＧインタリーブのメモリアクセス要求であるか否かを判別するためのフラグである。例えば、バンクグループ情報ｂｇｉｎｔが「１」のとき、リード・ライトの切り替え直前に配置されたＢＧインタリーブのメモリアクセス要求であることを意味する。また、例えば、バンクグループ情報ｂｇｉｎｔが「０」のとき、リード・ライトの切り替え直前に配置されたＢＧインタリーブのメモリアクセス要求ではないことを意味する。
　分割要否情報ｄｅｖは、ＦＩＦＯメモリ３３Ａに含まれるＢＧインタリーブのメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換するか否かを判別するためのフラグである。例えば、分割要否情報ｄｅｖが「１」のとき、メモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する必要があることを意味する。また、例えば、分割要否情報ｄｅｖが「０」のとき、メモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する必要はないことを意味する。
　ＲＷ切替検出部３２は、バッファ３３に格納した複数のメモリアクセス要求において、リードＢＧインタリーブ（リード要求）からライト要求への切り替え、もしくはライトＢＧインタリーブ（ライト要求）からリード要求への切り替えを検出する。ＦＩＦＯメモリ３３Ａに対して、例えば、図７に示したような複数のメモリアクセス要求が格納されていたとする。このとき、ＲＷ切替検出部３２は、格納順番が５番目に古いメモリアクセス要求（リード要求）と、格納順番が６番目に古いメモリアクセス要求（ライト要求）とにおいて、リード要求とライト要求との切り替えを検出する。
　図８は、ＲＷ切替検出部３２における上記切り替えの検出手順の一例を表したものである。ＲＷ切替検出部３２は、格納順番を示すパラメータｉを０にする（ステップＳ１０１）。次に、ＲＷ切替検出部３２は、パラメータｉが最も遅い格納順番Ｎ－１よりも小さいか否かを判定する（ステップＳ１０２）。その結果、ｉ＜Ｎ－１を満たす場合には（ステップＳ１０２；Ｙ）、ＲＷ切替検出部３２は、格納順番がｉのメモリアクセス要求と、格納順番がｉ＋１のメモリアクセス要求とを対比し、双方がリード要求もしくはライト要求であるか否かを判定する（ステップＳ１０３）。その結果、双方がリード要求もしくはライト要求である場合には（ステップＳ１０３；Ｙ）、ＲＷ切替検出部３２は、パラメータｉに１を加え（ステップＳ１０４）、ステップＳ１０２に戻る。双方がリード要求もしくはライト要求ではない場合（ステップＳ１０３；Ｎ）、ＲＷ切替検出部３２は、格納順番がｉのメモリアクセス要求と、格納順番がｉ＋１のメモリアクセス要求とにおいて、リード要求からライト要求への切り替え、もしくはライト要求からリード要求への切り替えが行われると判断する。そして、ＲＷ切替検出部３２は、格納順番がｉのメモリアクセス要求に対応するバンクグループ情報ｂｇｉｎｔに対して「１」を書き込み、ＢＬ変換要否判断に移行する（ステップＳ１０５）。このとき、ＲＷ切替検出部３２は、上記切り替えについての情報（ＲＷ切り替え情報）として、パラメータｉをＢＬ変換判定部３４に出力する。なお、ステップＳ１０２において、ｉ＜Ｎ－１を満たさない場合には（ステップＳ１０２；Ｎ）、リード要求からライト要求への切り替え、もしくはライト要求からリード要求への切り替えが存在しないとして、本処理を終了する。
　ＢＬ変換判定部３４およびＢＬ変換部３５は、上記切り替えの直前の２ＢＧインタリーブＩＬ－ａ（リードＢＧグループインタリーブもしくはライトＢＧインタリーブ）のメモリアクセス要求数と、２ＢＧインタリーブＩＬ－ａの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長を変換する。なお、「２ＢＧインタリーブ」とは、２つのバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、図９に記載の条件に基づいて、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断する。
　図９は、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断するための条件を表したものである。図９には、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長を、ＢＬ３２からＢＬ１６へ変換する条件が示されている。ＢＬ変換判定部３４およびＢＬ変換部３５は、以下の２つのいずれかの条件を満たす場合に、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長を、ＢＬ３２からＢＬ１６へ変換する。なお、下記の条件Ａに含まれる「コマンドＣｍｄ－ｂ」は、メモリアクセス要求Ｒ－ａの直前のメモリアクセス要求Ｒ－ｂに対応するコマンドである。
・条件Ａ
　２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
　２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
　図１０（Ａ）、図１０（Ｂ）は、２ＢＧインタリーブＩＬ－ａ、コマンドＣｍｄ－ａおよびコマンドＣｍｄ－ｂについて説明する図である。図１０（Ａ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ３２の４つのリードコマンドでインタリーブするように構成されている場合が例示されている。図１０（Ｂ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ３２の２つのリードコマンドでインタリーブするように構成されている場合が例示されている。
　図１０（Ａ）では、コマンドＣｍｄ－ａがバンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ｂがバンクグループＢＧ２に対するＢＬ３２のリードコマンドとなっている。一方、図１０（Ｂ）では、コマンドＣｍｄ－ａがバンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ｂがバンクグループＢＧ０に対するＢＬ３２のリードコマンドとなっている。
　図１１（Ａ）は、複数のコマンドが図１０（Ａ）の並び順となっているときに、各コマンドがコマンドアクセス線ＣＡに出力されるタイミングの一例を表したものである。図１１（Ｂ）は、各コマンドが図１１（Ａ）のタイミングでコマンドアクセス線ＣＡに出力されるとき、各転送データがデータ線ＤＱに出力されるタイミングの一例を表したものである。図１１（Ａ）では、コマンドＣｍｄ－ｂが発行されてから２ｎＣＫ後にコマンドＣｍｄ－ａが発行されている。
　図１２（Ａ）は、複数のコマンドが図１０（Ａ）の並び順となっているときに、各コマンドがコマンドアクセス線ＣＡに出力されるタイミングの一例を表したものである。図１２（Ｂ）は、各コマンドが図１２（Ａ）のタイミングでコマンドアクセス線ＣＡに出力されるとき、各転送データがデータ線ＤＱに出力されるタイミングの一例を表したものである。図１２（Ａ）では、コマンドＣｍｄ－ｂが発行されてから６ｎＣＫ後にコマンドＣｍｄ－ａが発行されている。
　コマンドＣｍｄ－ｂが発行されてから２ｎＣＫ後にコマンドＣｍｄ－ａが発行される場合には、コマンドＣｍｄ－ａに対応する転送データと、コマンドＣｍｄ－ｂに対応する転送データとによって、データ線ＤＱが隙間なく埋められていることがわかる。しかし、コマンドＣｍｄ－ｂが発行されてから６ｎＣＫ後にコマンドＣｍｄ－ａが発行される場合には、コマンドＣｍｄ－ａに対するデータ転送がＢＬ１６分の期間（１ｎＣＫ）だけ空けて行われているため、その隙間が、コマンドＣｍｄ－ｂに対応する転送データによって埋められず、空いたままになっている。このような隙間が生じる条件が、条件Ａに該当する。
　次に、ＢＬ変換判定部３４の動作について説明する。図１３は、ＢＬ変換判定部３４におけるＢＬ変換要否の判断手順の一例を表したものである。図１３には、全てのフラグが初期化された状態のＦＩＦＯメモリ３３Ａが例示されている。
　ＢＬ変換判定部３４は、まず、ＲＷ切替検出部３２から取得したパラメータｉをパラメータｊにコピーする（ステップＳ２０１）。次に、ＢＬ変換判定部３４は、パラメータｊが０以上であるか否かを判定する（ステップＳ２０２）。パラメータｊが０以上である場合には（ステップＳ２０２；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａに格納された、格納順番がｊのメモリアクセス要求にアクセスし、格納順番がｊのメモリアクセス要求に含まれるＢＧの識別子を読み出す。そして、ＢＬ変換判定部３４は、ステップＳ２０１の実行を開始してから現在までにアクセスしたメモリアクセス要求に含まれるＢＧの識別子およびその数（ＢＧの数）を内部メモリに記録する（ステップＳ２０３）。ＢＬ変換判定部３４は、さらに、ステップＳ２０１の実行を開始してから現在までにアクセスしたメモリアクセス要求の数も内部メモリに記録する。パラメータｊが負の値である場合には（ステップＳ２０２；Ｎ）、分割要否情報生成判断に移行する（ステップＳ２０４）。
　ＢＬ変換判定部３４は、ステップＳ２０３を実行した後、内部メモリに記録されたＢＧの数が２よりも大きいか否かを判定する（ステップＳ２０５）。内部メモリに記録されたＢＧの数が２よりも大きい場合には（ステップＳ２０５；Ｙ）、分割要否情報生成判断（ステップＳ２０４）に移行する。内部メモリに記録されたＢＧの数が２以下の場合には（ステップＳ２０５；Ｎ）、内部メモリに記録したＢＧの識別子において、直近に記録した２つのＢＧの識別子が互いに等しいか否かを判定する（ステップＳ２０６）。
　直近に記録した２つのＢＧの識別子が互いに等しい場合には（ステップＳ２０６；Ｙ）、ＢＬ変換判定部３４は、最後にアクセスしたモリアクセス要求は有効な要求ではないと判断し、この処理を終了する。直近に記録した２つのＢＧの識別子が互いに異なる場合には（ステップＳ２０６；Ｎ）、ＢＬ変換判定部３４は、最後にアクセスしたモリアクセス要求は有効な要求であると判断する。そして、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａに格納された、格納順番がｊのメモリアクセス要求に対応するバンクグループ情報ｂｇｉｎｔに対して「１」を書き込む。ＢＬ変換判定部３４は、さらに、パラメータｊから１を引き（ステップＳ２０７）、ステップＳ２０２に戻る。
　図１４は、ＢＬ変換判定部３４における分割要否情報生成（ステップＳ２０４）の判断手順の一例を表したものである。図１４には、図１３に記載の処理がなされた後のフラグが書き込まれたＦＩＦＯメモリ３３Ａが例示されている。
　ＢＬ変換判定部３４は、パラメータｊが０であるか否かを判定する（ステップＳ３０１）。パラメータｊが０である場合（ステップＳ３０１；Ｙ）、ＢＬ変換判定部３４は、分割要否情報作成（ステップＳ３０２）に移行する。パラメータｊが０ではない場合（ステップＳ３０１；Ｎ）、ＢＬ変換判定部３４は、分割要否情報生成の判断を終了する。
　図１５は、ＢＬ変換判定部３４における分割要否情報の作成手順の一例を表したものである。図１５には、図１５に記載の処理がなされた後のフラグが書き込まれたＦＩＦＯメモリ３３Ａが例示されている。
　ＢＬ変換判定部３４は、内部メモリに記録されたメモリアクセス要求の数が偶数×２であるか否かを判定する（ステップＳ４０１）。上記「内部メモリに記録されたメモリアクセス要求の数」は、ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）である。その結果、ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２である場合には（ステップＳ４０１；Ｙ）、ＢＬ変換判定部３４は、コマンドスケジューラ４１から取得した発行タイミング情報に基づいて、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定する（ステップＳ４０２）。具体的には、コマンドスケジューラ４１から取得した発行タイミング情報から、コマンドＣｍｄ－ｂの発行タイミング（発行時刻）と、コマンドＣｍｄ－ａの発行タイミング（発行時刻）とが得られたとする。このとき、ＢＬ変換判定部３４は、これらの発行時刻から、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定することができる。
　その結果、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれていない場合には（ステップＳ４０２；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａにおいて、ＢＧインタリーブＩＬ－ａのメモリアクセス要求に対応する分割要否情報ｄｅｖに「１」を書き込む（ステップＳ４０３）。
　一方、ステップＳ４０１において、ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２である場合には（ステップＳ４０１；Ｎ）、ＢＬ変換判定部３４は、コマンドスケジューラ４１から取得した発行タイミング情報に基づいて、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定する（ステップＳ４０４）。具体的には、コマンドスケジューラ４１から取得した発行タイミング情報から、コマンドＣｍｄ－ｂの発行タイミング（発行時刻）と、コマンドＣｍｄ－ａの発行タイミング（発行時刻）とが得られたとする。このとき、ＢＬ変換判定部３４は、これらの発行時刻から、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定することができる。
　その結果、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれている場合には（ステップＳ４０４；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａにおいて、ＢＧインタリーブＩＬ－ａのメモリアクセス要求に対応する分割要否情報ｄｅｖに「１」を書き込む（ステップＳ４０３）。ステップＳ４０４において、メモリアクセス要求Ｒ－ａがメモリアクセス要求Ｒ－ｂから２ｎＣＫずれていない場合（ステップＳ４０４；Ｎ）、または、ステップＳ４０２において、メモリアクセス要求Ｒ－ａがメモリアクセス要求Ｒ－ｂから２ｎＣＫずれている場合（ステップＳ４０２；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａにおいて、ＢＧインタリーブＩＬ－ａのメモリアクセス要求に対応する分割要否情報ｄｅｖに「０」を書き込む（ステップＳ４０５）。
　次に、ＢＬ変換部３５の動作について説明する。図１６は、ＢＬ変換部３５におけるＢＬ変換手順の一例を表したものである。ＦＩＦＯメモリ３３Ａは、新たなメモリアクセス要求が格納されるたびに、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求を分割要否情報ｄｅｖとともにＢＬ変換部３５に出力する。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからメモリアクセス要求および分割要否情報ｄｅｖが入力されると、分割要否情報ｄｅｖが「１」であるか否かを判定する（ステップＳ５０１）。その結果、分割要否情報ｄｅｖが「１」である場合には（ステップＳ５０１；Ｙ）、ＢＬ変換部３５は、メモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する（ステップＳ５０２）。具体的には、ＢＬ変換部３５は、ＢＬ３２のメモリアクセス要求を、ＢＬ１６の２つのメモリアクセス要求に分割する。分割要否情報ｄｅｖが「０」である場合には（ステップＳ５０１；Ｎ）、ＢＬ変換部３５は、メモリアクセス要求のＢＬ長をＢＬ３２のまま変更しない（ステップＳ５０３）。
　次に、ＢＧインタリーブＩＬ－ａのメモリアクセス要求のＢＬ長について具体的な変換方法について説明する。
　図１７は、条件Ａを満たしたときにフラグの書き込み処理がなされた後のＦＩＦＯメモリ３３Ａの一例を表したものである。以下では、図１７に記載のＦＩＦＯメモリ３３Ａに対して複数のメモリアクセス要求が順次入力されたときの、ＢＬ変換部３５からの出力について説明する。
　ＦＩＦＯメモリ３３Ａに新たなメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ２）＝メモリアクセス要求Ｒ－ｂ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ２）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ２）をそのまま、メモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ１）＝メモリアクセス要求Ｒ－ａ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ１）をそのまま、メモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの先頭のリード要求（ＢＬ３２，ＢＧ２））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ２）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ２）を、２つのリード要求（ＢＬ１６，ＢＧ２）に分割してメモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの２番目のリード要求（ＢＬ３２，ＢＧ３））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ３）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ３）を、２つのリード要求（ＢＬ１６，ＢＧ３）に分割してメモリコントローラ４０に出力する。ＢＬ変換部３５は、以降も上記と同様にして、メモリアクセス要求をメモリコントローラ４０に出力する。その結果、例えば、図１８に示したようなメモリアクセス要求列がメモリコントローラ４０に入力される。図１８では、メモリコントローラ４０に入力された複数のメモリアクセス要求が下から順番に並んで配置されている。
　図１９は、条件Ｂを満たしたときにフラグの書き込み処理がなされた後のＦＩＦＯメモリ３３Ａの一例を表したものである。以下では、図１９に記載のＦＩＦＯメモリ３３Ａに対して複数のコマンドが順次入力されたときの、ＢＬ変換部３５からの出力について説明する。
　ＦＩＦＯメモリ３３Ａに新たなメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ１）＝メモリアクセス要求Ｒ－ｂ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ１）をそのまま、メモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ０）＝メモリアクセス要求Ｒ－ａ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ０）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ０）をそのまま、メモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの先頭のリード要求（ＢＬ３２，ＢＧ２））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ２）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ２）を、２つのリード要求（ＢＬ１６，ＢＧ２）に分割してメモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの２番目のリード要求（ＢＬ３２，ＢＧ３））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ３）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ３）を、２つのリード要求（ＢＬ１６，ＢＧ３）に分割してメモリコントローラ４０に出力する。ＢＬ変換部３５は、以降も上記と同様にして、メモリアクセス要求をメモリコントローラ４０に出力する。その結果、例えば、図２０に示したようなメモリアクセス要求列がメモリコントローラ４０に入力される。図２０では、メモリコントローラ４０に入力された複数のメモリアクセス要求が下から順番に並んで配置されている。
　次に、メモリコントローラ４０について説明する。メモリコントローラ４０は、例えば、図５に示したように、コマンドスケジューラ４１と、ＬＰＤＤＲ－ＰＨＹ（以下、単に「物理層」と称する。）４２とを有している。
　コマンドスケジューラ４１は、調整部３０から入力されたメモリアクセス要求に基づいて、ＤＲＡＭ５０に対するコマンドを発行する。このとき、コマンドスケジューラ４１は、発行するコマンドの発行タイミング情報を生成し、生成した発行タイミング情報に従ってコマンドを物理層４２に出力する。コマンドスケジューラ４１は、生成した発行タイミング情報をＢＬ変換判定部３４に出力する。
　コマンドスケジューラ４１は、例えば、ＤＲＡＭ５０における複数のバンクグループに対して、並列的にアクセスさせるためのバンクグループインタリーブ手法によりコマンドを発行する。メモリコントローラ４０は、内部バッファに格納しておいた書き込みデータを、コマンド発行と同期してＤＲＡＭ５０に出力する。メモリコントローラ４０は、コマンド発行と同期して、ＤＲＡＭ５０から読み出しデータを読み出し、内部バッファに格納する。
　物理層４２は、メモリコントローラ４０の動作クロックと同期して供給されるコマンドと、内部バッファに格納しておいた書き込みデータとを、ＤＲＡＭ５０のメモリクロックに基づいて出力する。また、物理層４２は、ＤＲＡＭ５０におけるメモリクロックに同期して読み出されたデータを、メモリコントローラ４０の動作クロックに同期させて内部バッファに格納する。
　コマンドスケジューラ４１は、メモリアクセスの効率を高めるためにアクセス順序の入れ替えを行う機能（アウトオブオーダ実行機能）を有している。以下に、アウトオブオーダ実行機能について説明する。
　図２１は、アウトオブオーダの実行手順の一例を表したものである。まず、コマンドスケジューラ４１は、追い越しフラグが立っているか否かを判定する（ステップＳ５０１）。その結果、追い越しフラグが立っている場合には（ステップＳ５０１；Ｙ）、コマンドスケジューラ４１は、追い越しフラグをクリアする（ステップＳ５０２）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５０２，Ｓ５０３）。
　追い越しフラグが立っていない場合には（ステップＳ５０１；Ｎ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドのＢＬ長がＢＬ３２であるか否かを判定する（ステップＳ５０５）。その結果、（ｂ）に対応するコマンドのＢＬ長がＢＬ３２である場合には（ステップＳ５０５；Ｙ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５０６，Ｓ５０７）。
　（ｂ）に対応するコマンドのＢＬ長がＢＬ３２ではない場合には（ステップＳ５０５；Ｎ）、コマンドスケジューラ４１は、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドもしくはライトコマンドであるか否かを判定する（ステップＳ５０８）。その結果、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドもしくはライトコマンドではない場合には（ステップＳ５０８；Ｎ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５０９，Ｓ５１０）。
　（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドもしくはライトコマンドである場合には（ステップＳ５０８；Ｙ）、コマンドスケジューラ４１は、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しいか否かを判定する（ステップＳ５１１）。その結果、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっている場合には（ステップＳ５１１；Ｎ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５１２，Ｓ５１３）。
　（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しい場合には（ステップＳ５１１；Ｙ）、コマンドスケジューラ４１は、追い越しフラグを立てる（ステップＳ５１４）。続いて、コマンドスケジューラ４１は、（ｃ）に対応するコマンドの発行時刻を決定し、（ｃ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５１５，Ｓ５１６）。
　図２２は、コマンドスケジューラ４１で生成されるコマンド列の一例を表したものである。図２２の各時刻は、（ｂ）に対応するコマンドに対して決定される発行時刻であり、（ｃ）に対応するコマンドは（ｂ）に対応するコマンドの次に古いコマンドである。
　コマンドスケジューラ４１は、図２２（Ａ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ１とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
　次に、コマンドスケジューラ４１は、図２２（Ｂ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しくなっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｙ）。このとき、コマンドスケジューラ４１は、追い越しフラグを立て、（ｃ）に対応するコマンドの発行時刻をｔ２とする（ステップＳ５１４，Ｓ５１５）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｃ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１６）。
　次に、コマンドスケジューラ４１は、図２２（Ｃ）に示したように、追い越しフラグが立っている場合には（ステップＳ５０１；Ｙ）、追い越しフラグをクリアする（ステップＳ５０２）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ３とする（ステップＳ５０３）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５０４）。
　次に、コマンドスケジューラ４１は、図２２（Ｄ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ４とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
　次に、コマンドスケジューラ４１は、図２２（Ｅ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ５とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
　次に、コマンドスケジューラ４１は、図２２（Ｆ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しくなっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｙ）。このとき、コマンドスケジューラ４１は、追い越しフラグを立て、（ｃ）に対応するコマンドの発行時刻をｔ６とする（ステップＳ５１４，Ｓ５１５）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｃ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１６）。
　次に、コマンドスケジューラ４１は、図２２（Ｇ）に示したように、追い越しフラグが立っているとする（ステップＳ５０１；Ｙ）。このとき、コマンドスケジューラ４１は、追い越しフラグをクリアし、（ｂ）に対応するコマンドの発行時刻をｔ７とする（ステップＳ５０２，Ｓ５０３）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５０４）。
　次に、コマンドスケジューラ４１は、図２２（Ｈ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ８とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
　次に、コマンドスケジューラ４１は、図２２（Ｉ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ３２となっているとする（ステップＳ５０１；Ｎ，５０５；Ｙ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ９とする（ステップＳ５０６）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５０７）。
　このようにして、コマンドスケジューラ４１は、アウトオブオーダを実行する。
　図２３は、リードコマンドからライトコマンドに変化するコマンド列が入力されたときのコマンドスケジューラ４１の動作の一例を表したものである。図２３の上段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラ４１の動作の一例が表わされている。図２３の下段には、図２３の上段に表されたコマンドスケジューラ４１の動作において、特定のＢＧインタリーブの複数のリードコマンド（ＢＬ３２，ＢＧ３）のＢＬ長をＢＬ３２からＢＬ１６に変換した動作の一例が表わされている。なお、特定のＢＧインタリーブとは、分割要否情報ｄｅｖが「１」となっている複数のコマンドで構成されたＢＧインタリーブを指している。
　図２３の上段、下段において、アドレスコマンド線に出力されるコマンドがバンクグループごとおよびバンクアドレスごとに分けて表されており、データ線に出力されるデータがバンクグループごとおよびバンクアドレスごとに異なる模様で表されている。なお、データ線において、黒塗りの箇所はデータが出力されていないことを示している。
　図２３から、特定のＢＧインタリーブの複数のリードコマンドのＢＬ長をＢＬ３２からＢＬ１６に変換することにより、リード・ライトの切り替えに要するペナルティを短縮することができることがわかる。
　図２４は、ライトコマンドからリードコマンドに変化するコマンド列が入力されたときのコマンドスケジューラ４１の動作の一例を表したものである。図２４の上段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラ４１の動作の一例が表わされている。図２４の下段には、図２４の上段に表されたコマンドスケジューラ４１の動作において、特定のＢＧインタリーブの複数のリードコマンド（ＢＬ３２，ＢＧ３）のＢＬ長をＢＬ３２からＢＬ１６に変換した動作の一例が表わされている。なお、特定のＢＧインタリーブとは、分割要否情報ｄｅｖが「１」となっている複数のコマンドで構成されたＢＧインタリーブを指している。
　図２４の上段、下段において、アドレスコマンド線に出力されるコマンドがバンクグループごとおよびバンクアドレスごとに分けて表されており、データ線に出力されるデータがバンクグループごとおよびバンクアドレスごとに異なる模様で表されている。なお、データ線において、黒塗りの箇所はデータが出力されていないことを示している。
　図２４から、特定のＢＧインタリーブの複数のコマンドのＢＬ長をＢＬ３２からＢＬ１６に変換することにより、リード・ライトの切り替えに要するペナルティを短縮することができることがわかる。
［効果］
　次に、本実施の形態に係る情報処理システムの効果について説明する。
　本実施の形態では、リードＢＧインタリーブもしくはライトＢＧインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードＢＧインタリーブもしくはライトＢＧインタリーブに含まれるメモリアクセス要求のＢＬ長が変換される。これにより、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
　本実施の形態では、上記条件Ａおよび上記条件Ｂのいずれかの条件を満たす場合に、リードＢＧプインタリーブもしくはライトＢＧインタリーブに含まれるメモリアクセス要求のＢＬ長がＢＬ３２からＢＬ１６に変換される。これにより、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
　本実施の形態では、複数のメモリアクセス要求において、リードＢＧインタリーブもしくはライトＢＧインタリーブに該当するメモリアクセス要求が存在するか否かが判定され、その判定結果に応じたフラグがバンクグループ情報としてバッファ３３のＦＩＦＯメモリ３３Ａに書き込まれる。これにより、ＦＩＦＯメモリ３３Ａを用いてＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
　本実施の形態では、コマンドスケジューラ４１から取得した発行タイミング情報に基づいて、フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否かが判定され、その判定結果に応じたフラグが分割要否情報ｄｅｖとしてバッファ３３のＦＩＦＯメモリ３３Ａに書き込まれる。これにより、ＦＩＦＯメモリ３３Ａを用いてＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
＜３．変形例＞
　以下、上記実施の形態に係る情報処理システムの変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
［変形例Ａ］
　上記実施の形態およびその変形例において、例えば、図２５に示したように、調整部３０およびメモリコントローラ４０の代わりに、メモリコントローラ６０が設けられていてもよい。メモリコントローラ６０は、コマンドスケジューラ４３および物理層４２を有している。コマンドスケジューラ４３は、例えば、バッファ４３ａ、ＲＷ切替検出部３２、ＢＬ変換部３５、ＢＬ変換判定部３４およびコマンド発行部４３ｂを有している。
　バッファ４３ａは、例えば、ＦＩＦＯメモリ３３Ａを有している。バッファ４３ａは、調停部３１からメモリアクセス要求を受け付けるたびに、受け付けたメモリアクセス要求をＦＩＦＯメモリ３３Ａに格納する。ＢＬ変換部３５は、バッファ４３ａのＦＩＦＯメモリ３３Ａから出力されたメモリアクセス要求をコマンド発行部４３ｂに出力する。
　コマンド発行部４３ｂは、ＢＬ変換部３５から入力されたメモリアクセス要求に基づいて、ＤＲＡＭ５０に対するコマンドを発行する。コマンド発行部４３ｂは、例えば、ＤＲＡＭ５０における複数のバンクグループに対して、並列的にアクセスさせるためのバンクグループインタリーブ手法によりコマンドを発行する。コマンド発行部４３ｂは、内部バッファに格納しておいた書き込みデータを、コマンド発行と同期してＤＲＡＭ５０に出力する。コマンド発行部４３ｂは、コマンド発行と同期して、ＤＲＡＭ５０から読み出しデータを読み出し、内部バッファに格納する。
　本変形例では、調整部３０の機能がメモリコントローラ６０に内蔵されている。このようにした場合には、メモリコントローラ６０内のコマンドバッファをバッファ４３ａとして用いることができる。
　なお、本変形例において、コマンド発行部４３ｂは、メモリコントローラ６０内で管理するＤＱピンの使用状態についての情報をＢＬ変換判定部３４に出力してもよい。このとき、ＢＬ変換判定部３４は、ＤＱピンの使用状態についての情報に基づいて、図１２（Ｂ）に示したような空きがＤＱピンに生じるか否か（つまり、上述の条件Ａを満たすか否か）を判定する。その結果、図１２（Ｂ）に示したような空きがＤＱピンに生じる（つまり、上述の条件Ａを満たす）と判定した場合には、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長を、ＢＬ３２からＢＬ１６へ変換する。このようにした場合であっても、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘといった最新世代のＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
［変形例Ｂ］
　上記実施の形態および変形例Ａでは、各イニシエータ１０から入力されるメモリアクセス要求に含まれるＢＬ長が常にＢＬ３２となっていた。しかし、上記実施の形態および変形例Ａにおいて、各イニシエータ１０から入力されるメモリアクセス要求の一部に含まれるＢＬ長が、例えば、図２６に示したようにＢＬ１６となっていてもよい。
　図２７は、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長の変換を実行するか否かを判断するための条件を表したものである。図２７には、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長を、ＢＬ１６からＢＬ３２へ変換する条件が示されている。ＢＬ変換判定部３４およびＢＬ変換部３５は、以下の２つのいずれの条件も満たさない場合に、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長を、ＢＬ１６からＢＬ３２へ変換する。
・条件Ａ
　２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
　２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
　図２８（Ａ）、図２８（Ｂ）は、２ＢＧインタリーブＩＬ－ａ、コマンドＣｍｄ－ａおよびコマンドＣｍｄ－ｂについて説明する図である。図２８（Ａ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ１６の８つのリード要求でインタリーブするように構成されている場合が例示されている。図２９（Ｂ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ１６の４つのリードコマンドでインタリーブするように構成されている場合が例示されている。
　図２８（Ａ）では、２ＢＧインタリーブＩＬ－ａの直前のコマンドＣｍｄ－ａが、バンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂが、バンクグループＢＧ２に対するＢＬ３２のリードコマンドとなっている。一方、図２９（Ｂ）では、２ＢＧインタリーブＩＬ－ａの直前のコマンドＣｍｄ－ａが、バンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂが、バンクグループＢＧ０に対するＢＬ３２のリードコマンドとなっている。
　本変形例では、上記条件Ａおよび上記条件Ｂのいずれの条件も満たさない場合に、リードＢＧプインタリーブもしくはライトＢＧインタリーブに含まれるメモリアクセス要求のＢＬ長がＢＬ１６からＢＬ３２に変換される。これにより、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
［変形例Ｃ］
　上記実施の形態および変形例Ａ，Ｂにおいて、コマンドスケジューラ４１が、３つのバンクグループにインタリーブしてもよい。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、リード・ライトの切り替えの直前の３ＢＧインタリーブＩＬ－ｂ（リードＢＧグループインタリーブもしくはライトＢＧインタリーブ）のメモリアクセス要求数と、３ＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長を変換する。なお、「３ＢＧインタリーブ」とは、３つのバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、以下に記載の条件Ａまたは条件Ｂに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断してもよい。
・条件Ａ
　３ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
　３ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
　このとき、バッファ３３には、例えば図２９に記載のＦＩＦＯメモリ３３Ａが格納されている。図２９は、条件Ａを満たしたときにフラグの書き込み処理がなされた後のフラグが書き込まれたＦＩＦＯメモリ３３Ａの一例を表したものである。以下では、図２９に記載のＦＩＦＯメモリ３３Ａに対して複数のメモリアクセス要求が順次入力されたときの、ＢＬ変換部３５からの出力について説明する。
　ＦＩＦＯメモリ３３Ａに新たなメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ１）＝メモリアクセス要求Ｒ－ｂ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ１）をそのまま、メモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ０）＝メモリアクセス要求Ｒ－ａ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ０）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ０）をそのまま、メモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（３ＢＧインタリーブＩＬ－ｂの先頭のリード要求（ＢＬ３２，ＢＧ１））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ１）を、２つのリード要求（ＢＬ１６，ＢＧ１）に分割してメモリコントローラ４０に出力する。
　ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（３ＢＧインタリーブＩＬ－ｂの２番目のリード要求（ＢＬ３２，ＢＧ３））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ３）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ３）を、２つのリード要求（ＢＬ１６，ＢＧ３）に分割してメモリコントローラ４０に出力する。ＢＬ変換部３５は、以降も上記と同様にして、コマンドをメモリコントローラ４０に出力する。その結果、例えば、図３０に示したようなメモリアクセス要求列がメモリコントローラ４０に入力される。図３０では、メモリコントローラ４０に入力された複数のメモリアクセス要求が下から順番に並んで配置されている。
　本変形例では、リード・ライトの切り替えの直前の３ＢＧインタリーブＩＬ－ｂのメモリアクセス要求数と、３ＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求に対応するコマンドＣｍｄ－ａのタイミング情報とに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長が変換される。このようにした場合であっても、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
　なお、本変形例において、コマンドスケジューラ４１が、Ｍ個のバンクグループにインタリーブしてもよい。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、リード・ライトの切り替えの直前のＭＢＧインタリーブＩＬ－ｂ（Ｍ≧４）のメモリアクセス要求数と、ＭＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、ＭＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長を変換してもよい。なお、「ＭＢＧインタリーブ」とは、Ｍ個のバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、以下に記載の条件Ａまたは条件Ｂに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断してもよい。
・条件Ａ
　ＭＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
　ＭＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
　このようにした場合であっても、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
　以上、複数の実施の形態およびそれらの変形例を挙げて本技術を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する検出部と、
　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブのメモリアクセス要求数と、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの直前のメモリアクセス要求に対応する第１コマンドのタイミング情報とに基づいて、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する変換部と
　を備えた
　メモリ制御装置。
（２）
　前記変換部は、以下の２つのいずれかの条件を満たす場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する
　（１）に記載のメモリ制御装置。
・条件Ａ
　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
（３）
　前記変換部は、以下の２つのいずれの条件も満たさない場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるコマンドのＢＬ長をＢＬ１６からＢＬ３２に変換する
　（１）に記載のメモリ制御装置。
・条件Ａ
　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の前記第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
（４）
　前記複数のメモリアクセス要求と、前記コマンドごとに対応付けられたバンクグループ情報および分割要否情報とを記憶する記憶部と、
　前記複数のメモリアクセス要求において、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに該当するメモリアクセス要求が存在するか否かを判定し、その判定結果に応じたフラグを、前記バンクグループ情報として前記記憶部に書き込む判定部と
　を更に備えた
　（１）または（２）に記載のメモリ制御装置。
（５）
　前記判定部は、前記タイミング情報に基づいて、前記フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否か判定し、その判定結果に応じたフラグを、前記分割要否情報として前記記憶部に書き込む
　（４）に記載のメモリ制御装置。
　本開示の一実施形態に係るメモリ制御装置では、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長が変換される。これにより、ＤＲＡＭへのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭへのアクセスをより効率良く実行することができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
　本出願は、日本国特許庁において２０２２年３月３１日に出願された日本特許出願番号第２０２２－０５９６９８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (5)

  1. 　受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する検出部と、
    　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブのメモリアクセス要求数と、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの直前のメモリアクセス要求に対応する第１コマンドのタイミング情報とに基づいて、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する変換部と
    　を備えた
    　メモリ制御装置。
  2. 　前記変換部は、以下の２つのいずれかの条件を満たす場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する
    　請求項１に記載のメモリ制御装置。
    ・条件Ａ
    　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
    ・条件Ｂ
    　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
  3. 　前記変換部は、以下の２つのいずれの条件も満たさない場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるコマンドのＢＬ長をＢＬ１６からＢＬ３２に変換する
    　請求項１に記載のメモリ制御装置。
    ・条件Ａ
    　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の前記第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
    ・条件Ｂ
    　前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
  4. 　前記複数のメモリアクセス要求と、前記コマンドごとに対応付けられたバンクグループ情報および分割要否情報とを記憶する記憶部と、
    　前記複数のメモリアクセス要求において、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに該当するメモリアクセス要求が存在するか否かを判定し、その判定結果に応じたフラグを、前記バンクグループ情報として前記記憶部に書き込む判定部と
    　を更に備えた
    　請求項１に記載のメモリ制御装置。
  5. 　前記判定部は、前記タイミング情報に基づいて、前記フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否か判定し、その判定結果に応じたフラグを、前記分割要否情報として前記記憶部に書き込む
    　請求項４に記載のメモリ制御装置。
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