WO2023188905A1 - 情報処理装置、及び情報処理装置の動作制御方法 - Google Patents

情報処理装置、及び情報処理装置の動作制御方法 Download PDF

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information processing
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浩 小林
紘司 清田
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ソニーグループ株式会社
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    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt

Definitions

  • the present disclosure relates to an information processing device and an operation control method for the information processing device.
  • atomic processing In programming using a microprocessor or the like, for example, it may be desirable to execute a process consisting of two or more instructions, such as read-defy-write, continuously without interruption. Such processing in which a certain operation cannot be interrupted by others is called atomic processing.
  • interrupt disabled In microprocessors that support interrupts, it is common practice to provide the microprocessor with "interrupt disabled” and “interrupt enabled” states, as well as “interrupt disabled instructions” and “interrupt enabled instructions” to control these states.
  • interrupt states are controlled by software, there are a huge number of interrupt patterns that can occur, such as nesting of interrupt disabling/restoring processing and interrupt generation timing, leading to an increase in software testing costs and a decrease in maintainability.
  • interrupt disable instruction an instruction that stops the microprocessor until an interrupt occurs.
  • Patent Document 1 discloses a technique that disables interrupts when an instruction placed at an address in a specific range determined by hardware is executed.
  • Patent Document 2 discloses that a single instruction has the function of changing the value of the interrupt mask register by making it possible to directly change the contents of the interrupt mask register based on the decoding result of the instruction decoder of the microprocessor. , a technique is disclosed in which such a single instruction simultaneously calls a process and changes the value of an interrupt mask register, and furthermore, achieves atomicity by disabling interrupts during the execution of the single instruction. has been done.
  • Patent Document 1 and Patent Document 2 attempt to solve a similar problem, neither of them is a technique for controlling interrupt permission and interrupt prohibition on an instruction-by-instruction basis when an instruction is executed.
  • the present disclosure has been made in view of the above circumstances, and it is an object of the present disclosure to provide an information processing device capable of controlling interrupt enablement and interrupt prohibition on an instruction-by-instruction basis when executing an instruction, and an operation control method for the information processing device. purpose.
  • One aspect of the present disclosure includes a processor module that operates based on a bit field structured instruction set, an interrupt detector that detects an external interrupt signal, and a processor module that operates according to the detected interrupt signal.
  • an interrupt control unit that controls the processor module, the instruction set has an interrupt disable field that disables interrupts when the processor module executes an instruction, and the interrupt control unit detects the interrupt signal.
  • the information processing apparatus controls execution of interrupt processing by the processor module based on the contents of an interrupt prohibition field provided in an instruction code to be executed when the processor module executes an interrupt.
  • Another aspect of the present disclosure is a method for controlling the operation of an information processing apparatus including a processor module that operates based on a bit field structured instruction set, wherein the instruction set generates an interrupt when the processor module executes an instruction.
  • the information processing device has an interrupt prohibition field that prohibits interrupts
  • the information processing device detects an interrupt signal from the outside, and the information processing device includes an interrupt prohibition field that is provided in an instruction code to be executed when the information processing device detects the interrupt signal.
  • a method for controlling the operation of an information processing apparatus includes: controlling execution of interrupt processing by the processor module based on the contents of a field.
  • FIG. 1 is a block diagram showing a hardware configuration of an information processing device according to an embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating an instruction pipeline processing procedure in an embodiment of the present disclosure.
  • 3 is a flowchart showing a procedure of atomic processing by a microprocessor as a comparative example.
  • 7 is a flowchart showing a procedure of interrupt disabling processing by a microprocessor as a comparative example.
  • 3 is a flowchart illustrating a procedure of interrupt restoration processing by a microprocessor as a comparative example.
  • As a comparative example it is a diagram illustrating an example in which interrupts are permitted upon return from an interrupt routine.
  • FIG. 1 is a block diagram showing a hardware configuration of an information processing device according to an embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating an instruction pipeline processing procedure in an embodiment of the present disclosure.
  • 3 is a flowchart showing a procedure of atomic processing by a microprocessor as a comparativ
  • FIG. 3 is a diagram illustrating an example in which an interrupt disabling field is provided in the bit fields of all instruction sets in an embodiment of the present disclosure.
  • 2 is a flowchart illustrating an interrupt processing procedure of a microprocessor according to an embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a bit field structure of an instruction set according to a modification of an embodiment of the present disclosure.
  • the effects described in this specification are merely examples and are not limiting, and other effects may also exist.
  • the term “means” does not simply mean physical means, but also includes cases in which the functions of the means are realized by software. Further, the function of one means may be realized by two or more physical means, or the functions of two or more means may be realized by one physical means.
  • a “system” refers to a logical collection of multiple devices (or functional modules that realize a specific function), and whether each device or functional module is in a single housing or not. There is no particular question.
  • FIG. 1 is a block diagram showing the hardware configuration of an information processing device 10 according to an embodiment of the present disclosure.
  • the information processing device 10 includes a microprocessor 11, a memory 12, and an interrupt controller 13.
  • Microprocessor 11, memory 12, and interrupt controller 13 are interconnected by bus 14.
  • the microprocessor 11 includes an arithmetic unit 111 as a processor module, a control circuit 112 as an interrupt control section, and an interrupt control register 113.
  • a general-purpose register (not shown) provided in the microprocessor 10 temporarily stores various data generated when the arithmetic unit 111 executes an instruction.
  • the interrupt controller 13 detects an external interrupt signal and notifies the interrupt control register 113 of the microprocessor 11 of the detected interrupt signal. Then, the interrupt control register 113 controls whether or not to notify the control circuit 112 of the interrupt signal.
  • the control circuit 112 controls the arithmetic unit 111, that is, the microprocessor 11, according to the value stored in the interrupt control register 113, which indicates either a state in which interrupts are prohibited or a state in which interrupts are permitted.
  • the arithmetic unit 111 is controlled so that it operates.
  • an input section that receives signals and data from an external device or user, and an output section that outputs signals and data from the external device or user can be connected to the bus 14.
  • FIG. 2 shows instruction pipeline processing. This pipeline processing is executed by the microprocessor 11.
  • the microprocessor 11 fetches the instruction code from the specified address of the memory 12 (step ST2a), decodes the fetched instruction code (step ST2b), and executes the decoded instruction (step ST2c). Then, the microprocessor 11 writes the execution result to a general-purpose register or a designated address in the memory 12 (step ST2d). Furthermore, when the microprocessor 11 receives an interrupt signal during pipeline processing, it executes the interrupt processing shown in FIG.
  • FIG. 3 is a flowchart showing the procedure of atomic processing by the microprocessor 11.
  • the microprocessor 11 stores the value stored in the interrupt control register 113 in a general-purpose register or memory 12, executes an "interrupt disable instruction" (step ST3a), and executes a process that does not want to be interrupted, such as rewriting data, for example.
  • the value stored in the general-purpose register or memory 12 in step ST3a is restored to the value of the interrupt control register 113 according to the interrupt permission state (step ST3c).
  • FIG. 4 is a flowchart showing the procedure of interrupt disabling processing by the microprocessor 11.
  • the microprocessor 11 obtains a value indicating "interrupt disabled” or “interrupt enabled” from the interrupt control register 113 (step ST4a)
  • it sets the value stored in the interrupt control register 113 to a value indicating "interrupt disabled”.
  • Step ST4b the obtained value indicating "interruption prohibited” or "interruption permission” is stored in the general-purpose register or memory 12 (step ST4c).
  • FIG. 5 is a flowchart showing the procedure of interrupt restoration processing by the microprocessor 11.
  • the microprocessor 11 reads the value stored in the general-purpose register or memory 12 in step ST4c (step ST5a), and determines whether the read value is "interrupt disabled” or "interrupt enabled” (step ST5b). .
  • the microprocessor 11 sets the value stored in the interrupt control register 113 to a value indicating "interrupts are enabled” (step ST5c), and if "interrupts are disabled” (prohibited), the microprocessor 11 sets the value stored in the interrupt control register 113 to a value indicating "interrupt disabled” (step ST5d).
  • controlling interrupt states by software involves a huge number of possible interrupt patterns, such as nesting of interrupt disabling/restoring processing and interrupt generation timing, which increases software testing costs and reduces maintainability.
  • interrupt disable instruction an instruction that stops the microprocessor until an interrupt occurs.
  • FIG. 6 is an example of allowing interrupts upon return from the interrupt routine.
  • the return address from the interrupt routine is stored in a general-purpose register
  • the interrupt enable instruction is used to enable interrupts
  • the jump instruction is used to jump to the return address stored in the general-purpose register.
  • the interrupt enable instruction there is a risk of being interrupted by another interrupt before the jump instruction is executed, and if the interrupt occurs during that time, the contents of the general-purpose register that stores the return destination address will be rewritten. Cannot operate properly.
  • ⁇ Solution means of one embodiment> Therefore, in one embodiment, as shown in FIG. 7, a field for disabling interrupts is provided in the bit fields of all instruction sets of the microprocessor 11, so that when an interrupt is detected in an instruction for the same operation, the instruction is executed. Immediately before, define instructions to enable interrupts and instructions to disable interrupts. Using these instruction sets, it is possible to control interrupts during instruction execution.
  • generation of an instruction code including an interrupt-disabled field can be realized by writing a pragma or the like in the application source code so that an interrupt-disabled section can be specified to a compiler (not shown).
  • FIG. 8 is a flowchart showing the interrupt processing procedure of the microprocessor 11 according to one embodiment.
  • the interrupt control register 113 is If the interrupt is enabled (step ST8b: Yes) and the interrupt disable field of the fetched instruction set is valid (set state) (step ST8c: Yes), no interrupt processing is performed and the fetched instruction is It is possible to perform processing according to instructions and delay interrupts.
  • step ST8c: No the microprocessor 11 executes interrupt processing (step ST8d).
  • step ST8b: No the microprocessor 11 does not perform interrupt processing.
  • interrupt control based on the contents of the interrupt disable field it is determined whether the interrupt is disabled or enabled based on the value stored in the interrupt control register 113, and the value stored in the interrupt control register 113 is determined.
  • Interrupt control based on the contents of the interrupt disable field is executed only when the state indicates that interrupts are permitted.
  • an interrupt disable field is provided for each instruction, so that when an interrupt signal is detected in instructions with the same operation, an instruction to enable interrupts and an interrupt can be distinguished from orders prohibiting
  • FIG. 9 is a diagram illustrating a bit field structure of an instruction set according to a modification of an embodiment of the present disclosure.
  • a field for disabling interrupts is provided only in the bit fields of some instruction set groups.
  • the instruction set is composed of individual instructions in any format from instruction format A to instruction format E.
  • only instruction type A is provided with an interrupt prohibition field.
  • the present disclosure can also have the following configuration.
  • a processor module that operates based on a bit field structured instruction set; an interrupt detection section that detects an external interrupt signal; an interrupt control unit that controls the processor module so that the processor module operates according to the detected interrupt signal,
  • the instruction set has an interrupt disable field that disables interrupts when the processor module executes an instruction;
  • the information processing device wherein the interrupt control unit controls execution of interrupt processing by the processor module based on contents of an interrupt prohibition field provided in an instruction code to be executed when the interrupt signal is detected.
  • the interrupt control unit controls execution of interrupt processing by the processor module based on the value stored in the register and the contents of an interrupt disable field provided in an instruction code to be executed when the interrupt signal is detected.
  • the information processing device (1) above.
  • the interrupt control unit causes the processor module to execute interrupt processing based on the contents of an interrupt disable field provided in an instruction code to be executed when a value stored in the register indicates a state in which interrupts are permitted.
  • the instruction set constitutes an instruction set group for the processor module to execute at least one operation, and the interrupt disable field is provided in a bit field of each instruction set group.
  • Device (5) As described in (1) above, the instruction set constitutes an instruction set group for the processor module to execute at least one operation, and the interrupt disable field is provided in a bit field of at least some of the instruction set groups. information processing equipment. (6) A method for controlling the operation of an information processing device including a processor module that operates based on a bit field structured instruction set, wherein the instruction set has an interrupt disable field that disables interrupts when the processor module executes an instruction.
  • the information processing device detects an interrupt signal from the outside;
  • An information processing device comprising: controlling execution of interrupt processing by the processor module based on contents of an interrupt prohibition field provided in an instruction code to be executed when the information processing device detects the interrupt signal. operation control method.
  • the information processing device includes a register that stores a value indicating either a state in which interrupts are prohibited or a state in which interrupts are permitted when the processor module executes an instruction
  • the controlling may be performed by the processor module based on the value stored in the register and the contents of the interrupt disable field provided in the instruction code to be executed when the information processing device detects the interrupt signal.
  • the controlling includes, when the value stored in the register indicates a state in which interrupts are permitted, the execution of interrupt processing by the processor module based on the contents of an interrupt disable field provided in an instruction code to be executed.
  • the method for controlling the operation of an information processing apparatus including controlling.
  • the instruction set constitutes an instruction set group for the processor module to execute at least one operation, and the interrupt disable field is provided in a bit field of at least some of the instruction set groups.

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Abstract

命令の実行時に割り込み許可、及び割り込み禁止を命令単位で制御可能な情報処理装置を提供する。情報処理装置は、プロセッサモジュールと、割り込み検出部と、割り込み制御部とを備える。プロセッサモジュールは、ビットフィールド構造の命令セットに基づいて、動作する。割り込み検出部は、外部からの割り込み信号を検出する。割り込み制御部は、検出した前記割り込み信号に従ってプロセッサモジュールが動作するように、プロセッサモジュールを制御する。命令セットは、プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有する。割り込み制御部は、割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、プロセッサモジュールによる割り込み処理の実行を制御する。

Description

情報処理装置、及び情報処理装置の動作制御方法
　本開示は、情報処理装置、及び情報処理装置の動作制御方法に関する。
　マイクロプロセッサなどを用いたプログラミング処理において、例えば、リードディファイライトなどの２つ以上の命令からなる処理を、中断することなく連続して実行したいことがある。このような、ある操作を行うときに、他がその操作に割り込めない処理をアトミック処理と呼ぶ。
　割り込みをサポートしたマイクロプロセッサにおいて、マイクロプロセッサに「割り込み禁止」「割り込み許可」の状態と、それを制御する「割り込み禁止命令」「割り込み許可命令」を持たせることが一般的に行われている。しかしながら、ソフトウェアによる割り込み状態の制御は、割り込み禁止・復元処理のネストや割り込み発生タイミングなど、起こりうる割り込みのパターンが膨大でありソフトウェアのテストコストの増大や保守性の低下を招く。
　加えて、割り込み状態の操作と他の操作をアトミックに処理したい場合があり、その場合「割り込み禁止命令」「割り込み許可命令」を用意するだけでは十分ではない。割り込み状態の操作と他の操作をアトミックに処理したい例として、割り込み発生時に実行されるルーチン（割り込みルーチン）では割り込みを禁止しておき（多重割り込みの禁止）、そのルーチンからの復帰時の割り込みを許可したり、単発の割り込みをスリープ命令（割り込みが発生するまでマイクロプロセッサを停止状態にする命令）で待つために割り込み許可したり、することが挙げられる。
　このような課題に対して、特許文献１には、ハードウェアにより決定される特定範囲のアドレスに置かれた命令の実行時には割り込み不許可とする技術が開示されている。
　また、特許文献２には、マイクロプロセッサの命令デコーダのデコード結果により直接、割り込みマスクレジスタの内容を変更できるようにすることで、単一命令に割り込みマスクレジスタの値を変更する機能を併せ持たせ、このような単一命令が、処理の呼び出しと、割り込みマスクレジスタの値変更を同時に達成し、さらにその単一命令の実行の間、割り込みが禁止されることによって、アトミシティを達成する技術が開示されている。
特開平５－６１６９３号公報 特開２０１０－２６７０６４号公報
　ところで、以前より命令の実行時に割り込み許可、及び割り込み禁止を制御する技術が望まれている。しかし、上記特許文献１及び特許文献２では、同様な課題を解決しようとしているが、いずれも命令の実行時に割り込み許可、及び割り込み禁止を命令単位で制御する技術ではない。
　本開示は、このような事情に鑑みてなされたもので、命令の実行時に割り込み許可、及び割り込み禁止を命令単位で制御可能な情報処理装置、及び情報処理装置の動作制御方法を提供することを目的とする。
　本開示の一態様は、ビットフィールド構造の命令セットに基づいて、動作するプロセッサモジュールと、外部からの割り込み信号を検出する割り込み検出部と、検出した前記割り込み信号に従って前記プロセッサモジュールが動作するように、前記プロセッサモジュールを制御する割り込み制御部と、を備え、前記命令セットは、前記プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有し、前記割り込み制御部は、前記割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、情報処理装置である。
　本開示の他の態様は、ビットフィールド構造の命令セットに基づいて、動作するプロセッサモジュールを備える情報処理装置の動作制御方法であって、前記命令セットが、前記プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有するとき、前記情報処理装置が、外部からの割り込み信号を検出することと、前記情報処理装置が、前記割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することと、を備える情報処理装置の動作制御方法である。
本開示の一実施形態に係る情報処理装置のハードウェア構成を示すブロック図である。 本開示の一実施形態における命令パイプライン処理手順を示す図である。 比較例として、マイクロプロセッサによるアトミック処理の手順を示すフローチャートである。 比較例として、マイクロプロセッサによる割り込み禁止処理の手順を示すフローチャートである。 比較例として、マイクロプロセッサによる割り込み復元処理の手順を示すフローチャートである。 比較例として、割り込みルーチンからの復帰時に割り込みを許可する例を示す図である。 本開示の一実施形態における全命令セットのビットフィールド中に割り込み禁止用のフィールドを設ける例を示す図である。 本開示の一実施形態によるマイクロプロセッサの割り込み処理手順を示すフローチャートである。 本開示の一実施形態の変形例に係る命令セットのビットフィールド構造を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。なお、本明細書等において、手段とは、単に物理的手段を意味するものではなく、その手段が有する機能をソフトウェアによって実現する場合も含む。また、１つの手段が有する機能が２つ以上の物理的手段により実現されても、２つ以上の手段の機能が１つの物理的手段により実現されても良い。また、「システム」とは、複数の装置（又は特定の機能を実現する機能モジュール）が論理的に集合した物のことをいい、各装置や機能モジュールが単一の筐体内にあるか否かは特に問わない。
　＜一実施形態＞　
　（情報処理装置の構成）　
　図１は、本開示の一実施形態に係る情報処理装置１０のハードウェア構成を示すブロック図である。図１に示すように、情報処理装置１０は、マイクロプロセッサ１１、メモリ１２、及び割り込みコントローラ１３を備える。マイクロプロセッサ１１、メモリ１２、及び割り込みコントローラ１３は、バス１４により相互に接続されている。
　マイクロプロセッサ１１は、プロセッサモジュールとしての演算器１１１と、割り込み制御部としての制御回路１１２と、割り込み制御レジスタ１１３を備える。
　マイクロプロセッサ１０に設けられる汎用レジスタ（図示せず）は、演算器１１１による命令の実行時に発生する各種データを一時的に記憶する。
　割り込みコントローラ１３は、外部からの割り込み信号を検出し、検出した割り込み信号をマイクロプロセッサ１１の割り込み制御レジスタ１１３に通知する。すると、割り込み制御レジスタ１１３は、割り込み信号を制御回路１１２に通知するか否かを制御する。制御回路１１２は、割り込み制御レジスタ１１３により割り込み信号が通知されると、割り込み制御レジスタ１１３に記憶される割り込みを禁止する状態及び許可する状態のいずれかを示す値に従って演算器１１１、つまりマイクロプロセッサ１１が動作するように、演算器１１１を制御する。
　また、バス１４には、外部の装置あるいはユーザからの信号及びデータを受け取る入力部と、外部の装置あるいはユーザからの信号及びデータを出力する出力部とが接続可能である。
　（情報処理装置の動作）　
　次に、情報処理装置１０による命令パイプライン処理の手順を説明する。図２は、命令パイプライン処理を示す。このパイプライン処理は、マイクロプロセッサ１１によって実行される。
　マイクロプロセッサ１１は、メモリ１２の指定されたアドレスから命令コードをフェッチし（ステップＳＴ２ａ）、フェッチした命令コードをデコードし（ステップＳＴ２ｂ）、デコードした命令を実行する（ステップＳＴ２ｃ）。そして、マイクロプロセッサ１１は、実行結果を汎用レジスタもしくはメモリ１２の指定されたアドレスに書き込む（ステップＳＴ２ｄ）。また、マイクロプロセッサ１１は、パイプライン処理中に、割り込み信号を受けると、図８に示す割り込み処理を実行する。
　＜実施形態の比較例＞　
　割り込みをサポートしたマイクロプロセッサ１１において、マイクロプロセッサ１１に「割り込み禁止」「割り込み許可」の状態と、それを制御する「割り込み禁止命令」「割り込み許可命令」を持たせることが一般的に行われている。これらの命令を用い、例えば図３から図５のフローチャートに示す処理を行うことで、多くの場合はアトミック処理を実現できる。
　図３は、マイクロプロセッサ１１によるアトミック処理の手順を示すフローチャートである。
　マイクロプロセッサ１１は、割り込み制御レジスタ１１３に記憶された値を汎用レジスタもしくはメモリ１２に記憶し、「割り込み禁止命令」を実行し（ステップＳＴ３ａ）、例えば、データを書き換える等の割り込まれたくない処理を実行し（ステップＳＴ３ｂ）、処理終了後に、上記ステップＳＴ３ａで汎用レジスタもしくはメモリ１２に記憶した値を割り込み許可の状態に応じて割り込み制御レジスタ１１３の値を復元する（ステップＳＴ３ｃ）。
　図４は、マイクロプロセッサ１１による割り込み禁止処理の手順を示すフローチャートである。
　マイクロプロセッサ１１は、割り込み制御レジスタ１１３から「割り込み禁止」もしくは「割り込み許可」を示す値を取得すると（ステップＳＴ４ａ）、割り込み制御レジスタ１１３に記憶された値を「割り込み禁止」を示す値にセットし（ステップＳＴ４ｂ）、また取得した「割り込み禁止」もしくは「割り込み許可」を示す値を汎用レジスタもしくはメモリ１２に記憶する（ステップＳＴ４ｃ）。
　図５は、マイクロプロセッサ１１による割り込み復元処理の手順を示すフローチャートである。
　マイクロプロセッサ１１は、ステップＳＴ４ｃで汎用レジスタもしくはメモリ１２に記憶した値を読み出し（ステップＳＴ５ａ）、読み出した値が「割り込み禁止」であるか「割り込み許可」であるかの判断を行う（ステップＳＴ５ｂ）。ここで、「割り込み許可」であれば（許可）、マイクロプロセッサ１１は割り込み制御レジスタ１１３に記憶された値を「割り込み許可」を示す値にセットし（ステップＳＴ５ｃ）、「割り込み禁止」であれば（禁止）、マイクロプロセッサ１１は割り込み制御レジスタ１１３に記憶された値を「割り込み禁止」を示す値にセットする（ステップＳＴ５ｄ）。
　しかしながら、ソフトウェアによる割り込み状態の制御は、割り込み禁止・復元処理のネストや割り込み発生タイミングなど、起こりうる割り込みのパターンが膨大でありソフトウェアのテストコストの増大や保守性の低下を招く。
　加えて、割り込み状態の操作と他の操作をアトミックに処理したい場合があり、その場合「割り込み禁止命令」「割り込み許可命令」を用意するだけでは十分でない。割り込み状態の操作と他の操作をアトミックに処理したい例として、割り込み発生時に実行されるルーチン（割り込みルーチン）では割り込みを禁止しておき（多重割り込みの禁止）、そのルーチンからの復帰時の割り込みを許可したり、単発の割り込みをスリープ命令（割り込みが発生するまでマイクロプロセッサを停止状態にする命令）で待つために割り込み許可したり、することが挙げられる。
　図６は、割り込みルーチンからの復帰時に割り込みを許可する例である。この例では、割り込みルーチンからの戻り先アドレスを汎用レジスタに格納し、割り込み許可命令によって割り込み許可状態にしたあと、ジャンプ命令で汎用レジスタに格納された戻り先アドレスにジャンプをしている。しかし、割り込み許可命令の後、ジャンプ命令を実行するまでの間に別の割り込みによって割り込まれるおそれがあり、その間に割り込まれた場合は戻り先アドレスを格納した汎用レジスタの内容が書き換わってしまうので正しく動作できない。
　＜一実施形態の解決手段＞　
　そこで、一実施形態では、図７に示すように、マイクロプロセッサ１１の全命令セットのビットフィールド中に割り込み禁止用のフィールドを設けて、同じ動作の命令において、割り込みを検出した場合、命令実行する直前に、割り込みを許可する命令と、割り込みを禁止する命令を定義する。これらの命令セットを用いて、命令実行時に割り込みを制御することが可能となる。
　ここで、割り込み禁止フィールド含む命令コードの生成は、アプリケーションソースコード中にプラグマなどを記述することでコンパイラ（図示せず）へ割り込み禁止区間を指定できるようにするなどによって実現することができる。
　図８は、一実施形態によるマイクロプロセッサ１１の割り込み処理手順を示すフローチャートである。ここでは、割り込み制御レジスタ１１３により、割り込み禁止と許可を制御できるマイクロプロセッサ１１において、マイクロプロセッサ１１が命令フェッチを行い、割り込みコントローラ１３により割り込み信号を検知したとき（ステップＳＴ８ａ）、割り込み制御レジスタ１１３が割り込み許可状態であり（ステップＳＴ８ｂ：Ｙｅｓ）、かつ、命令フェッチした命令セットの割り込み禁止フィールドが有効（セットされている状態）であれば（ステップＳＴ８ｃ：Ｙｅｓ）、割り込み処理は行わず、フェッチした命令による処理を実行し、割り込みを遅延させることが可能である。
　また、マイクロプロセッサ１１は、命令フェッチした命令セットの割り込み禁止フィールドが無効（セットされていない状態）であれば（ステップＳＴ８ｃ：Ｎｏ）、割り込み処理を実行する（ステップＳＴ８ｄ）。
　一方、マイクロプロセッサ１１は、ステップＳＴ８ｂにおいて、割り込み制御レジスタ１１３が割り込み禁止状態であれば（ステップＳＴ８ｂ：Ｎｏ）、割り込み処理は行わない。
　＜一実施形態による作用効果＞　
　以上のように一実施形態によれば、すべての命令において、割り込みの禁止と許可の制御が各命令で実現できるため、これまで、タイミング制御を要する高度な制御プログラミングが必要であったのに対して、プログラマビリティの向上とプログラミングの容易性を両立でき、ソフトウェア開発コストの削減に貢献できる。
　また、一実施形態によれば、割り込み禁止フィールドの内容に基づく割り込み制御に先立ち、割り込み制御レジスタ１１３に記憶される値から割り込みの禁止もしくは許可が判断され、割り込み制御レジスタ１１３に記憶される値が割り込みを許可する状態を示す場合のみ、割り込み禁止フィールドの内容に基づく割り込み制御が実行されることになる。
　さらに、一実施形態によれば、全命令それぞれに割り込み禁止フィールドを設けることで、同じ動作の命令において、割り込み信号を検出した場合に、命令を実行する直前に、割り込みを許可する命令と、割り込みを禁止する命令とを区別することができる。
　＜変形例＞　
　図９は、本開示の一実施形態の変形例に係る命令セットのビットフィールド構造を示す図である。
　本開示の一実施形態の変形例では、一部の命令セットグループのビットフィールド中にのみ割り込み禁止用のフィールドを設けている。ここで、命令セットは、個々の命令が命令形式Ａから命令形式Ｅまでの何れかの形式で構成される。本開示の一実施形態の変形例では、命令形式Ａにのみ割り込み禁止フィールドを設けている。
　例えば、マイクロプロセッサ１１は、図６に示すように、割り込み許可命令（int_enable）の後、ジャンプ命令（jump_r r4）を実行する場合に、ジャンプ命令のビットフィールドにのみ割り込み禁止フィールドを設けるようにすることもできる。
　＜変形例による作用効果＞　
　以上のように一実施形態の変形例によれば、一部の命令セットグループのビットフィールド中にのみ割り込み禁止フィールドを設けることで、命令ビットフィールドの最適化（消費の節約）が可能である。
　＜その他の実施形態＞　
　上記のように、本技術は一実施形態及び一実施形態の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の一実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、一実施形態及び一実施形態の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　ビットフィールド構造の命令セットに基づいて、動作するプロセッサモジュールと、
　外部からの割り込み信号を検出する割り込み検出部と、
　検出した前記割り込み信号に従って前記プロセッサモジュールが動作するように、前記プロセッサモジュールを制御する割り込み制御部と、を備え、
　前記命令セットは、前記プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有し、
　前記割り込み制御部は、前記割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、情報処理装置。
（２）
　前記プロセッサモジュールによる命令の実行時に割り込みを禁止する状態及び許可する状態のいずれかを示す値を記憶するレジスタを備え、
　前記割り込み制御部は、前記割り込み信号を検出した時に、前記レジスタに記憶される値、及び実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、上記（１）に記載の情報処理装置。
（３）
　前記割り込み制御部は、前記レジスタに記憶される値が割り込みを許可する状態を示す場合に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、上記（２）に記載の情報処理装置。
（４）
　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、命令セットグループそれぞれのビットフィールド中に前記割り込み禁止フィールドを設ける、上記（１）に記載の情報処理装置。
（５）
　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、少なくとも一部の命令セットグループのビットフィールド中に前記割り込み禁止フィールドを設ける、上記（１）に記載の情報処理装置。
（６）
　ビットフィールド構造の命令セットに基づいて、動作するプロセッサモジュールを備える情報処理装置の動作制御方法であって、前記命令セットが、前記プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有するとき、
　前記情報処理装置が、外部からの割り込み信号を検出することと、
　前記情報処理装置が、前記割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することと、を備える情報処理装置の動作制御方法。
（７）
　前記情報処理装置が前記プロセッサモジュールによる命令の実行時に割り込みを禁止する状態及び許可する状態のいずれかを示す値を記憶するレジスタを備えるとき、
　前記制御することは、前記情報処理装置が、前記割り込み信号を検出した時に、前記レジスタに記憶される値、及び実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することを含む、上記（６）に記載の情報処理装置の動作制御方法。
（８）
　前記制御することは、前記レジスタに記憶される値が割り込みを許可する状態を示す場合に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することを含む、上記（７）に記載の情報処理装置の動作制御方法。
（９）
　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、命令セットグループそれぞれのビットフィールド中に前記割り込み禁止フィールドを設ける、上記（６）に記載の情報処理装置の動作制御方法。
（１０）
　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、少なくとも一部の命令セットグループのビットフィールド中に前記割り込み禁止フィールドを設ける、上記（６）に記載の情報処理装置の動作制御方法。
１０　情報処理装置
１１　マイクロプロセッサ
１２　メモリ
１３　割り込みコントローラ
１４　バス
１１１　演算器
１１２　制御回路
１１３　割り込み制御レジスタ

Claims (10)

  1. 　ビットフィールド構造の命令セットに基づいて、動作するプロセッサモジュールと、
    　外部からの割り込み信号を検出する割り込み検出部と、
    　検出した前記割り込み信号に従って前記プロセッサモジュールが動作するように、前記プロセッサモジュールを制御する割り込み制御部と、を備え、
    　前記命令セットは、前記プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有し、
    　前記割り込み制御部は、前記割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、情報処理装置。
  2. 　前記プロセッサモジュールによる命令の実行時に割り込みを禁止する状態及び許可する状態のいずれかを示す値を記憶するレジスタを備え、
    　前記割り込み制御部は、前記割り込み信号を検出した時に、前記レジスタに記憶される値、及び実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、請求項１に記載の情報処理装置。
  3. 　前記割り込み制御部は、前記レジスタに記憶される値が割り込みを許可する状態を示す場合に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御する、請求項２に記載の情報処理装置。
  4. 　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、命令セットグループそれぞれのビットフィールド中に前記割り込み禁止フィールドを設ける、請求項１に記載の情報処理装置。
  5. 　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、少なくとも一部の命令セットグループのビットフィールド中に前記割り込み禁止フィールドを設ける、請求項１に記載の情報処理装置。
  6. 　ビットフィールド構造の命令セットに基づいて、動作するプロセッサモジュールを備える情報処理装置の動作制御方法であって、前記命令セットが、前記プロセッサモジュールによる命令の実行時に割り込みを禁止する割り込み禁止フィールドを有するとき、
    　前記情報処理装置が、外部からの割り込み信号を検出することと、
    　前記情報処理装置が、前記割り込み信号を検出した時に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することと、を備える情報処理装置の動作制御方法。
  7. 　前記情報処理装置が前記プロセッサモジュールによる命令の実行時に割り込みを禁止する状態及び許可する状態のいずれかを示す値を記憶するレジスタを備えるとき、
    　前記制御することは、前記情報処理装置が、前記割り込み信号を検出した時に、前記レジスタに記憶される値、及び実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することを含む、請求項６に記載の情報処理装置の動作制御方法。
  8. 　前記制御することは、前記レジスタに記憶される値が割り込みを許可する状態を示す場合に、実行される命令コードに設けられる割り込み禁止フィールドの内容に基づいて、前記プロセッサモジュールによる割り込み処理の実行を制御することを含む、請求項７に記載の情報処理装置の動作制御方法。
  9. 　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、命令セットグループそれぞれのビットフィールド中に前記割り込み禁止フィールドを設ける、請求項６に記載の情報処理装置の動作制御方法。
  10. 　前記命令セットは、前記プロセッサモジュールが少なくとも１つの動作を実行するための命令セットグループを構成し、少なくとも一部の命令セットグループのビットフィールド中に前記割り込み禁止フィールドを設ける、請求項６に記載の情報処理装置の動作制御方法。
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JPS5991547A (ja) * 1982-10-13 1984-05-26 ハネウエル・インフオメ−シヨン・システムズ・インコ−ポレ−テツド 収集装置
JPH09198247A (ja) * 1996-01-17 1997-07-31 Yamaha Corp プロセッサおよび該プロセッサの割込制御方法

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