CN114691213A

CN114691213A - 用于允许可信执行环境对异步退出作出反应的指令的装置、方法和系统

Info

Publication number: CN114691213A
Application number: CN202111601896.5A
Authority: CN
Inventors: S·康斯戴伯; M·沙纳汉; M·维吉; 幸滨; K·兹姆德兹恩司基
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2020-12-26
Filing date: 2021-12-24
Publication date: 2022-07-01
Also published as: US20220207187A1; EP4020274A1

Abstract

描述了与允许可信执行环境对异步退出作出反应的指令相关的系统、方法和装置。在一个实施例中，硬件处理器包括：寄存器，包括字段，该字段当被设置时，用于为存储器中的架构上受保护的飞地中的代码启用架构上受保护的执行环境；解码器电路，用于将包括操作码的单条指令解码为经解码的指令，该操作码用于指示执行电路用于调用处置程序以：处置从架构上受保护的飞地中的代码的执行的异步退出，并且随后在架构上受保护的飞地中从异步退出发生之处恢复代码的执行；以及执行电路，用于如由操作码所指定地对经解码的指令作出响应。

Description

用于允许可信执行环境对异步退出作出反应的指令的装置、方法和系统

技术领域

本公开总体上涉及电子学，并且更具体地，本公开的实施例涉及用于实现允许可信执行环境对异步退出作出反应的指令的电路。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，宏指令例如，提供给处理器以供执行的指令，微指令例如，由处理器的解码器对宏指令进行解码得到的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：

图1图示出根据本公开的实施例的硬件处理器，该硬件处理器耦合至具有飞地的存储器。

图2图示出根据本公开的实施例的飞地的线程控制结构的示例字段。

图3图示出根据实施例的线程控制结构和SSA栈。

图4图示出根据本公开的实施例的处置代码的执行从飞地的异步退出的方法，该方法利用飞地进入指令、飞地退出指令和飞地恢复指令。

图5图示出根据本公开的实施例的处置来自飞地的、来自代码的执行的异常的方法，该方法利用飞地退出指令、系统调用指令和飞地进入指令。

图6图示出根据本公开的实施例的处置代码的执行从飞地的异步退出的方法，该方法利用飞地恢复指令，该飞地恢复指令调用处置程序来处置由异步退出引起的操作系统信号且随后从飞地恢复代码的执行。

图7图示出根据本公开的实施例的处置代码的执行从飞地的异步退出的方法，该方法利用飞地恢复指令，该飞地恢复指令调用被通知异步通知已发生的处置程序(例如，以引起针对侧信道攻击的一个或多个缓解的部署)且随后从飞地恢复代码的执行。

图8图示出根据本公开的实施例的处置代码的执行从飞地的异步退出的方法，该方法利用飞地进入指令、飞地退出指令和飞地恢复指令，该飞地恢复指令调用处置程序来处置由异步退出引起的操作系统信号且随后从飞地恢复代码的执行。

图9图示出根据本公开的实施例的处置对于飞地的异常的方法，该方法包括用于指示要抑制的一个或多个异常的集合的字段，并且当飞地中的代码的执行遇到异常时，处置程序被调用而无需将异常递送至操作系统。

图10图示出根据本公开的实施例的硬件处理器，该硬件处理器耦合至包括一条或多条飞地指令(例如，飞地恢复(ERESUME)指令)的存储。

图11是图示出根据本公开的实施例的用于处理“ERESUME”指令的方法的操作的流程图。

图12是图示出根据本公开的实施例的用于处理“RESUME”指令的另一方法的操作的流程图。”

图13A是图示出根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图13B是图示出根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图14A是图示出根据本公开的实施例的用于图13A和图13B中的通用向量友好指令格式的字段的框图。

图14B是图示出根据本公开的一个实施例的构成完整操作码字段的图14A中的专用向量友好指令格式的字段的框图。

图14C是图示出根据本公开的一个实施例的构成寄存器索引字段的图14A中的专用向量友好指令格式的字段的框图。

图14D是图示出根据本公开的一个实施例的构成扩充操作字段1350的图14A中的专用向量友好指令格式的字段的框图。

图15是根据出本公开的一个实施例的寄存器架构的框图。

图16A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图16B是图示出根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图17A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图17B是根据本公开的实施例的图17A中的处理器核的部分的展开图。

图18是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图19是根据本公开的一个实施例的系统的框图。

图20是根据本公开的实施例的更具体的示例性系统的框图。

图21示出的是根据本公开的实施例的第二更具体的示例性系统的框图。

图22示出的是根据本公开的实施例的芯片上系统(SoC)的框图。

图23是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可以不一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

(例如，具有一个或多个核的)(例如，硬件)处理器可执行指令(例如，指令的线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件(例如，用户应用)可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核)可响应于该请求来执行该操作。

在某些实施例中，接收并处置软件中断以及(例如，软件和/或硬件)异常是特权系统软件(例如，操作系统(OS)和/或虚拟机监视器(VMM)(例如，管理程序))的职责。示例异常是理由由无效操作码(例如，或除以零)引起的未定义错误(#UD)。

然而，页存在其中非特权用户空间软件可替代地拦截并处置这些事件的若干实际场景。例如，如果所指定的事件(例如，信号)被发送到进程，则OS可允许用户级软件(例如，应用)注册要由OS调用的用户级处置程序(例如，函数)。在本文中的某些实施例中，术语“信号”是指对硬件触发或软件触发的事件的软件抽象。软件触发的事件的一个非限制性示例是用户级中断请求，例如，SIGINT信号。硬件触发的事件的一个非限制性示例是由处理器(例如，由其逻辑中央处理单元(CPU))抛出的非法操作码异常，例如，非法指令(SIGILL)信号。

某些处理器例如通过实现架构上受保护的执行环境来支持可信执行环境。在某些实施例中，可信执行环境使用存储器中的一个或多个受保护容器，例如，一个或多个架构上受保护的飞地。在某些实施例中，指令集架构(ISA)(例如，ISA的(多个)扩展，例如，

软件防护扩展(

SGX))包括指令的集合以及用于对处理器的存储器访问的机制。例如，其中指令扩展的第一集合(例如，SGX1)允许应用实例化受保护容器(例如，飞地)。在一个实施例中，飞地是应用的地址空间中的受保护区域，例如，该受保护区域甚至在特权恶意软件存在的情况下也提供机密性和完整性。在某些实施例中，来自不驻留在飞地中的任何软件的、对飞地(例如，其存储器区域)的访问被防止。例如，其中指令扩展的第二集合(例如，SGX2)允许在飞地内的飞地资源和线程执行的运行时管理中的附加灵活性。

异步和同步事件(诸如，异常、中断、陷入(trap)、SMI和VM退出)当在飞地内执行时可发生。这些事件可被称为飞地退出事件(EEE)。在某些实施例中，在EEE时，处理器状态被安全地保存在飞地内(例如，在线程的当前SSA帧中)，并且随后可由综合状态替代以防止秘密的泄露。安全地保存状态(例如，以及建立综合状态)的进程可被称为异步飞地退出(AEX)。作为某些EEE的部分，异步退出指针(AEP)被入栈到栈上作为事件地址的位置，例如，这是在执行IRET之后控制将返回到的位置。ERESUME指令(例如，叶函数)可从该点执行，以重新进入飞地并从中断点恢复执行。在某些实施例中，在AEX已完成之后，逻辑处理器不再处于飞地模式，并且退出事件按正常方式被处理。在某些实施例中，在AEX之后发生的任何新事件已完成被视为已在飞地外部发生(例如，在向中断处置程序分派时的页错误(#PF))。

在某些实施例中，异步飞地退出(AEX)在执行飞地代码时由某些(例如，中断和/或异常)事件引起。在飞地中执行的代码可能需要处置某些事件，例如，如本文中所讨论的“信号”。然而，某些飞地威胁模型使其更困难，例如，其中OS不能够被信任以将信号递送到飞地，因为OS一般而言不能够被信任(例如，OS被假定为是恶意的)。因此，在某些实施例中，OS可能：(a)将无效信号递送到飞地；或者(b)选择不将有效通知递送到飞地。本文中的实施例提供对(a)和(b)的解决方案，例如，无需引起大量性能开销和/或无需要求针对飞地应用/库代码的繁琐的重构性工作。

另一兴起的问题是针对TEE的受控信道攻击和瞬态执行攻击。这些攻击中的某些攻击利用不可信的OS/VMM来精确地武装中断控制器(例如，高级可编程中断控制器(APIC))，以在单条指令已被执行之后中断飞地执行，由此“单级跳”过TEE中的代码。该技术还可通过使侧信道降噪而在基于高速缓存的攻击中被使用。某些飞地可能针对这些攻击是无能为力的，例如，其中，(多个)飞地不能够检测由恶意OS/VMM引起的中断和/或异常，也不能够对由恶意OS/VMM引起的中断和/或异常作出反应。

本文中的实施例提供用于允许可信执行环境(TEE)例如通过启用返回到处置程序(RTH)功能来对(例如，由中断和/或异常引起的)异步退出作出反应。本文中的实施例提供了解决两个问题的基于硬件的解决方案：(1)对“信号”的高效处置；以及(2)允许TEE软件部署可定制安全策略以缓解中断驱动的攻击，例如，包括依赖于“单级跳”技术的那些攻击。

图1图示出根据本公开的实施例的硬件处理器102，该硬件处理器102耦合至具有飞地124的存储器120。核可以是任何硬件处理器核，例如，作为图16B中的核1690的实例。尽管示出了多个核，但是硬件处理器102(例如，插槽)可包括单个核或任何数量的多个核(例如，其中N是大于1的任何正整数)。所描绘的核104包括解码器电路106和执行电路108，解码电路106用于将指令解码为经解码的指令，执行电路108用于执行指令以例如对寄存器110中的数据进行操作。

存储器访问(例如，存储或加载)请求可由核生成，例如，存储器访问请求可由核104的执行电路108生成(例如，通过对由解码器电路106解码的指令的执行而引起)。在某些实施例中，存储器访问请求由高速缓存服务，该高速缓存例如，硬件处理器102中的一个或多个级别的高速缓存112。附加地或替代地(例如，对于高速缓存未命中)，存储器访问请求可由与高速缓存分开的存储器(例如，但不是盘驱动器)服务。

在某些实施例中，计算机系统100包括加密电路114(例如，其利用如本文中公开的独立于位置的持久存储器加密)。在一个实施例中，硬件处理器102的加密电路114从其核中的一个或多个核(例如，从执行电路108的地址生成电路)接收存储器访问(例如，存储或加载)请求。加密电路可以例如针对目的地地址和要加密的文本(例如，明文)(例如，以及密钥)的输入执行加密以生成密文(例如，经加密的数据)。然后，密文可以存储在存储中，例如，存储在存储器120中。加密电路可以例如针对存储器加载请求执行解密操作。

在某些实施例中，计算机系统100包括存储器控制器电路。在一个实施例中，硬件处理器102的存储器控制器电路116接收存储器访问请求的地址，例如，并且对于存储请求还接收要存储在该地址处的有效载荷数据(例如，密文)，并且随后例如经由一个或多个存储器总线118执行到存储器120中的相应访问。计算机系统100还可以包括到次级(例如，外部)存储器(例如，不能由处理器直接访问)的耦合，例如，盘(或固态)驱动器(例如，图20中的存数据储单元2028)。

在一个实施例中，硬件初始化管理器(非暂态)存储144存储硬件初始化管理器固件(例如，或软件)。在一个实施例中，硬件初始化管理器(非暂态)存储144存储基本输入/输出系统(BIOS)固件。在另一实施例中，硬件初始化管理器(非暂态)存储144存储统一可扩展固件接口(UEFI)固件。在(例如，由处理器的通电或重引导触发的)某些实施例中，计算机系统100(例如，核104)执行存储在硬件初始化管理器(非暂态)存储144中的硬件初始化管理器固件(例如，或软件)以对系统100进行初始化以用于操作，例如以开始执行操作系统(OS)，初始化并且测试系统100的(例如，硬件)组件，和/或启用飞地功能(例如，飞地指令)(例如，通过设置寄存器110的控制寄存器(例如，型号专用寄存器(MSR))(例如，IA32_FEATURE_CONTROL MSR)中的对应字段来启用)。

存储器120可存储操作系统(OS)代码122(例如，管理程序级代码，例如，当前特权级别(CPL)＝0)。例如，其中当前特权级别被存储在寄存器110的段寄存器的代码段选择器寄存器的当前特权级别(CPL)字段中。存储器120可存储用户应用代码(例如，用户代码_0138至用户代码_N 142(例如，用户级代码，例如，CPL>0)。然而，在某些实施例中，期望将用户应用代码(例如，用户代码_0 138)存储在飞地124内。

飞地124可包括安全飞地控制结构(SECS)(例如，针对每个飞地具有一个SECS)和/或线程控制结构(TCS)126(例如，用于每个线程的一个TCS)、条目表128、飞地堆130、飞地栈132、飞地代码134(例如，用户应用代码_0 138(例如，用户应用)和/或飞地定义的处置程序140)、飞地数据136(例如，用于存储由用户应用代码_0 128使用的经加密的数据)、或上述各项中的任一项或组合。在某些实施例中，SECS包含与由硬件使用且不能够直接由软件访问的飞地有关的元数据。例如，SECS包括存储飞地建立测量值(例如，MRENCLAVE)的字段。在一个实施例中，该字段通过执行飞地创建(ECREATE)指令被初始化，并且例如通过每条飞地添加(EADD)指令和飞地扩展(EEXTEND)指令被更新，和/或通过飞地初始化(EINIT)指令被锁定。在某些实施例中，每个飞地例如针对飞地的每个线程包含一个或多个TCS结构。例如，其中TCS包含由硬件使用以在进入/退出飞地时保存和还原线程专用信息的元数据。在一个实施例中，存在可由软件访问的TCS的仅一个字段(例如，FLAGS)(例如，其中该字段仅可由调试飞地访问)。在一个实施例中，标志位(例如，DBGOPTIN)允许进入与TCS相关联的线程的单个步骤。在某些实施例中，当ECREATE指令被执行时，SECS被创建。在某些实施例中，TCS可使用EADD指令和/或(例如，SGX2)指令来创建。

飞地124可包括飞地页高速缓存(EPC)的一个或多个页，例如，其中EPC是用于当飞地页是正在执行的飞地的部分时存储这些飞地页的安全存储。在某些实施例中，对于EPC页，硬件执行附加的访问控制检查以限制对页的访问，例如，在当前的页访问检查和转换被执行之后，硬件检查EPC页对于当前正在执行的程序是可访问的。在一个实施例中，一般而言，EPC页仅由正在执行的飞地的所有者或正在设置EPC页的指令访问。在某些实施例中，EPC被划分为EPC页，例如，其中EPC页在尺寸上为4KB，并且总是在4KB边界上对齐。在某些实施例中，EPC中的页可以是有效或无效的，例如，其中EPC中的每个有效页属于一个飞地实例。在某个实施例中，EPC由特权软件(例如，OS或VMM)管理。ISA的在本文中的某些实施例是用于将内容添加到EPC以及从EPC移除内容的指令的集合。EPC可由硬件初始化管理器在引导时配置。在其中EPC存储器是系统存储器(例如，动态随机存取存储器(DRAM))的部分的一个实现方式中，EPC的内容由加密电路114保护。

飞地指令可包括管理程序级指令和用户级指令。

例如，以下的一条或多条管理程序级指令：飞地添加(EADD)指令，用于将EPC页添加到飞地；飞地阻止(EBLOCK)指令，用于阻止EPC页；飞地创建(ECREATE)指令，用于创建飞地；调试飞地读取(EDBGRD)指令，用于由调试器从调试飞地读取数据；调试飞地写入(EDBGWR)指令，用于由调试器从调试飞地写入数据；飞地扩展(EEXTEND)指令，用于扩展EPC页测量；飞地初始化(EINIT)指令，用于初始化飞地；飞地加载阻止(ELDB)指令，用于加载处于阻止状态的EPC页；飞地加载非阻止(ELDU)指令，用于加载处于非阻止状态的EPC页；飞地PA(EPA)指令，用于添加EPC页已创建版本数组；飞地移除(EREMOVE)指令，用于从飞地移除EPC页；飞地跟踪(ETRACK)指令，用于激活飞地块(EBLOCK)检查；或飞地写回/无效(EWB)指令，用于写回EPC页并使PEC页无效。

例如，以下的一条或多条用户级指令：飞地进入(EENTER)指令，用于进入飞地；飞地退出(EEXIT)指令，用于退出飞地；飞地密钥(EKEY)指令，用于创建密码密钥；飞地报告(EREPORT)指令，用于创建密码报告；或飞地恢复(ERESUME)指令，用于重新进入飞地。

在某些实施例中，飞地中的每个执行线程与线程控制结构126(TCS)相关联，例如，其中每个TCS具有4K字节对齐。

图2图示根据本公开的实施例的飞地的线程控制结构126的示例字段。本文中的某些实施例利用一个或多个字段(例如，FLAGS字段202、当前状态保存区域(CSSA)字段204、RTH_REDZONESIZE字段206、和/或HANDLER字段)来实现返回处置程序(RTH)功能。这在下文中进一步讨论。在某些实施例中，一个或多个字段在安全飞地控制结构(SECS)内(例如，RTH_REDZONESIZE字段206)和/或在线程控制结构(TCS)内。

易发生飞地执行的(例如，但与飞地执行异步的)某些事件(诸如，异常和中断)可使控制转变到飞地模式之外。(例如，同时还引起特权级别的变化。)为了保护飞地的完整性和安全性，某些处理器在为此类事件调用处置程序之前将退出飞地(例如，以及飞地模式)。出于该理由，此类事件可被称为飞地退出事件(EEE)，例如，其中EEE包括外部中断、非可掩码中断、系统管理中断、异常、以及虚拟机(VM)退出。响应于EEE而离开飞地的进程可被称为异步飞地退出(AEX)。为了保护飞地的秘密，在某些实施例中，AEX将某些寄存器的状态保存在飞地存储器内(例如，状态保存区域(SSA))，并且随后利用固定值(例如，被称为综合状态)加载那些寄存器。在某些实施例中，状态保存区域保存在AEX时的处理器状态。为了运行在飞地内处置事件并且在AEX后重新进入飞地，在某些实施例中，SSA是多个SSA帧的栈，例如，如图3中所示。

图3图示出根据本公开的实施例的线程控制结构126和状态保存区域(SSA)栈。在一个实施例中，(任选地)影子栈306被包括以存储SSA栈302的副本。在某些实施例中，状态保存区域中的帧的尺寸(SECS.SSAFRAMESIZE 304)定义状态保存区域中的单个帧的(例如，4K字节的)页的数量。在某些实施例中，SSA帧尺寸足够大以保存通用寄存器(GPR)状态、扩展处理器(XSAVE)状态、以及任何混杂状态。在某些实施例中，安全飞地控制结构(SECS)包括飞地的基址(SECS.BASEADDR)，例如，该飞地的基址(SECS.BASEADDR)定义飞地的基础线性地址，距SSA栈的基址的偏移从该飞地的基础线性地址被计算出。在某些实施例中，状态保存区域槽的数量(TCS.NSSA)定义状态保存区域站中槽(帧)的总数。在某些实施例中，当前状态保存区域槽(CS.CSSA)定义用于在下次退出时使用的槽。在某些实施例中，状态保存区域(TCS.OSSA)定义状态保存区域槽的集合的基址从飞地的基址的偏移。

在某些实施例中，当AEX发生时，硬件通过检查TCS.CSSA来选择要使用的SSA帧，例如处理器状态被保存到SSA帧中(例如，并且利用综合状态加载)以避免泄露秘密，返回栈指针(RSP)和返回指针(RP)被还原到在飞地进入之前的它们的值，并且TCS.CSSA被递增。

如稍后将描述，如果异常占据最后的槽，则在某些实施例中，重新进入飞地以从飞地内处置该异常是不太可能的，例如，其中后续的ERESUME指令还原来自当前SSA帧的处理器状态并释放该SSA帧。然而，本文中的某些实施例允许(例如经由用于如本文中所讨论的ERESUME指令的返回处置程序(RTH)功能的实现方式)重新进入飞地以从飞地内处置异常。

在某些实施例中，飞地进入必须通过特定的飞地指令(例如，仅EENTER或ERESUME)发生，和/或飞地退出必须通过特定的飞地指令或事件(例如，仅EEXIT或异步飞地退出(AEX))发生。

图4图示出根据本公开的实施例的处置代码的执行从飞地402的异步退出410(AEX)的方法400(例如，方法400的泳道图)，该方法400利用飞地进入指令418(EENTER)、飞地退出指令420(EEXIT)和飞地恢复指令428(ERSEUME)。在某些实施例中，飞地402是用于用户代码的可信(例如，出于安全目的)执行环境(例如，架构上受保护的飞地)，不可信(例如，出于安全目的)运行时系统404(uRTS)是不可信用户代码，操作系统(OS)406是不可信的，并且ISA 408(例如，处理器)是可信的。在某些实施例中，可信执行环境暴露应用编程接口(API)处置程序(例如，函数)，该API处置程序允许飞地402(例如，飞地应用)向可信和不可信运行时系统(分别为tRTS和uRTS)注册一个或多个异常(例如，“信号”)。在一个实施例中，如果uRTS不递送信号通知，则它将通过向飞地异常处置程序作出嵌套ECALL(即，EENTER(在固定的进入点处同步地进入飞地)，随后是EEXIT(同步地退出飞地))来这样做。如其名称所暗示，uRTS不能够被信任以将信号通知可靠地递送到飞地，也不能够被信任以递送有效的信号通知。例如，uRTS可能将假信号发送到飞地以试图影响其行为。

一个变通方案是要求飞地信号处置程序不作出与传入信号有关的性质、来源或甚至存在的假设。例如，参考图4，假定飞地402想要利用对应的软件信号SIGEX来监测特定的硬件异常(#EX)。在该示例中，如果飞地遇到#EX，则这将触发飞地异步退出410(AEX)，并且#EX异常412将例如经由中断请求414(IRQ)被递送到不可信OS 406。如果OS选择将SIGEX信号416递送到uRTS，并且如果uRTS选择将该信号递送到飞地，则它将通过向经注册的异常处置程序422作出嵌套ECALL(即，EENTER 418和EEXIT 420)来这样做。例如，其中去往uRTS 404的EEXIT 420引起去往OS 406的信号返回424，并且OS引起中断返回426(IRET)，该中断返回426(IRET)其引起ERESUME指令428的执行以在430处恢复飞地402的执行。

然而，即使uRTS提供与信号416有关的附加信息，在某些实施例中，uRTS和飞地(例如，飞地应用)也将不信任该信息。替代地，飞地402可手动检验在AEX时被保存在状态保存区域(SSA)上的进程状态(例如，GPR、向量寄存器等)。具体地，它可检查由被保存的RIP指向的指令、以及当异常发生时CPU寄存器的状态。例如，如果飞地正在预期由CPUID调用引起的SIGILL(例如，其中CPUID触发飞地模式中的未定义(#UD))，则它可观察RIP是否指向CPUID操作码。在某些实施例中，飞地(例如，还)可以检查EXITINFO(例如，图3中的EXITINFO 308)(例如，关于被提供作为SSA帧中的字段的特定错误的退出信息)以获得关于生成AEX的错误的信息。在某些实施例中，退出信息将包含该错误和其他错误信息(例如，其中在页错误时，#PF码将在EXITFO和页错误错误码(PFEC)信息中)。在某些实施例中，每个SSA帧包括以下各项中一项或多项：(i)XSAVE区域，其开始于SSA帧的基址处(例如，其中该区域包含按照兼容XSAVE/FXSAVE的非紧凑格式的扩展特征寄存器状态)；(ii)通用寄存器(GPR)(例如，GPRSGX)区域(例如，SSA帧的最后区域)，其用于保存处理器的通用寄存器(例如，RAX...R15)、返回指令指针(RIP)、外部寄存器栈指针(RSP)、寄存器基指针(RBP)、标志(例如，FLAGS)、和/或AEX信息的值；或(iii)混杂(MISC)区域，其包含当AEX发生时将被保存的扩展信息的零个或更多个组成部分。

在某些实施例中，其劣势在于，处置每个AEX(例如，信号/异常)要求附加的EENTER和EEXIT。此类指令可能是计算上昂贵的，例如，其中EENTER或EEXIT各自消耗数千个(例如，多于8000个)CPU周期，例如，比用于单个SYSCALL的上下文切换开销大50倍。

图5图示出根据本公开的实施例的处置来自飞地502的、来自代码的执行的异常的方法500，该方法500利用飞地退出指令510(EEXIT)、系统调用指令512(SYSCALL)和飞地进入指令518(EENTER)。在某些实施例中，飞地502是用于用户代码的可信(例如，出于安全目的)执行环境(例如，架构上受保护的飞地)，不可信(例如，出于安全目的)平台抽象层504(uRTS)是不可信用户代码，操作系统(OS)506是不可信的。

在某些实施例中，飞地502(例如，代码)被重构，使得异常较不可能被触发，例如，以允许传统应用在飞地内部被执行而无需附加的修改。设计此类框架的一项挑战是传统库(例如，标准的C编程库(“libc”))的使用，使得在飞地模式内不被允许的指令的广泛使用。此类指令的一个示例是系统调用(SYSCALL)指令，例如，该系统调用指令当被执行时用于在特权级别0调用OS系统调用处置程序。如图5中所示，共享库可被重构，使得原本将在飞地模式中触发异常(例如，未定义(#UD))的指令被适当的OCALL(例如，EEXIT 510、随后是EENTER518)替代，以提供语义等效的行为。例如，其中系统调用例程508引起EEXIT 510，该EEXIT510引起去往OS 506的系统调用(SYSCALL)512，该OS 506在514处服务系统调用，随后执行系统返回(SYSRET)516,该系统返回(SYSRET)516引起EENTER 518的执行以进入飞地502，并在520处引起恢复执行。

在某些实施例中，其劣势在于，大量代码可能需要被重构或被重写以避免在飞地内触发异常。

在一个实施例中，特征被添加以选择性地禁用ERESUME指令。因此，如果uRTS想要在AEX之后恢复飞地，则该uRTS将替代地EENTER飞地，由此触发软件AEX处置程序。处置程序可在必要时部署缓解、重新启用ERESUME，并且随后EEXIT。然而，这是低效的，因为每当飞地被异步地中断时，这种方式可能要求附加的EENTER和EEXIT。

在一个实施例中，ERESUME动态地变成EENTER，由此还允许飞地退出事件由飞地软件处置。然而，这是低效的，因为每当飞地被异步地中断时，这种方式可能要求附加的EEXIT和EENTER(例如，按照该顺序)，和/或这种方式可能要求飞地在ERESUME时重新启用ERESUME，随后在ERESUME可最终恢复飞地之前发布EEXIT(例如，每当飞地被异步地中断时，得到附加的EENTER和EEXIT)。

在一个实施例中，硬件事务存储器(例如，

TSX)被用于检测中断和异常，但是它要求飞地代码被解构为TSX事务，这可能具有显著的(例如，约50％)性能开销。

相比之下，本文中的实施例修改飞地恢复指令，以将返回处置程序(RTH)功能添加到飞地恢复指令。本文中的实施例减少了(用户)飞地线程处置(例如，引起异步退出的)“信号”所需的上下文切换的数量。本文中的实施例提供了新指令，该新指令支持新软件模型，以高效地处置信号并对(例如，触发AEX的)任意飞地退出事件作出反应。例如，附加于从飞地恢复代码的执行，新ERESUME指令添加返回处置程序(RTH)功能以处置飞地内的“信号”和飞地退出事件，并且例如无需嵌套ECALL。在一个实施例中，当在飞地内运行的软件线程已由中断或异常暂停且随后线程被恢复并发布ERESUME指令以返回到飞地中之后，飞地定义的(例如，AEX)处置程序将被调用。线程可使用该事件处置程序以例如对异常作出反应或部署针对各种攻击的缓解。本文中的实施例提供ISA扩展，以允许(例如，软件开发者)进一步通过防止异常的子集陷入OS中(例如，并且不在飞地模式中触发AEX)来进一步减少信号处置开销，例如，以允许(用户)飞地线程直接处置异常而无需任何种类的内核/飞地上下文切换。

在某些实施例中，在飞地中部署软件的最大警告之一是性能开销。具体地，去往/来自飞地模式的上下文切换可能远比去往/来自OS(例如，内核)模式昂贵(例如，昂贵50倍)。本文中的实施例通过减少所需的上下文切换的数量来减少在服务来自飞地内部的信号和异常时观察到的计算开销。

在某些实施例中，在飞地中部署传统软件的障碍是重构调用在飞地模式中非法的指令(例如，SYSCALL和CPUID，以及许多其他指令)的代码的要求。某些方(例如，独立的软件销售商)可能不想针对同一软件的飞地版本和非飞地版本维护分开的代码库，因此本文中的实施例允许传统软件调用这些迄今为止被禁用的指令而不引发不必要的开销，例如，与陷入OS并强制飞地退出不同，此类指令可直接且高效地由飞地(例如，可信运行时系统)处置。本文中的实施例例如通过缓解依赖于频繁地中断TEE的攻击来提供增加的安全性。

本文中的某些实施例修改TEE恢复的行为(例如，用于飞地的ERESUME指令)以省略用于异常处置的嵌套ECALL和/或用于实现在飞地内被禁止的功能的OCALL。此处的实施例可由飞地代码(例如，飞地软件)使用以检测AEX何时发生并部署针对侧信道攻击的反应性缓解。当飞地(例如，经由ERESUME)被恢复时，本文中的某些实施例允许执行在(例如，信号/AEX)处置程序处开始，例如，在信号/AEX已被处置之后，飞地中代码的执行可在飞地退出事件已发生的点处恢复。

图6图示出根据本公开的实施例的处置代码的执行从飞地602的异步退出610(AEX)的方法，该方法利用飞地恢复指令622(ERESUME)，该飞地恢复指令622调用处置程序624来处置由异步退出引起的操作系统信号且随后从飞地恢复代码的执行。在某些实施例中，飞地602是用于用户代码的可信(例如，出于安全目的)执行环境(例如，架构上受保护的飞地)，不可信(例如，出于安全目的)运行时系统604(uRTS)是不可信用户代码，操作系统(OS)606是不可信的，并且ISA 608(例如，处理器)是可信的。图6图示出根据本公开的ERESUME指令如何能够被使用以更高效地处置信号，例如，与图4相比无需嵌套ECALL。

在某些实施例中，当事件(例如，中断或异常612)触发AEX 610时，飞地执行被暂停，并且控制例如，经由中断/异常612向ISA 608的传输被转移到OS，该ISA 608随后例如经由(例如，标识特定中断/异常的)中断请求614(IRQ)将中断/异常612传输到不可信OS 606。OS 606随后可选择将适当的信号616递送到uRTS 604，该uRTS 604进而可决定是否允许飞地处置该信号，并且如果是，则uRTS 604将通过发布信号返回618(Sigreturn)并最终允许控制返回到飞地来展开异常，例如，通过引起去往OS 606的信号返回618，并且OS引起中断返回620(IRET)，该中断返回620引起ERESUME(具有返回处置程序(RTH)功能)指令622的执行，以引起：(i)(例如，信号)处置程序624的调用；以及(2)随后在飞地602的626处对执行的恢复。

在一个实施例中，紧跟ERESUME 622，飞地602被通知AEX 610已发生，并且飞地602(例如，经由其处置程序624)可通过处置信号来作出响应(例如，以采取动作来移除中断/异常的触发)。在信号已被处理后，在某些实施例中，飞地602线程在AEX 610已发生之处恢复执行。注意，与附加地要求经由EENTER来进入飞地以处置中断且后跟EEXIT的飞地异常处置模型(参见例如图4)形成对照，该方式仅使用两个飞地操作(即，AEX和ERESUME)。

图7图示出根据本公开的实施例的处置代码的执行从飞地702的异步退出710(AEX)的方法，该方法利用飞地恢复指令，该飞地恢复指令调用被通知异步退出已发生的处置程序(例如，以引起针对侧信道攻击的一个或多个缓解的部署)且随后从飞地恢复代码的执行。在某些实施例中，飞地702是用于用户代码的可信(例如，出于安全目的)执行环境(例如，架构上受保护的飞地)，不可信(例如，出于安全目的)运行时系统704(uRTS)是不可信用户代码，操作系统(OS)706是不可信的，并且ISA 708(例如，处理器)是可信的。图7图示出根据本公开的ERESUME指令能够如何被使用，其中，飞地不被期望处置(例如，引起AEX的)特定信号，但仍可想要被通知AEX已发生，例如，以部署针对侧信道攻击的缓解。作为一个示例，AEX处置程序720对飞地代码页作出虚设访问，以设置这些飞地代码页的访问(“A”)位和脏(“D”)以迷惑攻击者，例如，从而迷惑使用这些位来检测飞地正在使用哪些指令和数据的技术。注意，在某些实施例中，单个软件函数可被用于处置信号并部署缓解。在某些实施例中，该信号处置程序是飞地调用(ECall)，该飞地调用由EENTER(例如，或变为EENTER的ERESUME)调用，以处置在飞地中生成的异常。在某些实施例中,AEX处置程序是ERESUME跳转到的、例如用于执行根据本公开的操作的代码。例如，其中AEX处置程序(i)处置在飞地中生成的异常；和/或(ii)缓解(多个)攻击。

在一个实施例中，每个TCS将具有单个(例如，AEX)处置程序，例如并且该处置程序可被用于处置信号，或缓解攻击，或既处置信号又缓解攻击。例如，在图6和图7这两幅图中，被调用的处置程序可以是TCS的单独处置程序208，例如，其中在图6中，处置程序208被用于处置信号，并且在图7中，处置程序208被用于缓解(例如，潜在的)攻击。在某些实施例中，单个AEX处置程序可执行(i)信号的处置(例如，如在图6中)；或(ii)(多个)(例如，潜在的)攻击的缓解(例如，如在图7中)。

在某些实施例中，当事件(例如，中断或异常712)触发AEX 710时，飞地执行被暂停，并且控制例如，经由中断/异常712向ISA 708的传输被转移到OS，该ISA 712随后例如经由(例如，标识特定中断/异常的)中断请求714(IRQ)将中断/异常712传输到不可信OS 706。OS 706随后可服务引起AEX 701的信号，并且随后例如，通过OS 706引起中断返回716(IRET)允许控制返回到飞地，该中断返回716引起ERESUME(具有返回处置程序(RTH)功能)指令718的执行以引起：(i)(例如，AEX)处置程序720的调用；以及(ii)随后在飞地702的722处对执行的恢复。

图8图示出根据本公开的实施例的处置代码的执行从飞地802的异步退出810(AEX)的方法，该方法利用飞地进入指令818(EENTER)、飞地退出指令822(EEXIT)和飞地恢复指令828(ERESUME)，该飞地恢复指令调用处置程序来处置由异步退出引起的操作系统信号且随后从飞地恢复代码的执行。在某些实施例中，飞地802是用于用户代码的可信(例如，出于安全目的)执行环境(例如，架构上受保护的飞地)，不可信(例如，出于安全目的)运行时系统804(uRTS)是不可信用户代码，操作系统(OS)806是不可信的，并且ISA 808(例如，处理器)是可信的。图8图示出根据本公开的ERESUME指令能够如何被使用，其中一些信号不能够规避嵌套EENTER和嵌套EEXIT。一个此类示例是当页用于被动态地分配给飞地时，例如，其使用飞地动态存储器管理(EDMM)(例如，针对SGX2启用)。在一个实施例中，由于uRTS 804和OS 806要被通知飞地802能够成功地接受(例如，EACCEPT)页，因此飞地信号处置程序820用于在信号能够被完全展开之前被调用。注意，在某些实施例中，AEX处置程序830仍可被用于在ERESUME 828之后部署缓解。

在某些实施例中，当事件(例如，中断或异常812)触发AEX 810时，飞地执行被暂停，并且控制例如，经由中断/异常812向ISA 808的传输被转移到OS，该ISA 812随后例如经由(例如，标识特定中断/异常的)中断请求814(IRQ)将中断/异常812传输到不可信OS 806。OS 806随后可选择将适当的信号816递送到uRTS 804,该uRTS 804进而可选择通过对(例如，经注册的)信号(例如，异常)处置程序820作出嵌套ECALL(例如，EENTER 818和EEXIT822)来将该信号递送到飞地。例如，其中去往uRTS 804的EEXIT 822引起去往OS 806的信号返回824，并且OS引起中断返回826(IRET)，该中断返回826引起ERESUME(具有返回处置程序(RTH)功能)指令828的执行，以引起：(i)(例如，AEX)处置程序830的调用；以及(ii)随后在飞地802的832处对执行的恢复。

在针对飞地页错误(#PF)的一个实施例中，该过程如下：#PF发生——这可以由于错误的指针、被页出的页、或针对EDMM型操作预期的正常错误(例如，飞地需要完成EACCEPT)。它还可由操纵飞地的页表的恶意对手触发。OS获取#PF。存在要考虑的两种情况：(i)如果OS处置错误，则它继续处理，并且RESUME最终将控制返回到信号/AEX处置程序。在此刻，飞地可选择在恢复安全关键型执行之前部署侧信道缓解。(2)如果OS不处置错误，则在某些实施例中，它将信号发布到线程/进程(例如，或直接将回调函数发布到已调用到飞地中的线程)——信号处置程序看见该信号(例如，指示无效存储器引用的分段错误(例如，“SIGSEGV”))将关于错误的信息置于缓冲器的异常信息中，并且完成该信号。OS将控制返回到发布ERESUME的uRTS。如果OS不在步骤2中处置错误，则飞地信号可观察ERESUME之后的#PF信息——如果它信任该信息，则在某些实施例中，它尽力处置该错误。处置程序在此刻具有三个选项：(i)它具有用于处置错误的足够的可信信息，并且继续。它还可选择在此刻部署侧信道缓解。(ii)它可确定错误不能够被处置——它将找到某种方式以经由原始的根ECALL从飞地返回，或提出某个异常，该异常将引起不可信的运行时终止飞地并展开调用栈。(iii)它不能完成以上两者中的任一者，因为它不能够信任#PF，或者因为#PF信息不具有#PF地址的所有位(例如，当#PF在飞地中发生时，CR3从#PF地址削去底部(例如，12个)位)。在这种情况下，AEX处置程序能够告知uRTS不进行自动的错误完成/ERESUME，而进行EENTER,并且随后重新发布错误指令——#PF将再次发生，并且uRTS将获取信号并发布EENTER。这可以是在图8中描绘的流。

再次转向图1-图2，ERESUME(具有返回处置程序(RTH)功能)指令的实施例可通过添加和/或修改某些字段来实现。虽然以下示例可针对某些ISA(例如，SGX扩展)来利用，但是应当理解，本文中的实施例可类似地被应用于例如实现TEE的其他ISA。

本文中的某些实施例可被用于修改现有指令，例如，无需添加新指令(例如，操作码)和/或无需添加(多个)架构寄存器，例如，用于递送AEX通知的(多个)架构寄存器。本文中的某些实施例将返回处置程序(RTH)功能添加到TEE进入(例如，恢复)指令。

在某些实施例中，线程控制结构(TCS)(例如，图2中的TCS 126)和状态保存区域(SSA)字段(例如，在图3中)用于包括以下各项中的一项或多项：

TCS.FLAGS.RTH:为飞地启用RTH特征的位(例如，一旦经设置，就不能够针对该飞地取消设置)。这可以是被添加到线程控制结构126的FLAGS字段202的字段，该字段当被设置为1时指示针对对于该飞地的ERESUME启用RTH特征，并且当被设置为0时指示针对对于该飞地的ERESUME禁用RTH特征。

TCS.RTH_REDZONESIZE：必须与由被用于对飞地进行编译的编译器假设的红区约定(例如，这是可由系统应用二进制接口(ABI)确定的约定)匹配。这可以是被添加到线程控制结构126的字段206。

TCS.HANDLER：当RTH被启用时，在针对该飞地线程的每次ERESUME时将被调用的(例如，信号/AEX)处置程序的地址。这可以是被添加到线程控制结构126的字段208。

SSA[CSSA].RTH：为当前状态保存区域(CSSA)启用RTH特征的位。该位可由飞地软件动态地切换。这可以是被添加到线程控制结构126的CSSA字段204的字段，该字段当被设置为1时指示针对当前SSA启用RTH特征，并且当被设置为0时指示针对当前CSSA禁用RTH特征。

在某些实施例中，飞地恢复(ERESUME)指令具有根据以下格式的一个或多个字段：

在某些实施例中，飞地恢复(ERESUME)具有根据以下操作数编码“IR”的一个或多个字段：

在某些实施例中，飞地具有对TCS的写入/读取访问。

在某些实施例中，如果以下各项中的任一项成立，则飞地恢复(ERESUME)指令错误：

RBX中的地址未被适当地对齐。

TCS.FLAG的任何必须为0的位不为0。

由RBX指向的TCS不是有效的，或不是可用的，或被锁定。

当前的32/64模式不与SECS.ATTRIBUTES.MODE64中的飞地模式匹配。

SECS在由另一飞地使用。TCS指定的FS段和GS段中的任一个不是当前的DS段的子集。

DS、ES、CS、SS中的任一个不为0。如果XASVE可用，则CR4.OSXSAVE＝0，但SECS.ATTRIBUTES.XFRM≠3。

CR4.OSFXSR≠1。如果CR4.OSXSAVE＝1，则SECS.ATTRIBUTES.XFRM不是XCR0的子集。

XSAVE区域的偏移520-535不为0。存储在XSAVE区域的偏移512处的位向量必须是SECS.ATTRIBUTES.XFRM的子集。

SSA帧不是有效的，或不在使用中。

在某些实施例中，飞地恢复(ERESUME)指令的执行执行以下操作：

RSP和RBP在EENTER时被保存在当前的SSA帧中，并且在由于任何中断事件而引起的EEXIT或异步退出时被自动地还原。

RCX中所包含的AEP被存储到TCS中以供AEX使用。FS和GS(包括隐藏部分)被保存，并且新值使用TCS.OFSBASE/GSBASE(32位和64位模式)和TCS.OFSLIMIT/GSLIMIT(仅32位模式)来构建。例如，所得到的段必须是DS段的子集。

如果CR4.OSXSAVE＝＝1，则XCR0被保存，并且由SECS.ATTRIBUTES.XFRM替代。RFLAGS.TF的效果取决于飞地进入被选入还是选出(参见章节43.1.2)：

在选出进入时，TF被保存并被清除(它在EEXIT或AEX时被还原)。当在飞地内部时经由POPF指令来设置TF的任何尝试都清除TF。

在选入进入时，单步调试异常在紧跟EENTER的指令边界上是待决的。

不与ELRANGE重叠的所有代码断点也被抑制。如果进入是选出进入，则与ELRANGE重叠的所有代码和数据断点都被抑制。

在某些实施例中，飞地恢复(ERESUME)指令的执行利用以下粗体文本中示出的所添加的返回处置程序(RTH)字段来执行以下操作(例如，伪代码)：

在某些实施例中，处置程序(例如，函数)用于执行返回(RET)指令，以使RIP出栈以在飞地内恢复代码执行(例如，其中RPI在引起AEX的信号在飞地代码中发生之处)。处理器可包括飞地页高速缓存映射(EPCM)，该页高速缓存映射(EPCM)是由处理器使用以跟踪EPC的内容的安全结构。在某些实施例中，如果PUSH RIP操作将在页边界上跨越，则在入栈之前，这两个页都将要求飞地页高速缓存映射(EPCM)检查。

在某些实施例中，飞地恢复(ERESUME)指令的执行检查是否为该飞地线程以及为CSSA启用了RTH特征。如果是，则确保用于信号/AEX处置程序的调用栈是有效的(例如，EPCM)存储器，并使RIP(例如，AEX发生之处的地址)入栈到栈——在信号/AEX处置程序的末尾的对应RET将在该位置处恢复执行。在使RIP入栈之后，将RIP设置为指向信号/AEX处置程序，并且最终为信号/AEX处置程序禁用RTH。信号/AEX处置程序可在任何时刻重新启用RTH，或选择保持其关闭。在某些实施例中，在流期间总是取消设置SSA[CSSA].RTH防止级联的中断/异常溢出调用栈。

图9图示出根据本公开的实施例的处置对于飞地902的异常的方法，该方法包括用于指示要抑制的一个或多个异常的集合的字段，并且当飞地中的代码的执行遇到异常时，处置程序被调用而无需将异常递送至操作系统906。在某些实施例中，飞地902是用于用户代码的可信(例如，出于安全目的)执行环境(例如，架构上受保护的飞地)，不可信(例如，出于安全目的)平台抽象层904(uRTS)是不可信用户代码，操作系统(OS)906是不可信的。

在其中uRTS或OS根本不必处置异常的某些实施例中，可通过对AEX以及对飞地ISA作出次要修改来完全省略上下文切换。例如，TCS和/或SSA可被扩充有存储指定要抑制的异常的集合的位向量的附加字段。当利用RTH特征执行的飞地线程遇到在位向量中被选择的异常时，在某些实施例中，该异常不被递送到内核。替代地，信号处置程序被直接调用，由此给予飞地线程立即处置该异常的机会。实施例因此将使在飞地内启用传统代码执行的框架受益。图9展示图5中的流如何能够被适配成高效地处置非法指令——不要求传统代码被重构以省略/替换那些指令。在某些实施例中，示例框架在将控制转移到传统应用之前将(例如，总是)启用RTH。例如，如果利用飞地902执行的传统应用调用在飞地内不被允许的指令(例如，SYSCALL 908)，则异常(例如，#UD)在910处被抑制，并且控制被转移到飞地的信号处置程序。该信号处置程序随后将尝试确定异常的原因。在该示例中，它可检测所保存的RIP，并且确定SYSCALL已被发布。处置程序随后将向不可信PAL 904作出OCALL 912(例如，EEXIT914、以及随后的EENTER 922)以适当地处置SYSCALL。在SYSCALL已被服务之后，信号处置程序可重新启用RTH，并且将控制返回到在SYSCALL后的指令处的传统应用。例如，其中OCAQLL912引起EEXIT 914，该EEXIT 914引起去往OS 906的系统调用(SYSCALL)916，该OS 906在918处服务系统调用，随后执行系统返回(SYSRET)920,该SYSRET 920引起EENTER 922的执行以进入飞地902，并引起924处的恢复执行。

本文中的实施例通过减少处置异步事件所需的飞地至非飞地上下文切换的数量，例如，而不是利用四个上下文切换在飞地内处置异步事件来改善飞地代码(例如，程序)的性能。本文中的实施例允许能够在飞地内被处置的异步事件利用仅两个上下文切换(或不利用上下文切换)来解决。本文中的实施例允许先前要求来自uRTS或OS的辅助(例如，经由OCALL，并由此经由四个上下文切换)的异步事件，以允许某个(些)异常在飞地内被处置(例如，不利用任何上下文切换)，参见例如图8的讨论。本文中的实施例放宽对传统代码的约束，例如，从而减小在将传统代码移植到飞地中时的重构工作。本文中的实施例允许飞地软件缓解各种广泛的脆弱性，例如，依赖于“单级跳”技术的那些脆弱性。

图10图示出根据本公开的实施例的硬件处理器1000，该硬件处理器1000耦合至包括一条或多条飞地指令1004(例如，飞地恢复(ERESUME)指令1006)的存储。在某些实施例中，飞地恢复(ERESUME)指令1006指令根据本文中的公开内容中的任何内容。在某些实施例中，一条或多条指令1004包括其他飞地指令，例如，本文中讨论的用户级以及管理程序级飞地指令。

在一个实施例中，例如，响应于执行操作的请求，指令(例如，宏指令)从存储1002被取出，并且被发送到解码器1008。在所描绘的实施例中，解码器1008(例如，解码器电路)将指令解码为经解码的指令(例如，一条或多条微指令或一个或多个微操作)。经解码的指令随后被发送以供执行，例如，经由调度器电路1010来调度经解码的指令以供执行。

在(例如，其中处理器/核支持乱序(OoO)执行的)某些实施例中，处理器包括耦合至寄存器堆/存储器电路1012(例如，单元)的寄存器重命名/分配器电路1010，用于分配资源并对寄存器(例如，与指令的初始源和最终目的地相关联的寄存器)执行寄存器重命名。在某些实施例中，(例如，对于乱序执行)，处理器包括耦合至解码器1008的一个或多个调度器电路1010。(多个)调度器电路可调度与经解码的指令相关联的一个或多个操作(包括从飞地指令1004(例如，飞地恢复(ERESUME)指令1006)解码的一个或多个操作)，以例如用于在执行电路1014上执行。执行电路1014可访问安全飞地控制结构(SECS)和/或线程控制结构(TCS)126、以及例如其他飞地数据结构，诸如但不限于SSA。

在某些实施例中，写回电路1018被包括以将指令的结果写回到目的地(例如，将它们写入(多个)寄存器和/或存储器)，例如，因此那些结果在处理器内是可见的(例如，在产生那些结果的执行电路外部是可见的)。

这些组件中的一个或多个组件(例如，解码器1008、寄存器重命名/寄存器分配器/调度器1010、执行电路1014、寄存器(例如，寄存器堆)/存储器1012、或写回电路1018)可以在硬件处理器的单个核中(以及例如在各自都具有这些组件的实例的多个核中)。

图11是图示出根据本公开的实施例的用于处理“ERESUME”指令的方法的操作1100的流程图。处理器(或例如处理器核)可例如响应于接收到对执行来自软件的指令的请求来执行方法的操作1100。所描绘的操作1100包括通过执行以下步骤来处理“ERESUME”指令：取出(例如，具有与ERESUME助记符对应的操作码的)指令1102；将指令解码为经解码的指令1104；检取与指令相关联的数据1106；(任选地)调度经解码的指令以供执行1108；执行经解码的指令，以调用处置程序来处置从架构上受保护的飞地中代码的执行的异步退出，并且随后在架构上受保护的飞地中从异步退出发生之处恢复代码的执行1110；以及提交所执行的指令的结果1112。

图12是图示出根据本公开的实施例的用于处理“ERESUME”指令的另一方法的操作1200的流程图。操作1200中的一些或全部(或本文中描述的其他过程、或变型、和/或其组合)在为架构上受保护的飞地中的代码实现架构上受保护的执行环境的处理器的控制下被执行。

操作1200包括：在框1202处，响应于硬件处理器的寄存器的字段被设置，为存储器中的架构上受保护的飞地中的代码启用架构上受保护的执行环境。操作1200进一步包括：在框1204处，利用硬件处理器的解码器电路将包括操作码的单条指令解码为经解码的指令，该操作码指示执行电路用于调用处置程序以处置从架构上受保护的飞地中的代码的执行的异步退出，并随后在架构上受保护的飞地中从异步退出发生之处恢复代码的执行。操作1200进一步包括：在框1206处，由硬件处理器的执行电路根据操作码来执行经解码的指令。

下文详述可在上文中使用的示例性架构、系统等。

可以根据下列示例来描述所公开的技术的至少一些实施例：

示例1：一种硬件处理器，包括：

寄存器，包括字段，所述字段当被设置时，用于为存储器中的架构上受保护的飞地中的代码启用架构上受保护的执行环境；

解码器电路，用于将包括操作码的单条指令解码为经解码的指令，所操作码用于指示执行电路用于调用处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行；以及

所述执行电路，用于如由所述操作码所指定地对所述经解码的指令作出响应。

示例2：如示例1所述的硬件处理器，其中，所述单条指令是用户模式指令。

示例3：如示例1所述的硬件处理器，其中，所述异步退出由中断引起。

示例4：如示例1所述的硬件处理器，其中，所述异步退出由硬件异常引起。

示例5：如示例1所述的硬件处理器，其中，所述单条指令的所述操作码进一步指示所述执行电路用于执行针对侧信道攻击的缓解。

示例6：如示例1所述的硬件处理器，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有字段，所述字段当被设置为第一值时，使所述执行电路执行所述单条经解码的指令以调用所述处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行，并且所述字段当被设置为第二值时，使所述执行电路执行所述单条经解码的指令，以在不调用所述处置程序处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出的情况下，在所述架构上受保护飞地中从所述异步退出发生之处恢复所述代码的执行。

示例7：如示例1所述的硬件处理器，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有标识所述处置程序的地址的字段。

示例8：如示例1所述的硬件处理器，其中，所述架构上受保护的飞地包括用于指示要抑制的一个或多个异常的集合的字段，并且当在所述架构上受保护的飞地中的所述代码的执行遇到来自所述集合的异常时，所述执行电路使所述处置程序被调用，而无需将所述异常递送到在所述硬件处理器上执行的操作系统(例如，内核)。

示例9：一种方法，包括：

响应于硬件处理器的寄存器的字段被设置，为存储器中的架构上受保护的飞地中的代码启用架构上受保护的执行环境；

利用所述硬件处理器的解码器电路将包括操作码的单条指令解码为经解码的指令，所操作码指示执行电路用于调用处置程序处置从所述架构上受保护的飞地中的所述代码的执行的异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行；以及

利用所述硬件处理器的所述执行电路根据所述操作码来执行所述经解码的指令。

示例10：如示例9所述的方法，其中，所述单条指令是用户模式指令。

示例11：如示例9所述的方法，其中，所述异步退出由中断引起。

示例12：如示例9所述的方法，其中，所述异步退出由硬件异常引起。

示例13：如示例9所述的方法，其中，所述单条指令的所述操作码进一步指示所述执行电路用于执行针对侧信道攻击的缓解。

示例14：如示例9所述的方法，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有字段，所述字段当被设置为第一值时，使所述执行电路执行所述单条经解码的指令以调用所述处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行，并且所述字段当被设置为第二值时，使所述执行电路执行所述单条经解码的指令，以在不调用所述处置程序处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出的情况下，在所述架构上受保护飞地中从所述异步退出发生之处恢复所述代码的执行。

示例15：如示例9所述的方法，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有标识所述处置程序的地址的字段。

示例16：如示例9所述的方法，其中，所述架构上受保护的飞地包括用于指示要抑制的一个或多个异常的集合的字段，并且当在所述架构上受保护的飞地中的所述代码的执行遇到来自所述集合的异常时，所述执行电路使所述处置程序被调用，而无需将所述异常递送到在所述硬件处理器上执行的操作系统。

示例17：一种存储代码的非暂态机器可读介质，所述代码当由机器执行时使所述机器执行方法，所述方法包括：

利用所述硬件处理器的解码器电路将包括操作码的单条指令解码为经解码的指令，所操作码指示执行电路用于调用处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行；以及

示例18：如示例17所述的非暂态机器可读介质，其中，所述单条指令是用户模式指令。

示例19：如示例17所述的非暂态机器可读介质，其中，所述异步退出由中断引起。

示例20：如示例17所述的非暂态机器可读介质，其中，所述异步退出由硬件异常引起。

示例21：如示例17所述的非暂态机器可读介质，其中，所述单条指令的所述操作码进一步指示所述执行电路用于执行针对侧信道攻击的缓解。

示例22：如示例17所述的非暂态机器可读介质，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有字段，所述字段当被设置为第一值时，使所述执行电路执行所述单条经解码的指令以调用所述处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行，并且所述字段当被设置为第二值时，使所述执行电路执行所述单条经解码的指令，以在不调用所述处置程序处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出的情况下，在所述架构上受保护飞地中从所述异步退出发生之处恢复所述代码的执行。

示例23：如示例17所述的非暂态机器可读介质，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有标识所述处置程序的地址的字段。

示例24：如示例17所述的非暂态机器可读介质，其中，所述架构上受保护的飞地包括用于指示要抑制的一个或多个异常的集合的字段，并且当在所述架构上受保护的飞地中的所述代码的执行遇到来自所述集合的异常时，所述执行电路使所述处置程序被调用，而无需将所述异常递送到在所述硬件处理器上执行的操作系统。

在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的

64和IA-32架构软件开发者手册；并且参见2018年10月的

架构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图13A-图13B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图13A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图13B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1300定义A类和B类指令模板，这两者都包括无存储器访问1305的指令模板和存储器访问1320的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图13A中的A类指令模板包括：1)在无存储器访问1305的指令模板内，示出无存储器访问的完全舍入控制型操作1310的指令模板、以及无存储器访问的数据变换型操作1315的指令模板；以及2)在存储器访问1320的指令模板内，示出存储器访问的时效性1325的指令模板和存储器访问的非时效性1330的指令模板。图13B中的B类指令模板包括：1)在无存储器访问1305的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1312的指令模板以及无存储器访问的写掩码控制的vsize型操作1317的指令模板；以及2)在存储器访问1320的指令模板内，示出存储器访问的写掩码控制1327的指令模板。

通用向量友好指令格式1300包括以下列出的按照在图13A-13B中图示的顺序的如下字段。

格式字段1340——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1342——其内容区分不同的基础操作。

寄存器索引字段1344——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段1346——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1305的指令模板与存储器访问1320的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1350——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段1368、α字段1352和β字段1354。扩充操作字段1350允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段1360——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段1362A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段1362B(注意，位移字段1362A直接在位移因数字段1362B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1374(稍后在本文中描述)和数据操纵字段1354C确定。位移字段1362A和位移因数字段1362B不用于无存储器访问1305的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1362A和位移因数字段1362B是任选的。

数据元素宽度字段1364——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段1370——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1370允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1370的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1370的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段1370的内容直接指定要执行的掩码。

立即数字段1372——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段1368——其内容在不同类的指令之间进行区分。参考图13A-图13B，该字段的内容在A类和B类指令之间进行选择。在图13A-图13B中，圆角方形用于指示特定的值存在于字段中(例如，在图13A-图13B中分别用于类字段1368的A类1368A和B类1368B)。

A类指令模板

在A类非存储器访问1305的指令模板的情况下，α字段1352被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1310和无存储器访问的数据变换型操作1315的指令模板分别指定舍入1352A.1和数据变换1352A.2)的RS字段1352A，而β字段1354区分要执行所指定类型的操作中的哪一种。在无存储器访问1305的指令模板中，比例字段1360、位移字段1362A和位移比例字段1362B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1310的指令模板中，β字段1354被解释为其(多个)内容提供静态舍入的舍入控制字段1354A。尽管在本公开的所述实施例中舍入控制字段1354A包括抑制所有浮点异常(SAE)字段1356和舍入操作控制字段1358，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1358)。

SAE字段1356——其内容区分是否禁用异常事件报告；当SAE字段1356的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段1358——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1358允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1350的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1315的指令模板中，β字段1354被解释为数据变换字段1354B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1320的指令模板的情况下，α字段1352被解释为驱逐提示字段1352B，其内容区分要使用驱逐提示中的哪一个(在图13A中，对于存储器访问时效性1325的指令模板和存储器访问非时效性1330的指令模板分别指定时效性的1352B.1和非时效性的1352B.2)，而β字段1354被解释为数据操纵字段1354C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1320的指令模板包括比例字段1360，并任选地包括位移字段1362A或位移比例字段1362B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1352被解释为写掩码控制(Z)字段1352C，其内容区分由写掩码字段1370控制的写掩码应当是合并还是归零。

在B类非存储器访问1305的指令模板的情况下，β字段1354的一部分被解释为RL字段1357A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1312的指令模板和无存储器访问的写掩码控制VSIZE型操作1317的指令模板分别指定舍入1357A.1和向量长度(VSIZE)1357A.2)，而β字段1354的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1305的指令模板中，比例字段1360、位移字段1362A和位移比例字段1362B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作1310的指令模板中，β字段1354的其余部分被解释为舍入操作字段1359A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段1359A——正如舍入操作控制字段1358，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1359A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1350的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1317的指令模板中，β字段1354的其余部分被解释为向量长度字段1359B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问1320的指令模板的情况下，β字段1354的一部分被解释为广播字段1357B，其内容区分是否要执行广播型数据操纵操作，而β字段1354的其余部分被解释为向量长度字段1359B。存储器访问1320的指令模板包括比例字段1360，并任选地包括位移字段1362A或位移比例字段1362B。

针对通用向量友好指令格式1300，示出完整操作码字段1374包括格式字段1340、基础操作字段1342和数据元素宽度字段1364。尽管示出了其中完整操作码字段1374包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1374包括少于所有的这些字段。完整操作码字段1374提供操作代码(操作码)。

扩充操作字段1350、数据元素宽度字段1364和写掩码字段1370允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图14A是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图14A示出专用向量友好指令格式1400，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1400是专用的。专用向量友好指令格式1400可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图13A-图13B的字段，来自图14A的字段映射到来自图13A-图13B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1300的上下文中参考专用向量友好指令格式1400描述了本公开的实施例，但是本公开不限于专用向量友好指令格式1400，除非另有声明。例如，通用向量友好指令格式1300构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1400示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1400中数据元素宽度字段1364被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式1300构想数据元素宽度字段1364的其他尺寸)。

通用向量友好指令格式1300包括以下列出的按照图14A中图示的顺序的如下字段。

EVEX前缀(字节0-3)1402——以四字节形式进行编码。

格式字段1340(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1340，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1405(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1357BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。

REX’字段1310——这是REX’字段1310的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1415(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段1364(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1420(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1420对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1368类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1425(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1352(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段1354(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段1310——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1370(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段1430(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1440(字节5)包括MOD字段1442、Reg字段1444和R/M字段1446。如先前所述的，MOD字段1442的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1444的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1446的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段1350的内容用于存储器地址生成。SIB.xxx 1454和SIB.bbb 1456——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1362A(字节7-10)——当MOD字段1442包含10时，字节7-10是位移字段1362A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1362B(字节7)——当MOD字段1442包含01时，字节7是位移因数字段1362B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1362B是disp8的重新解释；当使用位移因数字段1362B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1362B替代传统x86指令集8位位移。由此，位移因数字段1362B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1372如先前所述地操作。

完整操作码字段

图14B是图示根据本公开的一个实施例的构成完整操作码字段1374的具有专用向量友好指令格式1400的字段的框图。具体地，完整操作码字段1374包括格式字段1340、基础操作字段1342和数据元素宽度(W)字段1364。基础操作字段1342包括前缀编码字段1425、操作码映射字段1415和实操作码字段1430。

寄存器索引字段

图14C是图示根据本公开的一个实施例的构成寄存器索引字段1344的具有专用向量友好指令格式1400的字段的框图。具体地，寄存器索引字段1344包括REX字段1405、REX’字段1410、MODR/M.reg字段1444、MODR/M.r/m字段1446、VVVV字段1420、xxx字段1454和bbb字段1456。

扩充操作字段

图14D是图示根据本公开的一个实施例的构成扩充操作字段1350的具有专用向量友好指令格式1400的字段的框图。当类(U)字段1368包含0时，它表明EVEX.U0(A类1368A)；当它包含1时，它表明EVEX.U1(B类1368B)。当U＝0且MOD字段1442包含11(表明无存储器访问操作)时，α字段1352(EVEX字节3，位[7]–EH)被解释为rs字段1352A。当rs字段1352A包含1(舍入1352A.1)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1354A。舍入控制字段1354A包括一位SAE字段1356和两位舍入操作字段1358。当rs字段1352A包含0(数据变换1352A.2)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1354B。当U＝0且MOD字段1442包含00、01或10(表明存储器访问操作)时，α字段1352(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1352B，并且β字段1354(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1354C。

当U＝1时，α字段1352(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1352C。当U＝1且MOD字段1442包含11(表明无存储器访问操作)时，β字段1354的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1357A；当它包含1(舍入1357A.1)时，β字段1354的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1359A，而当RL字段1357A包含0(VSIZE1357.A2)时，β字段1354的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1442包含00、01或10(表明存储器访问操作)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L_1-0)和广播字段1357B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图15是根据本公开的一个实施例的寄存器架构1500的框图。在所图示的实施例中，有32个512位宽的向量寄存器1510；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1400对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段1359B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1359B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1400的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1515——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1515的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器1525——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1545，在其上面重叠了MMX紧缩整数平坦寄存器堆1550——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图16A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图16B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图16A-图16B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图16A中，处理器流水线1600包括取出级1602、长度解码级1604、解码级1606、分配级1608、重命名级1610、调度(也被称为分派或发布)级1612、寄存器读取/存储器读取级1614、执行级1616、写回/存储器写入级1618、异常处置级1622和提交级1624。

图16B示出处理器核1690，该处理器核1690包括前端单元1630，该前端单元1630耦合到执行引擎单元1650，并且前端单元1630和执行引擎单元1650两者都耦合到存储器单元1670。核1690可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1690可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1630包括分支预测单元1632，该分支预测单元1632耦合到指令高速缓存单元1634，该指令高速缓存单元1634耦合到指令转换后备缓冲器(TLB)1636，该指令转换后备缓冲器1636耦合到指令取出单元1638，该指令取出单元1638耦合到解码单元1640。解码单元1640(或解码器或解码器单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1640可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1690包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1640中，或以其他方式在前端单元1630内)。解码单元1640耦合到执行引擎单元1650中的重命名/分配器单元1652。

执行引擎单元1650包括重命名/分配器单元1652，该重命名/分配器单元1652耦合到引退单元1654和一个或多个调度器单元的集合1656。(多个)调度器单元1656表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1656耦合到(多个)物理寄存器堆单元1658。(多个)物理寄存器堆单元1658中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1658包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1658由引退单元1654重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1654和(多个)物理寄存器堆单元1658耦合到(多个)执行集群1660。(多个)执行集群1660包括一个或多个执行单元的集合1662以及一个或多个存储器访问单元的集合1664。执行单元1662可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1656、(多个)物理寄存器堆单元1658和(多个)执行集群1660示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1664的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1664耦合到存储器单元1670，该存储器单元1670包括数据TLB单元1672，该数据TLB单元1672耦合到数据高速缓存单元1674，该数据高速缓存单元1674耦合到第二级(L2)高速缓存单元1676。在一个示例性实施例中，存储器访问单元1664可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1670中的数据TLB单元1672。指令高速缓存单元1634还耦合到存储器单元1670中的第二级(L2)高速缓存单元1676。L2高速缓存单元1676耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1600：1)指令取出1638执行取出级1602和长度解码级1604；2)解码单元1640执行解码级1606；3)重命名/分配器单元1652执行分配级1608和重命名级1610；4)(多个)调度器单元1656执行调度级1612；5)(多个)物理寄存器堆单元1658和存储器单元1670执行寄存器读取/存储器读取级1614；执行集群1660执行执行级1616；6)存储器单元1670和(多个)物理寄存器堆单元1658执行写回/存储器写入级1618；7)各单元可牵涉到异常处置级1622；以及8)引退单元1654和(多个)物理寄存器堆单元1658执行提交级1624。

核1690可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1690包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1634/1674以及共享的L2高速缓存单元1676，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图17A-图17B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图17A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1702的连接及其第二级(L2)高速缓存的本地子集1704的框图。在一个实施例中，指令解码单元1700支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1706允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1708和向量单元1710使用分开的寄存器集合(分别为标量寄存器1712和向量寄存器1714)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1706读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1704是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1704的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1704中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1704中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图17B是根据本公开的实施例的图17A中的处理器核的一部分的展开图。图17B包括L1高速缓存1704的L1数据高速缓存1706A部分，以及关于向量单元1710和向量寄存器1714的更多细节。具体地，向量单元1710是16宽向量处理单元(VPU)(见16宽ALU 1728)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1720支持对寄存器输入的混合，通过数值转换单元1722A-B支持数值转换，并且通过复制单元1724支持对存储器输入的复制。写掩码寄存器1726允许掩蔽所得的向量写入。

图18是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1800的框图。图18中的实线框图示具有单个核1802A、系统代理1810、一个或多个总线控制器单元的集合1816的处理器1800，而虚线框的任选增加图示具有多个核1802A-N、系统代理单元1810中的一个或多个集成存储器控制器单元的集合1814以及专用逻辑1808的替代处理器1800。

因此，处理器1800的不同实现可包括：1)CPU，其中专用逻辑1808是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1802A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1802A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1802A-N是大量通用有序核。因此，处理器1800可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1800可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1806、以及耦合到集成存储器控制器单元的集合1814的外部存储器(未示出)。共享高速缓存单元的集合1806可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1812将集成图形逻辑1808、共享高速缓存单元的集合1806以及系统代理单元1810/(多个)集成存储器控制器单元1814互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1806与核1802A-N之间维持一致性。

在一些实施例中，一个或多个核1802A-N能够实现多线程化。系统代理1810包括协调和操作核1802A-N的那些部件。系统代理单元1810可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1802A-N以及集成图形逻辑1808的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1802A-N在架构指令集方面可以是同构的或异构的；即，核1802A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图19-22是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图19，所示出的是根据本公开一个实施例的系统1900的框图。系统1900可以包括一个或多个处理器1910、1915，这些处理器耦合到控制器中枢1920。在一个实施例中，控制器中枢1920包括图形存储器控制器中枢(GMCH)1990和输入/输出中枢(IOH)1950(其可以在分开的芯片上)；GMCH 1990包括存储器和图形控制器，存储器1940和协处理器1945耦合到该存储器和图形控制器；IOH 1950将输入/输出(I/O)设备1960耦合到GMCH1990。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1940和协处理器1945直接耦合到处理器1910，并且控制器中枢1920与IOH 1950处于单个芯片中。存储器1940可包括用户和/或管理程序代码1940A，例如用于存储代码，该代码当被执行时使处理器执行本公开的任何方法。

附加的处理器1915的任选性在图19中通过虚线来表示。每一处理器1910、1915可包括本文中描述的处理核中的一个或多个，并且可以是处理器1800的某一版本。

存储器1940可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1920经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1995来与(多个)处理器1910、1915进行通信。

在一个实施例中，协处理器1945是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1920可以包括集成图形加速器。

在物理资源1910、1915之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1910执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1910将这些协处理器指令识别为具有应当由附连的协处理器1945执行的类型。因此，处理器1910在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1945。(多个)协处理器1945接受并执行所接收的协处理器指令。

现在参见图20，所示出的是根据本公开的实施例的第一更具体的示例性系统2000的框图。如图20中所示，多处理器系统2000是点对点互连系统，并且包括经由点对点互连2050耦合的第一处理器2070和第二处理器2080。处理器2070和2080中的每一个都可以是处理器1800的某一版本。在本公开的一个实施例中，处理器2070和2080分别是处理器1910和1915，而协处理器2038是协处理器1945。在另一实施例中，处理器2070和2080分别是处理器1910和协处理器1945。

处理器2070和2080示出为分别包括集成存储器控制器(IMC)单元2072和2082。处理器2070还包括作为其总线控制器单元的一部分的点对点(P-P)接口2076和2078；类似地，第二处理器2080包括P-P接口2086和2088。处理器2070、2080可以经由使用点对点(P-P)接口电路2078、2088的P-P接口2050来交换信息。如图20中所示，IMC 2072和2082将处理器耦合到相应的存储器，即存储器2032和存储器2034，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器2070、2080可各自经由使用点对点接口电路2076、2094、2086、2098的各个P-P接口2052、2054来与芯片组2090交换信息。芯片组2090可以任选地经由高性能接口2039来与协处理器2038交换信息。在一个实施例中，协处理器2038是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组2090可以经由接口2096耦合到第一总线2016。在一个实施例中，第一总线2016可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图20中所示，各种I/O设备2014可连同总线桥2018一起耦合到第一总线2016，该总线桥2018将第一总线2016耦合到第二总线2020。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2015耦合到第一总线2016。在一个实施例中，第二总线2020可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线2020，这些设备包括例如键盘和/或鼠标2022、通信设备2027以及存储单元2028，该存储单元2028诸如可包括指令/代码和数据2030的盘驱动器或者其他大容量存储设备。此外，音频I/O 2024可以被耦合到第二总线2020。注意，其他架构是可能的。例如，代替图20的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图21，示出的是根据本公开的实施例的第二更具体的示例性系统2100的框图。图20和21中的类似元件使用类似的附图标记，并且从图21中省略了图20的某些方面以避免混淆图21的其他方面。

图21图示处理器2070、2080可分别包括集成存储器和I/O控制逻辑(“CL”)2072和2082。因此，CL 2072、2082包括集成存储器控制器单元，并包括I/O控制逻辑。图21图示不仅存储器2032、2034耦合到CL 2072、2082，而且I/O设备2114也耦合到控制逻辑2072、2082。传统I/O设备2115被耦合到芯片组2090。

现在参考图22，示出的是根据本公开的实施例的SoC 2200的框图。图18中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图22中，(多个)互连单元2202被耦合到：应用处理器2210，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1806；系统代理单元1810；(多个)总线控制器单元1816；(多个)集成存储器控制器单元1814；一个或多个协处理器的集合2220，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2230；直接存储器访问(DMA)单元2232；以及用于耦合到一个或多个外部显示器的显示单元2240。在一个实施例中，(多个)协处理器2220包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图20中图示的代码2030)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图23是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图23示出可使用x86编译器2304来编译高级语言2302形式的程序，以生成可由具有至少一个x86指令集核的处理器2316原生执行的x86二进制代码2306。具有至少一个x86指令集核的处理器2316表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的

处理器基本相同的功能的任何处理器：1)

指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的

处理器上运行以便取得与具有至少一个x86指令集核的

处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2304表示可操作用于生成x86二进制代码2306(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2316上执行。类似地，图23示出可以使用替代的指令集编译器2308来编译高级语言2302形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2314(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2310。指令转换器2312用于将x86二进制代码2306转换成可以由不具有x86指令集核的处理器2314原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2310相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2312通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2306的软件、固件、硬件或其组合。

Claims

1.一种硬件处理器，包括：

2.如权利要求1所述的硬件处理器，其中，所述单条指令是用户模式指令。

3.如权利要求1所述的硬件处理器，其中，所述异步退出由中断引起。

4.如权利要求1所述的硬件处理器，其中，所述异步退出由硬件异常引起。

5.如权利要求1所述的硬件处理器，其中，所述单条指令的所述操作码进一步指示所述执行电路用于执行针对侧信道攻击的缓解。

6.如权利要求1所述的硬件处理器，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有字段，所述字段当被设置为第一值时，使所述执行电路执行所述单条经解码的指令以调用所述处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行，并且所述字段当被设置为第二值时，使所述执行电路执行所述单条经解码的指令，以在不调用所述处置程序处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出的情况下，在所述架构上受保护飞地中从所述异步退出发生之处恢复所述代码的执行。

7.如权利要求1所述的硬件处理器，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有标识所述处置程序的地址的字段。

8.如权利要求1-7中任一项所述的硬件处理器，其中，所述架构上受保护的飞地包括用于指示要抑制的一个或多个异常的集合的字段，并且当在所述架构上受保护的飞地中的所述代码的执行遇到来自所述集合的异常时，所述执行电路使所述处置程序被调用，而无需将所述异常递送到在所述硬件处理器上执行的操作系统。

9.一种方法，包括：

10.如权利要求9所述的方法，其中，所述单条指令是用户模式指令。

11.如权利要求9所述的方法，其中，所述异步退出由中断引起。

12.如权利要求9所述的方法，其中，所述异步退出由硬件异常引起。

13.如权利要求9所述的方法，其中，所述单条指令的所述操作码进一步指示所述执行电路用于执行针对侧信道攻击的缓解。

14.如权利要求9所述的方法，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有字段，所述字段当被设置为第一值时，使所述执行电路执行所述单条经解码的指令以调用所述处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行，并且所述字段当被设置为第二值时，使所述执行电路执行所述单条经解码的指令，以在不调用所述处置程序处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出的情况下，在所述架构上受保护飞地中从所述异步退出发生之处恢复所述代码的执行。

15.如权利要求9所述的方法，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有标识所述处置程序的地址的字段。

16.如权利要求9-15中任一项所述的方法，其中，所述架构上受保护的飞地包括用于指示要抑制的一个或多个异常的集合的字段，并且当在所述架构上受保护的飞地中的所述代码的执行遇到来自所述集合的异常时，所述执行电路使所述处置程序被调用，而无需将所述异常递送到在所述硬件处理器上执行的操作系统。

17.一种存储代码的非暂态机器可读介质，所述代码当由机器执行时使所述机器执行方法，所述方法包括：

18.如权利要求17所述的非暂态机器可读介质，其中，所述单条指令是用户模式指令。

19.如权利要求17所述的非暂态机器可读介质，其中，所述异步退出由中断引起。

20.如权利要求17所述的非暂态机器可读介质，其中，所述异步退出由硬件异常引起。

21.如权利要求17所述的非暂态机器可读介质，其中，所述单条指令的所述操作码进一步指示所述执行电路用于执行针对侧信道攻击的缓解。

22.如权利要求17所述的非暂态机器可读介质，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有字段，所述字段当被设置为第一值时，使所述执行电路执行所述单条经解码的指令以调用所述处置程序以处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出，并且随后在所述架构上受保护的飞地中从所述异步退出发生之处恢复所述代码的执行，并且所述字段当被设置为第二值时，使所述执行电路执行所述单条经解码的指令，以在不调用所述处置程序处置从所述架构上受保护的飞地中的所述代码的执行的所述异步退出的情况下，在所述架构上受保护飞地中从所述异步退出发生之处恢复所述代码的执行。

23.如权利要求17所述的非暂态机器可读介质，其中，所述架构上受保护的飞地包括线程控制结构，所述线程控制结构具有标识所述处置程序的地址的字段。

24.如权利要求17-23中任一项所述的非暂态机器可读介质，其中，所述架构上受保护的飞地包括用于指示要抑制的一个或多个异常的集合的字段，并且当在所述架构上受保护的飞地中的所述代码的执行遇到来自所述集合的异常时，所述执行电路使所述处置程序被调用，而无需将所述异常递送到在所述硬件处理器上执行的操作系统。