WO2023176759A1 - 積層構造体、半導体装置及びこれらの製造方法 - Google Patents

積層構造体、半導体装置及びこれらの製造方法 Download PDF

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    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Definitions

  • the present invention relates to a stacked structure, a semiconductor device, and a method for manufacturing the same.
  • An object of the present invention is to provide a laminated structure with excellent crystallinity, a semiconductor device with excellent semiconductor properties, and a manufacturing method that can industrially advantageously obtain these.
  • a buffer layer is laminated on a semiconductor crystal substrate, and an epitaxial film made of a compound semiconductor is laminated on the buffer layer directly or via another layer.
  • a nitride or oxynitride crystal of Hf and/or Zr is used as the buffer layer, a high-quality conductive crystal film can be easily obtained, and the conductive crystal film is useful as a buffer layer.
  • the laminated structure can solve the conventional problems all at once. Further, after obtaining the above knowledge, the present inventors conducted further studies and completed the present invention.
  • a laminated structure comprising a conductive crystal film containing.
  • the laminated structure according to [1] or [2], wherein the epitaxial film has a cubic crystal structure.
  • SBD Schottky barrier diode
  • JBS junction barrier Schottky diode
  • MPS merged PiN Schottky diode
  • MOSFET semiconductor field effect transistor
  • HEMT high electron mobility transistor
  • MOSFET semiconductor field effect transistor
  • SIT static induction transistor
  • JFET junction field effect transistor
  • IGBT insulated gate bipolar transistor
  • LED light emitting diode
  • the laminated structure and semiconductor device of the present invention have excellent crystallinity, and the manufacturing method of the present invention has the effect that the laminated structure and the semiconductor device can be obtained industrially advantageously. play.
  • 1 is a diagram schematically showing an example of a preferred embodiment of a laminated structure of the present invention. It is a schematic diagram for demonstrating the buffer layer formation process in the manufacturing method of the laminated structure of this invention.
  • 1 is a diagram schematically showing an example of a preferred embodiment of a semiconductor device (SBD) of the present invention.
  • SBD semiconductor device
  • JBS semiconductor device
  • JBS semiconductor device
  • JBS semiconductor device
  • MESFT semiconductor device
  • 1 is a diagram schematically showing an example of a preferred embodiment of a semiconductor device (HEMT) of the present invention.
  • FIG. 1 is a diagram schematically showing an example of a preferred embodiment of a semiconductor device (MOSFET) of the present invention.
  • MOSFET semiconductor device
  • SIT semiconductor device
  • JFET semiconductor device
  • IGBT semiconductor device
  • IGBT semiconductor device
  • LED semiconductor device
  • FIG. 2 is a diagram schematically showing a preferred example of a system device. It is a figure which shows typically a suitable example of the power supply circuit diagram of a power supply device.
  • 1 is a diagram schematically showing a film forming apparatus suitably used in Examples.
  • the laminated structure of the present invention is a laminated structure in which an epitaxial film made of a compound semiconductor is formed directly or through another layer on a buffer layer, and the buffer layer is formed by nitriding Hf and/or Zr. It is characterized by including a conductive crystal film containing a substance or an oxynitride.
  • FIG. 1 shows a preferred example of the laminated structure, in which the buffer layer 5 is laminated on a crystal substrate 9, and a compound semiconductor An epitaxial film 1 consisting of the following is laminated. Note that in this specification, the terms “film” and “layer” may be interchanged depending on the case or the situation.
  • the buffer layer 5 is preferably formed on a crystal substrate 9 using a known crystal growth method using nitrogen.
  • the crystal growth means may be a known means, and may be either a vapor phase crystal growth means or a liquid phase crystal growth means. Examples of the crystal growth method include a vapor deposition method, a CVD method, and a sputtering method.
  • the buffer layer 5 after forming the buffer layer 5, it is preferable to form an epitaxial film made of a compound semiconductor on the buffer layer using the crystal growth means, and in this way, the epitaxial film is formed. As a result, as shown in FIG.
  • the buffer layer is transformed in the crystal growth direction to form a peak-to-valley structure at the interface with the epitaxial film, and this peak-to-valley structure allows the epitaxial film to be of good quality with excellent crystallinity. can be obtained easily.
  • the crystal substrate (hereinafter also simply referred to as “substrate”) is not particularly limited, such as the substrate material, as long as it does not impede the purpose of the present invention, and may be any known crystal substrate. It may be an organic compound or an inorganic compound. In the present invention, it is preferable that the crystal substrate contains an inorganic compound.
  • the substrate preferably has crystals on a part or all of its surface, and is preferably a crystal substrate that has crystals on all or a part of its main surface on the crystal growth side. More preferably, a crystal substrate having crystals on the entire main surface on the crystal growth side is most preferable.
  • the crystal is not particularly limited as long as it does not impede the purpose of the present invention, and the crystal structure is also not particularly limited, and may include cubic system, tetragonal system, trigonal system, hexagonal system, orthorhombic system, and monoclinic system. Although it may have any crystal structure such as a cubic system, in the present invention, a cubic crystal structure is preferable, and a crystal oriented in (100) or (200) is more preferable. . Further, the crystal substrate may have an off-angle, and examples of the off-angle include an off-angle of 0.2° to 12.0°.
  • the "off angle" refers to the angle between the substrate surface and the crystal growth plane.
  • the shape of the substrate is not particularly limited as long as it is plate-like and serves as a support for the insulating film. Although it may be an insulating substrate or a semiconductor substrate, in the present invention, the substrate is preferably a Si substrate, more preferably a crystalline Si substrate, and (100) Most preferably, it is a crystalline Si substrate oriented in the direction of .
  • the substrate material include, in addition to the Si substrate, one or more metals belonging to Groups 3 to 15 of the periodic table, or oxides of these metals.
  • the shape of the substrate is not particularly limited, and may be approximately circular (for example, circular, oval, etc.) or polygonal (for example, triangular, square, rectangular, pentagonal, hexagonal, heptagonal, etc.). , octagonal, nonagonal, etc.), and various shapes can be suitably used.
  • the crystal substrate has a flat surface, but it is also preferable that the crystal substrate has an uneven shape on part or all of the surface.
  • the above-mentioned crystal substrate having an uneven shape may be used as long as an uneven part consisting of a recess or a convex part is formed on a part or all of the surface, and the uneven part is particularly suitable if the uneven part consists of a convex part or a recess. Without limitation, it may be an uneven part consisting of a convex part, an uneven part consisting of a concave part, or an uneven part consisting of a convex part and a concave part.
  • the uneven portions may be formed from regular protrusions or recesses, or may be formed from irregular protrusions or recesses.
  • the uneven portions are formed periodically, and more preferably that they are patterned periodically and regularly.
  • the shape of the uneven portion is not particularly limited, and examples thereof include a stripe shape, a dot shape, a mesh shape, or a random shape, but in the present invention, a dot shape or a stripe shape is preferable, and a dot shape is more preferable. .
  • the pattern shape of the uneven portions may be a polygonal shape such as a triangle, a quadrilateral (for example, a square, a rectangle, or a trapezoid), a pentagon, or a hexagon.
  • the shape is circular or elliptical.
  • the lattice shape of the dots is a lattice shape such as a square lattice, an orthorhombic lattice, a triangular lattice, a hexagonal lattice, etc., and a triangular lattice shape is used. is more preferable.
  • the cross-sectional shape of the concave part or convex part of the uneven part is not particularly limited, but may be, for example, a U-shape, a U-shape, an inverted U-shape, a wave shape, a triangle, a quadrilateral (for example, a square, a rectangle, a trapezoid, etc.). ), polygons such as pentagons and hexagons.
  • the thickness of the crystal substrate is not particularly limited, but is preferably 50 to 2000 ⁇ m, more preferably 100 to 1000 ⁇ m.
  • the buffer layer is not particularly limited as long as it includes a conductive crystal film containing Hf and/or Zr nitride or oxynitride; however, in the present invention, the conductive crystal film contains HfN and/or Zr. It is preferable to contain ZrN, and more preferably to contain HfN. By containing HfN in the conductive crystal film, even when the epitaxial film is formed by crystal growth in two or more layers, transformation occurs in each layer, so that the crystallinity of the epitaxial film is further improved. I can do it. Further, the conductive crystal film preferably has a cubic crystal structure, and more preferably includes crystals oriented in (100) or (200).
  • the buffer layer can be suitably formed on the crystal substrate by a known crystal growth method such as sputtering using an Hf source and/or Zr source and nitrogen gas at, for example, 350° C. to 700° C. .
  • the buffer layer may include a mixed crystal film.
  • the mixed crystal film is not particularly limited as long as it is a crystal film consisting of a mixed crystal, and the mixed crystal may include nitrides or oxynitrides of Hf and/or Zr, as well as Ti, Al, Y, and Ce. Suitable examples include mixed crystals containing one or more selected nitrides or oxynitrides. According to such a preferable mixed crystal, it is possible not only to improve the stress relaxation effect of the buffer layer but also to improve the film quality of the epitaxial film.
  • the epitaxial film is not particularly limited as long as it is a crystal grown film made of a compound semiconductor.
  • the compound semiconductor is not particularly limited either, and may be a known compound semiconductor.
  • the compound semiconductor include nitride semiconductors, carbide semiconductors (eg, SiC, etc.), oxide semiconductors, InP, and GaAs.
  • the compound semiconductor is preferably a wide bandgap semiconductor, more preferably a nitride semiconductor.
  • the nitride semiconductor include III-V group semiconductors (aluminum nitride (AlN), gallium nitride (GaN), indium nitride (InN), etc.), boron nitride (BN), and the like.
  • the epitaxial film preferably has a cubic crystal structure, and is more preferably a crystal grown film made of a cubic semiconductor.
  • the cubic semiconductor include c-BN, c-AlN, c-GaN, c-InN, c-SiC, GaAs, AlAs, InAs, GaP, AlP, InP, and mixed crystal semiconductors thereof. It will be done.
  • the laminated structure obtained as described above can be used in a semiconductor device as it is or after being further processed, if desired, according to a conventional method.
  • the buffer layer in the laminated structure is used as an ohmic junction or electron emitting electrode or buffer layer of the semiconductor device, and the epitaxial film in the laminated structure is used as a semiconductor layer of the semiconductor device. It can be suitably used.
  • the laminated structure when used in a semiconductor device, it may be used as it is in the semiconductor device, or it may be used in other layers (for example, an insulator layer, a semi-insulator layer, a conductor layer, a semiconductor layer, a buffer layer, or other layers). It may be used after forming an intermediate layer, etc.). Further, the crystal substrate may be peeled off using a known peeling means in the semiconductor device.
  • the semiconductor device is not particularly limited as long as it does not impede the object of the present invention, and may be a known semiconductor device. Although the semiconductor device may be a vertical device or a horizontal device, it is preferable in the present invention that the semiconductor device is a vertical device.
  • Examples of the semiconductor device include a diode or a transistor, and more specifically, a Schottky barrier diode (SBD), a junction barrier Schottky diode (JBS), a high electron mobility transistor (HEMT), a metal Semiconductor field effect transistor (MESFET), metal oxide semiconductor field effect transistor (MOSFET), static induction transistor (SIT), junction field effect transistor (JFET), insulated gate bipolar transistor (IGBT), light emitting diode (LED) or Combinations of these may be cited as suitable examples.
  • SBD Schottky barrier diode
  • JBS junction barrier Schottky diode
  • HEMT high electron mobility transistor
  • MESFET metal Semiconductor field effect transistor
  • MOSFET metal oxide semiconductor field effect transistor
  • SIT static induction transistor
  • JFET junction field effect transistor
  • IGBT insulated gate bipolar transistor
  • LED light emitting diode
  • the laminated structure will be used as a semiconductor device, more specifically, the buffer layer in the laminated structure will be used as an ohmic junction or electron emitting electrode or a buffer layer of the semiconductor device, and Preferred examples in which the epitaxial film is applied to the semiconductor layer of the semiconductor device will be described with reference to the drawings, but the present invention is not limited to these examples.
  • other layers for example, an insulator layer, a semi-insulator layer, a conductor layer, a semiconductor layer, a buffer layer, or other intermediate layer, etc.
  • the crystal substrate, buffer layer, etc. may be omitted as appropriate.
  • FIG. 3 shows an example of a Schottky barrier diode (SBD) according to the present invention.
  • the SBD in FIG. 3 includes an n-type semiconductor layer 101, an n-type semiconductor layer 101a, an n+-type semiconductor layer 101b, an insulator layer 104, a Schottky electrode 105a, and an ohmic electrode 105b.
  • the material of the electrode such as the Schottky electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Metals such as Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), oxide Examples include a metal oxide conductive film such as zinc indium (IZO), an organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • IZO zinc indium
  • organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • the electrodes can be formed by, for example, a known method such as a vacuum evaporation method or a sputtering method. More specifically, for example, when forming a Schottky electrode, a layer made of Mo and a layer made of Al are laminated, and the layer made of Mo and the layer made of Al are patterned using a photolithography method. This can be done by
  • Examples of the material of the insulator layer 104 include GaO, AlGaO, InAlGaO, AlInZnGaO 4 , AlN, Hf 2 O 3 , SiN, SiON, Al 2 O 3 , MgO, GdO, SiO 2 or Si 3 N 4 . It will be done.
  • the insulator layer 104 is provided between the n-type semiconductor layer 101 and the Schottky electrode 105a.
  • the insulating layer can be formed by a known method such as a sputtering method, a vacuum evaporation method, or a CVD method.
  • FIG. 4 shows a junction barrier Schottky diode (JBS), which is one of the preferred embodiments of the present invention.
  • the semiconductor device in FIG. 4 includes an n-type semiconductor layer 101, an n-type semiconductor layer 101a, an n+-type semiconductor layer 101b, a p-type semiconductor layer 102, a Schottky electrode 105a, an ohmic electrode 105b, and a guard ring 106.
  • the JBS is configured to have better thermal stability and adhesion, further reduce leakage current, and further have better semiconductor properties such as withstand voltage.
  • FIG. 5 shows an example of a metal semiconductor field effect transistor (MESFET) according to the present invention.
  • the MESFET in FIG. 5 includes an n-type semiconductor layer 111a, an n+-type semiconductor layer 111b, a buffer layer 118, a crystal substrate 119, a semi-insulator layer 114, a gate electrode 115a, a source electrode 115b, and a drain electrode 115c. ing.
  • the material of the gate electrode, drain electrode, and source electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Metals such as Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO) , a metal oxide conductive film such as indium zinc oxide (IZO), an organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • the gate electrode, drain electrode, and source electrode can be formed by, for example, a known method such as a vacuum evaporation method or a sputtering method.
  • the semi-insulator layer 114 may be any material as long as it is made of a semi-insulator, and examples of the semi-insulator include those containing a semi-insulating dopant and those that are not subjected to doping treatment.
  • a good depletion layer is formed under the gate electrode, so the current flowing from the drain electrode to the source electrode can be efficiently controlled.
  • FIG. 6 shows an example of a photoelectron mobility transistor (HEMT) according to the present invention.
  • the HEMT in FIG. 6 includes a wide bandgap n-type semiconductor layer 121a, a narrow bandgap n-type semiconductor layer 121b, an n+ type semiconductor layer 121c, an electron transit layer 123, a semi-insulator layer 124, a gate electrode 125a, and a source electrode 125b. , a drain electrode 125c, a buffer layer 128, and a crystal substrate 129.
  • the material of the gate electrode, drain electrode, and source electrode may be any known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti. , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or their alloys, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO) ), a metal oxide conductive film such as indium zinc oxide (IZO), an organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • the gate electrode, drain electrode, and source electrode can be formed by, for example, a known method such as a vacuum evaporation method or a sputtering method.
  • the n-type semiconductor layer under the gate electrode is composed of at least a wide bandgap layer 121a and a narrow bandgap layer 121b, and the semi-insulating layer 124 may be composed of a semi-insulating material.
  • the semi-insulator include those containing a semi-insulating dopant and those that are not subjected to doping treatment.
  • the electron transit layer 123 formed on the semi-insulator layer 124 i (intentionally undoped)-GaN or the like is used, for example, when GaN, which is a nitride semiconductor, is used as the semiconductor.
  • a good depletion layer is formed under the gate electrode, so the current flowing from the drain electrode to the source electrode can be efficiently controlled. Further, in the present invention, by further providing a recessed structure, normally-off operation can be realized.
  • FIG. 7 shows an example in which the semiconductor device of the present invention is a MOSFET.
  • FIG. 7 shows an n-type semiconductor layer 131a, a first n+-type semiconductor layer 131b, a second n+-type semiconductor layer 131c, a p-type semiconductor layer 132, a p+-type semiconductor layer 132a, a gate insulating film 134, a gate electrode 135a,
  • a suitable example of a metal oxide semiconductor field effect transistor (MOSFET) including a source electrode 135b and a drain electrode 135c is shown.
  • the p + -type semiconductor layer 132a may be a p-type semiconductor layer, or may be the same as the p-type semiconductor layer 132.
  • a plurality of trenches are formed in the n-type semiconductor layer 131a and the p-type semiconductor layer 132, each having a depth that reaches halfway through the n-type semiconductor layer 131a.
  • a gate electrode 135a is buried in the trench via a gate insulating film 134 having a thickness of, for example, 10 nm to 1 ⁇ m.
  • the n-type A channel layer is formed on the side surface of the semiconductor layer 131a, and electrons are injected into the n-type semiconductor layer to turn it on.
  • the off state by setting the voltage of the gate electrode to 0V, a channel layer is no longer formed and the n-type semiconductor layer is filled with a depletion layer, resulting in turn-off.
  • etching masks are provided in predetermined regions of the n-type semiconductor layer 131a, the p-type semiconductor 132, and the n+-type semiconductor layer 131c, and using the etching mask as a mask, the MOSFET is further etched by reactive ion etching or the like.
  • Directional etching is performed to form a trench groove having a depth that reaches from the surface of the n+ type semiconductor layer 131c to the middle of the n- type semiconductor layer 131a.
  • a gate insulating film 134 having a thickness of, for example, 50 nm to 1 ⁇ m is formed on the side and bottom surfaces of the trench groove using a known method such as a thermal oxidation method, a vacuum evaporation method, a sputtering method, or a CVD method.
  • a gate electrode material, such as polysilicon is formed in the trench groove to a thickness equal to or less than the thickness of the n-type semiconductor layer using a vacuum evaporation method, a sputtering method, or the like.
  • a power MOSFET can be manufactured by forming the source electrode 135b on the n+ type semiconductor layer 131c using a known method such as a vacuum evaporation method, a sputtering method, or a CVD method.
  • the electrode material of the source electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, and Pt.
  • metals such as Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc oxide
  • metal oxide conductive film such as indium (IZO), an organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • FIG. 7 shows an example of a trench-type vertical MOSFET
  • the present invention is not limited thereto and can be applied to various MOSFET configurations.
  • the series resistance may be reduced by digging the trench shown in FIG. 7 to a depth that reaches the bottom of the n-type semiconductor layer 131a.
  • FIG. 8 shows an example in which the semiconductor device of the present invention is an SIT.
  • the SIT in FIG. 8 includes an n-type semiconductor layer 141a, n+-type semiconductor layers 141b and 141c, a gate electrode 145a, a source electrode 145b, and a drain electrode 145c.
  • an n+ type semiconductor layer 141c is formed on the n- type semiconductor layer 141a, and a source electrode 145b is formed on the n+ type semiconductor layer 141c.
  • a plurality of trench grooves are formed in the n- type semiconductor layer 141a, penetrating the n+ type semiconductor layer 141c and having a depth reaching halfway through the n- type semiconductor layer 141a.
  • a gate electrode 145a is formed on the n-type semiconductor layer in the trench groove.
  • etching mask is provided in predetermined regions of the n- type semiconductor layer 141a and the n+-type semiconductor layer 141c, and using the etching mask as a mask, for example, a reactive ion etching method, etc.
  • Anisotropic etching is performed to form a trench groove having a depth reaching from the surface of the n+ type semiconductor layer 141c to the middle of the n- type semiconductor layer.
  • a gate electrode material such as polysilicon is formed in the trench by a CVD method, a vacuum evaporation method, a sputtering method, or the like to have a thickness equal to or less than the thickness of the n-type semiconductor layer. Then, by forming a source electrode 145b on the n+ type semiconductor layer 141c and a drain electrode 145c on the n+ type semiconductor layer 141b using a known method such as a vacuum evaporation method, a sputtering method, or a CVD method, The SIT shown in FIG. 8 can be manufactured.
  • the electrode material of the source electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, and Pt. , V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, metals such as Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc oxide Examples include a metal oxide conductive film such as indium (IZO), an organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • IZO indium
  • organic conductive compound such as polyaniline, polythiophene or polypyrrole, or a mixture thereof.
  • JFET junction field effect transistor
  • FIG. 10 shows an insulator comprising an n-type semiconductor layer 151, an n-type semiconductor layer 151a, an n+-type semiconductor layer 151b, a p-type semiconductor layer 152, a gate insulating film 154, a gate electrode 155a, an emitter electrode 155b, and a collector electrode 155c.
  • IGBT gated bipolar transistor
  • FIG. 11 shows an example in which the semiconductor device of the present invention is a light emitting diode (LED).
  • the semiconductor light emitting device of FIG. 11 includes an n-type semiconductor layer 161 on a second electrode 165b, and a light-emitting layer 163 is stacked on the n-type semiconductor layer 161.
  • a p-type semiconductor layer 162 is stacked on the light emitting layer 163.
  • a light-transmitting electrode 167 that transmits light generated by the light-emitting layer 163 is provided on the p-type semiconductor layer 162, and a first electrode 165a is laminated on the light-transmitting electrode 167.
  • the semiconductor light emitting device in FIG. 11 may be covered with a protective layer except for the electrode portion.
  • Examples of the material for the transparent electrode include conductive oxide materials containing indium (In) or titanium (Ti). More specifically, examples thereof include In 2 O 3 , ZnO, SnO 2 , Ga 2 O 3 , TiO 2 , CeO 2 , a mixed crystal of two or more of these, or a doped material thereof. By providing these materials by known means such as sputtering, a transparent electrode can be formed. Further, after forming the light-transmitting electrode, thermal annealing may be performed for the purpose of making the light-transmitting electrode transparent.
  • the first electrode 165a is a positive electrode
  • the second electrode 165b is a negative electrode
  • a current is passed through the p-type semiconductor layer 162, the light-emitting layer 163, and the n-type semiconductor layer 161 through them. This causes the light emitting layer 163 to emit light.
  • Examples of the material of the first electrode 165a include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Metals such as Zn, In, Pd, Nd or Ag or alloys thereof, metal oxide conductive films such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc indium oxide (IZO), polyaniline, polythiophene or an organic conductive compound such as polypyrrole, or a mixture thereof.
  • metal oxide conductive films such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc indium oxide (IZO), polyaniline, polythiophene or an organic conductive compound such as polypyrrole, or a mixture thereof.
  • the electrode formation method is not particularly limited, and may include wet methods such as printing, spraying, and coating, physical methods such as vacuum evaporation, sputtering, and ion plating, CVD, and plasma CVD. It can be formed according to a method appropriately selected from chemical methods such as, etc., taking into consideration compatibility with the above-mentioned materials.
  • the semiconductor device of the present invention can be suitably used as a semiconductor device such as a power module, an inverter or a converter by using known means, and furthermore, the semiconductor device can be suitably used as a semiconductor device such as a power module, an inverter, or a converter. Suitable for use in systems, etc.
  • the power supply device can be manufactured by connecting the semiconductor device to a wiring pattern or the like using a known method.
  • FIG. 12 shows an example of a power supply system.
  • FIG. 12 shows a power supply system using a plurality of the power supply devices and control circuits. The power supply system can be used in a system device in combination with an electronic circuit, as shown in FIG. Note that FIG.
  • Figure 14 shows an example of a power supply circuit diagram of the power supply device.
  • Figure 14 shows a power supply circuit of a power supply device consisting of a power circuit and a control circuit, in which DC voltage is switched at high frequency by an inverter (consisting of MOSFETAs to D) and converted to AC, and then insulation and transformation are performed by a transformer. , rectified by rectifier MOSFETs (A to B'), smoothed by DCL (smoothing coils L1, L2) and a capacitor, and outputs a DC voltage.
  • a voltage comparator compares the output voltage with a reference voltage
  • a PWM control circuit controls the inverter and rectifier MOSFET so that the desired output voltage is achieved.
  • Example 1 The crystal growth surface side of the Si substrate (100) is treated with RIE, and the metal (Hf, Zr) of the evaporation source is thermally reacted with nitrogen using the evaporation method using nitrogen to form a crystalline nitride.
  • a crystal film was formed on a Si substrate. It was found from XPS that the obtained crystal film contained HfN and ZrN, each having a cubic crystal structure. Furthermore, when the obtained crystal film was examined by a four-probe method, it was found to have good electrical conductivity. Next, a GaN film was formed as a semiconductor film on the crystal film by sputtering. According to XPS, the obtained semiconductor film was a c-GaN single crystal film.
  • the vapor deposition film forming apparatus used in Example 1 is shown in FIG.
  • the film forming apparatus in FIG. 15 includes metal sources 1101a to 1101b, earths 1102a to 1102h, ICP electrodes 1103a to 1103b, cut filters 1104a to 1104b, DC power supplies 1105a to 1105b, RF power supplies 1106a to 1106b, lamps 1107a to 1107b, It includes at least an Ar source 1108, a reactive gas source 1109, a power source 1110, a substrate holder 1111, a substrate 1112, a cut filter 1113, an ICP ring 1114, a vacuum chamber 1115, and a rotating shaft 1116.
  • the ICP electrodes 1103a to 1103b in FIG. 15 have a substantially concave curved shape or a parabolic shape curved toward the center of the substrate 1112.
  • the substrate 1112 is locked onto the substrate holder 1111.
  • the rotation shaft 1116 is rotated using the power supply 1110 and a rotation mechanism (not shown), and the substrate 1112 is rotated.
  • the substrate 112 is heated by lamps 1107a to 1107b, and the inside of the vacuum chamber 1115 is evacuated to a vacuum or reduced pressure by a vacuum pump (not shown).
  • Ar gas is introduced into the vacuum chamber 1115 from the Ar source 1108, and the substrate is The surface of the substrate 1112 is cleaned by forming argon plasma on the substrate 1112.
  • Ar gas is introduced into the vacuum chamber 1115, and a reactive gas is also introduced using the reactive gas source 1109.
  • the lamps 1107a to 1107b which are lamp heaters, are alternately turned on and off to form a crystal growth film of better quality.
  • the laminated structure of the present invention can be used in all fields such as semiconductors (for example, compound semiconductor electronic devices, etc.), electronic parts/electrical equipment parts, optical/electrophotography related equipment, industrial parts, etc., but it is preferably used in semiconductor devices. .

Abstract

【課題】優れた結晶性を有する積層構造体、半導体装置及びこれらを工業的有利に得ることができる製造方法を提供する。 【解決手段】半導体結晶基板上にＨｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含むバッファ層を積層し、前記バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜を積層し、ショットキーバリアダイオード（ＳＢＤ）、ジャンクションバリアショットキーダイオード（ＪＢＳ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、発光ダイオード（ＬＥＤ）又はこれらの組み合わせからなる半導体装置を製造する。

Description

積層構造体、半導体装置及びこれらの製造方法
　本発明は、積層構造体、半導体装置及びこれらの製造方法に関する。
　従来、サファイア基板上に窒化ガリウム結晶膜を結晶成長させるヘテロエピタキシャル成長プロセス等が検討されている。しかしながら、熱膨張率の違いや格子不整合の問題により、高品質のエピタキシャル膜を形成することが容易ではなく、エピタキシャル膜の形成工程が複雑化かつ高度化し、コスト増にもつながる等の問題を有していた。
　近年においては、エピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）を調整したエピタキシャル用基板が検討されている（例えば特許文献１）。しかしながら、このようなエピタキシャル用基板の作製工程が複雑化、高度化し、根本的な問題解決には至っておらず、また、エピタキシャル用基板の剥離をした後、表面処理して研磨し、さらに、電極を付けるなどしなければならないといった問題があった。そのため、容易に窒化ガリウム等の化合物半導体のエピタキシャル膜を容易に形成でき、さらには半導体装置も容易に作製できるような方策が待ち望まれていた。
特開２０２０－１６１８３３号公報
　本発明は、優れた結晶性を有する積層構造体、半導体特性に優れた半導体装置及びこれらを工業的有利に得ることができる製造方法を提供することを目的とする。
　本発明者らは、上記目的を達成すべく鋭意検討した結果、半導体結晶基板上にバッファ層を積層し、前記バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜を積層する際に、前記バッファ層として、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物の結晶を用いると、良質な導電性結晶膜が容易に得られること、前記導電性結晶膜がバッファ層として有用であること、容易に高品質の化合物半導体膜からなるエピタキシャル膜が形成できること等を知見し、さらに、このような積層構造体によれば、形成された導電性結晶膜を電極層等にも用いることができこと、半導体装置が容易に作製できること等を種々知見し、前記積層構造体が、従来の問題を一挙に解決できるものであることを見出した。
　また、本発明者らは、上記知見を得た後、さらに検討を重ねて、本発明を完成させるに至った。
　すなわち、本発明は、以下の発明に関する。
［１］　バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含むことを特徴とする積層構造体。
［２］　前記導電性結晶膜が、ＨｆＮを含有する前記［１］記載の積層構造体。
［３］　前記エピタキシャル膜が、立方晶系結晶構造を有する前記［１］又は［２］に記載の積層構造体。
［４］　前記化合物半導体がワイドバンドギャップ半導体である前記［１］～［３］のいずれかに記載の積層構造体。
［５］　前記化合物半導体が、窒化物半導体である前記［１］～［４］のいずれかに記載の積層構造体。
［６］　前記バッファ層が、直接又は他の層を介して、半導体単結晶基板上に積層されている前記［１］～［５］のいずれかに記載の積層構造体。
［７］　前記バッファ層が、結晶成長により前記半導体単結晶基板上に積層されている前記［６］記載の積層構造体。
［８］　前記半導体単結晶基板が、Ｓｉ基板である前記［６］又は［７］に記載の積層構造体。
［９］　積層構造体を含む半導体装置であって、前記積層構造体が前記［１］～［８］のいずれかに記載の積層構造体であることを特徴とする半導体装置。
［１０］　縦型デバイスである前記［９］記載の半導体装置。
［１１］　ショットキーバリアダイオード（ＳＢＤ）、ジャンクションバリアショットキーダイオード（ＪＢＳ）、マージドＰｉＮショットキーダイオード（ＭＰＳ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、発光ダイオード（ＬＥＤ）又はこれらの組み合わせである前記［９］又は［１０］に記載の半導体装置。
［１２］　半導体結晶基板上にバッファ層を積層し、前記バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜を積層する積層構造体の製造方法であって、前記バッファ層が、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含むことを特徴とする積層構造体の製造方法。
［１３］　前記半導体結晶基板がＳｉ基板であり、前記化合物半導体が窒化物半導体である前記［１２］記載の製造方法。
［１４］　積層構造体を用いる半導体装置の製造方法であって、前記積層構造体が前記［１］～［８］のいずれかに記載の積層構造体であることを特徴とする半導体装置の製造方法。
［１５］　半導体装置を含むシステムであって、前記半導体装置が、前記［９］～［１１］のいずれかに記載の半導体装置であることを特徴とするシステム。
　本発明の積層構造体及び半導体装置は、優れた結晶性を有しており、本発明の製造方法によれば、前記積層構造体及び前記半導体装置を工業的有利に得ることができるという効果を奏する。
本発明の積層構造体の好適な実施態様の一例を模式的に示す図である。 本発明の積層構造体の製造方法におけるバッファ層形成工程を説明するための模式図である。 本発明の半導体装置（ＳＢＤ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＪＢＳ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＭＥＳＦＥＴ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＨＥＭＴ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＭＯＳＦＥＴ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＳＩＴ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＪＦＥＴ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＩＧＢＴ）の好適な実施態様の一例を模式的に示す図である。 本発明の半導体装置（ＬＥＤ）の好適な実施態様の一例を模式的に示す図である. 電源システムの好適な一例を模式的に示す図である。 システム装置の好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 実施例において好適に用いられる成膜装置を模式的に示す図である。
　本発明の積層構造体は、バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含むことを特長とする。図１は、前記積層構造体の好適な例を示しており、図１の積層構造体は、結晶基板９上に前記バッファ層５が積層されており、さらに前記バッファ層５の上に化合物半導体からなるエピタキシャル膜１が積層されている。なお、本明細書中、「膜」及び「層」の各用語は、それぞれ場合によって、又は状況に応じて、互いに入れ替えてもよい。
　本発明の積層構造体は、例えば図２に示すように、結晶基板９上に、窒素を用いる公知の結晶成長手段を用いて前記バッファ層５を形成するのが好ましい。前記結晶成長手段は、公知の手段であってよく、気相結晶成長手段及び液相結晶成長手段のいずれの結晶成長手段であってもよい。前記結晶成長手段としては、例えば、蒸着法やＣＶＤ法、スパッタ法等が挙げられる。本発明においては、前記バッファ層５の形成後、前記バッファ層上に、化合物半導体からなるエピタキシャル膜を、前記結晶成長手段を用いて形成するのが好ましく、このようにして前記エピタキシャル膜を形成することにより、図１に示すように、前記バッファ層が結晶成長方向に変態して前記エピタキシャル膜との界面において山谷構造が形成され、かかる山谷構造により、結晶性に優れた良質な前記エピタキシャル膜を容易に得ることができるようになる。
　前記結晶基板（以下、単に「基板」ともいう）は、基板材料等、本発明の目的を阻害しない限り特に限定されず、公知の結晶基板であってよい。有機化合物であってもよいし、無機化合物であってもよい。本発明においては、前記結晶基板が無機化合物を含んでいるのが好ましい。本発明においては、前記基板が、表面の一部又は全部に結晶を有するものであるのが好ましく、結晶成長側の主面の全部又は一部に結晶を有している結晶基板であるのがより好ましく、結晶成長側の主面の全部に結晶を有している結晶基板であるのが最も好ましい。前記結晶は、本発明の目的を阻害しない限り特に限定されず、結晶構造等も特に限定されず、立方晶系、正方晶系、三方晶系、六方晶系、斜方晶系及び単斜晶系等のいずれの結晶構造であってもよいが、本発明においては、立方晶系の結晶構造であるのが好ましく、（１００）又は（２００）に配向している結晶であるのがより好ましい。また、前記結晶基板は、オフ角を有していてもよく、前記オフ角としては、例えば、０．２°～１２．０°のオフ角などが挙げられる。ここで、「オフ角」とは、基板表面と結晶成長面とのなす角度をいう。前記基板形状は、板状であって、前記絶縁膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいが、本発明においては、前記基板が、Ｓｉ基板であるのが好ましく、結晶性Ｓｉ基板であるのがより好ましく、（１００）に配向している結晶性Ｓｉ基板であるのが最も好ましい。なお、前記基板材料としては、例えば、Ｓｉ基板の他に周期律表第３族～第１５族に属する１種若しくは２種以上の金属又はこれらの金属の酸化物等が挙げられる。前記基板の形状は、特に限定されず、略円形状（例えば、円形、楕円形など）であってもよいし、多角形状（例えば、３角形、正方形、長方形、５角形、６角形、７角形、８角形、９角形など）であってもよく、様々な形状を好適に用いることができる。
　また、本発明においては、前記結晶基板が平坦面を有するのが好ましいが、前記結晶基板が表面の一部又は全部に凹凸形状を有しているのも好ましい。前記の凹凸形状を有する結晶基板は、表面の一部又は全部に凹部又は凸部からなる凹凸部が形成されていればそれでよく、前記凹凸部は、凸部又は凹部からなるものであれば特に限定されず、凸部からなる凹凸部であってもよいし、凹部からなる凹凸部であってもよいし、凸部及び凹部からなる凹凸部であってもよい。また、前記凹凸部は、規則的な凸部又は凹部から形成されていてもよいし、不規則な凸部又は凹部から形成されていてもよい。本発明においては、前記凹凸部が周期的に形成されているのが好ましく、周期的かつ規則的にパターン化されているのがより好ましい。前記凹凸部の形状としては、特に限定されず、例えば、ストライプ状、ドット状、メッシュ状又はランダム状などが挙げられるが、本発明においては、ドット状又はストライプ状が好ましく、ドット状がより好ましい。また、凹凸部が周期的かつ規則的にパターン化されている場合には、前記凹凸部のパターン形状が、三角形、四角形（例えば正方形、長方形若しくは台形等）、五角形若しくは六角形等の多角形状、円状、楕円状などの形状であるのが好ましい。なお、ドット状に凹凸部を形成する場合には、ドットの格子形状を、例えば正方格子、斜方格子、三角格子、六角格子などの格子形状にするのが好ましく、三角格子の格子形状にするのがより好ましい。前記凹凸部の凹部又は凸部の断面形状としては、特に限定されないが、例えば、コの字型、Ｕ字型、逆Ｕ字型、波型、又は三角形、四角形（例えば正方形、長方形若しくは台形等）、五角形若しくは六角形等の多角形等が挙げられる。なお、前記結晶基板の厚さは、特に限定されないが、好ましくは、５０～２０００μｍであり、より好ましくは１００～１０００μｍである。
　前記バッファ層は、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含んでいれば特に限定されないが、本発明においては、前記導電性結晶膜が、ＨｆＮ及び／又はＺｒＮを含有するのが好ましく、ＨｆＮを含有するのがより好ましい。前記導電性結晶膜がＨｆＮを含有することにより、前記エピタキシャル膜を２層以上結晶成長により形成する場合でも、それぞれにおいて、変態が生じて、前記エピタキシャル膜の結晶性をさらに優れたものとすることができる。また、前記導電性結晶膜は、立方晶系結晶構造を有するのが好ましく、（１００）又は（２００）に配向している結晶を含むのがより好ましい。前記バッファ層は、前記結晶基板上に、例えば３５０℃～７００℃にてＨｆ源及び／又はＺｒ源並びに窒素ガスを用いてスパッタ法等の公知の結晶成長手段でもって好適に形成することができる。また、前記バッファ層は、混晶膜を含んでいてもよい。前記混晶膜は混晶からなる結晶膜であれば特に限定されず、前記混晶としては、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物に加え、さらに、Ｔｉ、Ａｌ、Ｙ及びＣｅから選ばれる１種又は２種以上の窒化物又は酸窒化物等が含まれている混晶等が好適な例として挙げられる。このような好ましい混晶によれば、前記バッファ層の応力緩和効果をより優れたものとするだけでなく、前記エピタキシャル膜の膜質をより優れたものとすることができる。
　前記エピタキシャル膜は、化合物半導体からなる結晶成長膜であれば特に限定されない。前記化合物半導体も特に限定されず、公知の化合物半導体であってよい。前記化合物半導体としては、例えば、窒化物半導体、炭化物半導体（例えばＳｉＣ等）、酸化物半導体、ＩｎＰ又はＧａＡｓなどが挙げられる。本発明においては、前記化合物半導体が、ワイドバンドギャップ半導体であるのが好ましく、窒化物半導体であるのがより好ましい。前記窒化物半導体としては、例えばＩＩＩ－Ｖ族半導体（窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等）、又は窒化ホウ素（ＢＮ）などが挙げられる。本発明においては、前記エピタキシャル膜が、立方晶系結晶構造を有するのが好ましく、立方晶半導体からなる結晶成長膜であるのがより好ましい。前記立方晶半導体としては、例えば、ｃ－ＢＮ、ｃ－ＡｌＮ、ｃ－ＧａＮ、ｃ－ＩｎＮ、ｃ－ＳｉＣ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、ＩｎＰ、又はこれらの混晶半導体などが挙げられる。
　以上のようにして得られた積層構造体は、常法に従い、そのままで又は所望により更に加工等の処理を施して、半導体装置に用いることができる。本発明においては、前記積層構造体における前記バッファ層を前記半導体装置のオーミック接合用若しくは電子放出用の電極又はバッファ層に、また、前記積層構造体における前記エピタキシャル膜を前記半導体装置の半導体層に好適に用いることができる。また、前記積層構造体を半導体装置に用いる場合には、そのまま半導体装置に用いてもよいし、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層又はその他中間層等）などを形成してから用いてもよい。また、前記結晶基板は前記半導体装置において公知の剥離手段を用いて剥離されてもよい。
　前記半導体装置は、本発明の目的を阻害しない限り特に限定されず、公知の半導体装置であってよい。縦型デバイスであってもよいし、横型デバイスであってもよいが、本発明においては、前記半導体装置が縦型デバイスであるのが好ましい。前記半導体装置としては、例えば、ダイオード又はトランジスタ等が挙げられ、より具体的には例えば、ショットキーバリアダイオード（ＳＢＤ）、ジャンクションバリアショットキーダイオード（ＪＢＳ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、発光ダイオード（ＬＥＤ）又はこれらの組み合わせが好適な例として挙げられる。
　以下、前記積層構造体を半導体装置、より具体的には前記積層構造体における前記バッファ層を前記半導体装置のオーミック接合用若しくは電子放出用の電極又はバッファ層に、また、前記積層構造体における前記エピタキシャル膜を前記半導体装置の半導体層に適用した場合の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層又はその他中間層等）などが含まれていてもよいし、また、結晶基板、緩衝層（バッファ層）なども適宜省いてもよい。
（ＳＢＤ）
　図３は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図３のＳＢＤは、ｎ型半導体層１０１、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、絶縁体層１０４、ショットキー電極１０５ａ及びオーミック電極１０５ｂを備えている。
　ショットキー電極等の電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。
　電極の形成は、例えば、真空蒸着法又はスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層及びＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
　絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２又はＳｉ３Ｎ４などが挙げられる。絶縁体層１０４は、ｎ－型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法又はＣＶＤ法などの公知の手段により行うことができる。
　図３のＳＢＤに逆バイアスが印加された場合には、空乏層（図示せず）がｎ型半導体層１０１ａの中に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、オーミック電極１０５ｂからショットキー電極１０５ａへ電子が流れる。このようにして前記半導体構造を用いたＳＢＤは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れており、また、絶縁特性にも優れており、より高い電流制御性を有する。
（ＪＢＳ）
　図４は、本発明の好適な実施態様の一つであるジャンクションバリアショットキーダイオード（ＪＢＳ）を示す。図４の半導体装置は、ｎ型半導体層１０１、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、ショットキー電極１０５ａ、オーミック電極１０５ｂ及びガードリング１０６を備えている。ｎ－型半導体層１０１ａと、前記ｎ－型半導体層１０１ａ上に設けられておりかつ前記ｎ－型半導体層１０１ａとの間にショットキーバリアを形成可能なショットキー電極１０５ａと、ショットキー電極１０５ａとｎ－型半導体層１０１ａとの間に設けられておりかつ前記ｎ－型半導体層１０１ａとの間にショットキー電極１０５ａのショットキーバリアのバリアハイトよりも大きなバリアハイトのショットキーバリアを形成可能なｐ型半導体層１０２とを含んでいる。なお、ｐ型半導体層１０２はｎ－型半導体層１０１ａに埋め込まれている。本発明においては、ｐ型半導体層１０２が一定間隔ごとに設けられているのが好ましく、前記ショットキー電極１０５ａの両端とｎ－型半導体層１０１ａとの間に、ｐ型半導体層１０２がそれぞれ設けられているのがより好ましい。このような好ましい態様により、熱安定性及び密着性により優れ、リーク電流がより軽減され、さらに、より耐圧等の半導体特性に優れるようにＪＢＳが構成されている。
（ＭＥＳＦＥＴ）
　図５は、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一例を示している。図５のＭＥＳＦＥＴは、ｎ－型半導体層１１１ａ、ｎ＋型半導体層１１１ｂ、緩衝層（バッファ層）１１８、結晶基板１１９、半絶縁体層１１４、ゲート電極１１５ａ、ソース電極１１５ｂ及びドレイン電極１１５ｃを備えている。
　ゲート電極、ドレイン電極及びソース電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。ゲート電極、ドレイン電極及びソース電極の形成は、例えば、真空蒸着法又はスパッタリング法などの公知の手段により行うことができる。
　半絶縁体層１１４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
　図５のＭＥＳＦＥＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。
（ＨＥＭＴ）
　図６は、本発明に係る光電子移動度トランジスタ（ＨＥＭＴ）の一例を示している。図６のＨＥＭＴは、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、電子走行層１２３、半絶縁体層１２４、ゲート電極１２５ａ、ソース電極１２５ｂ、ドレイン電極１２５ｃ、バッファ層１２８及び結晶基板１２９を備えている。
　ゲート電極、ドレイン電極及びソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。ゲート電極、ドレイン電極及びソース電極の形成は、例えば、真空蒸着法又はスパッタリング法などの公知の手段により行うことができる。
　なお、ゲート電極下のｎ型半導体層は、少なくともバンドギャップの広い層１２１ａと狭い層１２１ｂとで構成されており、半絶縁体層１２４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。半絶縁体層１２４上に形成される電子走行層１２３は、例えば半導体として窒化物半導体であるＧａＮが適用される場合には、ｉ（インテンショナリ・アンドープ）－ＧａＮなどが用いられる。
　図６のＨＥＭＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。
（ＭＯＳＦＥＴ）
　本発明の半導体装置がＭＯＳＦＥＴである場合の一例を図７に示す。図７は、ｎ－型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ｐ＋型半導体層１３２ａ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂ及びドレイン電極１３５ｃを備えている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を示す。なお、ｐ＋型半導体層１３２ａは、ｐ型半導体層であってもよく、ｐ型半導体層１３２と同じであってもよい。
　前記導電性結晶膜からなるドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１３１ａが形成されている。
　また、前記ｎ－型半導体層１３１ａ及び前記ｐ型半導体層１３２内には、前記ｎ－型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ～１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。
　図７のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ－型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
　図７のＭＯＳＦＥＴは、ｎ－型半導体層１３１ａ、ｐ型半導体１３２及びｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ－型半導体層１３１ａの途中にまで達する深さのトレンチ溝を形成する。次いで、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ～１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。
　そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極の電極材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。
　このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図７では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図７のトレンチ溝の深さをｎ－型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。
（ＳＩＴ）
　図８は、本発明の半導体装置がＳＩＴである場合の一例を示す。図８のＳＩＴは、ｎ－型半導体層１４１ａ、ｎ＋型半導体層１４１ｂ及び１４１ｃ、ゲート電極１４５ａ、ソース電極１４５ｂ及びドレイン電極１４５ｃを備えている。
　導電性結晶膜からなるドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１４１ａが形成されている。そして、さらに、前記ｎ－型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、ソース電極１４５ｂが形成されている。
　また、前記ｎ－型半導体層１４１ａ内には、前記ｎ＋型半導体層１４１ｃを貫通し、前記ｎ－型半導体層１４１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ－型半導体層上には、ゲート電極１４５ａが形成されている。
　図８のＳＩＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ－型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
　図８に示されるＳＩＴの製造には、公知の手段を用いることができる。例えば、上記のＭＯＳＦＥＴの製造工程と同様にして、ｎ－型半導体層１４１ａ及びｎ＋型半導体層１４１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１４１ｃ表面から前記ｎ－型半導体層の途中まで達する深さのトレンチ溝を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１４１ｃ上にソース電極１４５ｂを、ｎ＋型半導体層１４１ｂ上にドレイン電極１４５ｃを、それぞれ形成することで、図８に示されるＳＩＴを製造することができる。
　なお、ソース電極の電極材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。
　図９は、ｎ－型半導体層１４１ａ、第１のｎ＋型半導体層１４１ｂ、第２のｎ＋型半導体層１４１ｃ、ｐ型半導体層１４２、ゲート電極１４５ａ、ソース電極１４５ｂ及びドレイン電極１４５ｃを備えている接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を示す。
　図１０は、ｎ型半導体層１５１、ｎ－型半導体層１５１ａ、ｎ＋型半導体層１５１ｂ、ｐ型半導体層１５２、ゲート絶縁膜１５４、ゲート電極１５５ａ、エミッタ電極１５５ｂ及びコレクタ電極１５５ｃを備えている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を示す。
（ＬＥＤ）
　本発明の半導体装置が発光ダイオード（ＬＥＤ）である場合の一例を図１１に示す。図１１の半導体発光素子は、第２の電極１６５ｂ上にｎ型半導体層１６１を備えており、ｎ型半導体層１６１上には、発光層１６３が積層されている。そして、発光層１６３上には、ｐ型半導体層１６２が積層されている。ｐ型半導体層１６２上には、発光層１６３が発生する光を透過する透光性電極１６７を備えており、透光性電極１６７上には、第１の電極１６５ａが積層されている。なお、図１１の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。
　透光性電極の材料としては、インジウム（Ｉｎ）又はチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２又はこれらの２以上の混晶又はこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。
　図１１の半導体発光素子によれば、第１の電極１６５ａを正極、第２の電極１６５ｂを負極とし、両者を介してｐ型半導体層１６２、発光層１６３及びｎ型半導体層１６１に電流を流すことで、発光層１６３が発光するようになっている。
　第１の電極１６５ａの材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。電極の形成法は特に限定されることはなく、印刷方式、スプレー法、コ－ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ－ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から前記材料との適性を考慮して適宜選択した方法に従って形成することができる。
　本発明の半導体装置は、上記した事項に加え、さらに公知の手段を用いて、パワーモジュール、インバータ又はコンバータ等の半導体デバイスとして好適に用いられ、さらには、半導体デバイスとして例えば電源装置を用いた半導体システム等に好適に用いられる。なお、前記電源装置は、公知の手段を用いて、前記半導体装置を配線パターン等に接続するなどして作製することができる。図１２に電源システムの例を示す。図１２は、複数の前記電源装置と制御回路を用いて電源システムを構成している。前記電源システムは、図１３に示すように、電子回路と組み合わせてシステム装置に用いることができる。なお、電源装置の電源回路図の一例を図１４に示す。図１４は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ（ＭＯＳＦＥＴＡ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランスで絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ（Ａ～Ｂ’）で整流後、ＤＣＬ（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路でインバータ及び整流ＭＯＳＦＥＴを制御する。
（実施例１）
　Ｓｉ基板（１００）の結晶成長面側をＲＩＥで処理し、窒素を用いて、蒸着法にて、蒸着源の金属（Ｈｆ、Ｚｒ）と、窒素とを熱反応させ、結晶性窒化物からなる結晶膜をＳｉ基板上に形成した。ＸＰＳより、得られた結晶膜は、それぞれ立方晶構造を有するＨｆＮ、ＺｒＮを含んでいることがわかった。また、得られた結晶膜につき、４端子法により調べたところ、良好な導電性を有していた。次に、結晶膜の上に、半導体膜として、ＧａＮ膜をスパッタリング法により形成した。ＸＰＳより、得られた半導体膜は、ｃ－ＧａＮ単結晶膜であった。また、断面ＳＴＥＭ像にて界面を観察したところ、結晶成長方向に向かって変態し、互いに隣り合う頂点及び底点のなす角がそれぞれ異なる山谷構造が形成されており、バッファ層が半導体膜形成時に良好な応力緩和性を発現していたことがわかった。なお、得られた半導体膜をＸ線結晶格子像にて観察すると、無欠陥の大面積の半導体膜であり、本発明の積層構造体の結晶性が良好であることがわかった。
　実施例１において用いた蒸着成膜装置を図１５に示す。図１５の成膜装置は、ルツボに金属源１１０１ａ～１１０１ｂ、アース１１０２ａ～１１０２ｈ、ＩＣＰ電極１１０３ａ～１１０３ｂ、カットフィルター１１０４ａ～１１０４ｂ、ＤＣ電源１１０５ａ～１１０５ｂ、ＲＦ電源１１０６ａ～１１０６ｂ、ランプ１１０７ａ～１１０７ｂ、Ａｒ源１１０８、反応性ガス源１１０９、電源１１１０、基板ホルダー１１１１、基板１１１２、カットフィルター１１１３、ＩＣＰリング１１１４、真空槽１１１５及び回転軸１１１６を少なくとも備えている。なお、図１５のＩＣＰ電極１１０３ａ～１１０３ｂは基板１１１２の中心側に湾曲した略凹曲面形状又はパラボラ形状を有している。
　図１５に示すように、基板１１１２を基板ホルダー１１１１上に係止する。ついで、電源１１１０と回転機構（図示せず）とを用いて回転軸１１１６を回転させ、基板１１１２を回転させる。また、基板１１２をランプ１１０７ａ～１１０７ｂによって加熱し、真空ポンプ（図示せず）によって真空槽１１１５内を排気により真空又は減圧下にする。その後、真空槽１１１５内にＡｒ源１１０８からＡｒガスを導入し、ＤＣ電源１１０５ａ～１１０５ｂ、ＲＦ電源１１０６ａ～１１０６ｂ、ＩＣＰ電極１１０３ａ～１１０３ｂ、カットフィルター１１０４ａ～１１０４ｂ、及びアース１１０２ａ～１１０２ｈを用いて基板１１１２上にアルゴンプラズマを形成することにより、基板１１１２の表面の清浄化を行う。
　真空槽１１１５内にＡｒガスを導入するとともに反応性ガス源１１０９を用いて反応性ガスを導入する。このとき、ランプヒーターであるランプ１１０７ａ～１１０７ｂのオンとオフとを交互に繰り返すことで、より良質な結晶成長膜を形成することができるように構成されている。
　本発明の積層構造体は半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、半導体装置に好適に用いられる。
　　　１　　エピタキシャル膜（化合物半導体）
　　　５　　酸化膜
　　　９　　結晶基板
　１０１　　ｎ型半導体層
　１０１ａ  ｎ－型半導体層
　１０１ｂ  ｎ＋型半導体層
　１０２　　ｐ型半導体層
　１０４    絶縁体層
　１０５ａ  ショットキー電極
　１０５ｂ  オーミック電極
　１０６　　ガードリング
　１１１ａ　ｎ－型半導体層
　１１１ｂ　ｎ＋型半導体層
　１１４　　半絶縁体層
　１１５ａ　ゲート電極
　１１５ｂ　ソース電極
　１１５ｃ　ドレイン電極
　１１８　　バッファ層
　１１９　　結晶基板
　１２１ａ  バンドギャップの広いｎ型半導体層
　１２１ｂ  バンドギャップの狭いｎ型半導体層
　１２１ｃ  ｎ＋型半導体層
　１２３    電子走行層
　１２４　　半絶縁体層
　１２５ａ  ゲート電極
　１２５ｂ  ソース電極
　１２５ｃ  ドレイン電極
　１２８    バッファ層
　１２９    結晶基板
　１３１ａ  ｎ－型半導体層
　１３１ｂ  第１のｎ＋型半導体層
　１３１ｃ  第２のｎ＋型半導体層
　１３２    ｐ型半導体層
　１３４    ゲート絶縁膜
　１３５ａ  ゲート電極
　１３５ｂ  ソース電極
　１３５ｃ  ドレイン電極
　１４１ａ  ｎ－型半導体層
　１４１ｂ  第１のｎ＋型半導体層
　１４１ｃ  第２のｎ＋型半導体層
　１４２    ｐ型半導体層
　１４５ａ  ゲート電極
　１４５ｂ  ソース電極
　１４５ｃ  ドレイン電極
　１５１    ｎ型半導体層
　１５１ａ  ｎ－型半導体層
　１５１ｂ  ｎ＋型半導体層
　１５２    ｐ型半導体層
　１５４    ゲート絶縁膜
　１５５ａ  ゲート電極
　１５５ｂ  エミッタ電極
　１５５ｃ  コレクタ電極
　１６１    ｎ型半導体層
　１６２    ｐ型半導体層
　１６３    発光層
　１６５ａ  第１の電極
　１６５ｂ  第２の電極
　１６７    透光性電極
１１０１ａ～１０１ｂ　金属源
１１０２ａ～１０２ｊ　アース
１１０３ａ～１０３ｂ　ＩＣＰ電極
１１０４ａ～１０４ｂ　カットフィルター
１１０５ａ～１０５ｂ　ＤＣ電源
１１０６ａ～１０６ｂ　ＲＦ電源
１１０７ａ～１０７ｂ　ランプ
１１０８　　Ａｒ源
１１０９　　反応性ガス源
１１１０　　電源
１１１１　　基板ホルダー
１１１２　　基板
１１１３　　カットフィルター
１１１４　　ＩＣＰリング
１１１５　　真空槽
１１１６　　回転軸
 

Claims (15)

  1. 　バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含むことを特徴とする積層構造体。
  2. 　前記導電性結晶膜が、ＨｆＮを含有する請求項１記載の積層構造体。
  3. 　前記エピタキシャル膜が、立方晶系結晶構造を有する請求項１又は２に記載の積層構造体。
  4. 　前記化合物半導体がワイドバンドギャップ半導体である請求項１～３のいずれかに記載の積層構造体。
  5. 　前記化合物半導体が、窒化物半導体である請求項１～４のいずれかに記載の積層構造体。
  6. 　前記バッファ層が、直接又は他の層を介して、半導体単結晶基板上に積層されている請求項１～５のいずれかに記載の積層構造体。
  7. 　前記バッファ層が、結晶成長により前記半導体単結晶基板上に積層されている請求項６記載の積層構造体。
  8. 　前記半導体単結晶基板が、Ｓｉ基板である請求項６又は７に記載の積層構造体。
  9. 　積層構造体を含む半導体装置であって、前記積層構造体が請求項１～８のいずれかに記載の積層構造体であることを特徴とする半導体装置。
  10. 　縦型デバイスである請求項９記載の半導体装置。
  11. 　ショットキーバリアダイオード（ＳＢＤ）、ジャンクションバリアショットキーダイオード（ＪＢＳ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、発光ダイオード（ＬＥＤ）又はこれらの組み合わせである請求項９又は１０に記載の半導体装置。
  12. 　半導体結晶基板上にバッファ層を積層し、前記バッファ層上に直接又は他の層を介して化合物半導体からなるエピタキシャル膜を積層する積層構造体の製造方法であって、前記バッファ層が、Ｈｆ及び／又はＺｒの窒化物又は酸窒化物を含有する導電性結晶膜を含むことを特徴とする積層構造体の製造方法。
  13. 　前記半導体結晶基板がＳｉ基板であり、前記化合物半導体が窒化物半導体である請求項１２記載の製造方法。
  14. 　積層構造体を用いる半導体装置の製造方法であって、前記積層構造体が請求項１～８のいずれかに記載の積層構造体であることを特徴とする半導体装置の製造方法。
  15. 　半導体装置を含むシステムであって、前記半導体装置が、請求項９～１１のいずれかに記載の半導体装置であることを特徴とするシステム。
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