WO2024048767A1 - 積層構造体、素子、電子デバイス、電子機器及びシステム - Google Patents

積層構造体、素子、電子デバイス、電子機器及びシステム Download PDF

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Abstract

【課題】優れた結晶性を有する結晶、積層構造体及びこれらを用いてなる素子、電子デバイス、電子機器及びシステムを提供する。 【解決手段】　バッファ層上に直接又は他の層を介して導電性金属酸化物からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの酸化物を含有する結晶膜を含む積層構造体を用いて、ショットキーバリアダイオード（ＳＢＤ）、ジャンクションバリアショットキーダイオード（ＪＢＳ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、発光ダイオード（ＬＥＤ）又はこれらの組み合わせからなる半導体装置等を製造する。

Description

積層構造体、素子、電子デバイス、電子機器及びシステム
　本発明は、積層構造体、素子、電子デバイス、電子機器及びシステムに関する。 
　従来より、ＰＮ分離で発生していた横方向や縦方向の寄生素子によるＩＣの誤動作や破壊を防止する目的で、それぞれの素子間の分離を、ＳｉＯ２膜を用いて行うＳＯＩ（Silicon On Insulator）技術が知られており、近年においては、耐圧の異なる複数の半導体素子を単一の半導体基板に形成するもの等も検討されており、特に、ワイドバンドギャップ半導体（例えばＳｉＣやＧａＮ等）への適用も検討されている（特許文献１）。 
　また、ＳＯＩ技術を用いて、プラスチック等のフレキシブル基板上にデバイスを形成する試みがなされている。例えば、特許文献２に開示されているように、完成したＳＯＩ基板を用いてＳＯＩ層に部分的に窓開けを行い、ＢＯＸ（Ｂｕｒｉｅｄ　Ｏｘｉｄｅ）層を露出させたのち、ＨＦエッチングを行って、ＨＦが横方向に染み込むことでＢＯＸがエッチングされピラー（柱）を形成する方法がある。ピラー形成後に、ＳＯＩ層をＰＥＴ（ポリエチレンテレフタレート）などに貼り付け、ピラー部を境にして基板から剥離し、ＳＯＩ層をＰＥＴなどの上に形成することでフレキシブル基板上にデバイスが作製されたＳＯＩ層を転写する方法がある。 
　しかしながら、いずれのＳＯＩ技術も絶縁膜上に形成される半導体膜の結晶性や絶縁膜の結晶性や絶縁特性等にまだまだ満足のいくものではなく、さらなる結晶性の向上や半導体特性の向上が待ち望まれていた。また、バッファ層として、半導体だけでなく、圧電体等にも良好な結晶性をもたらすようなＳＯＩ技術も望まれてきており、さらには、ＳＯＩ層を剥離転写する場合に、工程が煩雑になったり、剥離が困難であったりするので、容易に剥離したり、転写したりできるような新規ＳＯＩ技術も待ち望まれていた。 
特開２０２１－５７１８号公報 特開２０１４－１７９５８０号公報
　本発明は、優れた結晶性を有する積層構造体及びこれらを用いてなる素子、電子デバイス、電子機器及びシステムを提供することを目的とする。 
　本発明者らは、上記目的を達成すべく鋭意検討した結果、結晶基板上に少なくとも酸化膜を形成し、ついでＨｆ及びＺｒの酸化物を含む金属酸化物を主成分として含む結晶性金属酸化物からなる結晶を含む結晶膜を積層する際に、前記の積層を、前記酸化物膜中の酸素原子を用いて前記結晶膜を形成することにより行うことで、優れた結晶性を有する結晶及び積層構造体が容易に得られること、柔らかい結晶膜作製のための結晶成長に特に有用であること、前記結晶上に導電膜や半導体膜、それに圧電体膜を形成すると結晶性に優れ、電極特性や機能膜の各種特性に非常に優れたものとなること、膜厚１μｍ未満の機能膜の薄膜形成用のバッファ層として特に適していること、剥離・転写にも有用であること等を種々知見し、このような結晶及び積層構造体が、上記した従来の問題を一挙に解決できるものであることを見出した。 
　また、本発明者らは、上記知見を得た後、さらに検討を重ねて、本発明を完成させるに至った。 
　すなわち、本発明は、以下の発明に関する。 
［１］　バッファ層上に直接又は他の層を介して導電性金属酸化物からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの酸化物を含有する結晶膜を含むことを特徴とする積層構造体。
［２］　前記結晶膜が、Ｈｆの酸化物を含有する前記[１]記載の積層構造体。
［３］　前記結晶膜が、立方晶系又は六方晶系の結晶構造を有する前記[１]又は[２]に記載の積層構造体。
［４］　前記結晶膜が（１１１）、（１００）、（０１０）又は（０００１）配向しているである前記[１]～[３]のいずれかに記載の積層構造体。
［５］　前記導電性金属酸化物が、Ｉｎ及び／又はＳｎを含む酸化物である前記[１]～[４]のいずれかに記載の積層構造体。
［６］　前記バッファ層が、直接又は他の層を介して、立方晶系又は六方晶系の結晶構造を有する単結晶基板上に積層されている前記[１]～[５]のいずれかに記載の積層構造体。
［７］　前記バッファ層が、結晶成長により前記単結晶基板上に積層されている前記[６]記載の積層構造体。
［８］　前記単結晶基板が、Ｓｉ基板である前記[６]又は[７]に記載の積層構造体。
［９］　さらに、前記エピタキシャル膜上に、圧電体又は半導体からなる層が積層されている前記[１]～[８]のいずれかに記載の積層構造体。
［１０］　積層構造体を含む素子であって、前記積層構造体が前記[１]～[９]のいずれかに記載の積層構造体であることを特徴とする素子。
［１１］　圧電素子又は半導体素子である前記[１０]記載の素子。
［１２］　積層構造体を含む電子デバイスであって、前記積層構造体が前記[１]～[９]のいずれかに記載の積層構造体であることを特徴とする電子デバイス。
[１３]　圧電デバイス又は半導体デバイスである前記[１２]記載の電子デバイス。
[１４]　電子デバイスを含む電子機器であって、前記電子デバイスが、前記[１２]又は[１３]に記載の電子デバイスであることを特徴とする電子機器。
[１５]　電子機器を含むシステムであって、前記電子機器が、前記[１４]記載の電子機器であることを特徴とするシステム。
　本発明の積層構造体は、優れた結晶性を有しており、前記前記積層構造体を用いてなる素子、電子デバイス、電子機器及びシステムはそれぞれの機能膜の特性を良好なものとするという効果を奏する。 
本発明の積層構造体の好適な実施態様の一例を模式的に示す図である。 本発明の積層構造体の好適な適用例の一例である剥離・転写におけるＳＯＩ島形成工程を模式的に示す図である。 本発明の積層構造体の好適な適用例の一例である剥離・転写におけるＨＦエッチング工程を模式的に示す図である。 本発明の積層構造体の好適な適用例の一例である剥離・転写におけるフレキシブル基板への貼付工程を模式的に示す図である。 本発明の積層構造体の好適な適用例の一例である剥離・転写における剥離工程を模式的に示す図である。 本発明の積層構造体の好適な製造方法の化合物膜形成工程の一例を模式的に示す図である。 本発明の積層構造体の好適な製造方法の絶縁膜形成工程の一例を模式的に示す図である。 実施例において観察された断面ＳＴＥＭ像を示す。 実施例におけるＸＰＳ分析結果を示す。 本発明において得られる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を模式的に示す図である。 図１０の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な製造工程の一例を模式的に示す図である。 電源システムの好適な一例を模式的に示す図である。 システム装置の好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 実施例において好適に用いられる成膜装置を模式的に示す図である。
　本発明の積層構造体は、バッファ層上に直接又は他の層を介して導電性金属酸化物からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの酸化物を含有する結晶膜を含むことを特長とする。前記結晶膜の結晶は、単結晶であってもよいし、多結晶であってもよい。 
　前記導電性金属酸化物は、通常、導電性であって、結晶性金属酸化物であるが、前記結晶性金属酸化物は、金属酸化物を主成分として含むものであれば特に限定されず、また、前記酸化物は、Ｈｆ及びＺｒの酸化物を含むものであれば特に限定されないが、Ｈｆ及びＺｒの酸化物を主成分として含むものが好ましい。なお、「主成分」とは、例えば前記結晶中の酸化物の原子比が０．５以上の割合でＨｆ及びＺｒの酸化物が含まれていればそれでよい。本発明においては、前記酸化物中の全ての金属元素に対するＨｆ及びＺｒの原子比が０．７以上であることが好ましく、０．８以上であるのがより好ましい。 
　本発明においては、前記酸化物又は前記結晶性金属酸化物が立方晶又は六方晶の結晶構造を有するのが好ましく、（１１１）、（１００）、（０１０）又は（０００１）配向しているのがより好ましい。また、本発明においては、前記酸化物が、Ｈｆの酸化物とＺｒの酸化物とを前記結晶性金属酸化物に対し、５０原子％以上含むのも好ましい。このような好ましい範囲によれば、優れたバッファ層として用いることができるのみならず、強誘電体として良好な特性をも発揮することができ、さらに電気特性（特に導電体層と絶縁層との界面）をより優れたものとすることができるので好ましい。
　なお、本発明においては、前記結晶が膜状（以下、「結晶膜」ともいう。）であるのが好ましく、膜状である場合には、かかる膜厚が１μｍ以上であるのが耐圧等の観点から好ましい。このような好ましい結晶は、結晶基板上に少なくとも酸化膜を形成し、ついで金属酸化物を主成分として含む結晶性金属酸化物からなる結晶を含む結晶膜を積層する際に、前記の積層を、前記酸化膜中の酸素原子を用いて前記結晶膜を形成することにより行うことにより、容易に得ることができる。前記の結晶膜の形成手段等は、特に限定されず、公知の手段（例えばＭＢＥ法、イオンプレーティング法等）であってよく、結晶成長条件等も適宜設定することができる。なお、前記の方法により得られる積層構造体及びその製造方法も本発明に包含される。 
　図１は、前記積層構造体の好適な例を示しており、図１の積層構造体は、結晶基板９上に酸化膜を用いて第１のエピタキシャル層として酸化膜５が積層されており、さらに第１のエピタキシャル層の上に第２のエピタキシャル層として導電膜、半導体膜又は圧電体膜４が積層されている。また、導電膜等４の上には、化合物圧電体又は化合物半導体からなるエピタキシャル膜１が積層されている。なお、本明細書中、「膜」及び「層」の各用語は、それぞれ場合によって、又は状況に応じて、互いに入れ替えてもよい。 
　前記積層構造体は、例えば図２に示すように、結晶基板９上に、前記結晶基板９の酸化膜５を形成し、ついで前記酸化膜５中の酸素を用いて、結晶基板９上に前記結晶性金属酸化物からなる結晶膜（第１のエピタキシャル層）を形成することにより容易に製造することができる。本発明においては、前記積層構造体が、前記結晶基板９上に前記酸化膜５を有していてもよいが、前記結晶膜形成時に前記酸化膜５中の酸素が全て取り込まれて前記酸化膜５が消失していてもよい。以下、本発明の好適な実施態様について、より具体的に説明するが、本発明は、これら具体例に限定されるものではない。 
　前記結晶基板（以下、単に「基板」ともいう）は、基板材料等、本発明の目的を阻害しない限り特に限定されず、公知の結晶基板であってよい。有機化合物であってもよいし、無機化合物であってもよい。本発明においては、前記結晶基板が無機化合物を含んでいるのが好ましい。本発明においては、前記基板が、表面の一部または全部に結晶を有するものであるのが好ましく、結晶成長側の主面の全部または一部に結晶を有している結晶基板であるのがより好ましく、結晶成長側の主面の全部に結晶を有している結晶基板であるのが最も好ましい。前記結晶は、本発明の目的を阻害しない限り特に限定されず、結晶構造等も特に限定されないが、立方晶系、正方晶系、三方晶系、六方晶系、斜方晶系又は単斜晶系の結晶であるのが好ましく、立方晶又は六方晶であるのがより好ましく、（１１１）、（１００）又は（０００１）配向しているのが最も好ましい。また、前記結晶基板は、オフ角を有していてもよく、前記オフ角としては、例えば、０．２°～１２．０°のオフ角などが挙げられる。ここで、「オフ角」とは、基板表面と結晶成長面とのなす角度をいう。前記基板形状は、板状であって、前記絶縁膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいが、本発明においては、前記基板が、Ｓｉ基板であるのが好ましく、結晶性Ｓｉ基板であるのがより好ましく、（１１１）、（１００）又は（０００１）配向している結晶性Ｓｉ基板であるのが最も好ましい。なお、前記基板材料としては、例えば、Ｓｉ基板の他に周期律表第３族～第１５族に属する１種若しくは２種以上の金属又はこれらの金属の酸化物等が挙げられる。前記基板の形状は、特に限定されず、略円形状（例えば、円形、楕円形など）であってもよいし、多角形状（例えば、３角形、正方形、長方形、５角形、６角形、７角形、８角形、９角形など）であってもよく、様々な形状を好適に用いることができる。 
　また、本発明においては、前記結晶基板が平坦面を有するのが好ましいが、前記結晶基板が表面の一部または全部に凹凸形状を有しているのも、前記結晶膜の結晶成長の品質をより良好なものとし得るので、好ましい。前記の凹凸形状を有する結晶基板は、表面の一部または全部に凹部または凸部からなる凹凸部が形成されていればそれでよく、前記凹凸部は、凸部または凹部からなるものであれば特に限定されず、凸部からなる凹凸部であってもよいし、凹部からなる凹凸部であってもよいし、凸部および凹部からなる凹凸部であってもよい。また、前記凹凸部は、規則的な凸部または凹部から形成されていてもよいし、不規則な凸部または凹部から形成されていてもよい。本発明においては、前記凹凸部が周期的に形成されているのが好ましく、周期的かつ規則的にパターン化されているのがより好ましい。前記凹凸部の形状としては、特に限定されず、例えば、ストライプ状、ドット状、メッシュ状またはランダム状などが挙げられるが、本発明においては、ドット状またはストライプ状が好ましく、ドット状がより好ましい。また、凹凸部が周期的かつ規則的にパターン化されている場合には、前記凹凸部のパターン形状が、三角形、四角形（例えば正方形、長方形若しくは台形等）、五角形若しくは六角形等の多角形状、円状、楕円状などの形状であるのが好ましい。なお、ドット状に凹凸部を形成する場合には、ドットの格子形状を、例えば正方格子、斜方格子、三角格子、六角格子などの格子形状にするのが好ましく、三角格子の格子形状にするのがより好ましい。前記凹凸部の凹部または凸部の断面形状としては、特に限定されないが、例えば、コの字型、Ｕ字型、逆Ｕ字型、波型、または三角形、四角形（例えば正方形、長方形若しくは台形等）、五角形若しくは六角形等の多角形等が挙げられる。なお、前記結晶基板の厚さは、特に限定されないが、好ましくは、５０～２０００μｍであり、より好ましくは１００～１０００μｍである。 
　前記酸化膜は、前記結晶膜に酸素原子を組み込むことができる酸化膜であれば特に限定されず、通常、酸化材料を含む。前記酸化材料は、本発明の目的を阻害しない限り特に限定されず、公知の酸化材料であってよい。前記酸化材料としては、金属又は半金属の酸化物等が挙げられる。本発明においては、前記酸化膜が、前記結晶基板の酸化材料を含むのが好ましく、このような酸化膜としては、例えば前記結晶基板の熱酸化膜、自然酸化膜等が挙げられる。また、本発明においては、前記酸化膜は、酸素原子が取り込まれると膜の一部若しくは全部が消失又は破壊される犠牲層であってよく、本発明においては、前記酸化膜が、前記エピタキシャル層の結晶成長の際に、酸素原子が取り込まれて酸化膜自体は消失する酸素供給犠牲層であるのが好ましい。また、前記酸化膜は、パターン化されていてもよく、例えば、ストライプ状、ドット状、メッシュ状またはランダム状にパターン化されていてもよい。なお、前記酸化膜の膜厚は、特に限定されないが、好ましくは、１ｎｍを超え１００ｎｍ未満である。 
　前記結晶膜（第１のエピタキシャル層）は、前記酸化膜中の酸素原子が組み込まれているエピタキシャル膜を含んでいるのが好ましい。なお、「前記酸化膜中の酸素原子が組み込まれているエピタキシャル膜」は、前記エピタキシャル膜の結晶成長において、前記酸化膜中の酸素原子が前記エピタキシャル膜に奪われたことを意味する。また、本発明においては、前記結晶膜が中性子吸収材を含むのが好ましい。前記中性子吸収材は、公知の中性子吸収材であってよく、本発明においては、このような中性子吸収材を用いて、前記酸化膜の酸素を取り込むことにより、密着性及び結晶性、さらに機能性膜の特性等をより優れたものとすることができる。なお、前記中性子吸収材としては、例えば、ハフニウム（Ｈｆ）等が好適な例として挙げられる。 
　本発明においては、前記結晶膜上に、直接又は他の層を介して、導電膜、半導体膜又は圧電体膜からなる第２のエピタキシャル層が積層されているのが好ましい。このように積層することにより、前記第１のエピタキシャル層と前記第２のエピタキシャル層との界面において、前記第２のエピタキシャル層の格子定数と略同一になるように第１のエピタキシャル層を規則的に変態させることができる。前記の規則的な変態の態様としては、例えば、山谷構造に形状が変形する変態等が好適な例として挙げられ、本発明においては、前記山谷構造の互いに隣り合う頂点及び底点のなす角がそれぞれ異なるのが好ましく、前記角がそれぞれ３０°～４５°の範囲内であるのがより好ましい。ここで、前記第１のエピタキシャル層は、通常第１の結晶面と第２の結晶面とを有するが、前記変態によって、前記第１の結晶面と、前記第２の結晶面との格子定数差が生じ得るので、前記第１の結晶面と、前記第２の結晶面との格子定数差が０．１％～２０％の範囲内とするのが好ましい。本発明では、前記第１の結晶面が、前記第２のエピタキシャル層の格子定数と略同一とすることができるので、第１のエピタキシャル層と第２のエピタキシャル層との格子定数差を０．１％～２０％の範囲内とすることを容易に実現できる。 
　本発明においては、前記結晶膜上に導電膜が積層される場合であって、前記導電膜が導電性金属の単結晶膜からなる場合には、大面積の無欠陥膜を容易に得ることができ、電極としての機能のみならず、素子等の特性をもより優れたものとすることができる。前記導電性金属としては、本発明の目的を阻害しない限り特に限定されず、例えば、金、銀、白金、パラジウム、銀パラジウム、銅、ニッケル、又はこれらの合金等が挙げられるが、本発明においては、白金を含むのが好ましい。なお、本発明においては、前記の製造方法によれば、好適には１００ｎｍ２以上の面積において無欠陥の単結晶膜を電極として得ることができ、より好適には１０００ｎｍ２以上の面積において無欠陥の単結晶膜を容易に得ることができる。また、厚さも好適には１００ｎｍ以上の単結晶膜を電極として容易に得ることができる。なお、前記結晶膜上に導電性金属の単結晶膜からなる前記導電膜が積層される場合には、前記絶縁膜上に結晶性導電膜が積層されている電極基板として前記積層構造体を好適に用いることができる。 
　前記半導体膜としては、半導体を含んでいれば特に限定されず、公知の半導体膜であってよいが、本発明においては、立方晶半導体を含むのが好ましい。前記立方晶半導体としては、例えば、ｃ－ＢＮ、ｃ－ＡｌＮ、ｃ－ＧａＮ、ｃ－ＩｎＮ、ｃ－ＳｉＣ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、ＩｎＰ、又はこれらの混晶半導体などが挙げられる。 
　前記圧電体膜は、圧電性材料からなるものであれば特に限定されず、公知の圧電体からなる膜であってよいが、本発明においては、三方晶又は六方晶の結晶構造を有する圧電性材料であるのが好ましい。前記圧電性材料としては、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、ＡＢＯ３型で表されるいわゆるペロブスカイト構造を有する他の種類のセラミックス材料、例えば、チタン酸バリウム、チタン酸鉛、ニオブ酸カリウム、ニオブ酸リチウム、タンタル酸リチウム、タングステン酸ナトリウム、酸化亜鉛、チタン酸バリウムストロンチウム（ＢＳＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）、メタニオブ酸鉛、亜鉛ニオブ酸鉛、スカンジウムニオブ酸鉛等、又はポリフッ化ビニリデン、水晶などが挙げられる。 
　前記導電膜、前記半導体膜及び前記圧電体膜のそれぞれの膜厚は、特に限定されないが、好ましくは、１０ｎｍ～１０００μｍであり、より好ましくは１０ｎｍ～１００μｍである。 
　前記積層構造体は、結晶基板上に少なくとも酸化膜を介して絶縁膜を積層する積層構造体の製造方法において、前記の積層を、３５０℃～７００℃にて、前記酸化膜中の酸素原子を用いて結晶膜を形成することにより行うことで容易に得ることが可能である。３５０℃～７００℃の範囲であると、容易に、前記酸化膜中の酸素原子を前記結晶膜に取り込んで結晶成長させることができる。  
　本発明においては、前記の積層を、前記酸化膜中の酸素原子を用いた後、酸素ガスを用いて前記結晶膜を成膜するのが好ましい。 
　前記積層において用いられる積層手段としては、通常、前記絶縁膜の成膜手段が好適に用いられ、前記成膜手段は公知の成膜手段であってよい。本発明においては、前記成膜手段が、蒸着又はスパッタであるのが好ましい。  
　以上のようにして得られた積層構造体は、常法に従い、そのままで又は所望により更に加工等の処理を施して、素子に用いることができる。また、前記積層構造体を前記素子に用いる場合には、そのまま用いてもよいし、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などを形成してから用いてもよい。本発明においては、前記結晶膜上に機能膜膜（例えば半導体膜、圧電膜等）が積層されるＳＯＩ基板として前記積層構造体を用いるのが好ましい。  
　前記素子は、常法に従い、例えば電子デバイス（好ましくは圧電デバイス）等に用いられる。より具体的に例えば、前記素子を、圧電素子として、電源や電気／電子回路と接続し、回路基板に搭載したり、パッケージしたりすることにより様々な電子デバイスを構成することができる。本発明においては、前記電子デバイスが、圧電デバイスであるのが好ましく、例えば、ジャイロスコープ、モーションセンサ等の電子機器における圧電デバイスであるのがより好ましい。また、例えば、増幅器と整流回路を接続しパッケージすれば、磁気センサなどの各種センサに利用可能である。  
　前記電子デバイスは、常法に従い電子機器に好適に用いられる。前記電子機器としては、上記した電子機器以外にも様々な電子機器に適用可能であり、より具体的に例えば、液体吐出ヘッド、液体吐出装置、振動波モータ、光学機器、振動装置、撮像装置、圧電音響部品や該圧電音響部品を有する音声再生機器、音声録音機器、携帯電話、各種情報端末等が好適な例として挙げられる。  
　また、本発明においては、前記素子が半導体素子であるのも好ましく、前記電子デバイスが半導体デバイスであるのも好ましい。前記半導体素子又は前記半導体デバイス（以下、まとめて「半導体装置」ともいう。）は、本発明の目的を阻害しない限り特に限定されず、公知の半導体素子又は半導体デバイスであってよい 
　前記半導体装置は、本発明の目的を阻害しない限り特に限定されず、公知の半導体装置であってよい。縦型デバイスであってもよいし、横型デバイスであってもよいが、本発明においては、前記半導体装置が縦型デバイスであるのが好ましい。前記半導体装置としては、例えば、ダイオード又はトランジスタ等が挙げられ、より具体的には例えば、ショットキーバリアダイオード（ＳＢＤ）、ジャンクションバリアショットキーダイオード（ＪＢＳ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、発光ダイオード（ＬＥＤ）又はこれらの組み合わせが好適な例として挙げられる。 
　以下、前記積層構造体を半導体装置、より具体的には前記積層構造体における前記バッファ層を前記半導体装置のオーミック接合用若しくは電子放出用の電極又はバッファ層に、また、前記積層構造体における前記エピタキシャル膜を前記半導体装置の半導体層に適用した場合の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層又はその他中間層等）などが含まれていてもよいし、また、結晶基板、緩衝層（バッファ層）なども適宜省いてもよい。 
（ＳＢＤ） 
　図３は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図３のＳＢＤは、ｎ型半導体層１０１、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、絶縁体層１０４、ショットキー電極１０５ａ及びオーミック電極１０５ｂを備えている。 
　ショットキー電極等の電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。 
　電極の形成は、例えば、真空蒸着法又はスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層及びＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。 
　絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２又はＳｉ３Ｎ４などが挙げられる。絶縁体層１０４は、ｎ－型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法又はＣＶＤ法などの公知の手段により行うことができる。 
　図３のＳＢＤに逆バイアスが印加された場合には、空乏層（図示せず）がｎ型半導体層１０１ａの中に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、オーミック電極１０５ｂからショットキー電極１０５ａへ電子が流れる。このようにして前記半導体構造を用いたＳＢＤは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れており、また、絶縁特性にも優れており、より高い電流制御性を有する。 
（ＪＢＳ） 
　図４は、本発明の好適な実施態様の一つであるジャンクションバリアショットキーダイオード（ＪＢＳ）を示す。図４の半導体装置は、ｎ型半導体層１０１、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、ショットキー電極１０５ａ、オーミック電極１０５ｂ及びガードリング１０６を備えている。ｎ－型半導体層１０１ａと、前記ｎ－型半導体層１０１ａ上に設けられておりかつ前記ｎ－型半導体層１０１ａとの間にショットキーバリアを形成可能なショットキー電極１０５ａと、ショットキー電極１０５ａとｎ－型半導体層１０１ａとの間に設けられておりかつ前記ｎ－型半導体層１０１ａとの間にショットキー電極１０５ａのショットキーバリアのバリアハイトよりも大きなバリアハイトのショットキーバリアを形成可能なｐ型半導体層１０２とを含んでいる。なお、ｐ型半導体層１０２はｎ－型半導体層１０１ａに埋め込まれている。本発明においては、ｐ型半導体層１０２が一定間隔ごとに設けられているのが好ましく、前記ショットキー電極１０５ａの両端とｎ－型半導体層１０１ａとの間に、ｐ型半導体層１０２がそれぞれ設けられているのがより好ましい。このような好ましい態様により、熱安定性及び密着性により優れ、リーク電流がより軽減され、さらに、より耐圧等の半導体特性に優れるようにＪＢＳが構成されている。 
（ＭＥＳＦＥＴ） 
　図５は、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一例を示している。図５のＭＥＳＦＥＴは、ｎ－型半導体層１１１ａ、ｎ＋型半導体層１１１ｂ、緩衝層（バッファ層）１１８、結晶基板１１９、半絶縁体層１１４、ゲート電極１１５ａ、ソース電極１１５ｂ及びドレイン電極１１５ｃを備えている。 
　ゲート電極、ドレイン電極及びソース電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。ゲート電極、ドレイン電極及びソース電極の形成は、例えば、真空蒸着法又はスパッタリング法などの公知の手段により行うことができる。 
　半絶縁体層１１４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。 
　図５のＭＥＳＦＥＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。 
（ＨＥＭＴ） 
　図６は、本発明に係る光電子移動度トランジスタ（ＨＥＭＴ）の一例を示している。図６のＨＥＭＴは、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、電子走行層１２３、半絶縁体層１２４、ゲート電極１２５ａ、ソース電極１２５ｂ、ドレイン電極１２５ｃ、バッファ層１２８及び結晶基板１２９を備えている。 
　ゲート電極、ドレイン電極及びソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。ゲート電極、ドレイン電極及びソース電極の形成は、例えば、真空蒸着法又はスパッタリング法などの公知の手段により行うことができる。 
　なお、ゲート電極下のｎ型半導体層は、少なくともバンドギャップの広い層１２１ａと狭い層１２１ｂとで構成されており、半絶縁体層１２４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。半絶縁体層１２４上に形成される電子走行層１２３は、例えば半導体として窒化物半導体であるＧａＮが適用される場合には、ｉ（インテンショナリ・アンドープ）－ＧａＮなどが用いられる。 
　図６のＨＥＭＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。 
（ＭＯＳＦＥＴ） 
　本発明の半導体装置がＭＯＳＦＥＴである場合の一例を図７に示す。図７は、ｎ－型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ｐ＋型半導体層１３２ａ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂ及びドレイン電極１３５ｃを備えている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を示す。なお、ｐ＋型半導体層１３２ａは、ｐ型半導体層であってもよく、ｐ型半導体層１３２と同じであってもよい。 
　前記導電性結晶膜からなるドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１３１ａが形成されている。 
　また、前記ｎ－型半導体層１３１ａ及び前記ｐ型半導体層１３２内には、前記ｎ－型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ～１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。 
　図７のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ－型半導体層が空乏層で満たされた状態になり、ターンオフとなる。 
　図７のＭＯＳＦＥＴは、ｎ－型半導体層１３１ａ、ｐ型半導体１３２及びｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ－型半導体層１３１ａの途中にまで達する深さのトレンチ溝を形成する。次いで、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ～１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。 
　そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極の電極材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。 
　このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図７では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図７のトレンチ溝の深さをｎ－型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。 
（ＳＩＴ） 
　図８は、本発明の半導体装置がＳＩＴである場合の一例を示す。図８のＳＩＴは、ｎ－型半導体層１４１ａ、ｎ＋型半導体層１４１ｂ及び１４１ｃ、ゲート電極１４５ａ、ソース電極１４５ｂ及びドレイン電極１４５ｃを備えている。 
　導電性結晶膜からなるドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１４１ａが形成されている。そして、さらに、前記ｎ－型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、ソース電極１４５ｂが形成されている。 
　また、前記ｎ－型半導体層１４１ａ内には、前記ｎ＋型半導体層１４１ｃを貫通し、前記ｎ－型半導体層１４１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ－型半導体層上には、ゲート電極１４５ａが形成されている。 
　図８のＳＩＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ－型半導体層が空乏層で満たされた状態になり、ターンオフとなる。 
　図８に示されるＳＩＴの製造には、公知の手段を用いることができる。例えば、上記のＭＯＳＦＥＴの製造工程と同様にして、ｎ－型半導体層１４１ａ及びｎ＋型半導体層１４１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１４１ｃ表面から前記ｎ－型半導体層の途中まで達する深さのトレンチ溝を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１４１ｃ上にソース電極１４５ｂを、ｎ＋型半導体層１４１ｂ上にドレイン電極１４５ｃを、それぞれ形成することで、図８に示されるＳＩＴを製造することができる。 
　なお、ソース電極の電極材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。 
　図９は、ｎ－型半導体層１４１ａ、第１のｎ＋型半導体層１４１ｂ、第２のｎ＋型半導体層１４１ｃ、ｐ型半導体層１４２、ゲート電極１４５ａ、ソース電極１４５ｂ及びドレイン電極１４５ｃを備えている接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を示す。 
　図１０は、ｎ型半導体層１５１、ｎ－型半導体層１５１ａ、ｎ＋型半導体層１５１ｂ、ｐ型半導体層１５２、ゲート絶縁膜１５４、ゲート電極１５５ａ、エミッタ電極１５５ｂ及びコレクタ電極１５５ｃを備えている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を示す。 
（ＬＥＤ） 
　本発明の半導体装置が発光ダイオード（ＬＥＤ）である場合の一例を図１１に示す。図１１の半導体発光素子は、第２の電極１６５ｂ上にｎ型半導体層１６１を備えており、ｎ型半導体層１６１上には、発光層１６３が積層されている。そして、発光層１６３上には、ｐ型半導体層１６２が積層されている。ｐ型半導体層１６２上には、発光層１６３が発生する光を透過する透光性電極１６７を備えており、透光性電極１６７上には、第１の電極１６５ａが積層されている。なお、図１１の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。 
　透光性電極の材料としては、インジウム（Ｉｎ）又はチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２又はこれらの２以上の混晶又はこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。 
　図１１の半導体発光素子によれば、第１の電極１６５ａを正極、第２の電極１６５ｂを負極とし、両者を介してｐ型半導体層１６２、発光層１６３及びｎ型半導体層１６１に電流を流すことで、発光層１６３が発光するようになっている。 
　第１の電極１６５ａの材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、Ｎｄ若しくはＡｇ等の金属又はこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、又はこれらの混合物などが挙げられる。電極の形成法は特に限定されることはなく、印刷方式、スプレー法、コ－ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ－ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から前記材料との適性を考慮して適宜選択した方法に従って形成することができる。 
　本発明の半導体装置は、上記した事項に加え、さらに公知の手段を用いて、パワーモジュール、インバータ又はコンバータ等の半導体デバイスとして好適に用いられ、さらには、半導体デバイスとして例えば電源装置を用いた半導体システム等に好適に用いられる。なお、前記電源装置は、公知の手段を用いて、前記半導体装置を配線パターン等に接続するなどして作製することができる。図１２に電源システムの例を示す。図１２は、複数の前記電源装置と制御回路を用いて電源システムを構成している。前記電源システムは、図１３に示すように、電子回路と組み合わせてシステム装置に用いることができる。なお、電源装置の電源回路図の一例を図１４に示す。図１４は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ（ＭＯＳＦＥＴＡ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランスで絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ（Ａ～Ｂ’）で整流後、ＤＣＬ（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路でインバータ及び整流ＭＯＳＦＥＴを制御する。 
（実施例１）
　Ｓｉ基板（１００）の結晶成長面側をＲＩＥで処理し、酸素の存在下、加熱して熱酸化膜を形成した後、酸素を用いずに、蒸着法にて、蒸着源の金属と、Ｓｉ基板上の酸化膜中の酸素とを熱反応させ、結晶性酸化物からなる絶縁膜をＳｉ基板上に形成した。ついで、酸素を流し、温度を下げ、かつ圧力を上げて、蒸着法にて、さらに絶縁膜を成膜した。なお、この成膜時の蒸着法の各条件は次の通りであった。
　蒸着源　：　Ｈｆ、Ｚｒ
　電圧　：　３．５～４．７５Ｖ 
　圧力　：　３×１０－２～６×１０－２Ｐａ 
　基板温度　：　５００～６５０℃ 
得られた積層構造体の絶縁膜上に、さらに、前記の方法に準じて、ＩＴＯ膜を積層し、ＩＴＯ膜上にＰＺＴ膜を積層して、図１に示すような積層構造体を得た。
（実施例２）
　Ｓｉ基板を（１１１）に代えて用いたこと以外、実施例１と同様にして積層構造体を得た。
　実施例１において用いた蒸着成膜装置を図１５に示す。図１５の成膜装置は、ルツボに金属源１１０１ａ～１１０１ｂ、アース１１０２ａ～１１０２ｈ、ＩＣＰ電極１１０３ａ～１１０３ｂ、カットフィルター１１０４ａ～１１０４ｂ、ＤＣ電源１１０５ａ～１１０５ｂ、ＲＦ電源１１０６ａ～１１０６ｂ、ランプ１１０７ａ～１１０７ｂ、Ａｒ源１１０８、反応性ガス源１１０９、電源１１１０、基板ホルダー１１１１、基板１１１２、カットフィルター１１１３、ＩＣＰリング１１１４、真空槽１１１５及び回転軸１１１６を少なくとも備えている。なお、図１５のＩＣＰ電極１１０３ａ～１１０３ｂは基板１１１２の中心側に湾曲した略凹曲面形状又はパラボラ形状を有している。
　図１５に示すように、基板１１１２を基板ホルダー１１１１上に係止する。ついで、電源１１１０と回転機構（図示せず）とを用いて回転軸１１１６を回転させ、基板１１１２を回転させる。また、基板１１２をランプ１１０７ａ～１１０７ｂによって加熱し、真空ポンプ（図示せず）によって真空槽１１１５内を排気により真空又は減圧下にする。その後、真空槽１１１５内にＡｒ源１１０８からＡｒガスを導入し、ＤＣ電源１１０５ａ～１１０５ｂ、ＲＦ電源１１０６ａ～１１０６ｂ、ＩＣＰ電極１１０３ａ～１１０３ｂ、カットフィルター１１０４ａ～１１０４ｂ、及びアース１１０２ａ～１１０２ｈを用いて基板１１１２上にアルゴンプラズマを形成することにより、基板１１１２の表面の清浄化を行う。
　真空槽１１１５内にＡｒガスを導入するとともに反応性ガス源１１０９を用いて反応性ガスを導入する。このとき、ランプヒーターであるランプ１１０７ａ～１１０７ｂのオンとオフとを交互に繰り返すことで、より良質な結晶成長膜を形成することができるように構成されている。
　本発明の積層構造体は半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、半導体装置に好適に用いられる。  
　　　１　　エピタキシャル膜（化合物圧電体又は化合物半導体） 
　　　４　　Ｉｎ２Ｏ３膜又はＩＴＯ膜
　　　５　　酸化膜 
　　　９　　結晶基板 
　１０１　　ｎ型半導体層 
　１０１ａ  ｎ－型半導体層 
　１０１ｂ  ｎ＋型半導体層 
　１０２　　ｐ型半導体層 
　１０４    絶縁体層 
　１０５ａ  ショットキー電極 
　１０５ｂ  オーミック電極 
　１０６　　ガードリング 
　１１１ａ　ｎ－型半導体層 
　１１１ｂ　ｎ＋型半導体層 
　１１４　　半絶縁体層 
　１１５ａ　ゲート電極 
　１１５ｂ　ソース電極 
　１１５ｃ　ドレイン電極 
　１１８　　バッファ層 
　１１９　　結晶基板 
　１２１ａ  バンドギャップの広いｎ型半導体層 
　１２１ｂ  バンドギャップの狭いｎ型半導体層 
　１２１ｃ  ｎ＋型半導体層 
　１２３    電子走行層 
　１２４　　半絶縁体層 
　１２５ａ  ゲート電極 
　１２５ｂ  ソース電極 
　１２５ｃ  ドレイン電極 
　１２８    バッファ層 
　１２９    結晶基板 
　１３１ａ  ｎ－型半導体層 
　１３１ｂ  第１のｎ＋型半導体層 
　１３１ｃ  第２のｎ＋型半導体層 
　１３２    ｐ型半導体層 
　１３４    ゲート絶縁膜 
　１３５ａ  ゲート電極 
　１３５ｂ  ソース電極 
　１３５ｃ  ドレイン電極 
　１４１ａ  ｎ－型半導体層 
　１４１ｂ  第１のｎ＋型半導体層 
　１４１ｃ  第２のｎ＋型半導体層 
　１４２    ｐ型半導体層 
　１４５ａ  ゲート電極 
　１４５ｂ  ソース電極 
　１４５ｃ  ドレイン電極 
　１５１    ｎ型半導体層 
　１５１ａ  ｎ－型半導体層 
　１５１ｂ  ｎ＋型半導体層 
　１５２    ｐ型半導体層 
　１５４    ゲート絶縁膜 
　１５５ａ  ゲート電極 
　１５５ｂ  エミッタ電極 
　１５５ｃ  コレクタ電極 
　１６１    ｎ型半導体層 
　１６２    ｐ型半導体層 
　１６３    発光層 
　１６５ａ  第１の電極 
　１６５ｂ  第２の電極 
　１６７    透光性電極 
１１０１ａ～１０１ｂ　金属源
１１０２ａ～１０２ｊ　アース
１１０３ａ～１０３ｂ　ＩＣＰ電極
１１０４ａ～１０４ｂ　カットフィルター
１１０５ａ～１０５ｂ　ＤＣ電源
１１０６ａ～１０６ｂ　ＲＦ電源
１１０７ａ～１０７ｂ　ランプ
１１０８　　Ａｒ源
１１０９　　反応性ガス源
１１１０　　電源
１１１１　　基板ホルダー
１１１２　　基板
１１１３　　カットフィルター
１１１４　　ＩＣＰリング
１１１５　　真空槽
１１１６　　回転軸
 

Claims (15)

  1. 　バッファ層上に直接又は他の層を介して導電性金属酸化物からなるエピタキシャル膜が形成されている積層構造体であって、前記バッファ層が、Ｈｆ及び／又はＺｒの酸化物を含有する結晶膜を含むことを特徴とする積層構造体。
  2. 　前記結晶膜が、Ｈｆの酸化物を含有する請求項１記載の積層構造体。
  3. 　前記結晶膜が、立方晶系又は六方晶系の結晶構造を有する請求項１又は２に記載の積層構造体。
  4. 　前記結晶膜が（１１１）、（１００）、（０１０）又は（０００１）配向しているである請求項１～３のいずれかに記載の積層構造体。
  5. 　前記導電性金属酸化物が、Ｉｎ及び／又はＳｎを含む酸化物である請求項１～４のいずれかに記載の積層構造体。
  6. 　前記バッファ層が、直接又は他の層を介して、立方晶系又は六方晶系の結晶構造を有する単結晶基板上に積層されている請求項１～５のいずれかに記載の積層構造体。
  7. 　前記バッファ層が、結晶成長により前記単結晶基板上に積層されている請求項６記載の積層構造体。
  8. 　前記単結晶基板が、Ｓｉ基板である請求項６又は７に記載の積層構造体。
  9. 　さらに、前記エピタキシャル膜上に、圧電体又は半導体からなる層が積層されている請求項１～８のいずれかに記載の積層構造体。
  10. 　積層構造体を含む素子であって、前記積層構造体が請求項１～９のいずれかに記載の積層構造体であることを特徴とする素子。
  11. 　圧電素子又は半導体素子である請求項１０記載の素子。
  12. 　積層構造体を含む電子デバイスであって、前記積層構造体が請求項１～９のいずれかに記載の積層構造体であることを特徴とする電子デバイス。
  13. 　圧電デバイス又は半導体デバイスである請求項１２記載の電子デバイス。
  14. 　電子デバイスを含む電子機器であって、前記電子デバイスが、請求項１２又は１３に記載の電子デバイスであることを特徴とする電子機器。
  15. 　電子機器を含むシステムであって、前記電子機器が、請求項１４記載の電子機器であることを特徴とするシステム。
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