WO2023166793A1 - 撮像素子及び電子機器 - Google Patents

Abstract

ノイズの影響を低減する。撮像素子は、所定の波長の入射光の光電変換を行って電荷を生成する第１の画素、第１の画素とは異なる波長の入射光の光電変換を行って電荷を生成する第２の画素、第１の画素及び第２の画素の電荷を保持する電荷保持部及び電荷保持部に保持された電荷に基づいて画像信号を生成する信号生成部とを備える画素ブロックと、第１の画素の電荷を電荷保持部に転送して第１の画像信号を信号生成部に生成させる制御と、第１の画素により生成された電荷が保持された電荷保持部に第２の画素の電荷を更に転送して加算画像信号を信号生成部に生成させる制御とを行う画素ブロック制御部と、第１の画像信号及び加算画像信号を出力する第１のモードと第１の画像信号及び加算画像信号から第１の画像信号を減算した第２の画像信号を出力する第２のモードとを切り替える信号処理部とを有する。

Description

撮像素子及び電子機器

　本開示は、撮像素子及び電子機器に関する。

　入射光の光電変換を行う光電変換素子を備える複数の画素において光電変換により生成される電荷を保持する電荷保持部及び電荷保持部の電荷に応じた画像信号を生成する信号生成部を共有する撮像素子が使用されている。このような撮像素子のうち、白色光に対応する画素と白色光以外の光に対応する画素とにおいて上述の電荷保持部（ＦＤ部）及び信号生成部を共有する撮像素子が提案されている（例えば、特許文献１参照）。

国際公開第２０１３／１７２２０５号

　しかしながら、上記の従来技術では、異なる色に対応する画素の電荷を個別に電荷保持部に転送して画像信号を生成する。このため、それぞれの画像信号にはノイズが含まれることとなり、暗所における撮像の際に信号対ノイズ比が悪化するという問題がある。

　そこで、本開示では、ノイズの影響を低減する撮像素子及び電子機器を提案する。

　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、入射光のうちの所定の波長の入射光の光電変換を行って電荷を生成する第１の画素と、上記第１の画素とは異なる波長の入射光の光電変換を行って電荷を生成する第２の画素と、上記第１の画素及び上記第２の画素により生成される電荷を保持する電荷保持部と、上記電荷保持部に保持された電荷に基づいて画像信号を生成する信号生成部とを備える画素ブロックと、上記第１の画素により生成された電荷を上記電荷保持部に転送して当該電荷に基づく上記画像信号である第１の画像信号を上記信号生成部に生成させる制御と、上記第１の画素により生成された電荷が保持された上記電荷保持部に上記第２の画素により生成された電荷を更に転送して上記第１の画素及び上記第２の画素によりそれぞれ生成される電荷が加算された電荷に基づく上記画像信号である加算画像信号を上記信号生成部に生成させる制御とを行う画素ブロック制御部と、上記加算画像信号から上記第１の画像信号を減算した上記画像信号である第２の画像信号を生成する減算部を備え、上記第１の画像信号及び上記加算画像信号を出力する第１のモードと上記第１の画像信号及び上記第２の画像信号を出力する第２のモードとを切り替える信号処理部とを有する撮像素子である。

本開示の実施形態に係る撮像素子の構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係るカラム信号処理部構成例を示す図である。 本開示の第１の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第２の実施形態に係る画像信号の一例を示す図である。 本開示の第２の実施形態に係る加算画像信号生成の一例を示す図である。 本開示の第３の実施形態に係る画像ブロックの構成例を示す図である。 本開示の第３の実施形態に係る画素ブロックの電荷の転送の一例を示す図である。 本開示の第３の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第４の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第４の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第４の実施形態に係る画素ブロックの電荷の転送の一例を示す図である。 本開示の第４の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第５の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第５の実施形態に係る画像信号の生成の他の例を示す図である。 本開示の第６の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。 本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。 本開示に係る技術が適用され得る撮像装置の構成例を示す図である。

　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．撮像装置

　（１．第１の実施形態）
　［撮像素子の構成］
　図１は、本開示の実施形態に係る撮像素子の構成例を示す図である。同図は、撮像素子１の構成例を表すブロック図である。この撮像素子１を例に挙げて本開示の実施形態に係る半導体素子を説明する。撮像素子１は、被写体の画像データを生成する半導体素子である。撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。

　画素アレイ部１０は、複数の画素ブロック１００が配置されて構成されたものである。この画素アレイ部１０は、複数の画素ブロック１００が２次元行列の形状に配置される。ここで、画素ブロック１００は、入射光の光電変換を行う光電変換部を有する複数の画素と光電変換により生成される電荷を保持する電荷保持部（後述する電荷保持部１０６）とを備えて構成されるものである。その光電変換部には、例えば、フォトダイオードを使用することができる。また、画素ブロック１００毎に画像信号生成部（後述する信号生成部１２０）が配置される。この信号生成部１２０は、画素ブロック１００の電荷保持部１０６に保持された電荷に基づいて画像信号を生成する。

　それぞれの画素ブロック１００及び信号生成部１２０には、信号線１１が配線される。画素ブロック１００及び信号生成部１２０は、信号線１１により伝達される制御信号により制御される。また、信号生成部１２０には、信号線１２が配線される。この信号線１２には、信号生成部１２０から画像信号が出力される。なお、信号線１１は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素ブロック１００及び信号生成部１２０に共通に配線される。信号線１２は、２次元行列の列方向に配置され、１列に配置された複数の画素ブロック１００に共通に配線される。

　垂直駆動部２０は、上述の画素ブロック１００の制御信号を生成するものである。同図の垂直駆動部２０は、画素アレイ部１０の２次元行列の行毎に制御信号を生成し、信号線１１を介して順次出力する。

　カラム信号処理部３０は、画素ブロック１００により生成された画像信号の処理を行うものである。同図のカラム信号処理部３０は、信号線１２を介して伝達される画素アレイ部１０の１行に配置された複数の画素ブロック１００からの画像信号の処理を同時に行う。この処理として、例えば、画素ブロック１００により生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換や画像信号のオフセット誤差を除去する相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）を行うことができる。処理後の画像信号は、撮像素子１の外部の回路等に対して出力される。

　制御部４０は、垂直駆動部２０及びカラム信号処理部３０を制御するものである。同図の制御部４０は、信号線４１及び４２を介して制御信号をそれぞれ出力して垂直駆動部２０及びカラム信号処理部３０を制御する。なお、同図の垂直駆動部２０は、画素ブロック制御部の一例である。カラム信号処理部３０は、信号処理部の一例である。

　［画素ブロックの構成］
　図２は、本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００の構成例を表す回路図である。なお、同図には、垂直駆動部２０及びカラム信号処理部３０を更に記載した。同図の画素ブロック１００は、画素１１０ａ－１１０ｄと、電荷保持部１０６と、リセットトランジスタ１０４と、信号生成部１２０とを備える。

　画素１１０ａは、光電変換部１０１ａ及び電荷転送部１０２ａを備える。画素１１０ｂは、光電変換部１０１ｂ及び電荷転送部１０２ｂを備える。画素１１０ｃは、光電変換部１０１ｃ及び電荷転送部１０２ｃを備える。画素１１０ｄは、光電変換部１０１ｄ及び電荷転送部１０２ｄを備える。光電変換部１０１ａ－１０１ｄには、フォトダイオードを使用することができる。電荷転送部１０２ａ－１０２ｄには、ｎチャネルＭＯＳトランジスタを使用することができる。

　信号生成部１２０は、増幅トランジスタ１２１及び選択トランジスタ１２２を備える。リセットトランジスタ１０４、増幅トランジスタ１２１及び選択トランジスタ１２２には、ｎチャネルＭＯＳトランジスタを使用することができる。このｎチャネルＭＯＳトランジスタでは、ゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をゲートに印加することにより、ドレイン－ソース間を導通させることができる。以下、このゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をオン電圧と称する。また、このオン電圧を含む制御信号をオン信号と称する。制御信号は、信号線ＴＧ１等により伝達される。

　前述のように、画素ブロック１００には、信号線１１及び信号線１２が配線される。同図の信号線１１には、信号線ＴＧ１－ＴＧ４、信号線ＲＳＴ及び信号線ＳＥＬが含まれる。この他、画素ブロック１００には、電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、画素ブロック１００に電源を供給する配線である。

　光電変換部１０１ａのアノードは接地され、カソードは電荷転送部１０２ａのソースに接続される。光電変換部１０１ｂのアノードは接地され、カソードは電荷転送部１０２ｂのソースに接続される。光電変換部１０１ｃのアノードは接地され、カソードは電荷転送部１０２ｃのソースに接続される。光電変換部１０１ｄのアノードは接地され、カソードは電荷転送部１０２ｄのソースに接続される。

　電荷転送部１０２ａ－１０２ｄのドレインは、リセットトランジスタ１０４のソース、増幅トランジスタ１２１のゲート及び電荷保持部１０６の一端に接続される。電荷保持部１０６の他の一端は、接地される。リセットトランジスタ１０４のドレイン及び増幅トランジスタ１２１のドレインは、電源線Ｖｄｄに接続される。増幅トランジスタ１２１のソースは選択トランジスタ１２２のドレインに接続され、選択トランジスタ１２２のソースは信号線１２に接続される。

　電荷転送部１０２ａ－１０２ｄのゲートは信号線ＴＧ１－ＴＧ４にそれぞれ接続される。リセットトランジスタ１０４のゲートは信号線ＲＳＴに接続され、選択トランジスタ１２２のゲートは信号線ＳＥＬに接続される。

　光電変換部１０１ａ－１０１ｄは、入射光の光電変換を行うものである。この光電変換部１０１ａ－１０１ｄは、半導体基板に形成されるフォトダイオードにより構成することができる。光電変換部１０１ａ－１０１ｄは、露光期間において入射光の光電変換を行うとともに光電変換により生成される電荷を保持する。

　電荷保持部１０６は、光電変換部１０１ａ－１０１ｄにより生成される電荷を保持するものである。電荷保持部１０６は、半導体基板に形成される半導体領域である浮遊拡散領域（ＦＤ：Floating　Diffusion）により構成することができる。

　電荷転送部１０２ａ－１０２ｄは、電荷を転送するものである。この電荷転送部１０２ａ－１０２ｄは、光電変換部１０１ａ－１０１ｄにより生成された電荷を電荷保持部１０６にそれぞれ転送する。この電荷転送部１０２ａ等は、光電変換部１０１ａ等と電荷保持部１０６との間をそれぞれ導通させることにより、電荷を転送する。電荷転送部１０２ａ－１０２ｈの制御信号は、信号線ＴＧ１－ＴＧ４によりそれぞれ伝達される。

　リセットトランジスタ１０４は、電荷保持部１０６をリセットするものである。このリセットは、電荷保持部１０６と電源線Ｖｄｄとの間を導通して電荷保持部１０６の電荷を排出することにより行うことができる。リセットトランジスタ１０４の制御信号は、信号線ＲＳＴにより伝達される。なお、リセットトランジスタ１０４は、リセット部の一例である。

　信号生成部１２０は、電荷保持部１０６に保持される電荷に基づいて画像信号を生成するものである。前述のように、信号生成部１２０は、増幅トランジスタ１２１及び選択トランジスタ１２２により構成される。

　増幅トランジスタ１２１は、電荷保持部１０６の電圧を増幅するものである。増幅トランジスタ１２１のゲートは、電荷保持部１０６に接続されている。このため、増幅トランジスタ１２１のソースには、電荷保持部１０６に保持された電荷に応じた電圧の画像信号が生成される。また、選択トランジスタ１２２を導通させることにより、この画像信号を信号線１２に出力させることができる。選択トランジスタ１２２の制御信号は、信号線ＳＥＬにより伝達される。

　光電変換部１０１ａ－１０１ｄは、露光期間に入射光の光電変換を行って電荷を生成し、自身に蓄積する。露光期間の経過後に、電荷転送部１０２ａ－１０２ｄにより光電変換部１０１ａ－１０１ｄの電荷が電荷保持部１０６に転送されて保持される。この保持された電荷に基づいて信号生成部１２０により画像信号が生成される。

　後述するように、画素１１０ａ及び画素１１０ｃには同じ波長の入射光を透過するカラーフィルタが配置される。この画素１１０ａ及び画素１１０ｃを第１の画素と称する。第１の画素は、配置されるカラーフィルタに応じた波長の入射光の光電変換を行う。第１の画素には、例えば、赤色光、緑色光及び青色光の何れかを透過するカラーフィルタを配置することができる。

　また、画素１１０ｂ及び画素１１０ｄには、第１の画素である画素１１０ａ及び画素１１０ｃのカラーフィルタとは異なる波長の入射光を透過するカラーフィルタが配置される。この画素１１０ｂ及び画素１１０ｄを第２の画素と称する。第２の画素は、第１の画素とは異なる波長の入射光の光電変換を行う。第２の画素には、例えば、白色光を透過するカラーフィルタを配置することができる。

　前述のように、画素ブロック１００においては、画素１１０ａ－１１０ｄが電荷保持部１０６、リセットトランジスタ１０４及び信号生成部１２０を共有する。このため、画素１１０ａ－１１０ｄの画像信号を個別に生成すること及び画素１１０ａ－１１０ｄのうちの複数の画素１１０の画像信号を同時に生成することが可能である。

　例えば、第１の画素である画素１１０ａ及び画素１１０ｃの画像信号を生成する場合には、電荷転送部１０２ａ及び１０２ｃを同時に導通させて光電変換部１０１ａ及び１０１ｄの電荷を電荷保持部１０６に転送し、信号生成部１２０に画像信号を生成させることにより行うことができる。この第１の画素の電荷に基づいて生成された画像信号を第１の画像信号と称する。第１の画素には、赤色光、緑色光及び青色光に対応するカラーフィルタが配置されるため、赤色光、緑色光及び青色光に対応する画像信号が生成される。なお、赤色光、緑色光及び青色光に対応する画像信号をそれぞれＲ画像信号、Ｇ画像信号及びＢ画像信号と称する。これらＲ画像信号、Ｇ画像信号及びＢ画像信号は、第１の画像信号に相当する。同図の「Ｒ」、「Ｇ」及び「Ｂ」は、それぞれＲ画像信号、Ｇ画像信号及びＢ画像信号を表す。

　上述の第１の画素（画素１１０ａ及び画素１１０ｃ）の電荷を電荷保持部１０６に転送した後に第２の画素（画素１１０ｂ及び画素１１０ｄ）の電荷を電荷保持部１０６に更に転送することもできる。具体的には、上述の第１の画像信号を生成した後に、電荷保持部１０６における第１の画素の電荷を保持した状態において、電荷転送部１０２ｂ及び１０２ｄを導通させて、第２の画素（画素１１０ｂ及び画素１１０ｄ）の電荷を加算する。次に、信号生成部１２０に画像信号を生成させることにより、第１の画素及び第２の画素によりそれぞれ生成される電荷が加算された電荷に基づく画像信号を生成することができる。この画像信号を加算画像信号と称する。第２の画素には、白色光に対応するカラーフィルタが配置されるため、加算画像信号は、赤色光、緑色光及び青色光に対応する画像信号に白色光に対応する画像信号が加算された画像信号となる。

　なお、赤色光に対応する画像信号に白色光に対応する画像信号が加算された画像信号をＲ＋Ｗ画像信号と称する。緑色光に対応する画像信号に白色光に対応する画像信号が加算された画像信号をＧ＋Ｗ画像信号と称する。青色光に対応する画像信号に白色光に対応する画像信号が加算された画像信号をＢ＋Ｗ画像信号と称する。これらＲ＋Ｗ画像信号、Ｇ＋Ｗ画像信号及びＢ＋Ｗ画像信号は、加算画像信号に相当する。同図の「Ｒ＋Ｗ」、「Ｇ＋Ｗ」及び「Ｂ＋Ｗ」は、それぞれＲ＋Ｗ画像信号、Ｇ＋Ｗ画像信号及びＢ＋Ｗ画像信号を表す。

　同図の垂直駆動部２０は、信号線ＴＧ１等を介して制御信号を画素ブロック１００に出力し、画素ブロック１００に第１の画像信号及び加算画像信号を生成させる制御を行う。すなわち、垂直駆動部２０は、第１の画素により生成された電荷を電荷保持部１０６に転送して信号生成部１２０に第１の画像信号を生成させる制御を行う。また、垂直駆動部２０は、第１の画素により生成された電荷が保持された電荷保持部１０６に第２の画素により生成された電荷を更に転送して信号生成部１２０に加算画像信号を生成させる制御を更に行う。また、第１の画像信号の生成に先立って、垂直駆動部２０は、電荷保持部１０６をリセットする制御を更に行う。

　また、垂直駆動部２０は、リセット時に信号生成部１２０に画像信号を生成させる制御を更に行う。この画像信号をリセット時の画像信号と称する。このリセット時の画像信号により後述するＣＤＳを行うことができる。リセット時の画像信号は、基準画像信号の一例である。

　なお、加算画像信号から第１の画像信号を減算することにより第２の画素の電荷に基づく画像信号を生成することができる。この画像信号を第２の画像信号と称する。上述のように、第２の画素（画素１１０ｂ及び画素１１０ｄ）には、白色光に対応するカラーフィルタが配置されるため、第２の画像信号は、白色光に対応する画像信号となる。なお、白色光に対応する画像信号をＷ画像信号と称する。Ｗ画像信号は、第２の画像信号に相当する。

　同図のカラム信号処理部３０は、第１の画像信号及び加算画像信号を処理する。カラム信号処理部３０には、減算部３４が配置される。この減算部３４は、加算画像信号から第１の画像信号を減算して第２の画像信号を生成するものである。カラム信号処理部３０は、第１の画像信号（Ｒ画像信号、Ｇ画像信号及びＢ画像信号）及び加算画像信号（Ｒ＋Ｗ画像信号、Ｇ＋Ｗ画像信号及びＢ＋Ｗ画像信号）を出力するモードと第１の画像信号及び減算部３４により生成された第２の画像信号（Ｗ画像信号）を出力するモードとを切り替えることができる。第１の画像信号及び加算画像信号を出力するモードを第１のモードと称する。また、第１の画像信号及び第２の画像信号を出力するモードを第２のモードと称する。モードの切替えは、例えば、図１の制御部４０の制御に基づいて行うことができる。なお、同図の「Ｗ」は、Ｗ画像信号を表す。

　［画素ブロックの平面の構成］
　図３は、本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００の構成例を表す平面図である。なお、同図には、リセット時、第１の画像信号生成時及び加算画像信号生成時の電荷保持部１０６の様子を更に記載した。

　同図の上段の左端の図を使用して画素ブロック１００の構成を説明する。同図の上段の左端の図において、矩形は画素１１０ａ－１１０ｄを表す。また、点線の矩形は、画素ブロック１００を表す。同図の画素ブロック１００は、画素１１０ａ－１１０ｄが２行２列に配置される例を表したものである。同図の画素１１０ａ等に付された文字は、生成される画像信号の種類を表す。

　同図の上段の左端の図において、左上の画素ブロック１００及び右下の画素ブロック１００においては、第１の画素（画素１１０ａ及び画素１１０ｃ）はＧ画像信号を生成し、第２の画素（画素１１０ｂ及び画素１１０ｄ）はＷ画像信号を生成する。また、右上の画素ブロック１００においては、第１の画素（画素１１０ａ及び画素１１０ｃ）はＢ画像信号を生成し、第２の画素（画素１１０ｂ及び画素１１０ｄ）はＷ画像信号を生成する。また、左下の画素ブロック１００においては、第１の画素（画素１１０ａ及び画素１１０ｃ）はＲ画像信号を生成し、第２の画素（画素１１０ｂ及び画素１１０ｄ）はＷ画像信号を生成する。このような４つの画素ブロック１００が画素アレイ部１０に配列される。このように、画素ブロック１００は、２つの第１の画素及び２つの第２の画素が２行２列の正方行列に配置され、第１の画素及び第２の画素が行方向及び列方向に交互に配置される。

　なお、同図の下段は、左上の画素ブロック１００の電荷保持部１０６の状態を表すポテンシャル図である。同図の左端は、リセット時の画素ブロック１００及び電荷保持部１０６の様子を表したものである。リセットにより、電荷保持部１０６の電荷が排出された状態となる。

　同図の中央は、第１の画素の電荷が電荷保持部１０６に転送された状態を表す。この際、第１の画像信号が生成される。画素ブロック１００の図において、点ハッチングが付された画素は電荷が転送された画素を表す。同図に表したように、第１の画素（画素１１０ａ及び画素１１０ｃ）の電荷が電荷保持部１０６に転送される。同図の括弧書きの部分は、それぞれの画素ブロック１００の信号生成部１２０により生成される画像信号を表したものである。４つの画素ブロック１００においてＲ画像信号、Ｇ画像信号及びＢ画像信号が生成される。また、電荷保持部１０６は、第１の画素（画素１１０ａ及び画素１１０ｃ）の電荷を保持する。同図の電荷保持部１０６のポテンシャル図の「Ｇ」が付された矩形は、第１の画素（画素１１０ａ及び画素１１０ｃ）からの電荷を表す。

　このように、第１の画像信号を生成した後の電荷保持部１０６のリセットを行わずに第２の画素の電荷を電荷保持部１０６に転送して加算する。これにより、画像信号のレベルを高くすることができ、信号対ノイズ比を向上させることができる。また、第１の画素の電荷及び第２の画素の電荷を加算して加算画像信号を生成するため、それぞれの電荷に含まれるノイズ成分が平準化され。これにより、加算画像信号のノイズを低減することもできる。

　同図の右端は、第２の画素の電荷が電荷保持部１０６に転送された状態を表す。この際、加算画像信号が生成される。画素ブロック１００の図において、点ハッチングが付された画素は電荷が転送された画素を表す。同図に表したように、第２の画素（画素１１０ｂ及び画素１１０ｄ）の電荷が電荷保持部１０６に転送される。同図の括弧書きの部分において、４つの画素ブロック１００におけるＲ画像信号、Ｇ画像信号及びＢ画像信号にＷ信号が加算された加算画像信号が生成される。また、電荷保持部１０６は、第１の画素（画素１１０ａ及び画素１１０ｃ）の電荷と第２の画素（画素１１０ｂ及び画素１１０ｄ）の電荷とを保持する。同図の電荷保持部１０６のポテンシャル図に記載された「Ｗ」が付された矩形は、第２の画素（画素１１０ａ及び画素１１０ｃ）からの電荷を表す。

　［カラム信号処理部の構成］
　図４は、本開示の第１の実施形態に係るカラム信号処理部構成例を示す図である。同図は、カラム信号処理部３０の構成例を表すブロック図である。同図のカラム信号処理部３０は、参照信号生成部３２と、アナログデジタル変換部３１と、保持部３３と、減算部３４と、信号処理部３５と、ベイヤー配列変換部３６と、信号処理部３７と、インターフェイス部３８とを備える。

　参照信号生成部３２は、参照信号を生成してアナログデジタル変換部３１に供給するものである。この参照信号は、ランプ関数状に値が変化する信号である。

　アナログデジタル変換部３１は、画像信号のアナログデジタル変換を行うものである。このアナログデジタル変換部３１は、画素１１０により生成されたアナログの画像信号をデジタルの画像信号に変換する。同図のアナログデジタル変換部３１は、参照信号生成部３２から出力される参照信号に基づいてアナログの画像信号をデジタルの画像信号に変換する。具体的には、アナログデジタル変換部３１は、アナログの画像信号と参照信号との比較を行ってアナログの画像信号と参照信号とが一致するまでの期間を検出する。参照信号は経過時間に応じた電圧の信号であるため、参照信号の出力の開始からアナログの画像信号と一致するまでの期間はアナログの画像信号の電圧に応じた期間となる。この期間に応じたデジタルの信号を出力することにより、アナログの画像信号をデジタルの画像信号に変換することができる。

　保持部３３は、アナログデジタル変換部３１によりデジタルの信号に変換された画像信号を保持するものである。また、保持部３３は、ＣＤＳを行うことができる。このＣＤＳは、画像信号から前述のリセット時の画像信号の差分を取ることによりオフセット（ノイズ）分を除去する処理である。図２において説明した電荷保持部１０６には、リセットにおいて排出されない電荷が残留する。この残留する電荷に基づく信号成分は、画像信号のオフセット成分となりノイズの原因となる。そこで、リセット時の画像信号を保持し、第１の画像信号や加算画像信号からリセット時の画像信号を減算することにより、オフセット成分を除去することができる。同図の保持部３３は、リセット時の画像信号の保持と第１の画像信号からからリセット時の画像信号を減算する処理とを行うことができる。このＣＤＳを行うことにより、画像信号のノイズを低減することができる。

　減算部３４は、前述のように加算画像信号から第１の画像信号を減算して第２の画像信号を生成するものである。

　信号処理部３５は、モードに応じて出力する画像信号を選択するものである。信号処理部３５は、第１のモードが選択された際に第１の画像信号及び加算画像信号を出力し、第２のモードが選択された際には第１の画像信号及び第２の画像信号を出力する。

　ベイヤー配列変換部３６は、第１の画像信号等をベイヤー配列の画像信号に変換するものである。

　信号処理部３７は、画像信号の補間処理等の処理を行うものである。

　インターフェイス部３８は、外部の装置との間のやり取りを行うものである。同図のインターフェイス部３８は、アプリケーションプロセッサとの間のやり取りを行う。

　［画像信号の生成］
　図５は、本開示の第１の実施形態に係る画像信号の生成の一例を示す図である。同図は、画素ブロック１００における第１の画像信号及び加算画像信号の生成の一例を表すタイミング図である。

　同図の「ＳＥＬ」、「ＲＳＴ」、「ＴＧ１」、「ＴＧ２」、「ＴＧ３」及び「ＴＧ４」は、画素ブロック１００における信号線ＳＥＬ、信号線ＲＳＴ、信号線ＴＧ１、信号線ＴＧ２、信号線ＴＧ３及びＴＧ４の信号を表す。「ＲＥＦ」は、図４において説明した参照信号生成部３２から出力される参照信号の波形を表す。「ＡＤＣ」は、アナログデジタル変換部３１の出力を表す。

　「ＳＥＬ」、「ＲＳＴ」、「ＴＧ１」、「ＴＧ２」、「ＴＧ３」及び「ＴＧ４」の信号は、２値化された波形の値「１」の部分がオン電圧（Ｖｏｎ）を表す。また、値「０」の部分がオフ電圧を表す。同図の破線は、オフ電圧のレベルを表す。なお、同図の点線は、電荷保持部１０６の電位を表す。

　初期状態において、信号線ＳＥＬ及び信号線ＴＧ１、信号線ＴＧ２、信号線ＴＧ３及びＴＧ４には、オフ電圧が入力される。また、信号線ＲＳＴには、オン電圧が入力される。リセットトランジスタ１０４が導通状態になるため、電荷保持部１０６がリセットされる。また、Ｔ１までの期間において露光が行われる。なお、露光は、リセットトランジスタ１０４とともに電荷転送部１０２ａ等を導通させることにより開始することができる。

　Ｔ１において、リセット信号線ＲＳＴのオン電圧の入力が停止される。これにより、電荷保持部１０６のリセットが停止される。

　Ｔ２において、信号線ＳＥＬからオン電圧が入力される。これにより、画素ブロック１００が選択される。

　Ｔ３からＴ４の期間において、参照信号生成部３２がランプ関数状の参照信号を出力し、アナログデジタル変換部３１がアナログデジタル変換を行う。同図の「ａ」は、変換結果を表す。これは、リセット時のデジタルの画像信号に該当する。このリセット時の画像信号は、保持部３３に保持される。

　Ｔ５において、信号線ＴＧ１及びＴＧ３からオン電圧が入力され、電荷転送部１０２ａ及び１０２ｃが導通状態になる。これにより、光電変換部１０１ａ及び１０１ｃに蓄積された電荷が電荷保持部１０６に転送される。

　Ｔ６において、信号線ＴＧ１及びＴＧ３からのオン電圧の入力が停止され、電荷転送部１０２ａ及び１０２ｃが非導通の状態になる。

　Ｔ７からＴ８の期間において、参照信号生成部３２が参照信号を出力し、アナログデジタル変換部３１がアナログデジタル変換を行う。同図の「ｂ」は、変換結果を表す。これは、デジタルの第１の画像信号に該当する。このデジタルの第１の画像信号からリセット時のデジタルの画像信号を減算することにより、ＣＤＳを行うことができる。

　Ｔ９において、信号線ＴＧ２及びＴＧ４からオン電圧が入力され、電荷転送部１０２ｂ及び１０２ｄが導通状態になる。これにより、光電変換部１０１ｂ及び１０１ｄに蓄積された電荷が電荷保持部１０６に転送される。

　Ｔ１０において、信号線ＴＧ２及びＴＧ４からのオン電圧の入力が停止され、電荷転送部１０２ｂ及び１０２ｄが非導通の状態になる。

　Ｔ１１からＴ１２の期間において、参照信号生成部３２が参照信号を出力し、アナログデジタル変換部３１がアナログデジタル変換を行う。同図の「ｃ」は、変換結果を表す。これは、デジタルの加算画像信号に該当する。このデジタルの加算画像信号からリセット時のデジタルの画像信号を減算することにより、ＣＤＳを行うことができる。

　Ｔ１３において、信号線ＳＥＬのオン電圧の印加が停止され、画素ブロック１００が非選択の状態になる。また、信号線ＲＳＴからオン電圧が印加されリセットトランジスタ１０４が導通状態になる。これにより、初期状態に戻る。

　以上の手順により画素ブロック１００において第１の画像信号及び加算画像信号を生成することができる。

　このように、本開示の第１の実施形態の撮像素子１は、第１の画素の電荷に第２の画素の電荷を加算した加算画像信号を生成する。これにより、信号レベルを高くすることができ、信号対ノイズ比を向上させることができる。

　（２．第２の実施形態）
　上述の第１の実施形態の撮像素子１は、第１の画像信号及び加算画像信号を出力していた。これに対し、本開示の第２の実施形態の撮像素子１は、加算画像信号のビット幅を第１の画像信号に揃えて出力する点で、上述の第１の実施形態と異なる。

　［画像信号］
　図６は、本開示の第２の実施形態に係る画像信号の一例を示す図である。同図は、本開示の第２の実施形態に係る画像信号を説明する図である。同図の左端の図は、画素ブロック１００の配列を表したものである。この画素ブロック１００から第１の画像信号及び加算画像信号が生成される。

　生成された第１の画像信号及び加算画像信号がアナログデジタル変換されて、デジタルの第１の画像信号及びデジタルの加算画像信号となる。同図の中央の図は、デジタルの第１の画像信号３０１及びデジタルの加算画像信号３０２の配列を表したものである。同図に表したように、デジタルの第１の画像信号３０１は１０ビット幅の信号となり、デジタルの加算画像信号３０２は１１ビット幅の信号となる。

　これらデジタルの第１の画像信号３０１及びデジタルの加算画像信号３０２に対して信号処理が行われる。同図の右端の図は、信号処理後の画像信号を表したものである。上段は、第１のモードにおける出力信号を表したものである。第１のモードにおいては、１０ビット幅の第１の画像信号３０１及び１０ビット幅に変換された加算画像信号３０３が出力される。下段は、第２のモードにおける出力信号を表したものである。第２のモードにおいは、１０ビット幅の第１の画像信号３０１及び１０ビット幅の第２の画像信号が出力される。

　［加算画像信号の生成］
　図７は、本開示の第２の実施形態に係る加算画像信号生成の一例を示す図である。同図は、１１ビット幅の加算画像信号３０２のビット幅を１０ビットに変換する手順を説明する図である。

　同図の（１）は、１１ビット幅の加算画像信号３０２の最上位ビットを削減することにより１０ビット幅に変換する例を表したものである。最下位ビットの信号が保持されるため、暗部の画質を優先させる場合にこの方式を適用すると好適である。

　また、同図の（２）は、１１ビット幅の加算画像信号３０２の最下位ビットを削減することにより１０ビット幅に変換する例を表したものである。最上位ビットの信号が保持されるため、明部の画質を優先させる場合にこの方式を適用すると好適である。

　このように、出力する画像信号のビット幅を揃えることにより、後段の装置における信号の取り扱いを簡便なものとすることができる。なお、第２のモードを選択して１０ビット幅の第１の画像信号及び第２の画像信号を外部の装置に伝送し、伝送後に第１の画像信号及び第２の画像信号を加算して加算画像信号を生成することにより、加算画像信号の信号の欠落を無防ぐことができる。

　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。

　このように、本開示の第２の実施形態の撮像素子１は、加算画像信号のビット幅を調整することにより、第１の画像信号及び加算画像信号のビット幅を揃えることができる。これにより、後段の装置における信号の取り扱いを簡便なものとすることができる。

　（３．第３の実施形態）
　上述の第１の実施形態の撮像素子１は、同じ波長の入射光に対応する画素の電荷を加算していた。これに対し、本開示の第３の実施形態の撮像素子１は、異なる波長の入射光に対応する画素の電荷を加算する点で、上述の第１の実施形態と異なる。

　［画像ブロックの構成］
　図８は、本開示の第３の実施形態に係る画像ブロックの構成例を示す図である。同図は、画素ブロック１００の構成例を表す図である。

　同図の画素ブロック１００は、赤色光に対応する画素１１０、緑色光に対応する画素１１０、青色光に対応する画素１１０及び白色光に対応する画素１１０の他に、黄色光に対応する画素１１０、赤紫色光に対応する画素１１０及び青緑色光に対応する画素１１０が更に配置される例を表したものである。同図の「Ｙ」、「Ｍ」及び「Ｃ」は、それぞれ黄色光、赤紫色光及び青緑色光に対応する画像信号を表す。

　同図の左上の画素ブロック１００においては、画素１１０ａはＲ画像信号を生成し、画素１１０ｃはＭ画像信号を生成し、画素１１０ｂ及び画素１１０ｄはＷ画像信号を生成する。また、右上の画素ブロック１００においては、画素１１０ａはＧ画像信号を生成し、画素１１０ｃはＹ画像信号を生成し、画素１１０ｂ及び画素１１０ｄはＷ画像信号を生成する。また、左下の画素ブロック１００においては、画素１１０ａはＧ画像信号を生成し、画素１１０ｃはＹ画像信号を生成し、画素１１０ｂ及び画素１１０ｄはＷ画像信号を生成する。右下の画素ブロック１００においては、画素１１０ａはＢ画像信号を生成し、画素１１０ｃはＣ画像信号を生成し、画素１１０ｂ及び画素１１０ｄはＷ画像信号を生成する。このような４つの画素ブロック１００が画素アレイ部１０に配列される。

　［画素ブロックの電荷の転送］
　図９は、本開示の第３の実施形態に係る画素ブロックの電荷の転送の一例を示す図である。同図は、リセット後の画素ブロック１００の画素１１０の電荷の転送を説明する図である。同図の左上の画素ブロック１００を例に挙げて説明する。まず、画素１１０ａの電荷が電荷保持部１０６に転送される。この際、画像信号が生成される。次に、画素１１０ｃの電荷が電荷保持部１０６転送されて加算される。この際、画像信号が生成される。次に、画素１１０ｂ及び画素１１０ｄの電荷が転送されて加算される。この際、画像信号が生成される。このように、同図の画素ブロック１００は、３つの画像信号を生成する。

　［画像信号の生成］
　図１０は、本開示の第３の実施形態に係る画像信号の生成の一例を示す図である。同図は、図５と同様に画素ブロック１００における第１の画像信号及び加算画像信号の生成の一例を表すタイミング図である。Ｔ２０までの処理は図５と同様の処理を適用することができる。

　Ｔ２０において、信号線ＴＧ１からオン電圧が入力され、電荷転送部１０２ａが導通状態になる。これにより、光電変換部１０１ａに蓄積された電荷が電荷保持部１０６に転送される。

　Ｔ２１において、信号線ＴＧ１からのオン電圧の入力が停止され、電荷転送部１０２ａが非導通の状態になる。

　Ｔ２２からＴ２３の期間において、参照信号生成部３２が参照信号を出力し、アナログデジタル変換部３１がアナログデジタル変換を行う。同図の「ｄ」は、変換結果の画像信号を表す。

　Ｔ２４において、信号線ＴＧ３からオン電圧が入力され、電荷転送部１０２ｃが導通状態になる。これにより、光電変換部１０１ｃに蓄積された電荷が電荷保持部１０６に転送される。

　Ｔ２５において、信号線ＴＧ３からのオン電圧の入力が停止され、電荷転送部１０２ｃが非導通の状態になる。

　Ｔ２６からＴ２７の期間において、参照信号生成部３２が参照信号を出力し、アナログデジタル変換部３１がアナログデジタル変換を行う。同図の「ｅ」は、変換結果の画像信号を表す。

　Ｔ２８において、信号線ＴＧ２及びＴＧ４からオン電圧が入力され、電荷転送部１０２ｂ及び１０２ｄが導通状態になる。これにより、光電変換部１０１ｂ及び１０１ｄに蓄積された電荷が電荷保持部１０６に転送される。

　Ｔ２９において、信号線ＴＧ２及びＴＧ４からのオン電圧の入力が停止され、電荷転送部１０２ｂ及び１０２ｄが非導通の状態になる。

　Ｔ３０からＴ３１の期間において、参照信号生成部３２が参照信号を出力し、アナログデジタル変換部３１がアナログデジタル変換を行う。同図の「ｆ」は、変換結果の画像信号を表す。

　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。

　このように、本開示の第３の実施形態の撮像素子１は、異なる波長の入射光に対応する画像信号を生成する画素１１０の電荷を加算した画像信号を生成する。

　（４．第４の実施形態）
　上述の第１の実施形態の撮像素子１は、第１の画像信号及び加算画像信号を生成していた。これに対し、本開示の第４の実施形態の撮像素子１は、像面位相差を検出する位相差信号を更に生成する点で、上述の第１の実施形態と異なる。

　［画素ブロックの構成］
　図１１は、本開示の第４の実施形態に係る画素ブロックの構成例を示す図である。同図は、図２と同様に、画素ブロック１００の構成例を表す回路図である。なお、同図の画素ブロック１００は、画素１１０ａ及び１１０ｃが複数の光電変換部１０１及び複数の電荷転送部１０２をそれぞれ備える点で、図２の画素ブロック１００と異なる。

　画素１１０ａは、光電変換部１０１ｅ及び１０１ｆと、電荷転送部１０２ｅ及び１０２ｆを備える。画素１１０ｃは、光電変換部１０１ｇ及び１０１ｈと、電荷転送部１０２ｇ及び１０２ｈを備える。

　光電変換部１０１ｅのアノードは接地され、カソードは電荷転送部１０２ｅのソースに接続される。光電変換部１０１ｆのアノードは接地され、カソードは電荷転送部１０２ｆのソースに接続される。光電変換部１０１ｇのアノードは接地され、カソードは電荷転送部１０２ｇのソースに接続される。光電変換部１０１ｈのアノードは接地され、カソードは電荷転送部１０２ｈのソースに接続される。

　電荷転送部１０２ｅ、１０２ｆ、１０２ｇ及び１０２ｈのドレインは、電荷保持部１０６の一端に接続される。電荷転送部１０２ｅ、１０２ｆ、１０２ｇ及び１０２ｈのゲートは信号線ＴＧ１１、ＴＧ１２、ＴＧ３１及びＴＧ３２にそれぞれ接続される。

　光電変換部１０１ｅ及び１０１ｆは、被写体を瞳分割する光電変換部である。また、光電変換部１０１ｇ及び１０１ｈも同様に被写体を瞳分割する光電変換部である。

　［画素ブロックの平面の構成］
　図１２は、本開示の第４の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００の構成例を表す平面図である。同図に表したように、画素１１０ａは光電変換部１０１ｅ及び１０１ｆにより瞳分割される。また、画素１１０ｃも同様に、光電変換部１０１ｇ及び１０１ｈにより瞳分割される。これら瞳分割された画素１１０により位相差信号を生成することができる。

　［画素ブロックの電荷の転送］
　図１３は、本開示の第４の実施形態に係る画素ブロックの電荷の転送の一例を示す図である。同図は、図９と同様に、リセット後の画素ブロック１００の画素１１０の電荷の転送を説明する図である。同図の左上の画素ブロック１００を例に挙げて説明する。まず、画素１１０ａの光電変換部１０１ｅの電荷が電荷保持部１０６に転送される。この際、画像信号が生成される。次に、画素１１０ａの光電変換部１０１ｆの電荷が電荷保持部１０６転送されて加算される。この際、画像信号が生成される。次に、画素１１０ｂ及び画素１１０ｄの電荷が転送されて加算される。この際、画像信号が生成される。このように、同図の画素ブロック１００は、位相差信号を含む３つの画像信号を生成する。

　［画像信号の生成］
　図１４は、本開示の第４の実施形態に係る画像信号の生成の一例を示す図である。同図は、図１０と同様に画素ブロック１００における第１の画像信号及び加算画像信号の生成の一例を表すタイミング図である。Ｔ２０乃至Ｔ２１の期間においてＴＧ１１及びＴＧ３１にオン電圧を入力し、Ｔ２４乃至Ｔ２５の期間においてＴＧ１２及びＴＧ３２にオン電圧を入力する以外は図１１と同様の処理手順を適用することができる。なお、同図の「ｄ」の画像信号及び「ｅ」の画像信号から位相信号を生成することができる。

　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。

　このように、本開示の第４の実施形態の撮像素子１は、画素ブロック１００において位相差信号を生成することができる。

　（５．第５の実施形態）
　上述の第１の実施形態の撮像素子１は、１度のアナログデジタル変換によりデジタルの第１の画像信号及びデジタルの加算画像信号を生成していた。これに対し、本開示の第５の実施形態の撮像素子１は、複数のアナログデジタル変換を行って画像信号を生成する点で、上述の第１の実施形態と異なる。

　［画像信号の生成］
　図１５は、本開示の第５の実施形態に係る画像信号の生成の一例を示す図である。同図は、図５と同様に、画素ブロック１００における第１の画像信号及び加算画像信号の生成の一例を表すタイミング図である。Ｔ４０乃至Ｔ４１の処理手順が追加される点で、図５の処理手順と異なる。同図の処理手順では、Ｔ７乃至Ｔ８の期間の「ｂ」の画像信号の生成の後に同様の手順のＴ４０乃至Ｔ４１の処理を行って「ｂ」の画像信号を再度生成する。

　その後、２つの「ｂ」の画像信号の平均を算出して第１の画像信号を生成する。２つの画像信号のノイズが平準化されるため、第１の画像信号のノイズを低減することができる。

　図１６は、本開示の第５の実施形態に係る画像信号の生成の他の例を示す図である。同図は、図５と同様に、画素ブロック１００における第１の画像信号及び加算画像信号の生成の一例を表すタイミング図である。Ｔ４５乃至Ｔ４６の処理手順が追加される点で、図５の処理手順と異なる。同図の処理手順では、Ｔ１１乃至Ｔ１２の期間の「ｃ」の画像信号の生成の後に同様の手順のＴ４５乃至Ｔ４６の処理を行って「ｃ」の画像信号を再度生成する。

　その後、２つの「ｃ」の画像信号の平均を算出して加算画像信号を生成する。２つの画像信号のノイズが平準化されるため、加算画像信号のノイズを低減することができる。

　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。

　このように、本開示の第５の実施形態の撮像素子１は、アナログデジタル変換を複数回行って生成したデジタルの画像信号の平均を算出することにより、ノイズを低減することができる。

　（６．第６の実施形態）
　画素ブロック１００のバリエーションについて説明する。

　［画素ブロックの平面の構成］
　図１７Ａ－１７Ｃは、本開示の第６の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００の構成例を表す平面図である。

　図１７Ａは、図３の画素ブロック１００に対して画素１１０の配置を変更する例を表したものである。

　図１７Ｂは、図８の画素ブロック１００に対して画素１１０の配置を変更する例を表したものである。

　図１７Ｃは、図３の画素ブロック１００のＷ画像信号を生成する画素１１０の代わりに赤外光に対応する画像信号を生成する画素１１０を配置する例を表したものである。同図の「ＩＲ」が付された画素１１０は、赤外光に対応する画像信号を生成する画素１１０を表す。

　図１８Ａ及び１８Ｂは、本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。同図は、画素ブロック１００の構成例を表す平面図である。画素１１０毎に露光時間を変更する例を表したものである。なお、同図の画素ブロック１００には、同色の画像信号を生成する画素１１０を配置することができる。

　図１８Ａにおいて、右上の斜線のハッチングが付された画素１１０は、比較的長い露光時間の画素１１０を表す。また、右下の斜線のハッチングが付された画素１１０は、比較的短い露光時間の画素１１０を表す。

　図１８Ｂにおいて、網掛けのハッチングが付された画素１１０は、中位の露光時間の画素１１０を表す。

　図１９は、本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。同図は、図３と同様に、画素ブロック１００の構成例を表す平面図である。同図は、４行２列の８個の画素１１０が電荷保持部１０６及び信号生成部１２０を共有する画素ブロック１００の例を表したものである。

　図２０Ａ及び２０Ｂは、本開示の第６の実施形態に係る画素ブロックの他の構成例を示す図である。同図は、図３と同様に、画素ブロック１００の構成例を表す平面図である。　　　

　図２０Ａは、３行３列の９個の画素１１０が電荷保持部１０６及び信号生成部１２０を共有する画素ブロック１００の例を表したものである。

　図２０Ｂは、４行４列の１６個の画素１１０が電荷保持部１０６及び信号生成部１２０を共有する画素ブロック１００の例を表したものである。

　（７．撮像装置）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、カメラ等の撮像装置に適用することができる。

　図２１は、本開示に係る技術が適用され得る撮像装置の構成例を示す図である。同図の撮像装置１０００は、撮像素子１００１と、制御部１００２と、画像処理部１００３と、表示部１００４と、記録部１００５と、撮影レンズ１００６とを備える。

　撮影レンズ１００６は、被写体からの光を集光するレンズである。この撮影レンズ１００６により、被写体が撮像素子１００１の受光面に結像される。

　撮像素子１００１は、被写体の撮像を行う素子である。この撮像素子１００１の受光面には、被写体からの光の光電変換を行う光電変換部を有する複数の画素が配置される。これら複数の画素は、光電変換により生成された電荷に基づく画像信号をそれぞれ生成する。撮像素子１００１は、画素により生成された画像信号をデジタルの画像信号に変換して画像処理部１００３に対して出力する。なお、１画面分の画像信号はフレームと称される。撮像素子１００１は、フレーム単位で画像信号を出力することもできる。

　制御部１００２は、撮像素子１００１および画像処理部１００３を制御するものである。制御部１００２は、例えば、マイコン等を使用した電子回路により構成することができる。

　画像処理部１００３は、撮像素子１００１からの画像信号を処理するものである。画像処理部１００３における画像信号の処理には、例えば、カラーの画像を生成する際に不足する色の画像信号を生成するデモザイク処理や画像信号のノイズを除去するノイズリダクション処理が該当する。画像処理部１００３は、例えば、マイコン等を使用した電子回路により構成することができる。

　表示部１００４は、画像処理部１００３により処理された画像信号に基づいて、画像を表示するものである。表示部１００４は、例えば、液晶モニタにより構成することができる。

　記録部１００５は、画像処理部１００３により処理された画像信号に基づく画像（フレーム）を記録するものである。記録部１００５は、例えば、ハードディスクや半導体メモリにより構成することができる。

　以上、本開示が適用され得る撮像装置について説明した。本技術は上述の構成要素のうちの撮像素子１００１に適用することができる。具体的には、図１において説明した撮像素子１は、撮像素子１００１に適用することができる。なお、画像処理部１００３は、画像処理回路の一例である。

　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

　なお、本技術は以下のような構成も取ることができる。
（１）
　入射光のうちの所定の波長の入射光の光電変換を行って電荷を生成する第１の画素と、前記第１の画素とは異なる波長の入射光の光電変換を行って電荷を生成する第２の画素と、前記第１の画素及び前記第２の画素により生成される電荷を保持する電荷保持部と、前記電荷保持部に保持された電荷に基づいて画像信号を生成する信号生成部とを備える画素ブロックと、
　前記第１の画素により生成された電荷を前記電荷保持部に転送して当該電荷に基づく前記画像信号である第１の画像信号を前記信号生成部に生成させる制御と、前記第１の画素により生成された電荷が保持された前記電荷保持部に前記第２の画素により生成された電荷を更に転送して前記第１の画素及び前記第２の画素によりそれぞれ生成される電荷が加算された電荷に基づく前記画像信号である加算画像信号を前記信号生成部に生成させる制御とを行う画素ブロック制御部と、
　前記加算画像信号から前記第１の画像信号を減算した前記画像信号である第２の画像信号を生成する減算部を備え、前記第１の画像信号及び前記加算画像信号を出力する第１のモードと前記第１の画像信号及び前記第２の画像信号を出力する第２のモードとを切り替える信号処理部と
　を有する撮像素子。
（２）
　前記第１の画素は、前記入射光のうちの赤色光、緑色光及び青色光の何れかの光電変換を行う前記（１）に記載の撮像素子。
（３）
　前記第２の画素は、前記入射光のうちの白色光の光電変換を行う前記（１）に記載の撮像素子。
（４）
　前記第２の画素は、前記入射光のうちの黄色光、赤紫色光及び青緑色光の何れかの光電変換を行う前記（１）に記載の撮像素子。
（５）
　前記第２の画素は、前記入射光のうちの赤外光の光電変換を行う前記（１）に記載の撮像素子。
（６）
　前記画素ブロックは、複数の前記第１の画素及び複数の前記第２の画素が正方行列に配置されるとともに前記第１の画素及び前記第２の画素が行方向及び列方向に交互に配置されて構成される前記（１）から（５）の何れかに記載の撮像素子。
（７）
　前記電荷保持部の電荷を排出することによりリセットを行うリセット部を更に有し、
　前記画素ブロック制御部は、前記リセット部によるリセット時の画像信号である基準画像信号を生成させる制御を更に行い、
　前記信号処理部は、前記第１の画像信号から前記基準画像信号を減算することによる第１の画像信号の補正と、前記加算画像信号から前記基準画像信号を減算することによる加算画像信号の補正とを更に行う前記（１）から（６）の何れかに記載の撮像素子。
（８）
　前記第１の画素は、被写体を瞳分割するための複数の光電変換部を備え、
　前記画素ブロック制御部は、前記第１の画素の複数の光電変換部の何れかにより生成された電荷を前記電荷保持部に転送して当該電荷に基づく画像信号を前記信号生成部に生成させる制御を更に行い、前記第１の画素の複数の前記光電変換部により生成された電荷を前記電荷保持部に転送して当該電荷に基づく画像信号を前記第１の画像信号として前記信号生成部に生成させる
　前記（１）から（７）の何れかに記載の撮像素子。
（９）
　前記信号処理部は、前記第１の画像信号及び前記加算画像信号をデジタル信号に変換するアナログデジタル変換部を更に備え、
　前記信号処理部は、前記アナログデジタル変換部により変換されたデジタル信号の前記第１の画像信号及び前記加算画像信号を出力する
　前記（１）から（６）の何れかに記載の撮像素子。
（１０）
　前記信号処理部は、デジタル信号の前記第１の画像信号とビット幅を揃えたデジタル信号の前記加算画像信号を生成して出力する前記（９）に記載の撮像素子。
（１１）
　前記信号処理部は、アナログデジタル変換部により変換されたデジタル信号の前記加算画像信号の最上位ビットを削除することにより前記第１の画像信号とビット幅を揃える前記（１０）に記載の撮像素子。
（１２）
　前記信号処理部は、アナログデジタル変換部により変換されたデジタル信号の前記加算画像信号の最下位ビットを削除することにより前記第１の画像信号とビット幅を揃える前記（１０）に記載の撮像素子。
（１３）
　前記画素ブロック制御部は、前記第１の画像信号及び前記加算画像信号の少なくとも一方を複数生成し、
　前記アナログデジタル変換部は、複数の前記第１の画像信号又は複数の前記加算画像信号のデジタル信号に変換し、
　前記信号処理部は、複数のデジタル信号の前記第１の画像信号又は複数のデジタル信号の前記加算画像信号の平均を前記第１の画像信号又は前記加算画像信号として出力する
　前記（９）に記載の撮像素子。
（１４）
　入射光のうちの所定の波長の入射光の光電変換を行って電荷を生成する第１の画素と、前記第１の画素とは異なる波長の入射光の光電変換を行って電荷を生成する第２の画素と、前記第１の画素及び前記第２の画素により生成される電荷を保持する電荷保持部と、前記電荷保持部に保持された電荷に基づいて画像信号を生成する信号生成部とを備える画素ブロックと、
　前記第１の画素により生成された電荷を前記電荷保持部に転送して当該電荷に基づく前記画像信号である第１の画像信号を前記信号生成部に生成させる制御と、前記第１の画素により生成された電荷が保持された前記電荷保持部に前記第２の画素により生成された電荷を更に転送して前記第１の画素及び前記第２の画素によりそれぞれ生成される電荷が加算された電荷に基づく前記画像信号である加算画像信号を前記信号生成部に生成させる制御とを行う画素ブロック制御部と、
　前記加算画像信号から前記第１の画像信号を減算した前記画像信号である第２の画像信号を生成する減算部を備え、前記第１の画像信号及び前記加算画像信号を出力する第１のモードと前記第１の画像信号及び前記第２の画像信号を出力する第２のモードとを切り替える信号処理部と、
　前記第１の画像信号、前記加算画像信号及び前記第２の画像信号の少なくとも１つを処理する処理回路と
　を有する電子機器。

　１、１００１　撮像素子
　２０　垂直駆動部
　３０　カラム信号処理部
　３１　アナログデジタル変換部
　３４　減算部
　１００　画素ブロック
　１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｈ　光電変換部
　１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈ　電荷転送部
　１０４　リセットトランジスタ
　１０６　電荷保持部
　１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ　画素
　１２０　信号生成部
　１０００　撮像装置
　１００３　画像処理部

Claims (14)

1. 　入射光のうちの所定の波長の入射光の光電変換を行って電荷を生成する第１の画素と、前記第１の画素とは異なる波長の入射光の光電変換を行って電荷を生成する第２の画素と、前記第１の画素及び前記第２の画素により生成される電荷を保持する電荷保持部と、前記電荷保持部に保持された電荷に基づいて画像信号を生成する信号生成部とを備える画素ブロックと、
   　前記第１の画素により生成された電荷を前記電荷保持部に転送して当該電荷に基づく前記画像信号である第１の画像信号を前記信号生成部に生成させる制御と、前記第１の画素により生成された電荷が保持された前記電荷保持部に前記第２の画素により生成された電荷を更に転送して前記第１の画素及び前記第２の画素によりそれぞれ生成される電荷が加算された電荷に基づく前記画像信号である加算画像信号を前記信号生成部に生成させる制御とを行う画素ブロック制御部と、
   　前記加算画像信号から前記第１の画像信号を減算した前記画像信号である第２の画像信号を生成する減算部を備え、前記第１の画像信号及び前記加算画像信号を出力する第１のモードと前記第１の画像信号及び前記第２の画像信号を出力する第２のモードとを切り替える信号処理部と
   　を有する撮像素子。
2. 　前記第１の画素は、前記入射光のうちの赤色光、緑色光及び青色光の何れかの光電変換を行う請求項１に記載の撮像素子。
3. 　前記第２の画素は、前記入射光のうちの白色光の光電変換を行う請求項１に記載の撮像素子。
4. 　前記第２の画素は、前記入射光のうちの黄色光、赤紫色光及び青緑色光の何れかの光電変換を行う請求項１に記載の撮像素子。
5. 　前記第２の画素は、前記入射光のうちの赤外光の光電変換を行う請求項１に記載の撮像素子。
6. 　前記画素ブロックは、複数の前記第１の画素及び複数の前記第２の画素が正方行列に配置されるとともに前記第１の画素及び前記第２の画素が行方向及び列方向に交互に配置されて構成される請求項１に記載の撮像素子。
7. 　前記電荷保持部の電荷を排出することによりリセットを行うリセット部を更に有し、
   　前記画素ブロック制御部は、前記リセット部によるリセット時の画像信号である基準画像信号を生成させる制御を更に行い、
   　前記信号処理部は、前記第１の画像信号から前記基準画像信号を減算することによる第１の画像信号の補正と、前記加算画像信号から前記基準画像信号を減算することによる加算画像信号の補正とを更に行う
   　請求項１に記載の撮像素子。
8. 　前記第１の画素は、被写体を瞳分割するための複数の光電変換部を備え、
   　前記画素ブロック制御部は、前記第１の画素の複数の光電変換部の何れかにより生成された電荷を前記電荷保持部に転送して当該電荷に基づく画像信号を前記信号生成部に生成させる制御を更に行い、前記第１の画素の複数の前記光電変換部により生成された電荷を前記電荷保持部に転送して当該電荷に基づく画像信号を前記第１の画像信号として前記信号生成部に生成させる
   　請求項１に記載の撮像素子。
9. 　前記信号処理部は、前記第１の画像信号及び前記加算画像信号をデジタル信号に変換するアナログデジタル変換部を更に備え、
   　前記信号処理部は、前記アナログデジタル変換部により変換されたデジタル信号の前記第１の画像信号及び前記加算画像信号を出力する
   　請求項１に記載の撮像素子。
10. 　前記信号処理部は、デジタル信号の前記第１の画像信号とビット幅を揃えたデジタル信号の前記加算画像信号を生成して出力する請求項９に記載の撮像素子。
11. 　前記信号処理部は、アナログデジタル変換部により変換されたデジタル信号の前記加算画像信号の最上位ビットを削除することにより前記第１の画像信号とビット幅を揃える請求項１０に記載の撮像素子。
12. 　前記信号処理部は、アナログデジタル変換部により変換されたデジタル信号の前記加算画像信号の最下位ビットを削除することにより前記第１の画像信号とビット幅を揃える請求項１０に記載の撮像素子。
13. 　前記画素ブロック制御部は、前記第１の画像信号及び前記加算画像信号の少なくとも一方を複数生成し、
    　前記アナログデジタル変換部は、複数の前記第１の画像信号又は複数の前記加算画像信号のデジタル信号に変換し、
    　前記信号処理部は、複数のデジタル信号の前記第１の画像信号又は複数のデジタル信号の前記加算画像信号の平均を前記第１の画像信号又は前記加算画像信号として出力する
    　請求項９に記載の撮像素子。
14. 　入射光のうちの所定の波長の入射光の光電変換を行って電荷を生成する第１の画素と、前記第１の画素とは異なる波長の入射光の光電変換を行って電荷を生成する第２の画素と、前記第１の画素及び前記第２の画素により生成される電荷を保持する電荷保持部と、前記電荷保持部に保持された電荷に基づいて画像信号を生成する信号生成部とを備える画素ブロックと、
    　前記第１の画素により生成された電荷を前記電荷保持部に転送して当該電荷に基づく前記画像信号である第１の画像信号を前記信号生成部に生成させる制御と、前記第１の画素により生成された電荷が保持された前記電荷保持部に前記第２の画素により生成された電荷を更に転送して前記第１の画素及び前記第２の画素によりそれぞれ生成される電荷が加算された電荷に基づく前記画像信号である加算画像信号を前記信号生成部に生成させる制御とを行う画素ブロック制御部と、
    　前記加算画像信号から前記第１の画像信号を減算した前記画像信号である第２の画像信号を生成する減算部を備え、前記第１の画像信号及び前記加算画像信号を出力する第１のモードと前記第１の画像信号及び前記第２の画像信号を出力する第２のモードとを切り替える信号処理部と、
    　前記第１の画像信号、前記加算画像信号及び前記第２の画像信号の少なくとも１つを処理する処理回路と
    　を有する電子機器。

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