WO2023135922A1 - 終端回路および半導体回路 - Google Patents

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WO2023135922A1
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signal
circuit
transistor
path
termination
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義則 田中
貴範 佐伯
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ソニーセミコンダクタソリューションズ株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET

Definitions

  • the present disclosure relates to termination circuits and semiconductor circuits.
  • Patent Literature 1 discloses a dynamic termination circuit that terminates signal wiring.
  • a termination circuit includes a first circuit, a second circuit, and a control circuit.
  • the first circuit is provided on the first path connecting the first signal terminal and the first power supply node, and can enable the first path.
  • the second circuit is provided on a second path connecting the first signal terminal and the second power supply node, and can enable the second path.
  • a control circuit controlling operation of the first circuit to enable the first path during a first period corresponding to a rising edge of the first input signal at the first signal terminal; controlling the operation of the second circuit to enable the second path during a second time period corresponding to the falling edge of the one input signal. It is.
  • a semiconductor circuit includes signal wiring, a first circuit, a second circuit, and a control circuit.
  • the first circuit is provided on a first path connecting a first signal terminal connected to the signal wiring and the first power supply node, and is capable of activating the first path.
  • the second circuit is provided on a second path connecting the first signal terminal and the second power supply node, and can enable the second path.
  • a control circuit controlling operation of the first circuit to enable the first path during a first period corresponding to a rising edge of the first input signal at the first signal terminal; controlling the operation of the second circuit to enable the second path during a second time period corresponding to the falling edge of the one input signal. It is.
  • the first path connecting the first signal terminal and the first power supply node is provided with the first path capable of enabling the first path. 1 circuit is provided, and a second circuit capable of enabling the second path is provided on the second path connecting the first signal terminal and the second power supply node.
  • the first path is enabled during a first period corresponding to the rising edge of the first input signal and the second path is enabled during the second period corresponding to the falling edge of the first input signal.
  • the second path is set to the valid state.
  • FIG. 1 is a block diagram showing a configuration example of an electronic circuit according to a first embodiment of the present disclosure
  • FIG. 2 is a circuit diagram showing a configuration example of a termination circuit shown in FIG. 1
  • FIG. FIG. 3 is a timing waveform diagram showing an operation example of the termination circuit shown in FIG. 2
  • 2 is a waveform diagram showing an example of waveforms of signals in the electronic circuit shown in FIG. 1
  • FIG. It is a circuit diagram showing one structural example of the termination circuit which concerns on a comparative example.
  • FIG. 5 is a waveform diagram showing an example of waveforms of signals in an electronic circuit according to a comparative example
  • It is a circuit diagram showing one structural example of the termination circuit based on the modification of 1st Embodiment.
  • FIG. 1 is a block diagram showing a configuration example of an electronic circuit according to a first embodiment of the present disclosure
  • FIG. 2 is a circuit diagram showing a configuration example of a termination circuit shown in FIG. 1
  • FIG. 11 is a circuit diagram showing a configuration example of a termination circuit according to another modification of the first embodiment;
  • FIG. 11 is a circuit diagram showing a configuration example of a termination circuit according to another modification of the first embodiment;
  • FIG. 11 is a circuit diagram showing a configuration example of a termination circuit according to another modification of the first embodiment;
  • It is a block diagram showing one structural example of the electronic circuit which concerns on 2nd Embodiment.
  • 12 is a circuit diagram showing a configuration example of the termination circuit shown in FIG. 11;
  • FIG. 13 is a timing waveform diagram showing an operation example of the termination circuit shown in FIG. 12;
  • FIG. It is a circuit diagram showing one structural example of the termination circuit based on the modification of 2nd Embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of the termination circuit shown in FIG. 11
  • FIG. 13 is a timing waveform diagram showing an operation example of the termination circuit shown in FIG. 12
  • FIG. It is a circuit diagram showing one structural example
  • FIG. 11 is a circuit diagram showing a configuration example of a termination circuit according to another modification of the second embodiment;
  • FIG. 4 is a block diagram showing a configuration example of an electronic circuit according to an application example;
  • FIG. 11 is a block diagram showing a configuration example of an electronic circuit according to another application example;
  • 18 is a structural diagram showing one configuration example of the signal wiring shown in FIG. 17;
  • FIG. FIG. 11 is a block diagram showing a configuration example of an electronic circuit according to another application example;
  • 18 is a structural diagram showing one configuration example of the signal wiring shown in FIG. 17;
  • FIG. FIG. 3 is a structural diagram showing one configuration example of signal wiring according to a reference example;
  • FIG. 1 shows a configuration example of an electronic circuit 1 having a terminating circuit according to the first embodiment.
  • the electronic circuit 1 includes a driver 11 , signal wiring 12 , receiver 13 and termination circuit 20 .
  • the driver 11 is configured to drive the signal wiring 12 based on the signal supplied from the preceding circuit.
  • the signal wiring 12 is wiring for transmitting a signal transmitted from the driver 11 .
  • the signal wiring 12 may be, for example, wiring within a semiconductor chip, or may be a transmission line between a plurality of semiconductor chips.
  • Receiver 13 is configured to receive signal SIG transmitted from driver 11 via signal line 12 .
  • Termination circuit 20 is configured to terminate signal wiring 12 .
  • a signal SIG is supplied to the signal terminal T of the termination circuit 20 .
  • FIG. 2 shows a configuration example of the termination circuit 20.
  • the termination circuit 20 has a control circuit 21 and transistors MP1 and MN2.
  • the control circuit 21 is configured to generate the signals E1 and E2 based on the signal SIG input to the signal terminal T.
  • the control circuit 21 has a delay circuit 22, a negative logical product (NAND) circuit ND1, and a negative logical sum (NOR) circuit NR1.
  • the delay circuit 22 is configured to generate the signal SIG1 by delaying the signal SIG and inverting the signal SIG.
  • the delay circuit 22 has inverters IV1 to IV3.
  • Inverter IV1 is configured to invert signal SIG and output the inverted signal.
  • Inverter IV2 is configured to invert the output signal of inverter IV1 and output the inverted signal.
  • Inverter IV3 is configured to invert the output signal of inverter IV2 and output the inverted signal as signal SIG1.
  • the NAND circuit ND1 is configured to obtain the NAND of the signal SIG and the signal SIG1 and output the obtained result as the signal E1.
  • the NOR circuit NR1 is configured to obtain the NOR of the signal SIG and the signal SIG1 and output the obtained result as the signal E2.
  • control circuit 21 generates the signal E1 in which the pulse occurs during the period corresponding to the rising edge of the signal SIG.
  • the control circuit 21 also generates a signal E2 in which a pulse occurs during a period corresponding to the falling edge of the signal SIG.
  • the transistor MP1 is a P-type MOS (Metal Oxide Semiconductor) transistor having a gate supplied with a signal E1, a source connected to a power supply node of the power supply voltage VDD, and a drain connected to a signal terminal T.
  • the impedance between the drain and the source of the transistor MP1 when the transistor MP1 is on is set to a value approximately equal to the characteristic impedance of the signal wiring 12, for example.
  • the transistor MN2 is an N-type MOS transistor having a gate supplied with the signal E2, a drain connected to the signal terminal T, and a source connected to the ground node.
  • the impedance between the drain and source of the transistor MN2 when the transistor MN2 is on is set to a value approximately equal to the characteristic impedance of the signal wiring 12, for example.
  • the signal terminal T corresponds to a specific example of "first signal terminal” in one embodiment of the present disclosure.
  • the transistor MP1 corresponds to a specific example of "first transistor” in one embodiment of the present disclosure.
  • the transistor MN2 corresponds to a specific example of "second transistor” in one embodiment of the present disclosure.
  • the control circuit 21 corresponds to a specific example of "control circuit” in one embodiment of the present disclosure.
  • Signal SIG corresponds to a specific example of "first input signal” in an embodiment of the present disclosure.
  • the delay circuit 22 corresponds to a specific example of "delay circuit” in one embodiment of the present disclosure.
  • the signal E1 corresponds to a specific example of "first signal” in one embodiment of the present disclosure.
  • the signal E2 corresponds to a specific example of "second signal” in one embodiment of the present disclosure.
  • the driver 11 drives the signal wiring 12 based on the signal supplied from the preceding circuit.
  • the signal wiring 12 transmits a signal transmitted from the driver 11 .
  • the receiver 13 receives the signal SIG transmitted from the driver 11 via the signal wiring 12 .
  • delay circuit 22 delays signal SIG and inverts signal SIG to generate signal SIG1.
  • NAND circuit ND1 obtains a negative logical product of signal SIG and signal SIG1, and outputs the obtained result as signal E1.
  • NOR circuit NR1 obtains the NOR of signal SIG and signal SIG1, and outputs the obtained result as signal E2.
  • Transistor MP1 operates based on signal E1, and transistor MN2 operates based on signal E2.
  • FIG. 3 shows an operation example of the termination circuit 20, (A) shows the waveform of the signal SIG, (B) shows the waveform of the signal SIG1, (C) shows the waveform of the signal E1, (D) shows the waveform of the signal E2, (E) shows the waveform of the current Ichg flowing from the source to the drain of the transistor MP1, and (F) shows the waveform of the current Idischg flowing from the drain to the source of the transistor MN2. .
  • the delay circuit 22 generates the signal SIG1 by delaying the signal SIG and inverting the signal SIG (FIGS. 3(A) and 3(B)).
  • NAND circuit ND1 obtains a negative logical product of signal SIG and signal SIG1, and outputs the obtained result as signal E1 (FIG. 3(C)).
  • the NAND circuit ND1 generates a signal E1 in which a pulse occurs during a period P1 from the timing at which the signal SIG rises to the timing at which the signal SIG1 falls.
  • the signal E1 is at a high level (0.8 V in this example), and during the period P1 the voltage of the signal E1 is below this high level.
  • the signal E1 since the time length of the period P1 is short, the signal E1 does not reach the low level of 0V. may be reached. Based on such a signal E1, the transistor MP1 is transiently turned on in a period P1 corresponding to the rising edge of the signal SIG, and a current Ichg flows from the source to the drain of the transistor MP1 (FIG. 3 (E )).
  • the NOR circuit NR1 obtains the NOR of the signal SIG and the signal SIG1, and outputs the obtained result as the signal E2 ((D) in FIG. 3). Specifically, the NOR circuit NR1 generates a signal E2 in which a pulse occurs during a period P2 from the timing at which the signal SIG falls to the timing at which the signal SIG1 rises. During periods other than the period P2 when the pulse is occurring, the signal E2 is at a low level (0 V in this example), and during the period P2 the voltage of the signal E2 is above this low level. In this example, since the time length of the period P2 is short, the signal E2 does not reach the high level of 0.8V. (eg 0.8V). Based on the signal E2, the transistor MN2 is transiently turned on in the period P2 corresponding to the falling edge of the signal SIG, and the current Idischg flows from the drain to the source of the transistor MN2 (see FIG. 3 ( F)).
  • the transistor MP1 is transiently turned on during the period P1 corresponding to the rising edge of the signal SIG
  • the transistor MN2 is transiently turned on during the period P2 corresponding to the falling edge of the signal SIG. turn on.
  • the signal wiring 12 is transiently terminated during the periods P1 and P2 during which the signal SIG changes.
  • the termination path connecting the signal terminal T and the power supply node of the power supply voltage VDD is enabled during the period P1
  • the termination path connecting the signal terminal T and the ground node is enabled during the period P2.
  • the termination circuit 20 performs a dynamic termination operation. Thereby, in the electronic circuit 1, reflection can be suppressed, and ringing can be suppressed. As a result, the waveform quality of signal SIG can be improved.
  • the characteristics can be improved by adjusting the logical threshold values of the NAND circuit ND1 and the NAND circuit NR1, for example.
  • the transistor MP1 when the logical threshold value for the signal SIG in the NAND circuit ND1 is lowered, the transistor MP1 can be turned on early when the signal SIG starts rising.
  • the logic threshold for the signal SIG in the NOR circuit NR1 is raised, the transistor MN1 can be turned on early when the signal SIG begins to fall.
  • the periods P1 and P2 can be set so as to match the timing at which the signal SIG changes. can be obtained at
  • the termination circuit 20 can shorten the rise time tr and the fall time tf even when the signal SIG has a long rise time tr and the fall time tf.
  • FIG. 4 shows an example of the waveform of the signal SIG when the rise time tr and fall time tf of the signal SIG are long.
  • the solid line indicates the case where the terminating circuit 20 is provided, and the dashed line indicates the case where the terminating circuit 20 is not provided.
  • the operation is emphasized.
  • the transistor MP1 when the signal SIG changes from low level to high level, the transistor MP1 is transiently turned on. This causes transistor MP1 to conduct current Ichg, causing the voltage of signal SIG to rise more quickly toward a high level (portion W1), as shown in FIG. In other words, termination circuit 20 assists in increasing the voltage of signal SIG. In this way, the rising time tr of the signal SIG becomes shorter than when the terminating circuit 20 is not provided.
  • the transistor MN2 when the signal SIG changes from high level to low level, the transistor MN2 is transiently turned on. As a result, the transistor MN2 conducts the current Idischg, so that the voltage of the signal SIG rapidly decreases toward the low level (portion W2), as shown in FIG. In other words, termination circuit 20 assists in reducing the voltage of signal SIG. Thus, the fall time tf of the signal SIG becomes shorter than when the termination circuit 20 is not provided.
  • the rise time tr and the fall time tf of the signal SIG can be shortened, so the waveform quality of the signal SIG can be improved. For example, if signal SIG has a long rise time tr and a long fall time tf, a through current from the power supply node to the ground node may increase in a circuit to which signal SIG is input. Also, the delay time of the signal SIG may increase.
  • the termination circuit 20 since the termination circuit 20 is provided, for example, when many load circuits are connected to the signal wiring 12 and the load is heavy, the rise time tr and the fall time tf of the signal SIG can be shortened. can be done. As a result, for example, through current from the power supply node to the ground node can be suppressed, and the delay time of signal SIG can be reduced.
  • the electronic circuit according to the comparative example has a driver 11, a signal wiring 12, a receiver 13, and a termination circuit 20R, like the electronic circuit 1 (FIG. 1) according to the present embodiment.
  • the termination circuit 20R turns on the transistor MP1 when the signal SIG is at high level, and turns on the transistor MN2 when the signal SIG is at low level.
  • FIG. 5 shows a configuration example of a termination circuit 20R according to a comparative example.
  • the termination circuit 20R has inverters IV101 and IV102 and transistors MP1 and MN2.
  • the inverter IV101 is configured to invert the signal SIG and output the inverted signal.
  • the logic threshold value VTH101 of the inverter IV101 is set to a voltage higher than the middle value between the power supply voltage VDD and the ground voltage, for example.
  • the inverter IV102 is configured to invert the signal SIG and output the inverted signal.
  • the logic threshold VTH102 of the inverter IV102 is set to a voltage lower than the middle value between the power supply voltage VDD and the ground voltage, for example.
  • the transistor MP1 when the voltage of the signal SIG is higher than the logic threshold VTH101 of the inverter IV101, the transistor MP1 is turned on, and the voltage of the signal SIG is higher than the logic threshold VTH102 of the inverter IV102. is low, transistor MN2 is turned on.
  • FIG. 6 shows an example of the waveform of the signal SIG.
  • the solid line indicates the case where the terminating circuit 20R is provided, and the broken line indicates the case where the terminating circuit 20R is not provided.
  • the transistor MN2 When the signal SIG changes from low level to high level, if the voltage of the signal SIG is lower than the logic threshold VTH102 of the inverter IV102, the transistor MN2 is on, so the voltage of the signal SIG rises. difficult (portion W11). In other words, the on-state transistor MN2 prevents the voltage of the signal SIG from rising. Further, when the signal SIG rises and the voltage of the signal SIG becomes higher than the logic threshold value VTH101 of the inverter IV101, the transistor MP1 is turned on, so the voltage of the signal SIG quickly rises (portion W12). In other words, transistor MP1, which is on, assists the voltage rise of signal SIG.
  • the transistor MP1 when the signal SIG changes from a high level to a low level, if the voltage of the signal SIG is higher than the logic threshold VTH101 of the inverter IV101, the transistor MP1 is on, so the voltage of the signal SIG is It is difficult to decrease (portion W13). In other words, the on-state transistor MP1 prevents the voltage of the signal SIG from dropping. Further, when the signal SIG drops and the voltage of the signal SIG becomes lower than the logic threshold value VTH102 of the inverter IV102, the transistor MN2 is turned on, so the voltage of the signal SIG drops quickly (portion W14). In other words, the transistor MN2, which is on, assists in reducing the voltage of the signal SIG.
  • the transistor MN2 prevents the voltage rise of the signal SIG in the portion W11.
  • current may flow in the order of the driver 11, the signal wiring 12, and the transistor MN2, increasing power consumption.
  • transistor MP1 prevents the voltage of signal SIG from dropping.
  • current flows in the order of the transistor MP1, the signal wiring 12, and the driver 11, and power consumption may increase.
  • the delay of the signal SIG may increase.
  • the logic threshold VTH101 of the inverter IV101 is set to a voltage higher than the median value between the power supply voltage VDD and the ground voltage, for example, and the logic threshold VTH102 of the inverter IV102 is set to For example, it is set to a voltage lower than the middle value between the power supply voltage VDD and the ground voltage.
  • the power supply voltage of circuits has become lower, and there is a possibility that the logic threshold value may deviate greatly from the desired value depending on the manufacturing variation of the semiconductor circuit.
  • the logic threshold VTH101 becomes higher than the desired value and the logic threshold VTH102 becomes lower than the desired value
  • the termination operation may not be very effective.
  • the transistors MP1 and MN2 tend to be turned on at the same time. , the through current from the power supply node to the ground node may increase.
  • the transistor MP1 when the signal SIG changes from low level to high level, the transistor MP1 can be turned on, but the transistor MN2 can be turned off. maintain state. Therefore, the transistor MN2 does not prevent the voltage rise of the signal SIG. Also, when the signal SIG changes from high level to low level, the transistor MN2 can be turned on, but the transistor MP1 remains off. Therefore, the transistor MP1 does not prevent the voltage drop of the signal SIG. In this way, the transistors MP1 and MN2 do not interfere with changes in the voltage of the signal SIG, so power consumption does not increase and the delay of the signal SIG does not increase.
  • the transistor MN1 is turned on during the period P1 corresponding to the rising edge of the signal SIG
  • the transistor MP2 is turned on during the period P2 corresponding to the falling edge of the signal SIG. Become. Therefore, since the transistors MP1 and MN2 are not turned on at the same time, it is possible to reduce the possibility of through current flow. Therefore, it is not necessary to adjust the logic threshold value as in the termination circuit 20R according to the comparative example. For example, even when the power supply voltage is low or when the manufacturing variation of the semiconductor circuit is large, the termination circuit 20 is stable. can perform the operation.
  • the termination circuit 20 the first circuit (transistor MP1 ) and a second circuit (transistor MN2) provided on the second path connecting the signal terminal T and the ground node and capable of enabling the second path.
  • the termination circuit 20 operates the first circuit (transistor MP1) so as to enable the first path in the first period (period P1) corresponding to the rising edge of the signal SIG at the signal terminal T.
  • a control circuit 21 is provided for controlling the operation of the second circuit (transistor MN2) to enable the second path in a second period (period P2) corresponding to the falling edge of the signal SIG. I made it
  • the termination circuit 20 can perform a dynamic termination operation, so that the electronic circuit 1 can suppress reflection and ringing.
  • the rise time tr and fall time tf of the signal SIG can be shortened.
  • termination circuit 20 can improve the waveform quality of signal SIG.
  • the first circuit is provided on the first path connecting the signal terminal and the power supply node of the power supply voltage and is capable of enabling the first path; a second circuit provided on a second path connecting between and a ground node and capable of activating the second path; and controlling the operation of the first circuit to enable the path and controlling the operation of the second circuit to enable the second path during a second period corresponding to the falling edge of the signal.
  • a control circuit for controlling is provided. Thereby, the waveform quality of the signal can be improved.
  • the transistor MP1 is provided in the path connecting the signal terminal T and the power supply node of the power supply voltage VDD, and the transistor MN2 is provided in the path connecting the signal terminal T and the ground node.
  • resistor elements may be further provided.
  • the termination circuit 20A (FIG. 7) has a resistive element R3.
  • One end of the resistance element R3 is connected to the signal terminal T, the NAND circuit ND1, and the NAND circuit NR1, and the other end is connected to the drains of the transistors MP1 and MN2. Therefore, in this example, a transistor MP1 and a resistance element R3 are provided on a path connecting the signal terminal T and the power supply node of the power supply voltage VDD. Similarly, a transistor MN2 and a resistance element R3 are provided on a path connecting signal terminal T and the ground node.
  • the sum of the impedance between the drain and source of the transistor MP1 and the resistance value of the resistance element R3 when the transistor MP1 is on is set to a value approximately equal to the characteristic impedance of the signal wiring 12, for example.
  • the sum of the impedance between the drain and source of the transistor MN2 and the resistance value of the resistance element R3 when the transistor MN2 is on is set to a value approximately equal to the characteristic impedance of the signal wiring 12, for example.
  • the termination circuit 20B (FIG. 8) has resistance elements R1 and R2.
  • One end of the resistance element R1 is connected to the power supply node of the power supply voltage VDD, and the other end is connected to the source of the transistor MP1.
  • One end of resistance element R2 is connected to the source of transistor MN2, and the other end is connected to the ground node. Therefore, in this example, a transistor MP1 and a resistance element R1 are provided on a path connecting the signal terminal T and the power supply node of the power supply voltage VDD. Similarly, a transistor MN2 and a resistance element R2 are provided on a path connecting signal terminal T and the ground node.
  • the sum of the impedance between the drain and source of the transistor MP1 and the resistance value of the resistance element R1 when the transistor MP1 is on is set to a value approximately equal to the characteristic impedance of the signal wiring 12, for example.
  • the sum of the impedance between the drain and source of the transistor MN2 and the resistance value of the resistance element R2 when the transistor MN2 is on is set to a value approximately equal to the characteristic impedance of the signal wiring 12, for example.
  • the present invention is not limited to this. Instead of this, for example, two delay circuits may be provided like the termination circuit 20C shown in FIG.
  • This termination circuit 20C has a control circuit 21C.
  • the control circuit 21C has delay circuits 22 and 23 .
  • Delay circuit 23, like delay circuit 22, is configured to generate signal SIG2 by delaying signal SIG and inverting signal SIG.
  • the delay circuit 23 has inverters IV4 to IV6.
  • NAND circuit ND1 obtains a negative logical product of signal SIG and signal SIG1, and outputs the obtained result as signal E1.
  • NOR circuit NR1 obtains the NOR of signal SIG and signal SIG2, and outputs the obtained result as signal E2.
  • the delay circuit 22 corresponds to a specific example of the "first delay circuit” in one embodiment of the present disclosure.
  • the delay circuit 23 corresponds to a specific example of "second delay circuit” in one embodiment of the present disclosure.
  • the termination circuit 20D has a control terminal TEN, a control circuit 21D, and transistors MP1 and MN2.
  • the control circuit 21D has an inverter IV9, a delay circuit 22D, a negative logical product circuit ND1, and a negative logical sum circuit NR1.
  • the control terminal TEN is a terminal to which an enable signal EN is supplied.
  • the termination circuit 20D performs the dynamic termination operation when the enable signal EN is at low level (active), and does not perform the dynamic termination operation when the enable signal EN is at high level (inactive). ing.
  • the inverter IV9 is configured to invert the enable signal EN and output the inverted signal.
  • the delay circuit 22D has a negative logical sum circuit NR2, inverters IV11 to IV14, and a negative logical product circuit ND2.
  • NOR circuit NR2 is configured to obtain a NOR of enable signal EN and signal SIG and output the obtained result.
  • Inverter IV11 is configured to invert the output signal of NOR circuit NR2 and output the inverted signal.
  • Inverter IV12 is configured to invert the output signal of inverter IV11 and output the inverted signal.
  • Inverter IV13 is configured to invert the output signal of inverter IV12 and output the inverted signal.
  • Inverter IV14 is configured to invert the output signal of inverter IV13 and output the inverted signal as signal SIG1A.
  • NAND circuit ND2 is configured to obtain a negative logical product of the output signal of inverter IV13 and the output signal of inverter IV9, and output the obtained result as signal SIG1B.
  • the enable signal EN corresponds to a specific example of "control signal” in one embodiment of the present disclosure.
  • the delay circuit 22D corresponds to a specific example of "delay circuit” in one embodiment of the present disclosure.
  • each of signals SIG1A and SIG1B is a delayed and inverted version of signal SIG.
  • the delay circuit 22D operates based on the signal SIG in the same manner as the delay circuit 22 according to the above embodiment, thereby generating the signals SIG1A and SIG1B. do.
  • the termination circuit 20D performs the dynamic termination operation as in the above embodiment.
  • the NOR circuit NR2 When the enable signal EN is at a high level (inactive), the NOR circuit NR2 outputs a low level signal and the NOR circuit ND2 outputs a high level signal. In this case, signal SIG1A is maintained at a low level and signal SIG1B is maintained at a high level. This keeps the signal E1 at a high level and the signal E2 at a low level. As a result, the transistors MP1 and MN2 are kept off. Therefore, the termination circuit 20D does not perform dynamic termination operation.
  • the termination circuit 20D can perform the dynamic termination operation or not perform the dynamic termination operation based on the enable signal EN. Further, in the terminating circuit 20D, the NOR circuit NR2 is provided in the preceding stage of the inverters IV11 to IV14. As a result, in the termination circuit 20D, when the enable signal EN is at a high level (inactive), the output signal of the NOR circuit NR2 is fixed at a low level. Power can be reduced.
  • FIG. 11 shows a configuration example of the electronic circuit 2 according to this embodiment.
  • the electronic circuit 2 includes a driver 31 , signal wiring 32 , receiver 33 and termination circuit 40 .
  • the driver 31 is configured to drive the signal wiring 32 based on the signal supplied from the preceding circuit.
  • driver 31 is adapted to transmit a differential signal containing two signals.
  • the signal wiring 32 is wiring for transmitting a differential signal transmitted from the driver 31 .
  • the signal wiring 32 includes signal wirings 32T and 32B.
  • the receiver 33 is configured to receive the signal SIG, which is a differential signal transmitted from the driver 31 via the signal wiring 32 .
  • Signal SIG includes signals SIGT and SIGB.
  • Termination circuit 40 is configured to terminate signal wiring 32 .
  • Signal terminals TT and TB of the termination circuit 40 are supplied with signals SIGT and SIGB, respectively.
  • FIG. 12 shows a configuration example of the termination circuit 40.
  • the termination circuit 40 has a control circuit 41 and transistors MP11-MP14 and MN11-MN14.
  • the transistors MP11-MP14 are P-type MOS transistors, and the transistors MN11-MN14 are N-type MOS transistors.
  • the control circuit 41 is configured to generate the signals SIGT1 and SIGB1 based on the signal SIGT input to the signal terminal TT and the signal SIGB input to the signal terminal TB.
  • the control circuit 41 has delay circuits 42 and 43 .
  • the delay circuit 42 is configured to generate the signal SIGT1 by delaying the signal SIGT.
  • the delay circuit 42 has inverters IV21 to IV24.
  • Inverter IV21 is configured to invert signal SIGT and output the inverted signal.
  • Inverter IV22 is configured to invert the output signal of inverter IV21 and output the inverted signal.
  • Inverter IV23 is configured to invert the output signal of inverter IV22 and output the inverted signal.
  • Inverter IV24 is configured to invert the output signal of inverter IV23 and output the inverted signal as signal SIGT1.
  • the delay circuit 43 is configured to generate the signal SIGB1 by delaying the signal SIGB.
  • the delay circuit 43 has inverters IV25 to IV28.
  • the configuration of delay circuit 43 is similar to that of delay circuit 42 .
  • a signal SIGT1 is supplied to the gate of the transistor MP11, the source is connected to the power supply node of the power supply voltage VDD, and the drain is connected to the source of the transistor MP12.
  • a signal SIGB is supplied to the gate of the transistor MP12, the source is connected to the drain of the transistor MP11, and the drain is connected to the signal terminal TT.
  • the impedance between the signal terminal TT and the power supply node when the transistors MP11 and MP12 are on is set, for example, to a value approximately equal to the characteristic impedance of the signal wiring 32T.
  • a signal SIGT1 is supplied to the gate of the transistor MN11, the drain is connected to the source of the transistor MN12, and the source is connected to the ground node.
  • the transistor MN12 has a gate supplied with a signal SIGB, a drain connected to the signal terminal TT, and a source connected to the drain of the transistor MN11.
  • the impedance between the signal terminal TT and the ground node when the transistors MN11 and MN12 are on is set, for example, to a value approximately equal to the characteristic impedance of the signal line 32T.
  • a signal SIGB1 is supplied to the gate of the transistor MP13, the source is connected to the power supply node of the power supply voltage VDD, and the drain is connected to the source of the transistor MP14.
  • a signal SIGT is supplied to the gate of the transistor MP14, the source is connected to the drain of the transistor MP13, and the drain is connected to the signal terminal TB.
  • the impedance between the signal terminal TB and the power supply node when the transistors MP13 and MP14 are on is set, for example, to a value approximately equal to the characteristic impedance of the signal wiring 32B.
  • a signal SIGB1 is supplied to the gate of the transistor MN13, the drain is connected to the source of the transistor MN14, and the source is connected to the ground node.
  • the transistor MN14 has a gate supplied with a signal SIGT, a drain connected to the signal terminal TB, and a source connected to the drain of the transistor MN13.
  • the impedance between the signal terminal TB and the ground node when the transistors MN13 and MN14 are on is set, for example, to a value approximately equal to the characteristic impedance of the signal line 32B.
  • the signal terminal TT corresponds to a specific example of the "first input terminal” in one embodiment of the present disclosure.
  • a signal terminal TB corresponds to a specific example of a “second input terminal” in an embodiment of the present disclosure.
  • the transistor MP11 corresponds to a specific example of the "third transistor” in one embodiment of the present disclosure.
  • the transistor MP12 corresponds to a specific example of the "fourth transistor” in one embodiment of the present disclosure.
  • the transistor MN11 corresponds to a specific example of the "fifth transistor” in one embodiment of the present disclosure.
  • the transistor MN12 corresponds to a specific example of "sixth transistor” in one embodiment of the present disclosure.
  • the transistor MP13 corresponds to a specific example of the "seventh transistor” in one embodiment of the present disclosure.
  • the transistor MP14 corresponds to a specific example of the "eighth transistor” in one embodiment of the present disclosure.
  • the transistor MN13 corresponds to a specific example of the "ninth transistor” in one embodiment of the present disclosure.
  • the transistor MN14 corresponds to a specific example of "tenth transistor” in one embodiment of the present disclosure.
  • the control circuit 41 corresponds to a specific example of "control circuit” in one embodiment of the present disclosure.
  • Signal SIGT corresponds to a specific example of "first input signal” in an embodiment of the present disclosure.
  • Signal SIGB corresponds to a specific example of "second input signal” in an embodiment of the present disclosure.
  • the delay circuit 42 corresponds to a specific example of the "third delay circuit” in one embodiment of the present disclosure.
  • the delay circuit 43 corresponds to a specific example of the "fourth delay circuit” in one embodiment of the present disclosure.
  • FIG. 13 shows an operation example of the termination circuit 40
  • A shows the waveform of the signal SIGT
  • B shows the waveform of the signal SIGB
  • C shows the waveform of the signal SIGT1
  • D shows the waveform of the signal SIGB1
  • E shows the waveform of the current IchgT flowing from the transistor MP11 to the transistor MP12
  • F shows the waveform of the current IdischgT flowing from the transistor MN12 to the transistor MN11.
  • (G) shows the waveform of the current IdischgB flowing from the transistor MP13 to the transistor MP14
  • H shows the waveform of the current IdischgB flowing from the transistor MN14 to the transistor MN13.
  • Delay circuit 42 generates signal SIGT1 by delaying signal SIGT ((A) and (C) in FIG. 13). Since the signals SIGT and SIGB form a differential signal, the signal SIGB falls when the signal SIGT rises (FIG. 13(B)). The transistor MP12 changes from the off state to the on state at the timing when the signal SIGB falls. The transistor MP11 changes from the ON state to the OFF state at the timing when the signal SIGT1 rises. Therefore, during a period P11 from the timing at which the signal SIGB falls to the timing at which the signal SIGT1 rises, both the transistors MP11 and MP12 are turned on.
  • This period P11 is, in other words, a period from the timing at which the signal SIGT rises to the timing at which the signal SIGT1 rises.
  • the current IchgT flows from the transistor MP11 to the transistor MP12 in the period P11 corresponding to the rising edge of the signal SIGT ((E) in FIG. 13).
  • This current IchgT causes the voltage of signal SIGT to rise more quickly toward a high level.
  • termination circuit 40 assists in raising the voltage of signal SIGT.
  • the fall of the signal SIGT will be explained. Since the signals SIGT and SIGB form a differential signal, the signal SIGB rises when the signal SIGT falls (FIG. 13(B)).
  • the transistor MN12 changes from the off state to the on state at the timing when the signal SIGB rises.
  • the transistor MN11 changes from the ON state to the OFF state at the timing when the signal SIGT1 falls. Therefore, during a period P12 from the timing when the signal SIGB rises to the timing when the signal SIGT1 falls, both the transistors MN11 and MN12 are turned on. This period P12 is, in other words, a period from the timing at which the signal SIGT falls to the timing at which the signal SIGT1 falls.
  • the current IdischgT flows from the transistor MN12 to the transistor MN11 in the period P12 corresponding to the falling edge of the signal SIGT ((F) in FIG. 13).
  • This current IdischgT causes the voltage of signal SIGT to decrease more quickly towards a low level.
  • termination circuit 40 assists in reducing the voltage of signal SIGT.
  • both the transistors MP11 and MP12 are transiently turned on during the period P11 corresponding to the rising edge of the signal SIGT, and during the period P12 corresponding to the falling edge of the signal SIGT, the transistors MP11 and MP12 are turned on. Both MN1 and MN12 are turned on transiently.
  • the signal wiring 32T is transiently terminated during the periods P11 and P12 during which the signal SIGT changes.
  • the termination path connecting the signal terminal TT and the power supply node of the power supply voltage VDD is enabled during the period P11, and the termination path connecting the signal terminal TT and the ground node is enabled during the period P12. . That is, the termination circuit 40 performs a dynamic termination operation.
  • Delay circuit 43 generates signal SIGB1 by delaying signal SIGB (FIGS. 13(B) and 13(D)). Since the signals SIGT and SIGB form a differential signal, the signal SIGT falls when the signal SIGB rises (FIG. 13(A)). The transistor MP14 changes from the off state to the on state at the timing when the signal SIGT falls. The transistor MP13 changes from the ON state to the OFF state at the timing when the signal SIGB1 rises. Therefore, during a period P21 from the timing at which the signal SIGT falls to the timing at which the signal SIGB1 rises, both the transistors MP13 and MP14 are turned on.
  • This period P21 is, in other words, a period from the timing when the signal SIGB rises to the timing when the signal SIGB1 rises.
  • the current IchgB flows from the transistor MP13 to the transistor MP14 during the period P21 corresponding to the rising edge of the signal SIGB ((G) in FIG. 13).
  • This current IchgB causes the voltage of signal SIGB to rise more quickly toward a high level.
  • termination circuit 40 assists in raising the voltage of signal SIGB.
  • the fall of the signal SIGB will be explained. Since the signals SIGT and SIGB form a differential signal, the signal SIGT rises when the signal SIGB falls (FIG. 13(A)).
  • the transistor MN14 changes from the off state to the on state at the timing when the signal SIGT rises.
  • the transistor MN13 changes from the ON state to the OFF state at the timing when the signal SIGB1 falls. Therefore, during a period P22 from the timing when the signal SIGT rises to the timing when the signal SIGB1 falls, both the transistors MN13 and MN14 are turned on. This period P22 is, in other words, a period from the timing when the signal SIGB falls to the timing when the signal SIGB1 falls.
  • the current IdigchgB flows from the transistor MN14 to the transistor MN13 during the period P22 corresponding to the falling edge of the signal SIGB ((F) in FIG. 13).
  • This current IdischgB causes the voltage of signal SIGB to drop more quickly towards a low level.
  • termination circuit 40 assists in reducing the voltage of signal SIGB.
  • both the transistors MP13 and MP14 are transiently turned on during the period P21 corresponding to the rising edge of the signal SIGB, and during the period P22 corresponding to the falling edge of the signal SIGB, the transistors MP13 and MP14 are turned on. Both MN13 and MN14 are turned on transiently.
  • the signal wiring 32B is transiently terminated during the periods P21 and P22 during which the signal SIGB changes. Specifically, during the period P21, the termination path connecting the signal terminal TB and the power supply node of the power supply voltage VDD is enabled, and during the period P22, the termination path connecting the signal terminal TB and the ground node is enabled. . That is, the termination circuit 40 performs a dynamic termination operation.
  • the first circuit (transistor MP11 , MP12), a second circuit (transistors MN11 and MN12) provided on a second path connecting the signal terminal TT and the ground node and capable of enabling the second path, and a signal terminal TB.
  • a third circuit (transistors MP13, MP14) provided on a third path connecting between and a power supply node of power supply voltage VDD and capable of enabling the third path; a signal terminal TB and a ground node; and a fourth circuit (transistors MN13 and MN14) which is provided on a fourth path connecting , and can enable the fourth path.
  • the termination circuit 40 operates the first circuit (transistors MP11 and MP12) so as to enable the first path in the first period (period P11) corresponding to the rising edge of the signal SIGT at the signal terminal TT. controlling the operation of the second circuit (transistors MN11 and MN12) to enable the second path in a second period (period P12) corresponding to the falling edge of the signal SIGT;
  • the operation of the third circuit (transistors MP13, MP14) is controlled to enable the third path in the third period (period P21) corresponding to the rising edge of the signal SIGB at the signal terminal TB, and the signal SIGB a control circuit 41 for controlling the operation of the fourth circuit (transistors MN13 and MN14) to enable the fourth path in a fourth period (period P22) corresponding to the falling edge of bottom.
  • the transistors MP11 and MP12 are connected in series in the first path, the transistors MN11 and MN12 are connected in series in the second path, the transistors MP13 and MP14 are connected in series in the third path, and the transistors MP13 and MP14 are connected in series in the fourth path.
  • Transistors MN13 and MN14 are connected in series in the path.
  • the termination circuit 40A has a control terminal TEN, a control circuit 41A, and transistors MP11 to MP14 and MN11 to MN14.
  • the control circuit 41A has delay circuits 42A and 43A.
  • the control terminal TEN is a terminal to which an enable signal EN is supplied.
  • the termination circuit 40A performs a dynamic termination operation when the enable signal EN is at a low level (active), and does not perform a dynamic termination operation when the enable signal EN is at a high level (inactive). It has become.
  • the delay circuit 42A has a NOR circuit NR3, inverters IV31 to IV33, and a NOR circuit NR4.
  • NOR circuit NR3 is configured to obtain the NOR of enable signal EN and signal SIGT, and to output the obtained result.
  • Inverter IV31 is configured to invert the output signal of NOR circuit NR3 and output the inverted signal.
  • Inverter IV32 is configured to invert the output signal of inverter IV31 and output the inverted signal.
  • Inverter IV33 is configured to invert the output signal of inverter IV32 and output the inverted signal as signal SIGT2.
  • NOR circuit NR4 is configured to obtain the NOR of the output signal of inverter IV32 and enable signal EN, and to output the obtained result as signal SIGT3.
  • the delay circuit 43A has a NOR circuit NR5, inverters IV34 to IV36, and a NOR circuit NR6.
  • NOR circuit NR5 is configured to obtain a NOR of enable signal EN and signal SIGB and output the obtained result.
  • Inverter IV34 is configured to invert the output signal of NOR circuit NR5 and output the inverted signal.
  • Inverter IV35 is configured to invert the output signal of inverter IV34 and output the inverted signal.
  • Inverter IV36 is configured to invert the output signal of inverter IV35 and output the inverted signal as signal SIGB2.
  • NOR circuit NR6 is configured to obtain the NOR of the output signal of inverter IV35 and enable signal EN, and to output the obtained result as signal SIGB3.
  • the enable signal EN corresponds to a specific example of "control signal” in one embodiment of the present disclosure.
  • the delay circuit 42A corresponds to a specific example of "third delay circuit” in one embodiment of the present disclosure.
  • the delay circuit 43A corresponds to a specific example of "fourth delay circuit” in one embodiment of the present disclosure.
  • each of signals SIGT2 and SIGT3 is a signal obtained by delaying signal SIGT.
  • the delay circuit 42A operates based on the signal SIG in the same manner as the delay circuit 42 according to the above embodiment, thereby generating the signals SIGT2 and SIGT3. do.
  • each of signals SIGB2 and SIGB3 is a delayed version of signal SIGB.
  • the delay circuit 43A operates based on the signal SIG in the same manner as the delay circuit 43 according to the above embodiment, thereby generating the signals SIGB2 and SIGB3. do.
  • the termination circuit 40A performs the dynamic termination operation as in the above embodiment.
  • each of the NOR circuits NR3 to NR6 When the enable signal EN is at high level (inactive), each of the NOR circuits NR3 to NR6 outputs a low level signal. In this case, signals SIGT2 and SIGB2 are maintained at high level and signals SIGT3 and SIGB3 are maintained at low level. As a result, the transistors MP11, MP13, MN11 and MN13 are kept off. Therefore, the termination circuit 40A does not perform dynamic termination operation.
  • the signal SIGT1 is supplied to the gates of the transistors MP11 and MN11, the signal SIGB is supplied to the gates of the transistors MP12 and MN12, the signal SIGB1 is supplied to the gates of the transistors MP13 and MN13, and the signal SIGT is supplied to the gates of the transistor MP14. , MN14, but is not limited to this.
  • signal SIGT1 is supplied to the gates of transistors MP12 and MN12, signal SIGB is supplied to the gates of transistors MP11 and MN11, and signal SIGB1 is supplied to the gates of transistors MP14 and MN14.
  • the signal SIGT may be supplied to the gates of transistors MP13 and MN13.
  • the transistor MP12 corresponds to a specific example of the "third transistor” in one embodiment of the present disclosure.
  • the transistor MP11 corresponds to a specific example of the "fourth transistor” in one embodiment of the present disclosure.
  • the transistor MN12 corresponds to a specific example of the "fifth transistor” in one embodiment of the present disclosure.
  • the transistor MN11 corresponds to a specific example of "sixth transistor” in one embodiment of the present disclosure.
  • the transistor MP14 corresponds to a specific example of the "seventh transistor” in one embodiment of the present disclosure.
  • the transistor MP13 corresponds to a specific example of the "eighth transistor” in one embodiment of the present disclosure.
  • the transistor MN14 corresponds to a specific example of the "ninth transistor” in one embodiment of the present disclosure.
  • the transistor MN13 corresponds to a specific example of "tenth transistor” in one embodiment of the present disclosure.
  • Modifications 1-1 and 1-2 of the first embodiment may be applied to the electronic circuit 2 according to the second embodiment.
  • FIG. 16 shows an application example of the termination circuit 20.
  • the termination circuit 20 is applied to communication between the semiconductor chips 51 and 52 .
  • Driver 11 is provided on semiconductor chip 51
  • receiver 13 and termination circuit 20 are provided on semiconductor chip 52 .
  • the signal wiring 12 may be, for example, a transmission path formed on a PCB (printed circuit board), or may be a cable.
  • (Second application example) 17 shows another application example of the termination circuit 20.
  • the termination circuit 20 is applied to communications inside the semiconductor chip 53 .
  • Driver 11 , signal wiring 12 , receiver 13 , and termination circuit 20 are provided on semiconductor chip 53 .
  • the semiconductor chip 53 has four wiring layers LM (wiring layers LM1 to LM4).
  • the wiring layer LM1, the wiring layer LM2, the wiring layer LM3, and the wiring layer LM4 are formed on the semiconductor substrate 50 in this order with an insulating layer interposed therebetween.
  • Driver 11 , receiver 13 , and termination circuit 20 are formed on semiconductor substrate 50 .
  • the signal wiring 12 includes a metal wiring formed in the wiring layer LM4, a connection portion 91 connecting the end of the metal wiring and the driver 11 formed in the semiconductor substrate 50, and an end of the metal wiring. and a connection portion 92 that connects the receiver 13 and the termination circuit 20 formed on the semiconductor substrate 50 .
  • Each of connection portions 91 and 92 includes metal wiring, contacts, and vias.
  • the rise time tr and the fall time tf of the signal SIG in the signal wiring 12 may become long.
  • dynamic termination can be performed by using the termination circuit 20, so that, for example, the rise time tr and the fall time tf of the signal SIG can be shortened.
  • FIG. 19 shows another application example of the termination circuit 20.
  • FIG. In this example, in addition to driver 11, signal wiring 12, receiver 13, and termination circuit 20, three assist circuits 60 (assist circuits 60A to 60C) are provided in semiconductor chip 54 in this example.
  • the signal wiring 12 is divided into four wiring portions (signal wirings 12A to 12D) in this example.
  • An assist circuit 60A is connected between the signal wirings 12A and 12B
  • an assist circuit 60B is connected between the signal wirings 12B and 12C
  • an assist circuit 60B is connected between the signal wirings 12C and 12D.
  • the assist circuit 60 has a circuit configuration similar to that of the termination circuit 20 .
  • the assist circuit 60 can shorten the rise time tr and fall time tf of the signal.
  • FIG. 20 shows an example of the signal wiring 12 in the semiconductor chip 54.
  • a driver 11, assist circuits 60A to 60C, a receiver 13, and a termination circuit 20 are formed on a semiconductor substrate 50.
  • the metal wiring of the signal wiring 12 is connected to the assist circuit 60A through the connection portion 93A, connected to the assist circuit 60B through the connection portion 93B, and connected to the assist circuit 60C through the connection portion 93C. be.
  • connection portions 93A to 93C as shown in FIG. 20 in order to satisfy the so-called antenna rule.
  • Assist circuits 60A-60C can also be used in place of these antenna cells.
  • the waveform quality of the signal can be improved by providing the assist circuit 60 .
  • the number of connection portions can be reduced compared to the case where a plurality of repeaters 70 (three repeaters 70A to 70C in this example) are provided as shown in FIG. resistance can be reduced.
  • the number of stages of delay circuits in each of the above embodiments is an example, and may be changed as appropriate.
  • This technology can be configured as follows. According to the present technology having the following configuration, it is possible to improve the waveform quality of a signal.
  • the first operation is generating a first signal by detecting a rising edge of the first input signal and providing the first signal to the gate of the first transistor; Generating a second signal by detecting a falling edge of the first input signal, and supplying the second signal to the gate of the second transistor. termination circuit.
  • the control circuit has a delay circuit capable of generating an inverted signal by delaying the first input signal and inverting the first input signal,
  • the control circuit is a first delay circuit capable of generating a first inverted signal by delaying the first input signal and inverting the first input signal; a second delay circuit capable of generating a second inverted signal by delaying the first input signal and inverting the first input signal;
  • the first operation is generating the first signal based on the first input signal and the first inverted signal; Generating the second signal based on the first input signal and the second inverted signal.
  • the control circuit is the first operation can be performed when the control signal is at a first logic level; controlling operation of the first circuit to maintain the first path disabled when the control signal is at a second logic level; and disabling the second path.
  • the termination circuit of any of (2) to (4) above, wherein the termination circuit is capable of performing a second operation comprising: controlling operation of the second circuit to maintain the (6) a third circuit provided on a third path connecting a second signal terminal and the first power supply node and capable of activating the third path; a fourth circuit provided on a fourth path connecting the second signal terminal and the second power supply node and capable of activating the fourth path,
  • the first operation causes the third circuit to activate the third path during a third period corresponding to a rising edge of the second input signal at the second signal terminal.
  • Termination circuit as described in. (7) the first input signal and the second input signal constitute a differential signal;
  • the first circuit is a third transistor having a gate, a source and a drain; a fourth transistor having a gate connected to the second signal terminal, a source, and a drain; the third transistor and the fourth transistor are connected in series in the first path;
  • the second circuit is a fifth transistor having a gate, a source, and a drain; a sixth transistor having a gate connected to the second signal terminal, a source, and a drain; the fifth transistor and the sixth transistor are connected in series in the second path;
  • the third circuit is a seventh transistor having a gate, a source, and a drain; an eighth transistor having a gate connected to the first signal terminal, a source, and a drain; the seventh transistor and the eighth transistor are connected in series in the third path;
  • the fourth circuit is a ninth transistor having a gate, a source,
  • the control circuit is the first operation can be performed when the control signal is at a first logic level; controlling operation of the first circuit to maintain the first path disabled when the control signal is at a second logic level; and disabling the second path. controlling operation of the second circuit to maintain the third path disabled; controlling operation of the third circuit to maintain the third path disabled; and disabling the fourth path. and controlling the operation of the fourth circuit to maintain a state.

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Abstract

本開示の一実施の形態に係る終端回路は、第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、第１の経路を有効状態にすることが可能な第１の回路と、第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、第２の経路を有効状態にすることが可能な第２の回路と、第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において第１の経路を有効状態にするように第１の回路の動作を制御することと、第１の入力信号の立ち下がりエッジに対応する第２の期間において第２の経路を有効状態にするように第２の回路の動作を制御することとを含む第１の動作を行うことが可能な制御回路とを備える。

Description

終端回路および半導体回路
　本開示は、終端回路および半導体回路に関する。
　電子回路では、回路間において信号配線を介して信号のやりとりが行われる。例えば、特許文献１には、信号配線を終端する動的終端回路が開示されている。
特開平１１－３３０９４４号公報
　電子回路では、信号の波形品質が高いことが望まれており、さらなる波形品質の向上が期待される。
　信号の波形品質を高めることができる終端回路および半導体回路を提供することが望ましい。
　本開示の一実施の形態における終端回路は、第１の回路と、第２の回路と、制御回路とを備えている。第１の回路は、第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、第１の経路を有効状態にすることが可能なものである。第２の回路は、第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、第２の経路を有効状態にすることが可能なものである。制御回路は、第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において第１の経路を有効状態にするように第１の回路の動作を制御することと、第１の入力信号の立ち下がりエッジに対応する第２の期間において第２の経路を有効状態にするように第２の回路の動作を制御することとを含む第１の動作を行うことが可能なものである。
　本開示の一実施の形態における半導体回路は、信号配線と、第１の回路と、第２の回路と、制御回路とを備えている。第１の回路は、信号配線に接続された第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、第１の経路を有効状態にすることが可能なものである。第２の回路は、第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、第２の経路を有効状態にすることが可能なものである。制御回路は、第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において第１の経路を有効状態にするように第１の回路の動作を制御することと、第１の入力信号の立ち下がりエッジに対応する第２の期間において第２の経路を有効状態にするように第２の回路の動作を制御することとを含む第１の動作を行うことが可能なものである。
　本開示の一実施の形態における終端回路および半導体回路では、第１の信号端子と第１の電源ノードとを結ぶ第１の経路に、この第１の経路を有効状態にすることが可能な第１の回路が設けられ、第１の信号端子と第２の電源ノードとを結ぶ第２の経路に、この第２の経路を有効状態にすることが可能な第２の回路が設けられる。第１の経路は、第１の入力信号の立ち上がりエッジに対応する第１の期間において有効状態に設定され、第２の経路は、第１の入力信号の立ち下がりエッジに対応する第２の期間において第２の経路を有効状態に設定される。
本開示の第１の実施の形態に係る電子回路の一構成例を表すブロック図である。 図１に示した終端回路の一構成例を表す回路図である。 図２に示した終端回路の一動作例を表すタイミング波形図である。 図１に示した電子回路における信号の波形例を表す波形図である。 比較例に係る終端回路の一構成例を表す回路図である。 比較例に係る電子回路における信号の波形例を表す波形図である。 第１の実施の形態の変形例に係る終端回路の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る終端回路の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る終端回路の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る終端回路の一構成例を表す回路図である。 第２の実施の形態に係る電子回路の一構成例を表すブロック図である。 図１１に示した終端回路の一構成例を表す回路図である。 図１２に示した終端回路の一動作例を表すタイミング波形図である。 第２の実施の形態の変形例に係る終端回路の一構成例を表す回路図である。 第２の実施の形態の他の変形例に係る終端回路の一構成例を表す回路図である。 適用例に係る電子回路の一構成例を表すブロック図である。 他の適用例に係る電子回路の一構成例を表すブロック図である。 図１７に示した信号配線の一構成例を表す構造図である。 他の適用例に係る電子回路の一構成例を表すブロック図である。 図１７に示した信号配線の一構成例を表す構造図である。 参考例に係る信号配線の一構成例を表す構造図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（単相信号の例）
２．第２の実施の形態（差動信号の例）
３．適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る終端回路を備えた電子回路１の一構成例を表すものである。電子回路１は、ドライバ１１と、信号配線１２と、レシーバ１３と、終端回路２０とを備えている。
　ドライバ１１は、前段回路から供給された信号に基づいて、信号配線１２を駆動するように構成される。信号配線１２は、ドライバ１１から送信された信号を伝える配線である。この信号配線１２は、例えば半導体チップ内の配線であってもよいし、複数の半導体チップの間の伝送路であってもよい。レシーバ１３は、ドライバ１１から信号配線１２を介して送信された信号ＳＩＧを受信するように構成される。終端回路２０は、信号配線１２を終端するように構成される。終端回路２０の信号端子Ｔには、信号ＳＩＧが供給されるようになっている。
　図２は、終端回路２０の一構成例を表すものである。終端回路２０は、制御回路２１と、トランジスタＭＰ１，ＭＮ２とを有している。
　制御回路２１は、信号端子Ｔに入力された信号ＳＩＧに基づいて、信号Ｅ１，Ｅ２を生成するように構成される。制御回路２１は、遅延回路２２と、否定論理積（ＮＡＮＤ）回路ＮＤ１と、否定論理和（ＮＯＲ）回路ＮＲ１とを有している。
　遅延回路２２は、信号ＳＩＧを遅延させるとともに信号ＳＩＧを反転させることにより信号ＳＩＧ１を生成するように構成される。遅延回路２２は、インバータＩＶ１～ＩＶ３を有している。インバータＩＶ１は、信号ＳＩＧを反転し、反転された信号を出力するように構成される。インバータＩＶ２は、インバータＩＶ１の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ３は、インバータＩＶ２の出力信号を反転し、反転された信号を信号ＳＩＧ１として出力するように構成される。
　否定論理積回路ＮＤ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理積を求め、得られた結果を信号Ｅ１として出力するように構成される。
　否定論理和回路ＮＲ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理和を求め、得られた結果を信号Ｅ２として出力するように構成される。
　この構成により、制御回路２１は、信号ＳＩＧの立ち上がりエッジに対応する期間においてパルスが生じる信号Ｅ１を生成する。また、制御回路２１は、信号ＳＩＧの立ち下がりエッジに対応する期間においてパルスが生じる信号Ｅ２を生成するようになっている。
　トランジスタＭＰ１は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには信号Ｅ１が供給され、ソースは電源電圧ＶＤＤの電源ノードに接続され、ドレインは信号端子Ｔに接続される。トランジスタＭＰ１がオン状態である場合における、トランジスタＭＰ１のドレイン・ソース間のインピーダンスは、例えば、信号配線１２の特性インピーダンスと同程度の値に設定される。
　トランジスタＭＮ２は、Ｎ型のＭＯＳトランジスタであり、ゲートには信号Ｅ２が供給され、ドレインは信号端子Ｔに接続され、ソースは接地ノードに接続される。トランジスタＭＮ２がオン状態である場合における、トランジスタＭＮ２のドレイン・ソース間のインピーダンスは、例えば、信号配線１２の特性インピーダンスと同程度の値に設定される。
　ここで、信号端子Ｔは、本開示の一実施の形態における「第１の信号端子」の一具体例に対応する。トランジスタＭＰ１は、本開示の一実施の形態における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＮ２は、本開示の一実施の形態における「第２のトランジスタ」の一具体例に対応する。制御回路２１は、本開示の一実施の形態における「制御回路」の一具体例に対応する。信号ＳＩＧは、本開示の一実施の形態における「第１の入力信号」の一具体例に対応する。遅延回路２２は、本開示の一実施の形態における「遅延回路」の一具体例に対応する。信号Ｅ１は、本開示の一実施の形態における「第１の信号」の一具体例に対応する。信号Ｅ２は、本開示の一実施の形態における「第２の信号」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の電子回路１の動作および作用について説明する。
（全体動作概要）
　まず、図１，２を参照して、電子回路１の全体動作概要を説明する。電子回路１において、ドライバ１１は、前段回路から供給された信号に基づいて、信号配線１２を駆動する。信号配線１２は、ドライバ１１から送信された信号を伝える。レシーバ１３は、ドライバ１１から信号配線１２を介して送信された信号ＳＩＧを受信する。終端回路２０において、遅延回路２２は、信号ＳＩＧを遅延させるとともに信号ＳＩＧを反転させることにより信号ＳＩＧ１を生成する。否定論理積回路ＮＤ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理積を求め、得られた結果を信号Ｅ１として出力する。否定論理和回路ＮＲ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理積を求め、得られた結果を信号Ｅ２として出力する。トランジスタＭＰ１は、信号Ｅ１に基づいて動作し、トランジスタＭＮ２は、信号Ｅ２に基づいて動作する。
（詳細動作）
　図３は、終端回路２０の一動作例を表すものであり、（Ａ）は信号ＳＩＧの波形を示し、（Ｂ）は信号ＳＩＧ１の波形を示し、（Ｃ）は信号Ｅ１の波形を示し、（Ｄ）は信号Ｅ２の波形を示し、（Ｅ）はトランジスタＭＰ１のソースからドレインに向かって流れる電流Ｉchgの波形を示し、（Ｆ）はトランジスタＭＮ２のドレインからソースに流れる電流Ｉdischgの波形を示す。
　遅延回路２２は、信号ＳＩＧを遅延させるとともに信号ＳＩＧを反転させることにより信号ＳＩＧ１を生成する（図３（Ａ），（Ｂ））。否定論理積回路ＮＤ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理積を求め、得られた結果を信号Ｅ１として出力する（図３（Ｃ））。具体的には、否定論理積回路ＮＤ１は、信号ＳＩＧが立ち上がるタイミングから、信号ＳＩＧ１が立ち下がるタイミングまでの期間Ｐ１においてパルスが生じる信号Ｅ１を生成する。パルスが生じている期間Ｐ１以外の期間では、信号Ｅ１は高レベル（この例では０．８Ｖ）であり、期間Ｐ１において、信号Ｅ１の電圧はこの高レベルより低い。この例では、期間Ｐ１の時間長が短いので、信号Ｅ１は低レベルである０Ｖに到達していないが、例えばこの期間Ｐ１の時間長をより長くすることにより、信号Ｅ１が低レベル（０Ｖ）に到達するようにしてもよい。トランジスタＭＰ１は、このような信号Ｅ１に基づいて、信号ＳＩＧの立ち上がりエッジに対応する期間Ｐ１において過渡的にオン状態になり、トランジスタＭＰ１のソースからドレインに向かって電流Ｉchgが流れる（図３（Ｅ））。
　否定論理和回路ＮＲ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理和を求め、得られた結果を信号Ｅ２として出力する（図３（Ｄ））。具体的には、否定論理和回路ＮＲ１は、信号ＳＩＧが立ち下がるタイミングから、信号ＳＩＧ１が立ち上がるタイミングまでの期間Ｐ２においてパルスが生じる信号Ｅ２を生成する。パルスが生じている期間Ｐ２以外の期間では、信号Ｅ２は低レベル（この例では０Ｖ）であり、期間Ｐ２において、信号Ｅ２の電圧はこの低レベルより高い。この例では、期間Ｐ２の時間長が短いので、信号Ｅ２は高レベルである０．８Ｖに到達していないが、例えば、この期間Ｐ２の時間長をより長くすることにより、信号Ｅ２が高レベル（例えば０．８Ｖ）に到達するようにしてもよい。トランジスタＭＮ２は、このような信号Ｅ２に基づいて、信号ＳＩＧの立ち下がりエッジに対応する期間Ｐ２において過渡的にオン状態になり、トランジスタＭＮ２のドレインからソースに向かって電流Ｉdischgが流れる（図３（Ｆ））。
　このように、終端回路２０では、信号ＳＩＧの立ち上がりエッジに対応する期間Ｐ１において、トランジスタＭＰ１を過渡的にオン状態にし、信号ＳＩＧの立ち下がりエッジに対応する期間Ｐ２において、トランジスタＭＮ２を過渡的にオン状態にする。これにより、信号配線１２は、信号ＳＩＧが変化する期間Ｐ１，Ｐ２において過渡的に終端される。具体的には、期間Ｐ１において、信号端子Ｔと電源電圧ＶＤＤの電源ノードとを結ぶ終端経路が有効状態になり、期間Ｐ２において、信号端子Ｔと接地ノードとを結ぶ終端経路が有効状態になる。すなわち、終端回路２０では、動的終端動作が行われる。これにより、電子回路１では、反射を抑えることができ、リンギングを抑えることができる。その結果、信号ＳＩＧの波形品質を高めることができる。
　終端回路２０では、例えば否定論理積回路ＮＤ１や否定論理和回路ＮＲ１の論理しきい値の調整を行うことにより、特性を改善することができる。具体的には、例えば、否定論理積回路ＮＤ１における信号ＳＩＧに対する論理しきい値を低くした場合には、信号ＳＩＧが立ち上がり始めたときに早めにトランジスタＭＰ１をオン状態にすることができる。同様に、例えば、否定論理和回路ＮＲ１における信号ＳＩＧに対する論理しきい値を高くした場合には、信号ＳＩＧが立ち下がり始めたときに早めにトランジスタＭＮ１をオン状態にすることができる。これにより、例えば、信号ＳＩＧの立ち上がり時間ｔｒや立ち下がり時間ｔｆが短い場合でも、信号ＳＩＧが変化するタイミングに合うように、期間Ｐ１，Ｐ２を設定することができるので、終端動作の効果が十分に得られるようにすることができる。
　また、例えば、いわゆるクロックツリーのように、信号配線１２に多くの負荷回路が接続され、負荷が重い場合には、信号ＳＩＧの立ち上がり時間ｔｒや立ち下がり時間ｔｆが長くなる可能性がある。終端回路２０は、このように、信号ＳＩＧの立ち上がり時間ｔｒや立ち下がり時間ｔｆが長い場合でも、立ち上がり時間ｔｒや立ち下がり時間ｔｆを短くすることができる。
　図４は、信号ＳＩＧの立ち上がり時間ｔｒや立ち下がり時間ｔｆが長い場合における、信号ＳＩＧの波形の一例を表すものである。図４において、実線は終端回路２０を設けた場合を示し、破線は終端回路２０を設けない場合を示す。なお、この図４では、動作を強調して描いている。
　図３に示したように、信号ＳＩＧが低レベルから高レベルに変化する場合には、トランジスタＭＰ１が過渡的にオン状態になる。これにより、トランジスタＭＰ１が電流Ｉchgを流すので、図４に示したように、信号ＳＩＧの電圧は高レベルに向かってより素早く上昇する（部分Ｗ１）。言い換えれば、終端回路２０は、信号ＳＩＧの電圧の上昇をアシストする。このようにして、信号ＳＩＧの立ち上がり時間ｔｒは、終端回路２０を設けない場合に比べて短くなる。
　同様に、図３に示したように、信号ＳＩＧが高レベルから低レベルに変化する場合には、トランジスタＭＮ２が過渡的にオン状態になる。これにより、トランジスタＭＮ２が電流Ｉdischgを流すので、図４に示したように、信号ＳＩＧの電圧は低レベルに向かって素早く低下する（部分Ｗ２）。言い換えれば、終端回路２０は、信号ＳＩＧの電圧の低下をアシストする。このようにして、信号ＳＩＧの立ち下がり時間ｔｆは、終端回路２０を設けない場合に比べて短くなる。
　このように、電子回路１では、信号ＳＩＧの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを短くすることができるので、信号ＳＩＧの波形品質を高めることができる。例えば、信号ＳＩＧの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが長い場合には、例えば、この信号ＳＩＧが入力された回路において、電源ノードから接地ノードへの貫通電流が増加する可能性がある。また、信号ＳＩＧの遅延時間が大きくなる可能性もある。電子回路１では、終端回路２０を設けるようにしたので、例えば、信号配線１２に多くの負荷回路が接続され、負荷が重い場合において、信号ＳＩＧの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを短くすることができる。これにより、例えば、電源ノードから接地ノードへの貫通電流を抑えることができ、信号ＳＩＧの遅延時間を小さくすることができる。
（比較例）
　次に、比較例に係る電子回路について説明する。比較例に係る電子回路は、本実施の形態に係る電子回路１（図１）と同様に、ドライバ１１と、信号配線１２と、レシーバ１３と、終端回路２０Ｒとを有している。この終端回路２０Ｒは、信号ＳＩＧが高レベルである場合にトランジスタＭＰ１をオン状態にし、信号ＳＩＧが低レベルである場合にトランジスタＭＮ２をオン状態にするものである。
　図５は、比較例に係る終端回路２０Ｒの一構成例を表すものである。終端回路２０Ｒは、インバータＩＶ１０１，ＩＶ１０２と、トランジスタＭＰ１，ＭＮ２とを有している。
　インバータＩＶ１０１は、信号ＳＩＧを反転し、反転された信号を出力するように構成される。インバータＩＶ１０１の論理しきい値ＶＴＨ１０１は、例えば電源電圧ＶＤＤと接地電圧の中央値よりも高めの電圧に設定される。
　インバータＩＶ１０２は、信号ＳＩＧを反転し、反転された信号を出力するように構成される。インバータＩＶ１０２の論理しきい値ＶＴＨ１０２は、例えば電源電圧ＶＤＤと接地電圧の中央値よりも低めの電圧に設定される。
　この構成により、終端回路２０Ｒでは、信号ＳＩＧの電圧がインバータＩＶ１０１の論理しきい値ＶＴＨ１０１よりも高い場合に、トランジスタＭＰ１がオン状態になり、信号ＳＩＧの電圧がインバータＩＶ１０２の論理しきい値ＶＴＨ１０２よりも低い場合に、トランジスタＭＮ２がオン状態になるようになっている
　図６は、信号ＳＩＧの波形の一例を表すものである。図６において、実線は終端回路２０Ｒを設けた場合を示し、破線は終端回路２０Ｒを設けない場合を示す。
　信号ＳＩＧが低レベルから高レベルに変化する際において、信号ＳＩＧの電圧がインバータＩＶ１０２の論理しきい値ＶＴＨ１０２よりも低い場合には、トランジスタＭＮ２はオン状態であるので、信号ＳＩＧの電圧は上昇しにくい（部分Ｗ１１）。言い換えれば、オン状態であるトランジスタＭＮ２が、信号ＳＩＧの電圧の上昇を阻害する。また、信号ＳＩＧが上昇していき、信号ＳＩＧの電圧がインバータＩＶ１０１の論理しきい値ＶＴＨ１０１よりも高くなると、トランジスタＭＰ１がオン状態になるので、信号ＳＩＧの電圧は素早く上昇する（部分Ｗ１２）。言い換えれば、オン状態であるトランジスタＭＰ１が、信号ＳＩＧの電圧の上昇をアシストする。
　一方、信号ＳＩＧが高レベルから低レベルに変化する際において、信号ＳＩＧの電圧がインバータＩＶ１０１の論理しきい値ＶＴＨ１０１よりも高い場合には、トランジスタＭＰ１はオン状態であるので、信号ＳＩＧの電圧は低下しにくい（部分Ｗ１３）。言い換えれば、オン状態であるトランジスタＭＰ１が、信号ＳＩＧの電圧の低下を阻害する。また、信号ＳＩＧが低下していき、信号ＳＩＧの電圧がインバータＩＶ１０２の論理しきい値ＶＴＨ１０２よりも低くなると、トランジスタＭＮ２がオン状態になるので、信号ＳＩＧの電圧は素早く低下する（部分Ｗ１４）。言い換えれば、オン状態であるトランジスタＭＮ２が、信号ＳＩＧの電圧の低下をアシストする。
　このように、比較例に係る終端回路２０Ｒでは、部分Ｗ１１において、トランジスタＭＮ２が信号ＳＩＧの電圧の上昇を阻害する。このとき、電子回路では、ドライバ１１、信号配線１２、トランジスタＭＮ２の順に電流が流れ、消費電力が増大する可能性がある。同様に、部分Ｗ１３において、トランジスタＭＰ１が信号ＳＩＧの電圧の低下を阻害する。このとき、この終端回路２０Ｒを備えた電子回路では、トランジスタＭＰ１、信号配線１２、ドライバ１１の順に電流が流れ、消費電力が増大する可能性がある。また、このように、信号ＳＩＧの電圧が変化しにくくなるので、信号ＳＩＧの遅延が増大する可能性がある。
　また、比較例に係る終端回路２０Ｒでは、インバータＩＶ１０１の論理しきい値ＶＴＨ１０１を、例えば電源電圧ＶＤＤと接地電圧の中央値よりも高めの電圧に設定し、インバータＩＶ１０２の論理しきい値ＶＴＨ１０２を、例えば電源電圧ＶＤＤと接地電圧の中央値よりも低めの電圧に設定している。これにより、信号ＳＩＧの立ち上がり時間ｔｒや立ち下がり時間ｔｆが短い場合には、トランジスタＭＰ１，ＭＮ２がオン状態になる動作が間に合わず、終端動作の効果がさほど得られない可能性がある。
　特に、近年は回路の電源電圧が低くなってきており、半導体回路の製造ばらつきによっては、論理しきい値が所望の値から大きくずれる可能性があり得る。例えば、論理しきい値ＶＴＨ１０１が所望の値より高くなり、論理しきい値ＶＴＨ１０２が所望の値より低くなった場合には、終端動作の効果がさほど得られない可能性がある。逆に、論理しきい値ＶＴＨ１０１が所望の値より低くなり、論理しきい値ＶＴＨ１０２が所望の値より高くなった場合には、トランジスタＭＰ１，ＭＮ２が同時にオン状態になりやすくなり、その場合には、電源ノードから接地ノードへの貫通電流が大きくなる可能性がある。
　一方、本実施の形態に係る終端回路２０では、図４に示したように、信号ＳＩＧが低レベルから高レベルに変化する場合には、トランジスタＭＰ１はオン状態になり得るが、トランジスタＭＮ２はオフ状態を維持する。よって、トランジスタＭＮ２は信号ＳＩＧの電圧の上昇を阻害しない。また、信号ＳＩＧが高レベルから低レベルに変化する場合には、トランジスタＭＮ２はオン状態になり得るが、トランジスタＭＰ１はオフ状態を維持する。よって、トランジスタＭＰ１は信号ＳＩＧの電圧の低下を阻害しない。このように、トランジスタＭＰ１，ＭＮ２は信号ＳＩＧの電圧の変化を阻害しないので、消費電力は増大せず、信号ＳＩＧの遅延は増大しない。
　また、本実施の形態に係る終端回路２０では、信号ＳＩＧの立ち上がりエッジに対応する期間Ｐ１においてトランジスタＭＮ１がオン状態になり、信号ＳＩＧの立ち下がりエッジに対応する期間Ｐ２においてトランジスタＭＰ２がオン状態になる。よって、トランジスタＭＰ１，ＭＮ２が同時にオン状態にならないので、貫通電流が流れる可能性を低減することができる。よって、比較例に係る終端回路２０Ｒのような論理しきい値の調整を行わなくても済み、例えば、電源電圧が低い場合や、半導体回路の製造ばらつきが大きい場合でも、終端回路２０は安定して動作を行うことができる。
　このように、終端回路２０では、信号端子Ｔと電源電圧ＶＤＤの電源ノードとを結ぶ第１の経路に設けられ、第１の経路を有効状態にすることが可能な第１の回路（トランジスタＭＰ１）と、信号端子Ｔと接地ノードとを結ぶ第２の経路に設けられ、第２の経路を有効状態にすることが可能な第２の回路（トランジスタＭＮ２）とを設けるようにした。また、終端回路２０は、信号端子Ｔにおける信号ＳＩＧの立ち上がりエッジに対応する第１の期間（期間Ｐ１）において第１の経路を有効状態にするように第１の回路（トランジスタＭＰ１）の動作を制御し、信号ＳＩＧの立ち下がりエッジに対応する第２の期間（期間Ｐ２）において第２の経路を有効状態にするように第２の回路（トランジスタＭＮ２）の動作を制御する制御回路２１を設けるようにした。これにより、終端回路２０は動的終端動作を行うことができるので、電子回路１では、反射を抑えることができ、リンギングを抑えることができる。また、信号ＳＩＧの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを短くすることができる。その結果、終端回路２０では、信号ＳＩＧの波形品質を高めることができる。
［効果］
　以上のように本実施の形態では、信号端子と電源電圧の電源ノードとを結ぶ第１の経路に設けられ、第１の経路を有効状態にすることが可能な第１の回路と、信号端子と接地ノードとを結ぶ第２の経路に設けられ、第２の経路を有効状態にすることが可能な第２の回路と、信号端子における信号の立ち上がりエッジに対応する第１の期間において第１の経路を有効状態にするように第１の回路の動作を制御し、信号の立ち下がりエッジに対応する第２の期間において第２の経路を有効状態にするように第２の回路の動作を制御する制御回路とを設けるようにした。これにより、信号の波形品質を高めることができる。
［変形例１－１］
　上記実施の形態では、信号端子Ｔと電源電圧ＶＤＤの電源ノードとを結ぶ経路にトランジスタＭＰ１を設けるとともに、信号端子Ｔと接地ノードとを結ぶ経路にトランジスタＭＮ２を設けたが、これに限定されるものではない。例えば、図７に示す終端回路２０Ａ、および図８に示す終端回路２０Ｂのように、抵抗素子をさらに設けてもよい。
　終端回路２０Ａ（図７）は、抵抗素子Ｒ３を有している。抵抗素子Ｒ３の一端は信号端子Ｔ、否定論理積回路ＮＤ１、および否定論理和回路ＮＲ１に接続され、他端はトランジスタＭＰ１，ＭＮ２のドレインに接続される。よって、この例では、信号端子Ｔと電源電圧ＶＤＤの電源ノードとを結ぶ経路にトランジスタＭＰ１および抵抗素子Ｒ３が設けられる。同様に、信号端子Ｔと接地ノードとを結ぶ経路にトランジスタＭＮ２および抵抗素子Ｒ３が設けられる。トランジスタＭＰ１がオン状態である場合における、トランジスタＭＰ１のドレイン・ソース間のインピーダンスと抵抗素子Ｒ３の抵抗値との和は、例えば、信号配線１２の特性インピーダンスと同程度の値に設定される。トランジスタＭＮ２がオン状態である場合における、トランジスタＭＮ２のドレイン・ソース間のインピーダンスと抵抗素子Ｒ３の抵抗値との和は、例えば、信号配線１２の特性インピーダンスと同程度の値に設定される。
　終端回路２０Ｂ（図８）は、抵抗素子Ｒ１，Ｒ２を有している。抵抗素子Ｒ１の一端は電源電圧ＶＤＤの電源ノードに接続され、他端はトランジスタＭＰ１のソースに接続される。抵抗素子Ｒ２の一端はトランジスタＭＮ２のソースに接続され、他端は接地ノードに接続される。よって、この例では、信号端子Ｔと電源電圧ＶＤＤの電源ノードとを結ぶ経路にトランジスタＭＰ１および抵抗素子Ｒ１が設けられる。同様に、信号端子Ｔと接地ノードとを結ぶ経路にトランジスタＭＮ２および抵抗素子Ｒ２が設けられる。トランジスタＭＰ１がオン状態である場合における、トランジスタＭＰ１のドレイン・ソース間のインピーダンスと抵抗素子Ｒ１の抵抗値との和は、例えば、信号配線１２の特性インピーダンスと同程度の値に設定される。トランジスタＭＮ２がオン状態である場合における、トランジスタＭＮ２のドレイン・ソース間のインピーダンスと抵抗素子Ｒ２の抵抗値との和は、例えば、信号配線１２の特性インピーダンスと同程度の値に設定される。
［変形例１－２］
　上記実施の形態では、１つの遅延回路２２を設けたが、これに限定されるものではない。これに代えて、例えば、図９に示す終端回路２０Ｃのように、２つの遅延回路を設けてもよい。この終端回路２０Ｃは、制御回路２１Ｃを有している。制御回路２１Ｃは、遅延回路２２，２３を有している。遅延回路２３は、遅延回路２２と同様に、信号ＳＩＧを遅延させるとともに信号ＳＩＧを反転させることにより信号ＳＩＧ２を生成するように構成される。遅延回路２３は、インバータＩＶ４～ＩＶ６を有している。否定論理積回路ＮＤ１は、信号ＳＩＧおよび信号ＳＩＧ１の否定論理積を求め、得られた結果を信号Ｅ１として出力する。否定論理和回路ＮＲ１は、信号ＳＩＧおよび信号ＳＩＧ２の否定論理和を求め、得られた結果を信号Ｅ２として出力する。遅延回路２２は、本開示の一実施の形態における「第１の遅延回路」の一具体例に対応する。遅延回路２３は、本開示の一実施の形態における「第２の遅延回路」の一具体例に対応する。この構成により、終端回路２０Ｃでは、例えば、遅延回路２２における遅延量を、信号ＳＩＧの立ち上がりエッジに基づく動作に適した値に設定し、遅延回路２３における遅延量を、信号ＳＩＧの立ち下がりエッジに基づく動作に適した値に設定することができる。
［変形例１－３］
　上記実施の形態では、常に動的終端動作が行われるようにしたが、これに限定されるものではない。これに代えて、例えば、図１０に示す終端回路２０Ｄのように、イネーブル信号ＥＮがアクティブである場合には、動的終端動作を行い、イネーブル信号ＥＮが非アクティブである場合には、動的終端動作を行わないようにしてもよい。以下に、この終端回路２０Ｄについて詳細に説明する。
　終端回路２０Ｄは、制御端子ＴＥＮと、制御回路２１Ｄと、トランジスタＭＰ１，ＭＮ２とを有している。制御回路２１Ｄは、インバータＩＶ９と、遅延回路２２Ｄと、否定論理積回路ＮＤ１と、否定論理和回路ＮＲ１とを有している。
　制御端子ＴＥＮは、イネーブル信号ＥＮが供給される端子である。終端回路２０Ｄは、このイネーブル信号ＥＮが低レベル（アクティブ）である場合に動的終端動作を行い、イネーブル信号ＥＮが高レベル（非アクティブ）である場合に動的終端動作を行わないようになっている。
　インバータＩＶ９は、イネーブル信号ＥＮを反転し、反転された信号を出力するように構成される。
　遅延回路２２Ｄは、否定論理和回路ＮＲ２と、インバータＩＶ１１～ＩＶ１４と、否定論理積回路ＮＤ２とを有している。否定論理和回路ＮＲ２は、イネーブル信号ＥＮおよび信号ＳＩＧの否定論理和を求め、得られた結果を出力するように構成される。インバータＩＶ１１は、否定論理和回路ＮＲ２の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ１２は、インバータＩＶ１１の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ１３は、インバータＩＶ１２の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ１４は、インバータＩＶ１３の出力信号を反転し、反転された信号を信号ＳＩＧ１Ａとして出力するように構成される。否定論理積回路ＮＤ２は、インバータＩＶ１３の出力信号およびインバータＩＶ９の出力信号の否定論理積を求め、得られた結果を信号ＳＩＧ１Ｂとして出力するように構成される。
　ここで、イネーブル信号ＥＮは、本開示の一実施の形態における「制御信号」の一具体例に対応する。遅延回路２２Ｄは、本開示の一実施の形態における「遅延回路」の一具体例に対応する。
　イネーブル信号ＥＮが低レベル（アクティブ）である場合には、否定論理和回路ＮＲ２は、信号ＳＩＧの反転信号を出力し、否定論理積回路ＮＤ２は、インバータＩＶ１３の出力信号の反転信号を出力する。よって、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂのそれぞれは、信号ＳＩＧが遅延されるとともに反転された信号である。このように、イネーブル信号ＥＮが低レベルである場合には、遅延回路２２Ｄは、信号ＳＩＧに基づいて、上記実施の形態に係る遅延回路２２と同様に動作することにより、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂを生成する。その結果、終端回路２０Ｄは、上記実施の形態の場合と同様に動的終端動作を行う。
　イネーブル信号ＥＮが高レベル（非アクティブ）である場合には、否定論理和回路ＮＲ２は低レベルの信号を出力し、否定論理積回路ＮＤ２は高レベルの信号を出力する。この場合には、信号ＳＩＧ１Ａは低レベルに維持され、信号ＳＩＧ１Ｂは高レベルに維持される。これにより、信号Ｅ１は高レベルに維持され、信号Ｅ２は低レベルに維持される。その結果、トランジスタＭＰ１，ＭＮ２はオフ状態に維持される。よって、終端回路２０Ｄは、動的終端動作を行わない。
　このようにして、終端回路２０Ｄは、イネーブル信号ＥＮに基づいて、動的終端動作を行い、あるいは動的終端動作を行わないようにすることができる。また、終端回路２０Ｄでは、インバータＩＶ１１～ＩＶ１４の前段に否定論理和回路ＮＲ２を設けるようにした。これにより、終端回路２０Ｄでは、イネーブル信号ＥＮが高レベル（非アクティブ）である場合に、否定論理和回路ＮＲ２の出力信号が低レベルに固定されるので、インバータＩＶ１１～ＩＶ４が動作しないため、消費電力を低減することができる。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る電子回路２について説明する。本実施の形態は、差動信号を伝える信号配線に本技術を適用したものである。なお、上記第１の実施の形態に係る電子回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１１は、本実施の形態に係る電子回路２の一構成例を表すものである。電子回路２は、ドライバ３１と、信号配線３２と、レシーバ３３と、終端回路４０とを備えている。
　ドライバ３１は、前段回路から供給された信号に基づいて、信号配線３２を駆動するように構成される。この例では、ドライバ３１は、２つの信号を含む差動信号を送信するようになっている。信号配線３２は、ドライバ３１から送信された差動信号を伝える配線である。信号配線３２は、信号配線３２Ｔ，３２Ｂを含む。レシーバ３３は、ドライバ３１から信号配線３２を介して送信された差動信号である信号ＳＩＧを受信するように構成される。信号ＳＩＧは、信号ＳＩＧＴ，ＳＩＧＢを含む。終端回路４０は、信号配線３２を終端するように構成される。終端回路４０の信号端子ＴＴ，ＴＢには、信号ＳＩＧＴ，ＳＩＧＢがそれぞれ供給されるようになっている。
　図１２は、終端回路４０の一構成例を表すものである。終端回路４０は、制御回路４１と、トランジスタＭＰ１１～ＭＰ１４，ＭＮ１１～ＭＮ１４とを有している。トランジスタＭＰ１１～ＭＰ１４は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ１１～ＭＮ１４は、Ｎ型のＭＯＳトランジスタである。
　制御回路４１は、信号端子ＴＴに入力された信号ＳＩＧＴおよび信号端子ＴＢに入力された信号ＳＩＧＢに基づいて、信号ＳＩＧＴ１，ＳＩＧＢ１を生成するように構成される。制御回路４１は、遅延回路４２，４３を有している。
　遅延回路４２は、信号ＳＩＧＴを遅延させることにより信号ＳＩＧＴ１を生成するように構成される。遅延回路４２は、インバータＩＶ２１～ＩＶ２４を有している。インバータＩＶ２１は、信号ＳＩＧＴを反転し、反転された信号を出力するように構成される。インバータＩＶ２２は、インバータＩＶ２１の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ２３は、インバータＩＶ２２の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ２４は、インバータＩＶ２３の出力信号を反転し、反転された信号を信号ＳＩＧＴ１として出力するように構成される。
　遅延回路４３は、信号ＳＩＧＢを遅延させることにより信号ＳＩＧＢ１を生成するように構成される。遅延回路４３は、インバータＩＶ２５～ＩＶ２８を有している。遅延回路４３の構成は、遅延回路４２と同様である。
　トランジスタＭＰ１１のゲートには信号ＳＩＧＴ１が供給され、ソースは電源電圧ＶＤＤの電源ノードに接続され、ドレインはトランジスタＭＰ１２のソースに接続される。トランジスタＭＰ１２のゲートには信号ＳＩＧＢが供給され、ソースはトランジスタＭＰ１１のドレインに接続され、ドレインは信号端子ＴＴに接続される。トランジスタＭＰ１１，ＭＰ１２がオン状態である場合における、信号端子ＴＴと電源ノードとの間のインピーダンスは、例えば、信号配線３２Ｔの特性インピーダンスと同程度の値に設定される。
　トランジスタＭＮ１１のゲートには信号ＳＩＧＴ１が供給され、ドレインはトランジスタＭＮ１２のソースに接続され、ソースは接地ノードに接続される。トランジスタＭＮ１２のゲートには信号ＳＩＧＢが供給され、ドレインは信号端子ＴＴに接続され、ソースはトランジスタＭＮ１１のドレインに接続される。トランジスタＭＮ１１，ＭＮ１２がオン状態である場合における、信号端子ＴＴと接地ノードとの間のインピーダンスは、例えば、信号配線３２Ｔの特性インピーダンスと同程度の値に設定される。
　トランジスタＭＰ１３のゲートには信号ＳＩＧＢ１が供給され、ソースは電源電圧ＶＤＤの電源ノードに接続され、ドレインはトランジスタＭＰ１４のソースに接続される。トランジスタＭＰ１４のゲートには信号ＳＩＧＴが供給され、ソースはトランジスタＭＰ１３のドレインに接続され、ドレインは信号端子ＴＢに接続される。トランジスタＭＰ１３，ＭＰ１４がオン状態である場合における、信号端子ＴＢと電源ノードとの間のインピーダンスは、例えば、信号配線３２Ｂの特性インピーダンスと同程度の値に設定される。
　トランジスタＭＮ１３のゲートには信号ＳＩＧＢ１が供給され、ドレインはトランジスタＭＮ１４のソースに接続され、ソースは接地ノードに接続される。トランジスタＭＮ１４のゲートには信号ＳＩＧＴが供給され、ドレインは信号端子ＴＢに接続され、ソースはトランジスタＭＮ１３のドレインに接続される。トランジスタＭＮ１３，ＭＮ１４がオン状態である場合における、信号端子ＴＢと接地ノードとの間のインピーダンスは、例えば、信号配線３２Ｂの特性インピーダンスと同程度の値に設定される。
　ここで、信号端子ＴＴは、本開示の一実施の形態における「第１の入力端子」の一具体例に対応する。信号端子ＴＢは、本開示の一実施の形態における「第２の入力端子」の一具体例に対応する。トランジスタＭＰ１１は、本開示の一実施の形態における「第３のトランジスタ」の一具体例に対応する。トランジスタＭＰ１２は、本開示の一実施の形態における「第４のトランジスタ」の一具体例に対応する。トランジスタＭＮ１１は、本開示の一実施の形態における「第５のトランジスタ」の一具体例に対応する。トランジスタＭＮ１２は、本開示の一実施の形態における「第６のトランジスタ」の一具体例に対応する。トランジスタＭＰ１３は、本開示の一実施の形態における「第７のトランジスタ」の一具体例に対応する。トランジスタＭＰ１４は、本開示の一実施の形態における「第８のトランジスタ」の一具体例に対応する。トランジスタＭＮ１３は、本開示の一実施の形態における「第９のトランジスタ」の一具体例に対応する。トランジスタＭＮ１４は、本開示の一実施の形態における「第１０のトランジスタ」の一具体例に対応する。制御回路４１は、本開示の一実施の形態における「制御回路」の一具体例に対応する。信号ＳＩＧＴは、本開示の一実施の形態における「第１の入力信号」の一具体例に対応する。信号ＳＩＧＢは、本開示の一実施の形態における「第２の入力信号」の一具体例に対応する。遅延回路４２は、本開示の一実施の形態における「第３の遅延回路」の一具体例に対応する。遅延回路４３は、本開示の一実施の形態における「第４の遅延回路」の一具体例に対応する。
　図１３は、終端回路４０の一動作例を表すものであり、（Ａ）は信号ＳＩＧＴの波形を示し、（Ｂ）は信号ＳＩＧＢの波形を示し、（Ｃ）は信号ＳＩＧＴ１の波形を示し、（Ｄ）は信号ＳＩＧＢ１の波形を示し、（Ｅ）はトランジスタＭＰ１１からトランジスタＭＰ１２に向かって流れる電流ＩchgTの波形を示し、（Ｆ）はトランジスタＭＮ１２からトランジスタＭＮ１１に向かって流れる電流ＩdischgTの波形を示し、（Ｇ）はトランジスタＭＰ１３からトランジスタＭＰ１４に向かって流れる電流ＩchgBの波形を示し、（Ｈ）はトランジスタＭＮ１４からトランジスタＭＮ１３に向かって流れる電流ＩdischgBの波形を示す。
　まず、信号ＳＩＧＴの立ち上がりについて説明する。遅延回路４２は、信号ＳＩＧＴを遅延させることにより信号ＳＩＧＴ１を生成する（図１３（Ａ），（Ｃ））。信号ＳＩＧＴ，ＳＩＧＢは差動信号を構成するので、信号ＳＩＧＴが立ち上がるとき、信号ＳＩＧＢは立ち下がる（図１３（Ｂ））。トランジスタＭＰ１２は、信号ＳＩＧＢが立ち下がるタイミングでオフ状態からオン状態に変化する。トランジスタＭＰ１１は、信号ＳＩＧＴ１が立ち上がるタイミングでオン状態からオフ状態に変化する。よって、信号ＳＩＧＢが立ち下がるタイミングから、信号ＳＩＧＴ１が立ち上がるタイミングまでの期間Ｐ１１ではトランジスタＭＰ１１，ＭＰ１２の両方がオン状態になる。この期間Ｐ１１は、言い換えれば、信号ＳＩＧＴが立ち上がるタイミングから、信号ＳＩＧＴ１が立ち上がるタイミングまでの期間である。これにより、信号ＳＩＧＴの立ち上がりエッジに対応する期間Ｐ１１において、トランジスタＭＰ１１からトランジスタＭＰ１２に向かって電流ＩchgTが流れる（図１３（Ｅ））。この電流ＩchgTにより、信号ＳＩＧＴの電圧は高レベルに向かってより素早く上昇する。言い換えれば、終端回路４０は、信号ＳＩＧＴの電圧の上昇をアシストする。
　次に、信号ＳＩＧＴの立ち下がりについて説明する。信号ＳＩＧＴ，ＳＩＧＢは差動信号を構成するので、信号ＳＩＧＴが立ち下がるとき、信号ＳＩＧＢは立ち上がる（図１３（Ｂ））。トランジスタＭＮ１２は、信号ＳＩＧＢが立ち上がるタイミングでオフ状態からオン状態に変化する。トランジスタＭＮ１１は、信号ＳＩＧＴ１が立ち下がるタイミングでオン状態からオフ状態に変化する。よって、信号ＳＩＧＢが立ち上がるタイミングから、信号ＳＩＧＴ１が立ち下がるタイミングまでの期間Ｐ１２ではトランジスタＭＮ１１，ＭＮ１２の両方がオン状態になる。この期間Ｐ１２は、言い換えれば、信号ＳＩＧＴが立ち下がるタイミングから、信号ＳＩＧＴ１が立ち下がるタイミングまでの期間である。これにより、信号ＳＩＧＴの立ち下がりエッジに対応する期間Ｐ１２において、トランジスタＭＮ１２からトランジスタＭＮ１１に向かって電流ＩdischgTが流れる（図１３（Ｆ））。この電流ＩdischgTにより、信号ＳＩＧＴの電圧は低レベルに向かってより素早く低下する。言い換えれば、終端回路４０は、信号ＳＩＧＴの電圧の低下をアシストする。
　このようにして、終端回路４０では、信号ＳＩＧＴの立ち上がりエッジに対応する期間Ｐ１１において、トランジスタＭＰ１１，ＭＰ１２の両方を過渡的にオン状態にし、信号ＳＩＧＴの立ち下がりエッジに対応する期間Ｐ１２において、トランジスタＭＮ１，ＭＮ１２の両方を過渡的にオン状態にする。これにより、信号配線３２Ｔは、信号ＳＩＧＴが変化する期間Ｐ１１，Ｐ１２において過渡的に終端される。具体的には、期間Ｐ１１において、信号端子ＴＴと電源電圧ＶＤＤの電源ノードとを結ぶ終端経路が有効状態になり、期間Ｐ１２において、信号端子ＴＴと接地ノードとを結ぶ終端経路が有効状態になる。すなわち、終端回路４０では、動的終端動作が行われる。
　次に、信号ＳＩＧＢの立ち上がりについて説明する。遅延回路４３は、信号ＳＩＧＢを遅延させることにより信号ＳＩＧＢ１を生成する（図１３（Ｂ），（Ｄ））。信号ＳＩＧＴ，ＳＩＧＢは差動信号を構成するので、信号ＳＩＧＢが立ち上がるとき、信号ＳＩＧＴは立ち下がる（図１３（Ａ））。トランジスタＭＰ１４は、信号ＳＩＧＴが立ち下がるタイミングでオフ状態からオン状態に変化する。トランジスタＭＰ１３は、信号ＳＩＧＢ１が立ち上がるタイミングでオン状態からオフ状態に変化する。よって、信号ＳＩＧＴが立ち下がるタイミングから、信号ＳＩＧＢ１が立ち上がるタイミングまでの期間Ｐ２１ではトランジスタＭＰ１３，ＭＰ１４の両方がオン状態になる。この期間Ｐ２１は、言い換えれば、信号ＳＩＧＢが立ち上がるタイミングから、信号ＳＩＧＢ１が立ち上がるタイミングまでの期間である。これにより、信号ＳＩＧＢの立ち上がりエッジに対応する期間Ｐ２１において、トランジスタＭＰ１３からトランジスタＭＰ１４に向かって電流ＩchgBが流れる（図１３（Ｇ））。この電流ＩchgBにより、信号ＳＩＧＢの電圧は高レベルに向かってより素早く上昇する。言い換えれば、終端回路４０は、信号ＳＩＧＢの電圧の上昇をアシストする。
　次に、信号ＳＩＧＢの立ち下がりについて説明する。信号ＳＩＧＴ，ＳＩＧＢは差動信号を構成するので、信号ＳＩＧＢが立ち下がるとき、信号ＳＩＧＴは立ち上がる（図１３（Ａ））。トランジスタＭＮ１４は、信号ＳＩＧＴが立ち上がるタイミングでオフ状態からオン状態に変化する。トランジスタＭＮ１３は、信号ＳＩＧＢ１が立ち下がるタイミングでオン状態からオフ状態に変化する。よって、信号ＳＩＧＴが立ち上がるタイミングから、信号ＳＩＧＢ１が立ち下がるタイミングまでの期間Ｐ２２ではトランジスタＭＮ１３，ＭＮ１４の両方がオン状態になる。この期間Ｐ２２は、言い換えれば、信号ＳＩＧＢが立ち下がるタイミングから、信号ＳＩＧＢ１が立ち下がるタイミングまでの期間である。これにより、信号ＳＩＧＢの立ち下がりエッジに対応する期間Ｐ２２において、トランジスタＭＮ１４からトランジスタＭＮ１３に向かって電流ＩdigchgBが流れる（図１３（Ｆ））。この電流ＩdischgBにより、信号ＳＩＧＢの電圧は低レベルに向かってより素早く低下する。言い換えれば、終端回路４０は、信号ＳＩＧＢの電圧の低下をアシストする。
　このようにして、終端回路４０では、信号ＳＩＧＢの立ち上がりエッジに対応する期間Ｐ２１において、トランジスタＭＰ１３，ＭＰ１４の両方を過渡的にオン状態にし、信号ＳＩＧＢの立ち下がりエッジに対応する期間Ｐ２２において、トランジスタＭＮ１３，ＭＮ１４の両方を過渡的にオン状態にする。これにより、信号配線３２Ｂは、信号ＳＩＧＢが変化する期間Ｐ２１，Ｐ２２において過渡的に終端される。具体的には、期間Ｐ２１において、信号端子ＴＢと電源電圧ＶＤＤの電源ノードとを結ぶ終端経路が有効状態になり、期間Ｐ２２において、信号端子ＴＢと接地ノードとを結ぶ終端経路が有効状態になる。すなわち、終端回路４０では、動的終端動作が行われる。
　このように、終端回路４０では、信号端子ＴＴと電源電圧ＶＤＤの電源ノードとを結ぶ第１の経路に設けられ、第１の経路を有効状態にすることが可能な第１の回路（トランジスタＭＰ１１，ＭＰ１２）と、信号端子ＴＴと接地ノードとを結ぶ第２の経路に設けられ、第２の経路を有効状態にすることが可能な第２の回路（トランジスタＭＮ１１，ＭＮ１２）と、信号端子ＴＢと電源電圧ＶＤＤの電源ノードとを結ぶ第３の経路に設けられ、第３の経路を有効状態にすることが可能な第３の回路（トランジスタＭＰ１３，ＭＰ１４）と、信号端子ＴＢと接地ノードとを結ぶ第４の経路に設けられ、第４の経路を有効状態にすることが可能な第４の回路（トランジスタＭＮ１３，ＭＮ１４）とを設けるようにした。また、終端回路４０は、信号端子ＴＴにおける信号ＳＩＧＴの立ち上がりエッジに対応する第１の期間（期間Ｐ１１）において第１の経路を有効状態にするように第１の回路（トランジスタＭＰ１１，ＭＰ１２）の動作を制御し、信号ＳＩＧＴの立ち下がりエッジに対応する第２の期間（期間Ｐ１２）において第２の経路を有効状態にするように第２の回路（トランジスタＭＮ１１，ＭＮ１２）の動作を制御し、信号端子ＴＢにおける信号ＳＩＧＢの立ち上がりエッジに対応する第３の期間（期間Ｐ２１）において第３の経路を有効状態にするように第３の回路（トランジスタＭＰ１３，ＭＰ１４）の動作を制御し、信号ＳＩＧＢの立ち下がりエッジに対応する第４の期間（期間Ｐ２２）において第４の経路を有効状態にするように第４の回路（トランジスタＭＮ１３，ＭＮ１４）の動作を制御する制御回路４１とを備えるようにした。そして、第１の経路においてトランジスタＭＰ１１，ＭＰ１２を直列に接続し、第２の経路においてトランジスタＭＮ１１，ＭＮ１２を直列に接続し、第３の経路においてトランジスタＭＰ１３，ＭＰ１４を直列に接続し、第４の経路においてトランジスタＭＮ１３，ＭＮ１４を直列に接続した。これにより、終端回路４０は動的終端動作を行うことができるので、電子回路２では、反射を抑えることができ、リンギングを抑えることができる。また、信号ＳＩＧＴ，ＳＩＧＢの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを短くすることができる。その結果、終端回路４０では、信号ＳＩＧＴ，ＳＩＧＢの波形品質を高めることができる。
［変形例２－１］
　上記実施の形態では、常に動的終端動作が行われるようにしたが、これに限定されるものではない。これに代えて、例えば、図１４に示す終端回路４０Ａのように、イネーブル信号ＥＮがアクティブである場合には、動的終端動作を行い、イネーブル信号ＥＮが非アクティブである場合には、動的終端動作を行わないようにしてもよい。以下に、この終端回路４０Ａについて詳細に説明する。
　終端回路４０Ａは、制御端子ＴＥＮと、制御回路４１Ａと、トランジスタＭＰ１１～ＭＰ１４，ＭＮ１１～ＭＮ１４とを有している。制御回路４１Ａは、遅延回路４２Ａ，４３Ａを有している。
　制御端子ＴＥＮは、イネーブル信号ＥＮが供給される端子である。終端回路４０Ａは、このイネーブル信号ＥＮが低レベル（アクティブ）である場合に、動的終端動作を行い、イネーブル信号ＥＮが高レベル（非アクティブ）である場合に、動的終端動作を行わないようになっている。
　遅延回路４２Ａは、否定論理和回路ＮＲ３と、インバータＩＶ３１～ＩＶ３３と、否定論理和回路ＮＲ４とを有している。否定論理和回路ＮＲ３は、イネーブル信号ＥＮおよび信号ＳＩＧＴの否定論理和を求め、得られた結果を出力するように構成される。インバータＩＶ３１は、否定論理和回路ＮＲ３の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ３２は、インバータＩＶ３１の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ３３は、インバータＩＶ３２の出力信号を反転し、反転された信号を信号ＳＩＧＴ２として出力するように構成される。否定論理和回路ＮＲ４は、インバータＩＶ３２の出力信号およびイネーブル信号ＥＮの否定論理和を求め、得られた結果を信号ＳＩＧＴ３として出力するように構成される。
　遅延回路４３Ａは、否定論理和回路ＮＲ５と、インバータＩＶ３４～ＩＶ３６と、否定論理和回路ＮＲ６とを有している。否定論理和回路ＮＲ５は、イネーブル信号ＥＮおよび信号ＳＩＧＢの否定論理和を求め、得られた結果を出力するように構成される。インバータＩＶ３４は、否定論理和回路ＮＲ５の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ３５は、インバータＩＶ３４の出力信号を反転し、反転された信号を出力するように構成される。インバータＩＶ３６は、インバータＩＶ３５の出力信号を反転し、反転された信号を信号ＳＩＧＢ２として出力するように構成される。否定論理和回路ＮＲ６は、インバータＩＶ３５の出力信号およびイネーブル信号ＥＮの否定論理和を求め、得られた結果を信号ＳＩＧＢ３として出力するように構成される。
　ここで、イネーブル信号ＥＮは、本開示の一実施の形態における「制御信号」の一具体例に対応する。遅延回路４２Ａは、本開示の一実施の形態における「第３の遅延回路」の一具体例に対応する。遅延回路４３Ａは、本開示の一実施の形態における「第４の遅延回路」の一具体例に対応する。
　イネーブル信号ＥＮが低レベル（アクティブ）である場合には、否定論理和回路ＮＲ３は、信号ＳＩＧＴの反転信号を出力し、否定論理和回路ＮＲ４は、インバータＩＶ３２の出力信号の反転信号を出力する。よって、信号ＳＩＧＴ２，ＳＩＧＴ３のそれぞれは、信号ＳＩＧＴが遅延された信号である。このように、イネーブル信号ＥＮが低レベルである場合には、遅延回路４２Ａは、信号ＳＩＧに基づいて、上記実施の形態に係る遅延回路４２と同様に動作することにより、信号ＳＩＧＴ２，ＳＩＧＴ３を生成する。同様に、イネーブル信号ＥＮが低レベルである場合には、否定論理和回路ＮＲ５は、信号ＳＩＧＢの反転信号を出力し、否定論理和回路ＮＲ６は、インバータＩＶ３５の出力信号の反転信号を出力する。よって、信号ＳＩＧＢ２，ＳＩＧＢ３のそれぞれは、信号ＳＩＧＢが遅延された信号である。このように、イネーブル信号ＥＮが低レベルである場合には、遅延回路４３Ａは、信号ＳＩＧに基づいて、上記実施の形態に係る遅延回路４３と同様に動作することにより、信号ＳＩＧＢ２，ＳＩＧＢ３を生成する。その結果、終端回路４０Ａは、上記実施の形態の場合と同様に動的終端動作を行う。
　イネーブル信号ＥＮが高レベル（非アクティブ）である場合には、否定論理和回路ＮＲ３～ＮＲ６のそれぞれは低レベルの信号を出力する。この場合には、信号ＳＩＧＴ２，ＳＩＧＢ２は高レベルに維持され、信号ＳＩＧＴ３，ＳＩＧＢ３は低レベルに維持される。その結果、トランジスタＭＰ１１，ＭＰ１３，ＭＮ１１，ＭＮ１３はオフ状態に維持される。よって、終端回路４０Ａは、動的終端動作を行わない。
［変形例２－２］
　上記実施の形態では、信号ＳＩＧＴ１をトランジスタＭＰ１１，ＭＮ１１のゲートに供給し、信号ＳＩＧＢをトランジスタＭＰ１２，ＭＮ１２のゲートに供給し、信号ＳＩＧＢ１をトランジスタＭＰ１３，ＭＮ１３のゲートに供給し、信号ＳＩＧＴをトランジスタＭＰ１４，ＭＮ１４のゲートに供給したが、これに限定されるものではない。これに代えて、図１５に示す終端回路４０Ｂのように、信号ＳＩＧＴ１をトランジスタＭＰ１２，ＭＮ１２のゲートに供給し、信号ＳＩＧＢをトランジスタＭＰ１１，ＭＮ１１のゲートに供給し、信号ＳＩＧＢ１をトランジスタＭＰ１４，ＭＮ１４のゲートに供給し、信号ＳＩＧＴをトランジスタＭＰ１３，ＭＮ１３のゲートに供給してもよい。ここで、トランジスタＭＰ１２は、本開示の一実施の形態における「第３のトランジスタ」の一具体例に対応する。トランジスタＭＰ１１は、本開示の一実施の形態における「第４のトランジスタ」の一具体例に対応する。トランジスタＭＮ１２は、本開示の一実施の形態における「第５のトランジスタ」の一具体例に対応する。トランジスタＭＮ１１は、本開示の一実施の形態における「第６のトランジスタ」の一具体例に対応する。トランジスタＭＰ１４は、本開示の一実施の形態における「第７のトランジスタ」の一具体例に対応する。トランジスタＭＰ１３は、本開示の一実施の形態における「第８のトランジスタ」の一具体例に対応する。トランジスタＭＮ１４は、本開示の一実施の形態における「第９のトランジスタ」の一具体例に対応する。トランジスタＭＮ１３は、本開示の一実施の形態における「第１０のトランジスタ」の一具体例に対応する。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。また、上記第２の実施の形態に係る電子回路２に、上記第１の実施の形態の変形例１－１，１－２を適用してもよい。
＜３．適用例＞
　次に、上記実施の形態および変形例で説明した終端回路２０，４０の適用例について説明する。なお、以下では、単相信号を扱う終端回路２０の適用例について説明するが、差動信号を扱う終端回路４０の適用例についても同様である。
（第１の適用例）
　図１６は、終端回路２０の適用例を表すものである。この例では、終端回路２０を、半導体チップ５１と半導体チップ５２との間の通信に適用している。ドライバ１１は、半導体チップ５１に設けられ、レシーバ１３および終端回路２０は、半導体チップ５２に設けられる。信号配線１２は、例えば、ＰＣＢ（printed circuit board）に形成された伝送路であってもよいし、ケーブルであってもよい。
（第２の適用例）
　図１７は、終端回路２０の他の適用例を表すものである。この例では、終端回路２０を、半導体チップ５３の内部の通信に適用している。ドライバ１１、信号配線１２、レシーバ１３、および終端回路２０は、半導体チップ５３に設けられる。
　図１８は、半導体チップ５３における信号配線１２の一例を表すものである。この例では、半導体チップ５３は、４つの配線層ＬＭ（配線層ＬＭ１～ＬＭ４）を有している。配線層ＬＭ１、配線層ＬＭ２、配線層ＬＭ３、配線層ＬＭ４は、半導体基板５０の上に、この順に、それぞれ絶縁層を挟んで形成される。半導体基板５０には、ドライバ１１、レシーバ１３、終端回路２０が形成される。この例では、信号配線１２は、配線層ＬＭ４に形成されたメタル配線と、このメタル配線の端部と、半導体基板５０に形成されたドライバ１１とを接続する接続部９１と、メタル配線の端部と半導体基板５０に形成されたレシーバ１３および終端回路２０とを接続する接続部９２とを含む。接続部９１，９２のそれぞれは、メタル配線、コンタクト、およびビアを含む。
　例えば、信号配線１２におけるメタル配線が長い場合や、この信号配線１２に多くの負荷回路が接続された場合には、この信号配線１２における信号ＳＩＧの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが長くなり得る。この場合でも、終端回路２０を用いることにより、動的終端を行うことができるので、例えば、信号ＳＩＧの立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを短くすることができる。
（第３の適用例）
　図１９は、終端回路２０の他の適用例を表すものである。この例では、ドライバ１１、信号配線１２、レシーバ１３、および終端回路２０に加え、この例では３つのアシスト回路６０（アシスト回路６０Ａ～６０Ｃ）が、半導体チップ５４に設けられる。信号配線１２は、この例では４つの配線部分（信号配線１２Ａ～１２Ｄ）に区分される。信号配線１２Ａと信号配線１２Ｂとの間には、アシスト回路６０Ａが接続され、信号配線１２Ｂと信号配線１２Ｃとの間には、アシスト回路６０Ｂが接続され、信号配線１２Ｃと信号配線１２Ｄとの間にはアシスト回路６０Ｃが接続される。アシスト回路６０は、終端回路２０と同様の回路構成を有している。アシスト回路６０は、信号の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを短くすることができる。
　図２０は、半導体チップ５４における信号配線１２の一例を表すものである。この例では、半導体基板５０には、ドライバ１１、アシスト回路６０Ａ～６０Ｃ、レシーバ１３、終端回路２０が形成される。この例では、信号配線１２のメタル配線は、接続部９３Ａを介してアシスト回路６０Ａに接続され、接続部９３Ｂを介してアシスト回路６０Ｂに接続され、接続部９３Ｃを介してアシスト回路６０Ｃに接続される。
　一般に、信号配線１２が長い場合には、いわゆるアンテナルールを満たすために、図２０に示したような接続部９３Ａ～９３Ｃを介してアンテナセルを接続する必要がある。アシスト回路６０Ａ～６０Ｃは、これらのアンテナセルの代わりに使用することも可能である。
　このように、信号配線１２が長い場合には、アシスト回路６０を設けることにより、信号の波形品質を高めることができる。これにより、例えば図２１に示すように、複数のリピータ７０（この例では３つのリピータ７０Ａ～７０Ｃ）を設けた場合に比べて、接続部の数を減らすことができるので、信号配線１２の配線抵抗を減らすことができる。
　以上、いくつかの実施の形態および変形例、ならびにそれらの適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態における遅延回路の段数は一例であり、適宜変更してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、信号の波形品質を高めることができる。
（１）
　第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、ｓ第１の経路を有効状態にすることが可能な第１の回路と、
　前記第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、前記第２の経路を有効状態にすることが可能な第２の回路と、
　前記第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において前記第１の経路を有効状態にするように前記第１の回路の動作を制御することと、前記第１の入力信号の立ち下がりエッジに対応する第２の期間において前記第２の経路を有効状態にするように前記第２の回路の動作を制御することとを含む第１の動作を行うことが可能な制御回路と
　を備えた終端回路。
（２）
　前記第１の回路は、ゲートと、前記第１の電源ノードに導かれたソースと、前記第１の信号端子に導かれたドレインとを有する第１のトランジスタを含み、
　前記第２の回路は、ゲートと、前記第２の電源ノードに導かれたソースと、前記第１の信号端子に導かれたドレインとを有する第２のトランジスタを含み、
　前記第１の動作は、
　前記第１の入力信号の立ち上がりエッジを検出することにより第１の信号を生成し、前記第１の信号を前記第１のトランジスタの前記ゲートに供給することと、
　前記第１の入力信号の立ち下がりエッジを検出することにより第２の信号を生成し、前記第２の信号を前記第２のトランジスタの前記ゲートに供給することと
　を含む
　前記（１）に記載の終端回路。
（３）
　前記制御回路は、前記第１の入力信号を遅延させるとともに前記第１の入力信号を反転させることにより反転信号を生成可能な遅延回路を有し、
　前記第１の動作は、前記第１の入力信号および前記反転信号に基づいて前記第１の信号および前記第２の信号を生成することを含む
　前記（２）に記載の終端回路。
（４）
　前記制御回路は、
　前記第１の入力信号を遅延させるとともに前記第１の入力信号を反転させることにより第１の反転信号を生成可能な第１の遅延回路と、
　前記第１の入力信号を遅延させるとともに前記第１の入力信号を反転させることにより第２の反転信号を生成可能な第２の遅延回路と
　を有し、
　前記第１の動作は、
　前記第１の入力信号および前記第１の反転信号に基づいて前記第１の信号を生成することと、
　前記第１の入力信号および前記第２の反転信号に基づいて前記第２の信号を生成することと
　を含む
　前記（２）に記載の終端回路。
（５）
　前記制御回路は、
　制御信号が第１の論理レベルである場合には、前記第１の動作を行うことが可能であり、
　前記制御信号が第２の論理レベルである場合には、前記第１の経路を無効状態に維持するように前記第１の回路の動作を制御することと、前記第２の経路を無効状態に維持するように前記第２の回路の動作を制御することとを含む第２の動作を行うことが可能である
　前記（２）から（４）のいずれかに記載の終端回路。
（６）
　第２の信号端子と前記第１の電源ノードとを結ぶ第３の経路に設けられ、前記第３の経路を有効状態にすることが可能な第３の回路と、
　前記第２の信号端子と前記第２の電源ノードとを結ぶ第４の経路に設けられ、前記第４の経路を有効状態にすることが可能な第４の回路と
　をさらに備え、
　前記第１の動作は、前記第２の信号端子における第２の入力信号の立ち上がりエッジに対応する第３の期間において前記第３の経路を有効状態にするように前記第３の回路の動作を制御することと、前記第２の入力信号の立ち下がりエッジに対応する第４の期間において前記第４の経路を有効状態にするように前記第４の回路の動作を制御することとを含む
　前記（１）に記載の終端回路。
（７）
　前記第１の入力信号および前記第２の入力信号は、差動信号を構成し、
　前記第１の回路は、
　ゲートと、ソースと、ドレインとを有する第３のトランジスタと、
　前記第２の信号端子に接続されたゲートと、ソースと、ドレインとを有する第４のトランジスタと
　を有し、
　前記第３のトランジスタおよび前記第４のトランジスタは、前記第１の経路において直列に接続され、
　前記第２の回路は、
　ゲートと、ソースと、ドレインとを有する第５のトランジスタと、
　前記第２の信号端子に接続されたゲートと、ソースと、ドレインとを有する第６のトランジスタと
　を有し、
　前記第５のトランジスタおよび前記第６のトランジスタは、前記第２の経路において直列に接続され、
　前記第３の回路は、
　ゲートと、ソースと、ドレインとを有する第７のトランジスタと、
　前記第１の信号端子に接続されたゲートと、ソースと、ドレインとを有する第８のトランジスタと
　を有し、
　前記第７のトランジスタおよび前記第８のトランジスタは、前記第３の経路において直列に接続され、
　前記第４の回路は、
　ゲートと、ソースと、ドレインとを有する第９のトランジスタと、
　前記第１の信号端子に接続されたゲートと、ソースと、ドレインとを有する第１０のトランジスタと
　を有し、
　前記第９のトランジスタおよび前記第１０のトランジスタは、前記第４の経路において直列に接続され、
　前記制御回路は、
　前記第１の入力信号を遅延させることが可能な第３の遅延回路と、
　前記第２の入力信号を遅延させることが可能な第４の遅延回路と
　を有し、
　前記第１の動作は、
　前記第３の遅延回路により遅延された前記第１の入力信号を、前記第３のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ゲートに供給することと、
　前記第４の遅延回路により遅延された前記第２の入力信号を、前記第７のトランジスタの前記ゲートおよび前記第９のトランジスタの前記ゲートに供給することと
　を含む
　前記（６）に記載の終端回路。
（８）
　前記制御回路は、
　制御信号が第１の論理レベルである場合には、前記第１の動作を行うことが可能であり、
　前記制御信号が第２の論理レベルである場合には、前記第１の経路を無効状態に維持するように前記第１の回路の動作を制御することと、前記第２の経路を無効状態に維持するように前記第２の回路の動作を制御することと、前記第３の経路を無効状態に維持するように前記第３の回路の動作を制御することと、前記第４の経路を無効状態に維持するように前記第４の回路の動作を制御することとを含む第２の動作を行うことが可能である
　前記（６）または（７）のいずれかに記載の終端回路。
（９）
　信号配線と、
　前記信号配線に接続された第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、前記第１の経路を有効状態にすることが可能な第１の回路と、
　前記第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、前記第２の経路を有効状態にすることが可能な第２の回路と、
　前記第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において前記第１の経路を有効状態にするように前記第１の回路の動作を制御することと、前記第１の入力信号の立ち下がりエッジに対応する第２の期間において前記第２の経路を有効状態にするように前記第２の回路の動作を制御することとを含む第１の動作を行うことが可能な制御回路と
　を備えた半導体回路。
（１０）
　前記第１の信号端子は、前記信号配線の端部に接続された
　前記（９）に記載の半導体回路。
（１１）
　前記第１の信号端子は、前記信号配線の端部以外の部分に接続された
　前記（９）に記載の半導体回路。
　本出願は、日本国特許庁において２０２２年１月１１日に出願された日本特許出願番号２０２２－００２４７８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、前記第１の経路を有効状態にすることが可能な第１の回路と、
    　前記第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、前記第２の経路を有効状態にすることが可能な第２の回路と、
    　前記第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において前記第１の経路を有効状態にするように前記第１の回路の動作を制御することと、前記第１の入力信号の立ち下がりエッジに対応する第２の期間において前記第２の経路を有効状態にするように前記第２の回路の動作を制御することとを含む第１の動作を行うことが可能な制御回路と
    　を備えた終端回路。
  2. 　前記第１の回路は、ゲートと、前記第１の電源ノードに導かれたソースと、前記第１の信号端子に導かれたドレインとを有する第１のトランジスタを含み、
    　前記第２の回路は、ゲートと、前記第２の電源ノードに導かれたソースと、前記第１の信号端子に導かれたドレインとを有する第２のトランジスタを含み、
    　前記第１の動作は、
    　前記第１の入力信号の立ち上がりエッジを検出することにより第１の信号を生成し、前記第１の信号を前記第１のトランジスタの前記ゲートに供給することと、
    　前記第１の入力信号の立ち下がりエッジを検出することにより第２の信号を生成し、前記第２の信号を前記第２のトランジスタの前記ゲートに供給することと
    　を含む
    　請求項１に記載の終端回路。
  3. 　前記制御回路は、前記第１の入力信号を遅延させるとともに前記第１の入力信号を反転させることにより反転信号を生成可能な遅延回路を有し、
    　前記第１の動作は、前記第１の入力信号および前記反転信号に基づいて前記第１の信号および前記第２の信号を生成することを含む
    　請求項２に記載の終端回路。
  4. 　前記制御回路は、
    　前記第１の入力信号を遅延させるとともに前記第１の入力信号を反転させることにより第１の反転信号を生成可能な第１の遅延回路と、
    　前記第１の入力信号を遅延させるとともに前記第１の入力信号を反転させることにより第２の反転信号を生成可能な第２の遅延回路と
    　を有し、
    　前記第１の動作は、
    　前記第１の入力信号および前記第１の反転信号に基づいて前記第１の信号を生成することと、
    　前記第１の入力信号および前記第２の反転信号に基づいて前記第２の信号を生成することと
    　を含む
    　請求項２に記載の終端回路。
  5. 　前記制御回路は、
    　制御信号が第１の論理レベルである場合には、前記第１の動作を行うことが可能であり、
    　前記制御信号が第２の論理レベルである場合には、前記第１の経路を無効状態に維持するように前記第１の回路の動作を制御することと、前記第２の経路を無効状態に維持するように前記第２の回路の動作を制御することとを含む第２の動作を行うことが可能である
    　請求項２に記載の終端回路。
  6. 　第２の信号端子と前記第１の電源ノードとを結ぶ第３の経路に設けられ、前記第３の経路を有効状態にすることが可能な第３の回路と、
    　前記第２の信号端子と前記第２の電源ノードとを結ぶ第４の経路に設けられ、前記第４の経路を有効状態にすることが可能な第４の回路と
    　をさらに備え、
    　前記第１の動作は、前記第２の信号端子における第２の入力信号の立ち上がりエッジに対応する第３の期間において前記第３の経路を有効状態にするように前記第３の回路の動作を制御することと、前記第２の入力信号の立ち下がりエッジに対応する第４の期間において前記第４の経路を有効状態にするように前記第４の回路の動作を制御することとを含む
    　請求項１に記載の終端回路。
  7. 　前記第１の入力信号および前記第２の入力信号は、差動信号を構成し、
    　前記第１の回路は、
    　ゲートと、ソースと、ドレインとを有する第３のトランジスタと、
    　前記第２の信号端子に接続されたゲートと、ソースと、ドレインとを有する第４のトランジスタと
    　を有し、
    　前記第３のトランジスタおよび前記第４のトランジスタは、前記第１の経路において直列に接続され、
    　前記第２の回路は、
    　ゲートと、ソースと、ドレインとを有する第５のトランジスタと、
    　前記第２の信号端子に接続されたゲートと、ソースと、ドレインとを有する第６のトランジスタと
    　を有し、
    　前記第５のトランジスタおよび前記第６のトランジスタは、前記第２の経路において直列に接続され、
    　前記第３の回路は、
    　ゲートと、ソースと、ドレインとを有する第７のトランジスタと、
    　前記第１の信号端子に接続されたゲートと、ソースと、ドレインとを有する第８のトランジスタと
    　を有し、
    　前記第７のトランジスタおよび前記第８のトランジスタは、前記第３の経路において直列に接続され、
    　前記第４の回路は、
    　ゲートと、ソースと、ドレインとを有する第９のトランジスタと、
    　前記第１の信号端子に接続されたゲートと、ソースと、ドレインとを有する第１０のトランジスタと
    　を有し、
    　前記第９のトランジスタおよび前記第１０のトランジスタは、前記第４の経路において直列に接続され、
    　前記制御回路は、
    　前記第１の入力信号を遅延させることが可能な第３の遅延回路と、
    　前記第２の入力信号を遅延させることが可能な第４の遅延回路と
    　を有し、
    　前記第１の動作は、
    　前記第３の遅延回路により遅延された前記第１の入力信号を、前記第３のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ゲートに供給することと、
    　前記第４の遅延回路により遅延された前記第２の入力信号を、前記第７のトランジスタの前記ゲートおよび前記第９のトランジスタの前記ゲートに供給することと
    　を含む
    　請求項６に記載の終端回路。
  8. 　前記制御回路は、
    　制御信号が第１の論理レベルである場合には、前記第１の動作を行うことが可能であり、
    　前記制御信号が第２の論理レベルである場合には、前記第１の経路を無効状態に維持するように前記第１の回路の動作を制御することと、前記第２の経路を無効状態に維持するように前記第２の回路の動作を制御することと、前記第３の経路を無効状態に維持するように前記第３の回路の動作を制御することと、前記第４の経路を無効状態に維持するように前記第４の回路の動作を制御することとを含む第２の動作を行うことが可能である
    　請求項６に記載の終端回路。
  9. 　信号配線と、
    　前記信号配線に接続された第１の信号端子と第１の電源ノードとを結ぶ第１の経路に設けられ、前記第１の経路を有効状態にすることが可能な第１の回路と、
    　前記第１の信号端子と第２の電源ノードとを結ぶ第２の経路に設けられ、前記第２の経路を有効状態にすることが可能な第２の回路と、
    　前記第１の信号端子における第１の入力信号の立ち上がりエッジに対応する第１の期間において前記第１の経路を有効状態にするように前記第１の回路の動作を制御することと、前記第１の入力信号の立ち下がりエッジに対応する第２の期間において前記第２の経路を有効状態にするように前記第２の回路の動作を制御することとを含む第１の動作を行うことが可能な制御回路と
    　を備えた半導体回路。
  10. 　前記第１の信号端子は、前記信号配線の端部に接続された
    　請求項９に記載の半導体回路。
  11. 　前記第１の信号端子は、前記信号配線の端部以外の部分に接続された
    　請求項９に記載の半導体回路。
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